JP2003258158A - Method for producing semiconductor device - Google Patents

Method for producing semiconductor device

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JP2003258158A
JP2003258158A JP2002055511A JP2002055511A JP2003258158A JP 2003258158 A JP2003258158 A JP 2003258158A JP 2002055511 A JP2002055511 A JP 2002055511A JP 2002055511 A JP2002055511 A JP 2002055511A JP 2003258158 A JP2003258158 A JP 2003258158A
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wiring board
multiple wiring
resin
manufacturing
semiconductor device
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Withdrawn
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JP2002055511A
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Japanese (ja)
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Mikako Kimura
美香子 木村
Michiaki Sugiyama
道昭 杉山
Koichi Kanemoto
光一 金本
Masachika Masuda
正親 増田
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Hitachi Ltd
Hitachi Solutions Technology Ltd
Original Assignee
Hitachi Ltd
Hitachi ULSI Systems Co Ltd
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Publication date
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Abstract

<P>PROBLEM TO BE SOLVED: To prevent a multiple wiring board for use in MAP from warping. <P>SOLUTION: After pellets 1 are bonded to a plurality of unit wiring boards 11 of the multiple wiring board 10 and a group of pellets 1 is sealed in batch with a resin-sealing body 23, the multiple wiring board 10 and the resin-sealing body 23 are cut into individual unit wiring boards 11. In this method of producing individual BGA ICs by MAP, a large number of warpage-preventing holes 20 are made along the border line of the unit wiring boards 11 of the multiple wiring board 10. Since thermal stresses, acting on the multiple wiring board in pellet bonding process, or the like, can be absorbed by the large number of warpage-preventing holes, the multiple wiring board can be prevented from warping. Consequently, splitting or cracking of the multiple wiring board, open circuit or short circuit of the inner terminal, outer terminal and electric wiring of the unit wiring board, underfilling of the resin-sealing body, generation of voids, and the like, can be prevented and the yield, quality and reliability can be enhanced in the method for producing a BGA IC using MAP. <P>COPYRIGHT: (C)2003,JPO

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、モールド・アレイ・プロセス(mold
array process。以下、MAPという。)による半導体
装置の製造方法に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly to a mold array process (mold).
array process. Hereinafter referred to as MAP. ) And a method for manufacturing a semiconductor device.

【0002】[0002]

【従来の技術】MAPによる半導体装置の製造方法は、
半導体素子を含む集積回路が作り込まれた半導体ペレッ
ト(以下、ペレットという。)を複数個、集積回路を電
気的に取り出すための電気配線が形成された多数個の単
位配線基板を連結してなる多連配線基板にそれぞれボン
ディングし、これらペレットを樹脂封止体によって一括
して樹脂封止した後に、多連配線基板および樹脂封止体
を単位配線基板すなわちペレット毎に切断して個別の半
導体装置を製造する方法である。
2. Description of the Related Art A method of manufacturing a semiconductor device by MAP is
A plurality of semiconductor pellets (hereinafter referred to as pellets) in which an integrated circuit including a semiconductor element is built, and a plurality of unit wiring boards on which electric wiring for electrically taking out the integrated circuit is formed are connected. After bonding the multiple wiring boards to each other and encapsulating these pellets with a resin encapsulant in a lump, the multiple wiring board and the resin encapsulant are cut into unit wiring boards, that is, pellets, and individual semiconductor devices Is a method of manufacturing.

【0003】なお、複数個のチップ(ペレット)を電気
配線基板に機械的かつ電気的に接続し、これらのペレッ
トを電気配線基板の上で一括して封止したMCM(マル
チ・チップ・モジュール)を述べてある例としては、株
式会社日経BP社1993年5月31日発行の「VLS
Iパッケージング技術(下)」P213〜P253、が
ある。しかし、MAPによる半導体装置の製造方法は、
このMCMとパッケージをペレット毎に切断することに
よって個別の製品とする点で抜本的に異なる。
An MCM (multi-chip module) in which a plurality of chips (pellets) are mechanically and electrically connected to an electric wiring board and these pellets are collectively sealed on the electric wiring board. As an example that mentions, "VLS" issued by Nikkei BP Co., Ltd. on May 31, 1993.
I packaging technology (bottom) "P213 to P253. However, the method of manufacturing a semiconductor device by MAP is
This MCM and package are drastically different in that they are made into individual products by cutting them into pellets.

【0004】[0004]

【発明が解決しようとする課題】MAPによる半導体装
置の製造方法において、ペレットが多連配線基板の単位
配線基板に銀ペーストによってボンディングされた場合
には、ペレットボンディング後に多連配線基板はキュア
(熱硬化)されることになる。しかしながら、このよう
に多連配線基板が加熱されると、多連配線基板に反りが
発生するという問題点があることが本発明者によって明
らかにされた。このように多連配線基板に反りが発生す
ると、多連配線基板の電気配線の断線や短絡が発生する
ばかりでなく、ワイヤボンディング不良や樹脂封止体の
成形不良および製品毎への分断不良等の原因になる。
In the method of manufacturing a semiconductor device by MAP, when the pellets are bonded to the unit wiring board of the multiple wiring board by silver paste, the multiple wiring board is cured (heated) after the pellet bonding. It will be cured). However, it has been clarified by the inventor of the present invention that when the multiple wiring board is heated in this manner, the multiple wiring board is warped. When a warp occurs in the multiple wiring board as described above, not only the electric wiring of the multiple wiring board is disconnected or short-circuited, but also defective wire bonding, defective molding of the resin encapsulant, and defective separation of each product are caused. Cause

【0005】本発明の目的は、多連配線基板の反りの発
生を防止することができるMAPによる半導体装置の製
造方法を提供することにある。
An object of the present invention is to provide a method of manufacturing a semiconductor device by MAP which can prevent the occurrence of warpage of a multiple wiring board.

【0006】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

【0007】[0007]

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、次の通り
である。
The typical ones of the inventions disclosed in the present application will be outlined below.

【0008】すなわち、多連配線基板の複数個の単位配
線基板に半導体ペレットをそれぞれボンディングし、こ
れら半導体ペレットを樹脂封止体によって一括して樹脂
封止した後に、前記多連配線基板および樹脂封止体を前
記単位配線基板に切断して個別の半導体装置を製造する
半導体装置の製造方法であって、前記多連配線基板にお
ける前記複数個の単位配線基板の境界線のいずれかに沿
って反り防止孔を開設しておくことを特徴とする。
That is, semiconductor pellets are respectively bonded to a plurality of unit wiring boards of the multiple wiring board, and these semiconductor pellets are collectively resin-sealed by a resin sealing body, and then the multiple wiring board and resin sealing are carried out. A method for manufacturing a semiconductor device, in which a stopper is cut into the unit wiring boards to manufacture individual semiconductor devices, wherein a warp occurs along any of the boundary lines of the plurality of unit wiring boards in the multiple wiring board. The feature is that the prevention hole is opened.

【0009】また、多連配線基板の複数個の単位配線基
板に半導体ペレットをそれぞれボンディングし、これら
半導体ペレットを樹脂封止体によって一括して樹脂封止
した後に、前記多連配線基板および樹脂封止体を前記単
位配線基板に切断して個別の半導体装置を製造する半導
体装置の製造方法であって、前記多連配線基板に形成さ
れた絶縁膜における前記複数個の単位配線基板の境界線
のいずれかに沿って反り防止溝を没設しておくことを特
徴とする。
Further, semiconductor pellets are respectively bonded to a plurality of unit wiring boards of the multiple wiring board, and these semiconductor pellets are collectively resin-sealed by a resin sealing body, and then the multiple wiring board and the resin sealing are carried out. A method of manufacturing a semiconductor device in which a stopper is cut into the unit wiring boards to manufacture individual semiconductor devices, wherein a boundary line of the plurality of unit wiring boards in an insulating film formed on the multiple wiring board is formed. It is characterized in that the warp prevention groove is sunk along any one of them.

【0010】前記した手段によれば、多連配線基板の加
熱時の熱応力は反り防止孔または反り防止溝によって吸
収することができるため、多連配線基板の反りを防止す
ることができる。
According to the above-mentioned means, since the thermal stress at the time of heating the multiple wiring board can be absorbed by the warp prevention hole or the warp prevention groove, it is possible to prevent the multiple wiring board from warping.

【0011】[0011]

【発明の実施の形態】以下、本発明の一実施の形態を図
面に即して説明する。
BEST MODE FOR CARRYING OUT THE INVENTION An embodiment of the present invention will be described below with reference to the drawings.

【0012】本実施の形態において、本発明に係る半導
体装置の製造方法は、BGA( BallGrid Array Pakage
)を備えた半導体集積回路装置(以下、BGA・IC
という。)をMAPによって製造する方法として構成さ
れている。図1に示されているように、MAPによるB
GA・ICの製造方法は、ペレット準備工程、多連配線
基板準備工程、ペレットボンディング工程、ワイヤボン
ディング工程、樹脂封止体成形工程、樹脂封止体切断工
程、半田ボール付け工程および電気的特性検査工程を備
えている。以下、本実施の形態に係るMAPによるBG
A・ICの製造方法を各工程の順序に沿って説明する。
In this embodiment, a semiconductor device manufacturing method according to the present invention is applied to a BGA (Ball Grid Array Package).
Integrated circuit device (hereinafter, BGA / IC)
Say. ) Is manufactured by MAP. As shown in FIG. 1, B by MAP
GA / IC manufacturing method includes pellet preparation step, multiple wiring board preparation step, pellet bonding step, wire bonding step, resin encapsulant molding step, resin encapsulant cutting step, solder ball attaching step and electrical characteristic inspection. It has a process. Hereinafter, BG by MAP according to the present embodiment
The manufacturing method of the A / IC will be described in the order of each step.

【0013】ペレット準備工程は半導体装置の製造方法
の所謂前工程によって構成されている。すなわち、半導
体装置の製造方法における所謂前工程において、半導体
ウエハの状態にて半導体素子を含む集積回路がマトリッ
クス形状に画成された各ペレット部毎に作り込まれる。
半導体ウエハがダイシング工程において各ペレット部毎
にダイシングされることにより、図2に示されているペ
レット1が製造される。図2に示されているように、ペ
レット1の集積回路が作り込まれたサブストレート2の
アクティブエリア側の主面には、パッシベーション膜3
が全面にわたって被着されており、パッシベーション膜
3の周辺部には複数個の電極パッド4が正方形枠形状に
配置されて開設されている。また、ペレット1のサブス
トレート2のアクティブエリア側主面と反対側の主面に
は、裏面被膜5が全面にわたって被着されている。この
ように構成されたペレット1はペレットボンディング工
程に供給される。
The pellet preparation process is constituted by a so-called pre-process of the semiconductor device manufacturing method. That is, in a so-called pre-process in the method for manufacturing a semiconductor device, an integrated circuit including semiconductor elements is built in each pellet portion defined in a matrix shape in a state of a semiconductor wafer.
The semiconductor wafer is diced into each pellet portion in the dicing step, whereby the pellet 1 shown in FIG. 2 is manufactured. As shown in FIG. 2, the passivation film 3 is formed on the active area side main surface of the substrate 2 in which the integrated circuit of the pellet 1 is formed.
Are deposited over the entire surface, and a plurality of electrode pads 4 are provided in the periphery of the passivation film 3 in a square frame shape. A back surface coating 5 is applied over the entire main surface of the pellet 1 opposite to the active area side main surface of the substrate 2. The pellet 1 thus configured is supplied to the pellet bonding process.

【0014】複数個の単位配線基板11を一括して構成
するための多連配線基板10は、多連配線基板準備工程
において、図3および図4に示された構成に製造され、
ペレットボンディング工程に供給される。すなわち、図
3および図4に示されているように、複数個の単位配線
基板11は長方形の平板形状に形成された多連配線基板
10にマトリックス状にレイアウトされている。
A multiple wiring substrate 10 for collectively forming a plurality of unit wiring substrates 11 is manufactured in the multiple wiring substrate preparing step to have the configuration shown in FIGS. 3 and 4.
It is supplied to the pellet bonding process. That is, as shown in FIGS. 3 and 4, the plurality of unit wiring boards 11 are laid out in a matrix on the multiple wiring board 10 formed in a rectangular flat plate shape.

【0015】多連配線基板10は長方形の平板形状に形
成されたベース12を備えており、ベース12はガラス
繊維にエポキシ樹脂が含浸されたガラス・エポキシ樹脂
基板を使用して多層構造(図示せず)に形成されてい
る。ベース12には複数個の単位配線基板11がマトリ
ックス状にレイアウトされており、ベース12の片方の
一主面(以下、上面とする。)における各単位配線基板
11のレイアウトされたエリアの中央部のそれぞれに
は、ペレット1をボンディングするためのペレットボン
ディングランド(以下、ランドという。)13が、ペレ
ット1の外径よりも若干大径の正方形に形成されてい
る。ベース12の上面における各ランド13の四辺の外
側には複数個の内部端子14がそれぞれの辺と平行に配
列されており、各内部端子14はワイヤボンディングが
可能なサイズの四角形形状にそれぞれ形成されている。
The multiple wiring board 10 is provided with a base 12 formed in a rectangular flat plate shape, and the base 12 uses a glass / epoxy resin substrate in which glass fibers are impregnated with an epoxy resin and has a multilayer structure (not shown). Formed). A plurality of unit wiring boards 11 are laid out in a matrix on the base 12, and a central portion of an area where each unit wiring board 11 is laid out on one main surface (hereinafter, referred to as an upper surface) of one of the bases 12. In each of the above, a pellet bonding land (hereinafter, referred to as a land) 13 for bonding the pellet 1 is formed in a square having a diameter slightly larger than the outer diameter of the pellet 1. A plurality of internal terminals 14 are arranged outside the four sides of each land 13 on the upper surface of the base 12 in parallel with the respective sides, and each internal terminal 14 is formed in a quadrangular shape having a size capable of wire bonding. ing.

【0016】他方、ベース12の下面における各単位配
線基板11のレイアウトされたエリアの周辺部には、複
数個の外部端子15が内外で二列の四角形枠形状にそれ
ぞれ配列されており、各外部端子15は小径の円形形状
にそれぞれ形成されている。ランド13、内部端子14
および外部端子15はベース12の表面に被着された銅
箔がリソグラフィーおよびエッチングによってパターン
ニングされて形成されている。ベース12の上面に配置
された内部端子14とベース12の下面に配置された外
部端子15とは、ベース12の内部に配線された電気配
線16によって互いに電気的に接続されている。多数本
が互いに電気的に絶縁した状態で配置された電気配線1
6は、多層構造に形成されたベース12の各層にパター
ンニングされた後に、スルーホール導体によって上層と
下層とが互いに接続されることにより、所謂多層配線構
造に形成されている。
On the other hand, on the lower surface of the base 12, a plurality of external terminals 15 are arranged in a two-row rectangular frame shape inside and outside the peripheral portion of the laid-out area of each unit wiring board 11, respectively. The terminals 15 are each formed in a circular shape having a small diameter. Land 13, internal terminal 14
The external terminal 15 is formed by patterning a copper foil attached to the surface of the base 12 by lithography and etching. The internal terminal 14 arranged on the upper surface of the base 12 and the external terminal 15 arranged on the lower surface of the base 12 are electrically connected to each other by an electric wiring 16 arranged inside the base 12. Electric wiring 1 in which a large number of wires are arranged in an electrically insulated state
6 is formed into a so-called multi-layer wiring structure by patterning each layer of the base 12 formed in the multi-layer structure and then connecting the upper layer and the lower layer to each other by through-hole conductors.

【0017】ベース12の上面における一方の長辺の端
辺部には複数個の注入口金部17が、後述するトランス
ファ成形装置のゲートに対応するように配置されて形成
されている。注入口金部17はランド13や内部端子1
4および外部端子15と共に形成されている。
At the end of one of the long sides on the upper surface of the base 12, a plurality of injection port portions 17 are formed so as to correspond to the gates of the transfer molding apparatus described later. The inlet metal part 17 includes the land 13 and the internal terminal 1.
4 and the external terminal 15 are formed.

【0018】ベース12の上面にはソルダレジスト膜か
らなる絶縁膜(以下、表面絶縁膜という。)18が全体
にわたって被着されており、表面絶縁膜18には各単位
配線基板11のランド13および内部端子14と各注入
口金部17とがそれぞれ露出されている。ベース12の
下面にはソルダレジスト膜からなる絶縁膜(以下、裏面
絶縁膜という。)19が全体にわたって均一に被着され
ており、裏面絶縁膜19には各単位配線基板11の外部
端子15がそれぞれ露出されている。表面絶縁膜18お
よび裏面絶縁膜19はベース12の上下面にソルダレジ
ストをスクリーン印刷法によって塗布して形成すること
により、ベース12への被着と同時にランド13や内部
端子14、注入口金部17および外部端子15をパター
ニングすることができる。
An insulating film (hereinafter referred to as a surface insulating film) 18 made of a solder resist film is deposited on the entire upper surface of the base 12, and the surface insulating film 18 has lands 13 of each unit wiring board 11 and The internal terminal 14 and each injection port 17 are exposed. An insulating film (hereinafter referred to as a back surface insulating film) 19 made of a solder resist film is uniformly deposited on the lower surface of the base 12, and the back surface insulating film 19 is provided with the external terminals 15 of each unit wiring board 11. Each is exposed. The front surface insulating film 18 and the back surface insulating film 19 are formed by applying a solder resist to the upper and lower surfaces of the base 12 by a screen printing method, so that the land 13 and the internal terminals 14 and the injection cap portion 17 can be formed on the base 12 at the same time. And the external terminal 15 can be patterned.

【0019】多連配線基板10における各単位配線基板
11の境界線のうち多連配線基板10の長辺と平行な境
界線の上には、熱応力による多連配線基板10の反りを
防止する反り防止孔20が多数個、等間隔に整列されて
厚さ方向に貫通されて開設されている。反り防止孔20
はドリル等によって穿設された円形の小孔(スルーホー
ル)から構成されており、隣接する単位配線基板11の
内部端子14や外部端子15および電気配線16等と干
渉しないように設定されている。
Among the boundary lines of the unit wiring boards 11 in the multiple wiring board 10, on the boundary lines parallel to the long sides of the multiple wiring board 10, warping of the multiple wiring board 10 due to thermal stress is prevented. A large number of warp prevention holes 20 are arranged at equal intervals and penetrated in the thickness direction. Warp prevention hole 20
Is composed of a circular small hole (through hole) formed by a drill or the like, and is set so as not to interfere with the internal terminals 14, external terminals 15, electric wiring 16 and the like of the adjacent unit wiring board 11. .

【0020】以上の構成に係る多連配線基板10には前
記構成に係るペレット1がペレットボンディング工程に
おいて、図5に示されているように、各単位配線基板1
1のランド13にペレットボンディングされる。すなわ
ち、ペレット1の裏面被膜5側が各単位配線基板11の
ランド13に銀ペースト層21によって接着される。ペ
レット1が銀ペースト層21によってボンディングされ
た多連配線基板10は、ペレットボンディング工程の一
部であるキュア工程において銀ペースト層21を熱硬化
される。この際、多連配線基板10には熱応力が作用す
るため、反り等の変形が発生しようとするが、多連配線
基板10における各単位配線基板11の境界線のうち長
辺と平行な境界線上に整列された多数個の反り防止孔2
0が熱応力を吸収するため、多連配線基板10に反り等
の変形が発生するのは防止されることになる。
In the pellet bonding process, the pellets 1 having the above-described structure are connected to the multiple wiring boards 10 having the above-described structure as shown in FIG.
It is pellet-bonded to the land 13 of No. 1. That is, the back coating 5 side of the pellet 1 is adhered to the land 13 of each unit wiring board 11 by the silver paste layer 21. The multiple wiring board 10 to which the pellets 1 are bonded by the silver paste layer 21 is thermally cured in the curing step which is a part of the pellet bonding step. At this time, since thermal stress acts on the multiple wiring board 10, deformation such as warping tends to occur. However, among the boundary lines of the unit wiring boards 11 in the multiple wiring board 10, a boundary parallel to the long side is provided. A large number of warp prevention holes 2 aligned on the line
Since 0 absorbs the thermal stress, deformation such as warpage of the multiple wiring board 10 is prevented.

【0021】続いて、ワイヤボンディング工程におい
て、図6に示されているように、各単位配線基板11の
ペレット1の電極パッド4と内部端子14との間にワイ
ヤ22がワイヤボンディングされる。例えば、熱圧着式
のワイヤボンディング装置が使用される場合には、多連
配線基板10に熱応力が作用するため、多連配線基板1
0に反り等の変形が発生しようとするが、この場合にも
多数個の反り防止孔20が熱応力を吸収するため、反り
の発生は防止されることになる。
Subsequently, in the wire bonding step, as shown in FIG. 6, the wire 22 is wire bonded between the electrode pad 4 of the pellet 1 of each unit wiring board 11 and the internal terminal 14. For example, when a thermocompression-bonding type wire bonding device is used, thermal stress acts on the multiple wiring board 10, and thus the multiple wiring board 1
Deformation such as warpage tends to occur in 0, but in this case as well, a large number of warpage prevention holes 20 absorb thermal stress, so that the warpage is prevented from occurring.

【0022】ワイヤボンディング工程が実施された多連
配線基板10には、樹脂封止体成形工程において樹脂封
止体が成形される。この樹脂封止体成形工程は図7およ
び図8に示されているトランスファ成形装置50によっ
て実施される。
A resin encapsulant is molded in the resin encapsulant molding process on the multiple wiring substrate 10 on which the wire bonding process has been performed. This resin encapsulant molding step is carried out by the transfer molding apparatus 50 shown in FIGS.

【0023】図7に示されているように、トランスファ
成形装置50はシリンダ装置等(図示せず)によって互
いに型締めされる一対の上型51と下型52を備えてい
る。上型51と下型52との合わせ面には上型キャビテ
ィー凹部53aと下型キャビティー凹部53bとが複数
組(但し、図8においては二組みだけが図示されてい
る。)、一対のものが互いに協働して一個のキャビティ
ー53を形成するように没設されている。下型キャビテ
ィー凹部53bは多連配線基板10を収納する大きさの
長方形の平盤穴形状に形成されており、上型キャビティ
ー凹部53aは下型キャビティー凹部53bよりも若干
小さい長方形の平盤穴形状に形成されて同心的に配置さ
れている。
As shown in FIG. 7, the transfer molding apparatus 50 includes a pair of upper mold 51 and lower mold 52 which are clamped together by a cylinder device or the like (not shown). A plurality of sets of upper mold cavity recesses 53a and lower mold cavity recesses 53b (however, only two sets are shown in FIG. 8) and a pair of mating surfaces of the upper mold 51 and the lower mold 52. The objects are submerged so as to cooperate with each other to form one cavity 53. The lower mold cavity recess 53b is formed in a rectangular flat plate hole shape having a size to accommodate the multiple wiring board 10, and the upper mold cavity recess 53a is a rectangular flat plate slightly smaller than the lower mold cavity recess 53b. It is formed in the shape of a board hole and is arranged concentrically.

【0024】下型52の合わせ面にはポット54が開設
されており、ポット54にはシリンダ装置(図示せず)
によって進退されるプランジャ55が成形材料としての
タブレットを押し潰し、このタブレットが溶融されて成
る液状のレジンを送給し得るように挿入されている。
A pot 54 is provided on the mating surface of the lower mold 52, and a cylinder device (not shown) is provided in the pot 54.
The plunger 55 pushed forward and backward is crushed by a tablet as a molding material, and the tablet is inserted so as to deliver a liquid resin obtained by melting the tablet.

【0025】上型51の合わせ面にはカル56がポット
54との対向位置に配されて没設されており、カル56
には複数本のランナ57の一端がそれぞれ接続されてい
る。各ランナ57の他端は上型キャビティー凹部53a
の最寄り側の長辺にそれぞれ接続されており、各ランナ
57の上型キャビティー凹部53aとの接続部には、ゲ
ート58がレジン59をキャビティー53に注入し得る
ようにそれぞれ開設されている。
On the mating surface of the upper die 51, a cull 56 is disposed so as to face the pot 54 and is recessed.
One end of each of the plurality of runners 57 is connected to. The other end of each runner 57 has an upper mold cavity recess 53a.
Of the runner 57 and the upper mold cavity recess 53a of each runner 57 are provided with gates 58 so that the resin 59 can be injected into the cavity 53. .

【0026】なお、理解し易くするために図示は省略す
るが、上型51および下型52の外側には上側ヒートブ
ロックおよび下側ヒートブロックがそれぞれ配設されて
いる。上下のヒートブロックには電気ヒータが上型51
および下型52におけるポット、カル、ランナおよびキ
ャビティー内のタブレットおよびレジンを加熱するよう
に敷設されている。この加熱により、タブレットは溶融
され、タブレットが溶融されて成るレジンは所定の粘度
まで低下される。
Although not shown for ease of understanding, an upper heat block and a lower heat block are provided outside the upper mold 51 and the lower mold 52, respectively. An electric heater is provided on the upper and lower heat blocks.
And the pots, culls, runners, and tablets and resins in the cavities of the lower mold 52 are laid to heat. By this heating, the tablets are melted, and the resin formed by melting the tablets is reduced to a predetermined viscosity.

【0027】次に、前記構成に係るトランスファ成形装
置を使用した樹脂封止体成形工程を説明する。
Next, a resin encapsulant molding process using the transfer molding apparatus having the above-described structure will be described.

【0028】トランスファ成形時において、ワークとし
てのワイヤボンディング後の多連配線基板10は各下型
52にそれぞれ収容される。続いて、上型51と下型5
2とが型締めされ、タブレットが加熱溶融されて成るレ
ジン59がプランジャ55によってポット54およびカ
ル56から各ランナ57および各ゲート58を通じて各
キャビティー53に送給されて、それぞれ充填されて行
くことになる。この際、多連配線基板10には反りが発
生していないため、多連配線基板10が上型51と下型
52とによって型締めされても多連配線基板10に割れ
や亀裂が発生することはないし、レジンの注入不良やボ
イドの発生も防止される。また、ヒートブロックによる
加熱による熱応力によって多連配線基板10に反り等の
変形が発生しようとしても、熱応力は反り防止孔20に
よって吸収されるため、反り等の変形は防止される。
During transfer molding, the multiple wiring board 10 after wire bonding as a work is housed in each lower die 52. Then, the upper mold 51 and the lower mold 5
2. The resin 59, which is obtained by clamping the mold 2 and heating and melting the tablet, is fed by the plunger 55 from the pot 54 and the cull 56 to the respective cavities 53 through the respective runners 57 and the respective gates 58 to be filled therein. become. At this time, since the multiple wiring board 10 is not warped, even if the multiple wiring board 10 is clamped by the upper die 51 and the lower die 52, the multiple wiring board 10 is cracked or cracked. In addition, defective resin injection and generation of voids are prevented. Further, even if a deformation such as a warp occurs in the multiple wiring board 10 due to the thermal stress due to the heating by the heat block, the thermal stress is absorbed by the warp prevention hole 20, so that the deformation such as the warp is prevented.

【0029】レジン59が各キャビティー53に充填さ
れた後に、液状のレジン59が熱硬化されて樹脂封止体
が成形されると、上型51および下型52は型開きされ
るとともに、図9に示されている樹脂封止体23が成形
された多連配線基板10はキャビティー53からエジェ
クタピン(図示せず)によって離型される。そして、樹
脂封止体23が成形された多連配線基板10はトランス
ファ成形装置50からハンドラ(図示せず)によって脱
装される。
After the resin 59 is filled in the respective cavities 53 and the liquid resin 59 is thermoset to form a resin sealing body, the upper mold 51 and the lower mold 52 are opened, and The multiple wiring board 10 on which the resin sealing body 23 shown in FIG. 9 is molded is released from the cavity 53 by an ejector pin (not shown). Then, the multiple wiring board 10 on which the resin sealing body 23 is molded is removed from the transfer molding device 50 by a handler (not shown).

【0030】図9に示されているように、樹脂封止体2
3は多連配線基板10の上面を略被覆した状態に樹脂成
形されており、全ての単位配線基板11の内部端子1
4、ペレット1およびワイヤ22を一括して樹脂封止し
た状態になっている。この際、多連配線基板10には反
りが発生していないことにより、レジン59の充填不足
やボイドの発生も防止されるため、樹脂封止体23の成
形不良は未然に防止されていることになる。
As shown in FIG. 9, the resin sealing body 2
3 is resin-molded so that the upper surface of the multiple wiring board 10 is substantially covered, and the internal terminals 1 of all the unit wiring boards 11 are
4, the pellet 1 and the wire 22 are collectively resin-sealed. At this time, since the multiple wiring board 10 is not warped, insufficient filling of the resin 59 and generation of voids are also prevented, so that defective molding of the resin sealing body 23 is prevented in advance. become.

【0031】以上のようにして樹脂封止体23によって
上面を略全体的に樹脂封止された多連配線基板10は、
樹脂封止体切断工程において図10に示されているよう
に、各単位配線基板11すなわちペレット1毎に分断さ
れる。この樹脂封止体切断工程において、多連配線基板
10の反り防止孔20は隣合う単位配線基板11、11
の境界線に整列されているため、分断と同時に切り落と
される。この際、多連配線基板10には反りが発生して
いないため、隣合う単位配線基板11、11の境界線に
沿って分断することにより、多連配線基板10における
内部端子14や外部端子15および電気配線16の断線
や短絡が発生するのは、未然に防止されていることにな
る。
The multiple wiring board 10 whose upper surface is substantially entirely resin-sealed by the resin sealing body 23 as described above,
In the resin sealing body cutting step, as shown in FIG. 10, each unit wiring board 11, that is, the pellet 1 is divided. In this resin encapsulation body cutting step, the warp prevention holes 20 of the multiple wiring board 10 are adjacent to each other in the unit wiring boards 11 and 11.
Since it is aligned with the boundary line of, it will be cut off at the same time as the division. At this time, since the multiple wiring board 10 is not warped, the internal terminals 14 and the external terminals 15 in the multiple wiring board 10 are divided by dividing the unit wiring boards 11 and 11 along the boundary line. Also, the occurrence of disconnection or short circuit of the electric wiring 16 is prevented in advance.

【0032】図11に示されているように、単位配線基
板11の外部端子15には半田ボール24が半田ボール
付け工程において半田付けされることによって、BGA
・IC25が製造されたことになる。
As shown in FIG. 11, solder balls 24 are soldered to the external terminals 15 of the unit wiring board 11 in the solder ball soldering process, so that the BGA
・ IC25 is now manufactured.

【0033】以上のようにして製造されたBGA・IC
25は電気的特性工程において、電気的特性検査を実施
される。この際、BGA・IC25の配線基板(単位配
線基板)における断線や短絡および樹脂封止体の気泡の
発生等々は防止されているため、製造歩留りが向上され
ることになる。
BGA / IC manufactured as described above
25, an electric characteristic inspection is carried out in the electric characteristic process. At this time, disconnection and short circuit in the wiring board (unit wiring board) of the BGA / IC25 and generation of bubbles in the resin sealing body are prevented, so that the manufacturing yield is improved.

【0034】前記実施の形態によれば、次の効果が得ら
れる。
According to the above embodiment, the following effects can be obtained.

【0035】1) MAPによるBGA・ICの製造方法
に使用される多連配線基板における各単位配線基板の境
界線上に多数個の反り防止孔を開設することにより、ペ
レットボンディング工程やワイヤボンディング工程等に
おいて多連配線基板に熱応力が作用した際に、この熱応
力を多数個の反り防止孔によって吸収することができる
ため、多連配線基板に反り等の変形が発生するのを防止
することができる。
1) By forming a large number of warp prevention holes on the boundary line of each unit wiring board in the multiple wiring board used in the BGA / IC manufacturing method by MAP, a pellet bonding step, a wire bonding step, etc. In this case, when thermal stress acts on the multiple wiring board, the thermal stress can be absorbed by a large number of warp prevention holes, so that the multiple wiring board can be prevented from being deformed such as warping. it can.

【0036】2) 多連配線基板に熱応力による反り等の
変形が発生するのを防止することにより、多連配線基板
の割れや亀裂、単位配線基板の内部端子や外部端子およ
び電気配線の断線や短絡、樹脂封止体の充填不足やボイ
ドの発生等の成形不良等々を防止することができるた
め、MAPによる製造方法によるBGA・ICの製造歩
留りや品質および信頼性を向上させることができる。
2) By preventing deformation such as warpage due to thermal stress in the multiple wiring board, cracks and cracks in the multiple wiring board, disconnection of internal terminals and external terminals of the unit wiring board, and electric wiring. Since it is possible to prevent molding defects such as short circuit, short circuit, insufficient filling of resin encapsulant, and generation of voids, it is possible to improve the manufacturing yield, quality and reliability of BGA / IC by the manufacturing method by MAP.

【0037】図12は本発明の他の実施の形態であるM
APによるBGA・ICの製造方法に使用される多連配
線基板を示しており、(a)は平面図、(b)は(a)
のb−b線に沿う断面図である。
FIG. 12 shows another embodiment M of the present invention.
The multiple wiring board used for the manufacturing method of BGA * IC by AP is shown, (a) is a top view, (b) is (a).
3 is a cross-sectional view taken along line bb of FIG.

【0038】本実施の形態が前記実施の形態と異なる点
は、多連配線基板10に形成された表面絶縁膜18およ
び裏面絶縁膜19における複数個の単位配線基板の境界
線に沿って各反り防止溝26がそれぞれ没設されている
点である。
The present embodiment is different from the above embodiments in that each warp along the boundary line of a plurality of unit wiring boards in the front surface insulating film 18 and the back surface insulating film 19 formed on the multiple wiring board 10. That is, the prevention grooves 26 are respectively recessed.

【0039】本実施の形態においても、ペレットボンデ
ィング工程やワイヤボンディング工程等において多連配
線基板10に熱応力が作用した際に、この熱応力を複数
本の反り防止溝26によって吸収することができるた
め、多連配線基板10に反り等の変形が発生するのを防
止することができる。多連配線基板10に熱応力による
反り等の変形が発生するのを防止することにより、多連
配線基板10の割れや亀裂、単位配線基板11の内部端
子14や外部端子15および電気配線16の断線や短
絡、樹脂封止体23の充填不足やボイドの発生等の成形
不良等々を防止することができるため、MAPによる製
造方法によるBGA・ICの製造歩留りや品質および信
頼性を向上させることができる。
Also in this embodiment, when thermal stress acts on the multiple wiring substrate 10 in the pellet bonding process, the wire bonding process, or the like, this thermal stress can be absorbed by the plurality of warp prevention grooves 26. Therefore, it is possible to prevent deformation such as warpage of the multiple wiring board 10. By preventing deformation such as warpage due to thermal stress in the multiple wiring board 10, cracks and cracks in the multiple wiring board 10, the internal terminals 14 and the external terminals 15 of the unit wiring board 11, and the electrical wiring 16 are prevented. Since it is possible to prevent disconnection, short circuit, defective molding such as insufficient filling of the resin sealing body 23 and generation of voids, it is possible to improve the manufacturing yield, quality and reliability of the BGA / IC by the manufacturing method by MAP. it can.

【0040】以上本発明者によってなされた発明を実施
の形態に基づき具体的に説明したが、本発明は前記実施
の形態に限定されるものではなく、その要旨を逸脱しな
い範囲で種々に変更が可能であることはいうまでもな
い。
Although the invention made by the present inventor has been specifically described based on the embodiments, the present invention is not limited to the above-mentioned embodiments, and various modifications can be made without departing from the scope of the invention. It goes without saying that it is possible.

【0041】例えば、反り防止孔および反り防止溝は各
単位配線基板の境界線のうち多連配線基板の長辺に沿う
境界線に沿って配設するに限らず、短辺に沿う境界線に
沿って配設してもよいし、長辺および短辺の両方の境界
線に沿って配設してもよい。
For example, the warp prevention hole and the warp prevention groove are not limited to be arranged along the boundary line along the long side of the multiple wiring board among the boundary lines of the respective unit wiring boards, but may be formed along the boundary line along the short side. It may be arranged along the boundary line, or may be arranged along the boundary line of both the long side and the short side.

【0042】反り防止孔は円形の小孔(スルーホール)
によって構成するに限らず、長孔(スリット)等によっ
て構成してもよい。
The warp prevention hole is a circular small hole (through hole).
It is not limited to the above configuration, but may be configured by an elongated hole (slit) or the like.

【0043】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるBGA
・ICの製造方法に適用した場合について説明したが、
それに限定されるものではなく、その他のパッケージを
備えた半導体装置の製造方法全般に適用することができ
る。
In the above description, the invention made by the present inventor is the field of application which is the background of the invention.
・ I explained the case where it is applied to the IC manufacturing method.
The present invention is not limited to this, and can be applied to all methods of manufacturing semiconductor devices having other packages.

【0044】[0044]

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、次
の通りである。
The effects obtained by the typical ones of the inventions disclosed in the present application will be briefly described as follows.

【0045】MAPによる半導体装置の製造方法に使用
される多連配線基板における各単位配線基板の境界線上
に多数個の反り防止孔を開設することにより、多連配線
基板に熱応力が作用した際に、この熱応力を多数個の反
り防止孔によって吸収することができるため、多連配線
基板に反り等の変形が発生するのを防止することができ
る。
When thermal stress acts on the multiple wiring board by forming a large number of warp prevention holes on the boundary line of each unit wiring board in the multiple wiring board used in the semiconductor device manufacturing method by MAP. Moreover, since this thermal stress can be absorbed by the large number of warp prevention holes, it is possible to prevent deformation such as warpage of the multiple wiring board.

【0046】多連配線基板に形成された絶縁膜における
複数個の単位配線基板の境界線に沿って反り防止溝を没
設することにより、多連配線基板に熱応力が作用した際
に、この熱応力を複数本の反り防止溝によって吸収する
ことができるため、多連配線基板に反り等の変形が発生
するのを防止することができる。
By arranging the warp prevention groove along the boundary line between the plurality of unit wiring boards in the insulating film formed on the multiple wiring board, when the thermal stress acts on the multiple wiring board, Since the thermal stress can be absorbed by the plurality of warp prevention grooves, it is possible to prevent deformation such as warpage of the multiple wiring board.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の一実施の形態であるMAPによるBG
A・ICの製造方法を示す工程図である。
FIG. 1 is a BG according to MAP, which is an embodiment of the present invention.
It is process drawing which shows the manufacturing method of A * IC.

【図2】ペレットを示しており、(a)は平面図、
(b)は一部切断正面図である。
FIG. 2 shows a pellet, (a) is a plan view,
(B) is a partially cut front view.

【図3】多連配線基板を示す一部省略平面図である。FIG. 3 is a partially omitted plan view showing a multiple wiring board.

【図4】(a)は図3のa−a線に沿う側面断面図、
(b)は図3のb−b線に沿う側面断面図、(c)は図
4の(a)のc部の詳細図である。
4A is a side sectional view taken along the line aa in FIG.
4B is a side sectional view taken along the line bb in FIG. 3, and FIG. 4C is a detailed view of a portion c in FIG. 4A.

【図5】ペレットボンディング工程後を示しており、
(a)は一部省略平面図、(b)は一部切断側面図であ
る。
FIG. 5 shows after the pellet bonding process,
(A) is a partially omitted plan view and (b) is a partially cut side view.

【図6】ワイヤボンディング工程後の単位配線基板を示
しており、(a)は平面図、(b)は(a)のb−b線
に沿う断面図である。
6A and 6B show a unit wiring board after a wire bonding step, wherein FIG. 6A is a plan view and FIG. 6B is a sectional view taken along line bb of FIG.

【図7】樹脂封止体成形工程に使用されるトランスファ
成形装置を示す各一部省略側面図である。
FIG. 7 is a side view of the transfer molding apparatus used in a resin encapsulation body molding step, in which some parts are omitted.

【図8】切断線がトランスファ成形装置の上型を通る平
面断面図である。
FIG. 8 is a plan sectional view in which a cutting line passes through an upper die of the transfer molding apparatus.

【図9】樹脂封止体成形工程後を示しており、(a)は
平面図、(b)は一部切断側面図である。
9A and 9B are views showing a state after a resin sealing body molding step, wherein FIG. 9A is a plan view and FIG. 9B is a partially cut side view.

【図10】樹脂封止体切断工程を示しており、(a)は
平面図、(b)は一部切断側面図である。
FIG. 10 shows a step of cutting a resin sealing body, (a) is a plan view, and (b) is a partially cut side view.

【図11】製造されたBGA・ICを示しており、
(a)は一部切断正面図、(b)は上半分が平面図で下
半分が底面図である。
FIG. 11 shows a manufactured BGA / IC,
(A) is a partially cut front view, (b) is an upper half plan view and a lower half bottom view.

【図12】本発明の他の実施の形態であるMAPによる
BGA・ICの製造方法に使用される多連配線基板を示
しており、(a)は平面図、(b)は(a)のb−b線
に沿う断面図である。
12A and 12B show a multiple wiring board used in a method for manufacturing a BGA / IC by MAP, which is another embodiment of the present invention, in which FIG. 12A is a plan view and FIG. It is sectional drawing which follows the bb line.

【符号の説明】[Explanation of symbols]

1…ペレット(半導体ペレット)、2…サブストレー
ト、3…パッシベーション膜、4…電極パッド、5…裏
面被膜、10…多連配線基板、11…単位配線基板、1
2…ベース、13…ランド(ペレットボンディングラン
ド)、14…内部端子、15…外部端子、16…電気配
線、17…注入口金部、18…ソルダレジスト膜からな
る絶縁膜(表面絶縁膜)、19…ソルダレジスト膜から
なる絶縁膜(裏面絶縁膜)、20…反り防止孔、21…
銀ペースト層、22…ワイヤ、23…樹脂封止体、24
…半田ボール、25…BGA・IC(半導体装置)、2
6…反り防止溝、50…トランスファ成形装置、51…
上型、52…下型、53…キャビティー、53a…上型
キャビティー凹部、53b…下型キャビティー凹部、5
4…ポット、55…プランジャ、56…カル、57…ラ
ンナ、58…ゲート、59…レジン。
DESCRIPTION OF SYMBOLS 1 ... Pellet (semiconductor pellet), 2 ... Substrate, 3 ... Passivation film, 4 ... Electrode pad, 5 ... Backside coating, 10 ... Multiple wiring board, 11 ... Unit wiring board, 1
2 ... Base, 13 ... Land (pellet bonding land), 14 ... Internal terminal, 15 ... External terminal, 16 ... Electrical wiring, 17 ... Injection base part, 18 ... Insulating film (surface insulating film) made of solder resist film, 19 ... Insulating film (back surface insulating film) made of solder resist film, 20 ... Warp prevention hole, 21 ...
Silver paste layer, 22 ... Wire, 23 ... Resin sealing body, 24
... Solder balls, 25 ... BGA / IC (semiconductor device), 2
6 ... Warp prevention groove, 50 ... Transfer molding device, 51 ...
Upper mold, 52 ... Lower mold, 53 ... Cavity, 53a ... Upper mold cavity recess, 53b ... Lower mold cavity recess, 5
4 ... Pot, 55 ... Plunger, 56 ... Cull, 57 ... Lanna, 58 ... Gate, 59 ... Resin.

───────────────────────────────────────────────────── フロントページの続き (72)発明者 木村 美香子 東京都小平市上水本町5丁目22番1号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 杉山 道昭 東京都小平市上水本町5丁目22番1号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 金本 光一 東京都小平市上水本町五丁目20番1号 株 式会社日立製作所半導体グループ内 (72)発明者 増田 正親 東京都小平市上水本町五丁目20番1号 株 式会社日立製作所半導体グループ内   ─────────────────────────────────────────────────── ─── Continued front page    (72) Inventor Mikako Kimura             5-22-1 Kamimizuhonmachi, Kodaira-shi, Tokyo Stock             Ceremony Company Hitachi Cho-LS System             Within (72) Inventor Michiaki Sugiyama             5-22-1 Kamimizuhonmachi, Kodaira-shi, Tokyo Stock             Ceremony Company Hitachi Cho-LS System             Within (72) Inventor Koichi Kanemoto             5-20-1 Kamimizuhonmachi, Kodaira-shi, Tokyo Stock             Ceremony Company within Hitachi Semiconductor Group (72) Inventor Masachika Masuda             5-20-1 Kamimizuhonmachi, Kodaira-shi, Tokyo Stock             Ceremony Company within Hitachi Semiconductor Group

Claims (5)

【特許請求の範囲】[Claims] 【請求項1】 多連配線基板の複数個の単位配線基板に
半導体ペレットをそれぞれボンディングし、これら半導
体ペレットを樹脂封止体によって一括して樹脂封止した
後に、前記多連配線基板および樹脂封止体を前記単位配
線基板に切断して個別の半導体装置を製造する半導体装
置の製造方法であって、前記多連配線基板における前記
複数個の単位配線基板の境界線のいずれかに沿って反り
防止孔を開設しておくことを特徴とする半導体装置の製
造方法。
1. A semiconductor pellet is bonded to each of a plurality of unit wiring boards of a multiple wiring board, and the semiconductor pellets are collectively resin-sealed by a resin sealing body, and then the multiple wiring board and the resin sealing are formed. A method for manufacturing a semiconductor device, in which a stopper is cut into the unit wiring boards to manufacture individual semiconductor devices, wherein a warp occurs along any of the boundary lines of the plurality of unit wiring boards in the multiple wiring board. A method for manufacturing a semiconductor device, characterized in that a prevention hole is opened.
【請求項2】 前記反り防止孔が前記境界線に沿って整
列された複数個のスルーホールであることを特徴とする
請求項1に記載の半導体装置の製造方法。
2. The method for manufacturing a semiconductor device according to claim 1, wherein the warp prevention holes are a plurality of through holes arranged along the boundary line.
【請求項3】 前記反り防止孔が前記多連配線基板に縦
横に設定された前記境界線の縦または横の一方または縦
および横の両方に開設されていることを特徴とする請求
項1または2に記載の半導体装置の製造方法。
3. The warp prevention hole is formed in one or both of the vertical and horizontal of the boundary line set in the vertical and horizontal directions on the multiple wiring board, or both. 2. The method for manufacturing a semiconductor device according to 2.
【請求項4】 多連配線基板の複数個の単位配線基板に
半導体ペレットをそれぞれボンディングし、これら半導
体ペレットを樹脂封止体によって一括して樹脂封止した
後に、前記多連配線基板および樹脂封止体を前記単位配
線基板に切断して個別の半導体装置を製造する半導体装
置の製造方法であって、前記多連配線基板に形成された
絶縁膜における前記複数個の単位配線基板の境界線のい
ずれかに沿って反り防止溝を没設しておくことを特徴と
する半導体装置の製造方法。
4. A semiconductor pellet is bonded to each of a plurality of unit wiring boards of the multiple wiring board, and these semiconductor pellets are collectively resin-sealed by a resin sealing body, and then the multiple wiring board and the resin sealing are formed. A method of manufacturing a semiconductor device in which a stopper is cut into the unit wiring boards to manufacture individual semiconductor devices, wherein a boundary line of the plurality of unit wiring boards in an insulating film formed on the multiple wiring board is formed. A method of manufacturing a semiconductor device, characterized in that a warp prevention groove is formed along any one of them.
【請求項5】 前記反り防止溝が前記多連配線基板に縦
横に設定された前記境界線の縦または横の一方または縦
および横の両方に敷設されていることを特徴とする請求
項4に記載の半導体装置の製造方法。
5. The warp prevention groove is laid in one of the vertical and horizontal directions of the boundary line which is set in the vertical and horizontal directions on the multiple wiring board, or both of the vertical and horizontal directions. A method for manufacturing a semiconductor device as described above.
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