JP2003258049A - Method for manufacturing semiconductor device - Google Patents

Method for manufacturing semiconductor device

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JP2003258049A
JP2003258049A JP2002061327A JP2002061327A JP2003258049A JP 2003258049 A JP2003258049 A JP 2003258049A JP 2002061327 A JP2002061327 A JP 2002061327A JP 2002061327 A JP2002061327 A JP 2002061327A JP 2003258049 A JP2003258049 A JP 2003258049A
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Japan
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region
wiring
semiconductor
semiconductor wafer
forming
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Application number
JP2002061327A
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Japanese (ja)
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Tsutomu Nakahara
強 中原
Hiromasa Tanaka
宏昌 田中
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
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Abstract

<P>PROBLEM TO BE SOLVED: To increase the number of semiconductor chips obtained from one semiconductor wafer when the chip of a slender square shape in plane is fabricated. <P>SOLUTION: A method for manufacturing a semiconductor device comprises steps of designing the width of a scribing region SCT extended in a direction parallel to the extending direction of the short side of a semiconductor chip forming region 1A in a degree in which the number of the chips obtained from one semiconductor wafer 1 is not decreased as much as possible; and designing the width of a scribing region SCY extended in a direction parallel to the extending direction of the long side of the semiconductor chip forming region 1A in a degree in which the region 1A is not cut at cutting the wafer 1 into individual chips. <P>COPYRIGHT: (C)2003,JPO

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、半導体ウェハにおけるスクライブ領
域の設計方法およびそのスクライブ領域へのTEG(Te
st Element Group)を形成する配線の配置方法に適用し
て有効な技術に関するものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly to a method of designing a scribe region in a semiconductor wafer and a TEG (Te
The present invention relates to a technique effective when applied to a wiring arrangement method for forming a st element group).

【0002】[0002]

【従来の技術】半導体装置の製造工程において、半導体
ウェハの主面では、四角形状の複数の半導体チップ形成
領域がスクライブ領域(分割領域)を隔てて上下左右方
向に規則的に並んで配置される。また、スクライブ領域
には、製品評価用のTEGを形成する配線や、マスクパ
ターンを正しく重ね合わせるためのアライメントマーク
が配置される。
2. Description of the Related Art In the process of manufacturing a semiconductor device, a plurality of rectangular semiconductor chip forming regions are regularly arranged in the vertical and horizontal directions on a main surface of a semiconductor wafer with a scribe region (divided region) therebetween. . Further, in the scribe area, wirings for forming TEG for product evaluation and alignment marks for correctly overlapping the mask patterns are arranged.

【0003】ここで、上記TEGについては、たとえば
1999年3月20日、株式会社日刊工業新聞社発行、
半導体用語大辞典、p162に記載がある。
Regarding the TEG, for example, published by Nikkan Kogyo Shimbun Co., Ltd. on March 20, 1999,
It is described in the Semiconductor Term Dictionary, p162.

【0004】[0004]

【発明が解決しようとする課題】上記スクライブ領域の
幅は、縦方向および横方向で同一とされる場合が多い。
しかしながら、スクライブ領域の幅は、縦方向および横
方向で同一とする場合には以下のような課題があること
を本発明者らは見出した。
The width of the scribe area is often the same in the vertical and horizontal directions.
However, the present inventors have found that the following problems occur when the width of the scribe region is the same in the vertical direction and the horizontal direction.

【0005】たとえば、LCD(Liquid Crystal Displ
ay)ドライバとなる半導体チップにおいては、LCDの
水平方向または垂直方向の1列分の画素に相当する電極
を縦方向または横方向で1列に並べていることから、半
導体チップは細長い四角形となる。そのため、半導体チ
ップの短辺方向および長辺方向でスクライブ領域の幅を
同一とすると、短辺方向ではスクライブ領域の占める割
合が多くなり、半導体ウェハに無駄になってしまう領域
が多くなる課題があった。
For example, an LCD (Liquid Crystal Displ
ay) In the semiconductor chip serving as a driver, the electrodes corresponding to one row of pixels in the horizontal direction or the vertical direction of the LCD are arranged in one row in the vertical direction or the horizontal direction, so that the semiconductor chip is an elongated rectangle. Therefore, if the widths of the scribe regions are the same in the short-side direction and the long-side direction of the semiconductor chip, the scribe region occupies a large proportion in the short-side direction, and there is a problem in that the semiconductor wafer is wasted in many regions. It was

【0006】また、本発明者らは、上記スクライブ領域
の幅を狭めることによって半導体チップの取得数を増加
させる技術を検討している。その中で、本発明者らは、
このスクライブ領域の幅を狭める技術においては、以下
のような課題が存在することを見出した。
The present inventors are also studying a technique for increasing the number of semiconductor chips obtained by narrowing the width of the scribe region. Among them, the present inventors
It has been found that the following problems exist in the technique of narrowing the width of the scribe region.

【0007】すなわち、スクライブ領域には、TEGを
形成する配線およびアライメントマークが配置されるこ
とから、その幅を狭めることを図った場合、それら配線
およびアライメントマークの配置領域より狭めることが
できない課題があった。また、ダイシングにより個々の
半導体チップへと分割する際には、スクライブ領域に配
置された配線およびアライメントマークも切断されるこ
とから、それら配線およびアライメントマークの切り屑
が異物となって半導体チップに付着し、半導体装置の歩
留りを低下させてしまう課題があった。そのような切り
屑の発生を防ぐために、スクライブ領域の中心を避けて
ダイシングを行うと、所定の半導体チップ形成領域が削
られてしまい、半導体チップの取得数が減少してしまう
課題があった。
That is, since the wiring and the alignment mark that form the TEG are arranged in the scribe area, if the width of the wiring and the alignment mark is attempted to be narrowed, there is a problem that the wiring and the alignment mark cannot be narrowed. there were. Also, when dividing into individual semiconductor chips by dicing, the wiring and alignment marks arranged in the scribe area are also cut, so the chips of these wiring and alignment marks become foreign matter and adhere to the semiconductor chips. However, there is a problem that the yield of the semiconductor device is reduced. If dicing is performed while avoiding the center of the scribe region in order to prevent the generation of such chips, there is a problem that a predetermined semiconductor chip forming region is cut and the number of semiconductor chips to be obtained decreases.

【0008】本発明の目的は、半導体ウェハから細長い
四角形の半導体チップを製造する場合において、半導体
チップの取得数を増加できる技術を提供することにあ
る。
An object of the present invention is to provide a technique capable of increasing the number of semiconductor chips to be obtained when manufacturing elongated rectangular semiconductor chips from a semiconductor wafer.

【0009】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

【0010】[0010]

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
Among the inventions disclosed in the present application, a brief description will be given to the outline of typical ones.
It is as follows.

【0011】すなわち、本発明は、長辺および短辺から
なり半導体素子および前記半導体素子と電気的に接続す
る第1配線を有する複数のチップ形成領域、前記複数の
チップ形成領域を区画し前記短辺方向に延在する第1分
割領域、および前記複数のチップ形成領域を区画し前記
長辺方向に延在し前記第1分割領域より相対的に幅の狭
い第2分割領域とを有する半導体ウェハを用意する工程
と、前記第1分割領域を幅方向において配線形成領域と
切断領域とに分割する工程と、前記配線形成領域に第2
配線を形成した後、前記第2分割領域および前記切断領
域に沿って前記半導体ウェハを切断し、複数の半導体チ
ップを形成する工程とを含むものである。
That is, according to the present invention, a plurality of chip forming regions each having a semiconductor element and a first wiring which is composed of a long side and a short side and is electrically connected to the semiconductor element, and the plurality of chip forming regions are divided to define the short side. A semiconductor wafer having a first divided region extending in a side direction and a second divided region which divides the plurality of chip formation regions and extends in the long side direction and has a relatively narrower width than the first divided region. And a step of dividing the first divided region into a wiring forming region and a cutting region in the width direction, and a second forming process in the wiring forming region.
After forming the wiring, the step of cutting the semiconductor wafer along the second divided region and the cutting region to form a plurality of semiconductor chips is included.

【0012】[0012]

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described in detail below with reference to the drawings. In all the drawings for explaining the embodiments, members having the same function are designated by the same reference numerals, and the repeated description thereof will be omitted.

【0013】本実施の形態の半導体装置は、たとえばL
CDドライバであり、その製造方法を図1に示すフロー
チャートを用いて説明する。
The semiconductor device of this embodiment has, for example, L
It is a CD driver, and its manufacturing method will be described with reference to the flowchart shown in FIG.

【0014】まず、本実施の形態のLCDドライバを形
成する回路を設計する。次いで、半導体チップ形成領域
のレイアウトおよび前記回路を半導体チップ形成領域に
配置する際のレイアウトを設計する。また、半導体ウェ
ハを個々の半導体チップ形成領域に分割するスクライブ
領域のレイアウトを設計する。次に、これらのレイアウ
トを半導体ウェハへ転写するために用いるマスクを設計
する。その後、そのマスクを用いた半導体素子および配
線の形成工程(前工程)へと進む。
First, a circuit forming the LCD driver of this embodiment is designed. Next, the layout of the semiconductor chip formation region and the layout when the circuit is arranged in the semiconductor chip formation region are designed. Further, the layout of the scribe area for dividing the semiconductor wafer into individual semiconductor chip forming areas is designed. Next, a mask used for transferring these layouts to a semiconductor wafer is designed. After that, the process proceeds to the step of forming a semiconductor element and wiring using the mask (previous step).

【0015】図2は、半導体ウェハ1の主面(素子形成
面)上における半導体チップ形成領域1Aおよびスクラ
イブ領域SCT、SCYを示す平面図である。図2に示
すように、半導体チップ形成領域1Aは平面で細長い四
角形となっており、長辺が半導体ウェハ1のオリエンテ
ーションフラットOFの延在方向に対して平行になり、
短辺がオリエンテーションフラットOFの延在方向に対
して垂直になるように配置されている。また、個々の半
導体チップ形成領域1Aは、半導体チップ形成領域1A
の短辺の延在方向に対して平行な方向に延在するスクラ
イブ領域(第1分割領域)SCTおよび半導体チップ形
成領域1Aの長辺の延在方向に対して平行な方向に延在
するスクライブ領域(第2分割領域)SCYによって区
画されている。
FIG. 2 is a plan view showing the semiconductor chip forming region 1A and the scribe regions SCT and SCY on the main surface (element forming surface) of the semiconductor wafer 1. As shown in FIG. 2, the semiconductor chip forming region 1A has a flat and elongated quadrangle, and its long sides are parallel to the extending direction of the orientation flat OF of the semiconductor wafer 1.
The short sides are arranged so as to be perpendicular to the extending direction of the orientation flat OF. The individual semiconductor chip forming areas 1A are the same as the semiconductor chip forming areas 1A.
Of the scribe region (first divided region) SCT extending in a direction parallel to the extending direction of the short side of the semiconductor chip and the scribe region extending in a direction parallel to the extending direction of the long side of the semiconductor chip forming region 1A. It is divided by the area (second divided area) SCY.

【0016】次に、上記前工程について図3〜図8を用
いて説明する。
Next, the pre-process will be described with reference to FIGS.

【0017】まず、図3に示すように、たとえば単結晶
シリコンからなる半導体ウェハ1を熱処理して、その主
面に薄い酸化シリコン膜(パッド酸化膜)を形成する。
次いでこの酸化シリコン膜の上に窒化シリコン膜をCV
D(Chemical Vapor Deposition)法で堆積した後、フ
ォトレジスト膜をマスクにしたドライエッチングで素子
分離領域の窒化シリコン膜と酸化シリコン膜とを除去す
る。酸化シリコン膜は、後の工程で素子分離溝の内部に
埋め込まれる酸化シリコン膜をデンシファイ(焼き締
め)するときなどに半導体ウェハ1に加わるストレスを
緩和する目的で形成される。また、窒化シリコン膜は酸
化されにくい性質を持つので、その下部(活性領域)の
半導体ウェハ1の表面の酸化を防止するマスクとして利
用される。
First, as shown in FIG. 3, a semiconductor wafer 1 made of, for example, single crystal silicon is heat-treated to form a thin silicon oxide film (pad oxide film) on its main surface.
Next, a CV silicon nitride film is formed on the silicon oxide film.
After the deposition by the D (Chemical Vapor Deposition) method, the silicon nitride film and the silicon oxide film in the element isolation region are removed by dry etching using the photoresist film as a mask. The silicon oxide film is formed for the purpose of relieving stress applied to the semiconductor wafer 1 when the silicon oxide film embedded in the element isolation trench is densified (baked up) in a later step. In addition, since the silicon nitride film has a property of being less likely to be oxidized, it is used as a mask for preventing the surface of the semiconductor wafer 1 below (active region) from being oxidized.

【0018】続いて、CVD法にて半導ウェハ1上に酸
化シリコン膜2を堆積した後、この酸化シリコン膜2の
膜質を改善するために、半導体ウェハ1を熱処理して酸
化シリコン膜2をデンシファイ(焼き締め)する。その
後、窒化シリコン膜をストッパに用いた化学的機械研磨
(Chemical Mechanical Polishing;CMP)法でその
酸化シリコン膜2を研磨して溝の内部に残すことによ
り、表面が平坦化された素子分離溝3を形成する。次い
で、熱リン酸を用いたウェットエッチングで半導体ウェ
ハ1の活性領域上に残った窒化シリコン膜を除去した
後、半導体ウェハ1にp型の導電型を有する不純物イオ
ン(たとえばB(ホウ素))をイオン注入してp型ウェ
ル4を形成する。
Then, after depositing a silicon oxide film 2 on the semiconductor wafer 1 by the CVD method, the semiconductor wafer 1 is heat treated to improve the quality of the silicon oxide film 2. Densify. After that, the silicon oxide film 2 is polished by a chemical mechanical polishing (CMP) method using a silicon nitride film as a stopper and left inside the groove, so that the element isolation groove 3 having a flat surface is formed. To form. Then, after removing the silicon nitride film remaining on the active region of the semiconductor wafer 1 by wet etching using hot phosphoric acid, the semiconductor wafer 1 is subjected to impurity ions having a p-type conductivity type (for example, B (boron)). Ions are implanted to form the p-type well 4.

【0019】次に、図4に示すように、半導体ウェハ1
を熱処理することによって、p型ウェル4の表面に清浄
なゲート酸化膜5を形成する。続いて、たとえばCVD
法により半導体ウェハ1の主面上に多結晶シリコン膜
6、WSix(タングステンシリサイド)膜7および酸
化シリコン膜8を順次下層より堆積する。続いて、フォ
トリソグラフィ技術によりパターニングされたフォトレ
ジスト膜(図示は省略)をマスクとしたドライエッチン
グにより酸化シリコン膜8、WSix膜7、多結晶シリ
コン膜6およびゲート酸化膜5をパターニングすること
により、WSix膜7および多結晶シリコン膜6からな
るゲート電極9を形成する。
Next, as shown in FIG. 4, the semiconductor wafer 1
Is heat-treated to form a clean gate oxide film 5 on the surface of the p-type well 4. Then, for example, CVD
By the method, a polycrystalline silicon film 6, a WSi x (tungsten silicide) film 7 and a silicon oxide film 8 are sequentially deposited from the lower layer on the main surface of the semiconductor wafer 1. Subsequently, the silicon oxide film 8, the WSi x film 7, the polycrystalline silicon film 6 and the gate oxide film 5 are patterned by dry etching using a photoresist film (not shown) patterned by photolithography as a mask. , The gate electrode 9 made of the WSi x film 7 and the polycrystalline silicon film 6 is formed.

【0020】次に、上記ゲート電極9の形成に用いたフ
ォトレジスト膜を除去した後、図5に示すように、ゲー
ト電極9をマスクとしてp型ウェル4にn型の導電型を
有する不純物、たとえばAs(ヒ素)をイオン注入する
ことによりn-型半導体領域10を形成する。
Next, after removing the photoresist film used to form the gate electrode 9, as shown in FIG. 5, with the gate electrode 9 as a mask, the p-type well 4 is doped with an impurity having an n-type conductivity type. The n type semiconductor region 10 is formed by ion-implanting As (arsenic), for example.

【0021】次に、図6に示すように、たとえばCVD
法により半導体ウェハ1上に酸化シリコン膜を堆積した
後、その酸化シリコン膜をRIE(Reactive Ion Etchi
ng)法により異方的にエッチングすることによって、ゲ
ート電極9の側壁にサイドウォールスペーサ11を形成
する。続いて、ゲート電極9およびサイドウォールスペ
ーサ11をマスクとしてp型ウェル4にn型の導電型を
有する不純物、たとえばAsをイオン注入することによ
り、n+型半導体領域12を形成する。ここまでの工程
により、nチャネル型MISFET(半導体素子)Qn
を形成することができる。
Next, as shown in FIG. 6, for example, CVD
After a silicon oxide film is deposited on the semiconductor wafer 1 by the method, the silicon oxide film is removed by RIE (Reactive Ion Etchi
The sidewall spacers 11 are formed on the sidewalls of the gate electrode 9 by anisotropically etching by the ng) method. Then, using the gate electrode 9 and the sidewall spacer 11 as a mask, an impurity having an n-type conductivity, such as As, is ion-implanted into the p-type well 4 to form an n + -type semiconductor region 12. Through the steps up to here, the n-channel type MISFET (semiconductor element) Qn
Can be formed.

【0022】次に、図7に示すように、nチャネル型M
ISFETQnの上部に層間絶縁膜13を形成し、続い
てフォトレジスト膜をマスクにして層間絶縁膜13をド
ライエッチングすることにより、n+型半導体領域12
の上部にスルーホール14を形成した後、層間絶縁膜1
3の上部に配線(第1配線)15を形成する。配線15
は、たとえば層間絶縁膜13の上部にスパッタリング法
にてWあるいはAl合金などのメタル膜を堆積した後、
フォトレジスト膜をマスクにしたドライエッチングでこ
のメタル膜をパターニングすることによって形成するこ
とができる。なお、上記層間絶縁膜13、スルーホール
14および配線15を形成する工程を複数回繰り返すこ
とによって、多層に配線を形成してもよい。
Next, as shown in FIG. 7, an n-channel type M
An interlayer insulating film 13 on the top of ISFETQn, an interlayer insulating film 13 using a photoresist film as a mask followed by dry etching, n + -type semiconductor region 12
After forming the through hole 14 on the upper part of the
A wiring (first wiring) 15 is formed on the upper part of the wiring 3. Wiring 15
Is, for example, after depositing a metal film such as W or Al alloy on the interlayer insulating film 13 by a sputtering method,
It can be formed by patterning this metal film by dry etching using a photoresist film as a mask. The wiring may be formed in multiple layers by repeating the process of forming the interlayer insulating film 13, the through hole 14 and the wiring 15 a plurality of times.

【0023】ここで、図8に示すように、上記配線15
を形成する工程においては、スクライブ領域にTEG用
の配線(第2配線)15Aおよびマスクパターンを正し
く重ね合わせるためのアライメントマーク(図示は省
略)も形成される。本実施の形態において、スクライブ
領域SCTの幅は、1枚の半導体ウェハ1から取得でき
る半導体チップ数が減少しない程度に可能な限り広く設
計し、スクライブ領域SCYの幅は、半導体ウェハ1を
個々の半導体チップへ切断する工程時に半導体チップ形
成領域1Aを切断してしまわない程度に狭く設計する。
また、上記配線15Aおよびアライメントマークはスク
ライブ領域SCYに配置せず、スクライブ領域SCTに
配置する。それにより、上記図2に示したように、半導
体チップ形成領域1Aの長辺の延在方向に対して平行な
方向に延在するスクライブ領域SCYの本数は、半導体
チップ形成領域1Aの短辺の延在方向に対して平行な方
向に延在するスクライブ領域SCTの本数よりも多くな
っていることから、半導体チップ形成領域1Aの短辺の
延在方向において、さらに半導体チップ形成領域1Aを
配置することが可能となる。すなわち、1枚の半導体ウ
ェハ1から取得できる半導体チップ数を増加することが
可能となる。さらに、スクライブ領域SCTの幅が広が
ることにより、配線15Aおよびアライメントマークを
余裕を持って配置することが可能となる。
Here, as shown in FIG.
In the step of forming, the wiring (second wiring) 15A for TEG and an alignment mark (not shown) for correctly overlapping the mask pattern are also formed in the scribe region. In the present embodiment, the width of the scribe region SCT is designed to be as wide as possible so that the number of semiconductor chips that can be obtained from one semiconductor wafer 1 does not decrease, and the width of the scribe region SCY is different for each semiconductor wafer 1. The semiconductor chip formation region 1A is designed to be narrow enough not to be cut during the step of cutting into semiconductor chips.
Further, the wiring 15A and the alignment mark are not arranged in the scribe area SCY but are arranged in the scribe area SCT. As a result, as shown in FIG. 2, the number of scribe regions SCY extending in the direction parallel to the extending direction of the long side of the semiconductor chip forming region 1A is the same as that of the short side of the semiconductor chip forming region 1A. Since the number is greater than the number of scribe regions SCT extending in the direction parallel to the extending direction, the semiconductor chip forming region 1A is further arranged in the extending direction of the short side of the semiconductor chip forming region 1A. It becomes possible. That is, it is possible to increase the number of semiconductor chips that can be obtained from one semiconductor wafer 1. Further, since the width of the scribe region SCT is widened, the wiring 15A and the alignment mark can be arranged with a margin.

【0024】また、本実施の形態においては、スクライ
ブ領域SCTは配線15Aが配置される配線形成領域S
CT1と後の工程で半導体ウェハ1を切断するための切
断領域SCT2とに分割し、配線形成領域SCT1に上
記配線15Aおよびアライメントマークを配置する。半
導体ウェハ1を個々の半導体チップへと切断する際に
は、切断領域SCT2に沿って切断し、スクライブ領域
SCTをその幅方向における中心を通らないように切断
する。それにより、その切断工程によって、配線15A
およびアライメントマークの切り屑が発生してしまうこ
とを防ぐことができる。その結果、配線15Aおよびア
ライメントマークの切り屑が異物となって半導体チップ
に付着し、半導体チップの歩留りを低下させてしまうこ
とを防ぐことができる。
Further, in the present embodiment, the scribe area SCT is the wiring formation area S in which the wiring 15A is arranged.
The semiconductor wafer 1 is divided into CT1 and a cutting region SCT2 for cutting the semiconductor wafer 1 in a later step, and the wiring 15A and the alignment mark are arranged in the wiring forming region SCT1. When the semiconductor wafer 1 is cut into individual semiconductor chips, the semiconductor wafer 1 is cut along the cutting region SCT2 so that the scribe region SCT does not pass through the center in the width direction. Thereby, the wiring 15A is formed by the cutting process.
Further, it is possible to prevent chips of the alignment mark from being generated. As a result, it is possible to prevent the chips of the wiring 15A and the alignment marks from becoming foreign matters and adhering to the semiconductor chips, which lowers the yield of the semiconductor chips.

【0025】上記配線15、15Aを形成した後、半導
体ウェハ1をスクライブ領域SCYおよび切断領域SC
T2に沿ってダイシングし、個々の半導体チップへと分
割して本実施の形態の半導体装置を製造する。なお、図
8中においてハッチングを付した領域は、実際にダイシ
ングされた領域を示すものである。
After the wirings 15 and 15A are formed, the semiconductor wafer 1 is covered with the scribe area SCY and the cutting area SC.
The semiconductor device according to the present embodiment is manufactured by dicing along T2 and dividing into individual semiconductor chips. The hatched area in FIG. 8 indicates an actually diced area.

【0026】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
Although the invention made by the present inventor has been specifically described based on the embodiments of the present invention, the present invention is not limited to the above-mentioned embodiments, and various modifications can be made without departing from the scope of the invention. It goes without saying that it can be changed.

【0027】たとえば、前記実施の形態においては、半
導体チップ形成領域を長辺が半導体ウェハのオリエンテ
ーションフラットの延在方向に対して平行になり、短辺
がオリエンテーションフラットの延在方向に対して垂直
になるように配置する場合について例示したが、半導体
チップ形成領域を長辺が半導体ウェハのオリエンテーシ
ョンフラットの延在方向に対して垂直になり、短辺がオ
リエンテーションフラットの延在方向に対して平行にな
るように配置してもよい。その場合においても、半導体
チップ形成領域の短辺の延在方向に対して平行な方向に
延在するスクライブ領域の幅は、1枚の半導体ウェハか
ら取得できる半導体チップ数が減少しない程度に可能な
限り広く設計し、半導体チップ形成領域の長辺の延在方
向に対して平行な方向に延在するスクライブ領域の幅
は、半導体ウェハを個々の半導体チップへ切断する工程
時に半導体チップ形成領域を切断してしまわない程度に
狭く設計するものである。
For example, in the above-described embodiment, the semiconductor chip forming region has long sides parallel to the extending direction of the orientation flat of the semiconductor wafer and short sides perpendicular to the extending direction of the orientation flat. Although the case where the semiconductor chip formation region is arranged is illustrated as an example, the long side of the semiconductor chip forming region is perpendicular to the extending direction of the orientation flat of the semiconductor wafer, and the short side is parallel to the extending direction of the orientation flat. You may arrange so. Even in that case, the width of the scribe region extending in the direction parallel to the extending direction of the short side of the semiconductor chip formation region can be set so that the number of semiconductor chips obtainable from one semiconductor wafer does not decrease. Design as wide as possible, and the width of the scribe region that extends in the direction parallel to the extension direction of the long side of the semiconductor chip formation region is such that the semiconductor chip formation region is cut during the process of cutting the semiconductor wafer into individual semiconductor chips. It should be designed so narrow that it will not end up.

【0028】[0028]

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下の通りである。 (1)平面で細長い四角形となる半導体チップを形成す
る際に、半導体チップ形成領域の短辺の延在方向に対し
て平行な方向に延在するスクライブ領域(第1分割領
域)の幅を1枚の半導体ウェハから取得できる半導体チ
ップ数が減少しない程度に可能な限り広く設計し、半導
体チップ形成領域の長辺の延在方向に対して平行な方向
に延在するスクライブ領域(第2分割領域)の幅を半導
体ウェハを個々の半導体チップへ切断する工程時に支障
が出ない程度に狭く設計するので、半導体チップ形成領
域の短辺の延在方向において、さらに半導体チップ形成
領域を配置することができる。すなわち、1枚の半導体
ウェハから取得できる半導体チップ数を増加することが
できる。 (2)平面で細長い四角形となる半導体チップを形成す
る際に、半導体チップ形成領域の短辺の延在方向に対し
て平行な方向に延在するスクライブ領域(第1分割領
域)をTEG用の配線が配置される配線形成領域と半導
体ウェハを切断するための切断領域とに分割し、前記配
線形成領域にTEG用の配線(第2配線)を配置するの
で、半導体ウェハを切断する工程において前記TEG用
の配線の切り屑が発生してしまうことを防ぐことができ
る。すなわち、TEG用の配線の切り屑が異物となって
半導体チップに付着し、半導体チップの歩留りを低下さ
せてしまうことを防ぐことができる。
The effects obtained by the typical ones of the inventions disclosed by the present application will be briefly described as follows. (1) When forming a semiconductor chip having a rectangular shape in a plane, the width of the scribe region (first divided region) extending in the direction parallel to the extending direction of the short side of the semiconductor chip forming region is 1 A scribe region (second divided region) that is designed as wide as possible so that the number of semiconductor chips that can be obtained from one semiconductor wafer does not decrease and that extends in a direction parallel to the extension direction of the long side of the semiconductor chip formation region. ) Is designed to be narrow so that it does not interfere with the process of cutting the semiconductor wafer into individual semiconductor chips, so that it is possible to further arrange the semiconductor chip forming region in the extending direction of the short side of the semiconductor chip forming region. it can. That is, the number of semiconductor chips that can be obtained from one semiconductor wafer can be increased. (2) When forming a semiconductor chip having an elongated rectangular shape in a plane, a scribe region (first divided region) extending in a direction parallel to the extending direction of the short side of the semiconductor chip forming region is used for TEG. Since the wiring is divided into a wiring forming area in which the wiring is arranged and a cutting area for cutting the semiconductor wafer, and the wiring for the TEG (second wiring) is arranged in the wiring forming area, in the step of cutting the semiconductor wafer, It is possible to prevent the generation of chips from the TEG wiring. That is, it is possible to prevent the chips of the wiring for the TEG from becoming foreign matters and adhering to the semiconductor chips, which lowers the yield of the semiconductor chips.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の一実施の形態である半導体装置の製造
工程を示す説明図である。
FIG. 1 is an explanatory diagram showing a manufacturing process of a semiconductor device according to an embodiment of the present invention.

【図2】半発明の一実施の形態である半導体装置の製造
工程中における半導体チップ形成領域およびスクライブ
領域のレイアウトを説明する平面図である。
FIG. 2 is a plan view illustrating a layout of a semiconductor chip forming region and a scribe region during a manufacturing process of a semiconductor device according to an embodiment of the semi-invention.

【図3】本発明の一実施の形態である半導体装置の製造
方法を説明する要部断面図である。
FIG. 3 is a main-portion cross-sectional view illustrating the method for manufacturing the semiconductor device which is the embodiment of the present invention.

【図4】図3に続く半導体装置の製造工程中の要部断面
図である。
FIG. 4 is a cross-sectional view of essential parts in the process of manufacturing a semiconductor device subsequent to FIG.

【図5】図4に続く半導体装置の製造工程中の要部断面
図である。
5 is a cross-sectional view of essential parts in the process of manufacturing a semiconductor device subsequent to FIG.

【図6】図5に続く半導体装置の製造工程中の要部断面
図である。
FIG. 6 is a cross-sectional view of essential parts in the process of manufacturing a semiconductor device subsequent to FIG.

【図7】図6に続く半導体装置の製造工程中の要部断面
図である。
7 is a cross-sectional view of essential parts in the process of manufacturing a semiconductor device subsequent to FIG.

【図8】本発明の一実施の形態である半導体装置の製造
工程中の要部平面図である。
FIG. 8 is a main-portion plan view of the semiconductor device during the manufacturing process according to the embodiment of the present invention;

【符号の説明】[Explanation of symbols]

1 半導体ウェハ 1A 半導体チップ形成領域 2 酸化シリコン膜 3 素子分離溝 4 p型ウェル 5 ゲート酸化膜 6 多結晶シリコン膜 7 WSix膜 8 酸化シリコン膜 9 ゲート電極 10 n-型半導体領域 11 サイドウォールスペーサ 12 n+型半導体領域 13 層間絶縁膜 14 スルーホール 15 配線(第1配線) 15A 配線(第2配線) OF オリエンテーションフラット Qn nチャネル型MISFET(半導体素子) SCT スクライブ領域(第1分割領域) SCT1 配線形成領域 SCT2 切断領域 SCY スクライブ領域(第2分割領域)1 Semiconductor Wafer 1A Semiconductor Chip Forming Region 2 Silicon Oxide Film 3 Element Isolation Groove 4 P-type Well 5 Gate Oxide Film 6 Polycrystalline Silicon Film 7 WSi x Film 8 Silicon Oxide Film 9 Gate Electrode 10 n - Type Semiconductor Region 11 Sidewall Spacer 12 n + type semiconductor region 13 interlayer insulating film 14 through hole 15 wiring (first wiring) 15A wiring (second wiring) OF orientation flat Qn n channel type MISFET (semiconductor element) SCT scribe area (first divided area) SCT1 wiring Formation area SCT2 Cutting area SCY Scribing area (second divided area)

Claims (3)

【特許請求の範囲】[Claims] 【請求項1】 (a)長辺および短辺からなり半導体素
子および前記半導体素子と電気的に接続する第1配線を
有する複数のチップ形成領域と、前記複数のチップ形成
領域を区画し前記短辺方向に延在する第1分割領域と、
前記複数のチップ形成領域を区画し前記長辺方向に延在
し前記第1分割領域より相対的に幅の狭い第2分割領域
とを有する半導体ウェハを用意する工程、(b)前記第
1分割領域を幅方向において配線形成領域と切断領域と
に分割する工程、(c)前記配線形成領域に第2配線を
形成する工程、(d)前記(c)工程後、前記第2分割
領域および前記切断領域に沿って前記半導体ウェハを切
断し、複数の半導体チップを形成する工程、を含むこと
を特徴とする半導体装置の製造方法。
1. (a) A plurality of chip forming regions each having a semiconductor element and a first wiring having a long side and a short side and electrically connecting to the semiconductor element; A first divided region extending in the lateral direction,
A step of preparing a semiconductor wafer having a plurality of chip forming regions and extending in the long side direction and having a second divided region relatively narrower than the first divided region; (b) the first divided region Dividing the region into a wiring forming region and a cutting region in the width direction, (c) forming a second wiring in the wiring forming region, (d) after the step (c), the second dividing region and the A step of cutting the semiconductor wafer along a cutting area to form a plurality of semiconductor chips.
【請求項2】 (a)長辺および短辺からなり半導体素
子および前記半導体素子と電気的に接続する第1配線を
有する複数のチップ形成領域と、前記複数のチップ形成
領域を区画し前記短辺方向に延在する第1分割領域と、
前記複数のチップ形成領域を区画し前記長辺方向に延在
し前記第1分割領域より相対的に幅の狭い第2分割領域
とを有する半導体ウェハを用意する工程、(b)前記第
1分割領域を幅方向において配線形成領域と切断領域と
に分割する工程、(c)前記配線形成領域に第2配線を
形成する工程、(d)前記(c)工程後、前記第2分割
領域および前記切断領域に沿って前記半導体ウェハを切
断し、複数の半導体チップを形成する工程、を含み、前
記切断領域は、前記第1分割領域の幅方向の中心を含ま
ないことを特徴とする半導体装置の製造方法。
2. (a) A plurality of chip forming regions each having a semiconductor element and a first wiring which is composed of a long side and a short side and electrically connects to the semiconductor element; A first divided region extending in the lateral direction,
A step of preparing a semiconductor wafer having a plurality of chip forming regions and extending in the long side direction and having a second divided region relatively narrower than the first divided region; (b) the first divided region Dividing the region into a wiring forming region and a cutting region in the width direction, (c) forming a second wiring in the wiring forming region, (d) after the step (c), the second dividing region and the A step of cutting the semiconductor wafer along a cutting area to form a plurality of semiconductor chips, wherein the cutting area does not include a center in the width direction of the first divided area. Production method.
【請求項3】 (a)長辺および短辺からなり半導体素
子および前記半導体素子と電気的に接続する第1配線を
有する複数のチップ形成領域と、前記複数のチップ形成
領域を区画し前記短辺方向に延在する第1分割領域と、
前記複数のチップ形成領域を区画し前記長辺方向に延在
し前記第1分割領域より相対的に幅の狭い第2分割領域
とを有する半導体ウェハを用意する工程、(b)前記第
1分割領域を幅方向において配線形成領域と切断領域と
に分割する工程、(c)前記配線形成領域に前記半導体
素子および前記第1配線の評価用の第2配線を形成する
工程、(d)前記(c)工程後、前記第2分割領域およ
び前記切断領域に沿って前記半導体ウェハを切断し、複
数の半導体チップを形成する工程、を含むことを特徴と
する半導体装置の製造方法。
3. (a) A plurality of chip formation regions each having a semiconductor element and a first wiring having a long side and a short side and electrically connected to the semiconductor element; A first divided region extending in the lateral direction,
A step of preparing a semiconductor wafer having a plurality of chip forming regions and extending in the long side direction and having a second divided region relatively narrower than the first divided region; (b) the first divided region Dividing the region into a wiring forming region and a cutting region in the width direction, (c) forming a second wiring for evaluating the semiconductor element and the first wiring in the wiring forming region, (d) the ( After the step c), the method includes a step of cutting the semiconductor wafer along the second divided area and the cutting area to form a plurality of semiconductor chips.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007214243A (en) * 2006-02-08 2007-08-23 Renesas Technology Corp Manufacturing method for semiconductor device
US7612419B2 (en) 2004-03-26 2009-11-03 Nec Electronics Corporation Wafer, semiconductor chip, and semiconductor device
JP2011029498A (en) * 2009-07-28 2011-02-10 Renesas Electronics Corp Method of manufacturing semiconductor device
CN108933103A (en) * 2018-07-11 2018-12-04 宁波芯健半导体有限公司 A kind of super-small chip cutting technique

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