JP2003229575A - Integrated semiconductor device and manufacturing method therefor - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、集積半導体装置及
びその製造方法に係わり、特にＭＯＳＦＥＴ（Metal Ox
ide Semiconductor Field Effect Transistor）構造を
有する集積半導体装置及びその製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an integrated semiconductor device and a method of manufacturing the same, and more particularly to a MOSFET (Metal Ox).
The present invention relates to an integrated semiconductor device having an ide semiconductor field effect transistor) structure and a manufacturing method thereof.
【０００２】[0002]
【従来の技術】ＭＯＳＦＥＴは、単純な構造と、自己整
合化を取り入れた形成プロセスにより、再現性よくトラ
ンジスタを形成することができることから、大規模な集
積に好適な素子と考えられている。また、Ｎ型とＰ型の
トランジスタを組み合わせ、相補的動作をするＣＭＯＳ
（Complementary Metal Oxide Semiconductor Field Ef
fect Transistor）回路を構成することができることか
ら、低消費電力化にも適しており、広く応用されてきて
いる。形成プロセスにおいて、イオン打ち込み法により
Ｎ型領域とＰ型領域を容易に作り分けられることを有効
に活用できるためである。また、ＭＯＳＦＥＴの素子性
能向上のため、素子を小さくする、いわゆる“スケーリ
ング”が進められてきた結果、ゲート長が１００ｎｍ以
下のデバイスが作られるようになってきている。こうし
たデバイスにおいては、ソース、ドレイン間に生じるリ
ーク電流を制御することが困難なため、この制御がデバ
イス動作上の重要課題となっている。従来、リーク電流
低減のためには、チャネル部の不純物濃度を高くするこ
とで、リーク電流に対するポテンシャル障壁を作ること
が行われてきた。しかし、ゲート長が短くなることで、
極めて高い濃度とすることが必要となり、例えばｐｎ接
合の接合特性といったデバイス信頼性上の問題や、電流
駆動力の低下といった性能上の問題を生じるようになっ
てきている。2. Description of the Related Art A MOSFET is considered to be a suitable element for large-scale integration because a transistor can be formed with good reproducibility by a simple structure and a forming process that incorporates self-alignment. In addition, a CMOS in which N-type and P-type transistors are combined to perform complementary operation
(Complementary Metal Oxide Semiconductor Field Ef
It is suitable for low power consumption because it can be configured as a fect transistor circuit, and has been widely applied. This is because in the formation process, it is possible to effectively utilize that the N-type region and the P-type region can be easily formed separately by the ion implantation method. Further, in order to improve the device performance of MOSFETs, so-called "scaling" has been promoted to reduce the device size, and as a result, devices with a gate length of 100 nm or less have been manufactured. In such a device, it is difficult to control the leak current generated between the source and the drain, and this control is an important issue in device operation. Conventionally, in order to reduce the leak current, a potential barrier against the leak current has been created by increasing the impurity concentration of the channel portion. However, as the gate length becomes shorter,
It is necessary to make the concentration extremely high, and for example, a device reliability problem such as a junction characteristic of a pn junction and a performance problem such as a reduction in current driving force are becoming more serious.
【０００３】これに対して、不純物濃度に依らずにリー
ク電流を低減させる方法として、薄膜ＳＯＩ（Ｓｉｌｉ
ｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）を用いることが考
えられている。ＳＯＩとは、シリコンの支持基板上に酸
化膜層を置き、その上に単結晶シリコン層を持った構造
の基板のことである。以下ここでは、説明を分かり易く
するため、この酸化膜を埋め込み酸化膜と呼ぶことにす
る。この構造の基板を用いる利点は、チャネルとなるシ
リコン領域の厚さを極めて薄く作ることができるため、
リーク電流のパスを消滅させることができる点にある。
こうしたＳＯＩを用いたデバイスのなかでも、ゲート電
極による制御性を高めた構造として、ダブルゲート構造
が考えられている。これは、埋め込み酸化膜に代えてゲ
ート電極を配するものである。すなわちチャネルの両側
をゲート電極で挟むことでリーク電流パスを無くすと同
時に、より効果的にゲート電極による制御を可能にする
構造である。しかし、ダブルゲート構造を形成するに
は、ゲート電極の上にチャネルを積層し、さらに、ゲー
ト電極を積層した多層構造を作ることが必要と考えられ
実現が困難と考えられてきた。On the other hand, as a method of reducing the leak current regardless of the impurity concentration, thin film SOI (Sili) is used.
con On Insulator) has been considered. SOI refers to a substrate having a structure in which an oxide film layer is placed on a silicon supporting substrate and a single crystal silicon layer is provided thereon. Hereinafter, this oxide film will be referred to as a buried oxide film for the sake of easy understanding. The advantage of using the substrate of this structure is that the thickness of the silicon region that becomes the channel can be made extremely thin,
The point is that the leakage current path can be eliminated.
Among such devices using SOI, a double-gate structure is considered as a structure with enhanced controllability by the gate electrode. This is to dispose a gate electrode instead of the buried oxide film. That is, by sandwiching both sides of the channel between the gate electrodes, a leak current path can be eliminated, and at the same time, control by the gate electrodes can be performed more effectively. However, in order to form the double gate structure, it has been considered difficult to realize because it is necessary to stack a channel on the gate electrode and further to form a multilayer structure in which the gate electrode is stacked.
【０００４】この課題を解決する方法として、縦型薄膜
を用いる方法が考えられている。この構造は、１９８９
年アイ、イー、イー、イー、インタナショナル、エレク
トロン、デバイス、ミーティング、テクニカル、ダイジ
ェスト ８３３頁から８３６頁（ＩＥＥＥ Ｉｎｔｅｒ
ｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ ＤｅｖｉｃｅＭ
ｅｅｔｉｎｇ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ ｐ
８３３（１９８９））に記述されている。そこでＤＥＬ
ＴＡと呼ばれているデバイスにおいて、それまで基板面
と平行に置かれていたチャネルとなる薄膜シリコン領域
を基板面と垂直に立てられた薄膜を用いて形成すること
で、ダブルゲートが実現できることが示されている。以
下ここでは、この縦型薄膜を用いたデバイス構造をＤＥ
ＬＴＡ構造と、また縦型薄膜をフィンとよぶことにす
る。また、ＤＥＬＴＡ構造を用いたデバイスとしては、
１９９８年アイ、イー、イー、イー、インタナショナ
ル、エレクトロン、デバイス、ミーティング、テクニカ
ル、ダイジェスト １０３２頁から１０３４頁（ＩＥＥ
Ｅ Ｉｎｔｅｒｎａｔｉｏｎａｌ ＥｌｅｃｔｒｏｎＤ
ｅｖｉｃｅ Ｍｅｅｔｉｎｇ Ｔｅｃｈｎｉｃａｌ Ｄ
ｉｇｅｓｔ ｐ１０３２（１９９８））に記述されてい
る。ここでは、ゲート電極とソース、ドレイン電極を形
成するプロセス順を前記と入れ替えることで、微細なゲ
ートが形成できることが示されている。ＤＥＬＴＡ構造
の代表的レイアウトを図１に、また、図１のＡＡ‘方向
の断面形状を図２の左側に、また、図１のＢＢ’方向の
断面形状を図２の右側に示した。基板１００の埋め込み
酸化膜９００上に形成されたソース電極２００、ドレイ
ン電極２００及びゲート電極４３０の配置を分かりやす
く示すため、ＡＡ‘断面では、ゲート電極４３０まで形
成した様子で、また、ＢＢ’方向では、その後のメタル
配線等の形状を破線を用いて示した。As a method for solving this problem, a method using a vertical thin film is considered. This structure is 1989
Year i, e, e, e, e, international, electron, device, meeting, technical, digest page 833 to 836 (IEEE Inter
national Electron DeviceM
meeting Technical Digest p
833 (1989)). So DEL
In a device called TA, a double gate can be realized by forming a thin film silicon region, which has been placed in parallel with the substrate surface until then, as a channel by using a thin film standing perpendicular to the substrate surface. It is shown. Hereafter, the device structure using this vertical thin film is described in DE.
The LTA structure and the vertical thin film will be called fins. Further, as a device using the DELTA structure,
1998 Ai, Yi, Yi, Yi, International, Electron, Device, Meeting, Technical, Digest 1032 to 1034 (IEE
E International ElectronD
device Meeting Technical D
igest p1032 (1998)). Here, it is shown that a fine gate can be formed by exchanging the process order of forming the gate electrode, the source, and the drain electrode with the above. A typical layout of the DELTA structure is shown in FIG. 1, the cross-sectional shape in the AA ′ direction of FIG. 1 is shown on the left side of FIG. 2, and the cross-sectional shape in the BB ′ direction of FIG. 1 is shown on the right side of FIG. In order to clearly show the arrangement of the source electrode 200, the drain electrode 200, and the gate electrode 430 formed on the buried oxide film 900 of the substrate 100, in the AA ′ cross section, the gate electrode 430 is formed and the BB ′ direction. Then, the subsequent shapes of the metal wiring and the like are shown by using broken lines.
【０００５】これらＤＥＬＴＡ構造の特色として、チャ
ネル３００がフィン（縦型薄膜）１３０に形成されてい
るため、平面レイアウト面積に対して、大きなチャネル
幅を確保することができることが挙げられる。すなわ
ち、ＭＯＳＦＥＴにおいて一般的にチャネル電流は、チ
ャネル幅に比例し、チャネル長に反比例する関係があ
る。従来のＭＯＳＦＥＴでは、基板面にチャネルを形成
するため、平面レイアウトしたチャネル幅に電流が比例
していた。これに対して、ＤＥＬＴＡ構造では、チャネ
ル幅は、フィンの高さにより決められることになる。こ
の様子を図２の左側に示したものと同様に図１のＡＡ’
断面を用いて図３に示した。図３において、フィン１３
０の高さｈが、従来のチャネル幅に相当することにな
る。実際には、図２に示したようにフィンの両面にチャ
ネルが形成されるため、２×ｈがチャネル幅に相当する
ことになる。よってＤＥＬＴＡ構造の電流値は、チャネ
ル幅に相当する２×ｈと配置したフィンの数の積により
表されることになる。このとき、隣のフィンとの間隔、
すなわちピッチをＷｐとすると、２ｈ＞Ｗｐにおいて
は、通常のＭＯＳＦＥＴに比べ単位レイアウト面積あた
り、多くの電流を流すことが可能になることを示してい
る。すなわちフィンの高さを高くすることで、レイアウ
トを変えることなく電流を増大させることができる特長
がある。A feature of these DELTA structures is that since the channel 300 is formed in the fin (vertical thin film) 130, a large channel width can be secured with respect to the planar layout area. That is, in the MOSFET, the channel current is generally proportional to the channel width and inversely proportional to the channel length. In the conventional MOSFET, since a channel is formed on the substrate surface, the current is proportional to the planarly laid out channel width. On the other hand, in the DELTA structure, the channel width is determined by the height of the fin. This situation is similar to that shown on the left side of FIG.
The cross section is shown in FIG. In FIG. 3, the fin 13
The height h of 0 corresponds to the conventional channel width. Actually, as shown in FIG. 2, since channels are formed on both sides of the fin, 2 × h corresponds to the channel width. Therefore, the current value of the DELTA structure is represented by the product of 2 × h corresponding to the channel width and the number of arranged fins. At this time, the space between the adjacent fins,
That is, when the pitch is Wp, it is shown that when 2h> Wp, a large amount of current can be flowed per unit layout area as compared with a normal MOSFET. That is, by increasing the height of the fin, it is possible to increase the current without changing the layout.
【０００６】[0006]
【発明が解決しようとする課題】しかし、ＤＥＬＴＡ構
造を用いて良好なデバイス性能を得るには、フィン幅
（図３においてＷｆで示した）をゲート長に比べ小さく
することが必要である。また前述したようにＭＯＳＦＥ
Ｔで大きな電流駆動力を得るには、ゲート長を小さくす
ることが必要なため、ゲート長をできるだけ小さな寸法
で、例えば最小加工寸法で形成することが求められる。
そのため、最小加工寸法であるゲート長より小さな幅を
もったフィンを形成することは、大きな課題となる。特
に微細パターン形成法として知られる方法では、様々な
周囲の影響を受ける現象が知られており、パターン形成
が一層困難なものになっている。例えば、従来のリソグ
ラフィー技術によるパターン形成では、図４に示すよう
に、細いパターンの端は、まるまったり、長手方向にパ
ターンが縮む現象が生じることが知られている。図４
（ａ）は、設計パターンを示したもの。図４（ｂ）は図
４（ａ）を用いて露光した場合のレジストパターン形状
を模式的に示したものである。端部が丸まり、全体の長
さも小さくなる様子を示している。However, in order to obtain good device performance using the DELTA structure, it is necessary to make the fin width (indicated by Wf in FIG. 3) smaller than the gate length. Also, as mentioned above,
In order to obtain a large current driving force at T, it is necessary to reduce the gate length. Therefore, it is necessary to form the gate length as small as possible, for example, the minimum processing size.
Therefore, forming a fin having a width smaller than the gate length, which is the minimum processing dimension, becomes a big problem. Particularly, in a method known as a fine pattern forming method, a phenomenon which is affected by various surroundings is known, which makes pattern formation more difficult. For example, it is known that in pattern formation by a conventional lithographic technique, as shown in FIG. 4, a phenomenon occurs in which the end of a thin pattern is rounded or the pattern shrinks in the longitudinal direction. Figure 4
(A) shows a design pattern. FIG. 4B schematically shows the resist pattern shape when exposed using FIG. It shows how the edges are rounded and the overall length is reduced.
【０００７】対策として、図４（ｃ）に示したように補
助パターンを置くことで端部を大きくパターニングする
ように、予め変形量を見積もり補正することが考えられ
るが、非常に細かな制御を実現することが必要となる。
また、電子線描画装置を用いた場合にも、近接効果と呼
ばれる周囲のパターンによる影響を受ける現象が知られ
ており、フィンパターンを作る上で障害となる。As a countermeasure, it is possible to estimate and correct the deformation amount in advance so that the end portion is largely patterned by placing an auxiliary pattern as shown in FIG. 4 (c), but very fine control is required. It is necessary to realize it.
Further, even when an electron beam drawing apparatus is used, a phenomenon called a proximity effect that is influenced by surrounding patterns is known, which is an obstacle in forming a fin pattern.
【０００８】さらに、リソグラフィー技術によるパター
ン形成後の加工においても、例えば、ドライエッチング
も、周囲のエッチング密度等による影響を受けることが
知られており、パターンが密集しているところと、疎な
部分では、同じ寸法、形状のマスクを用いても、加工寸
法が異なることが生じる。Further, it is known that dry etching, for example, is also affected by the surrounding etching density in the processing after pattern formation by the lithographic technique. However, even if masks having the same size and shape are used, the processing size may be different.
【０００９】ＬＳＩ上には、例えばメモリ部のように、
極めて密集度が高くなった領域や、Ｉ／Ｏ部等のように
それほど素子数が多くないところが存在している。ま
た、密集部においても密集部の中央付近と周辺部では、
パターンにとって周囲の状況が大きく異なることにな
る。これらに対して全ての効果を勘案して補正する対策
は、形成しなければならないパターンの寸法が最小加工
寸法か、それ以下であることを考えると、原理的にはで
きるが工業的に実現できるものではない。On the LSI, for example, like a memory unit,
There are areas where the density is extremely high and areas where the number of elements is not so large, such as the I / O section. Also in the dense area, in the vicinity of the center of the dense area and in the peripheral area,
The surrounding situation is very different for the pattern. Corrective measures against all of these effects can be implemented in principle, but industrially, considering that the size of the pattern that must be formed is the minimum processing size or less. Not a thing.
【００１０】本発明の第１の目的は、微細な縦型薄膜を
用いたＭＯＳＦＥＴを集積する集積半導体装置の製造方
法を提供することにある。A first object of the present invention is to provide a method of manufacturing an integrated semiconductor device in which MOSFETs using a fine vertical thin film are integrated.
【００１１】本発明の第２の目的は、微細な縦型薄膜を
用いたＭＯＳＦＥＴが集積された集積半導体装置を提供
することにある。A second object of the present invention is to provide an integrated semiconductor device in which MOSFETs using a fine vertical thin film are integrated.
【００１２】[0012]
【課題を解決するための手段】上記第１の目的を達成す
るために、本発明の集積半導体装置の製造方法は、基板
上の半導体層を縞状のパターンに加工し、周期を持った
縦型の薄膜を形成する工程、上記縞状のパターンと交差
する方向に少なくとも一辺を持つパターンにより、上記
縦型の薄膜の一部分を除去する工程及び残された上記縦
型の薄膜の所望の部分の両側にゲート絶縁膜を介してゲ
ート電極を形成する工程を備えるようにしたものであ
る。In order to achieve the above first object, a method of manufacturing an integrated semiconductor device according to the present invention comprises processing a semiconductor layer on a substrate into a striped pattern, and forming a vertical pattern having a cycle. A step of forming a thin film of a mold, a step of removing a part of the vertical thin film by a pattern having at least one side in a direction intersecting with the striped pattern, and a step of removing a desired portion of the remaining vertical thin film. A step of forming a gate electrode on both sides with a gate insulating film interposed is provided.
【００１３】この方法によって製造された集積半導体装
置は、少なくとも２個のトランジスタを有し、この２個
のトランジスタが、不活性領域を介して上記縦型の薄膜
の長手方向に隣接し、上記複数の縦型の薄膜の内の所望
の一つの薄膜が上記除去によって残された部分が、少な
くとも上記隣接する２個のトランジスタがそれぞれ配置
される領域に位置するようにすることが好ましい。上記
所望の一つの薄膜は、少なくとも上記２個のトランジス
タがそれぞれ配置される領域の間で上記除去により除去
されていてもよいし、連続して存在していてもよい。The integrated semiconductor device manufactured by this method has at least two transistors, and these two transistors are adjacent to each other in the longitudinal direction of the vertical thin film via an inactive region, and the plurality of transistors are provided. It is preferable that a desired one thin film of the vertical type thin films is left at a region where at least the two adjacent transistors are respectively arranged. The desired one thin film may be removed by the removal described above at least between the regions where the two transistors are arranged, or may be continuously present.
【００１４】また、上記縞状のパターンは、光の干渉を
利用して形成されることが好ましい。また、上記半導体
層は、絶縁膜上に配置されていることが好ましい。さら
に、上記交差する方向とは縞状のパターンとほぼ直角の
方向、例えば８５度から９５度の方向であることが好ま
しい。Further, it is preferable that the striped pattern is formed by utilizing light interference. The semiconductor layer is preferably arranged on the insulating film. Further, it is preferable that the intersecting direction is a direction substantially perpendicular to the striped pattern, for example, a direction of 85 to 95 degrees.
【００１５】また、上記第１の目的を達成するために、
本発明の集積半導体装置の製造方法は、基板上の半導体
層を、周期を持った複数の縦型の薄膜に加工する工程、
この複数の縦型の薄膜の長手方向の所望の部分を除去す
る工程及び残された上記縦型の薄膜の所望の部分の両側
面にゲート絶縁膜を介してゲート電極を形成する工程を
備えるようにしたものである。In order to achieve the first object,
The method for manufacturing an integrated semiconductor device of the present invention comprises a step of processing a semiconductor layer on a substrate into a plurality of vertical thin films having a period,
A step of removing a desired portion in the longitudinal direction of the plurality of vertical thin films and a step of forming a gate electrode on both side surfaces of the desired portion of the remaining vertical thin film via a gate insulating film are provided. It is the one.
【００１６】この方法によって製造された集積半導体装
置は、少なくとも２個のトランジスタを有し、この２個
のトランジスタが、不活性領域を介して上記縦型の薄膜
の長手方向に隣接し、上記複数の縦型の薄膜の内の所望
の一つの薄膜が上記除去によって残された部分は、少な
くとも上記隣接する２個のトランジスタがそれぞれ配置
される領域に位置するようにすることが好ましい。The integrated semiconductor device manufactured by this method has at least two transistors, and these two transistors are adjacent to each other in the longitudinal direction of the vertical thin film via an inactive region, and the plurality of transistors are provided. It is preferable that a portion of the vertical type thin film in which one desired thin film is left by the removal is located at least in a region where the two adjacent transistors are arranged.
【００１７】上記所望の一つの薄膜は、少なくとも上記
２個のトランジスタがそれぞれ配置される領域の間で上
記除去により除去されていてもよいし、連続していても
よい。また、上記複数の縦型の薄膜は、光の干渉を利用
して形成されたパターンを用いて形成されることが好ま
しい。さらに、上記半導体層は、絶縁膜上に配置されて
いることが好ましい。The desired one thin film may be removed by the removal or may be continuous at least between the regions where the two transistors are arranged. Further, it is preferable that the plurality of vertical thin films be formed using a pattern formed by utilizing light interference. Further, the semiconductor layer is preferably arranged on the insulating film.
【００１８】また、上記第１の目的を達成するために、
本発明の集積半導体装置の製造方法は、チャネルを構成
する縦型の薄膜を備えたトランジスタの少なくとも２個
が、この縦型の薄膜の長手方向に、不活性領域を介して
隣接する構造を有する集積半導体装置の製造方法であっ
て、基板上の半導体層を加工し、上記縦型の薄膜がその
長手方向に連続した構造を形成する第１の工程、上記縦
型の薄膜がその長手方向に連続した構造の少なくとも両
端部の所望の範囲を除去する第２の工程及び上記縦型の
薄膜の所望の２箇所の部分の両側に、それぞれゲート絶
縁膜を介してゲート電極を形成し、上記チャネルを構成
する第３の工程を有し、上記ゲート絶縁膜を介してゲー
ト電極が形成された上記縦型の薄膜の所望の２箇所の部
分を、一方が上記２個のトランジスタの一方に、他方が
上記２個のトランジスタの他方に配置するようにしたも
のである。In order to achieve the above first object,
The method for manufacturing an integrated semiconductor device according to the present invention has a structure in which at least two transistors each including a vertical thin film forming a channel are adjacent to each other in the longitudinal direction of the vertical thin film via an inactive region. A method of manufacturing an integrated semiconductor device, comprising: a first step of processing a semiconductor layer on a substrate to form a structure in which the vertical thin film is continuous in a longitudinal direction thereof; The second step of removing at least desired regions of both ends of the continuous structure, and forming gate electrodes on both sides of desired two portions of the vertical thin film via gate insulating films respectively, And a third step of forming the above-mentioned vertical thin film in which a gate electrode is formed via the gate insulating film, one of which is one of the two transistors and the other of which is the other. Is the above two tran It is obtained so as to place the other register.
【００１９】上記縦型の薄膜は、上記２個のトランジス
タがそれぞれ配置される領域の間で上記第２の工程の除
去のときに除去されてもよいし、上記２個のトランジス
タの間が連続した構造であってもよい。The vertical thin film may be removed at the time of the removal of the second step between the regions where the two transistors are respectively arranged, or between the two transistors may be continuous. It may have a different structure.
【００２０】また、上記第２の目的を達成するために、
本発明の集積半導体装置は、基板上の絶縁膜上に配置さ
れた縦型の薄膜を有するトランジスタを少なくとも２個
具備し、この２個のトランジスタは、不活性領域を介し
て上記縦型の薄膜の長手方向に隣接し、上記縦型の薄膜
は、それぞれの所望の部分の両側にゲート絶縁膜を介し
てゲート電極が形成されて上記トランジスタのチャネル
を構成し、上記２個のトランジスタの一方のチャネルを
構成する縦型の薄膜の長手方向の延長上に、上記トラン
ジスタの他方のチャネルを構成する縦型の薄膜が配置さ
れるようにしたものである。In order to achieve the second object,
The integrated semiconductor device of the present invention comprises at least two transistors each having a vertical thin film arranged on an insulating film on a substrate, and these two transistors have the above vertical thin film via an inactive region. Adjacent to each other in the longitudinal direction of the vertical thin film, a gate electrode is formed on both sides of a desired portion of each of the vertical thin films via a gate insulating film to form a channel of the transistor. The vertical thin film forming the other channel of the transistor is arranged on the extension of the vertical thin film forming the channel in the longitudinal direction.
【００２１】上記縦型の薄膜は、上記２個のトランジス
タの間が連続した構造であってもよい。The vertical thin film may have a continuous structure between the two transistors.
【００２２】また、上記第２の目的を達成するために、
本発明の集積半導体装置は、周期を持って配置された縦
型の薄膜が基板上の絶縁膜上に配置され、少なくとも２
個のトランジスタが、不活性領域を介して上記縦型の薄
膜の長手方向に隣接した構造を具備し、上記縦型の薄膜
の内の所望の一つは、上記２個のトランジスタの一方の
領域にあり、この所望の一つの縦型の薄膜の長手方向の
延長上で、かつ、上記トランジスタの他方の領域の上
に、さらに上記縦型の薄膜が配置されているようにした
ものである。In order to achieve the second object,
In the integrated semiconductor device of the present invention, vertical thin films arranged at intervals are arranged on the insulating film on the substrate, and at least 2
Transistors are provided adjacent to each other in the longitudinal direction of the vertical thin film via an inactive region, and a desired one of the vertical thin films is one region of the two transistors. In addition, the vertical thin film is further arranged on the longitudinal extension of the desired one vertical thin film and on the other region of the transistor.
【００２３】上記所望の一つの縦型の薄膜と、上記他方
のトランジスタの領域の上の縦型の薄膜は、その間が連
続した縦型の薄膜であってもよい。また、上記所望の一
つの縦型の薄膜と、上記他方のトランジスタの領域の上
の縦型の薄膜は、それぞれの所望の部分の両側にゲート
絶縁膜を介してゲート電極が形成されて上記一方及び他
方のトランジスタのチャネルをそれぞれ構成することが
好ましい。The desired one vertical thin film and the vertical thin film on the other transistor region may be continuous vertical thin films. Further, the desired one vertical thin film and the vertical thin film on the other transistor region have gate electrodes formed on both sides of respective desired portions via a gate insulating film. And the channel of the other transistor is preferably configured.
【００２４】また、上記縦型の薄膜の端部は、実質的に
直角であることが好ましい。実質的に直角とは、その幅
の中央部の７０％の範囲が、上記縦型の薄膜の長手方向
に対し、８５度から９５度の範囲にあることをいう。Further, it is preferable that the ends of the vertical thin film are substantially right angles. The phrase "substantially right angle" means that the range of 70% of the central portion of the width is in the range of 85 to 95 degrees with respect to the longitudinal direction of the vertical thin film.
【００２５】[0025]
【発明の実施の形態】まず、デバイス形成前に平坦なウ
エハ全面に等間隔ピッチの縞状パターンを形成すること
で、フィンのパターニングを行う。このパターニングで
は、等ピッチの一様な模様を構成するだけのため、全て
の領域においてほぼ一様なパターニング及び加工状況を
実現できる。そのため、様々な形状を必要とする通常の
パターニングに比べ容易に微細なパターンを形成するこ
とができる。幅方向に比べパターニング及び加工が容易
なフィンの長手（チャネル電流）方向は、このあと別に
パターニングすることで、切り出すことができる。図５
にウエハ１０５の部分平面模式図を示してこれを説明す
る。ウエハ１０５上に等間隔ピッチの縞状パターンを形
成した後、領域Ａ、Ｂ、Ｃ内の縞状パターンを残して他
の部分の縞状パターンを除去する。これによりフィンの
長手方向のパターニングが行われ、図４（ａ）に示した
形状のフィンを形成できる。BEST MODE FOR CARRYING OUT THE INVENTION First, fin patterning is performed by forming striped patterns at equal pitches on the entire surface of a flat wafer before device formation. In this patterning, since only a uniform pattern having a uniform pitch is formed, almost uniform patterning and processing conditions can be realized in all regions. Therefore, it is possible to easily form a fine pattern as compared with normal patterning that requires various shapes. The longitudinal (channel current) direction of the fin, which is easier to pattern and process than the width direction, can be cut out by further patterning. Figure 5
The partial plan view of the wafer 105 is shown in FIG. After forming the striped patterns at equal intervals on the wafer 105, the striped patterns in the regions A, B, and C are left and the striped patterns in other portions are removed. As a result, the fins are patterned in the longitudinal direction, and the fins having the shape shown in FIG. 4A can be formed.
【００２６】この縞模様のパターニングは従来のマスク
を用いた縮小投影露光法によるＬＳＩのパターニング技
術を用いてもよいが、それ以外の方法を用いることがで
きるため、いわゆる最小加工寸法以下のパターニングが
可能となる。以下、フィンのパターニングを行う種々の
方法を説明する。The patterning of the striped pattern may be performed by using a conventional LSI patterning technique using a reduction projection exposure method using a mask, but since other methods can be used, patterning with a so-called minimum processing dimension or less is possible. It will be possible. Various methods for patterning the fin will be described below.
【００２７】図６は露光する際の入射光をウエハ１００
の表面に対して角度θを持った２方向から当てることで
干渉させ、この干渉縞によりパターニングすることを示
したものである。この方法では、縮小投影露光のための
マスクを作らなくても、等間隔の縞パターンを精度良く
形成することができる。FIG. 6 shows the incident light when exposing the wafer 100.
It is shown that two surfaces having an angle θ are applied to the surface to cause interference, and patterning is performed by the interference fringes. With this method, it is possible to accurately form evenly-spaced stripe patterns without making a mask for reduction projection exposure.
【００２８】図７は、露光波長より狭いピッチを作れる
ことを示したものである。微細パターン形成において
は、ホトマスク上に位相を反転させる層を微細ピッチで
おくことで、いわゆる遮光パターンを置くことなく形成
する位相シフト法が知られている。こうした位相シフト
マスクによるパターニングについては、１９９１年ア
イ、イー、イー、イー、インタナショナル、エレクトロ
ン、デバイス、ミーティング、テクニカル、ダイジェス
ト ９５０頁〜９５２頁（ＩＥＥＥ Ｉｎｔｅｒｎａｔ
ｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｍｅｅ
ｔｉｎｇ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ １９９
１ ｐ９５０〜９５２）に記述されている。この方法に
より波長の１／２の周期のパターンを形成することがで
きる。この際、一度露光後、４分の１ピッチ分位置を平
行移動させ、２重露光を与えることで、１／２波長の半
分の、極めて狭いピッチの縞状のパターニングを重ねて
行うことができる。この様子を模式的に図７に示す。縦
軸は任意単位を用いて露光強度を示している。また横軸
は位置を表す。下側の２重に重ねて描いた波線は、２度
の露光のそれぞれによる露光強度を表している。上側の
波線は、この２度の露光を重ねて得られた積算した露光
強度を示している。露光分布を図中ＡおよびＢで示して
いる。ここで、ＡとＢをずらして露光すると、その重ね
合わせとして露光分布Ｃを得ることができる。このと
き、Ｃの持つ分布は１／４波長程度まで小さくすること
ができる。FIG. 7 shows that a pitch narrower than the exposure wavelength can be created. In forming a fine pattern, a phase shift method is known in which a layer for inverting the phase is formed at a fine pitch on a photomask to form a so-called light-shielding pattern. Regarding patterning by such a phase shift mask, 1991, i, e, e, e, international, electron, device, meeting, technical, digest, pp.950-952 (IEEE Internat.
Ional Electron Device Mee
toning Technical Digest 199
1p950-952). By this method, it is possible to form a pattern having a cycle of ½ of the wavelength. At this time, after the exposure is performed once, the position of a quarter pitch is moved in parallel and double exposure is performed, whereby striped patterning with a very narrow pitch of half the half wavelength can be overlapped. . This state is schematically shown in FIG. The vertical axis represents the exposure intensity using an arbitrary unit. The horizontal axis represents position. The double wavy line drawn on the lower side represents the exposure intensity by each of the two exposures. The upper wavy line indicates the integrated exposure intensity obtained by overlapping the two exposures. The exposure distribution is shown by A and B in the figure. Here, when A and B are shifted and exposed, an exposure distribution C can be obtained as a superposition thereof. At this time, the distribution of C can be reduced to about 1/4 wavelength.
【００２９】図８に上記とは異なる最小露光ピッチ以下
の縞模様を形成する技術を示す。例えば干渉等により最
小間隔λの縞が形成できるとき、微細なスリット８００
を置き、縞に対して図中で示したように角度θで掃引す
ると形成される縞のピッチは掃引方向に直行方向となる
ため、λsinθとなり、最小ピッチより小さなものを得
ることができる。曳引は、光学系により行うことと、ウ
エハ側を移動させること、また両者を組み合わせること
で行うことができる。FIG. 8 shows a technique for forming a stripe pattern having a minimum exposure pitch which is different from the above. For example, when a stripe with a minimum interval λ can be formed due to interference or the like, the fine slit 800
, The pitch of the stripes formed by sweeping the stripes at an angle θ as shown in the figure is orthogonal to the sweep direction, and thus becomes λsinθ, which is smaller than the minimum pitch. The towing can be performed by using an optical system, moving the wafer side, or combining both.
【００３０】このように、本発明によれば、さまざまな
方法を用いてフィンを形成することができるようにな
る。以下、実施例を用いて、本発明の素子の形成方法を
詳細に説明する。As described above, according to the present invention, the fin can be formed by using various methods. Hereinafter, the method for forming the element of the present invention will be described in detail with reference to examples.
【００３１】図９は本発明の第１の実施例である半導体
装置の平面配置を示した模式図である。ＳＯＩ（Silico
n on insulator）基板上に形成する２つの導電型の異な
るＤＥＬＴＡ構造の素子を用いて示している。従来と本
発明の違いは、平面図に示すように、全面にフィン１３
０がレイアウトされていることである。一方、フィンの
レイアウトを除くと、他の層は、従来と同様に配置され
ていることが特長である。それぞれの素子領域５００、
５１０では等間隔にパターニングされた複数のフィン１
３０をゲート電極４３０が乗り越えるように配置され、
このゲート電極４３０はコンタクトホール４２０と接続
されている。また、フィンに形成されたソース、ドレイ
ン電極２００には、それぞれコンタクトホール２２０が
置かれ、配線に引き出されている。なお、１１０は活性
領域を示す。FIG. 9 is a schematic view showing a planar arrangement of the semiconductor device according to the first embodiment of the present invention. SOI (Silico
Non-insulator) Two elements having different conductivity types and having a DELTA structure are formed on the substrate. The difference between the conventional method and the present invention is that the fins 13 are formed on the entire surface as shown in the plan view.
0 is laid out. On the other hand, except for the fin layout, the other layers are arranged in the same manner as the conventional one. Each element region 500,
At 510, a plurality of fins 1 patterned at equal intervals
30 is arranged so that the gate electrode 430 crosses over,
The gate electrode 430 is connected to the contact hole 420. In addition, contact holes 220 are placed in the source and drain electrodes 200 formed on the fins and are led out to the wiring. In addition, 110 shows an active region.
【００３２】図１０から図１６は、図９に示した半導体
装置の製造工程図である。各図は図９のフィン１３０に
交差し、ゲート電極に沿った断面図に対応する。10 to 16 are manufacturing process diagrams of the semiconductor device shown in FIG. Each figure corresponds to a cross-sectional view along the gate electrode, intersecting the fin 130 of FIG.
【００３３】埋め込み酸化膜９００となる４００ｎｍの
厚さのシリコン酸化膜上に、表面に３０ｎｍの熱酸化膜
を成長させたとき酸化されずに残る単結晶シリコンの厚
さが１５０ｎｍとなるＳＯＩ基板を形成する。図に示し
た表面から順に、保護膜９１０、ＳＯＩ１２０、埋め込
み酸化膜９００、シリコン基板１００の積層構造となる
（図１０）。On the silicon oxide film having a thickness of 400 nm to be the buried oxide film 900, an SOI substrate having a thickness of 150 nm of single crystal silicon left unoxidized when a thermal oxide film of 30 nm is grown on the surface is formed. Form. The protective film 910, the SOI 120, the buried oxide film 900, and the silicon substrate 100 are laminated in this order from the surface shown in FIG. 10 (FIG. 10).
【００３４】このウエハ上に等間隔の縞状のパターニン
グを行い、積層膜を埋め込み酸化膜９００が露出するよ
うに加工し、フィン１３０を形成する。このとき前述し
たチャネル幅２ｈは３００ｎｍになるため、パターニン
グのピッチを３００ｎｍ以下とすることで、従来構造よ
り多くの電流を流すことができるようになる（図１
１）。Patterning is performed on the wafer in stripes at equal intervals, and the laminated film is processed so that the buried oxide film 900 is exposed to form fins 130. At this time, since the above-mentioned channel width 2h is 300 nm, by setting the patterning pitch to be 300 nm or less, it becomes possible to flow a larger amount of current than the conventional structure (FIG. 1).
1).
【００３５】素子間を分離するため、活性領域をパター
ニングし、不要部分のフィン１３０をエッチングする。
この工程は、平面レイアウトに示したように、通常の素
子分離プロセスと同様のレイアウトを用いることで形成
される（図１２）。このときレイアウト上の制約とし
て、ゲート電極はフィンと直交するように配置されるた
め、チップ（ウエハ）内で全て素子が同一方向に配置さ
れる制約が生じてくる。しかし、現在ＬＳＩチップにお
いては、多層配線が用いられており、その配線層間の影
響を低減するため、各層毎に、ほぼ直交するように重ね
てゆくように設計されている。そのため、一種の配線層
であるゲート電極の配置も、同じ方向にそろえて設計さ
れることが多い。そのため、この配置上の制約は大きな
障害とはならない。In order to isolate the elements from each other, the active region is patterned and the fins 130 in unnecessary portions are etched.
As shown in the planar layout, this step is formed by using a layout similar to a normal element isolation process (FIG. 12). At this time, as a layout restriction, since the gate electrodes are arranged so as to be orthogonal to the fins, there is a restriction that all elements are arranged in the same direction in the chip (wafer). However, currently, in an LSI chip, multi-layer wiring is used, and in order to reduce the influence between the wiring layers, it is designed so that layers are stacked so as to be substantially orthogonal to each other. Therefore, the layout of the gate electrode, which is a kind of wiring layer, is often designed in the same direction. Therefore, this restriction on placement is not a major obstacle.
【００３６】フィン側面に露出したシリコン表面を熱酸
化することで２ｎｍのゲート絶縁膜を形成する（図示せ
ず）。もちろん、ゲート絶縁膜として酸窒化膜や積層ゲ
ート絶縁膜、或いは高誘電率絶縁膜材を用いることがで
きる。従来のデバイスでは、ゲート絶縁膜がゲート加工
におけるエッチングストッパに使われ、ソース、ドレイ
ンといった拡散層電極領域をエッチングから保護してい
た。しかし、素子の電流駆動力を高くするためにはゲー
ト絶縁膜を薄くすることが求められ、そのため、高い選
択比を持ったエッチングを開発する必要があった。しか
し、本構造では、シリコン領域は全て保護膜９１０によ
り保護されているため、選択比について特別な配慮をし
なくてもよい。そのため、超薄膜ゲート絶縁膜や、アル
ミナやシリケイトといった新たな材料を用いることがで
きる。このとき、本発明方式では、すべてのフィンが同
じ方向に配置されているため、フィン側面には同じ結晶
方位が現れる。そのため、電界効果型デバイスのチャネ
ル形成に適した面方位が現われるように結晶面方位を選
ぶことができる。A 2 nm gate insulating film is formed by thermally oxidizing the silicon surface exposed on the side surface of the fin (not shown). Of course, an oxynitride film, a laminated gate insulating film, or a high dielectric constant insulating film material can be used as the gate insulating film. In the conventional device, the gate insulating film is used as an etching stopper in the gate processing to protect the diffusion layer electrode regions such as the source and drain from etching. However, in order to increase the current driving force of the device, it is required to make the gate insulating film thin, and therefore it is necessary to develop etching having a high selection ratio. However, in this structure, since the silicon region is entirely protected by the protective film 910, it is not necessary to give special consideration to the selection ratio. Therefore, a new material such as an ultra-thin gate insulating film or alumina or silicate can be used. At this time, in the method of the present invention, since all the fins are arranged in the same direction, the same crystal orientation appears on the side surfaces of the fins. Therefore, the crystal plane orientation can be selected so that the plane orientation suitable for forming the channel of the field effect device appears.
【００３７】次に、ボロンを高濃度にドーピングしたシ
リコン・ゲルマニウム混晶をＣＶＤ法により３００ｎｍ
堆積し、ＣＭＰ法を用いてＳＯＩ層の埋め込み酸化膜９
００上で２００ｎｍ、フィン１３０上で５０ｎｍになる
ように研磨することで表面を平坦化する。タングステン
シリサイド４４０を５０ｎｍ堆積したのち、シリコン酸
化膜９２０をＣＶＤ法により１００ｎｍ堆積する（図１
３）。Next, a silicon / germanium mixed crystal doped with boron at a high concentration is deposited to 300 nm by a CVD method.
Buried oxide film 9 of SOI layer deposited by CMP method
The surface is flattened by polishing so as to have a thickness of 200 nm on 00 and a thickness of 50 nm on fin 130. After depositing 50 nm of tungsten silicide 440, a silicon oxide film 920 is deposited to 100 nm by the CVD method (FIG. 1).
3).
【００３８】既知のホトレジスト法を用いて、ゲート電
極４３０をパターニングし、異方性ドライエッチングに
より酸化膜９２０、タングステンシリサイド４４０及び
シリコン・ゲルマニウム混晶層を順次加工する。この加
工の特長は、素子としてはフィン構造による段差があっ
ても、パターニングが平坦面上で行えることが挙げられ
る。これにより、膜厚が薄く均一なレジスト材を用いる
ことができる。また、ゲート材のエッチングにおいて、
従来構造では、薄いゲート絶縁膜でドライエッチング加
工を止める必要があり、そのため、加工材とゲート絶縁
膜との間に、高い選択比を得ることが求められた。これ
に対して、本発明構造では、フィン上面にゲート酸化膜
に比べると極めて厚い３０ｎｍの酸化膜があり、これが
ゲート加工時のストッパー層、すなわちフィンの保護層
になる。そのため、容易にゲート加工することができ
る。ここではフィン上面の保護層として、ＳＯＩ膜厚調
整に用いた熱酸化膜を用いたが、これ以外にもシリコン
窒化膜や、さらにゲート材料に対して選択比のとれる材
質の膜を用いて保護層を形成することができる。また、
この保護膜はゲート材とフィン上部に挟まれる配置とな
る。そのため、素子電気特性上においても、側面とは異
なる面方位がチャネル面となることを防ぐ働きをするこ
とができる（図１４）。The gate electrode 430 is patterned by using a known photoresist method, and the oxide film 920, the tungsten silicide 440 and the silicon-germanium mixed crystal layer are sequentially processed by anisotropic dry etching. The feature of this processing is that patterning can be performed on a flat surface even if the element has a step due to the fin structure. Thereby, a resist material having a thin film thickness and uniform can be used. Also, in etching the gate material,
In the conventional structure, it is necessary to stop the dry etching process with a thin gate insulating film, and therefore, it has been required to obtain a high selection ratio between the processed material and the gate insulating film. On the other hand, in the structure of the present invention, there is an oxide film of 30 nm which is extremely thicker than the gate oxide film on the upper surface of the fin, and this becomes a stopper layer at the time of gate processing, that is, a fin protective layer. Therefore, the gate can be easily processed. Although the thermal oxide film used for adjusting the SOI film thickness is used here as the protective layer on the upper surface of the fin, a silicon nitride film or a film made of a material having a selective ratio with respect to the gate material is also used for protection. Layers can be formed. Also,
This protective film is arranged so as to be sandwiched between the gate material and the upper part of the fin. Therefore, in terms of device electrical characteristics, it can also serve to prevent a plane orientation different from the side surface from becoming a channel plane (FIG. 14).
【００３９】ゲート加工後、ゲート電極をマスクにイオ
ン打ち込みすることで、ソース、ドレイン電極となる拡
散層電極を形成する。このとき打ち込みを斜め方向から
行うことで、フィンにドーピングすることができる。特
にフィンの配置方向が決まっているので、効果的に両側
から斜めにイオン注入することができる。ここで用いて
いる断面はゲート電極を含む面になるため、ソース、ド
レイン電極は図にはみえないていない。After the gate is processed, the gate electrode is ion-implanted using a mask to form a diffusion layer electrode serving as a source / drain electrode. At this time, the fins can be doped by performing the implantation in an oblique direction. In particular, since the fin arrangement direction is determined, it is possible to effectively perform ion implantation obliquely from both sides. Since the cross section used here is a surface including the gate electrode, the source and drain electrodes are not visible in the figure.
【００４０】層間絶縁膜９３０を堆積後、ＣＭＰ法によ
り平坦化し、ゲート電極４３０及びソース、ドレイン電
極にそれぞれコンタクト孔を開孔する（図１５）。金属
層６１０を堆積加工することで配線を形成する。これに
より本発明構造を得ることができる（図１６）。After depositing the interlayer insulating film 930, it is flattened by the CMP method, and contact holes are opened in the gate electrode 430 and the source and drain electrodes, respectively (FIG. 15). Wiring is formed by depositing the metal layer 610. As a result, the structure of the present invention can be obtained (FIG. 16).
【００４１】もちろん本発明構造及び形成プロセスは、
トランジスタに関わるものであるため、基本的な配線層
である初段の形成法を示したが、これ以降、既知の多層
配線技術をそのまま用いて集積半導体装置（ＵＬＳＩ）
を形成することができる。Of course, the structure and formation process of the present invention is
Since the method relates to the transistor, the method of forming the first stage, which is a basic wiring layer, was shown. From this point onward, a known multilayer wiring technique is used as it is, and an integrated semiconductor device (ULSI)
Can be formed.
【００４２】前記においては、薄いゲート絶縁膜を用い
た場合の加工を容易なものとするために、新たなプロセ
スを加えられることを示したが、厚いゲート絶縁膜等を
用いる場合には、縞状のＳＯＩを形成したウエハを基板
と考えて、通常のＭＯＳＦＥＴ形成を行えばよい。すな
わち、縞状のＳＯＩは、埋め込み酸化膜と接している下
面以外の側面及び上面は、シリコンが露出している。そ
こで、素子分離領域のＳＯＩを取り除いた後、ゲート絶
縁膜を形成し、ゲート材を堆積する。レイアウト図に示
したように、従来のＭＯＳＦＥＴと同様なパターンであ
り、ゲート加工、ソース、ドレイン電極形成を行い、層
間絶縁膜、配線を形成することができる。ここに見られ
るように、縞状にフィンを形成した後は、通常の基板と
考えてプロセス構築すれば良い。In the above, it was shown that a new process can be added in order to facilitate processing when a thin gate insulating film is used. A normal MOSFET formation may be performed by considering a wafer on which a uniform SOI is formed as a substrate. That is, in the striped SOI, silicon is exposed on the side surface and the upper surface other than the lower surface in contact with the buried oxide film. Therefore, after removing the SOI in the element isolation region, a gate insulating film is formed and a gate material is deposited. As shown in the layout diagram, the pattern is similar to that of a conventional MOSFET, and gate processing, source and drain electrode formation can be performed to form an interlayer insulating film and wiring. As can be seen here, after the fins are formed in stripes, the process may be constructed by considering it as a normal substrate.
【００４３】上記、実施例においては、ＤＥＬＴＡ構造
素子のみを形成することを示した。次に、ＤＥＬＴＡ構
造と通常構造デバイスを集積する形成方法を示す。In the above examples, it was shown that only the DELTA structure element was formed. Next, a forming method for integrating the DELTA structure and the normal structure device will be shown.
【００４４】前記、実施例と同様にＳＯＩ基板を用い
て、その表面に酸化膜による保護層を形成した後図６で
説明したように、基板垂直方向からθの角度で対向する
２方向から光線を入射させることで、ウエハ上に塗布し
たレジストに干渉縞による等間隔ピッチのパターンを形
成する。このとき、パターンを形成するための露光に対
するホトマスクを用いることなく微細ピッチパターンを
得ることができる。このようなマスクを用いないでフィ
ンを形成する場合でも、以下に示すような工程により一
部にフィンを形成しないで、従来の通常構造のＭＯＳＦ
ＥＴを形成することができる。As in the above-mentioned embodiment, an SOI substrate is used, and a protective layer of an oxide film is formed on the surface thereof. After that, as described with reference to FIG. 6, light rays are emitted from two directions facing each other at an angle of θ from the substrate vertical direction. Is incident on the wafer to form a pattern of evenly spaced pitch due to interference fringes on the resist applied on the wafer. At this time, a fine pitch pattern can be obtained without using a photomask for the exposure for forming the pattern. Even when the fins are formed without using such a mask, the fins are not partially formed by the following steps, and the conventional MOSF having a normal structure is used.
An ET can be formed.
【００４５】チップ全体での構成を示すため、主たる素
子領域５００、５１０を示した平面レイアウトを図１７
に示す。本説明においては図に合わせて、それぞれフィ
ン１３０を形成したフィン領域（図中左）及び通常構造
を形成する周辺領域（図中右）と呼ぶことにする。図１
７にみられるように、周辺領域の素子のゲート電極４３
０の配置は、フィン領域と必ずしも一致させる必要はな
く、従来の素子レイアウトと同様に自由に置くことがで
きる。In order to show the structure of the entire chip, a plane layout showing the main element regions 500 and 510 is shown in FIG.
Shown in. In the present description, according to the drawings, they are referred to as a fin region in which the fins 130 are formed (left in the drawing) and a peripheral region in which a normal structure is formed (right in the drawing). Figure 1
7, the gate electrode 43 of the device in the peripheral region
The arrangement of 0 does not necessarily have to match the fin region, and can be freely arranged as in the conventional element layout.
【００４６】まず、ＳＯＩ基板を用いて既知の浅溝素子
分離法により素子分離領域を形成する。図１８はＳＯＩ
基板表面を熱酸化して保護膜９１０を形成後、シリコン
窒化膜９１５を堆積し、図１７の周辺領域の活性領域パ
ターニングし、積層膜及び基板に溝を形成したところを
示している。このとき溝幅を全て１０ミクロン以下にす
ることで、後の工程で絶縁膜の埋め込み及び平坦化を容
易なものにすることができる。溝内部に現われた、シリ
コン表面を洗浄したのち、酸化膜を堆積し、ＣＭＰ法に
より平坦化することで、溝内に酸化膜９１７を詰め込
む。この工程は既知の浅溝素子分離法であり、必要に応
じてウエル形成や溝表面の酸化、或いはエッジ形状処理
等を行うことができる。図１７に示した周辺領域を覆う
マスクを用いて、フィン領域のシリコン窒化膜９１５を
エッチングする。ここで、シリコン窒化膜９１５をマス
クに酸化することでフィン部の保護膜９１６を必要な厚
さに調整する（図１９）。First, an element isolation region is formed by a known shallow groove element isolation method using an SOI substrate. Figure 18 is SOI
After the surface of the substrate is thermally oxidized to form a protective film 910, a silicon nitride film 915 is deposited, and the active region of the peripheral region of FIG. 17 is patterned to form a groove in the laminated film and the substrate. At this time, by setting all the groove widths to 10 μm or less, filling and flattening of the insulating film can be facilitated in a later step. After cleaning the silicon surface appearing inside the groove, an oxide film is deposited and planarized by the CMP method, so that the oxide film 917 is filled in the groove. This step is a known shallow groove element isolation method, and well formation, oxidation of the groove surface, edge shape treatment, or the like can be performed as necessary. The silicon nitride film 915 in the fin region is etched using the mask covering the peripheral region shown in FIG. Here, the protective film 916 of the fin portion is adjusted to a required thickness by oxidizing the silicon nitride film 915 as a mask (FIG. 19).
【００４７】このウエハを用いて全面にホトレジスト５
３０を形成し、前述した露光法により、図２０に示すよ
うに全面に微細ピッチの縞模様をパターニングする。A photoresist 5 is formed on the entire surface using this wafer.
30 is formed, and a stripe pattern with a fine pitch is patterned on the entire surface by the above-described exposure method as shown in FIG.
【００４８】このレジストパターンをマスクにドライエ
ッチングすることでフィン１３０を形成する。このとき
周辺領域は、シリコン窒化膜９１５か溝内に堆積された
厚い酸化膜９１７により保護されているため、フィンは
形成されない。周辺領域の素子分離絶縁膜は保護膜と同
じ酸化膜を用いているため、膜表面に凹凸が形成され
る。図中、この凹凸を明らかにするため、強調して示し
ているが、この凹凸の高さは保護膜厚さ程度に過ぎず、
以下の素子形成上の障害とはならない（図２１）。フィ
ン１３０を形成した後、フィン領域の活性領域をパター
ニングすることで、フィン領域の素子分離領域を形成す
る。ウエットエッチングにより、周辺部に残るシリコン
窒化膜を除去した後、フィン側面及び周辺部の活性領域
表面のシリコンを露出させ、ゲート絶縁膜９５０を形成
する（図２２）。Fins 130 are formed by dry etching using this resist pattern as a mask. At this time, since the peripheral region is protected by the silicon nitride film 915 or the thick oxide film 917 deposited in the groove, the fin is not formed. Since the element isolation insulating film in the peripheral region uses the same oxide film as the protective film, unevenness is formed on the film surface. In the figure, in order to clarify this unevenness, it is emphasized, but the height of this unevenness is only about the protective film thickness,
It does not hinder the following element formation (FIG. 21). After forming the fin 130, the active region of the fin region is patterned to form an element isolation region of the fin region. After removing the silicon nitride film remaining in the peripheral portion by wet etching, the silicon on the side surface of the fin and the active region surface in the peripheral portion is exposed to form a gate insulating film 950 (FIG. 22).
【００４９】ゲート材を堆積後、パターニングを行い、
ゲート電極４３０、４３５を加工する。このとき、フィ
ン領域と周辺部を分けて別々に加工することで、加工を
容易にすることができる（図２３、図２４、図２５）。
図２３はゲート材を堆積後、平坦化したところ、図２４
はフィン領域のゲート加工を行ったところ、図２５は周
辺領域の加工を行った様子を示している。図２６に、層
間絶縁膜形成後、コンタクト孔を形成して金属層６１
０、６２０を配線として置いた様子を示した。このよう
に、従来ＭＯＳＦＥＴとＤＥＬＴＡ構造を集積すること
ができる。After depositing the gate material, patterning is performed,
The gate electrodes 430 and 435 are processed. At this time, the processing can be facilitated by separately processing the fin region and the peripheral portion (FIG. 23, FIG. 24, FIG. 25).
FIG. 23 shows that the gate material is deposited and then flattened.
FIG. 25 shows a state where the gate processing of the fin region is performed, and FIG. 25 shows a state where the peripheral region is processed. In FIG. 26, after the interlayer insulating film is formed, contact holes are formed to form the metal layer 61.
0 and 620 are shown as wiring. Thus, the conventional MOSFET and DELTA structure can be integrated.
【００５０】次に、異なるＤＥＬＴＡ構造形成法を用い
た場合を説明する。図２７は平面レイアウト図、図２８
から図３１は断面を用いてその形成法を説明するもので
ある。図２８から図３１では、左側に図２７のＣＣ'断
面、右側に図２７のＤＤ'断面を示している。Next, the case where different DELTA structure forming methods are used will be described. FIG. 27 is a plane layout diagram, FIG.
From FIG. 31A to FIG. 31C, the forming method will be described with reference to the cross section. 28 to 31, the CC ′ cross section of FIG. 27 is shown on the left side, and the DD ′ cross section of FIG. 27 is shown on the right side.
【００５１】上述の実施例と同様に、ＳＯＩ基板を用い
て保護層を形成する。その後、既知の位相シフトマスク
を用いてフィンのパターニングを行う。Similar to the above-mentioned embodiment, the protective layer is formed using the SOI substrate. Then, fin patterning is performed using a known phase shift mask.
【００５２】フィン１３０を形成した後、３０ｎｍの多
結晶シリコン２４０を堆積し、基板垂直方向から角度を
もった斜めイオン打ちこみ法を用いて、この多結晶シリ
コン層に不純物をドーピングする。この際、ＮＭＯＳ及
びＰＭＯＳ領域に対して、それぞれＮ型及びＰ型の不純
物を用いれば良い。ＣＶＤ法を用いて、酸化膜９６０を
２００ｎｍ堆積する。多結晶シリコン２４０は、フィン
に接しているため、この堆積に当たっては、不純物拡散
を抑えた低温の堆積条件を選ぶ必要がある（図２８）。After the fins 130 are formed, polycrystalline silicon 240 having a thickness of 30 nm is deposited, and the polycrystalline silicon layer is doped with impurities by using an oblique ion implantation method with an angle from the substrate vertical direction. At this time, N-type and P-type impurities may be used for the NMOS and PMOS regions, respectively. An oxide film 960 is deposited to a thickness of 200 nm by using the CVD method. Since the polycrystalline silicon 240 is in contact with the fin, it is necessary to select a low temperature deposition condition that suppresses impurity diffusion for this deposition (FIG. 28).
【００５３】図２７においてソース、ドレインとして示
した引出しパッドをパターニングし、酸化膜９６０と多
結晶シリコン２４０の積層膜を加工する。このとき、十
分なオーバーエッチングを加えることでフィン側面の単
結晶シリコンを露出させ、かつ、ソース、ドレイン間を
完全に分断するように多結晶シリコンをエッチングする
（図２９）。３０ｎｍのシリコン酸化膜９６５を堆積し
た後、ソース、ドレインの積層膜側面にスペーサを形成
するようにドライエッチングを行う。このとき、ＳＯＩ
膜厚及び保護層厚さを加えたフィン１３０の高さ相当の
オーバーエッチを行うことで、フィン側面の酸化膜を取
り除き、シリコン面を露出させる。このとき、オーバー
エッチを行うソース、ドレイン周囲のスペーサは酸化膜
であるため、保護層は、シリコン窒化膜或いは酸化膜と
窒化膜の積層構造を用いればよい。スペーサをシリコン
窒化膜により形成する場合、酸化膜を用いることでフィ
ンをエッチングから保護することができる（図３０）。The lead-out pads shown as the source and drain in FIG. 27 are patterned to process the laminated film of the oxide film 960 and the polycrystalline silicon 240. At this time, the single crystal silicon on the side surface of the fin is exposed by performing sufficient over-etching, and the polycrystalline silicon is etched so as to completely separate the source and the drain (FIG. 29). After depositing a 30 nm silicon oxide film 965, dry etching is performed so as to form spacers on the side surfaces of the source / drain stacked film. At this time, SOI
By performing overetching corresponding to the height of the fin 130 including the film thickness and the protective layer thickness, the oxide film on the side surface of the fin is removed and the silicon surface is exposed. At this time, since the spacers around the source and drain to be overetched are oxide films, the protective layer may be a silicon nitride film or a laminated structure of an oxide film and a nitride film. When the spacer is formed of a silicon nitride film, the fin can be protected from etching by using an oxide film (FIG. 30).
【００５４】露出したフィン側面にゲート絶縁膜（図示
せず）をつけ、さらに、ゲート電極材を堆積する。この
構造では、ゲート電極４３０の加工は、ゲート絶縁膜を
加工のストッパーとして用いる従来のプロセスと異な
り、積層されたソース、ドレインの引き出し層となる多
結晶シリコン上の厚い酸化膜か、ＳＯＩの埋め込み酸化
膜をストッパーとすることができる。そのため、加工が
容易なため、さまざまなゲート電極材料を用いることが
できる。前記実施例と同様に、シリコン・ゲルマニウム
混晶だけでなく、従来加工が困難と考えられていたタン
グステンやチタンナイトライド等を用いることができる
（図３１）。A gate insulating film (not shown) is attached to the exposed side surface of the fin, and a gate electrode material is further deposited. In this structure, the processing of the gate electrode 430 is different from the conventional process in which the gate insulating film is used as a stopper for processing, and a thick oxide film on polycrystalline silicon to be the source / drain extraction layer of stacked layers or SOI burying. The oxide film can be used as a stopper. Therefore, various gate electrode materials can be used because they are easily processed. Similar to the above-described embodiment, not only the silicon-germanium mixed crystal, but also tungsten, titanium nitride, etc., which have been conventionally considered difficult to process, can be used (FIG. 31).
【００５５】この構造では、いわゆる拡散層電極及びそ
の引出し部をゲート加工前に形成することになる。そこ
で、微細ピッチの縞状のフィンを形成した後、全面に多
結晶シリコンを堆積することで、図２８に示したような
フィンを有する一種のＳＯＩ基板を得ることができるも
のと考えることができる。すなわち、図２８の構造を基
板と考えることで、従来と同じレイアウトで、素子分離
領域の多結晶シリコン層及びフィンをエッチングした
後、多結晶シリコン引き出し部のソース、ドレインを分
割するようにチャネル領域に溝部のパターニングを行
い、フィンを残して、多結晶シリコンをエッチング除去
する。Ｎ及びＰＭＯＳの素子導電型に合せてイオン打ち
こみ法により不純物を多結晶シリコンにドーピングす
る。このとき、フィン上の保護層がイオン打ちこみに対
してもマスクとして働くようにする。フィン側面及び引
き出し層の多結晶シリコン表面にゲート絶縁膜を形成
し、ゲート電極材を堆積した後に加工を行う。以下、通
常の層間絶縁膜及び配線形成工程をとることができる。In this structure, the so-called diffusion layer electrode and its lead portion are formed before the gate processing. Therefore, it can be considered that a kind of SOI substrate having fins as shown in FIG. 28 can be obtained by forming striped fins with a fine pitch and then depositing polycrystalline silicon on the entire surface. . That is, by considering the structure of FIG. 28 as a substrate, the channel region is formed so that the source and drain of the polycrystalline silicon lead-out portion are divided after etching the polycrystalline silicon layer and the fin of the element isolation region in the same layout as the conventional one. Then, the groove is patterned to remove the polycrystalline silicon by etching, leaving the fin. Impurities are doped into the polycrystalline silicon by the ion implantation method according to the element conductivity types of N and PMOS. At this time, the protective layer on the fins also acts as a mask against ion implantation. A gate insulating film is formed on the fin side surface and the polycrystalline silicon surface of the lead layer, and a gate electrode material is deposited and then processed. Hereafter, a normal interlayer insulating film and wiring forming process can be performed.
【００５６】また、この構造形成に当たって、フィンを
加工した後、全面にＮ型不純物をドーピングした多結晶
シリコンを非晶質状態で堆積したのち、ＰＭＯＳ形成部
の活性領域を、引き出し層を含む形で開口パターニング
し、そこの多結晶シリコンをエッチングする。さらに、
ボロンをドーピングしたシリコン・ゲルマニウム混晶２
４５を堆積し、表面をＣＭＰ法により研磨することで平
坦化する（図３２）。このとき、エッチングされていな
いＮ型多結晶シリコン２４０上の混晶を完全に取り除
き、Ｎ型層表面がでるようにする。この平坦化ＣＭＰに
おいて、ＰＭＯＳ活性領域の大きさに上下限値を置くこ
とで、ＣＭＰの制御性を高めることができる。平坦化に
おいて課題となるのは、大きなパターンではディッシン
グと呼ばれるパターン中央部での研磨量が周辺に比べ増
大する現象である。この場合では、開口したＰＭＯＳ領
域が大きいと、その中央部の研磨が過剰になることが予
測される。これに対して、例えば、矩形の開口の場合、
短辺の大きさを１０ミクロン以下とする規則を用いるこ
とで、ウエハ面内のほとんどが多結晶シリコンと混晶が
積層された形となるため、混晶の膜厚相当のＣＭＰ研磨
を行うことで、ディッシングをおこすことなく不要部分
の混晶を取り除くとこができる。Further, in forming this structure, after processing the fins, polycrystalline silicon doped with N-type impurities is deposited on the entire surface in an amorphous state, and then the active region of the PMOS formation portion is formed to include a lead layer. Opening patterning is performed with, and the polycrystalline silicon there is etched. further,
Silicon-germanium mixed crystal doped with boron 2
45 is deposited and the surface is flattened by polishing by the CMP method (FIG. 32). At this time, the mixed crystal on the unetched N-type polycrystalline silicon 240 is completely removed so that the surface of the N-type layer is exposed. In this flattening CMP, the controllability of CMP can be enhanced by setting the upper and lower limits on the size of the PMOS active region. A problem in flattening is a phenomenon called dishing in a large pattern, in which the polishing amount in the central portion of the pattern is larger than that in the peripheral portion. In this case, if the open PMOS region is large, it is expected that the polishing of the central portion will be excessive. On the other hand, for example, in the case of a rectangular opening,
By using the rule that the size of the short side is 10 microns or less, most of the wafer surface will be in a form in which polycrystalline silicon and mixed crystals are laminated. Therefore, perform CMP polishing corresponding to the thickness of the mixed crystals. Thus, it is possible to remove the mixed crystal in the unnecessary portion without causing dishing.
【００５７】以下、厚い絶縁膜を堆積した後（図３
２）、活性領域をパターニングし、フィン及び多結晶シ
リコンによる引き出し層をエッチングする(図３３)。こ
のとき、多結晶シリコンと絶縁膜との間に、耐熱性の金
属、例えばタングステンシリサイドや、チタンナイトラ
イドやタングステンナイトライドをバリア層とした積層
金属構造を堆積することで、多結晶シリコン層の実効的
抵抗を低減することができる。チャネルとなるソース・
ドレイン間の溝をパターニングし、フィンを残して絶縁
膜及び多結晶シリコン引出し層をエッチングすること
で、フィン側面にシリコン表面を露出させる。薄く絶縁
膜を堆積した後、引き出し層周辺にスペーサを形成し、
さらにフィン高さに比べて十分なオーバーエッチングを
加えることで、フィン側面のシリコンを再び露出させ
る。以下、ゲート絶縁膜を形成し、さらにゲート電極材
を堆積し、パターニングして加工することで、ＤＥＬＴ
Ａ構造を得ることができる。ここでも、配線工程につい
ては省略する。After depositing a thick insulating film (see FIG. 3)
2) The active region is patterned, and the fin and the lead layer made of polycrystalline silicon are etched (FIG. 33). At this time, by depositing a heat resistant metal such as tungsten silicide or a laminated metal structure using titanium nitride or tungsten nitride as a barrier layer between the polycrystalline silicon and the insulating film, The effective resistance can be reduced. Source that becomes a channel
By patterning the groove between the drains and etching the insulating film and the polycrystalline silicon extraction layer while leaving the fin, the silicon surface is exposed on the fin side surface. After depositing a thin insulating film, form a spacer around the extraction layer,
Further, the silicon on the side surface of the fin is exposed again by applying sufficient over-etching as compared with the height of the fin. Hereinafter, a gate insulating film is formed, a gate electrode material is further deposited, patterned, and processed to obtain a DELT.
A structure can be obtained. Also here, the wiring process is omitted.
【００５８】また、この構造で素子特性に影響するの
は、フィンに形成されたチャネルである。そのため、図
３４にあるソース、ドレインを分ける溝部１６０、１７
０を形成しなければ、フィンに影響することなく他の加
工を施すことができる。すなわち、図３４に示すよう
に、複数の素子（ここでは２個の素子）がある場合、ソ
ース、ドレインの引き出しパッドを作り分けることで、
低温プロセスで形成できる異なるゲート絶縁膜やゲート
材を用いることができる。図３４のパッド１パターン
（ハッチング領域、溝部１６０）を加工する。これによ
り素子Ａのゲートを上記ゲート形成プロセスに従って作
成する。つぎにパッド２パターン（溝部１７０）により
素子Ｂのゲート加工を行う。このとき素子Ｂのフィンの
周囲は、パッド層により覆われているため、素子Ａのゲ
ート絶縁膜やゲート材が取りきれていない場合にも素子
特性上問題を起こすことはない。よって、これにより異
なる材質のものをゲート電極とすることができる。Further, it is the channel formed in the fin that affects the element characteristics in this structure. Therefore, the groove portions 160 and 17 for separating the source and the drain shown in FIG.
If 0 is not formed, other processing can be performed without affecting the fin. That is, as shown in FIG. 34, when there are a plurality of elements (two elements in this case), by separately forming the source and drain lead pads,
Different gate insulating films and gate materials that can be formed by a low temperature process can be used. The pad 1 pattern (hatched area, groove 160) of FIG. 34 is processed. As a result, the gate of the device A is formed according to the above gate forming process. Then, the gate of the element B is processed by the pad 2 pattern (groove 170). At this time, since the periphery of the fin of the element B is covered with the pad layer, even if the gate insulating film or the gate material of the element A is not completely removed, there is no problem in the element characteristics. Therefore, different materials can be used for the gate electrode.
【００５９】本発明方式が、集積半導体装置で有効であ
ることを説明する。図３５は代表的なメモリ装置である
ＣＭＯＳ６つのトランジスタを用いたＳＲＡＭのレイア
ウトを示したものである。全体の配置を説明するため、
ゲートと拡散層をつなぐ配線２８０は太線で模式的に示
した。２６１はＮＭＯＳの、２６２はＰＭＯＳの活性領
域、４６２はメモリセルの記憶保持ゲート電極、４６１
はワード線につながるゲート電極である。配線２８０に
より、ゲート電極４６２とＮＭＯＳ及びＰＭＯＳの活性
領域２６１、２６２の拡散層電極が接続されている。こ
のセル構造においても、図３６に示すようにフィン１３
０を配置することでメモリを形成することができる。こ
のとき、ワード線につながる素子と記憶保持素子との駆
動力比を得るために、ワード線側は、一つのフィンを配
置し、記憶保持側に２つのフィンを配置する。また、こ
のフィンは２つのうち一方を長くのばすことでワード線
側素子のフィンとすればよい。その後、図３７に示すよ
うに接続層２６０によってこれらのフィンを接続すれば
よい。It will be described that the method of the present invention is effective in an integrated semiconductor device. FIG. 35 shows a layout of an SRAM using six CMOS transistors, which is a typical memory device. To explain the overall layout,
The wiring 280 that connects the gate and the diffusion layer is schematically shown by a thick line. 261 is an NMOS, 262 is a PMOS active region, 462 is a memory holding gate electrode of a memory cell, 461
Is a gate electrode connected to the word line. The wiring 280 connects the gate electrode 462 to the diffusion layer electrodes of the NMOS and PMOS active regions 261 and 262. Also in this cell structure, as shown in FIG.
A memory can be formed by arranging 0s. At this time, one fin is arranged on the word line side and two fins are arranged on the memory holding side in order to obtain a driving force ratio between the element connected to the word line and the memory holding element. Further, one of the two fins may be extended to be a fin of the word line side element. After that, these fins may be connected by the connection layer 260 as shown in FIG.
【００６０】図３８は、代表的論理ゲートである３ＮＡ
ＮＤのＣＭＯＳ等価回路図である。集積装置における代
表的素子配置として、ソース、ドレインを共通にして複
数の素子を配置する、いわゆるＡＮＤ型配置のものと、
他素子のドレインをソースとして、いわゆる縦積みにす
るものがある。ＮＡＮＤにおいては、ＰＭＯＳはＡＮＤ
型、ＮＭＯＳは縦積み配置をとることから、ＮＡＮＤに
おいて代表的配置をみることができる。図３９に従来素
子での配置例を示した。ここで分かるのは、従来におい
ても、６つのトランジスタのゲート配置は平行に置かれ
ており、ゲート配置方向の制約のです本発明方式におい
ても、大きな制約とはならない点である。本発明による
レイアウトを図４０に示した。フィン１３０は、ＮＭＯ
Ｓ及びＰＭＯＳ全てのゲートを潜るように配置されてい
る。また、引き出し部が全てのフィンに被るように置か
れていることが特長である。接続部２６０は、ゲート電
極とフィンのつくる段差に形成することができる。この
様子を図４１に図４０ＡＡ断面を用いて示した。FIG. 38 shows a typical logic gate, 3NA.
It is a CMOS equivalent circuit diagram of ND. As a typical element arrangement in an integrated device, a so-called AND type arrangement in which a plurality of elements are arranged with a common source and drain,
There is a so-called vertical stack in which the drain of another element is used as the source. In NAND, PMOS is AND
Since the type and NMOS are arranged vertically, a typical arrangement can be seen in NAND. FIG. 39 shows an example of arrangement of conventional elements. What can be seen here is that the gate arrangements of the six transistors are placed in parallel even in the conventional case, which is a restriction in the gate arrangement direction. This is not a big restriction even in the method of the present invention. The layout according to the present invention is shown in FIG. The fin 130 is an NMO
It is arranged so as to pass through the gates of all S and PMOS. Another feature is that the drawer is placed so as to cover all the fins. The connection part 260 can be formed at a step formed by the gate electrode and the fin. This state is shown in FIG. 41 using the cross section in FIG. 40AA.
【００６１】前記のように論理ゲートにおいて本発明方
式によってゲート電極配置にでる制約が許容できるもの
であることを示した。チップ上において考察したのが図
４２である。一般にチップはメモリ部と演算部に分ける
ことができる。メモリ部においては、メモリのアレイ
と、Ｘ系Ｙ系といったデコーダ等の周辺部がある。この
とき、一般的にはアレイ上では配線を直交させるように
配置するため、繰り返しパターンであるアレイ内のゲー
ト電極の向きを揃えることができる。（例えば図３５）
また、Ｘ系Ｙ系といった周辺部においても、配線が平行
に入ってくるため、例えばＸ系のなかでは、ゲート電極
の向きを揃えることができる。よって、メモリ部では、
アレイ、Ｘ系およびＹ系といった単位でフィンを形成す
ればよい。また、従来よりアレイと周辺部の間隔は最小
化はされておらず、新たな制約を生むことはない。As described above, it has been shown that the limitation of the gate electrode arrangement in the logic gate can be allowed by the method of the present invention. It is FIG. 42 that was considered on the chip. Generally, a chip can be divided into a memory unit and a calculation unit. The memory section includes a memory array and peripheral sections such as an X system and a Y system decoder. At this time, since the wirings are generally arranged so as to be orthogonal to each other on the array, the directions of the gate electrodes in the array, which are repetitive patterns, can be aligned. (Eg Figure 35)
In addition, since the wirings are parallel to each other in the peripheral part such as the X system and the Y system, the directions of the gate electrodes can be aligned in the X system, for example. Therefore, in the memory part,
The fins may be formed in units of array, X system, and Y system. Further, the distance between the array and the peripheral portion has not been minimized as compared with the related art, and no new constraint is created.
【００６２】演算部についてみると、一般的には、電源
線（Ｖｃｃ）及び接地線（ＧＮＤ）を対向させて平行に
配置している。そのため、図３９に示したＮＡＮＤ等論
理ゲートも平行に配置されている。そのため、ゲート電
極の向きを揃えることができる。As for the arithmetic unit, in general, the power supply line (Vcc) and the ground line (GND) are opposed to each other and arranged in parallel. Therefore, the logic gates such as NAND shown in FIG. 39 are also arranged in parallel. Therefore, the directions of the gate electrodes can be aligned.
【００６３】このように、アレイ等を単位として本発明
方式を適用することで、従来と同様に集積半導体チップ
を形成することができる。As described above, by applying the method of the present invention using the array or the like as a unit, an integrated semiconductor chip can be formed as in the conventional case.
【００６４】[0064]
【発明の効果】微細ピッチを有するＤＥＬＴＡ構造デバ
イスを形成することにより、従来デバイスに比べて単位
平面面積当り大きな電流を駆動することができる高性能
なＣＭＯＳを提供することができるようになる。By forming a DELTA structure device having a fine pitch, it becomes possible to provide a high performance CMOS capable of driving a larger current per unit plane area as compared with a conventional device.
【図１】ＤＥＬＴＡ構造を説明する素子平面レイアウト
図。FIG. 1 is an element plane layout diagram illustrating a DELTA structure.
【図２】図１に示したＤＥＬＴＡ構造の素子断面構造
図。2 is a cross-sectional structural view of a device having the DELTA structure shown in FIG.
【図３】ＤＥＬＴＡ構造を説明する素子断面構造図。FIG. 3 is an element cross-sectional structural diagram illustrating a DELTA structure.
【図４】従来方式における問題を説明する模式図。FIG. 4 is a schematic diagram illustrating a problem in the conventional method.
【図５】本発明方式を説明する平面模式図。FIG. 5 is a schematic plan view illustrating the method of the present invention.
【図６】本発明方式に用いるパターニング法を説明する
模式図。FIG. 6 is a schematic diagram illustrating a patterning method used in the method of the present invention.
【図７】本発明方式に用いるその他のパターニング法を
説明する模式図。FIG. 7 is a schematic diagram illustrating another patterning method used in the method of the present invention.
【図８】本発明方式に用いるその他のパターニング法を
説明する模式図。FIG. 8 is a schematic diagram illustrating another patterning method used in the method of the present invention.
【図９】本発明の第１の実施例を説明する平面レイアウ
ト図。FIG. 9 is a plan layout diagram illustrating the first embodiment of the present invention.
【図１０】本発明の第１の実施例の製造工程を説明する
素子断面構造図。FIG. 10 is an element cross-sectional structural view illustrating a manufacturing process according to the first embodiment of the present invention.
【図１１】本発明の第１の実施例の製造工程を説明する
素子断面構造図。FIG. 11 is an element cross-sectional structure diagram illustrating a manufacturing process of the first embodiment of the present invention.
【図１２】本発明の第１の実施例の製造工程を説明する
素子断面構造図。FIG. 12 is an element cross-sectional structural view illustrating a manufacturing process of the first embodiment of the present invention.
【図１３】本発明の第１の実施例の製造工程を説明する
素子断面構造図。FIG. 13 is an element cross-sectional structural view illustrating a manufacturing process according to the first embodiment of the present invention.
【図１４】本発明の第１の実施例の製造工程を説明する
素子断面構造図。FIG. 14 is an element cross-sectional structure diagram illustrating a manufacturing process of the first embodiment of the present invention.
【図１５】本発明の第１の実施例の製造工程を説明する
素子断面構造図。FIG. 15 is an element cross-sectional structure diagram illustrating a manufacturing process of the first embodiment of the present invention.
【図１６】本発明の第１の実施例の製造工程を説明する
素子断面構造図。FIG. 16 is an element cross-sectional structural view illustrating a manufacturing process according to the first embodiment of the present invention.
【図１７】本発明の第２の実施例を説明する平面レイア
ウト図。FIG. 17 is a plan layout diagram illustrating a second embodiment of the present invention.
【図１８】本発明の第２の実施例の製造工程を説明する
素子断面構造図。FIG. 18 is an element cross-sectional structure diagram illustrating a manufacturing process of the second embodiment of the present invention.
【図１９】本発明の第２の実施例の製造工程を説明する
素子断面構造図。FIG. 19 is an element cross-sectional structural view illustrating a manufacturing process according to the second embodiment of the present invention.
【図２０】本発明の第２の実施例の製造工程を説明する
素子断面構造図。FIG. 20 is an element cross-sectional structural view illustrating a manufacturing process according to a second embodiment of the present invention.
【図２１】本発明の第２の実施例の製造工程を説明する
素子断面構造図。FIG. 21 is an element cross-sectional structural view illustrating a manufacturing process according to the second embodiment of the present invention.
【図２２】本発明の第２の実施例の製造工程を説明する
素子断面構造図。FIG. 22 is an element cross-sectional structure diagram illustrating a manufacturing process of the second embodiment of the present invention.
【図２３】本発明の第２の実施例の製造工程を説明する
素子断面構造図。FIG. 23 is an element cross-sectional structure diagram illustrating a manufacturing process of the second embodiment of the present invention.
【図２４】本発明の第２の実施例の製造工程を説明する
素子断面構造図。FIG. 24 is an element cross-sectional structure diagram illustrating a manufacturing process of the second embodiment of the present invention.
【図２５】本発明の第２の実施例の製造工程を説明する
素子断面構造図。FIG. 25 is an element cross-sectional structural view for explaining the manufacturing process according to the second embodiment of the present invention.
【図２６】本発明の第２の実施例の製造工程を説明する
素子断面構造図。FIG. 26 is an element cross-sectional structure diagram illustrating a manufacturing process of the second embodiment of the present invention.
【図２７】本発明の第３の実施例を説明する平面レイア
ウト図。FIG. 27 is a plan layout diagram illustrating a third embodiment of the present invention.
【図２８】本発明の第３の実施例の製造工程を説明する
素子断面構造図。FIG. 28 is an element cross-sectional structure diagram illustrating the manufacturing process of the third embodiment of the present invention.
【図２９】本発明の第３の実施例の製造工程を説明する
素子断面構造図。FIG. 29 is an element cross-sectional structure diagram illustrating a manufacturing process of the third embodiment of the present invention.
【図３０】本発明の第３の実施例の製造工程を説明する
素子断面構造図。FIG. 30 is an element cross-sectional structure diagram illustrating a manufacturing process of the third embodiment of the present invention.
【図３１】本発明の第３の実施例の製造工程を説明する
素子断面構造図。FIG. 31 is an element cross-sectional structural view illustrating a manufacturing process according to the third embodiment of the present invention.
【図３２】本発明の第４の実施例の製造工程を説明する
素子断面構造図。FIG. 32 is an element cross-sectional structure diagram illustrating a manufacturing process of the fourth example of the present invention.
【図３３】本発明の第４の実施例の製造工程を説明する
素子断面構造図。FIG. 33 is an element cross-sectional structural view illustrating a manufacturing process according to the fourth embodiment of the present invention.
【図３４】本発明の第５の実施例を説明する平面レイア
ウト図。FIG. 34 is a plan layout diagram illustrating a fifth embodiment of the present invention.
【図３５】従来メモリセルを説明する平面レイアウト
図。FIG. 35 is a plan layout diagram illustrating a conventional memory cell.
【図３６】本発明方式によるメモリセルを説明する平面
レイアウト図。FIG. 36 is a plan layout diagram illustrating a memory cell according to the method of the present invention.
【図３７】本発明方式によるメモリセルを説明する平面
レイアウト図。FIG. 37 is a plan layout diagram illustrating a memory cell according to the method of the present invention.
【図３８】ＮＡＮＤゲートを説明する等価回路図。FIG. 38 is an equivalent circuit diagram illustrating a NAND gate.
【図３９】従来方式によるＮＡＮＤゲートを説明する平
面レイアウト図。FIG. 39 is a plan layout diagram illustrating a NAND gate according to a conventional method.
【図４０】本発明方式によるＮＡＮＤゲートを説明する
平面レイアウト図。FIG. 40 is a plan layout diagram illustrating a NAND gate according to the method of the present invention.
【図４１】本発明方式によるＮＡＮＤゲートの特長を説
明する素子断面構造図。FIG. 41 is an element cross-sectional structural diagram for explaining the features of the NAND gate according to the present invention.
【図４２】本発明方式によるチップ構成を説明する平面
図。FIG. 42 is a plan view illustrating a chip configuration according to the method of the present invention.
１００…基板
１０５…ウエハ
１１０…活性領域
１２０…ＳＯＩ
１３０…フィン
１６０、１７０…溝部
２００…ソース電極、ドレイン電極（拡散層電極）
２２０…コンタクトホール
２４０…多結晶シリコン（引き出しパッド）
２４５…シリコン・ゲルマニウム混晶（引き出しパッ
ド）
２６０…接続層
２８０…配線
２６１、２６２…活性領域
３００…チャネル
４２０…（ゲート電極の）コンタクトホール
４６１、４６２、４３０、４３５…ゲート電極
４４０…タングステンシリサイド
６００、６１０、 ６２０…金属層
５００、５１０…素子領域
５３０…ホトレジスト
３００、４０１…多結晶シリコン引き出し層
８００…スリット
９００…埋め込み酸化膜
９１０、９１６…保護膜
９１５…シリコン窒化膜
９１７、９２０、９６０…酸化膜
９３０…層間絶縁膜
９６５…シリコン酸化膜
９５０…ゲート絶縁膜。Reference numeral 100 ... Substrate 105 ... Wafer 110 ... Active region 120 ... SOI 130 ... Fins 160, 170 ... Groove portion 200 ... Source electrode, drain electrode (diffusion layer electrode) 220 ... Contact hole 240 ... Polycrystalline silicon (drawing pad) 245 ... Silicon Germanium mixed crystal (leading pad) 260 ... Connection layer 280 ... Wiring 261, 262 ... Active region 300 ... Channel 420 ... (Gate electrode) contact holes 461, 462, 430, 435 ... Gate electrode 440 ... Tungsten silicide 600, 610, 620 ... Metal layers 500, 510 ... Element region 530 ... Photoresist 300, 401 ... Polycrystalline silicon extraction layer 800 ... Slit 900 ... Buried oxide films 910, 916 ... Protective film 915 ... Silicon nitride films 917, 920, 960 ... Oxide film 930 Interlayer insulating film 965 ... silicon oxide film 950 ... gate insulating film.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/08 ３３１ Ｈ０１Ｌ 27/10 ３８１ 27/092 ６７１Ｃ 27/10 ４８１ 21/30 ５２８ 27/108 29/78 ６１３Ｂ 27/11 Ｆターム(参考） 5F046 AA11 BA04 CB17 5F048 AA01 AC04 BA09 BB02 BB04 BB08 BB11 BB12 BC01 BD01 BD06 BE08 BF03 BG14 DA18 DA21 5F083 BS03 BS11 BS12 BS15 BS23 BS24 BS31 BS35 BS44 GA09 JA05 JA19 JA32 JA35 LA10 ZA15 5F110 AA04 BB03 BB04 BB07 DD05 DD13 DD24 EE01 EE05 EE08 EE14 EE22 EE29 EE45 FF01 FF02 FF04 FF23 GG02 GG12 GG19 GG22 GG24 GG29 GG58 HJ14 HK09 HM17 NN13 NN14 NN23 NN24 NN33 NN37 NN65 NN77 NN78 QQ01 QQ19 ─────────────────────────────────────────────────── ─── Continuation of front page (51) Int.Cl. 7 Identification code FI theme code (reference) H01L 27/08 331 H01L 27/10 381 27/092 671C 27/10 481 21/30 528 27/108 29 / 78 613B 27/11 F term (reference) 5F046 AA11 BA04 CB17 5F048 AA01 AC04 BA09 BB02 BB04 BB08 BB11 BB12 BC01 BD01 BD06 BE08 BF03 BG14 DA18 DA21 5F083 BS03 BS11 BS12 JA15 JA15 JA04 JA15 JA32 JA15 JA32 JA15 JA45 JA44 JA09 JA05 JA05 JA05 JA05 JA44 JA09 JA05 JA05 BB03 BB04 BB07 DD05 DD13 DD24 EE01 EE05 EE08 EE14 EE22 EE29 EE45 FF01 FF02 FF04 FF23 GG02 GG12 GG19 GG22 GG24 GG29 GG58 HJ14 HK09 HM17 NN13 NN14 NN23 NN24 NN33 NN37 NN65 NN77 NN78 QQ01 QQ19
Claims (20)
し、周期を持った縦型の薄膜を形成する工程、上記縞状
のパターンと交差する方向に少なくとも一辺を持つパタ
ーンにより、上記縦型の薄膜の一部分を除去する工程及
び残された上記縦型の薄膜の所望の部分の両側にゲート
絶縁膜を介してゲート電極を形成する工程を有すること
を特徴とする集積半導体装置の製造方法。1. A step of processing a semiconductor layer on a substrate into a striped pattern to form a vertical thin film having a period, the pattern having at least one side in a direction intersecting with the striped pattern, Manufacturing an integrated semiconductor device, comprising: a step of removing a part of the vertical thin film; and a step of forming a gate electrode on both sides of a desired part of the remaining vertical thin film via a gate insulating film. Method.
トランジスタを有し、該２個のトランジスタは、不活性
領域を介して上記縦型の薄膜の長手方向に隣接し、上記
複数の縦型の薄膜の内の所望の一つの薄膜が上記除去に
よって残された部分は、少なくとも上記隣接する２個の
トランジスタがそれぞれ配置される領域に位置すること
を特徴とする請求項１記載の集積半導体装置の製造方
法。2. The integrated semiconductor device includes at least two transistors, the two transistors being adjacent to each other in the longitudinal direction of the vertical type thin film via an inactive region, and the plurality of vertical type transistors. 2. The integrated semiconductor device according to claim 1, wherein a portion of the thin film of FIG. 1 where a desired thin film is left after the removal is located at least in a region where the two adjacent transistors are arranged. Manufacturing method.
２個のトランジスタがそれぞれ配置される領域の間で上
記除去により除去されていることを特徴とする請求項２
記載の集積半導体装置の製造方法。3. The desired one thin film is removed by the removal between at least the regions where the two transistors are arranged, respectively.
A method for manufacturing the integrated semiconductor device described.
ンジスタがそれぞれ配置される領域の間も連続して存在
していることを特徴とする請求項２記載の集積半導体装
置の製造方法。4. The method for manufacturing an integrated semiconductor device according to claim 2, wherein the desired one thin film is continuously present between regions where the two transistors are arranged. .
て形成されたことを特徴とする請求項１から４のいずれ
か一に記載の集積半導体装置の製造方法。5. The method of manufacturing an integrated semiconductor device according to claim 1, wherein the striped pattern is formed by utilizing light interference.
ることを特徴とする請求項１から５のいずれか一に記載
の集積半導体装置の製造方法。6. The method of manufacturing an integrated semiconductor device according to claim 1, wherein the semiconductor layer is arranged on an insulating film.
縦型の薄膜に加工する工程、該複数の縦型の薄膜の長手
方向の所望の部分を除去する工程及び残された上記縦型
の薄膜の所望の部分の両側面にゲート絶縁膜を介してゲ
ート電極を形成する工程を有することを特徴とする集積
半導体装置の製造方法。7. A step of processing a semiconductor layer on a substrate into a plurality of vertical thin films having a period, a step of removing a desired portion in the longitudinal direction of the plurality of vertical thin films, and the remaining portion. A method of manufacturing an integrated semiconductor device, comprising a step of forming a gate electrode on both side surfaces of a desired portion of a vertical thin film via a gate insulating film.
トランジスタを有し、該２個のトランジスタは、不活性
領域を介して上記縦型の薄膜の長手方向に隣接し、上記
複数の縦型の薄膜の内の所望の一つの薄膜が上記除去に
よって残された部分は、少なくとも上記隣接する２個の
トランジスタがそれぞれ配置される領域に位置すること
を特徴とする請求項７記載の集積半導体装置の製造方
法。8. The integrated semiconductor device includes at least two transistors, the two transistors being adjacent to each other in the longitudinal direction of the vertical thin film via an inactive region, and the plurality of vertical transistors. 8. The integrated semiconductor device according to claim 7, wherein a portion of the thin film of FIG. 1 where a desired thin film is left after the removal is located at least in a region where the adjacent two transistors are arranged. Manufacturing method.
２個のトランジスタがそれぞれ配置される領域の間で上
記除去により除去されていることを特徴とする請求項８
記載の集積半導体装置の製造方法。9. The desired thin film is removed by the removal between at least the regions in which the two transistors are arranged, respectively.
A method for manufacturing the integrated semiconductor device described.
ランジスタがそれぞれ配置される領域の間で連続してい
ることを特徴とする請求項８記載の集積半導体装置の製
造方法。10. The method of manufacturing an integrated semiconductor device according to claim 8, wherein the desired one thin film is continuous between regions where the two transistors are arranged.
用して形成されたパターンを用いて形成されたことを特
徴とする請求項７から１０のいずれか一に記載の集積半
導体装置の製造方法。11. The integrated semiconductor according to claim 7, wherein the plurality of vertical thin films are formed by using a pattern formed by utilizing light interference. Device manufacturing method.
いることを特徴とする請求項７から１１のいずれか一に
記載の集積半導体装置の製造方法。12. The method of manufacturing an integrated semiconductor device according to claim 7, wherein the semiconductor layer is arranged on an insulating film.
トランジスタの少なくとも２個が、該縦型の薄膜の長手
方向に、不活性領域を介して隣接する構造を有する集積
半導体装置の製造方法であって、基板上の半導体層を加
工し、上記縦型の薄膜がその長手方向に連続した構造を
形成する第１の工程、上記縦型の薄膜がその長手方向に
連続した構造の少なくとも両端部の所望の範囲を除去す
る第２の工程及び上記縦型の薄膜の所望の２箇所の部分
の両側に、それぞれゲート絶縁膜を介してゲート電極を
形成し、上記チャネルを構成する第３の工程を有し、上
記ゲート絶縁膜を介してゲート電極が形成された上記縦
型の薄膜の所望の２箇所の部分を、一方が上記２個のト
ランジスタの一方に、他方が上記２個のトランジスタの
他方に配置することを特徴とする集積半導体装置の製造
方法。13. A method of manufacturing an integrated semiconductor device having a structure in which at least two transistors each having a vertical thin film forming a channel are adjacent to each other in the longitudinal direction of the vertical thin film via an inactive region. A first step of processing a semiconductor layer on a substrate to form a structure in which the vertical thin film is continuous in its longitudinal direction, at least both ends of the structure in which the vertical thin film is continuous in its longitudinal direction A second step of removing a desired area of the portion and a third step of forming a channel by forming gate electrodes on both sides of desired two portions of the vertical thin film via a gate insulating film respectively. Steps, two desired portions of the vertical thin film having a gate electrode formed through the gate insulating film, one of which is one of the two transistors and the other of which is the two transistors. Can be placed on the other side of Method of manufacturing an integrated semiconductor device according to claim.
のトランジスタがそれぞれ配置される領域の間で上記第
２の工程の除去のときに除去されることを特徴とする請
求項１３記載の集積半導体装置の製造方法。14. The vertical thin film is removed at the time of the removal of the second step at least between regions where the two transistors are arranged, respectively. Manufacturing method of integrated semiconductor device.
スタの間が連続した構造であることを特徴とする請求項
１３記載の集積半導体装置の製造方法。15. The method of manufacturing an integrated semiconductor device according to claim 13, wherein the vertical thin film has a structure in which the two transistors are continuous.
膜を有するトランジスタを少なくとも２個具備し、該２
個のトランジスタは、不活性領域を介して上記縦型の薄
膜の長手方向に隣接し、上記縦型の薄膜は、それぞれの
所望の部分の両側にゲート絶縁膜を介してゲート電極が
形成されて上記トランジスタのチャネルを構成し、上記
２個のトランジスタの一方のチャネルを構成する縦型の
薄膜の長手方向の延長上に、上記トランジスタの他方の
チャネルを構成する縦型の薄膜が配置されていることを
特徴とする集積半導体装置。16. At least two transistors each having a vertical thin film arranged on an insulating film on a substrate are provided.
The transistors are adjacent to each other in the longitudinal direction of the vertical thin film via an inactive region, and the vertical thin film has a gate electrode formed on both sides of each desired portion via a gate insulating film. A vertical thin film forming the other channel of the transistor is arranged on the longitudinal extension of the vertical thin film forming the channel of the transistor and forming one channel of the two transistors. An integrated semiconductor device characterized by the above.
スタの間が連続した構造であることを特徴とする請求項
１６記載の集積半導体装置の製造方法。17. The method of manufacturing an integrated semiconductor device according to claim 16, wherein the vertical thin film has a structure in which the two transistors are continuous.
板上の絶縁膜上に配置され、少なくとも２個のトランジ
スタが、不活性領域を介して上記縦型の薄膜の長手方向
に隣接した構造を具備し、上記縦型の薄膜の内の所望の
一つは、上記２個のトランジスタの一方の領域にあり、
該所望の一つの縦型の薄膜の長手方向の延長上で、か
つ、上記トランジスタの他方の領域の上に、さらに上記
縦型の薄膜が配置されていることを特徴とする集積半導
体装置。18. A vertical thin film arranged with a period is arranged on an insulating film on a substrate, and at least two transistors are adjacent to each other in the longitudinal direction of the vertical thin film via an inactive region. And a desired one of the vertical thin films is provided in one region of the two transistors.
An integrated semiconductor device, wherein the vertical thin film is further disposed on an extension of the desired one vertical thin film in the longitudinal direction and on the other region of the transistor.
方のトランジスタの領域の上の縦型の薄膜は、その間が
連続した縦型の薄膜であることを特徴とする請求項１８
記載の集積半導体装置。19. The desired vertical thin film and the vertical thin film above the other transistor region are continuous vertical thin films.
The integrated semiconductor device described.
方のトランジスタの領域の上の縦型の薄膜は、それぞれ
の所望の部分の両側にゲート絶縁膜を介してゲート電極
が形成されて上記一方及び他方のトランジスタのチャネ
ルをそれぞれ構成することを特徴とする請求項１８又は
１９記載の集積半導体装置。20. A gate electrode is formed on both sides of a desired portion of each of the desired one vertical thin film and the vertical thin film on a region of the other transistor, with a gate insulating film interposed therebetween. 20. The integrated semiconductor device according to claim 18 or 19, wherein the channels of the one and the other transistors are configured respectively.
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