JP2003223357A

JP2003223357A - 円環状アドレスバッファのアドレス生成装置およびこれを備えた集積回路

Info

Publication number: JP2003223357A
Application number: JP2002019152A
Authority: JP
Inventors: Koki Shu; 宏基鄒
Original assignee: Macronix International Co Ltd
Current assignee: Macronix International Co Ltd
Priority date: 2002-01-28
Filing date: 2002-01-28
Publication date: 2003-08-08
Anticipated expiration: 2022-01-28
Also published as: JP4142299B2

Abstract

(57)【要約】【課題】集積回路の円環状バッファの設計におけるメ
モリ使用効率および柔軟性を改善する。【解決手段】現在アドレスＡ、アドレスオフセット
Ｍ、バッファ長Ｌおよび制御信号を受信する入力と、
Ａ、Ｍ、およびＬに応じて、暗示下限境界を有するバッ
ファの第１のメモリアドレスと暗示上限境界を有するバ
ッファの第２のメモリアドレスとを計算するように構成
された論理とを含むデュアルモードアドレス生成器が提
供される。第１および第２のメモリアドレスの１つは制
御信号に応じて提供される。第１のメモリアドレスは、
暗示下限アドレス境界Ｘを有し、Ｘから（Ｘ＋Ｌ）まで
のアドレスを含む第１の円環状バッファの現在アドレス
Ａ＋アドレスオフセットＭと一致し、第２のメモリアド
レスは、暗示上限アドレス境界Ｙを有し、Ｙから（Ｙ―
Ｌ）までのアドレスを含む第２の円環状バッファの現在
アドレスＡ＋アドレスオフセットＭと一致する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリアドレッシ
ングに係り、特に、デジタル信号プロセッサなどのデジ
タル・システムで使用される円環状バッファのアドレッ
シングに関する。

【０００２】

【従来の技術】モジュロアドレッシングとも呼ばれるサ
ーキュラアドレッシングは、デジタル信号処理および他
のデータ処理アプリケーションでよく使用される。サー
キュラアドレッシングが適用される円環状バッファにお
いては、そのバッファに１つのアドレス範囲が割当てら
れる。円環状バッファのアドレスを生成する際に、オフ
セット値が現在アドレスを増分し、次のアドレスを生成
する。現在アドレスとオフセット値の合計が割当てられ
たアドレス範囲外のアドレスを示す場合には、次のアド
レスは円環状バッファの反対の境界にラップアラウンド
する。

【０００３】従来技術では、円環状バッファのアドレス
を生成する種々の提案がなされている。サーキュラアド
レッシングを実行する通常の方法では、割当てられたア
ドレス範囲の上限および下限境界を設定する２つの明示
パラメータを規定する。この方法では、ユーザは利用可
能なメモリの無制限の位置にバッファを規定できる柔軟
性を有する。しかし、この方法だと、境界を記憶するレ
ジスタや、次のアドレスを計算する比較的複雑な論理が
必要になる。アドレス生成は特定の設計のクリティカル
パスにあるので、必要とされるパラメータの数を減ら
し、論理を単純化することが望ましい。

【０００４】円環状バッファのアドレス生成に関する別
の提案がレスゲン（Roesgen）による発明の米国特許第
４，８００，５２４号に記載されている。レスゲン特許
の提案においては、バッファは、単一のバッファ長パラ
メータおよび円環状バッファの現在アドレスによって規
定される。円環状バッファの下限境界は、現在アドレス
の低位のNビットをゼロに置換えることによって、現在
アドレスおよびバッファから暗示される。ここで、N
は、バッファ長を２進法で表した時に先頭の（１番左）
1があるビット位置である。円環状バッファの上限境界
は、暗示下限境界プラスバッファ長として規定される。
この方法は、上限および下限境界を設定する明示パラメ
ータを必要とする方法より簡単に実行できる。しかし、
利用可能な境界の組に制限があるため、メモリ使用状況
が効率的でない。

【０００５】サーキュラアドレス生成に関する別の提案
が、従来技術として、レーン（Lane）による発明の米国
特許第４，２０２，０３５号、テーバー（Taber）によ
る発明の米国特許第４，８０９，１５６号、キャザーウ
ッド（Catherwood）らによる発明の米国特許第５，２４
９，１４８号、およびシュリダール（Shridhar）らによ
る米国特許第５，３８１，３６０号に記載されている。

【０００６】

【発明が解決しようとする課題】サーキュラアドレッシ
ングに頼るデジタル信号処理アプリケーションが複雑化
するにつれて、柔軟性を改善し、上記アプリケーション
用のアドレス生成器のコストを削減する必要性が増大し
てきている。

【０００７】

【課題を解決するための手段】本発明によれば、メモリ
に円環状アドレスバッファのアドレスを生成する装置が
提供され、この装置においては、円環状バッファの上限
境界が現在アドレスから暗示される。この提案を、単独
で、そして暗示下限境界に頼る円環状バッファとの併用
で適用すれば、メモリ使用状況、および集積回路や処理
システムの円環状バッファ設計における柔軟性が改善で
きる。

【０００８】本発明によるアドレス生成器の１つの実施
形態は、現在アドレスA、アドレスオフセットM、バッフ
ァ長L、および制御信号を受信する入力と、メモリ内の
場所を示す第１のメモリアドレスおよび第２のメモリア
ドレスを、A、M、およびLに応じて計算するように構成
された論理とを含む。第１および第２のメモリアドレス
の１つが、制御信号に応じて提供される。前記第１のメ
モリアドレスが、アドレス境界Ｘを有し、Ｘから（Ｘ＋
Ｌ）までのアドレスを含む第１の円環状バッファの前記
現在アドレスＡと前記アドレスオフセットＭの和と一致
し、前記第２のメモリアドレスが、アドレス境界Ｙを有
し、Ｙから（Ｙ―Ｌ）までのアドレスを含む第２の円環
状バッファの前記現在アドレスＡと前記アドレスオフセ
ットＭの和と一致する。

【０００９】バッファ長Ｌは、２進数で表した時にビッ
ト位置Ｎに先頭の１を有する値である。暗示下限アドレ
ス境界Ｘが前記現在アドレスＡの低位のＮビットを０で
置換することによって計算される。暗示上限アドレス境
界Ｙが前記現在アドレスＡの低位のＮビットを１で置換
することによって計算される。各種の実施形態におい
て、前記入力はＡ、ＭおよびＬを格納するレジスタを含
む。制御信号も１つのレジスタに格納できるし、オフセ
ット値Ｍなどの他のパラメータの１つと共有されるレジ
スタ内に格納することもできる。

【００１０】１つの実施形態では、アドレス生成器が使
用する論理は、キャリーアウト信号によって和Ａ＋Ｍに
等しい第１の出力を生成する第１の加算器と、前記Ｍの
符号が正数である時に第１のラップアドレス和（Ａ＋
Ｍ）−（Ｌ＋１）に等しいか、または前記Ｍの符号が負
数である時に第２のラップアドレス和（Ａ＋Ｍ）＋（Ｌ
＋１）に等しい第２の出力を、キャリーアウト信号によ
って生成する第２の加算器とを含む。選択論理は、前記
第１および第２の加算器からの前記キャリーアウト信号
に応じて前記第１の出力または前記第２の出力を選択す
る。１つの好適な実施形態では、前記第１および第２の
加算器は、暗示下限アドレス境界を有する円環状バッフ
ァと、暗示上限アドレス境界を有する円環状バッファと
に使用される共有論理である。

【００１１】さらに別の実施形態では、Ｌがビット位置
Ｎに先頭の１を有し、暗示下限アドレス境界Ｘが前記現
在アドレスＡの低位のＮビットを０で置換することによ
って計算され、暗示上限アドレス境界Ｙが前記現在アド
レスＡの低位のＮビットを１で置換することによって計
算される。第１および第２の加算器は複数のビット位置
に対してキャリーアウト信号を生成し、セレクタはＬに
反応して、この論理において使用される加算器にＮ番目
のビット位置からのキャリーアウト信号を提供する。し
たがって、この実施形態では、選択論理は前記第１およ
び第２の加算器のＮ番目のビット位置からの前記キャリ
ーアウト信号に応じて、前記第１の出力または前記第２
の出力を選択するように動作可能である。

【００１２】暗示下限アドレス境界および暗示上限アド
レス境界の両方が使用される実施形態では、選択論理
が、前記制御信号が前記第１のメモリアドレスに対して
設定され、前記アドレスオフセットが正数であり、前記
第１の加算器からの前記キャリーアウトも前記第２の加
算器からの前記キャリーアウトも１でない場合、また
は、前記制御信号が前記第１のメモリアドレスに対して
設定され、前記アドレスオフセットが負数であり、前記
第１の加算器からの前記キャリーアウトが１である場
合、または、前記制御信号が前記第２のメモリアドレス
に対して設定され、前記アドレスオフセットが正数であ
り、前記第１の加算器からの前記キャリーアウトが０で
ある場合、または、前記制御信号が前記第２のメモリア
ドレスに対して設定され、前記アドレスオフセットが負
数であり、前記第１の加算器および前記第２の加算器の
両方からの前記キャリーアウトが１である場合に、前記
第１の加算器の出力を選択し、前記制御信号が前記第１
のメモリアドレスに対して設定され、前記アドレスオフ
セットが正数であり、前記第１の加算器または前記第２
の加算器の少なくとも１つからの前記キャリーアウトが
１である場合、または、前記制御信号が前記第１のメモ
リアドレスに対して設定され、前記アドレスオフセット
が負数であり、前記第１の加算器からの前記キャリーア
ウトが０である場合、または、前記制御信号が前記第２
のメモリアドレスに対して設定され、前記アドレスオフ
セットが正数であり、前記第１の加算器からの前記キャ
リーアウトが１である場合、または、前記制御信号が前
記第２のメモリアドレスに対して設定され、前記アドレ
スオフセットが負数であり、前記第１の加算器または前
記第２の加算器の少なくとも１つからの前記キャリーア
ウトが０である場合に、前記第２の加算器の出力を選択
するように構成される。

【００１３】暗示上限アドレス境界だけが使用される実
施形態では、選択論理は、前記アドレスオフセットが正
数であり、前記第１の加算器からの前記キャリーアウト
が０である場合、または、前記アドレスオフセットが負
数であり、前記第１の加算器および前記第２の加算器の
両方からの前記キャリーアウトが１である場合に、前記
第１の加算器の出力を選択し、前記アドレスオフセット
が正数であり、前記第１の加算器からの前記キャリーア
ウトが１である場合、または、前記アドレスオフセット
が負数であり、前記第１の加算器または前記第２の加算
器の少なくとも１つからの前記キャリーアウトが０であ
る場合に、前記第２の加算器の出力を選択するよう構成
される。

【００１４】本発明は、プロセッサコアと、現在アドレ
スＡ、オフセット値Ｍおよびバッファ長Ｌを格納するレ
ジスタファイルと、メモリと、前記メモリのアドレス生
成器とを含む集積回路によっても具現化される。本発明
による実施形態では、上述のように、アドレス生成器
は、暗示上限アドレス境界だけを使用するか、または暗
示上限アドレス境界と暗示下限アドレス境界との組合せ
を使用するように構成される。本発明の別の態様および
利点については、図を参照して以下で説明する。

【００１５】

【発明の実施の形態】図１から６について、本発明の実
施形態を詳細に説明する。図１は、本発明のアドレス生
成器を備えた集積回路プロセッサの簡略図である。集積
回路装置１０は、プログラムメモリ１１、データメモリ
１４、およびプロセッサコア１２を含み、プロセッサコ
ア１２は、データメモリアドレスのための円環状アドレ
ス生成器１５、円環状バッファプログラムレジスタを含
むレジスタファイル１３、および、命令解読器、ALUな
ど他の論理素子を含む。本発明による円環状アドレス生
成器１５は、（L＋１）の長さを有し、暗示上限境界あ
るいは結合暗示上下限境界に準拠可能な選択可能境界ベ
ースを有する、データメモリ１４のバッファを管理す
る。

【００１６】例えば、プロセッサ１２はプログラムメモ
リ１１からの命令を実行する。命令には直接アドレス命
令および間接アドレス命令が含まれる。間接アドレス命
令はレジスタファイル１３の円環状バッファプログラム
レジスタに依存する。１つの実施形態には、４組の円環
状バッファプログラムレジスタがあり、それぞれが、現
在アドレスAを格納する第１のレジスタ、オフセット値M
を格納する第２のレジスタ、およびバッファ長の値Lを
格納する第３のレジスタを含む。上限および下限アドレ
ス境界の両方をサポートするこの実施形態では、各アク
セスにおいて、上限アドレス境界バッファと下限アドレ
ス境界バッファのどちらが使用されているかを示す上限
／下限制御信号が提供される。上限／下限制御信号を、
サーキュラアドレッシングを使用する命令の一部とし
て、または、オフセット値Mがレジスタの低次ビットの
みを使用する値に限定される時には、オフセット値Mを
格納するレジスタの高ビットとして独立に提供しても良
い。

【００１７】例えば、命令“ｌｄｘ１，aｒ２，ｍ２”
はプロセッサコア１２の解読器に解釈され、レジスタフ
ァイルのレジスタｘ１にメモリデータがロードされる。
このメモリデータは、１組の円環状バッファプログラム
レジスタの現在アドレスAを格納しているレジスタaｒ２
が指定するアドレスから、この円環状バッファプログラ
ムレジスタのレジスタｍ２に格納されているオフセット
値Mに増分されて取出される。この円環状バッファプロ
グラムレジスタのバッファ長の値Lを格納するレジスタl
２は、プロセッサ１２により事前に構成されるか、別の
方法で構成される。１つの実施形態で、１６ビットアド
レスのバッファ長の値Lを１６進法のｆｆｆｆに設定し
た場合には、対応する組の円環状バッファプログラムレ
ジスタのレジスタを指定する間接アドレス命令に応じ
て、リニアアドレッシングが使用される。

【００１８】図２（ａ）から（ｃ）は、それぞれ、暗示
下限アドレス境界、暗示上限アドレス境界、および結合
上下限アドレス境界を使用するサーキュラアドレッシン
グの実施形態を示す。図２（ａ）は従来技術による暗示
下限アドレス境界アプローチであり、円環状バッファ１
および２を備える。この例では、円環状バッファ１は長
さＬ＋１＝１０を有し、そのアロケーションは０ａ００
（１６進法）から０ａ０９（１６進法）である。円環状
バッファ２の長さＬ＋１を、ユーザが６にしたいと仮定
しよう。０ａ０ａ（１６進法）および０ａ０ｆ（１６進
法）間のアドレスセットの長さは６に等しいが、このア
ドレスセットを円環状バッファ２に使用することはでき
ない。なぜなら、このアドレスセットは、下限３が０で
ある暗示下限境界を有するに違いないからである。した
がって円環状バッファ２は０ａ１０（１６進法）および
０ａ１５（１６進法）間に配置され、０ａ０ａ（１６進
法）および０ａ０ｆ（１６進法）間に未使用領域を残し
てしまう。

【００１９】図２（ｂ）は、本発明の暗示上限アドレス
境界アプローチを示す。円環状バッファ１および２が示
れている。この場合には、上限アドレス境界が暗示され
る。したがって、円環状バッファ１は、長さＬ＋１＝１
０を有し、そのアロケーションは０ａ０６（１６進法）
から０ａ０ｆ（１６進法）である。この例では、ユーザ
は長さＬ＋１＝６を有する円環状バッファ２を定義す
る。最もコンパクトで、バッファ１に最も近いアロケー
ションは、バッファ２を暗示上限境界ベースによって０
ａ１７（１６進法）および０ａ１２（１６進法）間に配
置する。これでも、まだ、バッファ１および２間に未使
用領域が残ってしまう。

【００２０】図２（ｃ）には、暗示下限アドレス境界を
有する円環状バッファ１、および暗示上限アドレス境界
を有する円環状バッファ２が示され、両者間に未使用領
域のない構成である。この例では、円環状バッファ１は
長さＬ＋１＝１０を有する。０ａ００（１６進法）およ
び０ａ０９（１６進法）間の現在アドレスＡに対して、
円環状アドレス生成器は０ａ００（１６進法）から０ａ
０９（１６進法）の範囲内に次のアドレスを生成する。
この例では、長さＬ＋１＝６の円環状バッファ２は暗示
上限アドレス境界０ａ０ｆ（１６進法）を有する。この
円環状バッファ２へのアクセスには０ａ０ｆ（１６進
法）および０ａ０ａ（１６進法）間の現在アドレスが使
用され、円環状アドレス生成器は０ａ０ｆ（１６進法）
および０ａ０ａ（１６進法）の範囲内に次のアドレスを
生成する。図からわかるように、これら２つの円環状バ
ッファは、両者間に未使用領域が存在しないように構成
できる。

【００２１】暗示下限境界を有するバッファおよび暗示
上限アドレス境界を有するバッファのアドレス生成論理
を、図３および４を参照して以下で説明する。暗示下限
境界を有するバッファを選択する場合、この暗示下限境
界は現在アドレスＡの低位のＮビットに０を挿入するこ
とによって決定される。ここで、値Ｎは、バッファ長パ
ラメータＬの先頭の“１”があるビット位置である。こ
の値Ｎは、式２＾（Ｎ−１）＜＝Ｌ＜２＾Ｎによって表
すこともできる。この方法に従えば、下限境界は２＾Ｎ
の任意のマルチプルに設定できる。このバッファの下限
境界は、左のＡの高位のＷ−Ｎビットに右の低位のＮビ
ットに０を連結することによって指定される。ここで、
Ｗはメモリに使用されるアドレスビットの数である。下
限境界が決定されると、長さＬ＋１のバッファの下限境
界にＬを加えることによって決定される。つまり、上限
境界は左のＡの高位のＷ−Ｎビットに右のＬの低位のＮ
ビットを連結して指定される。

【００２２】例えば：Ｗ＝１６で、Ｌが００００００
００００１０１０１１（２進数で１６ビット）、こ
のバッファに対する現在アドレスＡが００１１１００
１０１０１１１１０であるケースを考える。Ｌの先頭
の１がビット位置６にあるので、Ｎ＝６である。暗示下
限境界は００１１１００１０１００００００であ
り、暗示上限境界は００１１１００１０１１０１
０１１である。

【００２３】説明の簡略化のため、Ａ、上限境界および
下限境界から高位のＷ−Ｎビットを除外し、Ａの低位の
Ｎビットを表すのにＩを、下限境界を表すのに０を、そ
して上限境界を表すのにＬを使用する。Ｍは、現在アド
レスＩと次の目的のアドレスとの間のオフセットであ
る。Ｍは符号の付いた数であり、正数または負数であ
る。Ｍが正数の場合、円環状アドレス生成器が使用する
論理に関して、次の３つの状態が考えられる。（１）Ｉ
＋Ｍ＞＝２＾Ｎの場合、（２）Ｉ＋Ｍ＞＝Ｌ＋１の場
合、および（３）Ｉ＋Ｍ＜Ｌ＋１の場合である。

【００２４】Ｍが正数で、Ｉ＋Ｍ＞＝２＾Ｎである状態
１の場合。絶対アドレス（Ｉ＋Ｍ）が上限境界Ｌを上回
る。次のアドレスを円環状バッファの低位領域にラップ
させる必要がある。次の目的のアドレスＩは、絶対アド
レス（Ｉ＋Ｍ）からバッファ長（Ｌ＋１）を差し引くこ
とにより計算できる。その式はＩ＋Ｍ−（Ｌ＋１）であ
り、２の補体系ではＩ＋Ｍ＋（Ｌ＼）に変換される。

【００２５】Ｍが正数で、Ｉ＋Ｍ＞＝Ｌ＋１である状態
２の場合。絶対アドレス（Ｉ＋Ｍ）は、再び上限境界Ｌ
を上回る。次のアドレスをバッファの低位領域にラップ
させる必要がある。次の目的のアドレスＩは、絶対アド
レスからバッファ長を差し引くことにより計算できる。
その式は状態（１）の場合と同様、Ｉ＋Ｍ−（Ｌ＋１）
であり、２の補体系ではＩ＋Ｍ＋（Ｌ＼）となる。

【００２６】Ｍが正数で、Ｉ＋Ｍ＜Ｌ＋１である状態３
の場合。絶対アドレスＩ＋Ｍが上限境界Ｌを上回らな
い。したがって、次の目的のアドレスＩはＩ＋Ｍに等し
い。ハードウェア実行の際、状態１（Ｉ＋Ｍ＞＝２＾
Ｎ）はＩ＋Ｍから生成されるキャリーアウトによって示
され、状態２（Ｉ＋Ｍ＞＝Ｌ＋１）はＩ＋Ｍ＋（Ｌ＼）
から生成されるキャリーアウトによって示される。状態
３はＩ＋Ｍから生成されるキャリーアウトがない場合に
示される。

【００２７】Ｍが負数の場合、円環状アドレス生成器が
使用する論理に関して、次の２つの状態が考えられる。
（１）Ｉ＋Ｍ＜０の場合、および（２）Ｉ＋Ｍ＞＝０の
場合である。Ｍが負数で、Ｉ＋Ｍ＜０である状態１の場
合。絶対アドレス（Ｉ＋Ｍ）は円環状バッファの下限境
界０を下回る負数である。次のアドレスを円環状バッフ
ァの高位領域にラップさせる必要がある。次の目的のア
ドレスＩは、絶対アドレス（Ｉ＋Ｍ）にバッファ長Ｌ＋
１を加えることにより計算できる。その式はＩ＋Ｍ＋Ｌ
＋１である。

【００２８】Ｍが負数で、Ｉ＋Ｍ＞＝０である状態２の
場合。絶対アドレス（Ｉ＋Ｍ）は下限境界０を上回る。
したがって、目的のアドレスＩはＩ＋Ｍに等しくなる。
ハードウェア実行の際、Ｍが負数の状態１（Ｉ＋Ｍ＜
０）はＩ＋Ｍから生成されるキャリーアウトがないこと
により示される。Ｍが負数の状態２（Ｉ＋Ｍ＞＝０）は
Ｉ＋Ｍから生成されるキャリーアウトによって示され
る。

【００２９】したがって、暗示下限アドレス境界円環状
バッファのハードウェア実行は、図３に示すように論理
的に実行される。図３の論理は、第１の加算器２０１お
よび第２の加算器２０２を含む。第１の加算器２０１へ
の入力には、値ＩおよびＭがある。この中で絶対アドレ
スと呼ばれる第１の加算器２０１の出力が、ライン２０
７に供給され、Ｉ＋Ｍに等しい。加算器２０１からのキ
ャリーアウト信号がライン２０６に供給される。第２の
加算器２０２への入力には、排他的ＮＯＲゲート２０３
の出力および第１の加算器２０１からライン２０７への
出力がある。排他的ＮＯＲゲート２０３への入力には、
長さの値ＬおよびアドレスオフセットＭの符号ビットが
ある。第２の加算器２０２は、Ｍの符号ビットをキャリ
ーインとしてライン２１１から受信する。この中でラッ
プアドレスと呼ばれる第２の加算器２０２の出力は、ラ
イン２０９に供給される。マルチプレクサ２１３は、入
力として、ライン２０７から絶対アドレスを、ライン２
０９からラップアドレスを受信し、次の目的のアドレス
をライン２１０へ供給する。計算された絶対アドレスお
よびラップアドレスのどちらが出力として供給されるか
を示す制御信号が、ライン２１２からマルチプレクサ２
１３に供給される。ライン２１２の信号は、マルチプレ
クサ２１４の出力から供給され、このマルチプレクサ２
１４は、ライン２１１からのＭの符号ビットに応じて動
作し、Ｍの符号ビットが１（Ｍが負数）である場合と、
Ｍの符号ビットが０（Ｍが正数）である場合とに対して
論理を選択する。

【００３０】Ｍの符号ビットが１である場合には、イン
バータ２０５の出力が制御信号としてライン２１２に供
給される。インバータ２０５の入力は、第１の加算器２
０１からライン２０６へのキャリーアウト信号である。
したがって、Ｍの符号ビットが１の場合、第１の加算器
２０１のキャリーアウトが０ならばラップアドレスが選
択され、第１の加算器２０１のキャリーアウトが１なら
ば絶対アドレスが選択される。

【００３１】Ｍの符号ビットが０である場合には、ＯＲ
ゲート２０４の出力が制御信号としてライン２１２に供
給される。ＯＲゲート２０４の入力は、第２の加算器２
０２からライン２０８へのキャリーアウト信号と、第１
の加算器２０１からライン２０６へのキャリーアウト信
号とを含む。したがって、Ｍの符号ビットが０の場合、
ライン２０６および２０８のキャリーアウト信号の少な
くとも１つが１ならばラップアドレスが選択される。Ｍ
の符号ビットが０の場合、ライン２０６および２０８の
キャリーアウト信号の両方が０ならば絶対アドレスが選
択される。

【００３２】暗示上限境界を有するバッファが選択され
る場合には、暗示上限境界は、現在アドレスＡの低位の
Ｎビットに１を連結することによって決定される。ここ
で、Ｎは長さパラメータＬの先頭の“１”があるビット
位置である。Ｎは式２＾（Ｎ−１）＜＝Ｌ＜２＾Ｎによ
っても決定できる。つまり、上限境界は２＾Ｎの任意の
マルチプルに設定できる。Ｗビットを含むこのバッファ
のアドレスＡは、このバッファの上限および下限境界を
位置決めするのに使用できる。このバッファの上限境界
は、左のＡの高位のＷ−Ｎビットに右の低位のＮビット
に１を連結することによって指定される。上限境界が決
定されると、下限境界はその上限境界からＬを差し引く
ことによって決定される。したがって、下限境界は左の
Ａの高位のＷ−Ｎビットに右の（Ｌ＼）の低位のＮビッ
トを連結して指定される。ここで、Ｌ＼はＬの１の補数
である。

【００３３】例えば：Ｗ＝１６で、Ｌが００００００
００００１０１０１１（２進数で１６ビット）、こ
のバッファに対する現在アドレスＡが００１１１００
１０１０１１１１０であるケースを考える。この場合
Ｎ＝６であり、暗示上限境界は００１１１００１０
１１１１１１１であり、暗示下限境界は００１１１０
０１０１０１０１００である。

【００３４】前述のように説明の簡略化のため、Ａ、上
限境界および下限境界から高位のＷ−Ｎビットを除外
し、Ａの低位のＮビットを表すのにＩを、上限境界を表
すのにＦを、そして下限境界を表すのに（Ｌ＼）を使用
する。Ｍは、現在アドレスＩと次の目的のアドレスとの
間のオフセットである。Ｍは符号の付いた数であり、正
数または負数である。

【００３５】Ｍが正数の場合、円環状アドレス生成器が
使用する論理に関して、次の２つの状態が考えられる。
（１）Ｉ＋Ｍ＞＝Ｆ＋１の場合、および（２）Ｉ＋Ｍ＜
Ｆ＋１の場合である。Ｍが正数で、Ｉ＋Ｍ＞＝Ｆ＋１あ
る状態１の場合。絶対アドレス（Ｉ＋Ｍ）が上限境界
（Ｆ、すべて１）を上回る。次のアドレスをバッファの
低位領域にラップさせる必要がある。目的の（ラップ）
アドレスＩは、絶対アドレスからバッファ長を差し引く
ことにより計算できる。その式はＩ＋Ｍ−（Ｌ＋１）で
あり、２の補体系ではＩ＋Ｍ＋（Ｌ＼）に等しい。Ｍが
正数で、Ｉ＋Ｍ＜Ｆ＋１である状態２の場合。絶対アド
レス（Ｉ＋Ｍ）は、上限境界Ｆを上回らない。したがっ
て、目的のアドレスＩはＩ＋Ｍに等しい。

【００３６】ハードウェア実行の際、状態１（Ｉ＋Ｍ＞
＝Ｆ＋１）はＩ＋Ｍから生成されるキャリーアウトによ
って示され、状態２（Ｉ＋Ｍ＞＝Ｌ＋１）はＩ＋Ｍから
生成されるキャリーアウトがないことによって示され
る。Ｍが負数の場合、円環状アドレス生成器が使用する
論理に関して、次の３つの状態が考えられる。（１）Ｉ
＋Ｍ＜０の場合、（２）Ｉ＋Ｍ＜（Ｌ＼）０の場合、お
よび（３）Ｉ＋Ｍ＞＝（Ｌ＼）の場合である。

【００３７】Ｍが負数で、Ｉ＋Ｍ＜０である状態１の場
合。絶対アドレス（Ｉ＋Ｍ）は負数であり、円環状バッ
ファの下限境界（Ｌ＼）を下回る。したがって、次の目
的のアドレスをバッファの高位領域にラップさせる必要
がある。次の目的の（ラップ）アドレスＩは、絶対アド
レスにバッファ長を加えることにより計算できる。その
式はＩ＋Ｍ＋Ｌ＋１である。Ｍが負数で、Ｉ＋Ｍ＜（Ｌ
＼）である状態２の場合。絶対アドレスは再び円環状バ
ッファの下限境界（Ｌ＼）を下回る。したがって、次の
目的の（ラップ）アドレスＩはＩ＋Ｍ＋Ｌ＋１になる。
Ｍが負数で、Ｉ＋Ｍ＞＝（Ｌ＼）である状態３の場合。
絶対アドレス（Ｉ＋Ｍ）が下限境界（Ｌ＼）を下回らな
い。したがって、目的のアドレスＩはＩ＋Ｍに等しい。

【００３８】ハードウェア実行については、Ｍが負数で
ある状態１（Ｉ＋Ｍ＜０）はＩ＋Ｍから生成されるキャ
リーアウトが無いことによって示すことができ、Ｍが負
数である状態２（Ｉ＋Ｍ＜（Ｌ＼））はＩ＋Ｍ＋Ｌ＋１
から生成されるキャリーアウトが無いことによって示す
ことができる。

【００３９】したがって、暗示上限アドレス境界円環状
バッファのハードウェア実行は、図４に示すように論理
的に実行される。図４の論理は、第１の加算器３０１お
よび第２の加算器３０２を含む。第１の加算器３０１へ
の入力には、値ＩおよびＭがある。この中で絶対アドレ
スと呼ばれる第１の加算器３０１の出力が、ライン３０
７に供給され、Ｉ＋Ｍに等しい。加算器３０１からのキ
ャリーアウト信号がライン３０６に供給される。第２の
加算器３０２への入力には、排他的ＮＯＲゲート３０３
の出力および第１の加算器３０１からライン３０７への
出力がある。排他的ＮＯＲゲート３０３への入力には、
長さの値ＬおよびアドレスオフセットＭの符号ビットが
ある。第２の加算器３０２は、Ｍの符号ビットをキャリ
ーインとしてライン３１１から受信する。この中でラッ
プアドレスと呼ばれる第２の加算器３０２の出力は、ラ
イン３０９に供給される。マルチプレクサ３１３は、入
力として、ライン３０７から絶対アドレスを、ライン３
０９からラップアドレスを受信し、次の目的のアドレス
をライン３１０へ供給する。計算された絶対アドレスお
よびラップアドレスのどちらが出力として供給されるか
を示す制御信号が、ライン３１２からマルチプレクサ３
１３に供給される。ライン３１２の信号は、マルチプレ
クサ３１４の出力から供給され、このマルチプレクサ３
１４は、ライン３１１からのＭの符号ビットに応じて動
作し、Ｍの符号ビットが１（Ｍが負数）である場合と、
Ｍの符号ビットが０（Ｍが正数）である場合とに対して
論理を選択する。

【００４０】Ｍの符号ビットが１である場合には、ＮＡ
ＮＤゲート３０５の出力が制御信号としてライン３１２
に供給される。ＮＡＮＤゲート３０５の入力は、第１の
加算器３０１からライン３０６へのキャリーアウト信号
と、第２の加算器３０２からライン３０８へのキャリー
アウト信号とを含む。したがって、Ｍの符号ビットが１
の場合、第１の加算器３０１および第２の加算器３０２
の少なくとも１つのキャリーアウト信号が０ならばラッ
プアドレスが選択され、第１の加算器３０１および第２
の加算器３０２のキャリーアウト信号の両方が１ならば
絶対アドレスが選択される。

【００４１】Ｍの符号ビットが０である場合には、第１
の加算器３０１のライン３０６へのキャリーアウトが制
御信号としてライン３１２に供給される。したがって、
Ｍの符号ビットが０の場合、ライン３０６のキャリーア
ウト信号が１ならばラップアドレスが選択される。Ｍの
符号ビットが０の場合、ライン３０６のキャリーアウト
信号が０ならば絶対アドレスが選択される。

【００４２】図５は、２つの加算器４０１、４０２が下
限境界スキームおよび上限境界スキームによって共有さ
れた、考えられる１つの実施形態のブロック図である。
この装置には、４つの入力と１つの出力とがある。入力
は：１．バッファ長Ｌ４０９、これはプログラム値である
（実際のバッファ長はＬ＋１である）。２．現在アクセスアドレスＡ４０７、円環状バッファの
境界はＡおよびＬにおいて暗示的である。３．現在アドレス４０７および目的のアドレス４１４の
間のオフセットＭ４０８。Ｍは符号付きの値である。Ｍ
の絶対値はＬより大きくない。４．ライン４３１からのプログラム可能制御信号。これ
は、暗示下限境界または暗示上限境界に基づいたバッフ
ァを使用すべきか否かを選択するために使用される。出
力は：１．次の目的のアドレス４１４。これは、次のアドレス
生成のために現在アドレス４０７として使用される。

【００４３】加算器４０１は、Ａ４０７とＭ４０８との
加算を実行し、その和４１２―絶対アドレスを生成し、
各ビット荷重からキャリーアウト４１９を生成する。Ｘ
ＮＯＲ４０３は、Ｍ４０８の符号ビット４１０が０に等
しい場合に、Ｌ４０９の逆を取るために使用される。Ｍ
４０８の符号ビット４１０が１に等しい場合には、ＸＮ
ＯＲ４０３の出力４１１がＬ４０９に等しくなる。加算
器４０２は、絶対アドレス４１２、ＸＮＯＲ４０３の出
力４１１、および最下位のビットにおいてＭ４０８の符
号ビット４１０に等しいキャリーインの加算を実行し、
その和４１３−ラップアドレスと、各ビット荷重からキ
ャリーアウト４２０とを生成する。目的のアドレス４１
４は、制御信号４１８を使用してマルチプレクサ４０４
によって絶対アドレス４１２またはラップアドレス４１
３から選択される。プライオリティセレクタ４２１は、
Ｌ４０９の先頭の“１”を検出することによって加算器
４０１のキャリーアウト４１９からＮ番目のビットのキ
ャリーアウトを出力４１５として選択する。プライオリ
ティセレクタ４２２は、Ｌ４０９に応じてよって加算器
４０２のキャリーアウト４２０からＮ番目のビットのキ
ャリーアウトを出力４１６として選択する。ワイヤ４３
１は、マルチプレクサ４２３の２つの入力の１つを選択
するのに使用され、ワイヤ４３１が０に等しい場合に
は、制御信号４１８はワイヤ４２５から受信したものと
なる。これは、このバッファが下限境界基準として定義
されていることも意味する。また、ワイヤ４２４が選択
されたなら、そのバッファは上限境界に基づいている。

【００４４】ワイヤ４３１が０の場合には、このバッフ
ァは下限境界に基づいている。Ｍが正数であれば、ワイ
ヤ４２８が、マルチプレクサ４２６、ワイヤ４２５、お
よびマルチプレクサ４２３によって制御信号４１８とし
て選択される。加算器４０１が生成し、プライオリティ
セレクタ４２１を通過したキャリーアウト４１５、また
は、加算器４０２が生成し、プライオリティセレクタ４
２２を通過したキャリーアウト４１６の少なくとも１つ
が設定されれば、加算器４０２の和４１３（ラップアド
レス）がマルチプレクサ４０４によって目的のアドレス
４１４として選択される。ＯＲ機能がＯＲゲート４３０
によって実行される。ワイヤ４２８はＯＲゲート４３０
の出力であり、マルチプレクサ４２６の入力でもある。
Ｍが負数であれば、ワイヤ４２７が、マルチプレクサ４
２６、ワイヤ４２５、およびマルチプレクサ４２３によ
って制御信号４１８として選択される。加算器４０１が
生成し、プライオリティセレクタ４２１を通過したキャ
リーアウト４１５がクリアである場合には、加算器４０
２の和４１３（ラップアドレス）が目的のアドレス４１
４として選択される。インバータ４２９は、ワイヤ４１
５のクリア状態を認識するのに使用され、ワイヤ４２７
はインバータ４２９の出力である。

【００４５】ワイヤ４３１が１に設定された場合には、
このバッファは上限境界基準である。Ｍが正数であれ
ば、ワイヤ４１５が、マルチプレクサ４０６、ワイヤ４
２４、およびマルチプレクサ４２３によって制御信号４
１８として選択される。加算器４０１が生成し、プライ
オリティセレクタ４２１を通過したキャリーアウト４１
５が設定される場合には、加算器４０２の和４１３（ラ
ップアドレス）が、マルチプレクサ４０４によって次の
目的のアドレス４１４として選択され、そうでない場合
には、加算器４０１が生成した絶対アドレスが選択され
る。Ｍが負数であれば、ワイヤ４１７が、マルチプレク
サ４０６、ワイヤ４２４、およびマルチプレクサ４２３
によって制御信号４１８として選択される。加算器４０
１が生成し、プライオリティセレクタ４２１を通過した
キャリーアウト４１５、または、加算器４０２が生成
し、プライオリティセレクタ４２２を通過したキャリー
アウト４１６の少なくとも１つが除去されれば、加算器
４０２の和４１３（ラップアドレス）がマルチプレクサ
４０４によって次の目的のアドレス４１４として選択さ
れ、そうでない場合には、絶対アドレスが選択される。
ＯＲ機能がＮＡＮＤゲート４０５によって実行される。
ワイヤ４１７はＮＡＮＤゲート４０５の出力であり、マ
ルチプレクサ４０６の入力である。

【００４６】本発明のある実施形態では、図６に示すよ
うに、暗示上限境界スキームが単独で使用される。図６
では、加算器５０１は、Ａ５０７＋Ｍ５０８を実行し、
絶対アドレス５１２を生成する。Ｍ５０８が正数である
（Ｍの符号ビット５１０が０に等しい）場合には、ＸＮ
ＯＲゲート５０３は、Ｌ５０９の逆を取る。Ｍ５０８が
負数である（Ｍの符号ビット５１０が１に等しい）場合
には、ＸＮＯＲ５０３の出力５１１はＬ５０９に等し
い。加算器５０２は、絶対アドレス５１２、ＸＮＯＲ５
０３の出力５１１、および最下位のビットにおいてＭの
符号ビット５１０に等しいキャリーインの加算を実行す
る。加算器５０２の出力５１３はラップアドレスであ
り、絶対アドレスがバッファの境界を上回る場合に選択
される。目的の出力５１４は、制御信号５１８を使用し
てマルチプレクサ５０４によって絶対アドレス５１２ま
たはラップアドレス５１３から選択される。

【００４７】Ｍが正数である場合には、信号５１５がマ
ルチプレクサ５０６によって制御信号５１８として選択
される。プライオリティセレクタ５２１は、Ｌ５０９の
先頭の“１”を検出することによって加算器５０１のキ
ャリーアウト５１９からＮ番目のビットのキャリーアウ
トを出力５１５として選択する。プライオリティセレク
タ５２１の出力５１５は、加算器５０１のＮ番目のビッ
トのキャリーアウト状態を表す。加算器５０１からのＮ
番目のキャリーアウトにおける“１”は、絶対アドレス
（Ａ＋Ｍ）がバッファの上限境界を上回り、ラップアド
レス５１３が出力５１４として選択されることを意味す
る。それ以外には絶対アドレス５１２が出力５１４とし
て選択される。

【００４８】Ｍが負数である場合には、信号５１７がマ
ルチプレクサ５０６によって制御信号５１８として選択
される。この場合には、５１５、５１６という２つのＮ
番目のビットのキャリーアウト信号が使用される。ライ
ン５１５および５１６はＮＡＮＤゲート５０５へ供給さ
れ、このＮＡＮＤゲート５０５は出力として信号５１７
を供給する。信号５１５の“０”という値は、Ａ＋Ｍが
生成したキャリーアウトは無いことを示し、これは絶対
アドレス５１２が負値であり、バッファの下限境界を下
回ることを意味する。したがって、ラップアドレス５１
３が次の目的のアドレス出力５１４と見なされる。プラ
イオリティセレクタ５２２は、Ｌ５０９の先頭の“１”
を検出することによって加算器５０２のキャリーアウト
５２０からＮ番目のビットのキャリーアウトを出力５１
６として選択する。信号５１６の“０”という値は、Ａ
＋Ｍ＜（Ｌ＼）を意味する加算器５０２が生成したキャ
リーアウトは無いことを示し、絶対アドレスはバッファ
の下限境界を下回る。この場合には、ラップアドレス５
１３が次の目的のアドレス出力５１４として選択され
る。２つのラップ状態が一致しない場合には、絶対アド
レス５１２が次の目的のアドレス出力５１４として選択
される。

【００４９】要約すると、線形メモリ空間において円環
状バッファにアクセスするためのアドレスを生成するア
ドレス生成器が提供される。このバッファは、プログラ
ムされた長さ（Ｌ＋１）を有し、バッファベースが暗示
下限境界または暗示上限境界で定義されている。円環状
バッファを定義するのに暗示下限境界が使用される場合
には、下限境界は低位のＮビットがすべて０のアドレス
となる。ここでＮは、Ｌの先頭の１があるビット位置で
ある。円環状バッファを定義するのに暗示上限境界が使
用される場合には、上限境界は低位のＮビットがすべて
１のアドレスとなる。絶対アドレスは現在アドレスＡに
オフセットＭを加えることによって計算される。ここで
Ｍは符号の付いた数であり、Ｍの絶対値はＬより小さ
い。絶対アドレスがバッファの境界を上回る場合には、
バッファ長（Ｌ＋１）を加えたり差し引いたりすること
によって境界の別のサイドにラップする。このように、
次の目的のアドレスがバッファ内に常に存在する。この
ようなアドレス生成器は、デジタル信号処理アプリケー
ションだけでなく、データ処理の他のアプリケーション
にも使用される。

【００５０】本発明を好適な実施形態および例を参照し
て以上で詳細に開示してきたが、これらの例は制約的な
意味ではなく例証的な意味で示したものであることを理
解されたい。本発明の精神および特許請求の範囲内にあ
る変更や組合せが、容易に当業者の頭に浮かぶであろう
ことが予期される。

【図面の簡単な説明】

【図１】本発明の上下限円環状アドレス生成器を備えた
集積回路プロセッサの簡略ブロック図である。

【図２】（ａ）は従来技術による暗示下限アドレス境界
円環状バッファのアドレス範囲を示し、（b）は本発明
の実施形態である暗示上限アドレス境界円環状バッファ
のアドレス範囲を示し、（c）は本発明の実施形態であ
る結合上下限アドレス境界のアドレス範囲を示す。

【図３】従来技術の暗示下限アドレス境界サーキュラア
ドレッシングによるアドレス計算の簡略論理図である。

【図４】本発明の実施形態である暗示上限アドレス境界
サーキュラアドレッシングによるアドレス計算の簡略論
理図である。

【図５】本発明の実施形態である結合暗示上下限アドレ
ス境界サーキュラアドレッシングによるアドレス計算の
論理図である。

【図６】本発明の実施形態である暗示上限アドレス境界
サーキュラアドレッシングによるアドレス計算の論理図
であり、位置Nにおけるキャリーアウトを選択するプラ
イオリティセレクタブロックが示されている。

Claims

【特許請求の範囲】

【請求項１】メモリの円環状アドレスバッファのアド
レスを生成する装置であって、現在アドレスＡ、アドレスオフセットＭ、バッファ長の
値Ｌおよび制御信号を受信する入力と、前記Ａ、Ｍ、およびＬに応じて、前記メモリの位置に対
する第１のメモリアドレスおよび第２のメモリアドレス
を計算し、前記制御信号に応じて前記第１および第２の
メモリアドレスの１つを提供するように構成された論理
とを含み、前記第１のメモリアドレスが、アドレス境界Ｘを有し、
Ｘから（Ｘ＋Ｌ）までのアドレスを含む第１の円環状バ
ッファの前記現在アドレスＡと前記アドレスオフセット
Ｍの和と一致し、前記第２のメモリアドレスが、アドレ
ス境界Ｙを有し、Ｙから（Ｙ―Ｌ）までのアドレスを含
む第２の円環状バッファの前記現在アドレスＡと前記ア
ドレスオフセットＭの和と一致することを特徴とする装
置。
【請求項２】請求項１に記載の装置において、前記Ｌは、２進数で表した時にビット位置Ｎに先頭の１
を有する値であり、前記アドレス境界Ｘが前記現在アド
レスＡの低位のＮビットを０で置換することによって計
算され、前記アドレス境界Ｙが前記現在アドレスＡの低
位のＮビットを１で置換することによって計算されるこ
とを特徴とする装置。
【請求項３】請求項１に記載の装置において、前記入力が、前記Ａ、ＭおよびＬを格納するレジスタを
含むことを特徴とする装置。
【請求項４】請求項１に記載の装置において、前記入力が、前記Ａ、Ｍ、Ｌおよび前記制御信号を格納
するレジスタ含むことを特徴とする装置。
【請求項５】請求項１に記載の装置において、前記論理が、キャリーアウト信号によって和Ａ＋Ｍに等しい第１の出
力を生成する第１の加算器と、前記Ｍの符号が正数である時に第１のラップアドレス和
（Ａ＋Ｍ）−（Ｌ＋１）に等しいか、または前記Ｍの符
号が負数である時に第２のラップアドレス和（Ａ＋Ｍ）
＋（Ｌ＋１）に等しい第２の出力を、キャリーアウト信
号によって生成する第２の加算器と、前記第１および第２の加算器からの前記キャリーアウト
信号に応じて前記第１の出力または前記第２の出力を選
択する選択論理とを含むことを特徴とする装置。
【請求項６】請求項１に記載の装置において、前記Ｌは、２進数で表した時にビット位置Ｎに先頭の１
を有する値であり、前記アドレス境界Ｘが前記現在アド
レスＡの低位のＮビットを０で置換することによって計
算され、前記アドレス境界Ｙが前記現在アドレスＡの低
位のＮビットを１で置換することによって計算され、前記論理が、前記ビット位置Ｎにおいて、キャリーアウト信号によっ
て和Ａ＋Ｍに等しい第１の出力を生成する第１の加算器
と、前記Ｍの符号が正数である時に第１のラップアドレス和
（Ａ＋Ｍ）−（Ｌ＋１）に等しいか、または前記Ｍの符
号が負数である時に第２のラップアドレス和（Ａ＋Ｍ）
＋（Ｌ＋１）に等しい第２の出力を、前記ビット位置Ｎ
において、キャリーアウト信号によって生成する第２の
加算器と、前記第１および第２の加算器からの前記キャリーアウト
信号と、前記制御信号とに応じて、前記第１の出力また
は前記第２の出力を選択する選択論理とを含むことを特
徴とする装置。
【請求項７】請求項６に記載の装置において、前記選択論理が、前記制御信号が前記第１のメモリアドレスに対して設定
され、前記アドレスオフセットが正数であり、前記第１
の加算器からの前記キャリーアウトも前記第２の加算器
からの前記キャリーアウトも１でない場合、または、前記制御信号が前記第１のメモリアドレスに対して設定
され、前記アドレスオフセットが負数であり、前記第１
の加算器からの前記キャリーアウトが１である場合、ま
たは、前記制御信号が前記第２のメモリアドレスに対して設定
され、前記アドレスオフセットが正数であり、前記第１
の加算器からの前記キャリーアウトが０である場合、ま
たは、前記制御信号が前記第２のメモリアドレスに対して設定
され、前記アドレスオフセットが負数であり、前記第１
の加算器および前記第２の加算器の両方からの前記キャ
リーアウトが１である場合に、前記第１の加算器の出力を選択し、前記制御信号が前記第１のメモリアドレスに対して設定
され、前記アドレスオフセットが正数であり、前記第１
の加算器または前記第２の加算器の少なくとも１つから
の前記キャリーアウトが１である場合、または、前記制御信号が前記第１のメモリアドレスに対して設定
され、前記アドレスオフセットが負数であり、前記第１
の加算器からの前記キャリーアウトが０である場合、ま
たは、前記制御信号が前記第２のメモリアドレスに対して設定
され、前記アドレスオフセットが正数であり、前記第１
の加算器からの前記キャリーアウトが１である場合、ま
たは、前記制御信号が前記第２のメモリアドレスに対して設定
され、前記アドレスオフセットが負数であり、前記第１
の加算器または前記第２の加算器の少なくとも１つから
の前記キャリーアウトが０である場合に、前記第２の加算器の出力を選択するように構成されるこ
とを特徴とする装置。
【請求項８】メモリの暗示上限アドレス境界を有する
円環状アドレスバッファのアドレスを生成する装置であ
って、現在アドレスＡ、アドレスオフセットＭ、バッファ長の
値Ｌを受信する入力と、前記Ａ、Ｍ、およびＬに応じて、前記メモリの位置に対
するメモリアドレスを計算し、前記メモリアドレスを提
供するように構成された論理とを含み、前記メモリアドレスが、アドレス境界Ｙを有し、Ｙから
（Ｙ―Ｌ）までのアドレスを含む円環状バッファの前記
現在アドレスＡと前記アドレスオフセットＭの和と一致
することを特徴とする装置。
【請求項９】請求項８に記載の装置において、前記Ｌは、２進数で表した時にビット位置Ｎに先頭の１
を有する値であり、前記アドレス境界Ｙが前記現在アド
レスＡの低位のＮビットを１で置換することによって計
算されることを特徴とする装置。
【請求項１０】請求項８に記載の装置において、前記入力が、前記Ａ、ＭおよびＬを格納するレジスタを
含むことを特徴とする装置。
【請求項１１】請求項８に記載の装置において、前記論理が、キャリーアウト信号によって和Ａ＋Ｍに等しい第１の出
力を生成する第１の加算器と、前記Ｍの符号が正数である時に第１のラップアドレス和
（Ａ＋Ｍ）−（Ｌ＋１）に等しいか、または前記Ｍの符
号が負数である時に第２のラップアドレス和（Ａ＋Ｍ）
＋（Ｌ＋１）に等しい第２の出力を、キャリーアウト信
号によって生成する第２の加算器と、前記第１および第２の加算器からの前記キャリーアウト
信号に応じて前記第１の出力または前記第２の出力を選
択する選択論理とを含むことを特徴とする装置。
【請求項１２】請求項８に記載の装置において、前記Ｌは、２進数で表した時にビット位置Ｎに先頭の１
を有する値であり、前記アドレス境界Ｘが前記現在アド
レスＡの低位のＮビットを０で置換することによって計
算され、前記アドレス境界Ｙが前記現在アドレスＡの低
位のＮビットを１で置換することによって計算され、前記論理が、前記ビット位置Ｎにおいて、キャリーアウト信号によっ
て和Ａ＋Ｍに等しい第１の出力を生成する第１の加算器
と、前記Ｍの符号が正数である時に第１のラップアドレス和
（Ａ＋Ｍ）−（Ｌ＋１）に等しいか、または前記Ｍの符
号が負数である時に第２のラップアドレス和（Ａ＋Ｍ）
＋（Ｌ＋１）に等しい第２の出力を、前記ビット位置Ｎ
において、キャリーアウト信号によって生成する第２の
加算器と、前記第１および第２の加算器からの前記キャリーアウト
信号に応じて、前記第１の出力または前記第２の出力を
選択する選択論理とを含むことを特徴とする装置。
【請求項１３】請求項１２に記載の装置において、前記選択論理が、前記アドレスオフセットが正数であり、前記第１の加算
器からの前記キャリーアウトが０である場合、または、前記アドレスオフセットが負数であり、前記第１の加算
器および前記第２の加算器の両方からの前記キャリーア
ウトが１である場合に、前記第１の加算器の出力を選択
し、前記アドレスオフセットが正数であり、前記第１の加算
器からの前記キャリーアウトが１である場合、または、前記アドレスオフセットが負数であり、前記第１の加算
器または前記第２の加算器の少なくとも１つからの前記
キャリーアウトが０である場合に、前記第２の加算器の
出力を選択するよう構成されることを特徴とする装置。
【請求項１４】集積回路であって、プロセッサと、現在アドレスＡ、アドレスオフセットＭ、バッファ長の
値Ｌを格納する、前記プロセッサに結合されたレジスタ
と、メモリと、前記メモリのアドレスを生成する、前記プロセッサに結
合されたアドレス生成器とを含み、前記アドレス生成器が、前記Ａ、Ｍ、およびＬに応じ
て、前記メモリの位置に対する第１のメモリアドレスお
よび第２のメモリアドレスを計算し、制御信号に応じて
前記第１および第２のメモリアドレスの１つを提供する
ように構成され、前記第１のメモリアドレスが、アドレス境界Ｘを有し、
Ｘから（Ｘ＋Ｌ）までのアドレスを含む第１の円環状バ
ッファの前記現在アドレスＡと前記アドレスオフセット
Ｍの和と一致し、前記第２のメモリアドレスが、アドレ
ス境界Ｙを有し、Ｙから（Ｙ―Ｌ）までのアドレスを含
む第２の円環状バッファの前記現在アドレスＡと前記ア
ドレスオフセットＭの和と一致することを特徴とする集
積回路。
【請求項１５】請求項１４に記載の集積回路におい
て、前記Ｌは、２進数で表した時にビット位置Ｎに先頭の１
を有する値であり、前記アドレス境界Ｘが前記現在アド
レスＡの低位のＮビットを０で置換することによって計
算され、前記アドレス境界Ｙが前記現在アドレスＡの低
位のＮビットを１で置換することによって計算されるこ
とを特徴とする集積回路。
【請求項１６】請求項１４に記載の集積回路におい
て、前記プロセッサが、前記レジスタに前記値Ａ、Ｍおよび
Ｌを格納する命令に応じるデコーダを含むことを特徴と
する集積回路。
【請求項１７】請求項１４に記載の集積回路におい
て、前記値Ａおよび前記制御信号が前記レジスタの単一のレ
ジスタに格納されることを特徴とする集積回路。
【請求項１８】請求項１４に記載の集積回路におい
て、前記アドレス生成器が、キャリーアウト信号によって和Ａ＋Ｍに等しい第１の出
力を生成する第１の加算器と、前記Ｍの符号が正数である時に第１のラップアドレス和
（Ａ＋Ｍ）−（Ｌ＋１）に等しいか、または前記Ｍの符
号が負数である時に第２のラップアドレス和（Ａ＋Ｍ）
＋（Ｌ＋１）に等しい第２の出力を、キャリーアウト信
号によって生成する第２の加算器と、前記第１および第２の加算器からの前記キャリーアウト
信号に応じて前記第１の出力または前記第２の出力を選
択する選択論理とを含むことを特徴とする集積回路。
【請求項１９】請求項１４に記載の集積回路におい
て、前記Ｌは、２進数で表した時にビット位置Ｎに先頭の１
を有する値であり、前記アドレス境界Ｘが前記現在アド
レスＡの低位のＮビットを０で置換することによって計
算され、前記アドレス境界Ｙが前記現在アドレスＡの低
位のＮビットを１で置換することによって計算され、前記アドレス生成器が、前記ビット位置Ｎにおいて、キャリーアウト信号によっ
て和Ａ＋Ｍに等しい第１の出力を生成する第１の加算器
と、前記Ｍの符号が正数である時に第１のラップアドレス和
（Ａ＋Ｍ）−（Ｌ＋１）に等しいか、または前記Ｍの符
号が負数である時に第２のラップアドレス和（Ａ＋Ｍ）
＋（Ｌ＋１）に等しい第２の出力を、前記ビット位置Ｎ
において、キャリーアウト信号によって生成する第２の
加算器と、前記第１および第２の加算器からの前記キャリーアウト
信号と、前記制御信号とに応じて、前記第１の出力また
は前記第２の出力を選択する選択論理とを含むことを特
徴とする集積回路。
【請求項２０】請求項１９に記載の集積回路におい
て、前記選択論理が、前記制御信号が前記第１のメモリアドレスに対して設定
され、前記アドレスオフセットが正数であり、前記第１
の加算器からの前記キャリーアウトも前記第２の加算器
からの前記キャリーアウトも１でない場合、または、前記制御信号が前記第１のメモリアドレスに対して設定
され、前記アドレスオフセットが負数であり、前記第１
の加算器からの前記キャリーアウトが１である場合、ま
たは、前記制御信号が前記第２のメモリアドレスに対して設定
され、前記アドレスオフセットが正数であり、前記第１
の加算器からの前記キャリーアウトが０である場合、ま
たは、前記制御信号が前記第２のメモリアドレスに対して設定
され、前記アドレスオフセットが負数であり、前記第１
の加算器および前記第２の加算器の両方からの前記キャ
リーアウトが１である場合に、前記第１の加算器の出力を選択し、前記制御信号が前記第１のメモリアドレスに対して設定
され、前記アドレスオフセットが正数であり、前記第１
の加算器または前記第２の加算器の少なくとも１つから
の前記キャリーアウトが１である場合、または、前記制御信号が前記第１のメモリアドレスに対して設定
され、前記アドレスオフセットが負数であり、前記第１
の加算器からの前記キャリーアウトが０である場合、ま
たは、前記制御信号が前記第２のメモリアドレスに対して設定
され、前記アドレスオフセットが正数であり、前記第１
の加算器からの前記キャリーアウトが１である場合、ま
たは、前記制御信号が前記第２のメモリアドレスに対して設定
され、前記アドレスオフセットが負数であり、前記第１
の加算器または前記第２の加算器の少なくとも１つから
の前記キャリーアウトが０である場合に、前記第２の加算器の出力を選択するように構成されるこ
とを特徴とする集積回路。
【請求項２１】集積回路であって、プロセッサと、現在アドレスＡ、アドレスオフセットＭ、バッファ長の
値Ｌを格納する、前記プロセッサに結合されたレジスタ
と、メモリと、前記メモリの暗示上限アドレス境界を有する円環状アド
レスバッファのアドレスを生成するアドレス生成器とを
含み、前記アドレス生成器は前記Ａ、Ｍ、およびＬに応じて、
前記メモリの位置に対するメモリアドレスを計算し、前
記メモリアドレスを提供するように構成され、前記メモ
リアドレスが、アドレス境界Ｙを有し、Ｙから（Ｙ―
Ｌ）までのアドレスを含む円環状バッファの前記現在ア
ドレスＡと前記アドレスオフセットＭの和と一致するこ
とを特徴とする集積回路。
【請求項２２】請求項２１に記載の集積回路におい
て、前記Ｌは、２進数で表した時にビット位置Ｎに先頭の１
を有する値であり、前記アドレス境界Ｙが前記現在アド
レスＡの低位のＮビットを１で置換することによって計
算されることを特徴とする集積回路。
【請求項２３】請求項２１に記載の集積回路におい
て、前記プロセッサが、前記レジスタに前記値Ａ、Ｍおよび
Ｌを格納する命令に応じるデコーダを含むことを特徴と
する集積回路。
【請求項２４】請求項２１に記載の集積回路におい
て、前記アドレス生成器が、キャリーアウト信号によって和Ａ＋Ｍに等しい第１の出
力を生成する第１の加算器と、前記Ｍの符号が正数である時に第１のラップアドレス和
（Ａ＋Ｍ）−（Ｌ＋１）に等しいか、または前記Ｍの符
号が負数である時に第２のラップアドレス和（Ａ＋Ｍ）
＋（Ｌ＋１）に等しい第２の出力を、キャリーアウト信
号によって生成する第２の加算器と、前記第１および第２の加算器からの前記キャリーアウト
信号に応じて前記第１の出力または前記第２の出力を選
択する選択論理とを含むことを特徴とする集積回路。
【請求項２５】請求項２１に記載の集積回路におい
て、前記Ｌは、２進数で表した時にビット位置Ｎに先頭の１
を有する値であり、前記アドレス境界Ｘが前記現在アド
レスＡの低位のＮビットを０で置換することによって計
算され、前記アドレス境界Ｙが前記現在アドレスＡの低
位のＮビットを１で置換することによって計算され、前記アドレス生成器が、前記ビット位置Ｎにおいて、キャリーアウト信号によっ
て和Ａ＋Ｍに等しい第１の出力を生成する第１の加算器
と、前記Ｍの符号が正数である時に第１のラップアドレス和
（Ａ＋Ｍ）−（Ｌ＋１）に等しいか、または前記Ｍの符
号が負数である時に第２のラップアドレス和（Ａ＋Ｍ）
＋（Ｌ＋１）に等しい第２の出力を、前記ビット位置Ｎ
において、キャリーアウト信号によって生成する第２の
加算器と、前記第１および第２の加算器からの前記キャリーアウト
信号に応じて、前記第１の出力または前記第２の出力を
選択する選択論理とを含むことを特徴とする集積回路。
【請求項２６】請求項２５に記載の集積回路におい
て、前記選択論理が、前記アドレスオフセットが正数であり、前記第１の加算
器からの前記キャリーアウトが０である場合、または、前記アドレスオフセットが負数であり、前記第１の加算
器および前記第２の加算器の両方からの前記キャリーア
ウトが１である場合に、前記第１の加算器の出力を選択
し、前記アドレスオフセットが正数であり、前記第１の加算
器からの前記キャリーアウトが１である場合、または、前記アドレスオフセットが負数であり、前記第１の加算
器または前記第２の加算器の少なくとも１つからの前記
キャリーアウトが０である場合に、前記第２の加算器の
出力を選択するよう構成されることを特徴とする集積回
路。