JP2003204432A - シェーディング補正装置及びシェーディング補正方法 - Google Patents
シェーディング補正装置及びシェーディング補正方法Info
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- JP2003204432A JP2003204432A JP2002000221A JP2002000221A JP2003204432A JP 2003204432 A JP2003204432 A JP 2003204432A JP 2002000221 A JP2002000221 A JP 2002000221A JP 2002000221 A JP2002000221 A JP 2002000221A JP 2003204432 A JP2003204432 A JP 2003204432A
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Abstract
(57)【要約】
【課題】 白基準信号Ｗｓよりも白レベルの入力画像Ｐ
ｉｎが上回る場合でも、白抜けが生じるのを防止する。 【解決手段】 白基準信号Ｗｓと黒基準信号Ｂｓの差Ｗ
ｓ−Ｂｓを減算器３５で求め、入力画像Ｐｉｎと黒基準
信号Ｂｓとの差Ｐｉｎ−Ｂｓを減算器３４で求め、掛算
器３７でＰｉｎ−Ｂｓに補正係数ｋ（＝７／８、あるい
は３／４）を乗算し、掛算器３７で（Ｐｉｎ−Ｂｓ）・
ｋに階調数２n より１を減じた値を乗じ、割算器４０で
〔（Ｐｉｎ−Ｂｓ）／（Ｗｓ−Ｂｓ）〕・ｋ・（２n −
１）を算出し、これをシェーディング補正された出力と
する。
ｉｎが上回る場合でも、白抜けが生じるのを防止する。 【解決手段】 白基準信号Ｗｓと黒基準信号Ｂｓの差Ｗ
ｓ−Ｂｓを減算器３５で求め、入力画像Ｐｉｎと黒基準
信号Ｂｓとの差Ｐｉｎ−Ｂｓを減算器３４で求め、掛算
器３７でＰｉｎ−Ｂｓに補正係数ｋ（＝７／８、あるい
は３／４）を乗算し、掛算器３７で（Ｐｉｎ−Ｂｓ）・
ｋに階調数２n より１を減じた値を乗じ、割算器４０で
〔（Ｐｉｎ−Ｂｓ）／（Ｗｓ−Ｂｓ）〕・ｋ・（２n −
１）を算出し、これをシェーディング補正された出力と
する。
Description
【０００１】
【発明の属する技術分野】この発明は、ファクシミリ装
置、複写機等の画像処理装置で使用されるシェーディン
グ補正装置（補正回路）及びシェーディング補正方法に
関する。
置、複写機等の画像処理装置で使用されるシェーディン
グ補正装置（補正回路）及びシェーディング補正方法に
関する。
【０００２】
【従来の技術】ファクシミリ装置、複写機などの画像処
理装置において、ＣＣＤや密着イメージセンサ（ＣＩ
Ｓ）からの画像信号は、ランプの明るさの不均一性や、
光学系の特性により、主走査方向について同じ色の画像
で読んでも、各画素毎にその値がばらついてしまう。そ
こで、それを補正するシェーディング補正が不可欠とな
る。従来、ランプを消した状態の画像信号を黒基準信号
Ｂｓ、ランプを点灯した状態で白基準板を読んだときの
画像信号を白基準信号ＷｓとしてＲＡＭに記憶し、実際
に原稿を読んだときの画像信号Ｐｉｎを〔（Ｐｉｎ−Ｗ
ｓ）／（Ｗｓ−Ｂｓ）〕・（階調数−１）の式で補正し
ている。
理装置において、ＣＣＤや密着イメージセンサ（ＣＩ
Ｓ）からの画像信号は、ランプの明るさの不均一性や、
光学系の特性により、主走査方向について同じ色の画像
で読んでも、各画素毎にその値がばらついてしまう。そ
こで、それを補正するシェーディング補正が不可欠とな
る。従来、ランプを消した状態の画像信号を黒基準信号
Ｂｓ、ランプを点灯した状態で白基準板を読んだときの
画像信号を白基準信号ＷｓとしてＲＡＭに記憶し、実際
に原稿を読んだときの画像信号Ｐｉｎを〔（Ｐｉｎ−Ｗ
ｓ）／（Ｗｓ−Ｂｓ）〕・（階調数−１）の式で補正し
ている。
【０００３】
【発明が解決しようとする課題】しかし、スキャナによ
っては、白基準板の取付け位置が適切でなく、白基準板
を読むときと、原稿を読むときとで条件が異なってしま
い、原稿の白を読んだ値が白基準信号Ｗｓ以上になっ
て、階調が失われてしまう、いわゆる白抜けが生じると
いう問題があった。
っては、白基準板の取付け位置が適切でなく、白基準板
を読むときと、原稿を読むときとで条件が異なってしま
い、原稿の白を読んだ値が白基準信号Ｗｓ以上になっ
て、階調が失われてしまう、いわゆる白抜けが生じると
いう問題があった。
【０００４】この発明は上記問題点に着目してなされた
ものであって、白抜けの発生を防止し得るシェーディン
グ補正装置及びシェーディング補正方法を提供すること
を目的としている。
ものであって、白抜けの発生を防止し得るシェーディン
グ補正装置及びシェーディング補正方法を提供すること
を目的としている。
【０００５】
【課題を解決するための手段】この発明のシェーディン
グ補正装置は、基準データを記憶する記憶手段と、原稿
を読んで得られた画像信号と前記記憶手段に記憶された
基準データとの間に所定の演算を行い、原稿の画像信号
をシェーディング補正する演算手段を備えたものにおい
て、前記演算手段には、補正演算を施す補正演算手段を
備えている。
グ補正装置は、基準データを記憶する記憶手段と、原稿
を読んで得られた画像信号と前記記憶手段に記憶された
基準データとの間に所定の演算を行い、原稿の画像信号
をシェーディング補正する演算手段を備えたものにおい
て、前記演算手段には、補正演算を施す補正演算手段を
備えている。
【０００６】また、この発明のシェーディング補正方法
は、基準データを記憶手段に記憶し、原稿を読んで得ら
れた画像信号と前記記憶された基準データとの間に所定
の演算を行い、原稿の画像信号をシェーディング補正す
る方法において、前記所定演算過程で、更に所定の補正
係数を乗算する補正演算を施すようにしている。
は、基準データを記憶手段に記憶し、原稿を読んで得ら
れた画像信号と前記記憶された基準データとの間に所定
の演算を行い、原稿の画像信号をシェーディング補正す
る方法において、前記所定演算過程で、更に所定の補正
係数を乗算する補正演算を施すようにしている。
【０００７】
【発明の実施の形態】以下、実施の形態により、この発
明をさらに詳細に説明する。図１は、この発明の一実施
形態ファクシミリ装置の構成を示すブロック図である。
明をさらに詳細に説明する。図１は、この発明の一実施
形態ファクシミリ装置の構成を示すブロック図である。
【０００８】この実施形態ファクシミリ装置は、図１に
示すように、ＮＣＵ１と、ＭＯＤＥＭ２と、ＲＯＭ３
と、ＲＡＭ４と、画像メモリ５と、ＭＰＵ６と、表示部
７と、操作部８と、画像読取部９と、ＣＯＤＥＣ１０
と、プリンタ１１と、バス１２とを備えている。ＮＣＵ
１は、電話回線１３との接続を制御するとともに、相手
先の電話番号（＝対応したダイヤル信号）の送出機能、
及び着信を検出するための機能を備えている。モデム２
は、ＩＴＵ（国際電気通信連合）−Ｔ勧告Ｔ．３０に従
ったファクシミリ伝送制御手順に基づいて、Ｖ．１７、
Ｖ．２７ｔｅｒ、Ｖ．２９等に従った送信データの変調
及び受信データの復調を行う。ＲＯＭ３は装置全体を制
御するためのプログラムを記憶する。ＲＡＭ４は、ファ
クシミリ装置に関する各種情報を一時的に記憶する。画
像メモリ５は受信画像データや画像読み取り部９で読み
取られた画像データを一時的に記憶する。ＭＰＵ６は、
ＲＯＭ３に記憶されたプログラムに従い、装置を構成す
る各部を制御する。表示部７は装置の動作状態等の各種
情報、転送時間帯表示等の表示を行う。操作部８はテン
キー、ワンタッチキー、スタートキー、その他のキーで
構成される。画像読取部９は原稿上の画像データを読み
取って、白黒２値のイメージデータを出力する。ＣＯＤ
ＥＣ１０は、送信すべき画データを符号化し、また受信
した画データを復号する。プリンタ１１は、電子写真式
のプリンタよりなり、受信画像データやコピー動作にお
いて、画像読取部９で読み取られた原稿の画像データを
記録紙上に記録する。もっとも、ここに示す実施形態フ
ァクシミリ装置のハード構成は、特に新規なものではな
く、各回路構成自体は、既によく知られたものである。
この実施形態ファクシミリ装置の新規な特徴事項は、後
述するように、画像読取部９を構成するシェーディング
補正回路にある。
示すように、ＮＣＵ１と、ＭＯＤＥＭ２と、ＲＯＭ３
と、ＲＡＭ４と、画像メモリ５と、ＭＰＵ６と、表示部
７と、操作部８と、画像読取部９と、ＣＯＤＥＣ１０
と、プリンタ１１と、バス１２とを備えている。ＮＣＵ
１は、電話回線１３との接続を制御するとともに、相手
先の電話番号（＝対応したダイヤル信号）の送出機能、
及び着信を検出するための機能を備えている。モデム２
は、ＩＴＵ（国際電気通信連合）−Ｔ勧告Ｔ．３０に従
ったファクシミリ伝送制御手順に基づいて、Ｖ．１７、
Ｖ．２７ｔｅｒ、Ｖ．２９等に従った送信データの変調
及び受信データの復調を行う。ＲＯＭ３は装置全体を制
御するためのプログラムを記憶する。ＲＡＭ４は、ファ
クシミリ装置に関する各種情報を一時的に記憶する。画
像メモリ５は受信画像データや画像読み取り部９で読み
取られた画像データを一時的に記憶する。ＭＰＵ６は、
ＲＯＭ３に記憶されたプログラムに従い、装置を構成す
る各部を制御する。表示部７は装置の動作状態等の各種
情報、転送時間帯表示等の表示を行う。操作部８はテン
キー、ワンタッチキー、スタートキー、その他のキーで
構成される。画像読取部９は原稿上の画像データを読み
取って、白黒２値のイメージデータを出力する。ＣＯＤ
ＥＣ１０は、送信すべき画データを符号化し、また受信
した画データを復号する。プリンタ１１は、電子写真式
のプリンタよりなり、受信画像データやコピー動作にお
いて、画像読取部９で読み取られた原稿の画像データを
記録紙上に記録する。もっとも、ここに示す実施形態フ
ァクシミリ装置のハード構成は、特に新規なものではな
く、各回路構成自体は、既によく知られたものである。
この実施形態ファクシミリ装置の新規な特徴事項は、後
述するように、画像読取部９を構成するシェーディング
補正回路にある。
【０００９】画像読取部９は、図２に示すように、ＣＣ
Ｄ２１と、アナログフロントエンド２２と、シェーディ
ング補正回路２３と、シェーディングデータメモリ２４
と、ガンマ補正回路（ＲＡＭ）２５と、２値化回路２６
とを備えている。
Ｄ２１と、アナログフロントエンド２２と、シェーディ
ング補正回路２３と、シェーディングデータメモリ２４
と、ガンマ補正回路（ＲＡＭ）２５と、２値化回路２６
とを備えている。
【００１０】ＣＣＤ２１は、ここでは解像度２００ｄｐ
ｉのものを使用しており、原稿の１走査線の画像を読み
取り、所定間隔をおいて次の走査線画像を順次に読み取
る。アナログフロントエンド２２は、ＣＣＤ２１の出力
をアナログ増幅するとともに、デジタルデータで多値化
出力する。シェーディングデータメモリ２４は、ランプ
ＯＮでの白基準板（図示せず）を読んだ場合のアナログ
フロントエンド２２の出力とランプＯＦＦ時のアナログ
フロントエンド２２の出力をシェーディング補正用に記
憶している。シェーディング補正回路２３は、原稿読み
取り時のアナログフロントエンド２２の出力をシェーデ
ィングデータメモリ２４に記憶してあるシェーディング
補正データにより、シェーディング補正し、出力する。
シェーディング補正回路２３の具体回路については後述
する。ガンマ補正回路２５は、例えば、図３に示す特性
を有し、ガンマ補正を行う。ガンマ補正回路２５は、一
般的に画質調整用に使用される。２値化回路２６は、所
定のしきい値でガンマ補正回路２５の出力を２値化す
る。この２値化回路２６は、ガンマ補正回路２５に含む
ものであっても良い。
ｉのものを使用しており、原稿の１走査線の画像を読み
取り、所定間隔をおいて次の走査線画像を順次に読み取
る。アナログフロントエンド２２は、ＣＣＤ２１の出力
をアナログ増幅するとともに、デジタルデータで多値化
出力する。シェーディングデータメモリ２４は、ランプ
ＯＮでの白基準板（図示せず）を読んだ場合のアナログ
フロントエンド２２の出力とランプＯＦＦ時のアナログ
フロントエンド２２の出力をシェーディング補正用に記
憶している。シェーディング補正回路２３は、原稿読み
取り時のアナログフロントエンド２２の出力をシェーデ
ィングデータメモリ２４に記憶してあるシェーディング
補正データにより、シェーディング補正し、出力する。
シェーディング補正回路２３の具体回路については後述
する。ガンマ補正回路２５は、例えば、図３に示す特性
を有し、ガンマ補正を行う。ガンマ補正回路２５は、一
般的に画質調整用に使用される。２値化回路２６は、所
定のしきい値でガンマ補正回路２５の出力を２値化す
る。この２値化回路２６は、ガンマ補正回路２５に含む
ものであっても良い。
【００１１】図３は、シェーディング補正回路２３の構
成を示すブロック図である。このシェーディング補正回
路２３は、アナログフロントエンド２２から入力される
画像信号Ｐｉｎをラッチするラッチ回路３１と、シェー
ディングデータメモリ２４からの黒基準信号Ｂｓをラッ
チするラッチ回路３２と、シェーディングデータメモリ
２４からの白基準信号Ｗｓをラッチするラッチ回路３３
と、ラッチ回路３１からの信号Ｐｉｎとラッチ回路３２
からのＢｓ信号を入力に受けて減算する減算器３４と、
ラッチ回路３３からのＷｓ信号とラッチ回路３２からの
Ｂｓ信号を入力に受けて減算する減算器３３と、補正係
数ｋを記憶するレジスタ３６と、減算器３４の出力Ｐｉ
ｎ−Ｂｓとレジスタ３６の補正係数ｋを入力に受けて両
入力値を乗算する掛算器３７と、階調数２n より１を減
じた値を記憶するレジスタ３８と、掛算器３７の出力
（Ｐｉｎ−Ｂｓ）・ｋとレジスタ３８に保持された値を
入力に受けて、両入力値を乗算する掛算器３９と、掛算
器３９の出力（Ｐｉｎ−Ｂｓ）・ｋ・２n −１と、減算
器３５の出力Ｗｓ−Ｂｓを入力に受け、除算を行い、
〔（Ｐｉｎ−Ｂｓ）／（Ｗｓ−Ｂｓ）〕・ｋ・（２n −
１）を出力する割算器４０とを備えている。
成を示すブロック図である。このシェーディング補正回
路２３は、アナログフロントエンド２２から入力される
画像信号Ｐｉｎをラッチするラッチ回路３１と、シェー
ディングデータメモリ２４からの黒基準信号Ｂｓをラッ
チするラッチ回路３２と、シェーディングデータメモリ
２４からの白基準信号Ｗｓをラッチするラッチ回路３３
と、ラッチ回路３１からの信号Ｐｉｎとラッチ回路３２
からのＢｓ信号を入力に受けて減算する減算器３４と、
ラッチ回路３３からのＷｓ信号とラッチ回路３２からの
Ｂｓ信号を入力に受けて減算する減算器３３と、補正係
数ｋを記憶するレジスタ３６と、減算器３４の出力Ｐｉ
ｎ−Ｂｓとレジスタ３６の補正係数ｋを入力に受けて両
入力値を乗算する掛算器３７と、階調数２n より１を減
じた値を記憶するレジスタ３８と、掛算器３７の出力
（Ｐｉｎ−Ｂｓ）・ｋとレジスタ３８に保持された値を
入力に受けて、両入力値を乗算する掛算器３９と、掛算
器３９の出力（Ｐｉｎ−Ｂｓ）・ｋ・２n −１と、減算
器３５の出力Ｗｓ−Ｂｓを入力に受け、除算を行い、
〔（Ｐｉｎ−Ｂｓ）／（Ｗｓ−Ｂｓ）〕・ｋ・（２n −
１）を出力する割算器４０とを備えている。
【００１２】シェーディングデータメモリ２４には、ラ
ンプを消した状態の画像信号で黒基準信号Ｂｓと、ラン
プを点灯した状態で白基準板を読んだときの画像信号で
ある白基準信号Ｗｓが、それぞれ記憶されている。コン
トローラ３０からの指令により、ラッチ回路３２に黒基
準信号Ｂｓをラッチし、ラッチ回路３３に白基準信号Ｗ
ｓがラッチされる。
ンプを消した状態の画像信号で黒基準信号Ｂｓと、ラン
プを点灯した状態で白基準板を読んだときの画像信号で
ある白基準信号Ｗｓが、それぞれ記憶されている。コン
トローラ３０からの指令により、ラッチ回路３２に黒基
準信号Ｂｓをラッチし、ラッチ回路３３に白基準信号Ｗ
ｓがラッチされる。
【００１３】一方、ＣＣＤスキャナ２１から読み取ら
れ、アナログフロントエンド２２を経た実際の画像読取
信号Ｐｉｎがラッチ回路３１にラッチされる。これら白
基準信号Ｗｓ、黒基準信号Ｂｓ及び読取画像入力信号Ｐ
ｉｎの絶対レベルを示すと、図３の（ａ）、（ｂ）のそ
れぞれ左側に示すものとなる。
れ、アナログフロントエンド２２を経た実際の画像読取
信号Ｐｉｎがラッチ回路３１にラッチされる。これら白
基準信号Ｗｓ、黒基準信号Ｂｓ及び読取画像入力信号Ｐ
ｉｎの絶対レベルを示すと、図３の（ａ）、（ｂ）のそ
れぞれ左側に示すものとなる。
【００１４】減算器３４では、画像入力信号Ｐｉｎから
黒基準信号Ｂｓの減算がなされ、Ｐｉｎ−Ｂｓが出力さ
れる。また、減算器３５では白基準信号Ｗｓから黒基準
信号Ｓｓの減算がなされ、Ｗｓ−Ｂｓが出力される。掛
算器３７ではＰｉｎ−Ｂｓにｋを乗算するが、ｋ＝１で
あると、この掛算器３７よりＰｉｎ−Ｂｓが出力され
る。また、ｋ＜１であると（Ｐｉｎ−Ｂｓ）・ｋが出力
される。掛算器３９は（Ｐｉｎ−Ｂｓ）・ｋ・（２n −
１）を出力する。割算器４０は（Ｐｉｎ−Ｂｓ）・ｋ・
（２n −１）をＷｓ−Ｂｓで除算し、〔（Ｐｉｎ−Ｂ
ｓ）／（Ｗｓ−Ｂｓ）〕・ｋ・（２n −１）を出力し、
ガンマ補正回路２５に加える。なお、ここではレジスタ
３６の補正係数ｋをＰｉｎ−Ｂｓに乗算しているが、通
常のシェーディング補正演算のどの過程で、この補正係
数ｋを乗算しても良い。
黒基準信号Ｂｓの減算がなされ、Ｐｉｎ−Ｂｓが出力さ
れる。また、減算器３５では白基準信号Ｗｓから黒基準
信号Ｓｓの減算がなされ、Ｗｓ−Ｂｓが出力される。掛
算器３７ではＰｉｎ−Ｂｓにｋを乗算するが、ｋ＝１で
あると、この掛算器３７よりＰｉｎ−Ｂｓが出力され
る。また、ｋ＜１であると（Ｐｉｎ−Ｂｓ）・ｋが出力
される。掛算器３９は（Ｐｉｎ−Ｂｓ）・ｋ・（２n −
１）を出力する。割算器４０は（Ｐｉｎ−Ｂｓ）・ｋ・
（２n −１）をＷｓ−Ｂｓで除算し、〔（Ｐｉｎ−Ｂ
ｓ）／（Ｗｓ−Ｂｓ）〕・ｋ・（２n −１）を出力し、
ガンマ補正回路２５に加える。なお、ここではレジスタ
３６の補正係数ｋをＰｉｎ−Ｂｓに乗算しているが、通
常のシェーディング補正演算のどの過程で、この補正係
数ｋを乗算しても良い。
【００１５】ここでｋ＝１、２n −１を５１１とする
と、図４の（ａ）の左側に示すＷｓ、Ｂｓは、図４の
（ａ）に示す右側のＷｓ＝５１１、Ｂｓ＝０となる。そ
のため、白基準信号Ｗｓよりもレベルの高い画像入力信
号Ｐｉｎが入力されると、白となる。つまり、図４の
（ａ）の左側のＷｓよりも上側に生じる入力Ｐｉｎは、
全部白抜きとなる。
と、図４の（ａ）の左側に示すＷｓ、Ｂｓは、図４の
（ａ）に示す右側のＷｓ＝５１１、Ｂｓ＝０となる。そ
のため、白基準信号Ｗｓよりもレベルの高い画像入力信
号Ｐｉｎが入力されると、白となる。つまり、図４の
（ａ）の左側のＷｓよりも上側に生じる入力Ｐｉｎは、
全部白抜きとなる。
【００１６】今、レジスタ３６に記憶する補正係数ｋが
７／８、あるいは３／４など、ｋ＜１の場合には、図４
の（ｂ）に示すように、白基準信号Ｗｓのレベルは、図
４の（ｂ）の右側に示すように、ｋ・５１１であり、５
１１よりも小であり、入力画像Ｐｉｎ’がＷｓより大で
も、ｋ・Ｐｉｎ’が５１１よりも小さく、したがってＰ
ｉｎ’からＷｓまでのレベルの入力画像が白抜けとなら
ない。つまり、ｋ＜１以下のｋを乗じることにより白抜
け防止の補正が行われる。
７／８、あるいは３／４など、ｋ＜１の場合には、図４
の（ｂ）に示すように、白基準信号Ｗｓのレベルは、図
４の（ｂ）の右側に示すように、ｋ・５１１であり、５
１１よりも小であり、入力画像Ｐｉｎ’がＷｓより大で
も、ｋ・Ｐｉｎ’が５１１よりも小さく、したがってＰ
ｉｎ’からＷｓまでのレベルの入力画像が白抜けとなら
ない。つまり、ｋ＜１以下のｋを乗じることにより白抜
け防止の補正が行われる。
【００１７】なお、上記実施形態において、図３に示す
シェーディング補正回路は、論理回路デバイスを用いて
構成する場合について説明したが、ＣＰＵ等によるプロ
グラムに基づき、ソフトウェアで処理するようにしても
良い。
シェーディング補正回路は、論理回路デバイスを用いて
構成する場合について説明したが、ＣＰＵ等によるプロ
グラムに基づき、ソフトウェアで処理するようにしても
良い。
【００１８】
【発明の効果】この発明によれば、原稿を読んで得られ
た画像信号と基準データとの間にて所定の演算を行い、
原稿の画像信号のシェーディング補正するのに、上記シ
ェーディング補正のための演算の上に、更に補正係数を
乗ずる補正演算を施すので、白基準データＷｓより原稿
を読み取った画像信号Ｐｉｎが大きく（白く）なった場
合でも、補正係数ｋのフルスケールに対して余裕がある
ため、画像信号Ｐｉｎの階調が保存される。
た画像信号と基準データとの間にて所定の演算を行い、
原稿の画像信号のシェーディング補正するのに、上記シ
ェーディング補正のための演算の上に、更に補正係数を
乗ずる補正演算を施すので、白基準データＷｓより原稿
を読み取った画像信号Ｐｉｎが大きく（白く）なった場
合でも、補正係数ｋのフルスケールに対して余裕がある
ため、画像信号Ｐｉｎの階調が保存される。
【図１】この発明の一実施形態であるファクシミリ装置
の構成を示すブロック図である。
の構成を示すブロック図である。
【図２】同ファクシミリ装置の画像読取部の構成を示す
ブロック図である。
ブロック図である。
【図３】同画像読取部のシェーディング補正回路の構成
を示すブロック図である。
を示すブロック図である。
【図４】同シェーディング補正回路の補正処理を説明す
る図である。
る図である。
２１ ＣＣＤ
２２ アナログフロントエンド
２３ シェーディング補正回路
２４ シェーディングデータメモリ
２５ ガンマ補正回路
３１ ラッチ回路
３２ ラッチ回路
３３ ラッチ回路
３４ 減算器
３５ 減算器
３６ レジスタ
３７ 掛算器
３８ レジスタ
３９ 掛算器
４０ 割算器
Claims (4)
- 【請求項１】基準データを記憶する記憶手段と、原稿を
読んで得られた画像信号と前記記憶手段に記憶された基
準データとの間に所定の演算を行い、原稿の画像信号を
シェーディング補正する演算手段を備えたシェーディン
グ補正装置において、 前記演算手段には、補正演算を施す補正演算手段を備え
たことを特徴とするシェーディング補正装置。 - 【請求項２】前記記憶手段に記憶された基準データは、
黒基準データＢｓと白基準データＷｓであり、前記演算
手段は画像信号Ｐｉｎに対して〔（Ｐｉｎ−Ｂｓ）／
（Ｗｓ−Ｂｓ）〕・（階調数−１）の演算を行い、補正
演算手段は、前記演算手段の演算処理過程で補正係数を
乗算する乗算手段であることを特徴とする請求項１記載
のシェーディング補正装置。 - 【請求項３】前記記憶手段に、白基準データＷｓ、黒基
準データＢｓを格納し、画像信号Ｐｉｎに対して〔（Ｐ
ｉｎ−Ｗｓ）／（Ｗｓ−Ｂｓ）〕・（階調数−１）・
ｋ、〔ただしｋ＜１〕の演算を施し、補正された画像信
号として出力することを特徴とする請求項１又は請求項
２記載のシェーディング補正装置。 - 【請求項４】基準データを記憶に記憶手段し、原稿を読
んで得られた画像信号と前記記憶された基準データとの
間に所定の演算を行い、原稿の画像信号をシェーディン
グ補正する方法において、前記所定演算過程で、更に所
定の補正係数を乗算する補正演算を施すことを特徴とす
るシェーディング補正方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002000221A JP2003204432A (ja) | 2002-01-07 | 2002-01-07 | シェーディング補正装置及びシェーディング補正方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002000221A JP2003204432A (ja) | 2002-01-07 | 2002-01-07 | シェーディング補正装置及びシェーディング補正方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003204432A true JP2003204432A (ja) | 2003-07-18 |
Family
ID=27640672
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002000221A Pending JP2003204432A (ja) | 2002-01-07 | 2002-01-07 | シェーディング補正装置及びシェーディング補正方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003204432A (ja) |
-
2002
- 2002-01-07 JP JP2002000221A patent/JP2003204432A/ja active Pending
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Legal Events
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