JP2003204262A - Phase-locked loop circuit - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、位相ロック・ルー
プ回路に係り、特に、入力データの信号対雑音比が良好
でない場合でも、入力データからタイミング・ジッタが
少ないクロックを再生することが可能な位相ロック・ル
ープ回路に関する。近年、基幹通信システムとしての光
通信システムでは大容量化と長距離化が進められてい
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a phase locked loop circuit, and more particularly, it is possible to recover a clock with little timing jitter from input data even when the signal to noise ratio of the input data is not good. It relates to a phase lock loop circuit. 2. Description of the Related Art In recent years, an optical communication system as a backbone communication system has been increased in capacity and length.
【０００２】大容量化については、データ速度の高速化
と波長多重方式（ＷＤＭ方式と記載されることが多い。
これは、「Wavelength Division Multiplexing」の頭文
字による略語である。）の採用によって実現している。
一方、長距離化については、光ファイバ増幅器による光
線形増幅によって実現している。しかし、光ファイバの
モード分散によって光ファイバ伝送路の群遅延時間は一
定ではなく、光パルスの波形劣化が生ずる。これは、光
伝送速度が高くなればなるほど顕著になる。The increase in capacity is often described as an increase in data rate and a wavelength division multiplexing method (WDM method).
This is an acronym for "Wavelength Division Multiplexing". ) Is adopted.
On the other hand, the long distance is realized by an optical linear amplification by an optical fiber amplifier. However, the group delay time of the optical fiber transmission line is not constant due to the mode dispersion of the optical fiber, and the waveform deterioration of the optical pulse occurs. This becomes remarkable as the optical transmission speed becomes higher.
【０００３】又、波長多重方式を採用すると、波長多重
方式特有の光ファイバにおける４光波混合や誘導ラマン
散乱などによって光雑音が増加して光信号の信号対雑音
比が劣化するという問題が生ずる。更に、光ファイバ増
幅器を適用すると大きな利得を得ることができる反面、
稀土類元素のイオンを添加した増幅ファイバから生ずる
自然放出光によって、やはり、光信号の信号対雑音比が
劣化する。Further, when the wavelength division multiplexing system is adopted, there arises a problem that the optical noise increases due to four-wave mixing and stimulated Raman scattering in the optical fiber peculiar to the wavelength division multiplexing system and the signal-to-noise ratio of the optical signal deteriorates. Furthermore, although a large gain can be obtained by applying an optical fiber amplifier,
The spontaneous emission of light from the amplifying fiber doped with rare earth ions again degrades the signal-to-noise ratio of the optical signal.
【０００４】従って、上記波形劣化や符号誤り率劣化の
影響を受けない光通信システムの実用化が望まれてい
る。Therefore, it is desired to put an optical communication system into practical use which is not affected by the above waveform deterioration and code error rate deterioration.
【０００５】[0005]
【従来の技術】上記波形の劣化や信号対雑音比の劣化に
よるデジタル信号の符号誤り率の劣化を回避するため
に、フォワード・アクティング・エラー訂正（「ＦＥ
Ｃ」と略される。これは、「Forward-acting Error Cor
rection 」の主要な頭文字による略語である。以降、明
細書及び図面において「ＦＥＣ」と略記する。) 回路を
適用して、波形劣化や信号対雑音比劣化による符号誤り
を訂正をする方式が通常となっている。2. Description of the Related Art In order to avoid the deterioration of the code error rate of a digital signal due to the deterioration of the above-mentioned waveform and the deterioration of the signal-to-noise ratio, a forward acting error correction ("FE
Abbreviated as "C". This is the Forward-acting Error Cor
is an abbreviation for the main acronym for "rection". Hereinafter, it is abbreviated as “FEC” in the specification and drawings. ) It is usual to apply a circuit to correct code errors due to waveform deterioration and signal-to-noise ratio deterioration.
【０００６】ＦＥＣは、特定の長さのデータに対して演
算を施し、所定のビット数の誤り検定ビットを生成して
上記特定の長さのデータに付加して送信する。そして、
受信側において、受信データに対して演算を施してシン
ドロームを生成し、該シンドロームの論理レベル“１”
に対応する位置のデータの論理レベルを反転させて符号
誤りを訂正する。これは、受信データの期待値と実際の
受信データを比較して、論理レベルが異なるビットを訂
正することと等価である。[0006] The FEC performs an operation on data of a specific length, generates an error check bit of a predetermined number of bits, adds it to the data of the specific length, and transmits it. And
On the receiving side, the received data is operated to generate a syndrome, and the logical level of this syndrome is "1".
The code error is corrected by inverting the logic level of the data at the position corresponding to. This is equivalent to comparing the expected value of the received data with the actual received data and correcting the bits having different logic levels.
【０００７】図１１は、ＦＥＣによる誤り訂正の概念を
説明する図である。受信データが誤り訂正回路に入力さ
れると、該誤り訂正回路は適用されている誤り訂正符号
に特有の演算をしてデータ期待値を求めて受信データと
ビット・バイ・ビットで比較する。図１１の例では、３
ビット目の“１”が誤りであることが判り、誤り訂正回
路において訂正される。FIG. 11 is a diagram for explaining the concept of error correction by FEC. When the received data is input to the error correction circuit, the error correction circuit performs an operation peculiar to the applied error correction code to obtain a data expected value and compares the received data with the received data bit by bit. In the example of FIG. 11, 3
The bit "1" is found to be an error and is corrected in the error correction circuit.
【０００８】図１２は、ＦＥＣによる符号誤り率の改善
を示す図である。ＦＥＣを適用しない場合には、出力デ
ータの符号誤り率は当然受信データの符号誤り率に等し
い。もし、出力データの符号誤り率を１０-15 程度にし
たいのであれば、受信データの符号誤り率を１０-15 以
下にする必要がある。一方、典型的な誤り訂正符号によ
れば、受信データの符号誤り率が１０-5程度以下であれ
ば出力データの符号誤り率を１０-15 以下にすることが
できる。即ち、１０Ｇｂ／ｓの伝送システムを例にする
と、誤り訂正を行なわない場合には１／１０5 秒＝１０
μｓ程度に１回符号誤りが生ずるものが、誤り訂正をす
ることによって約２８時間程度に１回の符号誤りに抑圧
することができる。FIG. 12 is a diagram showing the improvement of the code error rate by FEC. When FEC is not applied, the code error rate of output data is naturally equal to the code error rate of received data. If the code error rate of the output data is desired to be about 10 −15 , the code error rate of the received data needs to be 10 −15 or less. On the other hand, according to the typical error correction code, if the code error rate of the received data is about 10 −5 or less, the code error rate of the output data can be set to 10 −15 or less. That is, taking a 10 Gb / s transmission system as an example, 1/10 5 seconds = 10 without error correction.
A code error that occurs once in about μs can be suppressed to one code error in about 28 hours by performing error correction.
【０００９】[0009]
【発明が解決しようとする課題】ＦＥＣの威力はかくの
如きものであるが、ＦＥＣの適用によって光通信システ
ムを構成する光受信機におけるクロックの再生に問題が
生ずる。以降、この問題について説明する。図１０は、
典型的な光受信機のブロック図である。Although the power of FEC is as described above, the application of FEC causes a problem in clock recovery in an optical receiver constituting an optical communication system. Hereinafter, this problem will be described. Figure 10
FIG. 3 is a block diagram of a typical optical receiver.
【００１０】図１０において、１は光信号を電気信号
（電流）に変換するフォト・ダイオードなどの受光素
子、２は受光素子１が電流変換した出力を電圧変換し、
最低でも所用電圧の電気信号を出力し、場合によっては
波形整形をして、等化波形を出力する等化増幅部、３は
等化増幅部２が出力する等化波形からタイミング成分を
抽出してクロックを再生するタイミング抽出部、４は等
化増幅部２が出力する等化波形を受け、タイミング抽出
部３が供給するクロックのタイミングにおいて該等化波
形を識別して送信データと等しい出力データを後段の回
路に供給する識別部である。In FIG. 10, reference numeral 1 is a light receiving element such as a photo diode for converting an optical signal into an electric signal (current), and 2 is voltage conversion of the current converted output of the light receiving element 1,
An equalization amplification unit 3 which outputs an electric signal of a required voltage at least, performs waveform shaping in some cases, and outputs an equalization waveform, and 3 extracts timing components from the equalization waveform output by the equalization amplification unit 2. A timing extraction unit 4 for reproducing a clock receives the equalized waveform output from the equalization amplification unit 2, identifies the equalized waveform at the timing of the clock supplied by the timing extraction unit 3, and outputs output data equal to the transmission data. Is an identification unit for supplying the following circuit to the circuit.
【００１１】即ち、波形整形の有無は別として等化増幅
部２が送信波形を再生（Reshaping) し、タイミング抽
出部３がクロックを再生(Retiming)し、識別部が送信デ
ータを再生(Regenerating)するので、図１０の構成の光
受信機は３Ｒ光受信機である。図９は、位相ロック・ル
ープ回路をタイミング抽出部に適用した場合の従来の構
成で、図１０における受光素子１及び等化増幅部２を省
略して図示したものである。That is, with or without waveform shaping, the equalization amplification unit 2 regenerates the transmission waveform (Reshaping), the timing extraction unit 3 regenerates the clock (Retiming), and the identification unit regenerates the transmission data (Regenerating). Therefore, the optical receiver configured as shown in FIG. 10 is a 3R optical receiver. FIG. 9 shows a conventional configuration in which a phase-locked loop circuit is applied to a timing extraction unit, and is illustrated by omitting the light receiving element 1 and the equalization amplification unit 2 in FIG.
【００１２】図９において、３ｂはタイミング抽出部
で、入力データ（等化波形）とクロックとの位相を比較
して両者の位相差に対応するパルス列を出力する位相比
較器３−１、位相比較器３−１の出力の直流分を抽出す
ると共に、位相ロック・ループ回路のループ特性を規定
する低域ろ波器３−２、及び、低域ろ波器３−２が出力
する直流電圧に対応して発信周波数を可変に制御してク
ロックを再生して出力する電圧制御発振器３−３によっ
て構成される。In FIG. 9, reference numeral 3b denotes a timing extraction unit, which compares a phase between input data (equalized waveform) and a clock and outputs a pulse train corresponding to a phase difference between the two. The DC component of the output of the filter 3-1 is extracted, and the low-pass filter 3-2 that defines the loop characteristics of the phase-locked loop circuit and the DC voltage output by the low-pass filter 3-2 are output. Correspondingly, it is composed of a voltage controlled oscillator 3-3 which variably controls the oscillation frequency to reproduce and output the clock.
【００１３】４は等化波形を該クロックのタイミングで
識別して送信データを再生して出力する識別部である。
さて、ＦＥＣを行なう誤り訂正回路が設けられるのは識
別部４より後段の回路の中であり、ＦＥＣの効果はクロ
ックの再生とは関係がない該誤り訂正回路の出力側で発
揮されるものである。An identification unit 4 identifies the equalized waveform at the timing of the clock to reproduce and output the transmission data.
Now, the error correction circuit for performing FEC is provided in the circuit after the identification unit 4, and the effect of FEC is exerted at the output side of the error correction circuit which is not related to the clock reproduction. is there.
【００１４】即ち、ＦＥＣを適用しなければ入力データ
の符号誤り率は１０-15 程度以下に制限されるのに対し
て、ＦＥＣを適用することを前提にすると入力データの
符号誤り率は１０-5程度まで許容されることになる。そ
して、受信データの符号誤り率は受信データの信号対雑
音比（「Ｓ／Ｎ比」と略記されることが多い。以降、図
面においてはＳ／Ｎ比と記載する。）とほぼ一義的な関
係にある。That is, if FEC is not applied, the code error rate of the input data is limited to about 10 −15 or less, whereas assuming that FEC is applied, the code error rate of the input data is 10 −. Up to about 5 will be allowed. The code error rate of the received data is almost unique to the signal-to-noise ratio of the received data (often abbreviated as “S / N ratio”, hereinafter referred to as S / N ratio in the drawings). Have a relationship.
【００１５】図１３は、Ｓ／Ｎ比による等化波形の違い
を示す図である。尚、図１３において、縦軸は等化波形
の振幅で横軸は時刻である。図１３において、（イ）は
Ｓ／Ｎ比良の場合で、符号誤り率が良好な場合に対応
し、（ロ）はＳ／Ｎ比悪の場合の一例で、符号誤り率が
劣悪な場合に対応する。FIG. 13 is a diagram showing the difference in the equalized waveform depending on the S / N ratio. In FIG. 13, the vertical axis represents the amplitude of the equalized waveform and the horizontal axis represents time. In FIG. 13, (a) is a case where the S / N ratio is good, and corresponds to a case where the code error rate is good, and (b) is an example of a case where the S / N ratio is bad. Correspond.
【００１６】即ち、Ｓ／Ｎ比が良好な場合には重畳され
ている雑音成分の振幅が小さく、Ｓ／Ｎ比が劣悪な場合
には重畳されている雑音成分の振幅が大きい。これらの
入力データが図９の位相比較器３−１に供給されてクロ
ックとの位相を比較されるので、低域ろ波器３−２が出
力する直流電圧が変動し、電圧制御発振器３−３が出力
するクロックにおけるタイミング・ジッタが大きくな
る。That is, when the S / N ratio is good, the amplitude of the superimposed noise component is small, and when the S / N ratio is poor, the amplitude of the superimposed noise component is large. Since these input data are supplied to the phase comparator 3-1 of FIG. 9 and compared with the phase of the clock, the DC voltage output from the low-pass filter 3-2 fluctuates, and the voltage controlled oscillator 3- The timing jitter in the clock output by 3 becomes large.
【００１７】本発明は、かかる問題に鑑み、位相ロック
・ループ回路に関し、入力データの信号対雑音比が良く
ない場合でも、タイミング・ジッタが少ないクロックを
再生することが可能な位相ロック・ループ回路を提供す
ることを目的とする。In view of the above problems, the present invention relates to a phase locked loop circuit, which is capable of recovering a clock with little timing jitter even when the signal-to-noise ratio of input data is not good. The purpose is to provide.
【００１８】[0018]
【課題を解決するための手段】第一の発明は、入力デー
タの信号対雑音比の良否を判別する信号対雑音比判別器
を備え、該信号対雑音比判別器が良好な信号対雑音比で
ある旨判別した場合には、該入力データと電圧制御発振
器が出力するクロックとの位相差を比較して得た直流電
圧によって該電圧制御発振器の発信周波数を制御すると
共に、該電圧制御発振器に供給する該直流電圧情報をメ
モリに格納し、該信号対雑音比判別器が劣悪な信号対雑
音比である旨判別した場合には、識別部が該入力データ
を識別した出力データと該電圧制御発振器が出力するク
ロックとの位相差を比較して得た直流電圧と該メモリか
ら得た直流電圧を合成した直流電圧によって該電圧制御
発振器の発信周波数を制御することを特徴とする位相ロ
ック・ループ回路である。The first invention comprises a signal-to-noise ratio discriminator for discriminating the signal-to-noise ratio of input data, and the signal-to-noise ratio discriminator has a good signal-to-noise ratio. If it is determined that, the oscillation frequency of the voltage controlled oscillator is controlled by the DC voltage obtained by comparing the phase difference between the input data and the clock output by the voltage controlled oscillator, and The DC voltage information to be supplied is stored in a memory, and when the signal-to-noise ratio discriminator determines that the signal-to-noise ratio is poor, the discriminating unit discriminates the output data from the input data and the voltage control. A phase locked loop characterized in that the oscillation frequency of the voltage controlled oscillator is controlled by a DC voltage obtained by combining the DC voltage obtained by comparing the phase difference with the clock output from the oscillator and the DC voltage obtained from the memory. circuit A.
【００１９】第一の発明によれば、該信号対雑音比判別
器が良好な信号対雑音比である旨判別した場合には、入
力データと電圧制御発振器が出力するクロックとの位相
差を比較して得た直流電圧によって該電圧制御発振器の
発信周波数を制御するという通常の制御を行なって、該
電圧制御発振器はジッタの少ないクロックを出力するこ
とができ、併せて、該通常の制御時の直流電圧情報をメ
モリに格納して信号対雑音比が劣悪な場合に備えること
ができる。一方、該信号対雑音比判別器が劣悪な信号対
雑音比である旨判別した場合には、識別部が該入力デー
タを識別して出力した、入力データに重畳された雑音の
影響を受けていない波形と電圧制御発振器が出力するク
ロックとの位相差を比較して得た直流電圧と該メモリか
ら得た直流電圧を合成した直流電圧によって該電圧制御
発振器の発信周波数を制御するので、劣悪な信号対雑音
比下でも該電圧制御発振器はジッタの少ないクロックを
出力することができる。According to the first aspect of the invention, when the signal-to-noise ratio discriminator determines that the signal-to-noise ratio is good, the phase difference between the input data and the clock output from the voltage controlled oscillator is compared. By performing the normal control of controlling the oscillation frequency of the voltage controlled oscillator by the obtained DC voltage, the voltage controlled oscillator can output a clock with less jitter. The DC voltage information can be stored in a memory to be prepared for when the signal to noise ratio is poor. On the other hand, when the signal-to-noise ratio discriminator determines that the signal-to-noise ratio is poor, the discriminating unit discriminates the input data and outputs the signal, which is influenced by noise superimposed on the input data. Since the oscillating frequency of the voltage controlled oscillator is controlled by the DC voltage obtained by comparing the phase difference between the waveform not present and the clock output from the voltage controlled oscillator and the DC voltage obtained from the memory, Even under a signal-to-noise ratio, the voltage controlled oscillator can output a clock with little jitter.
【００２０】第二の発明は、入力データの変化点を検出
するためのトリガが供給されると、入力データが立ち上
がる度及び立ち下がる度に識別基準電圧を切った初めて
のタイミングを検出して格納する波形モニタと、該波形
モニタが格納しているタイミング情報を読み出して該タ
イミング情報のヒストグラムを求め、該ヒストグラムの
ピークのタイミングを入力データの変化点と判定する演
算器と、該演算器が求めた入力データの変化点情報によ
って入力データを模擬するデータを生成する波形生成器
とを備え、該波形生成器が出力する波形と電圧制御発振
器が出力するクロックの位相差に対応する直流電圧によ
って該電圧制御発振器の発信周波数を制御することを特
徴とする位相ロック・ループ回路である。According to a second aspect of the present invention, when a trigger for detecting a change point of input data is supplied, the first timing at which the discrimination reference voltage is cut off is detected and stored every time the input data rises and falls. Waveform monitor, an arithmetic unit for reading the timing information stored in the waveform monitor to obtain a histogram of the timing information, and determining a peak timing of the histogram as a change point of input data, and the arithmetic unit And a waveform generator that generates data simulating the input data according to the change point information of the input data, the DC voltage corresponding to the phase difference between the waveform output by the waveform generator and the clock output by the voltage controlled oscillator. It is a phase locked loop circuit characterized by controlling the oscillation frequency of a voltage controlled oscillator.
【００２１】第二の発明によれば、入力データの変化点
を検出するためのトリガが供給されると、該波形モニタ
が格納した、入力データが立ち上がる度及び立ち下がる
度において識別基準電圧を切った初めてのタイミング情
報は、入力データに重畳されている雑音の影響を受けて
時間軸上でばらつくが、サンプル数が多ければそのヒス
トグラムは入力データの真の変化点付近でピークを持つ
ので、該演算器が求めたヒストグラムのピークのタイミ
ングを入力データの変化点と判定することができる。そ
して、該波形生成器が該ヒストグラムのピークのタイミ
ングを用いて入力データを模擬する、入力データに重畳
されていた雑音を除去したデータを生成し、該波形生成
器が出力する波形と電圧制御発振器が出力するクロック
の位相差に対応する直流電圧によって該電圧制御発振器
の発信周波数を制御するので、劣悪な信号対雑音比下で
も該電圧制御発振器はジッタの少ないクロックを出力す
ることができる。According to the second aspect of the present invention, when the trigger for detecting the change point of the input data is supplied, the discrimination reference voltage stored in the waveform monitor is turned off every time the input data rises and falls. The first timing information varies on the time axis under the influence of noise superimposed on the input data, but if the number of samples is large, the histogram has a peak near the true change point of the input data. The timing of the peak of the histogram obtained by the calculator can be determined as the change point of the input data. Then, the waveform generator simulates the input data by using the timing of the peak of the histogram, generates the data in which the noise superimposed on the input data is removed, and outputs the waveform and the voltage controlled oscillator from the waveform generator. Since the oscillating frequency of the voltage controlled oscillator is controlled by the DC voltage corresponding to the phase difference of the clocks output by the voltage controlled oscillator, the voltage controlled oscillator can output a clock with less jitter even under a poor signal-to-noise ratio.
【００２２】第三の発明は、入力データの変化点を検出
するためのトリガが供給される度に発生した乱数に対応
する標本化パルスによって入力データを標本化し、標本
化した入力データのレベル情報と、該乱数に対応するタ
イミング情報をメモリに格納する波形モニタと、該波形
モニタからレベル情報とタイミング情報を読み出して、
同一タイミングにおけるレベル情報のヒストグラムを作
成して該ヒストグラムのピークを入力データの変化点の
レベルとし、該入力データの変化点のレベルとしたレベ
ルに近いタイミング情報を入力データの変化点情報と判
定する演算器と、該演算器が求めた入力データの変化点
のタイミング情報によって入力データを模擬するデータ
を生成する波形生成器とを備え、該波形生成器が出力す
る波形と電圧制御発振器が出力するクロックの位相差に
対応する直流電圧によって該電圧制御発振器の発信周波
数を制御することを特徴とする位相ロック・ループ回路
である。A third invention is that the input data is sampled by a sampling pulse corresponding to a random number generated each time a trigger for detecting a change point of the input data is supplied, and level information of the sampled input data is sampled. A waveform monitor that stores timing information corresponding to the random number in a memory; and level information and timing information read from the waveform monitor,
A histogram of level information at the same timing is created, the peak of the histogram is set as the level of the change point of the input data, and timing information close to the level of the level of the change point of the input data is determined as the change point information of the input data. An arithmetic unit and a waveform generator that generates data simulating the input data according to the timing information of the change point of the input data obtained by the arithmetic unit are provided, and the waveform output by the waveform generator and the voltage controlled oscillator output. A phase locked loop circuit characterized in that the oscillation frequency of the voltage controlled oscillator is controlled by a DC voltage corresponding to the phase difference of clocks.
【００２３】第三の発明によれば、該波形モニタが、入
力データの変化点を検出するためのトリガが供給される
度に発生した乱数に対応する標本化パルスによって入力
データを標本化し、標本化した入力データのレベルと、
該乱数に対応するタイミングをメモリに格納し、演算器
が、該波形モニタからレベル情報とタイミング情報を読
み出して、同一タイミングにおけるレベル情報のヒスト
グラムを作成して該ヒストグラムのピークを入力データ
の変化点のレベルとし、該入力データの変化点のレベル
としたレベルに近いタイミング情報を求めるので、求め
たタイミング情報は入力データの変化点のタイミングを
近似することが出来る。そして、該波形生成器が、該演
算器が出力する入力データの変化点情報によって入力デ
ータを模擬するデータを生成し、該波形生成器が出力す
る入力データに重畳されている雑音の影響を除去した波
形と電圧制御発振器が出力するクロックの位相差に対応
する直流電圧によって該電圧制御発振器の発信周波数を
制御するので、劣悪な信号対雑音比下でも該電圧制御発
振器はジッタの少ないクロックを出力することができ
る。According to the third invention, the waveform monitor samples the input data by the sampling pulse corresponding to the random number generated every time the trigger for detecting the change point of the input data is supplied, The level of the converted input data,
The timing corresponding to the random number is stored in the memory, the arithmetic unit reads the level information and the timing information from the waveform monitor, creates a histogram of the level information at the same timing, and determines the peak of the histogram as the change point of the input data. , And the timing information close to the level used as the level of the change point of the input data is obtained, the obtained timing information can approximate the timing of the change point of the input data. Then, the waveform generator generates data simulating the input data according to the change point information of the input data output by the arithmetic unit, and removes the influence of noise superimposed on the input data output by the waveform generator. Since the oscillation frequency of the voltage controlled oscillator is controlled by the DC voltage corresponding to the phase difference between the waveform and the clock output by the voltage controlled oscillator, the voltage controlled oscillator outputs a clock with less jitter even under a poor signal-to-noise ratio. can do.
【００２４】第四の発明は、第二の発明における上記演
算器を、上記波形モニタが格納しているタイミング情報
を読み出して該タイミング情報の平均値を求めて、該平
均値のタイミングを入力データの変化点と判定する演算
器とすることを特徴とする位相ロック・ループ回路であ
る。第四の発明によれば、入力データの変化点を検出す
るためのトリガが供給されると、該波形モニタが格納し
た、入力データの変化点近傍において識別基準電圧を切
った初めてのタイミング情報は、入力データに重畳され
ている雑音の影響を受けて時間軸上でばらつくが、サン
プル数が多ければその平均値は入力データの真の変化点
に収斂するので、該演算器が求めた該平均値のタイミン
グを入力データの変化点と判定することができる。そし
て、該波形生成器が該平均値のタイミングを用いて入力
データを模擬する、入力データに重畳されていた雑音を
除去したデータを生成し、該波形生成器が出力する波形
と電圧制御発振器が出力するクロックの位相差に対応す
る直流電圧によって該電圧制御発振器の発信周波数を制
御するので、劣悪な信号対雑音比下でも該電圧制御発振
器はジッタの少ないクロックを出力することができる。According to a fourth aspect of the present invention, the arithmetic unit according to the second aspect of the present invention reads the timing information stored in the waveform monitor to obtain an average value of the timing information, and outputs the timing of the average value as input data. The phase-locked loop circuit is characterized in that it is an arithmetic unit for determining the change point of According to the fourth invention, when the trigger for detecting the change point of the input data is supplied, the first timing information stored in the waveform monitor and having cut off the identification reference voltage in the vicinity of the change point of the input data is , The variation on the time axis due to the influence of noise superimposed on the input data, but if the number of samples is large, the average value converges to the true change point of the input data, the average calculated by the calculator The timing of the value can be determined as the change point of the input data. Then, the waveform generator simulates the input data by using the timing of the average value, generates data in which noise superimposed on the input data is removed, and the waveform output by the waveform generator and the voltage-controlled oscillator are Since the oscillation frequency of the voltage controlled oscillator is controlled by the DC voltage corresponding to the phase difference between the output clocks, the voltage controlled oscillator can output a clock with less jitter even under a poor signal-to-noise ratio.
【００２５】第五の発明は、第三の発明の位相ロック・
ループ回路において、上記演算器を、上記波形モニタが
格納している全てのレベル情報を読み出して該レベル情
報の平均値を求めて、該平均値に近いレベルのタイミン
グを入力データの変化点のタイミングであると判定する
演算器とすることを特徴とする位相ロック・ループ回路
である。The fifth aspect of the present invention is the phase lock of the third aspect.
In the loop circuit, the arithmetic unit reads out all level information stored in the waveform monitor to obtain an average value of the level information, and the timing of the level close to the average value is the timing of the change point of the input data. A phase-locked loop circuit characterized by being an arithmetic unit for determining that
【００２６】第五の発明によれば、該波形モニタが、入
力データの変化点を検出するためのトリガが供給される
度に発生した乱数に対応する標本化パルスによって入力
データを標本化し、標本化した入力データのレベルと、
該乱数に対応するタイミングをメモリに格納し、該演算
器が、該波形モニタからレベル情報とタイミング情報を
読み出して、全てのタイミングにおけるレベル情報の平
均値を求めて該平均値を入力データの変化点のレベルと
し、該入力データの変化点のレベルとしたレベルに近い
タイミングを求めるので、求めたタイミングは入力デー
タの変化点のタイミングを近似することが出来る。そし
て、該波形生成器が、該演算器が出力する入力データの
変化点のタイミングによって入力データを模擬するデー
タを生成し、該波形生成器が出力する入力データに重畳
されている雑音の影響を除去した波形と電圧制御発振器
が出力するクロックの位相差に対応する直流電圧によっ
て該電圧制御発振器の発信周波数を制御するので、劣悪
な信号対雑音比下でも該電圧制御発振器はジッタの少な
いクロックを出力することができる。According to the fifth invention, the waveform monitor samples the input data with a sampling pulse corresponding to a random number generated each time a trigger for detecting a change point of the input data is supplied, The level of the converted input data,
The timing corresponding to the random number is stored in a memory, the arithmetic unit reads the level information and the timing information from the waveform monitor, obtains the average value of the level information at all timings, and changes the average value to the input data. Since the timing close to the level used as the level of the input data changing point is obtained, the obtained timing can approximate the timing of the input data changing point. Then, the waveform generator generates data simulating the input data at the timing of the change point of the input data output by the arithmetic unit, and influences the noise superimposed on the input data output by the waveform generator. Since the oscillation frequency of the voltage controlled oscillator is controlled by the DC voltage corresponding to the phase difference between the removed waveform and the clock output by the voltage controlled oscillator, the voltage controlled oscillator can generate a clock with less jitter even under a poor signal-to-noise ratio. Can be output.
【００２７】[0027]
【発明の実施の形態】以降、図面も用いて本発明の技術
を詳細に説明する。図１は、本発明の第一の実施の形態
のブロック図である。本発明の第一の実施の形態の位相
ロック・ループ回路は、入力データの信号対雑音比が劣
悪な場合には識別部の出力を使って電圧制御発振器の周
波数を制御するので、識別部も併せて図示している。DETAILED DESCRIPTION OF THE INVENTION The technique of the present invention will be described in detail below with reference to the drawings. FIG. 1 is a block diagram of a first embodiment of the present invention. The phase-locked loop circuit of the first embodiment of the present invention controls the frequency of the voltage-controlled oscillator by using the output of the discriminator when the signal-to-noise ratio of the input data is poor. It is also shown in the figure.
【００２８】図１において、３はタイミング抽出部で、
位相比較器３−１ａ、低域ろ波器３−２ａ、電圧制御発
振器３−３、位相比較器３−１ｂ、低域ろ波器３−２
ｂ、信号対雑音比判別器３−４（図では、「Signal-to-
Noise Ratio 」の頭文字を使って「Ｓ／Ｎ」判別器と略
記している。以降も、図では同様に記載する。）、アナ
ログ・デシタル変換器３−５、メモリ３−６、デジタル
・アナログ変換器３−７、加算器３−８及びスイッチ３
−９を備えている。In FIG. 1, reference numeral 3 is a timing extraction unit,
Phase comparator 3-1a, low-pass filter 3-2a, voltage controlled oscillator 3-3, phase comparator 3-1b, low-pass filter 3-2
b, the signal-to-noise ratio discriminator 3-4 (in the figure, "Signal-to-
It is abbreviated as "S / N" discriminator using the acronym "Noise Ratio". The subsequent description will be similarly described in the drawings. ), Analog / digital converter 3-5, memory 3-6, digital / analog converter 3-7, adder 3-8 and switch 3
Equipped with -9.
【００２９】４は電圧制御発振器３−３が出力するクロ
ックのタイミングで入力データを識別する識別部であ
る。図１の構成の位相ロック・ループ回路は概ね下記の
ように動作する。即ち、入力データの信号対雑音比の良
否を判別する信号対雑音比判別器３−４と、位相比較器
３−１ａ、低域ろ波器３−２ｂ及び電圧制御発振器３−
３を有する第一の位相ロック・ループと、位相比較器３
−１ｂ、低域ろ波器３−２ｂ、メモリ３−６、デジタル
・アナログ変換器３−７、加算器３−８及び電圧制御発
振器３−３を有する第二の位相ロック・ループとを備
え、信号対雑音比判別器３−４が良好な信号対雑音比で
ある旨判別した場合にはスイッチ３−９によって該第一
の位相ロック・ループを閉じて、該入力データと電圧制
御発振器３−３が出力するクロックとの位相差を比較し
て得た直流電圧によって該電圧制御発振器３−３の発信
周波数を制御すると共に、該電圧制御発振器３−３に供
給する該直流電圧をアナログ・デシタル変換器３−５を
介してメモリに格納し、信号対雑音比判別器３−４が劣
悪な信号対雑音比である旨判別した場合にはスイッチ３
−９によって該第二の位相ロック・ループを閉じて、識
別部４が該入力データを識別した出力データと電圧制御
発振器３−３が出力するクロックとの位相差を比較して
得た直流電圧とメモリ３−６に格納した直流電圧情報を
デジタル・アナログ変換器３−７によってアナログ変換
した直流電圧とを合成した直流電圧によって電圧制御発
振器３−３の発信周波数を制御する。Reference numeral 4 is an identification unit for identifying the input data at the timing of the clock output from the voltage controlled oscillator 3-3. The phase-locked loop circuit configured as shown in FIG. 1 operates as follows. That is, the signal-to-noise ratio discriminator 3-4 for discriminating the signal-to-noise ratio of the input data, the phase comparator 3-1a, the low-pass filter 3-2b, and the voltage-controlled oscillator 3-.
A first phase-locked loop having 3 and a phase comparator 3
-1b, a low-pass filter 3-2b, a memory 3-6, a digital-analog converter 3-7, an adder 3-8, and a second phase-locked loop having a voltage controlled oscillator 3-3. If the signal-to-noise ratio discriminator 3-4 determines that the signal-to-noise ratio is good, the switch 3-9 closes the first phase-locked loop, and the input data and the voltage controlled oscillator 3 are closed. -3 controls the oscillating frequency of the voltage controlled oscillator 3-3 by a DC voltage obtained by comparing the phase difference with the clock output from the -3, and the DC voltage supplied to the voltage controlled oscillator 3-3 is analog. When the signal is stored in the memory through the digital converter 3-5 and the signal-to-noise ratio discriminator 3-4 determines that the signal-to-noise ratio is poor, the switch 3
DC voltage obtained by closing the second phase lock loop by -9 and comparing the phase difference between the output data in which the input data is identified by the identifying unit 4 and the clock output by the voltage controlled oscillator 3-3. The oscillating frequency of the voltage controlled oscillator 3-3 is controlled by a DC voltage obtained by combining the DC voltage information stored in the memory 3-6 and the DC voltage analog-converted by the digital-analog converter 3-7.
【００３０】さて、識別部４は入力データの傾斜より大
きい傾斜においてデータの識別を行なうので、出力デー
タからは入力データに重畳されていた雑音の影響が軽減
されていると共に、入力データと同期している。従っ
て、低域ろ波器３−２ｂが出力する直流電圧は入力デー
タに重畳されていた雑音の影響を受け難いものになって
いる。一方、メモリ３−６に格納されている直流電圧情
報は入力データの信号対雑音比が良好な時に得たもので
あるので、これも、雑音の影響が少ない直流電圧を表わ
す情報である。Since the identifying section 4 identifies data at a slope larger than the slope of the input data, the influence of noise superimposed on the input data from the output data is reduced and the output data is synchronized with the input data. ing. Therefore, the DC voltage output from the low-pass filter 3-2b is less likely to be affected by the noise superimposed on the input data. On the other hand, since the DC voltage information stored in the memory 3-6 is obtained when the signal-to-noise ratio of the input data is good, this also represents the DC voltage which is less affected by noise.
【００３１】しかも、信号対雑音比判別器３−４が入力
データの信号対雑音比が劣悪である旨判別した時には、
低域ろ波器３−２ｂが出力する直流電圧とメモリ３−６
に格納されている直流電圧情報をアナログ変換した直流
電圧とを合成した直流電圧によって電圧制御発振器３−
３の発信周波数を制御する。従って、図１の構成の位相
ロック・ループ回路は、入力データの信号対雑音比が良
好な場合には上記第一の位相ロック・ループによって入
力データに同期したクロックを生成して識別部４に供給
し、入力データの信号対雑音比が劣悪であっても上記第
二の位相ロック・ループによって最終的には入力データ
に同期したクロックを生成して識別部４に供給すること
ができる。Moreover, when the signal-to-noise ratio discriminator 3-4 determines that the signal-to-noise ratio of the input data is poor,
DC voltage output from low-pass filter 3-2b and memory 3-6
The voltage-controlled oscillator 3-based on the direct-current voltage obtained by combining the direct-current voltage information stored in
Control the transmission frequency of 3. Therefore, the phase-locked loop circuit configured as shown in FIG. 1 generates a clock synchronized with the input data by the first phase-locked loop and causes the discriminating unit 4 to generate the signal when the signal-to-noise ratio of the input data is good. Even if the signal-to-noise ratio of the input data is poor, the second phase-locked loop can finally generate a clock synchronized with the input data and supply it to the identification unit 4.
【００３２】これにより、図１の構成の位相ロック・ル
ープ回路が識別部４及び後段の装置に供給するクロック
は入力データの信号対雑音比に実質的に無関係なジッタ
の少ない良好なクロックとなる。尚、上では低域ろ波器
３−２ｂが出力する直流電圧とデジタル・アナログ変換
器３−７が出力する直流電圧を加算器３−８によって合
成すると説明したが、加算器３−８は双方の直流電圧を
単純に加算するものではなく、双方の直流電圧又は一方
の直流電圧に重み係数をかけて加算するものであっても
よく、低域ろ波器３−２ｂが出力する直流電圧とメモリ
３−６から得た直流電圧を合成するものであるといえ
る。As a result, the clock supplied by the phase-locked loop circuit configured as shown in FIG. 1 to the discriminating unit 4 and the subsequent device is a good clock with little jitter, which is substantially unrelated to the signal-to-noise ratio of the input data. . Although it has been described above that the DC voltage output by the low-pass filter 3-2b and the DC voltage output by the digital-analog converter 3-7 are combined by the adder 3-8, the adder 3-8 Instead of simply adding both DC voltages, both DC voltages or one DC voltage may be multiplied by a weighting coefficient and added, and the DC voltage output by the low-pass filter 3-2b may be used. It can be said that the DC voltage obtained from the memory 3-6 is combined.
【００３３】ここで、信号対雑音比判別回路の構成につ
いて説明しておく。図２は、信号対雑音比判別器の構成
例である。図２において、３−４−１は入力データのピ
ーク値を検出するピーク整流回路、３−４−２はピーク
整流回路３−４−１の出力と所定の基準電圧を比較し
て、双方の大小によって論理レベル“１”又は論理レベ
ル“０”の信号を判別結果として出力するコンパレータ
である。Here, the structure of the signal-to-noise ratio discrimination circuit will be described. FIG. 2 is a configuration example of the signal-to-noise ratio discriminator. In FIG. 2, 3-4-1 is a peak rectifier circuit for detecting a peak value of input data, 3-4-2 is a comparison between the output of the peak rectifier circuit 3-4-1 and a predetermined reference voltage, and It is a comparator that outputs a signal of logic level "1" or logic level "0" depending on the size as a determination result.
【００３４】そして、該基準電圧は、位相ロック・ルー
プ回路が出力するクロックのジッタが許容できなくなる
程度の雑音が入力データに重畳された時にピーク整流回
路３−４−１が出力する電圧に設定しておけばよい。上
記の如く構成することにより、図２の構成は、入力デー
タに重畳されている雑音が低レベルの時には論理レベル
“０”の信号を出力し、入力データに重畳されている雑
音が高レベルの時には論理レベル“１”の信号を出力す
る。従って、図１の構成におけるスイッチ３−９は、論
理レベル“０”の信号で上記第一の位相ロック・ループ
を閉じ、論理レベル“１”の信号で上記第二の位相ロッ
ク・ループを閉じるように設定しておけばよい。The reference voltage is set to a voltage output by the peak rectifier circuit 3-4-1 when noise such that the jitter of the clock output by the phase locked loop circuit becomes unacceptable is superimposed on the input data. Just keep it. With the above configuration, the configuration of FIG. 2 outputs a signal of logical level “0” when the noise superimposed on the input data is at a low level, and the noise superimposed on the input data is at a high level. Sometimes a signal of logic level "1" is output. Therefore, the switch 3-9 in the configuration of FIG. 1 closes the first phase locked loop with a signal of logic level "0" and closes the second phase locked loop with a signal of logic level "1". You can set it as follows.
【００３５】尚、当然のことながら、図２の構成におい
てピーク整流回路３−４−１の出力と基準電圧をコンパ
レータ３−４−２の逆の入力端子に供給すれば、入力デ
ータに重畳されている雑音が低レベルの時には論理レベ
ル“１”の信号を出力し、入力データに重畳されている
雑音が高レベルの時には論理レベル“０”の信号を出力
するので、図１の構成におけるスイッチ３−９は上記と
は逆の設定にする必要がある。As a matter of course, if the output of the peak rectifying circuit 3-4-1 and the reference voltage are supplied to the opposite input terminal of the comparator 3-4-2 in the configuration of FIG. 2, they are superimposed on the input data. When the noise level is low, a signal of logical level "1" is output, and when the noise superimposed on the input data is high level, a signal of logical level "0" is output. Therefore, the switch in the configuration of FIG. It is necessary to set 3-9 to the opposite setting.
【００３６】図３は、本発明の第二及び第三の実施の形
態のブロック図である。図３において、３ａはタイミン
グ抽出部で、波形モニタ３−１０、演算器３−１１、波
形生成器３−１２、位相比較器３−１、低域ろ波器３−
２及び電圧制御発振器３−３によって構成される。４は
電圧制御発振器３−３が出力するクロックのタイミング
で入力データを識別する識別部である。FIG. 3 is a block diagram of the second and third embodiments of the present invention. In FIG. 3, 3a is a timing extraction unit, which is a waveform monitor 3-10, a calculator 3-11, a waveform generator 3-12, a phase comparator 3-1, and a low-pass filter 3-.
2 and the voltage controlled oscillator 3-3. An identification unit 4 identifies input data at the timing of the clock output by the voltage controlled oscillator 3-3.
【００３７】図３の構成における波形モニタ３−１０、
演算器３−１１及び波形生成器３−１２によって入力デ
ータに重畳されている雑音の影響を受けない、入力デー
タにおける論理レベル“１”と論理レベル“０”の切り
替わり点と同一タイミングに帰依替わり点を有する、入
力データを模擬するデータを生成して位相比較器３−１
の一方の入力端子に供給する。The waveform monitor 3-10 in the configuration of FIG.
The arithmetic unit 3-11 and the waveform generator 3-12 are not affected by the noise superimposed on the input data, and are reassigned at the same timing as the switching point between the logical level "1" and the logical level "0" in the input data. Phase comparator 3-1 for generating data simulating input data having points
Supply to one of the input terminals.
【００３８】従って、入力データの信号対雑音比の良否
にかかわらず信号対雑音比が良好なデータと電圧制御発
振器３−３が出力するクロックの位相を位相比較器３−
１で比較することができ、図３の構成の位相ロック・ル
ープ回路は入力データの信号対雑音比の良否に関係なく
ジッタが少ないクロックを生成することができる。図４
は、本発明の第二の実施の形態における波形モニタの構
成例である。Therefore, regardless of whether the signal-to-noise ratio of the input data is good or bad, the phase comparator 3 compares the data having a good signal-to-noise ratio and the phase of the clock output from the voltage controlled oscillator 3-3.
1 and the phase-locked loop circuit configured as shown in FIG. 3 can generate a clock with little jitter regardless of whether the signal-to-noise ratio of the input data is good or bad. Figure 4
[FIG. 6] is a configuration example of a waveform monitor according to the second embodiment of the present invention.
【００３９】図４において、３−１０−１及び３−１０
−１ａは所定期間入力データをマスクする論理積回路、
３−１０−２は論理積回路３−１０−１の出力を基準電
圧と比較してデジタル信号を出力するコンパレータ、３
−１０−２ａは論理積回路３−１０−１ａの出力を基準
電圧と比較してデジタル信号を出力するコンパレータ、
３−１０−３はコンパレータ３−１０−２の出力の立ち
上がりを微分する微分回路、３−１０−３ａはコンパレ
ータ３−１０−２ａの出力の立ち上がりを微分する微分
回路、３−１０−４は微分回路３−１０−３がパルスを
出力した後所定時間論理レベル“１”のパルスを出力し
て論理積回路３−１０−１の反転入力端子に供給する待
ち時間設定器、３−１０−４ａは微分回路３−１０−３
ａがパルスを出力した後所定時間論理レベル“１”のパ
ルスを出力して論理積回路３−１０−１ａの反転入力端
子に供給する待ち時間設定器、３−１０−５は入力デー
タの切り替わり点探索開始の指示するトリガによってロ
ードされて図示を省略しているクロック源から供給され
るクロックを計数するカウンタ、３−１０−６は微分回
路３−１０−３及び３−１０−３ａの出力の論理和演算
をする論理和回路である。In FIG. 4, 3-10-1 and 3-10
-1a is a logical product circuit for masking input data for a predetermined period,
3-10-2 is a comparator for comparing the output of the AND circuit 3-10-1 with a reference voltage and outputting a digital signal, 3
-10-2a is a comparator for comparing the output of the AND circuit 3-10-1a with a reference voltage and outputting a digital signal;
3-10-3 is a differentiating circuit that differentiates the rising edge of the output of the comparator 3-10-2, 3-10-3a is a differentiating circuit that differentiates the rising edge of the output of the comparator 3-10-2a, and 3-10-4 is A waiting time setting device 3-10-, which outputs a pulse of logic level "1" for a predetermined time after the differential circuit 3-10-3 outputs a pulse and supplies the pulse to the inverting input terminal of the logical product circuit 3-10-1 4a is a differentiating circuit 3-10-3
Waiting time setting device 3a-5 outputs a pulse of logic level "1" for a predetermined time after a outputs a pulse and supplies it to the inverting input terminal of AND circuit 3-10-1a. A counter that counts clocks supplied by a clock source (not shown) loaded by a trigger instructing the start of point search, and 3-10-6 is an output of the differentiating circuits 3-10-3 and 3-10-3a. Is a logical sum circuit for performing a logical sum operation of.
【００４０】３−１０−７は一方の入力端子にカウンタ
３−１０−５の出力の１ビットを過不足なく受け、もう
一方の入力端子に論理和回路３−１０−６の出力を受け
る複数の論理積回路で構成される論理積回路群、３−１
０−８は該トリガをカウントするカウンタ、３−１０−
９はカウンタ３−１０−８の出力をデコードするデコー
ダ、３−１０−１０はデコーダ３−１０−９の出力によ
ってチップ・セレクトされて、論理積回路群３−１０−
７が出力する複数ビットの情報をアドレスとして、論理
和回路３−１０−６の出力を書き込むメモリ群である。A plurality of 3-10-7 receive one bit of the output of the counter 3-10-5 at one input terminal without excess and deficiency, and receive the output of the OR circuit 3-10-6 at the other input terminal. AND circuit group composed of AND circuits of 3-1
0-8 is a counter for counting the trigger, 3-10-
9 is a decoder for decoding the output of the counter 3-10-8, 3-10-10 is chip-selected by the output of the decoder 3-10-9, and the logical product circuit group 3-10-
7 is a memory group in which the output of the OR circuit 3-10-6 is written by using the information of a plurality of bits output by 7 as an address.
【００４１】図５は、本発明の第二の実施の形態におけ
る波形モニタと演算器の動作を説明する図である。以
降、図４と図５を参照して本発明の第二の実施の形態に
おける波形モニタと演算器の動作を説明する。入力デー
タは論理積回路３−１０−１及び３−１０−１ａの非反
転入力端子に供給される。論理積回路３−１０−１の反
転入力端子には待ち時間設定器３−１０−４の出力が、
論理積回路３−１０−１ａの反転入力端子には待ち時間
設定器３−１０−４ａの出力が供給されているので、待
ち時間設定器３−１０−４の出力と待ち時間設定器３−
１０−４ａが論理レベル“０”を出力している時には入
力データは論理積回路３−１０−１と３−１０−１ａを
通過して、それぞれ、コンパレータ３−１０−２と３−
１０−２ａに供給される。そして、コンパレータ３−１
０−２と３−１０−２ａのもう一方の入力端子には基準
電圧が供給されている。FIG. 5 is a diagram for explaining the operation of the waveform monitor and arithmetic unit in the second embodiment of the present invention. Hereinafter, the operations of the waveform monitor and the calculator according to the second embodiment of the present invention will be described with reference to FIGS. 4 and 5. Input data is supplied to the non-inverting input terminals of the AND circuits 3-10-1 and 3-10-1a. The output of the waiting time setting unit 3-10-4 is supplied to the inverting input terminal of the logical product circuit 3-10-1.
Since the output of the waiting time setter 3-10-4a is supplied to the inverting input terminal of the logical product circuit 3-10-1a, the output of the waiting time setter 3-10-4 and the waiting time setter 3-
When 10-4a outputs the logic level "0", the input data passes through the AND circuits 3-10-1 and 3-10-1a, and the comparators 3-10-2 and 3-10 respectively.
10-2a. Then, the comparator 3-1
The reference voltage is supplied to the other input terminals of 0-2 and 3-10-2a.
【００４２】入力データと基準電圧の関係は図５（イ）
に示している。典型的には、基準電圧は入力データの論
理レベルの中間レベルに設定されている。従って、雑音
がない場合で、入力データが図５（イ）の実線の場合に
は、入力データのレベルと基準電圧とが等しくなった点
でコンパレータ３−１０−２と３−１０−２ａの出力の
論理レベルが反転し、微分回路３−１０−３と３−１０
−３ａは立ち上がりを微分するので、微分回路３−１０
−３と３−１０−３ａは交互に変化点パルスを出力す
る。これを、図５（ロ）に示している。The relationship between the input data and the reference voltage is shown in FIG.
Is shown in. Typically, the reference voltage is set to the intermediate level of the logic level of the input data. Therefore, when there is no noise and the input data is the solid line in FIG. 5A, the levels of the input data are equal to the reference voltage. The logic level of the output is inverted, and the differentiating circuits 3-10-3 and 3-10
-3a differentiates the rising edge, the differentiating circuit 3-10
-3 and 3-10-3a alternately output change point pulses. This is shown in FIG.
【００４３】しかし、入力データには雑音が重畳されて
いることがあるので、雑音が重畳されている入力データ
と基準電圧の交点は時間軸上でばらつき、しかも、１つ
の立ち上がり又は立ち下がりにおいて複数のタイミング
で雑音が重畳されている入力データと基準電圧とは交点
を持つことがある。これを避けるために待ち時間設定器
３−１０−４と論理積回路３−１０−１、待ち時間設定
器３−１０−４ａと論理積回路３−１０−１ａより成る
回路が付加されている。However, since noise may be superimposed on the input data, the intersection of the input data on which the noise is superimposed and the reference voltage varies on the time axis, and moreover, there are a plurality of rising or falling edges. There is a case where the input data on which noise is superimposed and the reference voltage have an intersection at the timing of. To avoid this, a circuit including a waiting time setting unit 3-10-4 and a logical product circuit 3-10-1, and a waiting time setting unit 3-10-4a and a logical product circuit 3-10-1a is added. .
【００４４】例えば、待ち時間設定器３−１０−４は、
微分回路３−１０−３が出力する変化点パルスによって
所定の値にロードされて所定のカウント値になるまでカ
ウントを行なうカウンタと、該カウンタのカウント値が
所定値以下の時に論理レベル“０”を出力し、該カウン
タのカウント値が所定値超の時に論理レベル“１”を出
力するデコーダとによって構成する。そして、上記所定
のカウント値は、入力データの変化点付近で雑音によっ
て上記交点がばらつく範囲の時間より大きく、データの
１ビットの時間より小さく設定しておけばよい。For example, the waiting time setting unit 3-10-4 is
A counter that is loaded to a predetermined value by the change point pulse output from the differentiating circuit 3-10-3 and counts until it reaches a predetermined count value, and a logic level "0" when the count value of the counter is less than or equal to the predetermined value. And a decoder that outputs a logic level "1" when the count value of the counter exceeds a predetermined value. The predetermined count value may be set larger than the time in the range where the intersection varies due to noise near the change point of the input data and smaller than the time of 1 bit of the data.
【００４５】上記構成によって、１つの立ち上がり又は
立ち下がりにおいて複数のタイミングで雑音が重畳され
ている入力データと基準電圧とが交点を持っても、最初
の交点に対応する変化点パルスだけが有効となって、以
降の基準電圧と雑音が重畳された入力データの交点は無
効とされる。ところで、入力データはランダムであるの
で、図５（イ）の如く“０”、“１”交番には限らな
い。従って、変化点の検出を指示する１発のトリガによ
って時間軸上にランダムな間隔の変化点パルスが発生す
る。この１発のトリガに対応する変化点パルスの情報を
メモリ群３−１０−１０の一面に格納し、後続のトリガ
に対応する変化点パルスの情報をメモリ群３−１０−１
０の他の面に格納する。With the above structure, even if the input data and the reference voltage on which noise is superimposed at a plurality of timings at one rising edge or one falling edge have an intersection, only the change point pulse corresponding to the first intersection is effective. Then, the subsequent intersections between the reference voltage and the input data on which noise is superimposed are invalidated. By the way, since the input data is random, it is not limited to "0" and "1" alternations as shown in FIG. Therefore, the change point pulses at random intervals are generated on the time axis by one trigger instructing the detection of the change point. Information on the changing point pulse corresponding to this one trigger is stored in one side of the memory group 3-10-10, and information on the changing point pulse corresponding to the subsequent trigger is stored in the memory group 3-10-1.
Stored on the other side of 0.
【００４６】この際、該トリガをカウントするカウンタ
３−１０−８のカウント値をデコーダ３−１０−９によ
ってデコードすることによってメモリ群３−１０−１０
の各面を選択することができる。又、該トリガによって
ロードされてクロックをカウントするカウンタ３−１０
−５が出力するカウント値を論理和回路３−１０−６が
パルスを出力するタイミングだけ出力してメモリ群３−
１０−１０に格納し、論理和回路３−１０−６の出力レ
ベル情報を格納することで変化点パルスに関する情報を
格納することができる。このために、図４の構成では論
理積回路群３−１０−７の出力をアドレスとして、論理
和回路３−１０−６の出力をデータとしてメモリ群３−
１０−１０に書き込むようにしている。この動作を該ト
リガが与えられる度に行なうことによって、メモリ群３
−１０−１０の全ての面に図５（ハ）に対応する変化点
パルスが格納されることになる。At this time, the decoder 3-10-9 decodes the count value of the counter 3-10-8 which counts the trigger to decode the memory group 3-10-10.
Each side of can be selected. Also, a counter 3-10 that counts clocks loaded by the trigger
The count value output by -5 is output only at the timing when the OR circuit 3-10-6 outputs a pulse, and the memory group 3-
10-10 and the output level information of the OR circuit 3-10-6 can be stored to store the information on the change point pulse. Therefore, in the configuration of FIG. 4, the output of the logical product circuit group 3-10-7 is used as an address, and the output of the logical sum circuit 3-10-6 is used as data.
I am writing to 10-10. By performing this operation each time the trigger is given, the memory group 3
The change point pulse corresponding to FIG. 5C is stored in all the surfaces of -10-10.
【００４７】上記の如くメモリ群３−１０−１０に書き
込まれた変化点パルスに関する情報を図３の演算器３−
１１が全て読み出し、データに１が書き込まれているア
ドレスを求め、立ち上がり時間又は立ち下がり時間から
決まる時間の範囲に対応するアドレスの範囲でヒストグ
ラムを作成すると、図５（ニ）のようなヒストグラムを
得ることができる。Information concerning the change point pulse written in the memory group 3-10-10 as described above is provided to the arithmetic unit 3- of FIG.
When all 11 are read out, the address in which 1 is written in the data is obtained, and a histogram is created in the address range corresponding to the time range determined from the rising time or the falling time, a histogram as shown in FIG. Obtainable.
【００４８】雑音がランダムであれば、雑音がない状態
で得られる変化点パルスの位相の近傍で変化点パルスが
現れる確率が高くなるので、該ヒストグラムのピークに
対応するタイミングが入力データの変化点であると判定
することができる。従って、演算器３−１１は変化点パ
ルスの位相であると判定することができる複数のタイミ
ングを求めることができ、演算器３−１１は上記タイミ
ングにパルスを出力することができる。これを図５
（ホ）に示している。If the noise is random, the probability that the change-point pulse appears near the phase of the change-point pulse obtained in the absence of noise is high, so that the timing corresponding to the peak of the histogram is the change point of the input data. Can be determined. Therefore, the calculator 3-11 can obtain a plurality of timings that can be determined to be the phase of the change-point pulse, and the calculator 3-11 can output the pulse at the above timing. Figure 5
It is shown in (e).
【００４９】図６は、波形生成器の構成例である。図６
において、３−１２−１は図３の演算器３−１１が出力
するタイミング・パルスをトグル端子に受けるトグル・
フリップ・フロップである。図３の演算器３−１１は入
力データの１ビット幅に相当する時間間隔のタイミング
・パルスを出力するので、トグル・フリップ・フロップ
３−１２−１は入力データの１ビット幅に相当する幅で
論理レベル“１”と論理レベル“０”との間を遷移する
波形を出力する。この波形は入力データの波形とは異な
るが、入力データの変化点の情報を有する波形であり、
入力データに重畳されていた雑音を除去したものであ
る。FIG. 6 shows an example of the configuration of the waveform generator. Figure 6
3-12-1, the toggle terminal receives the timing pulse output from the calculator 3-11 of FIG. 3 at the toggle terminal.
It's a flip-flop. Since the arithmetic unit 3-11 in FIG. 3 outputs timing pulses at time intervals corresponding to the 1-bit width of the input data, the toggle flip-flop 3-12-1 has a width corresponding to the 1-bit width of the input data. Outputs a waveform that transits between the logic level "1" and the logic level "0". This waveform is different from the waveform of the input data, but it is the waveform that has the information of the change point of the input data,
It is the one that removes the noise superimposed on the input data.
【００５０】従って、図３の如く、波形生成器３−１２
の出力と電圧制御発振器３−３の出力の位相を比較し、
位相比較器３−１の出力の直流分を低域ろ波器３−２に
よって抽出して電圧制御発振器３−３の制御端子に与え
ることによって、入力データの信号対雑音比の良否とは
無関係に電圧制御発振器３−３はジッタの少ないクロッ
クを出力することができる。Therefore, as shown in FIG. 3, the waveform generator 3-12
, And the phase of the output of the voltage controlled oscillator 3-3 are compared,
The DC component of the output of the phase comparator 3-1 is extracted by the low-pass filter 3-2 and is applied to the control terminal of the voltage controlled oscillator 3-3, so that the signal-to-noise ratio of the input data is irrelevant. In addition, the voltage controlled oscillator 3-3 can output a clock with little jitter.
【００５１】ここで、図５では入力データの波形と基準
電圧の交点のばらつきを複数の変化点近傍で求める例を
示しているが、単一の変化点近傍で求めてヒストグラム
を作成することによって変化点パルスのタイミングであ
ると推定できるタイミングを決定し、決定された変化点
タイミングに続く変化点タイミングは予め判っている入
力データの長さを勘案して求めることもできる。Here, FIG. 5 shows an example in which the variation of the intersection of the waveform of the input data and the reference voltage is obtained in the vicinity of a plurality of change points, but by obtaining the histogram in the vicinity of a single change point, a histogram is created. It is also possible to determine the timing that can be estimated as the timing of the change point pulse, and to determine the change point timing subsequent to the determined change point timing in consideration of the length of the input data that is known in advance.
【００５２】更に、入力データの波形と基準電圧の交点
のばらつきを複数の変化点近傍で求める場合も、単一の
変化点近傍で求める場合も、求めた変化点パルスのタイ
ミングの平均値を演算器３−１１において算出して、変
化点タイミングとしてもよい。図７は、本発明の第三の
実施の形態における波形モニタの構成例である。Further, whether the variation of the intersection of the waveform of the input data and the reference voltage is obtained in the vicinity of a plurality of changing points or in the vicinity of a single changing point, the average value of the obtained timings of the changing point pulses is calculated. The change point timing may be calculated by the device 3-11. FIG. 7 is a configuration example of the waveform monitor according to the third embodiment of the present invention.
【００５３】図７において、３−１０−１１は入力デー
タの変化点検出を指示するトリガを受けた時に乱数を発
生する乱数発生器、３−１０−１２は該トリガによって
所定の値にロードされてクロックをカウントするカウン
タ、３−１０−１３は乱数発生器３−１０−１１の出力
とカウンタ３−１０−１２の出力との一致がとれた時に
標本化パルスを出力する論理積回路群、３−１０−１４
は論理積回路群３−１０−１３が出力する標本化パルス
によって入力データの標本値を求める標本化回路、３−
１０−１５は標本化回路３−１０−１４の出力をデジタ
ル値に変換するアナログ・デシタル変換器、３−１０−
１６は該標本化パルスが生成されたタイミングにカウン
タ３−１０−１２の出力を通過させる論理積回路群、３
−１０−１７はアナログ・デシタル変換器３−１０−１
５の出力をアドレスとして、論理積回路群３−１０−１
６の出力をデータとして書き込むメモリである。In FIG. 7, reference numeral 3-10-11 is a random number generator for generating a random number when a trigger for detecting a change point of input data is received, and 3-10-12 is loaded to a predetermined value by the trigger. A counter that counts clocks, 3-10-13 is a logical product circuit group that outputs a sampling pulse when the output of the random number generator 3-10-11 and the output of the counter 3-10-12 are matched, 3-10-14
Is a sampling circuit that obtains a sample value of input data by a sampling pulse output from the logical product circuit group 3-10-13, 3-
Reference numeral 10-15 is an analog / digital converter for converting the output of the sampling circuit 3-10-14 into a digital value, 3-10-
16 is a logical product circuit group for passing the output of the counter 3-10-12 at the timing when the sampling pulse is generated, 3
-10-17 is an analog / digital converter 3-10-1
AND circuit group 3-10-1 using the output of 5 as an address
6 is a memory for writing the output of 6 as data.
【００５４】図８は、本発明の第三の実施の形態におけ
る波形モニタと演算器の動作を説明する図である。以
降、図７及び図８を参照して本発明の第三の実施の形態
における波形モニタと演算器の動作を説明する。入力デ
ータの変化点検出を指示するトリガが供給されると、乱
数発生器３−１０−１１は乱数を出力して保持し、論理
積回路群３−１０−１３に供給する。一方、該トリガを
ロード端子に受けるとカウンタ３−１０−１２はクロッ
クを計数し、計数結果を論理積回路群３−１０−１３に
供給する。FIG. 8 is a diagram for explaining the operation of the waveform monitor and the arithmetic unit in the third embodiment of the present invention. Hereinafter, the operations of the waveform monitor and the calculator according to the third embodiment of the present invention will be described with reference to FIGS. 7 and 8. When the trigger for instructing the change point detection of the input data is supplied, the random number generator 3-10-11 outputs and holds the random number and supplies it to the AND circuit group 3-10-13. On the other hand, when the load terminal receives the trigger, the counter 3-10-12 counts clocks and supplies the count result to the logical product circuit group 3-10-13.
【００５５】従って、カウンタ３−１０−１２のカウン
ト値が乱数発生器の出力値に等しくなった時に論理積回
路群３−１０−１３が標本化パルスとなるパルスを出力
する。標本化回路３−１０−１４は、該標本化パルスを
受けると入力データのレベルを標本化して保持し、アナ
ログ・デシタル変換器３−１０−１５は標本化回路３−
１０−１４が保持したレベルをデジタル値に変換する。Therefore, when the count value of the counter 3-10-12 becomes equal to the output value of the random number generator, the AND circuit group 3-10-13 outputs a pulse which becomes a sampling pulse. When the sampling circuit 3-10-14 receives the sampling pulse, it samples and holds the level of the input data, and the analog-digital converter 3-10-15 samples the sampling circuit 3-10-15.
The level held by 10-14 is converted into a digital value.
【００５６】一方、該標本化パルスは論理積回路群３−
１０−１６にも供給され、又、カウンタ３−１０−１２
が出力する計数値も論理積回路群３−１０−１６に供給
され、該標本化パルスが供給された時の計数値が論理積
回路群３−１０−１６から出力される。そして、メモリ
３−１０−１７には、アナログ・デシタル変換器３−１
０−１５の出力をアドレスとし、論理積回路群３−１０
−１６の出力をデータとして、１発のトリガに付随する
入力データの標本値と該標本値を取得したタイミングが
格納される。On the other hand, the sampling pulse is a logical product circuit group 3-
It is also supplied to 10-16, and the counter 3-10-12
Is also supplied to the AND circuit group 3-10-16, and the count value when the sampling pulse is supplied is output from the AND circuit group 3-10-16. Then, in the memory 3-10-17, the analog / digital converter 3-1 is provided.
Using the output of 0-15 as an address, the logical product circuit group 3-10
With the output of -16 as data, the sampled value of the input data associated with one trigger and the timing of acquiring the sampled value are stored.
【００５７】上記動作が終了した後に再び該トリガが供
給されると、図７の構成は上記動作を繰り返す。但し、
乱数発生器３−１０−１１が出力する乱数に基づいて上
記動作が行なわれるので、メモリ３−１０−１７に供給
されるアドレスとデータは前回とは異なるのが通常であ
る。上記の如く標本値と該標本値を取得したタイミング
を複数回メモリに書き込む。When the trigger is supplied again after the above operation is completed, the configuration of FIG. 7 repeats the above operation. However,
Since the above operation is performed based on the random number output from the random number generator 3-10-11, the address and data supplied to the memory 3-10-17 are usually different from those of the previous time. As described above, the sampled value and the timing of acquiring the sampled value are written in the memory a plurality of times.
【００５８】尚、図８では、乱数発生器３−１０−１１
が出力する乱数は入力データの１ビットに相当する時間
以内に対応するものであることを想定している。上記の
如く複数回標本値とタイミング値をメモリに書き込んだ
後に、図３の演算器が書き込んだ標本値とタイミング値
を読み出して、同一タイミングの近傍で標本値のヒスト
グラムを作成する。図８（ハ）では、論理レベル“１
‘と論理レベル“０”と変化点レベルの近傍におけるヒ
ストグラムのみを示している。In FIG. 8, the random number generator 3-10-11 is used.
It is assumed that the random number output by will correspond within a time corresponding to 1 bit of the input data. After the sample value and the timing value are written in the memory a plurality of times as described above, the sample value and the timing value written by the arithmetic unit of FIG. 3 are read out, and a histogram of the sample value is created in the vicinity of the same timing. In FIG. 8C, the logic level "1"
Only the histograms in the vicinity of ', the logical level "0", and the change point level are shown.
【００５９】さて、論理レベル“１”の近傍と論理レベ
ル“０”の近傍におけるヒストグラムのピークに比較し
て、入力データの変化点近傍では、論理レベル“１”か
ら論理レベル“０”に遷移する時の標本値と論理レベル
“０”から論理レベル“１”に遷移する時の標本値が記
憶されるので、変化点近傍のヒストグラムのピークは論
理レベル“１”の近傍と論理レベル“０”の近傍におけ
るヒストグラムのピークの約２倍になる。そして、論理
レベル“１”近傍から変化点近傍に移動するにつれて該
ピークは大きくなり、変化点近傍から論理レベル“０”
近傍に移動するにつれて該ピークは小さくなり、変化点
近傍で該ピークが最大になる。Now, comparing with the peaks of the histogram in the vicinity of the logic level "1" and in the vicinity of the logic level "0", in the vicinity of the change point of the input data, the transition from the logic level "1" to the logic level "0" is made. Since the sample value at the time of performing and the sample value at the time of transition from the logic level “0” to the logic level “1” are stored, the peak of the histogram near the change point is near the logic level “1” and the logic level “0”. It is about twice the peak of the histogram in the vicinity of ". Then, the peak becomes larger as it moves from the vicinity of the logical level "1" to the vicinity of the changing point, and from the vicinity of the changing point to the logical level "0".
The peak becomes smaller as it moves closer, and the peak becomes maximum near the change point.
【００６０】従って、該ピークが最大になるタイミング
が真の変化点のタイミングであると推定することができ
る。そして、該ピークの最大値に最も近い標本値をアド
レスとして図７のメモリ３−１０−１７を検索して得た
タイミングが真の変化点のタイミングであると推定でき
るタイミングである。これを図８（ニ）に示している。Therefore, it can be estimated that the timing at which the peak becomes maximum is the timing at the true change point. The timing obtained by searching the memory 3-10-17 of FIG. 7 with the sample value closest to the maximum value of the peak as the address is the timing at which it can be estimated that it is the timing of the true change point. This is shown in FIG.
【００６１】上記の如くして入力データの変化点の１つ
が求められたら、予め知られているデータの幅だけシフ
トしたタイミングをその他の変化点であるとすればよ
い。この変化点情報を図６に示した波形生成器に供給す
れば、入力データの波形とは異なるが、入力データの変
化点の情報を有し、且つ、入力データに重畳されていた
雑音を除去した波形が得られる。これは入力データを模
擬することができる波形である。When one of the change points of the input data is obtained as described above, the timing of shifting the width of the data known in advance may be regarded as the other change point. If this change point information is supplied to the waveform generator shown in FIG. 6, it has the change point information of the input data, although it is different from the waveform of the input data, and removes the noise superimposed on the input data. The obtained waveform is obtained. This is a waveform that can simulate input data.
【００６２】ここで、図８では入力データの標本値を単
一の変化点近傍で求める例を示しているが、複数の変化
点近傍求めてヒストグラムを作成することによって変化
点パルスのタイミングであると推定できるタイミングを
決定し、決定された変化点タイミングを以て複数の変化
点としてもよい。このようにするには、メモリを等価的
に複数の面で構成すればよい。Here, FIG. 8 shows an example in which the sample value of the input data is obtained in the vicinity of a single changing point, but the timing of the changing point pulse is obtained by creating a histogram by obtaining the vicinity of a plurality of changing points. It is also possible to determine a timing that can be estimated as, and use the determined change point timing as a plurality of change points. To do so, the memory may be equivalently configured with multiple planes.
【００６３】更に、いずれの場合にも、求めた全ての標
本値の平均値を演算器３−１１において算出して、変化
点タイミングを与えるレベルとしてもよい。Furthermore, in any case, the average value of all the obtained sample values may be calculated by the calculator 3-11 and used as the level for giving the change point timing.
【００６４】[0064]
【発明の効果】以上詳述した如く、本発明によれば、入
力データの信号対雑音比が良くない場合でも、タイミン
グ・ジッタが少ないクロックを再生することが可能な位
相ロック・ループ回路を実現することができる。即ち、
発明によれば、該信号対雑音比判別器が良好な信号対雑
音比である旨判別した場合には、入力データと電圧制御
発振器が出力するクロックとの位相差を比較して得た直
流電圧によって該電圧制御発振器の発信周波数を制御す
るという通常の制御を行なって、該電圧制御発振器はジ
ッタの少ないクロックを出力することができ、併せて、
該通常の制御時の直流電圧情報をメモリに格納して信号
対雑音比が劣悪な場合に備えることができる。一方、該
信号対雑音比判別器が劣悪な信号対雑音比である旨判別
した場合には、識別部が該入力データを識別して出力し
た、入力データに重畳された雑音の影響を受けていない
波形と電圧制御発振器が出力するクロックとの位相差を
比較して得た直流電圧と該メモリから得た直流電圧を合
成した直流電圧によって該電圧制御発振器の発信周波数
を制御するので、劣悪な信号対雑音比下でも該電圧制御
発振器はジッタの少ないクロックを出力することができ
る。As described above in detail, according to the present invention, it is possible to realize a phase locked loop circuit capable of regenerating a clock with little timing jitter even when the signal-to-noise ratio of input data is not good. can do. That is,
According to the invention, when the signal-to-noise ratio discriminator determines that the signal-to-noise ratio is good, the DC voltage obtained by comparing the phase difference between the input data and the clock output from the voltage controlled oscillator. By performing a normal control of controlling the oscillation frequency of the voltage controlled oscillator, the voltage controlled oscillator can output a clock with less jitter.
The direct current voltage information at the time of the normal control can be stored in the memory to prepare for the case where the signal-to-noise ratio is poor. On the other hand, when the signal-to-noise ratio discriminator determines that the signal-to-noise ratio is poor, the discriminating unit discriminates the input data and outputs the signal, which is influenced by noise superimposed on the input data. Since the oscillating frequency of the voltage controlled oscillator is controlled by the DC voltage obtained by comparing the phase difference between the waveform not present and the clock output from the voltage controlled oscillator and the DC voltage obtained from the memory, Even under a signal-to-noise ratio, the voltage controlled oscillator can output a clock with little jitter.
【００６５】又、発明によれば、入力データの変化点を
検出するためのトリガが供給される度に該波形モニタが
格納した、入力データが立ち上がり及び立ち下がりにお
いて識別基準電圧を切った初めてのタイミング情報は、
入力データに重畳されている雑音の影響を受けて時間軸
上でばらつくが、サンプル数が多ければそのヒストグラ
ムは入力データの真の変化点付近でピークを持つので、
該演算器が求めたヒストグラムのピークのタイミングを
入力データの変化点と判定することができる。そして、
該波形生成器が該ヒストグラムのピークのタイミングを
用いて入力データを模擬する、入力データに重畳されて
いた雑音を除去したデータを生成し、該波形生成器が出
力する波形と電圧制御発振器が出力するクロックの位相
差に対応する直流電圧によって該電圧制御発振器の発信
周波数を制御するので、劣悪な信号対雑音比下でも該電
圧制御発振器はジッタの少ないクロックを出力すること
ができる。Further, according to the invention, each time the trigger for detecting the change point of the input data is supplied, the waveform monitor stores the input data for the first time when the discrimination reference voltage is cut off at the rising edge and the falling edge. Timing information is
Although it varies on the time axis due to the influence of noise superimposed on the input data, if the number of samples is large, the histogram has a peak near the true change point of the input data.
The timing of the peak of the histogram obtained by the calculator can be determined as the change point of the input data. And
The waveform generator imitates the input data by using the timing of the peak of the histogram, generates the data in which the noise superimposed on the input data is removed, and outputs the waveform output by the waveform generator and the voltage controlled oscillator. Since the oscillation frequency of the voltage controlled oscillator is controlled by the DC voltage corresponding to the phase difference between the clocks, the voltage controlled oscillator can output a clock with less jitter even under a poor signal-to-noise ratio.
【００６６】又、第三の発明によれば、該波形モニタ
が、入力データの変化点を検出するためのトリガが供給
される度に発生した乱数に対応する標本化パルスによっ
て入力データを標本化し、標本化した入力データのレベ
ルと、該乱数に対応するタイミングをメモリに格納し、
演算器が、該波形モニタからレベル情報とタイミング情
報を読み出して、同一タイミングにおけるレベル情報の
ヒストグラムを作成して該ヒストグラムのピークを入力
データの変化点のレベルとし、該入力データの変化点の
レベルとしたレベルに近いタイミング情報を求めるの
で、求めたタイミング情報は入力データの変化点のタイ
ミングを近似することが出来る。そして、該波形生成器
が、該演算器が出力する入力データの変化点情報によっ
て入力データを模擬するデータを生成し、該波形生成器
が出力する入力データに重畳されている雑音の影響を除
去した波形と電圧制御発振器が出力するクロックの位相
差に対応する直流電圧によって該電圧制御発振器の発信
周波数を制御するので、劣悪な信号対雑音比下でも該電
圧制御発振器はジッタの少ないクロックを出力すること
ができる。Further, according to the third invention, the waveform monitor samples the input data with a sampling pulse corresponding to a random number generated each time a trigger for detecting a change point of the input data is supplied. , The level of the sampled input data and the timing corresponding to the random number are stored in the memory,
An arithmetic unit reads the level information and the timing information from the waveform monitor, creates a histogram of the level information at the same timing, sets the peak of the histogram as the level of the change point of the input data, and sets the level of the change point of the input data. Since the timing information close to the above level is obtained, the obtained timing information can approximate the timing of the change point of the input data. Then, the waveform generator generates data simulating the input data according to the change point information of the input data output by the arithmetic unit, and removes the influence of noise superimposed on the input data output by the waveform generator. Since the oscillation frequency of the voltage controlled oscillator is controlled by the DC voltage corresponding to the phase difference between the waveform and the clock output by the voltage controlled oscillator, the voltage controlled oscillator outputs a clock with less jitter even under a poor signal-to-noise ratio. can do.
【００６７】又、第四の発明によれば、入力データの変
化点を検出するためのトリガが供給されると、該波形モ
ニタが格納した、入力データの変化点近傍において識別
基準電圧を切った初めてのタイミング情報は、入力デー
タに重畳されている雑音の影響を受けて時間軸上でばら
つくが、サンプル数が多ければその平均値は入力データ
の真の変化点に収斂するので、該演算器が求めた該平均
値のタイミングを入力データの変化点と判定することが
できる。そして、該波形生成器が該平均値のタイミング
を用いて入力データを模擬する、入力データに重畳され
ていた雑音を除去したデータを生成し、該波形生成器が
出力する波形と電圧制御発振器が出力するクロックの位
相差に対応する直流電圧によって該電圧制御発振器の発
信周波数を制御するので、劣悪な信号対雑音比下でも該
電圧制御発振器はジッタの少ないクロックを出力するこ
とができる。According to the fourth aspect of the invention, when the trigger for detecting the changing point of the input data is supplied, the discrimination reference voltage stored in the waveform monitor is turned off near the changing point of the input data. The first timing information varies on the time axis due to the influence of noise superimposed on the input data, but if the number of samples is large, its average value converges on the true change point of the input data. The timing of the average value obtained by can be determined as the change point of the input data. Then, the waveform generator simulates the input data by using the timing of the average value, generates data in which noise superimposed on the input data is removed, and the waveform output by the waveform generator and the voltage-controlled oscillator are Since the oscillation frequency of the voltage controlled oscillator is controlled by the DC voltage corresponding to the phase difference between the output clocks, the voltage controlled oscillator can output a clock with less jitter even under a poor signal-to-noise ratio.
【００６８】更に、第五の発明によれば、該波形モニタ
が、入力データの変化点を検出するためのトリガが供給
される度に発生した乱数に対応する標本化パルスによっ
て入力データを標本化し、標本化した入力データのレベ
ルと、該乱数に対応するタイミングをメモリに格納し、
該演算器が、該波形モニタからレベル情報とタイミング
情報を読み出して、全てのタイミングにおけるレベル情
報の平均値を求めて該平均値を入力データの変化点のレ
ベルとし、該入力データの変化点のレベルとしたレベル
に近いタイミングを求めるので、求めたタイミングは入
力データの変化点のタイミングを近似することが出来
る。そして、該波形生成器が、該演算器が出力する入力
データの変化点のタイミングによって入力データを模擬
するデータを生成し、該波形生成器が出力する入力デー
タに重畳されている雑音の影響を除去した波形と電圧制
御発振器が出力するクロックの位相差に対応する直流電
圧によって該電圧制御発振器の発信周波数を制御するの
で、劣悪な信号対雑音比下でも該電圧制御発振器はジッ
タの少ないクロックを出力することができる。Further, according to the fifth invention, the waveform monitor samples the input data with a sampling pulse corresponding to a random number generated each time a trigger for detecting a change point of the input data is supplied. , The level of the sampled input data and the timing corresponding to the random number are stored in the memory,
The arithmetic unit reads the level information and the timing information from the waveform monitor, obtains the average value of the level information at all timings, and sets the average value as the level of the change point of the input data. Since the timing close to the level is calculated, the calculated timing can approximate the timing of the change point of the input data. Then, the waveform generator generates data simulating the input data at the timing of the change point of the input data output by the arithmetic unit, and influences the noise superimposed on the input data output by the waveform generator. Since the oscillation frequency of the voltage controlled oscillator is controlled by the DC voltage corresponding to the phase difference between the removed waveform and the clock output by the voltage controlled oscillator, the voltage controlled oscillator can generate a clock with less jitter even under a poor signal-to-noise ratio. Can be output.
【図１】 本発明の第一の実施の形態のブロック図。FIG. 1 is a block diagram of a first embodiment of the present invention.
【図２】 Ｓ／Ｎ判別器の構成例。FIG. 2 is a configuration example of an S / N discriminator.
【図３】 本発明の第二及び第三の実施の形態のブロッ
ク図。FIG. 3 is a block diagram of second and third embodiments of the present invention.
【図４】 本発明の第二の実施の形態における波形モニ
タの構成例。FIG. 4 is a configuration example of a waveform monitor according to a second embodiment of the present invention.
【図５】 本発明の第二の実施の形態における波形モニ
タと演算器の動作を説明する図。FIG. 5 is a diagram illustrating operations of a waveform monitor and a calculator according to the second embodiment of the present invention.
【図６】 波形生成器の構成例。FIG. 6 is a configuration example of a waveform generator.
【図７】 本発明の第三の実施の形態における波形モニ
タの構成例。FIG. 7 is a configuration example of a waveform monitor according to a third embodiment of the invention.
【図８】 本発明の第三の実施の形態における波形モニ
タと演算器の動作を説明する図。FIG. 8 is a diagram illustrating operations of a waveform monitor and a calculator according to the third embodiment of the present invention.
【図９】 位相ロック・ループ回路をタイミング抽出部
に用いた場合の従来の構成。FIG. 9 is a conventional configuration when a phase locked loop circuit is used for a timing extraction unit.
【図１０】 光受信機のブロック図。FIG. 10 is a block diagram of an optical receiver.
【図１１】 ＦＥＣによる誤り訂正の概念を説明する
図。FIG. 11 is a diagram illustrating the concept of error correction by FEC.
【図１２】 ＦＥＣによる符号誤り率の改善を示す図。FIG. 12 is a diagram showing improvement in code error rate by FEC.
【図１３】 Ｓ／Ｎ比による等化波形の違い。FIG. 13 is a difference in equalized waveform depending on the S / N ratio.
１ 受光素子 ２ 等化増幅部 ３ タイミング抽出部 ４ 識別部 ３ａ、３ｂ タイミング抽出部 ３−１、３−１ａ、３−１ｂ 位相比較器 ３−２、３−２ａ、３−２ｂ 低域ろ波器 ３−３ 電圧制御発振器 ３−４ 信号対雑音比判別器（Ｓ／Ｎ判別器） ３−５ アナログ・デシタル変換器（Ａ／Ｄ） ３−６ メモリ ３−７ デジタル・アナログ変換器（Ｄ／Ａ） ３−８ 加算器 ３−９ スイッチ ３−４−１ ピーク整流回路 ３−４−２ コンパレータ ３−１０ 波形モニタ ３−１１ 演算器 ３−１２ 波形生成器 ３−１０−１、３−１０−１ａ 論理積回路 ３−１０−２、３−１０−２ａ コンパレータ ３−１０−３、３−１０−３ａ 微分回路 ３−１０−４、３−１０−４ａ 待ち時間設定器 ３−１０−５ カウンタ ３−１０−６ 論理和回路 ３−１０−７ 論理積回路群 ３−１０−８ カウンタ ３−１０−９ デコーダ ３−１０−１０ メモリ群 ３−１０−１１ 乱数発生器 ３−１０−１２ カウンタ ３−１０−１３ 論理積回路群 ３−１０−１４ 標本化回路 ３−１０−１５ アナログ・デシタル変換器（Ａ／Ｄ） ３−１０−１６ 論理積回路群 ３−１０−１７ メモリ ３−１２−１ トグル・フリップ・フロップ 1 Light receiving element 2 Equalization amplifier 3 Timing extractor 4 Identification section 3a, 3b Timing extraction unit 3-1, 3-1a, 3-1b Phase comparator 3-2, 3-2a, 3-2b Low-pass filter 3-3 Voltage controlled oscillator 3-4 Signal-to-noise ratio discriminator (S / N discriminator) 3-5 Analog to digital converter (A / D) 3-6 Memory 3-7 Digital / Analog converter (D / A) 3-8 Adder 3-9 switch 3-4-1 Peak rectifier circuit 3-4-2 Comparator 3-10 Waveform monitor 3-11 Operation unit 3-12 Waveform generator 3-10-1, 3-10-1a AND circuit 3-10-2, 3-10-2a Comparator 3-10-3, 3-10-3a Differentiating circuit 3-10-4, 3-10-4a Wait time setting device 3-10-5 Counter 3-10-6 OR circuit 3-10-7 Logical product circuit group 3-10-8 Counter 3-10-9 Decoder 3-10-10 Memory group 3-10-11 Random number generator 3-10-12 Counter 3-10-13 AND circuit group 3-10-14 Sampling circuit 3-10-15 Analog to digital converter (A / D) 3-10-16 AND circuit group 3-10-17 Memory 3-12-1 Toggle flip flop
───────────────────────────────────────────────────── フロントページの続き (72)発明者 坂本 久弥 北海道札幌市北区北七条西四丁目３番地１ 富士通東日本ディジタル・テクノロジ株 式会社内 (72)発明者 木暮 和久 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 大塚 友行 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5J106 AA04 BB02 CC01 CC24 CC30 DD01 DD03 DD06 DD08 DD13 DD17 DD33 DD35 DD46 DD48 EE01 FF06 FF09 KK23 KK27 5K047 AA05 AA13 BB02 GG11 GG24 MM11 MM28 MM33 MM34 MM46 MM50 MM53 MM63 ─────────────────────────────────────────────────── ─── Continued front page (72) Inventor Hisaya Sakamoto Hokkaido Kita-ku Kita-Shichijo Nishi 4-chome 3-1, 1 Fujitsu East Japan Digital Technology Co., Ltd. Inside the company (72) Inventor Kazuhisa Kogure 4-1, Kamiodanaka, Nakahara-ku, Kawasaki-shi, Kanagawa No. 1 within Fujitsu Limited (72) Inventor Tomoyuki Otsuka 4-1, Kamiodanaka, Nakahara-ku, Kawasaki-shi, Kanagawa No. 1 within Fujitsu Limited F term (reference) 5J106 AA04 BB02 CC01 CC24 CC30 DD01 DD03 DD06 DD08 DD13 DD17 DD33 DD35 DD46 DD48 EE01 FF06 FF09 KK23 KK27 5K047 AA05 AA13 BB02 GG11 GG24 MM11 MM28 MM33 MM34 MM46 MM50 MM53 MM63
Claims (5)
別する信号対雑音比判別器を備え、 該信号対雑音比判別器が良好な信号対雑音比である旨判
別した場合には、入力データと電圧制御発振器が出力す
るクロックとの位相差を比較して得た直流電圧によって
該電圧制御発振器の発信周波数を制御すると共に、該電
圧制御発振器に供給する該直流電圧情報をメモリに格納
し、 該信号対雑音比判別器が劣悪な信号対雑音比である旨判
別した場合には、識別部が該入力データを識別した出力
データと該電圧制御発振器が出力するクロックとの位相
差を比較して得た直流電圧と該メモリから得た直流電圧
を合成した直流電圧によって該電圧制御発振器の発信周
波数を制御することを特徴とする位相ロック・ループ回
路。1. A signal-to-noise ratio discriminator for discriminating the quality of a signal-to-noise ratio of input data is provided, and when the signal-to-noise ratio discriminator discriminates that the signal-to-noise ratio is good, the input The oscillation frequency of the voltage controlled oscillator is controlled by the DC voltage obtained by comparing the phase difference between the data and the clock output from the voltage controlled oscillator, and the DC voltage information supplied to the voltage controlled oscillator is stored in the memory. When the signal-to-noise ratio discriminator determines that the signal-to-noise ratio is poor, the discriminating unit compares the phase difference between the output data discriminating the input data and the clock output from the voltage controlled oscillator. A phase-locked loop circuit, characterized in that the oscillation frequency of the voltage controlled oscillator is controlled by a DC voltage obtained by combining the DC voltage obtained from the above and the DC voltage obtained from the memory.
トリガが供給されると、入力データが立ち上がる度及び
立ち下がる度に識別基準電圧を切った初めてのタイミン
グを検出して格納する波形モニタと、 該波形モニタが格納しているタイミング情報を読み出し
て該タイミング情報のヒストグラムを求め、該ヒストグ
ラムのピークのタイミングを入力データの変化点と判定
する演算器と、 該演算器が求めた入力データの変化点情報によって入力
データを模擬するデータを生成する波形生成器とを備
え、 該波形生成器が出力する波形と電圧制御発振器が出力す
るクロックの位相差に対応する直流電圧によって該電圧
制御発振器の発信周波数を制御することを特徴とする位
相ロック・ループ回路。2. A waveform monitor for detecting and storing the first timing when the discrimination reference voltage is cut off every time the input data rises and falls when a trigger for detecting a change point of the input data is supplied. , An arithmetic unit that reads the timing information stored in the waveform monitor to obtain a histogram of the timing information, and determines the timing of the peak of the histogram as a change point of the input data, and an input data obtained by the arithmetic unit. A waveform generator that generates data simulating the input data according to the change point information, and a DC voltage corresponding to the phase difference between the waveform output by the waveform generator and the clock output by the voltage controlled oscillator. Phase locked loop circuit characterized by controlling the oscillation frequency.
トリガが供給される度に、発生した乱数に対応する標本
化パルスによって入力データを標本化し、標本化した入
力データのレベル情報と、該乱数に対応するタイミング
情報をメモリに格納する波形モニタと、 該波形モニタからレベル情報とタイミング情報を読み出
して、同一タイミングにおけるレベル情報のヒストグラ
ムを作成して該ヒストグラムのピークを入力データの変
化点のレベルとし、該入力データの変化点のレベルとし
たレベルに近いタイミングを入力データの変化点のタイ
ミングであると判定する演算器と、 該演算器が求めた入力データの変化点のタイミング情報
によって入力データを模擬するデータを生成する波形生
成器とを備え、 該波形生成器が出力する波形と電圧制御発振器が出力す
るクロックの位相差に対応する直流電圧によって該電圧
制御発振器の発信周波数を制御することを特徴とする位
相ロック・ループ回路。3. Each time a trigger for detecting a change point of the input data is supplied, the input data is sampled by a sampling pulse corresponding to the generated random number, level information of the sampled input data, and A waveform monitor that stores timing information corresponding to a random number in a memory, reads level information and timing information from the waveform monitor, creates a histogram of the level information at the same timing, and uses the peak of the histogram as the change point of the input data. An arithmetic unit for determining a timing close to the level set as the level of the change point of the input data as the timing of the change point of the input data, and an input by the timing information of the change point of the input data obtained by the arithmetic unit A waveform generator that generates data simulating the data, the waveform output by the waveform generator, and voltage control A phase-locked loop circuit, characterized in that the oscillation frequency of the voltage controlled oscillator is controlled by a DC voltage corresponding to the phase difference between clocks output by the oscillator.
において、 上記演算器を、 上記波形モニタが格納しているタイミング情報を読み出
して該タイミング情報の平均値を求めて、該平均値のタ
イミングを入力データの変化点と判定する演算器とする
ことを特徴とする位相ロック・ループ回路。4. The phase-locked loop circuit according to claim 2, wherein the arithmetic unit reads out timing information stored in the waveform monitor, obtains an average value of the timing information, and determines the timing of the average value. A phase-locked loop circuit, which is an arithmetic unit that determines a change point of input data.
において、 上記演算器を、 上記波形モニタが格納している全てのレベル情報を読み
出して該レベル情報の平均値を求めて、該平均値に近い
レベルのタイミングを入力データの変化点のタイミング
であると判定する演算器とすることを特徴とする位相ロ
ック・ループ回路。5. The phase locked loop circuit according to claim 3, wherein the arithmetic unit reads all level information stored in the waveform monitor, obtains an average value of the level information, and outputs the average value. A phase-locked loop circuit, characterized in that it is an arithmetic unit that determines timing of a near level to be timing of a change point of input data.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| Application Number | Priority Date | Filing Date | Title |
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| JP2002000451A JP4099994B2 (en) | 2002-01-07 | 2002-01-07 | Phase-locked loop circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003204262A true JP2003204262A (en) | 2003-07-18 |
| JP4099994B2 JP4099994B2 (en) | 2008-06-11 |
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| Application Number | Title | Priority Date | Filing Date |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007082154A (en) * | 2005-09-16 | 2007-03-29 | Fujitsu Ltd | Data reproduction circuit |
| JP2008160797A (en) * | 2006-11-28 | 2008-07-10 | Seiko Epson Corp | Circuit and method for executing data transmission, and circuit and method utilizing clock pulse |
| JP2012028935A (en) * | 2010-07-21 | 2012-02-09 | Fujitsu Ltd | Reception circuit |
-
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|---|---|---|---|---|
| JP2007082154A (en) * | 2005-09-16 | 2007-03-29 | Fujitsu Ltd | Data reproduction circuit |
| JP4668750B2 (en) * | 2005-09-16 | 2011-04-13 | 富士通株式会社 | Data recovery circuit |
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| JP2012028935A (en) * | 2010-07-21 | 2012-02-09 | Fujitsu Ltd | Reception circuit |
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|---|---|
| JP4099994B2 (en) | 2008-06-11 |
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|
| RD04 | Notification of resignation of power of attorney |
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| A621 | Written request for application examination |
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| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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| A521 | Written amendment |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070501 |
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| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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