JP2003198623A - 送受信装置 - Google Patents
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/0264—Arrangements for coupling to transmission lines
- H04L25/028—Arrangements specific to the transmitter end
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/0264—Arrangements for coupling to transmission lines
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-
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L5/00—Arrangements affording multiple use of the transmission path
- H04L5/14—Two-way operation using the same type of signal, i.e. duplex
- H04L5/1415—Two-way operation using the same type of signal, i.e. duplex using control lines
-
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- H04L25/029—Provision of high-impedance states
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- Engineering & Computer Science (AREA)
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- Data Exchanges In Wide-Area Networks (AREA)
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Abstract
(57)【要約】
【課題】 バスラインが駆動されない期間でも信号レベ
ルを確定させる。 【解決手段】 レベル安定信号生成回路２は、ＡＴＭデ
バイス１４がＰＨＹデバイスを識別するアドレスデータ
ーＴｘＡｄｄｒを出力する期間が終了した直後のクロッ
クＴｘＣｌｋの立ち上がりに同期して、クロックＴｘＣ
ｌｋの周期より充分に短い期間、制御線３２を駆動し制
御線３２にローレベルのレベル安定信号ＴｘＬＳＳを出
力する。その結果、制御線３２に係わる寄生容量に蓄積
していた電荷は速やかに放電され、制御線３２上で見た
セルアベイラブル信号ＴｘＣｌａｖは直ちにローレベル
レベルとなる。よって、ＰＨＹデバイスにより制御線３
２が駆動されていない期間で制御線３２の信号波形がス
ロープを描いて除々に変化するという問題は発生せず、
バックボード用レシーバー回路３０は、セルアベイラブ
ル信号ＴｘＣｌａｖのレベル判定を誤り無く行うことが
できる。
ルを確定させる。 【解決手段】 レベル安定信号生成回路２は、ＡＴＭデ
バイス１４がＰＨＹデバイスを識別するアドレスデータ
ーＴｘＡｄｄｒを出力する期間が終了した直後のクロッ
クＴｘＣｌｋの立ち上がりに同期して、クロックＴｘＣ
ｌｋの周期より充分に短い期間、制御線３２を駆動し制
御線３２にローレベルのレベル安定信号ＴｘＬＳＳを出
力する。その結果、制御線３２に係わる寄生容量に蓄積
していた電荷は速やかに放電され、制御線３２上で見た
セルアベイラブル信号ＴｘＣｌａｖは直ちにローレベル
レベルとなる。よって、ＰＨＹデバイスにより制御線３
２が駆動されていない期間で制御線３２の信号波形がス
ロープを描いて除々に変化するという問題は発生せず、
バックボード用レシーバー回路３０は、セルアベイラブ
ル信号ＴｘＣｌａｖのレベル判定を誤り無く行うことが
できる。
Description
【０００１】
【発明の属する技術分野】本発明は、バスラインを通じ
てデーターを送受信する送受信装置に関するものであ
る。
てデーターを送受信する送受信装置に関するものであ
る。
【０００２】
【従来の技術】たとえばＷＣＤＭＡ（Ｗｉｄｅｂａｎｄ
Ｃｏｄｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａ
ｃｃｅｓｓ）無線基地局装置では、ＡＴＭ（Ａｓｙｎｃ
ｈｒｏｎｏｕｓ Ｔｒａｎｓｆｅｒ Ｍｏｄｅ）セルに
実装したユーザーデーターが、ＡＴＭスイッチ部と、モ
デムなどの各ベースバンド処理部との間で送受信され
る。ここでＡＴＭスイッチ部は、たとえばＵＴＯＰＩＡ
（Ｕｎｉｖｅｒｓａｌ Ｔｅｓｔ ａｎｄ Ｏｐｅｒａ
ｔｉｏｎ ＰＨＹ（Ｐｈｙｓｉｃａｌ ＬａｙｅｒＰｒ
ｏｔｏｃｏｌ） Ｉｎｔｅｒｆａｃｅ ｆｏｒ ＡＴ
Ｍ）レベル２マスターデバイスとして構成され、上記ベ
ースバンド処理部はＵＴＯＰＩＡレベル２スレーブデバ
イスとして構成される。そして、図５に示したように、
このような無線基地局装置１２のＵＴＯＰＩＡレベル２
マスターデバイス１４（ＡＴＭデバイス１４とも記す）
は親ボード１６に、各ＵＴＯＰＩＡレベル２スレーブデ
バイス１８（ＰＨＹデバイス１８とも記す）はそれぞれ
子ボード２０に搭載され、これらのボードはバックボー
ド２２に接続されて、ＡＴＭデバイス１４およびＰＨＹ
デバイス１８は、バックボード２２上のＵＴＯＰＩＡバ
スライン２４を通じてデーターの授受を行う。
Ｃｏｄｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａ
ｃｃｅｓｓ）無線基地局装置では、ＡＴＭ（Ａｓｙｎｃ
ｈｒｏｎｏｕｓ Ｔｒａｎｓｆｅｒ Ｍｏｄｅ）セルに
実装したユーザーデーターが、ＡＴＭスイッチ部と、モ
デムなどの各ベースバンド処理部との間で送受信され
る。ここでＡＴＭスイッチ部は、たとえばＵＴＯＰＩＡ
（Ｕｎｉｖｅｒｓａｌ Ｔｅｓｔ ａｎｄ Ｏｐｅｒａ
ｔｉｏｎ ＰＨＹ（Ｐｈｙｓｉｃａｌ ＬａｙｅｒＰｒ
ｏｔｏｃｏｌ） Ｉｎｔｅｒｆａｃｅ ｆｏｒ ＡＴ
Ｍ）レベル２マスターデバイスとして構成され、上記ベ
ースバンド処理部はＵＴＯＰＩＡレベル２スレーブデバ
イスとして構成される。そして、図５に示したように、
このような無線基地局装置１２のＵＴＯＰＩＡレベル２
マスターデバイス１４（ＡＴＭデバイス１４とも記す）
は親ボード１６に、各ＵＴＯＰＩＡレベル２スレーブデ
バイス１８（ＰＨＹデバイス１８とも記す）はそれぞれ
子ボード２０に搭載され、これらのボードはバックボー
ド２２に接続されて、ＡＴＭデバイス１４およびＰＨＹ
デバイス１８は、バックボード２２上のＵＴＯＰＩＡバ
スライン２４を通じてデーターの授受を行う。
【０００３】ＵＴＯＰＩＡバスライン２４は、ＡＴＭデ
バイス１４がＰＨＹデバイス１８にデーターを送信する
ためのバスライン、ＡＴＭデバイス１４がＰＨＹデバイ
ス１８からデーターを受信するためのバスライン、なら
びに制御線などにより構成されている。また、ＵＴＯＰ
ＩＡバスライン２４は、信号の波形歪み防止や雑音低減
のために、その両端部が、たとえば５０Ω程度のインピ
ーダンスを有する終端回路２６により終端されている。
バイス１４がＰＨＹデバイス１８にデーターを送信する
ためのバスライン、ＡＴＭデバイス１４がＰＨＹデバイ
ス１８からデーターを受信するためのバスライン、なら
びに制御線などにより構成されている。また、ＵＴＯＰ
ＩＡバスライン２４は、信号の波形歪み防止や雑音低減
のために、その両端部が、たとえば５０Ω程度のインピ
ーダンスを有する終端回路２６により終端されている。
【０００４】図６は、ＡＴＭデバイス１４および、ＡＴ
Ｍデバイス１４からＰＨＹデバイス１８へのデーター送
信に係わる周辺回路を示す回路図、図７はＡＴＭデバイ
ス１４からＰＨＹデバイス１８にデーターを送信する場
合の動作を示すタイミングチャートである。なお、図６
ではＡＴＭデバイス１４のデーター受信に係わる回路、
およびＰＨＹデバイス１８側の回路は省略されている。
また、図６において図５と同一の要素には同一の符号が
付されている。
Ｍデバイス１４からＰＨＹデバイス１８へのデーター送
信に係わる周辺回路を示す回路図、図７はＡＴＭデバイ
ス１４からＰＨＹデバイス１８にデーターを送信する場
合の動作を示すタイミングチャートである。なお、図６
ではＡＴＭデバイス１４のデーター受信に係わる回路、
およびＰＨＹデバイス１８側の回路は省略されている。
また、図６において図５と同一の要素には同一の符号が
付されている。
【０００５】図６に示したように、ＡＴＭデバイス１４
はクロックＴｘＣｌｋ、アドレスデーターＴｘＡｄｄ
ｒ、データーＴｘＤａｔａ、スタートオブセル信号Ｔｘ
ＳＯＣ、ならびにイネーブル信号ＴｘＥｎｂを出力し、
これらのデーターおよび信号はバックボード用ドライバ
ー回路２８を通じてバックボード２２上のＵＴＯＰＩＡ
バスライン２４（図５）の対応する信号線に出力され
る。ＡＴＭデバイス１４がＰＨＹデバイス１８にデータ
ーを送信する場合、ＰＨＹデバイス１８はＡＴＭデバイ
ス１４に対してセルアベイラブル信号ＴｘＣｌａｖを送
信し、この信号はＵＴＯＰＩＡバスライン２４を通じて
バックボード用レシーバー回路３０により受信され、Ａ
ＴＭデバイス１４に供給される。
はクロックＴｘＣｌｋ、アドレスデーターＴｘＡｄｄ
ｒ、データーＴｘＤａｔａ、スタートオブセル信号Ｔｘ
ＳＯＣ、ならびにイネーブル信号ＴｘＥｎｂを出力し、
これらのデーターおよび信号はバックボード用ドライバ
ー回路２８を通じてバックボード２２上のＵＴＯＰＩＡ
バスライン２４（図５）の対応する信号線に出力され
る。ＡＴＭデバイス１４がＰＨＹデバイス１８にデータ
ーを送信する場合、ＰＨＹデバイス１８はＡＴＭデバイ
ス１４に対してセルアベイラブル信号ＴｘＣｌａｖを送
信し、この信号はＵＴＯＰＩＡバスライン２４を通じて
バックボード用レシーバー回路３０により受信され、Ａ
ＴＭデバイス１４に供給される。
【０００６】次に、ＡＴＭデバイス１４がＰＨＹデバイ
ス１８にデーターを送信する場合の動作について図７を
も参照して説明する。ＡＴＭデバイス１４は、図７に示
したように、一定周期のクロックＴｘＣｌｋの各周期ご
とに、ＰＨＹデバイス１８を識別するアドレスデーター
ＴｘＡｄｄｒ（ｎ、ｎ＋１、ｎ＋２、…）と、全ビット
が“１”であるアドレスデーターＴｘＡｄｄｒ（１Ｆ
ｈ）とを交互に出力する。本例では、偶数番号のクロッ
クＴｘＣｌｋの周期でアドレスデーターＴｘＡｄｄｒ
（ｎ、ｎ＋１、ｎ＋２、…）を出力し、奇数番号のクロ
ックＴｘＣｌｋの周期でアドレスデーターＴｘＡｄｄｒ
（１Ｆｈ）を出力する。
ス１８にデーターを送信する場合の動作について図７を
も参照して説明する。ＡＴＭデバイス１４は、図７に示
したように、一定周期のクロックＴｘＣｌｋの各周期ご
とに、ＰＨＹデバイス１８を識別するアドレスデーター
ＴｘＡｄｄｒ（ｎ、ｎ＋１、ｎ＋２、…）と、全ビット
が“１”であるアドレスデーターＴｘＡｄｄｒ（１Ｆ
ｈ）とを交互に出力する。本例では、偶数番号のクロッ
クＴｘＣｌｋの周期でアドレスデーターＴｘＡｄｄｒ
（ｎ、ｎ＋１、ｎ＋２、…）を出力し、奇数番号のクロ
ックＴｘＣｌｋの周期でアドレスデーターＴｘＡｄｄｒ
（１Ｆｈ）を出力する。
【０００７】これに対して、各ＰＨＹデバイス１８は、
自身のアドレスデーターＴｘＡｄｄｒ（ｎ、ｎ＋１、ｎ
＋２、…）が出力されたとき、次のクロックＴｘＣｌｋ
の周期で、セルアベイラブル信号ＴｘＣｌａｖを出力す
る。このセルアベイラブル信号ＴｘＣｌａｖはＰＨＹデ
バイス１８がデーターＴｘＤａｔａを受信可能か否かを
表す信号であり、ＰＨＹデバイス１８は、受信可能な場
合は本例ではハイレベルのセルアベイラブル信号ＴｘＣ
ｌａｖを、受信不可の場合はローレベルのセルアベイラ
ブル信号ＴｘＣｌａｖを出力する。各ＰＨＹデバイス１
８は、セルアベイラブル信号ＴｘＣｌａｖを出力するた
めの送受信制御手段（図示せず）を備え、送受信制御手
段は、ＰＨＹデバイス１８が受信可能か否かに応じて上
述のようなセルアベイラブル信号ＴｘＣｌａｖを出力
し、セルアベイラブル信号ＴｘＣｌａｖはバックボード
２２のＵＴＯＰＩＡバスライン２４を構成する所定の制
御線３２（図６）を通じバックボード用レシーバー回路
３０を介してＡＴＭデバイス１４に供給される。また、
送受信制御手段は、その出力部がトライステートのバッ
ファー回路により構成され、アドレスデーターＴｘＡｄ
ｄｒ（ｎ、ｎ＋１、ｎ＋２、…）が出力されている期
間、すなわち偶数番号のクロックＴｘＣｌｋの周期で
は、その出力をハイインピーダンスとして上記制御線３
２の駆動を停止する。送受信制御手段が制御線３２の駆
動を停止している期間は図７では点線Ｈｃにより示され
ている。
自身のアドレスデーターＴｘＡｄｄｒ（ｎ、ｎ＋１、ｎ
＋２、…）が出力されたとき、次のクロックＴｘＣｌｋ
の周期で、セルアベイラブル信号ＴｘＣｌａｖを出力す
る。このセルアベイラブル信号ＴｘＣｌａｖはＰＨＹデ
バイス１８がデーターＴｘＤａｔａを受信可能か否かを
表す信号であり、ＰＨＹデバイス１８は、受信可能な場
合は本例ではハイレベルのセルアベイラブル信号ＴｘＣ
ｌａｖを、受信不可の場合はローレベルのセルアベイラ
ブル信号ＴｘＣｌａｖを出力する。各ＰＨＹデバイス１
８は、セルアベイラブル信号ＴｘＣｌａｖを出力するた
めの送受信制御手段（図示せず）を備え、送受信制御手
段は、ＰＨＹデバイス１８が受信可能か否かに応じて上
述のようなセルアベイラブル信号ＴｘＣｌａｖを出力
し、セルアベイラブル信号ＴｘＣｌａｖはバックボード
２２のＵＴＯＰＩＡバスライン２４を構成する所定の制
御線３２（図６）を通じバックボード用レシーバー回路
３０を介してＡＴＭデバイス１４に供給される。また、
送受信制御手段は、その出力部がトライステートのバッ
ファー回路により構成され、アドレスデーターＴｘＡｄ
ｄｒ（ｎ、ｎ＋１、ｎ＋２、…）が出力されている期
間、すなわち偶数番号のクロックＴｘＣｌｋの周期で
は、その出力をハイインピーダンスとして上記制御線３
２の駆動を停止する。送受信制御手段が制御線３２の駆
動を停止している期間は図７では点線Ｈｃにより示され
ている。
【０００８】そして、ＡＴＭデバイス１４は、アドレス
データーＴｘＡｄｄｒ（ｎ、ｎ＋１、ｎ＋２、…）を出
力した後、対応するＰＨＹデバイス１８がハイレベルの
セルアベイラブル信号ＴｘＣｌａｖを出力した場合に
は、そのＰＨＹデバイス１８に対し、図７に示したよう
に、スタートオブセル信号ＴｘＳＯＣ、イネーブル信号
ＴｘＥｎｂを用いてデーターＴｘＤａｔａを送信する。
スタートオブセル信号ＴｘＳＯＣはデーターＴｘＤａｔ
ａが有効である期間を示す信号であり、イネーブル信号
ＴｘＥｎｂは最初のデーターＴｘＤａｔａの位置を表す
信号である。ＡＴＭデバイス１４はローレベルのスター
トオブセル信号ＴｘＳＯＣを出力し、スタートオブセル
信号ＴｘＳＯＣがローレベルである期間に、５つのヘッ
ダーＨ１〜Ｈ５と、４８のペイロードＰ１〜Ｐ４８とか
ら成る５３のデーターＴｘＤａｔａを、バックボード用
ドライバー回路２８を通じてデーター送信用のバスライ
ンに順次出力する。そして、最初のデーターＴｘＤａｔ
ａを出力するときスタートオブセル信号ＴｘＳＯＣをハ
イレベルとして、先頭のデーターの位置をＰＨＹデバイ
ス１８に通知する。
データーＴｘＡｄｄｒ（ｎ、ｎ＋１、ｎ＋２、…）を出
力した後、対応するＰＨＹデバイス１８がハイレベルの
セルアベイラブル信号ＴｘＣｌａｖを出力した場合に
は、そのＰＨＹデバイス１８に対し、図７に示したよう
に、スタートオブセル信号ＴｘＳＯＣ、イネーブル信号
ＴｘＥｎｂを用いてデーターＴｘＤａｔａを送信する。
スタートオブセル信号ＴｘＳＯＣはデーターＴｘＤａｔ
ａが有効である期間を示す信号であり、イネーブル信号
ＴｘＥｎｂは最初のデーターＴｘＤａｔａの位置を表す
信号である。ＡＴＭデバイス１４はローレベルのスター
トオブセル信号ＴｘＳＯＣを出力し、スタートオブセル
信号ＴｘＳＯＣがローレベルである期間に、５つのヘッ
ダーＨ１〜Ｈ５と、４８のペイロードＰ１〜Ｐ４８とか
ら成る５３のデーターＴｘＤａｔａを、バックボード用
ドライバー回路２８を通じてデーター送信用のバスライ
ンに順次出力する。そして、最初のデーターＴｘＤａｔ
ａを出力するときスタートオブセル信号ＴｘＳＯＣをハ
イレベルとして、先頭のデーターの位置をＰＨＹデバイ
ス１８に通知する。
【０００９】図８は、ＡＴＭデバイス１４および、ＡＴ
Ｍデバイス１４のＰＨＹデバイス１８からのデーター受
信に係わる周辺回路を示す回路図、図９はＡＴＭデバイ
ス１４がＰＨＹデバイス１８からデーターを受信する場
合の動作を示すタイミングチャートである。なお、図８
ではＡＴＭデバイス１４のデーター送信に係わる回路、
およびＰＨＹデバイス１８側の回路は省略されている。
また、図８において図５、図６と同一の要素には同一の
符号が付されている。
Ｍデバイス１４のＰＨＹデバイス１８からのデーター受
信に係わる周辺回路を示す回路図、図９はＡＴＭデバイ
ス１４がＰＨＹデバイス１８からデーターを受信する場
合の動作を示すタイミングチャートである。なお、図８
ではＡＴＭデバイス１４のデーター送信に係わる回路、
およびＰＨＹデバイス１８側の回路は省略されている。
また、図８において図５、図６と同一の要素には同一の
符号が付されている。
【００１０】図８に示したように、ＡＴＭデバイス１４
はクロックＲｘＣｌｋ、アドレスデーターＲｘＡｄｄ
ｒ、ならびにイネーブル信号ＲｘＥｎｂを出力し、これ
らのデーターおよび信号はバックボード用ドライバー回
路３４を通じてバックボード２２上のＵＴＯＰＩＡバス
ライン２４の対応する信号線に出力される。ＡＴＭデバ
イス１４がＰＨＹデバイス１８からデーターを受信する
場合、ＰＨＹデバイス１８はＡＴＭデバイス１４に対し
てデーターＲｘＤａｔａ、スタートオブセル信号ＲｘＳ
ＯＣ、ならびにセルアベイラブル信号ＲｘＣｌａｖを送
信し、これらのデーターおよび信号は、ＰＨＹデバイス
１８からＵＴＯＰＩＡバスライン２４を通じてバックボ
ード用レシーバー回路３６により受信され、ＡＴＭデバ
イス１４に供給される。
はクロックＲｘＣｌｋ、アドレスデーターＲｘＡｄｄ
ｒ、ならびにイネーブル信号ＲｘＥｎｂを出力し、これ
らのデーターおよび信号はバックボード用ドライバー回
路３４を通じてバックボード２２上のＵＴＯＰＩＡバス
ライン２４の対応する信号線に出力される。ＡＴＭデバ
イス１４がＰＨＹデバイス１８からデーターを受信する
場合、ＰＨＹデバイス１８はＡＴＭデバイス１４に対し
てデーターＲｘＤａｔａ、スタートオブセル信号ＲｘＳ
ＯＣ、ならびにセルアベイラブル信号ＲｘＣｌａｖを送
信し、これらのデーターおよび信号は、ＰＨＹデバイス
１８からＵＴＯＰＩＡバスライン２４を通じてバックボ
ード用レシーバー回路３６により受信され、ＡＴＭデバ
イス１４に供給される。
【００１１】次に、ＡＴＭデバイス１４がＰＨＹデバイ
ス１８からデーターを受信する場合の動作について図９
をも参照して説明する。ＡＴＭデバイス１４は、図９に
示したように、一定周期のクロックＲｘＣｌｋの各周期
ごとに、ＰＨＹデバイス１８を識別するアドレスデータ
ーＲｘＡｄｄｒ（ｎ、ｎ＋１、ｎ＋２、…）と、全ビッ
トが“１”であるアドレスデーターＲｘＡｄｄｒ（１Ｆ
ｈ）とを交互に出力する。本例では、偶数番号のクロッ
クＲｘＣｌｋの周期でアドレスデーターＲｘＡｄｄｒ
（ｎ、ｎ＋１、ｎ＋２、…）を出力し、奇数番号のクロ
ックＲｘＣｌｋの周期でアドレスデーターＲｘＡｄｄｒ
（１Ｆｈ）を出力する。
ス１８からデーターを受信する場合の動作について図９
をも参照して説明する。ＡＴＭデバイス１４は、図９に
示したように、一定周期のクロックＲｘＣｌｋの各周期
ごとに、ＰＨＹデバイス１８を識別するアドレスデータ
ーＲｘＡｄｄｒ（ｎ、ｎ＋１、ｎ＋２、…）と、全ビッ
トが“１”であるアドレスデーターＲｘＡｄｄｒ（１Ｆ
ｈ）とを交互に出力する。本例では、偶数番号のクロッ
クＲｘＣｌｋの周期でアドレスデーターＲｘＡｄｄｒ
（ｎ、ｎ＋１、ｎ＋２、…）を出力し、奇数番号のクロ
ックＲｘＣｌｋの周期でアドレスデーターＲｘＡｄｄｒ
（１Ｆｈ）を出力する。
【００１２】これに対して、各ＰＨＹデバイス１８は、
自身のアドレスデーターＲｘＡｄｄｒ（ｎ、ｎ＋１、ｎ
＋２、…）が出力されたとき、次のクロックＲｘＣｌｋ
の周期で、セルアベイラブル信号ＲｘＣｌａｖを出力す
る。このセルアベイラブル信号ＲｘＣｌａｖはＰＨＹデ
バイス１８が送信すべきデーターＲｘＤａｔａを有して
いるか否かを表す信号であり、ＰＨＹデバイス１８は、
送信すべきデーターを有している場合は本例ではハイレ
ベルのセルアベイラブル信号ＲｘＣｌａｖを、有してい
ない場合はローレベルのセルアベイラブル信号ＲｘＣｌ
ａｖを出力する。各ＰＨＹデバイス１８の上記送受信制
御手段は、この場合には送信データーの有無に応じて上
述のようなセルアベイラブル信号ＲｘＣｌａｖを出力
し、同信号はＵＴＯＰＩＡバスライン２４を構成する制
御線３２を通じバックボード用レシーバー回路３６を介
してＡＴＭデバイス１４に供給される。また、送受信制
御手段は、アドレスデーターＲｘＡｄｄｒ（ｎ、ｎ＋
１、ｎ＋２、…）が出力されている期間、すなわち偶数
番号のクロックＲｘＣｌｋの周期では、その出力をハイ
インピーダンスとして上記制御線３２の駆動を停止す
る。送受信制御手段が制御線３２の駆動を停止している
期間は図９では点線Ｈｃにより示されている。
自身のアドレスデーターＲｘＡｄｄｒ（ｎ、ｎ＋１、ｎ
＋２、…）が出力されたとき、次のクロックＲｘＣｌｋ
の周期で、セルアベイラブル信号ＲｘＣｌａｖを出力す
る。このセルアベイラブル信号ＲｘＣｌａｖはＰＨＹデ
バイス１８が送信すべきデーターＲｘＤａｔａを有して
いるか否かを表す信号であり、ＰＨＹデバイス１８は、
送信すべきデーターを有している場合は本例ではハイレ
ベルのセルアベイラブル信号ＲｘＣｌａｖを、有してい
ない場合はローレベルのセルアベイラブル信号ＲｘＣｌ
ａｖを出力する。各ＰＨＹデバイス１８の上記送受信制
御手段は、この場合には送信データーの有無に応じて上
述のようなセルアベイラブル信号ＲｘＣｌａｖを出力
し、同信号はＵＴＯＰＩＡバスライン２４を構成する制
御線３２を通じバックボード用レシーバー回路３６を介
してＡＴＭデバイス１４に供給される。また、送受信制
御手段は、アドレスデーターＲｘＡｄｄｒ（ｎ、ｎ＋
１、ｎ＋２、…）が出力されている期間、すなわち偶数
番号のクロックＲｘＣｌｋの周期では、その出力をハイ
インピーダンスとして上記制御線３２の駆動を停止す
る。送受信制御手段が制御線３２の駆動を停止している
期間は図９では点線Ｈｃにより示されている。
【００１３】そして、ＡＴＭデバイス１４は、アドレス
データーＴｘＡｄｄｒ（ｎ、ｎ＋１、ｎ＋２、…）を出
力した後、対応するＰＨＹデバイス１８がハイレベルの
セルアベイラブル信号ＲｘＣｌａｖを出力した場合に
は、そのＰＨＹデバイス１８から、図９に示したよう
に、イネーブル信号ＲｘＥｎｂ、スタートオブセル信号
ＲｘＳＯＣを用いてデーターＲｘＤａｔａを受信する。
イネーブル信号ＲｘＥｎｂはデーターＲｘＤａｔａを受
信可能であることを示す信号であり、スタートオブセル
信号ＲｘＳＯＣは最初のデーターＲｘＤａｔａの位置を
表す信号である。ＡＴＭデバイス１４は、まず、データ
ーを受信可能であることをＰＨＹデバイス１８に通知す
べくイネーブル信号ＲｘＥｎｂをローレベルとし、これ
に対してＰＨＹデバイス１８は、５つのヘッダーＨ１〜
Ｈ５と、４８のペイロードＰ１〜Ｐ４８から成るデータ
ーＲｘＤａｔａを、ＵＴＯＰＩＡバスライン２４（図
５）のデーター受信用バスラインに出力する。ＰＨＹデ
バイス１８はまた、最初のデーターＴｘＤａｔａを出力
するとき、ハイレベルのスタートオブセル信号ＲｘＳＯ
Ｃを出力する。
データーＴｘＡｄｄｒ（ｎ、ｎ＋１、ｎ＋２、…）を出
力した後、対応するＰＨＹデバイス１８がハイレベルの
セルアベイラブル信号ＲｘＣｌａｖを出力した場合に
は、そのＰＨＹデバイス１８から、図９に示したよう
に、イネーブル信号ＲｘＥｎｂ、スタートオブセル信号
ＲｘＳＯＣを用いてデーターＲｘＤａｔａを受信する。
イネーブル信号ＲｘＥｎｂはデーターＲｘＤａｔａを受
信可能であることを示す信号であり、スタートオブセル
信号ＲｘＳＯＣは最初のデーターＲｘＤａｔａの位置を
表す信号である。ＡＴＭデバイス１４は、まず、データ
ーを受信可能であることをＰＨＹデバイス１８に通知す
べくイネーブル信号ＲｘＥｎｂをローレベルとし、これ
に対してＰＨＹデバイス１８は、５つのヘッダーＨ１〜
Ｈ５と、４８のペイロードＰ１〜Ｐ４８から成るデータ
ーＲｘＤａｔａを、ＵＴＯＰＩＡバスライン２４（図
５）のデーター受信用バスラインに出力する。ＰＨＹデ
バイス１８はまた、最初のデーターＴｘＤａｔａを出力
するとき、ハイレベルのスタートオブセル信号ＲｘＳＯ
Ｃを出力する。
【００１４】なお、各ＰＨＹデバイス１８は上記データ
ー受信用バスライン３８およびスタートオブセル信号Ｒ
ｘＳＯＣ用の制御線４０を共用するため、データーＲｘ
Ｄａｔａを出力しない期間（図９の点線Ｈｄ）では、デ
ーター受信用バスライン３８のドライバー回路（図示せ
ず）およびスタートオブセル信号ＲｘＳＯＣ用制御線４
０のドライバー回路（図示せず）の出力をハイインピー
ダンスとする。
ー受信用バスライン３８およびスタートオブセル信号Ｒ
ｘＳＯＣ用の制御線４０を共用するため、データーＲｘ
Ｄａｔａを出力しない期間（図９の点線Ｈｄ）では、デ
ーター受信用バスライン３８のドライバー回路（図示せ
ず）およびスタートオブセル信号ＲｘＳＯＣ用制御線４
０のドライバー回路（図示せず）の出力をハイインピー
ダンスとする。
【００１５】
【発明が解決しようとする課題】図１０は、ＵＴＯＰＩ
Ａバスライン２４（図５）の制御線３２におけるセルア
ベイラブル信号ＴｘＣｌａｖを示す波形図である。上述
したように、たとえばＡＴＭデバイス１４がＰＨＹデバ
イス１８にアドレスデーターＴｘＡｄｄｒを偶数番号の
クロックＴｘＣｌｋの周期で送信すると、ＰＨＹデバイ
ス１８の送受信制御手段は、つづく奇数番号のクロック
ＴｘＣｌｋの周期でＵＴＯＰＩＡバスライン２４の制御
線３２を駆動し、データーを受信可能か否かに応じてレ
ベルの異なるセルアベイラブル信号ＴｘＣｌａｖを制御
線３２に出力する。そして、送受信制御手段は、偶数番
号のクロックＴｘＣｌｋの周期では、その出力をハイイ
ンピーダンスとしてＵＴＯＰＩＡバスライン２４の制御
線３２は駆動しない。
Ａバスライン２４（図５）の制御線３２におけるセルア
ベイラブル信号ＴｘＣｌａｖを示す波形図である。上述
したように、たとえばＡＴＭデバイス１４がＰＨＹデバ
イス１８にアドレスデーターＴｘＡｄｄｒを偶数番号の
クロックＴｘＣｌｋの周期で送信すると、ＰＨＹデバイ
ス１８の送受信制御手段は、つづく奇数番号のクロック
ＴｘＣｌｋの周期でＵＴＯＰＩＡバスライン２４の制御
線３２を駆動し、データーを受信可能か否かに応じてレ
ベルの異なるセルアベイラブル信号ＴｘＣｌａｖを制御
線３２に出力する。そして、送受信制御手段は、偶数番
号のクロックＴｘＣｌｋの周期では、その出力をハイイ
ンピーダンスとしてＵＴＯＰＩＡバスライン２４の制御
線３２は駆動しない。
【００１６】したがって、奇数番号のクロックＴｘＣｌ
ｋの周期では、制御線３２に係わる寄生容量は送受信制
御手段により充電され、偶数番号のクロックＴｘＣｌｋ
の周期では、寄生容量に蓄積した電荷は、ＵＴＯＰＩＡ
バスライン２４の終端回路２６を通じて除々に放電す
る。その結果、ＵＴＯＰＩＡバスライン２４の制御線３
２上で見たセルアベイラブル信号ＴｘＣｌａｖの波形
は、奇数番号のクロックＴｘＣｌｋの周期でセルアベイ
ラブル信号ＴｘＣｌａｖがハイレベルであった場合、偶
数番号のクロックの周期では、図１０に示したように、
緩やかなスロープを描いて徐々に下降する波形となる。
ｋの周期では、制御線３２に係わる寄生容量は送受信制
御手段により充電され、偶数番号のクロックＴｘＣｌｋ
の周期では、寄生容量に蓄積した電荷は、ＵＴＯＰＩＡ
バスライン２４の終端回路２６を通じて除々に放電す
る。その結果、ＵＴＯＰＩＡバスライン２４の制御線３
２上で見たセルアベイラブル信号ＴｘＣｌａｖの波形
は、奇数番号のクロックＴｘＣｌｋの周期でセルアベイ
ラブル信号ＴｘＣｌａｖがハイレベルであった場合、偶
数番号のクロックの周期では、図１０に示したように、
緩やかなスロープを描いて徐々に下降する波形となる。
【００１７】そして、このような波形のセルアベイラブ
ル信号ＲｘＣｌａｖがバックボード用レシーバー回路３
０に入力されると、バックボード用レシーバー回路３０
はセルアベイラブル信号ＲｘＣｌａｖのレベルを正しく
判定できず誤動作を起こす場合があり、ＡＴＭデバイス
１４からＰＨＹデバイス１８へのデーター送信を正常に
行えない結果となる。ＡＴＭデバイス１４がＰＨＹデバ
イス１８からデーターを受信する場合にも、セルアベイ
ラブル信号ＲｘＣｌａｖの波形が偶数番号のクロックＲ
ｘＣｌｋの周期において緩やかなスロープを描いて変化
することから、上記問題が同様に発生する。
ル信号ＲｘＣｌａｖがバックボード用レシーバー回路３
０に入力されると、バックボード用レシーバー回路３０
はセルアベイラブル信号ＲｘＣｌａｖのレベルを正しく
判定できず誤動作を起こす場合があり、ＡＴＭデバイス
１４からＰＨＹデバイス１８へのデーター送信を正常に
行えない結果となる。ＡＴＭデバイス１４がＰＨＹデバ
イス１８からデーターを受信する場合にも、セルアベイ
ラブル信号ＲｘＣｌａｖの波形が偶数番号のクロックＲ
ｘＣｌｋの周期において緩やかなスロープを描いて変化
することから、上記問題が同様に発生する。
【００１８】本発明はこのような問題を解決するために
なされたもので、その目的は、バスラインの制御線が駆
動されない期間において送受信制御信号の信号レベルを
素早く確定させることでデーターの送受信を正しく行え
るようにした送受信装置を提供することないる。
なされたもので、その目的は、バスラインの制御線が駆
動されない期間において送受信制御信号の信号レベルを
素早く確定させることでデーターの送受信を正しく行え
るようにした送受信装置を提供することないる。
【００１９】
【課題を解決するための手段】本発明は上記目的を達成
するため、データーを送信するマスターデバイスと、前
記マスターデバイスより前記データーを受信する複数の
スレーブデバイスと、前記マスターデバイスおよび前記
スレーブデバイスを接続するバスラインとを含み、前記
マスターデバイスは前記スレーブデバイスを識別するア
ドレス情報を前記バスラインを通じて前記スレーブデバ
イスに出力し、前記アドレス情報に対応する前記スレー
ブデバイスは、前記バスラインを構成する制御線を駆動
し前記制御線を通じてデーター受信の可否に応じたレベ
ルの送受信制御信号を前記マスターデバイスに出力する
送受信装置であって、前記スレーブデバイスが前記制御
線を駆動していない期間において前記制御線を駆動しレ
ベル安定信号を前記制御線に出力するレベル安定信号生
成手段を備えたことを特徴とする。
するため、データーを送信するマスターデバイスと、前
記マスターデバイスより前記データーを受信する複数の
スレーブデバイスと、前記マスターデバイスおよび前記
スレーブデバイスを接続するバスラインとを含み、前記
マスターデバイスは前記スレーブデバイスを識別するア
ドレス情報を前記バスラインを通じて前記スレーブデバ
イスに出力し、前記アドレス情報に対応する前記スレー
ブデバイスは、前記バスラインを構成する制御線を駆動
し前記制御線を通じてデーター受信の可否に応じたレベ
ルの送受信制御信号を前記マスターデバイスに出力する
送受信装置であって、前記スレーブデバイスが前記制御
線を駆動していない期間において前記制御線を駆動しレ
ベル安定信号を前記制御線に出力するレベル安定信号生
成手段を備えたことを特徴とする。
【００２０】また、本発明は、データーを受信するマス
ターデバイスと、前記マスターデバイスに前記データー
を送信する複数のスレーブデバイスと、前記マスターデ
バイスおよび前記スレーブデバイスを接続するバスライ
ンとを含み、前記マスターデバイスは前記スレーブデバ
イスを識別するアドレス情報を前記バスラインを通じて
前記スレーブデバイスに出力し、前記アドレス情報に対
応する前記スレーブデバイスは、前記バスラインを構成
する制御線を駆動し前記制御線を通じてデーター送信の
可否に応じたレベルの送受信制御信号を前記マスターデ
バイスに出力する送受信装置であって、前記スレーブデ
バイスが前記制御線を駆動していない期間において前記
制御線を駆動しレベル安定信号を前記制御線に出力する
レベル安定信号生成手段を備えたことを特徴とする。
ターデバイスと、前記マスターデバイスに前記データー
を送信する複数のスレーブデバイスと、前記マスターデ
バイスおよび前記スレーブデバイスを接続するバスライ
ンとを含み、前記マスターデバイスは前記スレーブデバ
イスを識別するアドレス情報を前記バスラインを通じて
前記スレーブデバイスに出力し、前記アドレス情報に対
応する前記スレーブデバイスは、前記バスラインを構成
する制御線を駆動し前記制御線を通じてデーター送信の
可否に応じたレベルの送受信制御信号を前記マスターデ
バイスに出力する送受信装置であって、前記スレーブデ
バイスが前記制御線を駆動していない期間において前記
制御線を駆動しレベル安定信号を前記制御線に出力する
レベル安定信号生成手段を備えたことを特徴とする。
【００２１】本発明の送受信装置では、レベル安定信号
生成手段は、スレーブデバイスが制御線を駆動していな
い期間において制御線を駆動しレベル安定信号を制御線
に出力する。これにより、スレーブデバイスにより制御
線が駆動されて制御線に係わる寄生容量に蓄積していた
電荷は素早く放電され、スレーブデバイスによる制御線
の駆動が終了した後、制御線の信号波形がスロープを描
いて除々に変化するという問題が解消する。よって、送
受信制御信号のレベル判定を誤り無く行うことができ、
マスターデバイスとスレーブデバイスとの間のデーター
伝送を常に確実に行うことが可能となる。
生成手段は、スレーブデバイスが制御線を駆動していな
い期間において制御線を駆動しレベル安定信号を制御線
に出力する。これにより、スレーブデバイスにより制御
線が駆動されて制御線に係わる寄生容量に蓄積していた
電荷は素早く放電され、スレーブデバイスによる制御線
の駆動が終了した後、制御線の信号波形がスロープを描
いて除々に変化するという問題が解消する。よって、送
受信制御信号のレベル判定を誤り無く行うことができ、
マスターデバイスとスレーブデバイスとの間のデーター
伝送を常に確実に行うことが可能となる。
【００２２】
【発明の実施の形態】次に本発明の実施の形態例につい
て図面を参照して説明する。図１は本発明による送受信
装置の一例を示し、特にＡＴＭデバイスおよび、ＡＴＭ
デバイスからＰＨＹデバイスへのデーター送信に係わる
周辺回路を示す回路図、図２はＡＴＭデバイスからＰＨ
Ｙデバイスにデーターを送信する場合の動作を示すタイ
ミングチャートである。なお、図１は図６に対応する図
面であり、図６と同一の要素には同一の符号が付されて
いる。
て図面を参照して説明する。図１は本発明による送受信
装置の一例を示し、特にＡＴＭデバイスおよび、ＡＴＭ
デバイスからＰＨＹデバイスへのデーター送信に係わる
周辺回路を示す回路図、図２はＡＴＭデバイスからＰＨ
Ｙデバイスにデーターを送信する場合の動作を示すタイ
ミングチャートである。なお、図１は図６に対応する図
面であり、図６と同一の要素には同一の符号が付されて
いる。
【００２３】図１に示した回路は、レベル安定信号生成
回路２を追加した点で図６の回路と異なっており、レベ
ル安定信号生成回路２は、図５に示したＰＨＹデバイス
１８（本発明に係るスレーブデバイス）が制御線３２を
駆動していない期間において制御線３２を駆動しレベル
安定信号を制御線３２に出力する。レベル安定信号生成
回路２の出力部はトライステートのバッファー回路（図
示せず）から成り、同バッファー回路の出力は、制御線
３２を駆動しないときはハイインピーダンスとなる。
回路２を追加した点で図６の回路と異なっており、レベ
ル安定信号生成回路２は、図５に示したＰＨＹデバイス
１８（本発明に係るスレーブデバイス）が制御線３２を
駆動していない期間において制御線３２を駆動しレベル
安定信号を制御線３２に出力する。レベル安定信号生成
回路２の出力部はトライステートのバッファー回路（図
示せず）から成り、同バッファー回路の出力は、制御線
３２を駆動しないときはハイインピーダンスとなる。
【００２４】以下、図２をも参照しつつ、レベル安定信
号生成回路２により制御線３２の信号レベルを安定化す
る動作について説明する。ＡＴＭデバイス１４（本発明
に係るマスターデバイス）からＰＨＹデバイス１８への
データーの送信に関する基本的な動作は、図６の場合と
同様である。すなわち、ＡＴＭデバイス１４は、図２に
示したように、一定周期のクロックＴｘＣｌｋの各周期
ごとに、ＰＨＹデバイス１８を識別するアドレスデータ
ーＴｘＡｄｄｒ（ｎ、ｎ＋１、ｎ＋２、…）と、全ビッ
トが“１”であるアドレスデーターＴｘＡｄｄｒ（１Ｆ
ｈ）とを交互に出力する。本例では、偶数番号のクロッ
クＴｘＣｌｋの周期でアドレスデーターＴｘＡｄｄｒ
（ｎ、ｎ＋１、ｎ＋２、…）を出力し、奇数番号のクロ
ックＴｘＣｌｋの周期でアドレスデーターＴｘＡｄｄｒ
（１Ｆｈ）を出力する。
号生成回路２により制御線３２の信号レベルを安定化す
る動作について説明する。ＡＴＭデバイス１４（本発明
に係るマスターデバイス）からＰＨＹデバイス１８への
データーの送信に関する基本的な動作は、図６の場合と
同様である。すなわち、ＡＴＭデバイス１４は、図２に
示したように、一定周期のクロックＴｘＣｌｋの各周期
ごとに、ＰＨＹデバイス１８を識別するアドレスデータ
ーＴｘＡｄｄｒ（ｎ、ｎ＋１、ｎ＋２、…）と、全ビッ
トが“１”であるアドレスデーターＴｘＡｄｄｒ（１Ｆ
ｈ）とを交互に出力する。本例では、偶数番号のクロッ
クＴｘＣｌｋの周期でアドレスデーターＴｘＡｄｄｒ
（ｎ、ｎ＋１、ｎ＋２、…）を出力し、奇数番号のクロ
ックＴｘＣｌｋの周期でアドレスデーターＴｘＡｄｄｒ
（１Ｆｈ）を出力する。
【００２５】これに対して、各ＰＨＹデバイス１８は、
自身のアドレスデーターＴｘＡｄｄｒ（ｎ、ｎ＋１、ｎ
＋２、…）が出力されたとき、送受信制御手段（図示せ
ず）により、次のクロックＴｘＣｌｋの周期で、セルア
ベイラブル信号ＴｘＣｌａｖを出力する。このセルアベ
イラブル信号ＴｘＣｌａｖはＰＨＹデバイス１８がデー
ターを受信可能か否かを表す信号であり、ＰＨＹデバイ
ス１８は、受信可能な場合は本例ではハイレベルのセル
アベイラブル信号ＴｘＣｌａｖを、受信不可の場合はロ
ーレベルのセルアベイラブル信号ＴｘＣｌａｖを出力す
る。セルアベイラブル信号ＴｘＣｌａｖはＵＴＯＰＩＡ
バスライン２４を構成する制御線３２を通じバックボー
ド用レシーバー回路３０を介してＡＴＭデバイス１４に
供給される。ここで送受信制御手段は、アドレスデータ
ーＴｘＡｄｄｒ（ｎ、ｎ＋１、ｎ＋２、…）が出力され
ている期間、すなわち偶数番号のクロックＴｘＣｌｋの
周期では、その出力をハイインピーダンスとして上記制
御線３２の駆動を停止する。送受信制御手段が制御線３
２の駆動を停止している期間は図２では点線Ｈｃにより
示されている。
自身のアドレスデーターＴｘＡｄｄｒ（ｎ、ｎ＋１、ｎ
＋２、…）が出力されたとき、送受信制御手段（図示せ
ず）により、次のクロックＴｘＣｌｋの周期で、セルア
ベイラブル信号ＴｘＣｌａｖを出力する。このセルアベ
イラブル信号ＴｘＣｌａｖはＰＨＹデバイス１８がデー
ターを受信可能か否かを表す信号であり、ＰＨＹデバイ
ス１８は、受信可能な場合は本例ではハイレベルのセル
アベイラブル信号ＴｘＣｌａｖを、受信不可の場合はロ
ーレベルのセルアベイラブル信号ＴｘＣｌａｖを出力す
る。セルアベイラブル信号ＴｘＣｌａｖはＵＴＯＰＩＡ
バスライン２４を構成する制御線３２を通じバックボー
ド用レシーバー回路３０を介してＡＴＭデバイス１４に
供給される。ここで送受信制御手段は、アドレスデータ
ーＴｘＡｄｄｒ（ｎ、ｎ＋１、ｎ＋２、…）が出力され
ている期間、すなわち偶数番号のクロックＴｘＣｌｋの
周期では、その出力をハイインピーダンスとして上記制
御線３２の駆動を停止する。送受信制御手段が制御線３
２の駆動を停止している期間は図２では点線Ｈｃにより
示されている。
【００２６】ＡＴＭデバイス１４は、アドレスデーター
ＴｘＡｄｄｒ（ｎ、ｎ＋１、ｎ＋２、…）を出力した
後、対応するＰＨＹデバイス１８がハイレベルのセルア
ベイラブル信号ＴｘＣｌａｖを出力した場合には、その
ＰＨＹデバイス１８に対し、スタートオブセル信号Ｔｘ
ＳＯＣ、イネーブル信号ＴｘＥｎｂを用いてデーターＴ
ｘＤａｔａを送信する（図７）。
ＴｘＡｄｄｒ（ｎ、ｎ＋１、ｎ＋２、…）を出力した
後、対応するＰＨＹデバイス１８がハイレベルのセルア
ベイラブル信号ＴｘＣｌａｖを出力した場合には、その
ＰＨＹデバイス１８に対し、スタートオブセル信号Ｔｘ
ＳＯＣ、イネーブル信号ＴｘＥｎｂを用いてデーターＴ
ｘＤａｔａを送信する（図７）。
【００２７】そして、本実施の形態例では、レベル安定
信号生成回路２は、ＡＴＭデバイス１４がアドレスデー
ターＴｘＡｄｄｒ（１Ｆｈ）を出力する期間が終了した
直後のクロックＴｘＣｌｋの立ち上がりに同期して、ク
ロックＴｘＣｌｋの周期より充分に短い期間ＴＬ（図
２）、制御線３２を駆動し制御線３２にローレベルのレ
ベル安定信号ＴｘＬＳＳを出力する。レベル安定信号生
成回路２は、期間ＴＬ以外の期間ではその出力をハイイ
ンピーダンスとし制御線３２は駆動せず、レベル安定信
号生成回路２の出力がハイインピーダンスとなっている
期間は、図２のレベル安定信号ＴｘＬＳＳにおいて点線
により示されている。
信号生成回路２は、ＡＴＭデバイス１４がアドレスデー
ターＴｘＡｄｄｒ（１Ｆｈ）を出力する期間が終了した
直後のクロックＴｘＣｌｋの立ち上がりに同期して、ク
ロックＴｘＣｌｋの周期より充分に短い期間ＴＬ（図
２）、制御線３２を駆動し制御線３２にローレベルのレ
ベル安定信号ＴｘＬＳＳを出力する。レベル安定信号生
成回路２は、期間ＴＬ以外の期間ではその出力をハイイ
ンピーダンスとし制御線３２は駆動せず、レベル安定信
号生成回路２の出力がハイインピーダンスとなっている
期間は、図２のレベル安定信号ＴｘＬＳＳにおいて点線
により示されている。
【００２８】このように、レベル安定信号生成回路２
が、期間ＴＬで制御線３２を駆動しローレベルのレベル
安定信号を制御線３２に出力する結果、奇数番号のクロ
ックＴｘＣｌｋの周期でＰＨＹデバイス１８の送受信制
御手段により駆動されて制御線３２に係わる寄生容量に
蓄積した電荷は期間ＴＬにおいて速やかに放電され、制
御線３２上で見たセルアベイラブル信号ＴｘＣｌａｖ
は、図２に示したように、直ちにローレベルレベルとな
る。よって、本実施の形態例では、ＰＨＹデバイス１８
により制御線３２が駆動されていない期間において制御
線３２の信号波形がスロープを描いて除々に変化すると
いう問題は発生せず、バックボード用レシーバー回路３
０は、セルアベイラブル信号ＴｘＣｌａｖのレベル判定
を誤り無く行うことができ、ＡＭＰデバイス１４とＰＨ
Ｙデバイス１８との間のデーター伝送を常に確実に行う
ことが可能となる。
が、期間ＴＬで制御線３２を駆動しローレベルのレベル
安定信号を制御線３２に出力する結果、奇数番号のクロ
ックＴｘＣｌｋの周期でＰＨＹデバイス１８の送受信制
御手段により駆動されて制御線３２に係わる寄生容量に
蓄積した電荷は期間ＴＬにおいて速やかに放電され、制
御線３２上で見たセルアベイラブル信号ＴｘＣｌａｖ
は、図２に示したように、直ちにローレベルレベルとな
る。よって、本実施の形態例では、ＰＨＹデバイス１８
により制御線３２が駆動されていない期間において制御
線３２の信号波形がスロープを描いて除々に変化すると
いう問題は発生せず、バックボード用レシーバー回路３
０は、セルアベイラブル信号ＴｘＣｌａｖのレベル判定
を誤り無く行うことができ、ＡＭＰデバイス１４とＰＨ
Ｙデバイス１８との間のデーター伝送を常に確実に行う
ことが可能となる。
【００２９】次に、本発明の第２の実施の形態例につい
て説明する。図３は本発明の第２の実施の形態例を示
し、特にＡＴＭデバイスおよび、ＡＴＭデバイスのＰＨ
Ｙデバイスからのデーター受信に係わる周辺回路を示す
回路図、図４はＡＴＭデバイスがＰＨＹデバイスからデ
ーターを受信する場合の動作を示すタイミングチャート
である。なお、図３は図８に対応する図面であり、図８
と同一の要素には同一の符号が付されている。
て説明する。図３は本発明の第２の実施の形態例を示
し、特にＡＴＭデバイスおよび、ＡＴＭデバイスのＰＨ
Ｙデバイスからのデーター受信に係わる周辺回路を示す
回路図、図４はＡＴＭデバイスがＰＨＹデバイスからデ
ーターを受信する場合の動作を示すタイミングチャート
である。なお、図３は図８に対応する図面であり、図８
と同一の要素には同一の符号が付されている。
【００３０】図３に示した回路は、レベル安定信号生成
回路４を追加した点で図８の回路と異なっており、レベ
ル安定信号生成回路４は、ＰＨＹデバイス１８（本発明
に係るスレーブデバイス）が制御線３２を駆動していな
い期間において制御線３２を駆動しレベル安定信号を制
御線３２に出力する。レベル安定信号生成回路４の出力
部はトライステートのバッファー回路（図示せず）から
成り、同バッファー回路の出力は、制御線３２を駆動し
ないときはハイインピーダンスとなる。
回路４を追加した点で図８の回路と異なっており、レベ
ル安定信号生成回路４は、ＰＨＹデバイス１８（本発明
に係るスレーブデバイス）が制御線３２を駆動していな
い期間において制御線３２を駆動しレベル安定信号を制
御線３２に出力する。レベル安定信号生成回路４の出力
部はトライステートのバッファー回路（図示せず）から
成り、同バッファー回路の出力は、制御線３２を駆動し
ないときはハイインピーダンスとなる。
【００３１】以下、図４をも参照しつつ、レベル安定信
号生成回路４により制御線３２の信号レベルを安定化す
る動作について説明する。ＡＴＭデバイス１４（本発明
に係るマスターデバイス）がＰＨＹデバイス１８からデ
ーターを受信する際の基本的な動作は、図８の場合と同
様である。すなわち、ＡＴＭデバイス１４は、一定周期
のクロックＲｘＣｌｋの各周期ごとに、ＰＨＹデバイス
１８を識別するアドレスデーターＲｘＡｄｄｒ（ｎ、ｎ
＋１、ｎ＋２、…）と、全ビットが“１”であるアドレ
スデーターＲｘＡｄｄｒ（１Ｆｈ）とを交互に出力す
る。本例では、偶数番号のクロックＲｘＣｌｋの周期で
アドレスデーターＲｘＡｄｄｒ（ｎ、ｎ＋１、ｎ＋２、
…）を出力し、奇数番号のクロックＲｘＣｌｋの周期で
アドレスデーターＲｘＡｄｄｒ（１Ｆｈ）を出力する。
号生成回路４により制御線３２の信号レベルを安定化す
る動作について説明する。ＡＴＭデバイス１４（本発明
に係るマスターデバイス）がＰＨＹデバイス１８からデ
ーターを受信する際の基本的な動作は、図８の場合と同
様である。すなわち、ＡＴＭデバイス１４は、一定周期
のクロックＲｘＣｌｋの各周期ごとに、ＰＨＹデバイス
１８を識別するアドレスデーターＲｘＡｄｄｒ（ｎ、ｎ
＋１、ｎ＋２、…）と、全ビットが“１”であるアドレ
スデーターＲｘＡｄｄｒ（１Ｆｈ）とを交互に出力す
る。本例では、偶数番号のクロックＲｘＣｌｋの周期で
アドレスデーターＲｘＡｄｄｒ（ｎ、ｎ＋１、ｎ＋２、
…）を出力し、奇数番号のクロックＲｘＣｌｋの周期で
アドレスデーターＲｘＡｄｄｒ（１Ｆｈ）を出力する。
【００３２】これに対して、各ＰＨＹデバイス１８は、
自身のアドレスデーターＲｘＡｄｄｒ（ｎ、ｎ＋１、ｎ
＋２、…）が出力されたとき、次のクロックＲｘＣｌｋ
の周期で、セルアベイラブル信号ＲｘＣｌａｖを出力す
る。このセルアベイラブル信号ＲｘＣｌａｖはＰＨＹデ
バイス１８が送信すべきデーターＲｘＤａｔａを有して
いるか否かを表す信号であり、ＰＨＹデバイス１８は、
送信すべきデーターを有している場合は本例ではハイレ
ベルのセルアベイラブル信号ＲｘＣｌａｖを、有してい
ない場合はローレベルのセルアベイラブル信号ＲｘＣｌ
ａｖを出力する。各ＰＨＹデバイス１８は、セルアベイ
ラブル信号ＲｘＣｌａｖを出力するための送受信制御手
段（図示せず）を備え、送受信制御手段は、送信データ
ーの有無に応じて上述のようなセルアベイラブル信号Ｒ
ｘＣｌａｖを出力し、セルアベイラブル信号ＲｘＣｌａ
ｖはＵＴＯＰＩＡバスライン２４を構成する制御線３２
を通じバックボード用レシーバー回路３６を介してＡＴ
Ｍデバイス１４に供給される。また、この送受信制御手
段は、アドレスデーターＲｘＡｄｄｒ（ｎ、ｎ＋１、ｎ
＋２、…）が出力されている期間、すなわち偶数番号の
クロックＲｘＣｌｋの周期では、その出力をハイインピ
ーダンスとして上記制御線３２の駆動を停止する。
自身のアドレスデーターＲｘＡｄｄｒ（ｎ、ｎ＋１、ｎ
＋２、…）が出力されたとき、次のクロックＲｘＣｌｋ
の周期で、セルアベイラブル信号ＲｘＣｌａｖを出力す
る。このセルアベイラブル信号ＲｘＣｌａｖはＰＨＹデ
バイス１８が送信すべきデーターＲｘＤａｔａを有して
いるか否かを表す信号であり、ＰＨＹデバイス１８は、
送信すべきデーターを有している場合は本例ではハイレ
ベルのセルアベイラブル信号ＲｘＣｌａｖを、有してい
ない場合はローレベルのセルアベイラブル信号ＲｘＣｌ
ａｖを出力する。各ＰＨＹデバイス１８は、セルアベイ
ラブル信号ＲｘＣｌａｖを出力するための送受信制御手
段（図示せず）を備え、送受信制御手段は、送信データ
ーの有無に応じて上述のようなセルアベイラブル信号Ｒ
ｘＣｌａｖを出力し、セルアベイラブル信号ＲｘＣｌａ
ｖはＵＴＯＰＩＡバスライン２４を構成する制御線３２
を通じバックボード用レシーバー回路３６を介してＡＴ
Ｍデバイス１４に供給される。また、この送受信制御手
段は、アドレスデーターＲｘＡｄｄｒ（ｎ、ｎ＋１、ｎ
＋２、…）が出力されている期間、すなわち偶数番号の
クロックＲｘＣｌｋの周期では、その出力をハイインピ
ーダンスとして上記制御線３２の駆動を停止する。
【００３３】ＡＴＭデバイス１４は、アドレスデーター
ＲｘＡｄｄｒ（ｎ、ｎ＋１、ｎ＋２、…）を出力した
後、対応するＰＨＹデバイス１８がハイレベルのセルア
ベイラブル信号ＲｘＣｌａｖを出力した場合には、その
ＰＨＹデバイス１８から、イネーブル信号ＲｘＥｎｂお
よびスタートオブセル信号ＲｘＳＯＣを用いてデーター
ＲｘＤａｔａを受信する（図９）。
ＲｘＡｄｄｒ（ｎ、ｎ＋１、ｎ＋２、…）を出力した
後、対応するＰＨＹデバイス１８がハイレベルのセルア
ベイラブル信号ＲｘＣｌａｖを出力した場合には、その
ＰＨＹデバイス１８から、イネーブル信号ＲｘＥｎｂお
よびスタートオブセル信号ＲｘＳＯＣを用いてデーター
ＲｘＤａｔａを受信する（図９）。
【００３４】そして、本実施の形態例では、レベル安定
信号生成回路４は、ＡＴＭデバイス１４がアドレスデー
ターＲｘＡｄｄｒ（１Ｆｈ）を出力する期間が終了した
直後のクロックＲｘＣｌｋの立ち上がりに同期して、ク
ロックＲｘＣｌｋの周期より充分に短い期間ＴＬ、制御
線３２を駆動し制御線３２にローレベルのレベル安定信
号ＲｘＬＳＳを出力する。レベル安定信号生成回路４
は、期間ＴＬ以外の期間ではその出力をハイインピーダ
ンスとし制御線３２は駆動せず、レベル安定信号生成回
路４の出力がハイインピーダンスとなっている期間は、
図４のレベル安定信号ＲｘＬＳＳにおいて点線により示
されている。
信号生成回路４は、ＡＴＭデバイス１４がアドレスデー
ターＲｘＡｄｄｒ（１Ｆｈ）を出力する期間が終了した
直後のクロックＲｘＣｌｋの立ち上がりに同期して、ク
ロックＲｘＣｌｋの周期より充分に短い期間ＴＬ、制御
線３２を駆動し制御線３２にローレベルのレベル安定信
号ＲｘＬＳＳを出力する。レベル安定信号生成回路４
は、期間ＴＬ以外の期間ではその出力をハイインピーダ
ンスとし制御線３２は駆動せず、レベル安定信号生成回
路４の出力がハイインピーダンスとなっている期間は、
図４のレベル安定信号ＲｘＬＳＳにおいて点線により示
されている。
【００３５】このように、レベル安定信号生成回路４
が、期間ＴＬで制御線３２を駆動しローレベルのレベル
安定信号ＲｘＬＳＳを制御線３２に出力する結果、奇数
番号のクロックＲｘＣｌｋの周期でＰＨＹデバイス１８
の送受信制御手段により制御線３２が駆動されて制御線
３２に係わる寄生容量に蓄積した電荷は期間ＴＬにおい
て速やかに放電され、制御線３２上で見たセルアベイラ
ブル信号ＲｘＣｌａｖは直ちにローレベルとなる。よっ
て、本実施の形態例では、ＰＨＹデバイス１８により制
御線３２が駆動されていない期間において制御線３２の
信号波形がスロープを描いて除々に変化するという問題
は発生せず、バックボード用レシーバー回路３６は、セ
ルアベイラブル信号ＲｘＣｌａｖのレベル判定を誤り無
く行うことができ、ＡＴＭデバイス１４とＰＨＹデバイ
ス１８との間のデーター伝送を常に確実に行うことが可
能となる。
が、期間ＴＬで制御線３２を駆動しローレベルのレベル
安定信号ＲｘＬＳＳを制御線３２に出力する結果、奇数
番号のクロックＲｘＣｌｋの周期でＰＨＹデバイス１８
の送受信制御手段により制御線３２が駆動されて制御線
３２に係わる寄生容量に蓄積した電荷は期間ＴＬにおい
て速やかに放電され、制御線３２上で見たセルアベイラ
ブル信号ＲｘＣｌａｖは直ちにローレベルとなる。よっ
て、本実施の形態例では、ＰＨＹデバイス１８により制
御線３２が駆動されていない期間において制御線３２の
信号波形がスロープを描いて除々に変化するという問題
は発生せず、バックボード用レシーバー回路３６は、セ
ルアベイラブル信号ＲｘＣｌａｖのレベル判定を誤り無
く行うことができ、ＡＴＭデバイス１４とＰＨＹデバイ
ス１８との間のデーター伝送を常に確実に行うことが可
能となる。
【００３６】また、本実施の形態例では、レベル安定信
号生成回路４は、ＰＨＹデバイス１８がデーター受信用
バスライン３８にデーターＲｘＤａｔａおよびスタート
オブセル信号ＲｘＳＯＣを出力しない期間、すなわち図
９における点線Ｈｄにより示した期間では、同期間の開
始のタイミングでデーター受信用バスライン３８および
スタートオブセル信号ＲｘＳＯＣ用制御線４０をそれぞ
れ駆動して、レベル安定信号ＲｘＬＳＳと同様のレベル
安定信号ＲｘＬＳＳ＿ｄ、ＲｘＬＳＳ＿ｓをそれぞれデ
ーター受信用バスライン３８およびスタートオブセル信
号ＲｘＳＯＣ用制御線４０に出力する。
号生成回路４は、ＰＨＹデバイス１８がデーター受信用
バスライン３８にデーターＲｘＤａｔａおよびスタート
オブセル信号ＲｘＳＯＣを出力しない期間、すなわち図
９における点線Ｈｄにより示した期間では、同期間の開
始のタイミングでデーター受信用バスライン３８および
スタートオブセル信号ＲｘＳＯＣ用制御線４０をそれぞ
れ駆動して、レベル安定信号ＲｘＬＳＳと同様のレベル
安定信号ＲｘＬＳＳ＿ｄ、ＲｘＬＳＳ＿ｓをそれぞれデ
ーター受信用バスライン３８およびスタートオブセル信
号ＲｘＳＯＣ用制御線４０に出力する。
【００３７】したがって、データー受信用バスライン３
８およびスタートオブセル信号ＲｘＳＯＣ用制御線４０
がＰＨＹデバイス１８により駆動されない期間（図９の
点線Ｈｄで示した期間）の開始のタイミングにおいて、
これらのバスラインおよび制御線に係わる寄生容量に蓄
積していた電荷は放電され、信号レベルは制御線３２の
場合と同様、直ちにローレベルとなる。そのため、本実
施の形態例では、バックボード用レシーバー回路３６は
データーＲｘＤａｔａおよびスタートオブセル信号Ｒｘ
ＳＯＣに関しても、それらのレベル判定を誤り無く行う
ことができる。
８およびスタートオブセル信号ＲｘＳＯＣ用制御線４０
がＰＨＹデバイス１８により駆動されない期間（図９の
点線Ｈｄで示した期間）の開始のタイミングにおいて、
これらのバスラインおよび制御線に係わる寄生容量に蓄
積していた電荷は放電され、信号レベルは制御線３２の
場合と同様、直ちにローレベルとなる。そのため、本実
施の形態例では、バックボード用レシーバー回路３６は
データーＲｘＤａｔａおよびスタートオブセル信号Ｒｘ
ＳＯＣに関しても、それらのレベル判定を誤り無く行う
ことができる。
【００３８】なお、レベル安定信号生成回路４は、イネ
ーブル信号ＲｘＥｎｂがハイレベルからローレベルに変
化するタイミングにより、データー受信用バスライン３
８などが駆動されない期間の開始のタイミングを特定し
て、レベル安定信号ＲｘＬＳＳ＿ｄ、ＲｘＬＳＳ＿ｓを
出力することができる。
ーブル信号ＲｘＥｎｂがハイレベルからローレベルに変
化するタイミングにより、データー受信用バスライン３
８などが駆動されない期間の開始のタイミングを特定し
て、レベル安定信号ＲｘＬＳＳ＿ｄ、ＲｘＬＳＳ＿ｓを
出力することができる。
【００３９】
【発明の効果】以上説明したように本発明の送受信装置
では、レベル安定信号生成手段は、スレーブデバイスが
制御線を駆動していない期間において制御線を駆動しレ
ベル安定信号を制御線に出力する。これにより、スレー
ブデバイスにより制御線が駆動されて制御線に係わる寄
生容量に蓄積していた電荷は素早く放電され、スレーブ
デバイスによる制御線の駆動が終了した後、制御線の信
号波形がスロープを描いて除々に変化するという問題が
解消する。よって、送受信制御信号のレベル判定を誤り
無く行うことができ、マスターデバイスとスレーブデバ
イスとの間のデーター伝送を常に確実に行うことが可能
となる。
では、レベル安定信号生成手段は、スレーブデバイスが
制御線を駆動していない期間において制御線を駆動しレ
ベル安定信号を制御線に出力する。これにより、スレー
ブデバイスにより制御線が駆動されて制御線に係わる寄
生容量に蓄積していた電荷は素早く放電され、スレーブ
デバイスによる制御線の駆動が終了した後、制御線の信
号波形がスロープを描いて除々に変化するという問題が
解消する。よって、送受信制御信号のレベル判定を誤り
無く行うことができ、マスターデバイスとスレーブデバ
イスとの間のデーター伝送を常に確実に行うことが可能
となる。
【図１】本発明による送受信装置の一例を示し、特にＡ
ＴＭデバイスおよび、ＡＴＭデバイスからＰＨＹデバイ
スへのデーター送信に係わる周辺回路を示す回路図であ
る。
ＴＭデバイスおよび、ＡＴＭデバイスからＰＨＹデバイ
スへのデーター送信に係わる周辺回路を示す回路図であ
る。
【図２】ＡＴＭデバイスからＰＨＹデバイスにデーター
を送信する場合の動作を示すタイミングチャートであ
る。
を送信する場合の動作を示すタイミングチャートであ
る。
【図３】本発明の第２の実施の形態例を示し、特にＡＴ
Ｍデバイスおよび、ＡＴＭデバイスのＰＨＹデバイスか
らのデーター受信に係わる周辺回路を示す回路図であ
る。
Ｍデバイスおよび、ＡＴＭデバイスのＰＨＹデバイスか
らのデーター受信に係わる周辺回路を示す回路図であ
る。
【図４】ＡＴＭデバイスがＰＨＹデバイスからデーター
を受信する場合の動作を示すタイミングチャートであ
る。
を受信する場合の動作を示すタイミングチャートであ
る。
【図５】無線基地局装置の概略構成図である。
【図６】ＡＴＭデバイスおよび、ＡＴＭデバイスからＰ
ＨＹデバイスへのデーター送信に係わる周辺回路を示す
回路図である。
ＨＹデバイスへのデーター送信に係わる周辺回路を示す
回路図である。
【図７】ＡＴＭデバイスからＰＨＹデバイスにデーター
を送信する場合の動作を示すタイミングチャートであ
る。
を送信する場合の動作を示すタイミングチャートであ
る。
【図８】ＡＴＭデバイスおよび、ＡＴＭデバイスのＰＨ
Ｙデバイスからのデーター受信に係わる周辺回路を示す
回路図である。
Ｙデバイスからのデーター受信に係わる周辺回路を示す
回路図である。
【図９】ＡＴＭデバイスがＰＨＹデバイスからデーター
を受信する場合の動作を示すタイミングチャートであ
る。
を受信する場合の動作を示すタイミングチャートであ
る。
【図１０】ＵＴＯＰＩＡバスラインの制御線におけるセ
ルアベイラブル信号ＴｘＣｌａｖを示す波形図である。
ルアベイラブル信号ＴｘＣｌａｖを示す波形図である。
２、４……レベル安定信号生成回路、１２……無線基地
局装置、１４……ＵＴＯＰＩＡレベル２マスターデバイ
ス（ＡＴＭデバイス）、１６……親ボード、１８……Ｕ
ＴＯＰＩＡレベル２スレーブデバイス（ＰＨＹデバイ
ス）、２０……子ボード、２２……バックボード、２４
……ＵＴＯＰＩＡバスライン、２６……終端回路、２
８、３４……バックボード用ドライバー回路、３０、３
６……バックボード用レシーバー回路、３２……制御
線、３８……データー受信用バスライン、４０……スタ
ートオブセル信号ＲｘＳＯＣ用制御線。
局装置、１４……ＵＴＯＰＩＡレベル２マスターデバイ
ス（ＡＴＭデバイス）、１６……親ボード、１８……Ｕ
ＴＯＰＩＡレベル２スレーブデバイス（ＰＨＹデバイ
ス）、２０……子ボード、２２……バックボード、２４
……ＵＴＯＰＩＡバスライン、２６……終端回路、２
８、３４……バックボード用ドライバー回路、３０、３
６……バックボード用レシーバー回路、３２……制御
線、３８……データー受信用バスライン、４０……スタ
ートオブセル信号ＲｘＳＯＣ用制御線。
Claims (6)
- 【請求項１】 データーを送信するマスターデバイス
と、前記マスターデバイスより前記データーを受信する
複数のスレーブデバイスと、前記マスターデバイスおよ
び前記スレーブデバイスを接続するバスラインとを含
み、前記マスターデバイスは前記スレーブデバイスを識
別するアドレス情報を前記バスラインを通じて前記スレ
ーブデバイスに出力し、前記アドレス情報に対応する前
記スレーブデバイスは、前記バスラインを構成する制御
線を駆動し前記制御線を通じてデーター受信の可否に応
じたレベルの送受信制御信号を前記マスターデバイスに
出力する送受信装置であって、 前記スレーブデバイスが前記制御線を駆動していない期
間において前記制御線を駆動しレベル安定信号を前記制
御線に出力するレベル安定信号生成手段を備えたことを
特徴とする送受信装置。 - 【請求項２】 データーを受信するマスターデバイス
と、前記マスターデバイスに前記データーを送信する複
数のスレーブデバイスと、前記マスターデバイスおよび
前記スレーブデバイスを接続するバスラインとを含み、
前記マスターデバイスは前記スレーブデバイスを識別す
るアドレス情報を前記バスラインを通じて前記スレーブ
デバイスに出力し、前記アドレス情報に対応する前記ス
レーブデバイスは、前記バスラインを構成する制御線を
駆動し前記制御線を通じてデーター送信の可否に応じた
レベルの送受信制御信号を前記マスターデバイスに出力
する送受信装置であって、 前記スレーブデバイスが前記制御線を駆動していない期
間において前記制御線を駆動しレベル安定信号を前記制
御線に出力するレベル安定信号生成手段を備えたことを
特徴とする送受信装置。 - 【請求項３】 前記マスターデバイスは、クロック信号
に同期して各スレーブデバイスの前記アドレス情報を順
次、出力し、前記スレーブデバイスは、前記クロック信
号に同期して一定の期間、前記制御線を駆動して前記送
受信制御信号を出力することを特徴とする請求項１また
は２に記載の送受信装置。 - 【請求項４】 前記レベル安定信号生成手段は、前記ク
ロック信号に同期して前記レベル安定信号を前記制御線
に出力することを特徴とする請求項３記載の送受信装
置。 - 【請求項５】 前記レベル安定信号生成手段は、前記ス
レーブデバイスによる前記制御線の駆動が終了した直後
に前記レベル安定信号を前記制御線に出力することを特
徴とする請求項４に記載の送受信装置。 - 【請求項６】 前記バスラインは終端回路により終端さ
れていることを特徴とする請求項１または２に記載の送
受信装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001396841A JP2003198623A (ja) | 2001-12-27 | 2001-12-27 | 送受信装置 |
| EP20020090428 EP1333619A3 (en) | 2001-12-27 | 2002-12-24 | Transmitting and receiving apparatus |
| US10/327,999 US20030125086A1 (en) | 2001-12-27 | 2002-12-26 | Transmitting and receiving apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001396841A JP2003198623A (ja) | 2001-12-27 | 2001-12-27 | 送受信装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003198623A true JP2003198623A (ja) | 2003-07-11 |
Family
ID=19189131
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001396841A Pending JP2003198623A (ja) | 2001-12-27 | 2001-12-27 | 送受信装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20030125086A1 (ja) |
| EP (1) | EP1333619A3 (ja) |
| JP (1) | JP2003198623A (ja) |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5485456A (en) * | 1994-10-21 | 1996-01-16 | Motorola, Inc. | Asynchronous transfer mode (ATM) system having an ATM device coupled to multiple physical layer devices |
| US5848072A (en) * | 1995-08-10 | 1998-12-08 | Motorola, Inc. | Method of and apparatus for communicating messages |
| US6345052B1 (en) * | 1998-11-05 | 2002-02-05 | Pmc-Sierra, Ltd. | Method and apparatus for the reliable transition of status signals from an interface device when using a localized sampling architecture |
| US6628658B1 (en) * | 1999-02-23 | 2003-09-30 | Siemens Aktiengesellschaft | Time-critical control of data to a sequentially controlled interface with asynchronous data transmission |
| JP2001308884A (ja) * | 2000-04-26 | 2001-11-02 | Nec Corp | Ａｔｍセル配信方法およびａｔｍ通信装置 |
| KR100336593B1 (ko) * | 2000-06-14 | 2002-05-16 | 박종섭 | 에이티엠 다중화/역다중화 장치에서 유토피아 레벨2수행부와 유토피아 레벨1 수행부간 정합 장치 |
| TW527796B (en) * | 2001-08-30 | 2003-04-11 | Tailyn Comm Co Ltd | ATM communication system for improving UTOPIA communication interface and method therefor |
-
2001
- 2001-12-27 JP JP2001396841A patent/JP2003198623A/ja active Pending
-
2002
- 2002-12-24 EP EP20020090428 patent/EP1333619A3/en not_active Withdrawn
- 2002-12-26 US US10/327,999 patent/US20030125086A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| EP1333619A3 (en) | 2006-04-05 |
| EP1333619A2 (en) | 2003-08-06 |
| US20030125086A1 (en) | 2003-07-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041227 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050105 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050510 |