JP2003197771A - キャパシタを備えた半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 従来より小さいセル面積で、かつ電極構造が
安定したキャパシタを備えた半導体装置及びその製造方
法を提供する。 【解決手段】 コンタクトホール附近に導電性物質から
なる円筒形で可能な限り大きいサイドウォールを形成
し、広い面積を有することにより、キャパシタ容量を増
やし、一方で、サイドウォールをマスクとして、コンタ
クトホールを開口することにより、従来のフォトレジス
トパターニングによるエッチングでは形成できない小径
のコンタクトホールを形成する。また、サイドウォール
の内側中空部を導電性物質で埋め込むことにより、構造
的により安定した下部電極を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、キャパシタを備え
た半導体装置及びその製造方法に関し、更に詳細には、
１つのセルが平面上を占める面積（以下、セル面積とい
う）が小さくかつ電極構造が安定した、キャパシタを備
えた半導体装置及びその製造方法に関するものである。

【０００２】

【従来の技術】半導体装置の微細化に伴い、ＤＲＡＭな
どの集積度を高めることが要請されているので、メモリ
セルに設けられるキャパシタ素子も縮小することが必要
で、これに伴いキャパシタ素子の一方の電極である下部
電極（記憶ノード）の面積は、世代の進行に伴って徐々
に縮小されている。しかし、メモリセルからデータを安
定的に読み出したり、ソフトエラーを防止したりするた
めには、所定のキャパシタ容量を確保しなければならな
い。このため、キャパシタのセル面積当たりの容量値を
如何にして上げるかが、集積化を進める上で重要な課題
となっている。

【０００３】キャパシタのセル面積当たりの容量値を上
げるために、一つには、下部電極の高さを高くすること
である。しかし下部電極を高くしていくと、チップ内に
大きな高低差が生じて、アスペクト比が大きくなって、
このような大きなアスペクト比のコンタクトを形成する
には困難が伴う。従って、従来から、下部電極の実効表
面積の増大を図る観点で研究が進められ、様々な形状の
下部電極が検討されている。

【０００４】下部電極の実効表面積を増大するやり方の
一つとして、円筒型の下部電極を挙げることができる。
また円筒形を改良し、内部にフィン構造を備えた円筒型
の下部電極（特開平９−１０２５８９号公報）がある。
図９に特開平９−１０２５８９号公報に開示のキャパシ
タを備えた半導体装置５０を示す。キャパシタを備えた
半導体装置５０は、下部電極（記憶ノード）５８が、図
９に示すように、支柱体５８ａ、底体５８ｂ、壁体５８
ｃ及びフィン５８ｄから構成されている。支柱体５８ａ
は、エッチストッパ層５６及び層間絶縁膜５４を貫通す
るコンタクトホールを埋め込んで、半導体基板５２から
上方向に延びており、底体５８ｂはエッチストッパ層５
６上に支柱体５８ａに接続して横方向に延びている。ま
た、壁体５８ｃは底体５８ｂの周縁部から上方向に延び
ており、フィン５８ｄは壁体５８ｃに直交して壁体５８
ｃの上部から突出し、支柱体５８ａの方向へ延びてい
る。

【０００５】また下部電極の実効表面積を増大する別の
やり方のとして、更にツリー型と呼ばれる構造（特開平
１０−７９４８５号公報）を挙げることができる。特開
平１０−７９４８５号公報に開示ののツリー型の一例と
して、キャパシタを備えた半導体装置６０を図１０
（ａ）に示す。図１０（ａ）では、下部電極（記憶ノー
ド）７０は、エッチング保護層６４及び平坦化絶縁層６
２を貫通するコンタクトホールを埋め込んで上方向に延
びるコンタクトプラグ及びその延長部として設けられて
いるトランクを形成するトランク状ポリシリコン層６６
と、トランク状ポリシリコン層６６に直交してトランク
状ポリシリコン層６６から突出した鍵状のブランチ状ポ
リシリコン層６８とから構成されている。

【０００６】キャパシタを備えた半導体装置５０及び６
０は、それぞれ、上述のように下部電極を構成すること
で、下部電極の表面積が増大して、所要のキャパシタ容
量を維持しつつ、最も小さいセル面積を実現している。

【０００７】また、特開平１０−７９４８５号公報で
は、更に図１０（ｂ）に示すようなツリー構造持った、
キャパシタを備えた半導体装置６１も提案されている。
キャパシタを備えた半導体装置６１は、トランク状ポリ
シリコン層６６の形状が、キャパシタを備えた半導体装
置６０と異なることを除いて、キャパシタを備えた半導
体装置６０と同じ構成をしている。即ち、キャパシタを
備えた半導体装置６１では、トランク状ポリシリコン層
６６が、図１０（ｂ）に示すように、中空のＵ字型をし
ており、かつ上端部で、Ｕ字型に直交して突出した構造
をしている。キャパシタを備えた半導体装置６１は、上
述のように下部電極を構成することで、半導体装置６０
と比較して、更に下部電極の表面積が増大して、同じセ
ル面積で、より大きいキャパシタ容量を有することが可
能である。

【０００８】

【発明が解決しようとする課題】しかし、ＤＲＡＭの集
積度を上げるためには、更にセル面積を小さくすること
が求められているが、図９で示した、特開平９−１０２
５８９号公報の円筒形のキャパシタを備えた半導体装置
５０では、内壁にフィン構造を有するため、セル面積を
更に縮小することができないという問題があった。一
方、図１０（ａ）で示した、特開平１０−７９４８５号
公報のツリー構造のキャパシタを備えた半導体装置６０
では、製造過程で、ツリー状をした下部電極を支柱の一
点で支える工程が存在し、構造的に不安定であるという
問題があった。また、特に図１０（ｂ）で示した、キャ
パシタを備えた半導体装置６１は、構造が複雑であり、
セル面積が更に縮小された現在では、加工が難しいとい
う問題があった。

【０００９】そこで、本発明の目的は、従来より小さい
セル面積で、かつ構造が安定したキャパシタを備えた半
導体装置及びその製造方法を提供することである。

【００１０】

【課題を解決するための手段】ところで、下部電極を形
成する際には、下部電極とソース又はドレイン拡散層を
連結するコンタクトホールを形成して、コンタクトプラ
グを形成する工程があるが、セル面積を更に小さくする
ためには、より小径のコンタクトプラグを形成する必要
がある。即ち、コンタクトホールを形成するためにレジ
ストパターニングする際に、下層にあるビット線又はワ
ード線に対する位置合わせずれを生じることが考えられ
る。位置合わせずれを生ずることにより、コンタクトプ
ラグとワード線又はビット線との距離が狭まり、絶縁耐
圧が低下して、本来、絶縁されるべきコンタクトプラグ
とワード線又はビット線とがショートする恐れがある。
このため、コンタクトプラグとワード線又はビット線と
の間に、合わせ余裕が必要であるため、太径のコンタク
トプラグはセルの微細化を阻害し、小径のコンタクトプ
ラグが必要とされている。

【００１１】ツリー構造では、下部電極のツリー支柱体
或いはトランクをコンタクトプラグ上に延長した一体構
造として形成している。下部電極の面積を広くするため
には、ツリー支柱体とトランクを太くすることが必要で
あるが、これではコンタクトプラグが太くなり、好まし
くない。

【００１２】そこで、本発明者は、上記課題を解決する
ために、コンタクトホール附近に、下部電極として円筒
形のサイドウォールを形成し、サイドウォールをマスク
として利用することを考えた。即ち、コンタクトホール
附近に導電性物質からなる円筒形で可能な限り大きいサ
イドウォールを形成し、広い面積を有することにより、
単位セル面積当たりのキャパシタ容量を増やす。一方
で、サイドウォールをマスクとして、コンタクトホール
を開口することにより、従来のレジストマスクを使った
パターニングによるエッチングでは形成できない小径の
コンタクトホールを形成し、小さいセル面積に対応させ
る。また、サイドウォールの内側を導電性物質で埋め込
むことにより、構造的により安定した下部電極を形成す
ることを考えた。

【００１３】そこで、上記目的を達成するために、上述
の知見に基づいて、本発明に係るキャパシタを備えた半
導体装置は、絶縁膜上に形成された下部電極と、キャパ
シタ誘電膜を介して下部電極上に設けられた前記上部電
極とを有するシリンダ型キャパシタを備えた半導体装置
において、下部電極が、絶縁膜を貫通するコンタクトプ
ラグ上に形成された柱部と、柱部の外側に離隔して設け
られた筒部と、柱部の下端から絶縁膜上を筒部の下端に
半径方向に延在する板状連結部とを有し、柱部は、コン
タクトプラグの直径と同じ大きさの下端開口から上端開
口に向かって内側中空部の口径が拡大する筒状サイドウ
ォールと、サイドウォールの内側中空部を埋め込み、コ
ンタクトプラグに連続する埋め込み部と、埋め込み部の
上面並びにサイドウォールの外側面に沿って形成された
薄膜とを有し、連結部及び筒部が、薄膜の延長部として
形成され、キャパシタ誘電膜が薄膜上に形成されている
ことを特徴としている。

【００１４】また本発明に係る別のキャパシタを備えた
半導体装置は、絶縁膜上に形成された下部電極と、キャ
パシタ誘電膜を介して下部電極上に設けられた上部電極
とを有するシリンダ型キャパシタを備えた半導体装置に
おいて、下部電極が、絶縁膜を貫通するコンタクトプラ
グ上に形成された柱部と、柱部の外側に離隔してに設け
られた筒部と、柱部の下端から絶縁膜上を筒部の下端に
半径方向に延在する板状連結部とを有し、柱部が、コン
タクトプラグの直径と同じ大きさの下端開口から上端開
口に向かって内側中空部の口径が拡大する筒状サイドウ
ォールと、サイドウォールの内側中空部の中心部に内側
中空部に沿って下方に延びる小凹部を形成するようにし
て内側中空部を埋め込み、かつコンタクトプラグに連続
する埋め込み部と、埋め込み部の上部に連続してサイド
ウォールの外側面に沿って形成された薄膜とを有し、連
結部及び筒部が、薄膜の延長部として形成され、キャパ
シタ誘電膜が小凹部内を含めて薄膜上に形成されている
ことを特徴としている。

【００１５】好適には、下部電極はリンをドープした非
晶質シリコン（アモルファスシリコン）からなる。

【００１６】また、本発明に係るキャパシタを備えた半
導体装置の製造方法は、下部電極と、キャパシタ誘電膜
を介して下部電極上に設けられた上部電極とを有するシ
リンダ型キャパシタを備えた半導体装置の製造方法であ
って、下部電極を形成する際に、半導体基板上に、順
次、第１の絶縁膜、第２の絶縁膜、及び第３の絶縁膜を
成膜する工程と、第３の絶縁膜と第２の絶縁膜とをエッ
チングして、第３の絶縁膜及び第２の絶縁膜を貫通する
予備ホールを形成する工程と、第１の絶縁膜上、第３の
絶縁膜上及び予備ホールのホール壁に沿って、第１の導
電膜を成膜する工程と、第１の導電膜をエッチングし
て、下端開口から上端開口に向かって内側中空部の口径
が拡大する筒状サイドウォールを予備ホールのホール壁
に沿って形成する工程と、サイドウォールをマスクとし
て、コンタクトホールを第１の絶縁膜に形成するコンタ
クトホール形成工程とを有する。

【００１７】本発明方法によれば、サイドウォールをマ
スクとしてコンタクトホールを開口するため、コンタク
トホールの口径はサイドウォールの下端開口の口径と同
じである。また、筒部及び連結部を構成する薄膜は第２
の導電膜であり、筒部、連結部、サイドウォールの外側
面及び埋め込み部の上面に連続して形成されている。

【００１８】本発明方法の好適な実施態様では、コンタ
クトホール形成工程に続いて、更に、コンタクトホー
ル、次いでサイドウォールの内側中空部を導電性物質で
埋め込んで、コンタクトプラグに連続して埋め込み部を
形成する工程と、第３の絶縁膜を除去し、埋め込み部と
サイドウォールを露出させる工程と、第４の絶縁膜を全
面に成膜する工程と、次いでサイドウォール周りの第４
の絶縁膜と第２の絶縁膜とを除去して、サイドウォール
の外側面及び埋め込み部の上面を露出させる凹部を第４
の絶縁膜と第２の絶縁膜に形成する工程と、第２の導電
膜を第４の絶縁膜上、凹部の壁面と底面、サイドウォー
ルの外側面及び埋め込み部の上面に成膜し、次いで、平
坦化して第４の絶縁膜上の第２の導電膜を除去する一
方、凹部の壁面と底面、サイドウォールの外側面、埋め
込み部の上面に第２の導電膜を残留させ、第２の導電膜
からなる薄膜を形成する工程と、エッチングにより第４
の絶縁膜を除去し、第１の絶縁膜を貫通するコンタクト
プラグ上に形成された柱部と、柱部の外側に離隔して設
けられた薄膜からなる筒部と、柱部の下端から第１の絶
縁膜上を筒部の下端に半径方向に延在する薄膜からなる
板状連結部とを有する下部電極を形成する工程とを有す
る。

【００１９】また、本発明に係る別のキャパシタを備え
た半導体装置の製造方法は、下部電極と、キャパシタ誘
電膜を介して下部電極上に設けられた上部電極とを有す
るシリンダ型キャパシタを備えた半導体装置の製造方法
であって、下部電極を形成する際に、半導体基板上に、
順次、第１の絶縁膜、第２の絶縁膜、及び第３の絶縁膜
を成膜する工程と、第３の絶縁膜と第２の絶縁膜とをエ
ッチングして、第３の絶縁膜及び第２の絶縁膜を貫通す
る予備ホールを形成する工程と、第１の絶縁膜上、第３
の絶縁膜上及び予備ホールのホール壁に沿って、第１の
導電膜を成膜する工程と、第１の導電膜をエッチングし
て、下端開口から上端開口に向かって内側中空部の口径
が拡大する筒状サイドウォールを予備ホールのホール壁
に沿って形成する工程と、第３の絶縁膜を除去し、サイ
ドウォールを露出させる工程と、第４の絶縁膜を全面に
成膜し、次いでサイドウォール周りの第４の絶縁膜と第
２の絶縁膜とをエッチングして、サイドウォールの内側
面及び外側面を露出させる凹部を第４の絶縁膜と第２の
絶縁膜に形成し、同時にコンタクトホールを第１の絶縁
膜に形成する凹部／コンタクトホール形成工程とを有す
る。

【００２０】本発明方法によれば、サイドウォールをマ
スクとしてコンタクトホールを開口するため、コンタク
トホールの口径はサイドウォールの下端開口の口径と同
じである。また、筒部及び連結部を構成する薄膜は第２
の導電膜であり、筒部、連結部、サイドウォールの内側
面と外側面及び埋め込み部に連続して形成されている。

【００２１】本発明方法の好適な実施態様では、凹部／
コンタクトホール形成工程に続いて、更に、第２の導電
膜を第４の絶縁膜上、凹部の壁面と底面、サイドウォー
ルの内側面と外側面に成膜し、同時にコンタクトホー
ル、次いでサイドウォールの内側中空部の中心部に内側
中空部に沿って下方に延びる小凹部を形成するようにし
て内側中空部を埋め込んで、コンタクトプラグに連続し
て埋め込み部を形成する工程と、平坦化して第４の絶縁
膜上の第２の導電膜を除去する一方、凹部の壁面と底
面、サイドウォールの内側面と外側面に第２の導電膜を
残留させ、第２の導電膜からなる薄膜を形成する工程
と、エッチングにより第４の絶縁膜を除去し、第１の絶
縁膜を貫通するコンタクトプラグ上に形成された柱部
と、柱部の外側に離隔して設けられた薄膜からなる筒部
と、柱部の下端から第１の絶縁膜上を筒部の下端に半径
方向に延在する薄膜からなる板状連結部とを有する下部
電極を形成する工程とを有する。

【００２２】好適には、第１の導電膜及び第２の導電膜
がリンをドープした非晶質シリコン（アモルファスシリ
コン）からなる。また、好適には、第１の絶縁膜がシリ
コン酸化膜であり、第２の絶縁層がシリコン窒化膜であ
り、第３の絶縁層がシリコン窒化膜であり、第４の絶縁
層がＢＰＳＧ膜である。

【００２３】

【発明の実施の形態】以下に、実施形態例を挙げ、添付
図面を参照して、本発明の実施の形態を具体的かつ詳細
に説明する。キャパシタを備えた半導体装置の実施形態例１ 本実施形態例は、本発明に係るキャパシタを備えた半導
体装置の実施形態の一例であって、図１は本実施形態例
のキャパシタを備えた半導体装置の基板断面図である。
本実施形態例のキャパシタを備えた半導体装置１０は、
図１に示すように、シリコン酸化膜１２に形成されたリ
ンをドープした非晶質シリコンからなる下部電極（記憶
ノード）１８と、キャパシタ誘電膜４４を介して下部電
極１８上に設けられた上部電極（プレート電極）４６と
を有するシリンダ型キャパシタを備えた半導体装置であ
る。本実施形態例のキャパシタを備えた半導体装置１０
では、下部電極１８が、膜厚５００ｎｍのシリコン酸化
膜１２を貫通する直径１００ｎｍのコンタクトプラグ４
０上に形成された高さ６００ｎｍ、外径０．２４μｍの
柱部２０と、柱部２０の外側に離隔して設けられた０．
３μｍ×０．８μｍφの楕円形の筒部２２と、柱部２０
の下端からシリコン酸化膜１２上を筒部２２の下端に半
径方向に延在する板状連結部２４から構成されている。

【００２４】柱部２０は、コンタクトプラグ４０の直径
と同じ大きさの下端開口から上端開口に向かって内側中
空部の口径が拡大する筒状サイドウォール２６と、サイ
ドウォール２６の内側中空部を埋め込み、コンタクトプ
ラグ４０に連続する埋め込み部２８と、埋め込み部２８
の上面並びにサイドウォール２６の上面及び外側面に沿
って形成された膜厚５０ｎｍの薄膜３０とを有してい
る。

【００２５】連結部２４及び筒部２２が、薄膜３０の延
長部として形成されている。また、ＯＮＯ膜（二酸化珪
素／窒化珪素／二酸化珪素）等からなるキャパシタ誘電
膜４４が薄膜３０上に形成されている。更に、筒部２２
の外側にシリコン酸化膜１２上に成膜されたシリコン窒
化膜１４上及びキャパシタ誘電膜４４上に、Ｐ等を添加
したポリシリコン膜やα−シリコン膜などからなる上部
電極４６が成膜されている。

【００２６】本実施形態例のキャパシタを備えた半導体
装置１０は、同じセル面積であっても柱部２０の体積を
大きくとることにより、表面積を広くできるので、小さ
いセル面積で大きなキャパシタ容量を有することが可能
である。また、下部電極１８が、柱部２０、筒部２２及
び連結部２４からなる簡単な構造であり、またサイドウ
ォール２６の内側中空部が埋め込み部２８として埋め込
まれているため、安定した構造をしている。更に、小径
のコンタクトプラグ４０を有しているため、セル面積が
より小さいキャパシタに対応することが可能である。

【００２７】キャパシタを備えた半導体装置の製造方法
の実施形態例１ 本実施形態例は、本発明に係るキャパシタを備えた半導
体装置の製造方法を上述の半導体装置１０に適用した実
施形態の一例であって、図３（ａ）から図６（ｏ）はそ
れぞれ本実施形態例の各工程の基板断面図である。先
ず、図３（ａ）に示すように、トランジスタ等の素子が
形成されている基板（図示せず）上に、バイアス−ＥＣ
Ｒ（電子サイクロトロン共鳴）プラズマＣＶＤ法（以
下、単にＥＣＲ法と言う）を用いて、膜厚５００ｎｍの
シリコン酸化膜１２を成膜する。成膜条件 原料ガス流量：ＳｉＨ₄／Ｏ₂／Ａｒ＝６０／６６／１０
０ｓｃｃｍ チャンバー内圧力 ：０．２Ｐａ μ波（２．４５ＧＨｚ）パワー：２０００Ｗ ＲＦパワー ：２０００Ｗ 成膜温度 ：３００℃

【００２８】次に、化学的機械研磨法（以下、ＣＭＰ法
と言う）により、シリコン酸化膜１２を平坦化する。平坦化の条件 研磨プレート回転数 ：２０ｒｐｍ ウエハ保持試料台回転数：２０ｒｐｍ 研磨圧力 ：５００ｇｆ／ｃｍ² 研磨液 ：シリカ粒子（１４ｗｔ％）＋
ＫＯＨ水溶液

【００２９】続いて、熱ＣＶＤ法により膜厚５０ｎｍの
シリコン窒化膜１４を成膜する。成膜条件 原料ガス流量：ＳｉＨ₂Ｃｌ₂／ＮＨ₃／Ｎ₂＝５０／２０
０／２００ｓｃｃｍ チャンバー内圧力 ：７０Ｐａ 基板温度：７６０℃

【００３０】続いて、プラズマＣＶＤ法により膜厚５５
０ｎｍのシリコン窒化膜１６を成膜する。成膜条件 原料ガス流量：ＳｉＨ₂Ｃｌ₂／ＮＨ₃／Ｎ₂＝５０／２０
０／２００ｓｃｃｍ チャンバー内圧力：７０Ｐａ 基板温度 ：７６０℃

【００３１】続いて、スピンコート法によりフォトレジ
ストを塗布し、レジスト膜３２ａを成膜する。続いて、
直径０．２４μｍφのサイドウォール形成用のホールを
形成するために、フォトレジストパターニングを行い、
図３（ｂ）に示すように、直径０．２４μｍφのレジス
トマスク３２を形成する。続いて、図３（ｃ）に示すよ
うに、レジストマスク３２を用いて、シリコン窒化膜１
６及びシリコン窒化膜１４をエッチングし、シリコン窒
化膜１６及びシリコン窒化膜１４を貫通する予備ホール
３４を形成する。エッチングには、２周波平行平板プラ
ズマエッチング装置を用いる。エッチングの条件 原料ガス流量：ＣＨＦ₃／Ｏ₂／Ａｒ＝３０／９／３００
ｓｃｃｍ チャンバー内圧力：５．３Ｐａ 基板温度 ：２０℃ 上部ＲＦパワー ：２０００Ｗ 下部ＲＦパワー ：１０００Ｗ

【００３２】図３（ｄ）に示すように、レジストマスク
３２を除去する。続いて、図４（ｅ）に示すように、Ｃ
ＶＤ法により、シリコン酸化膜１２上、シリコン窒化膜
１６上及び予備ホール３４のホール壁に沿って、膜厚７
０ｎｍのリンをドープした非晶質シリコン膜２６ａを成
膜する。成膜条件 原料ガス流量：ＳｉＨ₄／ＰＨ₃＝５００／０．２ｓｃｃ
ｍ チャンバー内圧力：１３３Ｐａ 成膜温度 ：５００℃

【００３３】図４（ｆ）に示すように、誘導結合プラズ
マ源を用いたプラズマエッチャーにより、下端開口から
上端開口に向かって内側中空部の口径が拡大する筒状サ
イドウォール２６を予備ホール３４のホール壁に沿って
形成する。エッチング条件 原料ガス流量：Ｃｌ₂／Ｏ₂＝２０／１ｓｃｃｍ チャンバー内圧力：３Ｐａ 基板温度 ：７０℃ 上部ＲＦパワー ：２００Ｗ 下部ＲＦパワー ：１３０Ｗ

【００３４】マグネトロンエッチャーを使用して、図４
（ｇ）に示すように、シリコン窒化膜１６及びサイドウ
ォール２６をマスクとして、シリコン酸化膜１２をエッ
チングし、シリコン酸化膜１２を貫通するサイドウォー
ル２６の下端開口と同じ口径のコンタクトホール３８を
形成する。エッチングの条件 原料ガス流量：Ｃ₄Ｆ₈／ＣＯ／Ａｒ＝１０／１５０／２
００ｓｃｃｍ チャンバー内圧力：５．３Ｐａ 基板温度 ：２０℃ ＲＦパワー ：１６００Ｗ

【００３５】コンタクトプラグを形成するために、ＣＶ
Ｄ法により、膜厚１００ｎｍのリンをドープした非晶質
シリコン膜（図示なし）を成膜し、コンタクトホール３
８、次いでサイドウォール２６の内側中空部を埋め込
み、かつシリコン窒化膜１６上に成膜する。成膜条件 原料ガス流量：ＳｉＨ₄／Ｈｅ／Ｎ₂＝１００／４００／
２００ｓｃｃｍ 圧力 ：７０Ｐａ 基板温度：６１０℃

【００３６】図４（ｈ）に示すように、シリコン窒化膜
１６をストッパとして、ＣＭＰ法によりシリコン窒化膜
１６上のリンをドープした非晶質シリコン膜を研磨して
除去し、コンタクトプラグ４０に連続して埋め込み部２
８を形成する。ＣＭＰ法の条件 研磨プレート回転数 ：２０ｒｐｍ ウエハ保持試料台回転数：２０ｒｐｍ 研磨圧力 ：５００ｇｆ／ｃｍ² 研磨液 ：シリカ粒子（１４ｗｔ％）＋
ＫＯＨ水溶液

【００３７】図５（ｉ）に示すように、シリコン窒化膜
１４をストッパーとして、Ｈ₃ＰＯ₄のウエットエッチン
グによりシリコン窒化膜１６を除去し、埋め込み部２８
とサイドウォール２６を露出させる。

【００３８】熱ＣＶＤ法により膜厚７００ｎｍのＢＰＳ
Ｇ膜３６を全面に成膜し、次いで例えば７００℃で１０
分のリフローにより平坦化を行う。

【００３９】スピンコート法によりフォトレジスト（図
示なし）を塗布した後、サイドウォール２６周りの０．
３μｍ×０．８μｍφの楕円形の領域にフォトレジスト
パターニングを行い、レジストマスク（図示なし）を形
成する。レジストマスクを用いて、図５（ｋ）に示すよ
うに、ＢＰＳＧ膜３６及びシリコン窒化膜１４をエッチ
ングし、サイドウォール２６周りの０．３μｍ×０．８
μｍφの楕円形の領域のＢＰＳＧ膜３６及びシリコン窒
化膜１４を除去して、サイドウォール２６の外側面及び
埋め込み部２８の上面を露出させる凹部４２をＢＰＳＧ
膜３６及びシリコン窒化膜１４に形成する。

【００４０】このとき、エッチングには２周波平行平板
プラズマエッチング装置を用いる。また、エッチングの
条件は以下の３ステップに分ける。第１ステップ 原料ガス流量：Ｃ₄Ｆ₈／Ｏ₂／Ａｒ／ＣＯ＝１０／５／
３００／２００ｓｃｃｍ チャンバー内圧力：５．３Ｐａ 基板温度 ：２０℃ 上部ＲＦパワー ：２０００Ｗ 下部ＲＦパワー ：１４００Ｗ第２ステップ 原料ガス流量：Ｏ₂／Ａｒ＝２０／１００ｓｃｃｍ チャンバー内圧力：１０．６Ｐａ 基板温度 ：２０℃ 上部ＲＦパワー ：５００Ｗ 下部ＲＦパワー ：２００Ｗ第３ステップ 原料ガス流量：ＣＨＦ₃／Ｏ₂／Ａｒ＝３０／９／３００
ｓｃｃｍ チャンバー内圧力：５．３Ｐａ 基板温度 ：２０℃ 上部ＲＦパワー ：２０００Ｗ 下部ＲＦパワー ：１０００Ｗ

【００４１】レジストマスクを除去した後、図５（ｌ）
に示すように、ＣＶＤ法により膜厚５０ｎｍのリンをド
ープした非晶質シリコン膜３０ａをＢＰＳＧ膜３６上、
凹部４２の壁面と底面、サイドウォール２６の外側面、
埋め込み部２８の上面に成膜する。成膜条件 原料ガス流量：ＳｉＨ₄／ＰＨ₃＝５００／０．２ｓｃｃ
ｍ チャンバー内圧力：１３３Ｐａ 成膜温度 ：５００℃

【００４２】レジスト（図示なし）を塗布して、凹部４
２を埋め込み、図６（ｍ）に示すように、ＣＭＰ法によ
りＢＰＳＧ膜３６上のリンをドープした非晶質シリコン
膜３０ａを研磨して除去した後、レジストも除去して、
凹部４２の壁面と底面、サイドウォール２６の外側面、
埋め込み部２８の上面にリンをドープした非晶質シリコ
ン膜３０ａを残留させ、リンをドープした非晶質シリコ
ンからなる薄膜３０を形成する。図６（ｎ）に示すよう
に、ウエットエッチングによりＢＰＳＧ膜３６を除去
し、シリコン酸化膜１２を貫通するコンタクトプラグ４
０上に形成されたサイドウォール２６、埋め込み部２８
及びサイドウオール２６の外側面及び埋め込み部２８の
上面の薄膜３０からなる柱部２０と、柱部２０の外側に
離隔して設けられた薄膜３０からなる筒部２２と、柱部
２０の下端からシリコン酸化膜１２上を筒部２２の下端
に半径方向に延在する薄膜３０からなる板状連結部２４
とを有する下部電極（記憶ノード）１８を形成する。

【００４３】続いて、図６（ｏ）に示すように、ＯＮＯ
（二酸化珪素／窒化珪素／二酸化珪素）膜等のキャパシ
タ誘電膜４４を下部電極１８の柱部２０の上面と側面、
連結部２４上、及び筒部２２の上面と内側面と外側面に
成膜する。更に、シリコン窒化膜１４上及びキャパシタ
誘電膜４４上に、Ｐ等を添加したポリシリコン膜、αシ
リコン膜などからなる上部電極（プレート電極）４６を
堆積し、所定の形状に加工して、キャパシタを形成す
る。更に、層間絶縁層の成膜、上部電極の形成、オーバ
ーコート膜の成膜、及びバッド窓開等の諸工程を経て、
キャパシタを備えた半導体装置１０として完成させる。

【００４４】本実施形態例の製造方法によれば、製造工
程において下部電極１８の構造が安定しているので、製
造が容易で、効率的であり、歩留まりが高い。また、本
実施形態例の製造方法によれば、サイドウォール２６を
マスクとして、従来の加工技術では困難であった小径の
コンタクトホール３８をシリコン酸化膜１２に形成し、
小径のコンタクトプラグ４０を形成することが可能であ
り、セル面積を更に小さくすることが可能である。更
に、本実施形態例の製造方法によれば、従来の構造の製
造方法と比べて、工程数を増加させることなく、キャパ
シタ容量を増加させることができる。

【００４５】尚、本実施形態例で示した絶縁膜の組成、
エッチングストッパの組成、膜厚、エッチングレート、
圧力、温度等の数値は、本発明の理解を容易にするため
の例示であって、本発明方法がこれらの値に限定される
ものではない。

【００４６】キャパシタを備えた半導体装置の実施形態
例２ 本実施形態例は、本発明に係るキャパシタを備えた半導
体装置の実施形態の一例であって、図２は本実施形態例
のキャパシタを備えた半導体装置の基板断面図である。
本実施形態例のキャパシタを備えた半導体装置１１は、
図２に示すように、シリコン酸化膜１２に形成されたリ
ンをドープした非晶質シリコンからなる下部電極（記憶
ノード）１８と、キャパシタ誘電膜４４を介して下部電
極１８上に設けられた上部電極（プレート電極）４６と
を有するシリンダ型キャパシタを備えた半導体装置であ
る。本実施形態例のキャパシタを備えた半導体装置１１
では、下部電極１８が、膜厚５００ｎｍのシリコン酸化
膜１２を貫通する直径１００ｎｍのコンタクトプラグ
（図示なし）上に形成された高さ６００ｎｍ、外径０．
２４μｍの柱部２０と、柱部２０の外側に離隔して設け
られた０．３μｍ×０．８μｍφの楕円形の筒部２２
と、柱部２０の下端からシリコン酸化膜１２上を筒部２
２の下端に半径方向に延在する板状連結部２４から構成
されている。

【００４７】柱部２０は、コンタクトプラグ（図示な
し）の直径と同じ大きさの下端開口から上端開口に向か
って内側中空部の口径が拡大する筒状サイドウォール２
６と、サイドウォール２６の内側中空部の中心部に内側
中空部に沿って下方に延びる小凹部（図示なし）を形成
するようにして内側中空部を埋め込み、かつコンタクト
プラグ（図示なし）に連続する埋め込み部（図示なし）
と、埋め込み部（図示なし）の上部に連続してサイドウ
ォール２６の外側面に沿って形成された薄膜３０とを有
している。

【００４８】連結部２４及び筒部２２が、薄膜３０の延
長部として形成されている。また、ＯＮＯ膜（二酸化珪
素／窒化珪素／二酸化珪素）等からなるキャパシタ誘電
膜４４が小凹部（図示なし）内を含めて薄膜３０上に形
成されている。更に、筒部２２の外側にシリコン酸化膜
１２上に成膜されたシリコン窒化膜１４上及びキャパシ
タ誘電膜４４上に、Ｐ等を添加したポリシリコン膜やα
−シリコン膜などからなる上部電極４６が成膜されてい
る。

【００４９】本実施形態例のキャパシタを備えた半導体
装置１１は、同じセル面積であっても柱部２０の体積を
大きくとることにより、表面積を広くできるので、小さ
いセル面積で大きなキャパシタ容量を有することが可能
である。また、下部電極１８が、柱部２０、筒部２２及
び連結部２４からなる簡単な構造であり、キャパシタを
備えた半導体装置１０と比較して、サイドウォール２６
の内側中空部が完全に埋め込まれていないため、安定性
が若干落ちるものの、十分な強度を有している。更に、
本実施形態例のキャパシタを備えた半導体装置１１は、
キャパシタを備えた半導体装置１０と比較して、サイド
ウォール２６の内側中空部もキャパシタ電極として利用
できるため、より小さいセル面積で大きなキャパシタ容
量を有することが可能である。更に、小径のコンタクト
プラグ（図示なし）を有しているため、セル面積がより
小さいキャパシタに対応することが可能である。

【００５０】キャパシタを備えた半導体装置の製造方法
の実施形態例２ 本実施形態例は、本発明に係るキャパシタを備えた半導
体装置の製造方法を上述の半導体装置１１に適用した実
施形態の一例であって、図７（ａ）から図８（ｇ）はそ
れぞれ本実施形態例の各工程の基板断面図である。本実
施形態例のキャパシタを備えた半導体装置１１の製造方
法は、図４（ｆ）で説明したサイドウォール２６を形成
する工程まではキャパシタを備えた半導体装置の製造方
法の実施形態例１と同様の方法で作製する。

【００５１】サイドウォール２６を形成する工程に続い
て、更に、図７（ａ）に示すように、シリコン窒化膜１
４をストッパーとして、Ｈ₃ＰＯ₄のウエットエッチング
によりシリコン窒化膜１６を除去し、サイドウォール２
６を露出させる。続いて、図７（ｂ）に示すように、熱
ＣＶＤ法により膜厚７００ｎｍのＢＰＳＧ膜３６を全面
に成膜し、次いで例えば７００℃で１０分のリフローに
より平坦化を行う。続いて、スピンコート法によりフォ
トレジスト膜（図示なし）を塗布した後、サイドウォー
ル２６周りの０．３μｍ×０．８μｍφの楕円形の領域
にフォトレジストパターニングを行いレジストマスク
（図示なし）を形成する。レジストマスクを用いて、図
７（ｃ）に示すように、ＢＰＳＧ膜３６及びシリコン窒
化膜１４をエッチングし、サイドウォール２６周りの
０．３μｍ×０．８μｍφの楕円形の領域のＢＰＳＧ膜
３６及びシリコン窒化膜１４を除去して、サイドウォー
ル２６の内側面及び外側面を露出させる凹部４２をＢＰ
ＳＧ膜２６及びシリコン窒化膜１４に形成する。また同
時に、シリコン酸化膜１２を貫通するサイドウォール２
６の下端開口と同じ口径のコンタクトホール３８を形成
する。

【００５２】このとき、エッチングには２周波平行平板
プラズマエッチング装置を用いる。またエッチングの条
件は以下の３ステップに分ける。第１ステップ 原料ガス流量：Ｃ₄Ｆ₈／Ｏ₂／Ａｒ／ＣＯ＝１０／５／
３００／２００ｓｃｃｍ チャンバー内圧力：５．３Ｐａ 基板温度 ：２０℃ 上部ＲＦパワー ：２０００Ｗ 下部ＲＦパワー ：１４００Ｗ第２ステップ 原料ガス流量：Ｏ₂／Ａｒ＝２０／１００ｓｃｃｍ チャンバー内圧力：１０．６Ｐａ 基板温度 ：２０℃ 上部ＲＦパワー ：５００Ｗ 下部ＲＦパワー ：２００Ｗ第３ステップ 原料ガス流量：ＣＨＦ₃／Ｏ₂／Ａｒ＝３０／９／３００
ｓｃｃｍ チャンバー内圧力：５．３Ｐａ 基板温度 ：２０℃ 上部ＲＦパワー ：２０００Ｗ 下部ＲＦパワー ：１０００Ｗ

【００５３】レジストマスク（図示なし）を除去した
後、図７（ｄ）に示すように、ＣＶＤ法により膜厚３０
ｎｍのリンをドープした非晶質シリコン膜３０ａをＢＰ
ＳＧ膜３６上、凹部４２の壁面と底面、サイドウォール
２６の内側面と外側面に成膜し、同時にコンタクトホー
ル３８、次いでサイドウォール２６の内側中空部の中心
部に内側中空部に沿って下方に延びる小凹部（図示な
し）を形成するようにして内側中空部を埋め込んで、コ
ンタクトプラグ（図示なし）に連続して埋め込み部（図
示なし）を形成する。尚、リンをドープした非晶質シリ
コン膜３０ａの膜厚はコンタクトホール３８又はサイド
ウォール２６の内側中空部が完全に埋め込まれないよう
な厚さであればよい。成膜条件 原料ガス流量：ＳｉＨ₄／ＰＨ₃＝５００／０．２ｓｃｃ
ｍ チャンバー内圧力：１３３Ｐａ 成膜温度 ：５００℃

【００５４】レジスト（図示なし）を塗布し、凹部４２
を埋め込み、図８（ｅ）に示すように、ＣＭＰ法により
ＢＰＳＧ膜３６上のリンをドープした非晶質シリコン膜
３０ａを研磨して除去した後、レジスト（図示なし）も
除去して、凹部４２の壁面と底面、サイドウォール２６
の内側面と外側面にリンをドープした非晶質シリコン膜
３０ａを残留させ、リンをドープした非晶質シリコンか
らなる薄膜３０を形成する。図８（ｆ）に示すように、
ウエットエッチングによりＢＰＳＧ膜３６を除去し、シ
リコン酸化膜１２を貫通するコンタクトプラグ（図示な
し）上に形成されたサイドウォール２６、埋め込み部
（図示なし）及び埋め込み部（図示なし）に連続してサ
イドウォール２６の内側面と外側面に成膜された薄膜３
０からなる柱部２０と、柱部２０の外側に離隔して設け
られた薄膜３０からなる筒部２２と、柱部２０の下端か
らシリコン酸化膜１２上を筒部２２の下端に半径方向に
延在する薄膜３０からなる板状連結部２４とを有する下
部電極１８を形成する。

【００５５】続いて、図８（ｇ）に示すように、ＯＮＯ
（二酸化珪素／窒化珪素／二酸化珪素）膜等のキャパシ
タ誘電膜４４をサイドウォール２６の内側中空部の小凹
部（図示なし）内を含めて、下部電極１８の柱部２０の
内側面と外側面、連結部２４上及び筒部２２の上面と内
側面と外側面に成膜する。更に、シリコン窒化膜１４上
及びキャパシタ誘電膜４４上に、Ｐ等を添加したポリシ
リコン膜、αシリコン膜などの上部電極（プレート電
極）４６を堆積し、所定の形状に加工して、キャパシタ
を形成する。更に、層間絶縁層の成膜、上部電極の形
成、オーバーコート膜の成膜、及びバッド窓開等の諸工
程を経て、キャパシタを備えた半導体装置１１として完
成させる。

【００５６】本実施形態例の製造方法によれば、製造工
程において下部電極１８の構造が安定しているので、製
造が容易で、効率的であり、歩留まりが高い。また、本
実施形態例の製造方法によれば、サイドウォール２６を
マスクとして、従来の加工技術では困難であった小径の
コンタクトホール３８をシリコン酸化膜１２に形成し、
小径のコンタクトプラグ（図示なし）を形成することが
可能であり、セル面積を更に小さくすることが可能であ
る。更に、本実施形態例の製造方法によれば、従来の構
造の製造方法と比べて、工程数を増加させることなく、
キャパシタ容量を増加させることができる。

【００５７】尚、本実施形態例で示した絶縁膜の組成、
エッチングストッパの組成、膜厚、エッチングレート、
圧力、温度等の数値は、本発明の理解を容易にするため
の例示であって、本発明方法がこれらの値に限定される
ものではない。

【００５８】

【発明の効果】本発明によれば、シリンダ型キャパシタ
の下部電極として大きな表面積を有するサイドウォール
を備えることにより、同じセル面積で大きなキャパシタ
容量を有し、また小径のコンタクトプラグを備えるた
め、より小さいセル面積に対応することが可能なキャパ
シタを備えた半導体装置を実現している。更には、サイ
ドウォールの内側中空部を導電性物質で埋め込んで下部
電極の一部とすることにより、より安定した構造を実現
している。即ち、本発明によれば、例えば蓄積電荷とい
った所望の電荷を得るために必要なキャパシタの単位投
影面積が小さく、かつ高強度であり、半導体装置の高集
積化に貢献できる。また本発明方法によれば、従来の構
造の製造方法と比べて工程数を増加させることなく、製
造工程において下部電極の構造が安定し、またサイドウ
ォールをマスクとして利用するため、従来より小径のコ
ンタクトホールを絶縁膜に形成することが可能な製造方
法を実現している。即ち、本発明の製造方法によれば、
製造が容易で、効率的であるためプロセスコストの上昇
を最小限に抑えて、キャパシタ容量の増大を実現するこ
とができる。

【図面の簡単な説明】

【図１】図１はキャパシタを備えた半導体装置の実施形
態例１に係る半導体装置の基板断面図である。

【図２】図２はキャパシタを備えた半導体装置の実施形
態例２に係る半導体装置の基板断面図である。

【図３】図３（ａ）から（ｄ）は、それぞれ、キャパシ
タを備えた半導体装置の製造方法の実施形態例１の各工
程の基板断面図である。

【図４】図４（ｅ）から（ｈ）は、それぞれ、キャパシ
タを備えた半導体装置の製造方法の実施形態例１の各工
程の基板断面図である。

【図５】図５（ｉ）から（ｌ）は、それぞれ、キャパシ
タを備えた半導体装置の製造方法の実施形態例１の各工
程の基板断面図である。

【図６】図６（ｍ）から（ｏ）は、それぞれ、キャパシ
タを備えた半導体装置の製造方法の実施形態例１の各工
程の基板断面図である。

【図７】図７（ａ）から（ｄ）は、それぞれ、キャパシ
タを備えた半導体装置の製造方法の実施形態例２の各工
程の基板断面図である。

【図８】図８（ｅ）から（ｇ）は、キャパシタを備えた
半導体装置の実施形態例２の製造方法の各工程の基板断
面図である。

【図９】図９は従来の円筒型のキャパシタを備えた半導
体装置の基板断面図である。

【図１０】図１０（ａ）、（ｂ）は従来のツリー型のキ
ャパシタを備えた半導体装置の基板断面図である。

【符号の説明】

１０……キャパシタを備えた半導体装置の実施形態例１
の半導体装置、１１……キャパシタを備えた半導体装置
の実施形態例２の半導体装置、１２……シリコン酸化
膜、１４……シリコン窒化膜、１６……シリコン窒化
膜、１８……下部電極（記憶ノード）、２０……柱部、
２２……筒部、２４……連結部、２６……サイドウォー
ル（リンをドープした非晶質シリコン膜）、２６ａ……
リンをドープした非晶質シリコン膜、２８……埋め込み
部（リンをドープした非晶質シリコン膜）、３０……薄
膜（リンをドープした非晶質シリコン膜）、３２……レ
ジストマスク、３２ａ……レジスト膜、３４……予備ホ
ール、３６……ＢＰＳＧ膜、３８……コンタクトホー
ル、４０……コンタクトプラグ、４２……凹部、４４…
…キャパシタ誘電膜、４６……上部電極（プレート電
極）、５０……従来の円筒型のキャパシタを備えた半導
体装置の一例、５２……半導体基板、５４……層間絶縁
膜、５６……エッチストッパ層、５８……下部電極（記
憶ノード）、５８ａ……支柱体、５８ｂ……底体、５８
ｃ……壁体、５８ｄ……フィン、６０……従来のツリー
型のキャパシタを備えた半導体装置の一例、６１……従
来のツリー型のキャパシタを備えた半導体装置の別の一
例、６２……平坦化絶縁層、６４……エッチング保護
層、６６……トランク状ポリシリコン層、６８……ブラ
ンチ状ポリシリコン層、７０……下部電極（記憶ノー
ド）。

Claims (9)

【特許請求の範囲】
1. 【請求項１】 絶縁膜上に形成された下部電極と、キャ
   パシタ誘電膜を介して前記下部電極上に設けられた上部
   電極とを有するシリンダ型キャパシタを備えた半導体装
   置において、 前記下部電極が、前記絶縁膜を貫通するコンタクトプラ
   グ上に形成された柱部と、前記柱部の外側に離隔して設
   けられた筒部と、前記柱部の下端から前記絶縁膜上を前
   記筒部の下端に半径方向に延在する板状連結部とを有
   し、 前記柱部は、前記コンタクトプラグの直径と同じ大きさ
   の下端開口から上端開口に向かって内側中空部の口径が
   拡大する筒状サイドウォールと、前記サイドウォールの
   内側中空部を埋め込み、前記コンタクトプラグに連続す
   る埋め込み部と、前記埋め込み部の上面並びに前記サイ
   ドウォールの外側面に沿って形成された薄膜とを有し、 前記連結部及び前記筒部が、前記薄膜の延長部として形
   成され、 前記キャパシタ誘電膜が前記薄膜上に形成されているこ
   とを特徴とするキャパシタを備えた半導体装置。
2. 【請求項２】 絶縁膜上に形成された下部電極と、キャ
   パシタ誘電膜を介して前記下部電極上に設けられた上部
   電極とを有するシリンダ型キャパシタを備えた半導体装
   置において、 前記下部電極が、前記絶縁膜を貫通するコンタクトプラ
   グ上に形成された柱部と、前記柱部の外側に離隔してに
   設けられた筒部と、前記柱部の下端から前記絶縁膜上を
   前記筒部の下端に半径方向に延在する板状連結部とを有
   し、 前記柱部が、前記コンタクトプラグの直径と同じ大きさ
   の下端開口から上端開口に向かって内側中空部の口径が
   拡大する筒状サイドウォールと、前記サイドウォールの
   内側中空部の中心部に内側中空部に沿って下方に延びる
   小凹部を形成するようにして内側中空部を埋め込み、か
   つ前記コンタクトプラグに連続する埋め込み部と、前記
   埋め込み部の上部に連続して前記サイドウォールの外側
   面に沿って形成された薄膜とを有し、 前記連結部及び前記筒部が、前記薄膜の延長部として形
   成され、 前記キャパシタ誘電膜が前記小凹部内を含めて前記薄膜
   上に形成されていることを特徴とするキャパシタを備え
   た半導体装置。
3. 【請求項３】 前記下部電極がリンをドープした非晶質
   シリコン（アモルファスシリコン）からなることを特徴
   とする請求項１又は２に記載のキャパシタを備えた半導
   体装置。
4. 【請求項４】 下部電極と、キャパシタ誘電膜を介して
   前記下部電極上に設けられた上部電極とを有するシリン
   ダ型キャパシタを備えた半導体装置の製造方法であっ
   て、前記下部電極を形成する際に、 半導体基板上に、順次、第１の絶縁膜、第２の絶縁膜、
   及び第３の絶縁膜を成膜する工程と、 前記第３の絶縁膜と前記第２の絶縁膜とをエッチングし
   て、前記第３の絶縁膜及び前記第２の絶縁膜を貫通する
   予備ホールを形成する工程と、 前記第１の絶縁膜上、前記第３の絶縁膜上及び前記予備
   ホールのホール壁に沿って、第１の導電膜を成膜する工
   程と、 前記第１の導電膜をエッチングして、下端開口から上端
   開口に向かって内側中空部の口径が拡大する筒状サイド
   ウォールを前記予備ホールのホール壁に沿って形成する
   工程と、 前記サイドウォールをマスクとして、コンタクトホール
   を前記第１の絶縁膜に形成するコンタクトホール形成工
   程とを有することを特徴とするキャパシタを備えた半導
   体装置の製造方法。
5. 【請求項５】 前記コンタクトホール形成工程に続い
   て、更に、 前記コンタクトホール、次いで前記サイドウォールの内
   側中空部を導電性物質で埋め込んで、コンタクトプラグ
   に連続して埋め込み部を形成する工程と、 前記第３の絶縁膜を除去し、前記埋め込み部と前記サイ
   ドウォールを露出させる工程と、 第４の絶縁膜を全面に成膜する工程と、 次いで前記サイドウォール周りの前記第４の絶縁膜と前
   記第２の絶縁膜とを除去して、前記サイドウォールの外
   側面及び前記埋め込み部の上面を露出させる凹部を前記
   第４の絶縁膜と前記第２の絶縁膜に形成する工程と、 第２の導電膜を前記第４の絶縁膜上、前記凹部の壁面と
   底面、前記サイドウォールの外側面及び前記埋め込み部
   の上面に成膜し、次いで、平坦化して前記第４の絶縁膜
   上の前記第２の導電膜を除去する一方、前記凹部の壁面
   と底面、前記サイドウォールの外側面、前記埋め込み部
   の上面に前記第２の導電膜を残留させ、前記第２の導電
   膜からなる薄膜を形成する工程と、 エッチングにより前記第４の絶縁膜を除去し、前記第１
   の絶縁膜を貫通する前記コンタクトプラグ上に形成され
   た柱部と、前記柱部の外側に離隔して設けられた前記薄
   膜からなる筒部と、前記柱部の下端から前記第１の絶縁
   膜上を前記筒部の下端に半径方向に延在する前記薄膜か
   らなる板状連結部とを有する前記下部電極を形成する工
   程とを有することを特徴とする請求項４に記載のキャパ
   シタを備えた半導体装置の製造方法。
6. 【請求項６】 下部電極と、キャパシタ誘電膜を介して
   前記下部電極上に設けられた上部電極とを有するシリン
   ダ型キャパシタを備えた半導体装置の製造方法であっ
   て、前記下部電極を形成する際に、 半導体基板上に、順次、第１の絶縁膜、第２の絶縁膜、
   及び第３の絶縁膜を成膜する工程と、 前記第３の絶縁膜と前記第２の絶縁膜とをエッチングし
   て、前記第３の絶縁膜及び前記第２の絶縁膜を貫通する
   予備ホールを形成する工程と、 前記第１の絶縁膜上、前記第３の絶縁膜上及び前記予備
   ホールのホール壁に沿って、第１の導電膜を成膜する工
   程と、 前記第１の導電膜をエッチングして、下端開口から上端
   開口に向かって内側中空部の口径が拡大する筒状サイド
   ウォールを前記予備ホールのホール壁に沿って形成する
   工程と、 前記第３の絶縁膜を除去し、前記サイドウォールを露出
   させる工程と、 第４の絶縁膜を全面に成膜し、次いで前記サイドウォー
   ル周りの前記第４の絶縁膜と前記第２の絶縁膜とをエッ
   チングして、前記サイドウォールの内側面及び外側面を
   露出させる凹部を前記第４の絶縁膜と前記第２の絶縁膜
   に形成し、同時にコンタクトホールを第１の絶縁膜に形
   成する凹部／コンタクトホール形成工程とを有すること
   を特徴とするキャパシタを備えた半導体装置の製造方
   法。
7. 【請求項７】 前記凹部／コンタクトホール形成工程に
   続いて、更に、 第２の導電膜を前記第４の絶縁膜上、前記凹部の壁面と
   底面、前記サイドウォールの内側面と外側面に成膜し、
   同時に前記コンタクトホール、次いで前記サイドウォー
   ルの内側中空部の中心部に内側中空部に沿って下方に延
   びる小凹部を形成するようにして内側中空部を埋め込ん
   で、コンタクトプラグに連続して埋め込み部を形成する
   工程と、 平坦化して前記第４の絶縁膜上の前記第２の導電膜を除
   去する一方、前記凹部の壁面と底面、前記サイドウォー
   ルの内側面と外側面に前記第２の導電膜を残留させ、前
   記第２の導電膜からなる薄膜を形成する工程と、 エッチングにより前記第４の絶縁膜を除去し、前記第１
   の絶縁膜を貫通する前記コンタクトプラグ上に形成され
   た柱部と、前記柱部の外側に離隔して設けられた前記薄
   膜からなる筒部と、前記柱部の下端から前記第１の絶縁
   膜上を前記筒部の下端に半径方向に延在する前記薄膜か
   らなる板状連結部とを有する前記下部電極を形成する工
   程とを有することを特徴とする請求項６に記載のキャパ
   シタを備えた半導体装置の製造方法。
8. 【請求項８】 前記第１の導電膜及び前記第２の導電膜
   がリンをドープした非晶質シリコン（アモルファスシリ
   コン）からなることを特徴とする請求項４から７のいず
   れか１項に記載のキャパシタを備えた半導体装置の製造
   方法。
9. 【請求項９】 前記第１の絶縁膜がシリコン酸化膜であ
   り、前記第２の絶縁層がシリコン窒化膜であり、前記第
   ３の絶縁層がシリコン窒化膜であり、前記第４の絶縁層
   がＢＰＳＧ膜であることを特徴とする請求項４から８の
   いずれか１項に記載のキャパシタを備えた半導体装置の
   製造方法。