JP2003163144A - テストパターン作成装置 - Google Patents
テストパターン作成装置Info
- Publication number
- JP2003163144A JP2003163144A JP2001362703A JP2001362703A JP2003163144A JP 2003163144 A JP2003163144 A JP 2003163144A JP 2001362703 A JP2001362703 A JP 2001362703A JP 2001362703 A JP2001362703 A JP 2001362703A JP 2003163144 A JP2003163144 A JP 2003163144A
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- JP
- Japan
- Prior art keywords
- test pattern
- check
- pattern
- design rule
- error
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【課題】 チェッカープログラム自身に誤りがないかを
検証するために用いるテストパターンを人手で作成して
いたため作業性が悪く作成誤りも生じた。 【解決手段】 テストパターンを構成するレイアウトの
ポリゴンデータを作成し、そのポリゴンデータのチェッ
ク対象となる対のエッジに、デザインルール識別子、ル
ールのチェック種別、チェック値、チェックパターンの
微調整範囲およびステップの情報を、所定の範囲内で順
次付加させていくことで正しいテストパターンを生成す
る。
検証するために用いるテストパターンを人手で作成して
いたため作業性が悪く作成誤りも生じた。 【解決手段】 テストパターンを構成するレイアウトの
ポリゴンデータを作成し、そのポリゴンデータのチェッ
ク対象となる対のエッジに、デザインルール識別子、ル
ールのチェック種別、チェック値、チェックパターンの
微調整範囲およびステップの情報を、所定の範囲内で順
次付加させていくことで正しいテストパターンを生成す
る。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】半導体装置のマスクパターン
にデザインルールに誤りがないかを調べるためにチェッ
カープログラムが用いられるが、本発明は、そのチェッ
カープログラム自身に誤りがないかを検証するために用
いるテストパターンを作成する装置に関する。 【０００２】 【従来の技術】半導体装置の製作の際に用いるマスクパ
ターンがデザインルールを満たしているかを検証するた
めにチェッカープログラムを用いている。このチェッカ
ープログラムは、デザインルールを、プログラム専用の
フォーマットで記述されたデータとして読み込まれたも
のであり、そのデータに基づき、マスクパターンを検証
している。 【０００３】デザインルールをプログラム専用のフォー
マットで記述する作業は人手によって行っているため、
その作業自体に誤りが含まれることがある。従って、プ
ログラム専用のデザインルール作成後に、それ自身が正
しいものであるかの検証が必要となる。 【０００４】検証の方法としては、従来はデザインルー
ルを満たしているマスクパターンと、満たしていないマ
スクパターンを必要な数だけ作り、それをチェッカープ
ログラムで検証し、ルールを満たしているテストパター
ンに対してはエラー報告がされず、一方、ルールを満た
していないテストパターンに対してエラー報告が出され
れば、作成したマスクパターンのデザインルールを問題
なしとするものである。 【０００５】 【発明が解決しようとする課題】しかし、従来はこのデ
ザインルール検証用のテストパターンも人手で作成され
ており、煩雑な作業による時間の浪費の問題だけでな
く、作成誤りの問題も発生するため、デザインルール検
証用テストパターンによる検証の結果が期待通りでない
場合、デザインルール検証用テストパターンとプログラ
ム専用デザインルールのどちらに誤りがあるのかを調査
しなければならなかった。 【０００６】本発明は、上述した課題を解決するために
なされたものであり、チェッカープログラム自身に誤り
がないかを検証するために用いるテストパターンを作成
する装置を提供することを目的とする。 【０００７】 【課題を解決するための手段】本発明は、半導体装置の
マスクパターンにデザインルールに誤りがないかを調べ
るためのチェッカープログラム自身に誤りがないかを検
証するために用いるテストパターンを作成する装置にお
いて、テストパターンを構成するレイアウトのポリゴン
データを作成する手段と、そのポリゴンデータに対し、
チェック対象となる対のエッジを選択する手段と、それ
らのエッジに対し、デザインルール識別子、ルールのチ
ェック種別、チェック値、チェックパターンの微調整範
囲およびステップの情報を付加させる手段とを備え、前
記情報が設定されたポリゴンデータに対して、前記情報
を所定の範囲内で順次付加させていくことで正しいテス
トパターンを生成することを特徴とする。 【０００８】 【発明の実施の形態】図１に、本発明のテストパターン
作成装置１０のハードウエア構成を示している。１は、
テストパターンの作成および生成処理を行う処理装置で
あり、２は、パラメータの入力に用いるキーボードであ
る。３はテストパターンの作成において、画面上で座標
の入力を行うために用いるマウスであり、マウス以外の
ポインティングデバイスであってもよい。４は、処理装
置１にて作成されたテストパターンを格納する記憶装置
であり、５は、作成されたテストパターンおよびエラー
フラグの表示を行う表示装置である。 【０００９】図２は上記処理装置１の１実施形態になる
制御動作を示したフローチャートであり、このフローに
従って説明する。まず、ステップ１にて、テストパター
ン作成装置１０を起動するためのコマンドを入力し、テ
ストパターンが作成可能な状態に設定する。 【００１０】ステップ２では、チェック対象のデザイン
ルールを識別するために、デザインルールの表題ＮＯを
識別子として入力する。図３−に示すように、“ＤＲ
ＮＯ：”の個所に例えば“Ｄ１.２.３”を識別用に入
力する。 【００１１】ステップ３では、まず、図３−に示すよ
うに、テストパターン生成のベースとするために、ポリ
ゴン形状(もしくはボックス形状)の基本図形を作成す
る。１番目に作成した基本図形と対象となるパターンの
基本図形を２つ以上作成する。そして、図３−に示す
ように、チェック対象のポリゴンのエッジを選択するた
めに、基本図形の対象となる対角にある図形パターンの
１部位にタグを設定する。 【００１２】選択したそれらのエッジに下記のパラメー
タ(Ｐ１〜Ｐ５)を付加する。 Ｐ１：測定の種別(チェック方法)を決めるための情報と
して図３−に示すようにエッジ間の距離などを入力。
例として図５に示すように、 間隔１＝外側エッジ相互の間隔(Ａ図) 間隔２＝内側エッジと外側エッジの間隔(Ｂ図) 間隔１＝内側エッジ相互の間隔(Ｃ図) Ｐ２：図５−のごとくデザインルールに示された測定
値を入力 Ｐ３：図５−のごとくＰ２で入力した測定値に対し
て、チェックする値の微調整範囲を入力 Ｐ４：Ｐ３で入力した微調整範囲に対して測定キザミ値
を入力 (例えば、値を0.01μｍとした場合、0.01μｍ毎に測定
する。) Ｐ５：ベースとなるテストパターンを基準とし、微調整
範囲(Ｐ３)、測定キザミ値(Ｐ４)に基づいて自動生成す
るテストパターンのステップ値を入力 【００１３】次のステップ４では、前記Ｐ１〜Ｐ５のパ
ラメータ値を元に、図４−のごとく、テストパターン
が自動生成される。即ち、図４−のごとく、最小測定
値Ａ(＝デザインルールの測定値−最小微調整範囲)およ
びパターン生成座標Ｂ(＝ベースポリゴンの最大Ｙ座標
または最大Ｘ座標＋生成ステップ値)が決定される。そ
してそれらの値に測定キザミ値、生成ステップ値が加算
され、最小測定値Ａが微調整範囲の最大値になるまでパ
ターン生成が繰返される。 【００１４】ステップＳ５ではステップ４で生成された
テストパターンが、デザインルール検証用データとして
外部記憶装置４に格納される。 【００１５】 【発明の効果】以上説明したように、本発明は、テスト
パターンを構成するレイアウトのポリゴンデータを作成
し、そのポリゴンデータのチェック対象となる対のエッ
ジに、デザインルール識別子、ルールのチェック種別、
チェック値、チェックパターンの微調整範囲およびステ
ップの情報を、所定の範囲内で順次付加させていくこと
でテストパターンを生成するようにしたので、簡単な操
作で正確なテストパターンを作成できる。
にデザインルールに誤りがないかを調べるためにチェッ
カープログラムが用いられるが、本発明は、そのチェッ
カープログラム自身に誤りがないかを検証するために用
いるテストパターンを作成する装置に関する。 【０００２】 【従来の技術】半導体装置の製作の際に用いるマスクパ
ターンがデザインルールを満たしているかを検証するた
めにチェッカープログラムを用いている。このチェッカ
ープログラムは、デザインルールを、プログラム専用の
フォーマットで記述されたデータとして読み込まれたも
のであり、そのデータに基づき、マスクパターンを検証
している。 【０００３】デザインルールをプログラム専用のフォー
マットで記述する作業は人手によって行っているため、
その作業自体に誤りが含まれることがある。従って、プ
ログラム専用のデザインルール作成後に、それ自身が正
しいものであるかの検証が必要となる。 【０００４】検証の方法としては、従来はデザインルー
ルを満たしているマスクパターンと、満たしていないマ
スクパターンを必要な数だけ作り、それをチェッカープ
ログラムで検証し、ルールを満たしているテストパター
ンに対してはエラー報告がされず、一方、ルールを満た
していないテストパターンに対してエラー報告が出され
れば、作成したマスクパターンのデザインルールを問題
なしとするものである。 【０００５】 【発明が解決しようとする課題】しかし、従来はこのデ
ザインルール検証用のテストパターンも人手で作成され
ており、煩雑な作業による時間の浪費の問題だけでな
く、作成誤りの問題も発生するため、デザインルール検
証用テストパターンによる検証の結果が期待通りでない
場合、デザインルール検証用テストパターンとプログラ
ム専用デザインルールのどちらに誤りがあるのかを調査
しなければならなかった。 【０００６】本発明は、上述した課題を解決するために
なされたものであり、チェッカープログラム自身に誤り
がないかを検証するために用いるテストパターンを作成
する装置を提供することを目的とする。 【０００７】 【課題を解決するための手段】本発明は、半導体装置の
マスクパターンにデザインルールに誤りがないかを調べ
るためのチェッカープログラム自身に誤りがないかを検
証するために用いるテストパターンを作成する装置にお
いて、テストパターンを構成するレイアウトのポリゴン
データを作成する手段と、そのポリゴンデータに対し、
チェック対象となる対のエッジを選択する手段と、それ
らのエッジに対し、デザインルール識別子、ルールのチ
ェック種別、チェック値、チェックパターンの微調整範
囲およびステップの情報を付加させる手段とを備え、前
記情報が設定されたポリゴンデータに対して、前記情報
を所定の範囲内で順次付加させていくことで正しいテス
トパターンを生成することを特徴とする。 【０００８】 【発明の実施の形態】図１に、本発明のテストパターン
作成装置１０のハードウエア構成を示している。１は、
テストパターンの作成および生成処理を行う処理装置で
あり、２は、パラメータの入力に用いるキーボードであ
る。３はテストパターンの作成において、画面上で座標
の入力を行うために用いるマウスであり、マウス以外の
ポインティングデバイスであってもよい。４は、処理装
置１にて作成されたテストパターンを格納する記憶装置
であり、５は、作成されたテストパターンおよびエラー
フラグの表示を行う表示装置である。 【０００９】図２は上記処理装置１の１実施形態になる
制御動作を示したフローチャートであり、このフローに
従って説明する。まず、ステップ１にて、テストパター
ン作成装置１０を起動するためのコマンドを入力し、テ
ストパターンが作成可能な状態に設定する。 【００１０】ステップ２では、チェック対象のデザイン
ルールを識別するために、デザインルールの表題ＮＯを
識別子として入力する。図３−に示すように、“ＤＲ
ＮＯ：”の個所に例えば“Ｄ１.２.３”を識別用に入
力する。 【００１１】ステップ３では、まず、図３−に示すよ
うに、テストパターン生成のベースとするために、ポリ
ゴン形状(もしくはボックス形状)の基本図形を作成す
る。１番目に作成した基本図形と対象となるパターンの
基本図形を２つ以上作成する。そして、図３−に示す
ように、チェック対象のポリゴンのエッジを選択するた
めに、基本図形の対象となる対角にある図形パターンの
１部位にタグを設定する。 【００１２】選択したそれらのエッジに下記のパラメー
タ(Ｐ１〜Ｐ５)を付加する。 Ｐ１：測定の種別(チェック方法)を決めるための情報と
して図３−に示すようにエッジ間の距離などを入力。
例として図５に示すように、 間隔１＝外側エッジ相互の間隔(Ａ図) 間隔２＝内側エッジと外側エッジの間隔(Ｂ図) 間隔１＝内側エッジ相互の間隔(Ｃ図) Ｐ２：図５−のごとくデザインルールに示された測定
値を入力 Ｐ３：図５−のごとくＰ２で入力した測定値に対し
て、チェックする値の微調整範囲を入力 Ｐ４：Ｐ３で入力した微調整範囲に対して測定キザミ値
を入力 (例えば、値を0.01μｍとした場合、0.01μｍ毎に測定
する。) Ｐ５：ベースとなるテストパターンを基準とし、微調整
範囲(Ｐ３)、測定キザミ値(Ｐ４)に基づいて自動生成す
るテストパターンのステップ値を入力 【００１３】次のステップ４では、前記Ｐ１〜Ｐ５のパ
ラメータ値を元に、図４−のごとく、テストパターン
が自動生成される。即ち、図４−のごとく、最小測定
値Ａ(＝デザインルールの測定値−最小微調整範囲)およ
びパターン生成座標Ｂ(＝ベースポリゴンの最大Ｙ座標
または最大Ｘ座標＋生成ステップ値)が決定される。そ
してそれらの値に測定キザミ値、生成ステップ値が加算
され、最小測定値Ａが微調整範囲の最大値になるまでパ
ターン生成が繰返される。 【００１４】ステップＳ５ではステップ４で生成された
テストパターンが、デザインルール検証用データとして
外部記憶装置４に格納される。 【００１５】 【発明の効果】以上説明したように、本発明は、テスト
パターンを構成するレイアウトのポリゴンデータを作成
し、そのポリゴンデータのチェック対象となる対のエッ
ジに、デザインルール識別子、ルールのチェック種別、
チェック値、チェックパターンの微調整範囲およびステ
ップの情報を、所定の範囲内で順次付加させていくこと
でテストパターンを生成するようにしたので、簡単な操
作で正確なテストパターンを作成できる。
【図面の簡単な説明】
【図１】 本発明のテストパターン作成装置のハード構
成図 【図２】 図１の装置の動作の１実施形態を示したフロ
ーチャート 【図３】 図２のフローチャートにおける操作を示した
図 【図４】 図２のフローチャートにおける操作を示した
図 【図５】 図２のフローチャートにおける操作を示した
図 【符号の説明】 １ 処理装置 ２ キーボード ３ マウス ４ 記憶装置 ５ 表示装置 １０ テストパターン作成装置
成図 【図２】 図１の装置の動作の１実施形態を示したフロ
ーチャート 【図３】 図２のフローチャートにおける操作を示した
図 【図４】 図２のフローチャートにおける操作を示した
図 【図５】 図２のフローチャートにおける操作を示した
図 【符号の説明】 １ 処理装置 ２ キーボード ３ マウス ４ 記憶装置 ５ 表示装置 １０ テストパターン作成装置
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 高橋 俊裕
東京都大田区中馬込１丁目３番６号 株式
会社リコー内
(72)発明者 金尾 典雅
東京都大田区中馬込１丁目３番６号 株式
会社リコー内
(72)発明者 遠藤 伸二
東京都大田区中馬込１丁目３番６号 株式
会社リコー内
(72)発明者 西村 行雄
東京都大田区中馬込１丁目３番６号 株式
会社リコー内
(72)発明者 高信 とき
東京都大田区中馬込１丁目３番６号 株式
会社リコー内
Ｆターム(参考） 5F038 DT03 DT07 DT13 DT19 EZ20
Claims (1)
- 【特許請求の範囲】 【請求項１】 半導体装置のマスクパターンにデザイン
ルールに誤りがないかを調べるためのチェッカープログ
ラム自身に誤りがないかを検証するために用いるテスト
パターンを作成する装置において、 テストパターンを構成するレイアウトのポリゴンデータ
を作成する手段と、 そのポリゴンデータに対し、チェック対象となる対のエ
ッジを選択する手段と、 それらのエッジに対し、デザインルール識別子、ルール
のチェック種別、チェック値、チェックパターンの微調
整範囲およびステップの情報を付加させる手段とを備
え、 前記情報が設定されたポリゴンデータに対して、前記情
報を所定の範囲内で順次付加させていくことで正しいテ
ストパターンを生成することを特徴とするテストパター
ン作成装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001362703A JP2003163144A (ja) | 2001-11-28 | 2001-11-28 | テストパターン作成装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001362703A JP2003163144A (ja) | 2001-11-28 | 2001-11-28 | テストパターン作成装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003163144A true JP2003163144A (ja) | 2003-06-06 |
Family
ID=19173161
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001362703A Pending JP2003163144A (ja) | 2001-11-28 | 2001-11-28 | テストパターン作成装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003163144A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011003658A (ja) * | 2009-06-17 | 2011-01-06 | Toyota Motor Corp | テストデータ生成方法 |
| JP2012064032A (ja) * | 2010-09-16 | 2012-03-29 | Ricoh Co Ltd | レイアウトデータのエラー判定方法、レイアウトデータのエラー判定装置、レイアウトデータ作成装置およびレイアウトデータのエラー判定プログラム |
| JP2013077263A (ja) * | 2011-09-30 | 2013-04-25 | Lapis Semiconductor Co Ltd | レイアウトパタン生成装置及びプログラム |
-
2001
- 2001-11-28 JP JP2001362703A patent/JP2003163144A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011003658A (ja) * | 2009-06-17 | 2011-01-06 | Toyota Motor Corp | テストデータ生成方法 |
| JP2012064032A (ja) * | 2010-09-16 | 2012-03-29 | Ricoh Co Ltd | レイアウトデータのエラー判定方法、レイアウトデータのエラー判定装置、レイアウトデータ作成装置およびレイアウトデータのエラー判定プログラム |
| JP2013077263A (ja) * | 2011-09-30 | 2013-04-25 | Lapis Semiconductor Co Ltd | レイアウトパタン生成装置及びプログラム |
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