JP2003152551A - インターリービング順序発生器、インターリーバ、ターボエンコーダ、及びターボデコーダ - Google Patents

インターリービング順序発生器、インターリーバ、ターボエンコーダ、及びターボデコーダ

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Abstract

(57)【要約】 【課題】 移動体通信システムに用いられるターボデコ
ーダの内部インターリーバを、比較的少ないメモリ容量
により実現する手段を提供する。 【解決手段】 データ長を、素数pをベースにした長さp
でR個のブロックとし、p-1とは互いに素なるR個の異な
る整数q0,q1,q2,・・・qR-1を生成し、標数が前記素数p
の有限体の元を、原始元νに対し前記整数の冪乗として
それぞれν^q0,ν^q1,ν^q2,・・・ν^qR-1(mod p)のご
とく生成し、これを前記有限体上でｊ乗してそれぞれ
(ν^q0)^j,(ν^q1)^j,(ν^q2)^j,・・・(ν^qR-1)^j(mo
d p)を実時間で生成する手段201を備え、第０の順序入
れ替えは、ブロック入れ替えパターン記録手段205から
の出力をp倍した値に１を順次足し合わせて行い、第ｊ
の順序入れ替えは、前記手段205からの出力をｐ倍した
値に前記手段201で生成した値を実時間で順次足し合わ
せる操作を、j=1〜(p-2)において繰り返す。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＩＭＴ２０００
（第三世代移動通信システム）のＷ−ＣＤＭＡで用いら
れる素数インターリーバ（prime interleaver）に関
し、特にインターリービング順序発生器の為のメモリを
削減したインターリービング順序発生器、インターリー
バ、ターボエンコーダ及びターボデコーダに関する。
【０００２】
【従来の技術】広域ＤＳ−ＣＤＭＡ（Ｗ−ＣＤＭＡ）
は、第三世代の移動通信システム（ＩＭＴ２０００）無
線アクセス方式（ＲＡＮ）の一つとして標準化され、そ
の中で素数インターリーバと呼ばれるターボコーディン
グ用の内部インターリーバが規格化されている。その詳
しい記述は「3rd Generation Partnership Project; Te
chnical Specification Group Radio Access Network;
Multiplexing and channelcoding(FDD)(Release 1999)3
G TS25.212 V3.3.0(2000―06) 4.2.3.2.3章 Turbocode
internal interleaver16頁〜20頁」に開示されている。
【０００３】このターボエンコーダは、複数のコンポー
ネントエンコーダで構成されており、各コンポーネント
エンコーダ間のパリティ系列の相関を薄くする為にイン
ターリーバが用いられ、インターリーバを介して各コン
ポーネントエンコーダを連接する構成になっている。こ
のインターリーバはターボコードの性能を発揮する上で
重要な役割を果たしている。
【０００４】図１５は、従来のターボエンコーダの構成
例を示す図である。同図に示す様に、ターボエンコーダ
は、複数の再帰的組織的畳み込みコンポーネントエンコ
ーダ１５０２、１５０３と、インターリーバ１５０１を
具備して構成されている。各再帰的組織的畳み込みエン
コーダ１５０２、１５０３は加算器と単位遅延素子によ
って構成されており、ターボエンコーダに入力される情
報系列１ビットに対して情報ビット、パリティビット１
並びにパリティビット２の３ビットが出力される。パリ
ティビット１とパリティビット２の相関を薄くする為、
コンポーネントエンコーダ１５０３の前にインターリー
バ１５０１を挿入している。
【０００５】図１６は、従来のターボデコーダの構成例
を示す図である。ターボデコーダは、二つの軟入力軟出
力デコーダ（soft in soft out decoder；以下、ＳＩＳ
Ｏと略す。）１６０３、１６０４と二つのインターリー
バ１６０１、１６０２とインターリーバによるインター
リービング順序の逆の処理を行う二つのデインターリー
バ１６０６，１６０７を具備して構成される。分離器１
６０５はパリティ系列１，２をそれぞれ対応するＳＩＳ
Ｏに分配するものであり、判定器１６０８は最終的に得
られた軟出力データを二値に硬判定する為のものであ
る。
【０００６】図１７は、ＲＡＭに蓄積されたインターリ
ービング順序（インターリーブパターンテーブルとして
蓄積されている。）によりビット単位に並び替えを行う
従来のインターリーバの例を示しており、インターリー
ビングを行うデータ系列１７０１は、インターリーブパ
ターンテーブルによるインターリービング順序が蓄積さ
れたＲＡＭ１７０２によりデータ系列内のビット順序の
入れ替えが行われ、インターリービング後のデータ系列
１７０３を得ている。
【０００７】インターリービング順序を出力するＲＡＭ
１７０２の出力とインターリーブパターンテーブルとの
関係は、同図１７０２に示すように、素数ｐをベースと
した長さｐでＲ個のブロックとしたパターンテーブル
で、矢印の様に縦方向の順に０，８，４，１２，２，・
・・の順で読み出してインターリービング後のデータ系
列１７０３を得る様になっている。
【０００８】
【発明が解決しようとする課題】ＩＭＴ２０００（Ｗ−
ＣＤＭＡ）の標準規格3G TS25.212 V3.3.0(2000―06)に
よれば、各種のマルチメディアサービスに対応する為、
インターリーブ長が１ビット毎の４０ビットから５１１
４ビット迄で、５０７５種類のインターリービングパタ
ーンを用意する必要がある。この全てのインターリーブ
長に対応するパターンテーブルを備える為には、膨大な
メモリ量が必要となり現実的でない。そこで全ての種類
のパターンを蓄積するのではなく、各インターリービン
グ長に応じて予め決められた演算に従いパターンを生成
する方法が3G TS25.212 V3.3.0(2000―06) 4.2.3.2.3章
に開示されている。
【０００９】上記「3rd Generation Partnership Proje
ct; Technical Specification Group Radio Access Net
work; Multiplexing and channel coding(FDD)(Release
1999)3G TS25.212 V3.3.0(2000―06)またはV4.0.0(200
0-12) 4.2.3.2.3章 Turbo code internal interleaver1
6頁〜20頁」に開示されている素数インターリーバで
は、データ長を、素数ｐをベースとした長さｐでＲ個の
ブロックとし、標数がｐの有限体上の原始元νを用いて
行内順序入れ替えを行う為のベースシーケンスＳ（ｊ）
を以下の様にして求めている（intra-row permutation
処理）。 s(j)=[ν・s(j-1)]mod p, j=1,2,・・・(p-2).And s(0)=1.--------(1) これをテーブルにする。次に有限体の標数から１を引い
た数ｐ−１と互いに素なる数ｑ（ｉ）をＲ個求める。最
後に行を単位として行の順序入れ替えを行う（inter-ro
w permutation処理）。行単位の順序入れ替えは、予め
決められたパターンT(i)に基づき行われる。これらのパ
ターンとしては、自由距離を大きくする行間の交錯パタ
ーンが用いられている。
【００１０】例えば、ｉ番目の行内順序入れ替えを行う
場合、次の様な処理を行う。 Ui(j)=s([j・ri]mod(p-1)), j=0,1,2,・・・,(p-2).,and Ui(p-1)=0,-------(2) ここで、Ui(j)は入れ替え前のビットポジションを示
し、行入れ替え前ｉ番目の行における行内順序入れ替え
後ｊ番目の出力位置に相当する。また、rT(i)=q(i)であ
り、T(i)は上記で定義された入れ替え前の行位置でｉ番
目の行位置になる。
【００１１】一例としてデータ長Ｋ＝２５７の場合につ
いて説明する。二次元配列の行数Ｒを２０としたときに
素数ｐで表せる列数ｐを求めると、２５７／２０＝１
２．８５であるから、それ以上で最も近い素数ｐは、ｐ
＝１３となる。標数が１３の有限体上の原始元νは２で
ある。
【００１２】そこでこの原始元ν＝２を用いて行内順序
入れ替えを行う為のベースシーケンスＳ（ｊ）を(1)式
から求めると、ｐ＝１３，ν＝２の場合 {s(j)}={1,2,4,8,3,6,12,11,9,5,10,7,0} となる。尚、最後に０を挿入する。
【００１３】次に有限体の標数から１を引いた数ｐ−１
と互いに素なる数ｑ（ｉ）をＲ（＝２０）個求める。ｐ
＝１３の上述の例では、 {q(i)}={1,7,11,13,17,19,23,29,31,37,41,43,47,53,5
9,61,67,71,73,79} となる。
【００１４】最後に（２）式により、予め決められたパ
ターンに基づき行を単位として行の順序入れ替え（inte
r-row permutation処理）が行われるが、Ｒ＝２０の場
合の自由距離を大きくする行間の交錯パターンは、 Pat1:{T(i)}={19,9,14,4,0,2,5,7,12,18,10,8,13,17,3,
1,16,6,15,11} となる。
【００１５】また、rT(i)=q(i)であるから、 rT(1)=q(1)=1=r19 rT(2)=q(2)=7=r9 rT(3)=q(3)=11=r14 : rT(19)=q(19)=73=r15 rT(20)=q(20)=79=r11 となるので、これらの値を（２）式に代入してUi(j)を
求める。
【００１６】上記従来技術では、このUi(j)をＤＳＰ（d
igital signal processor）等のソフトウェア処理によ
って計算し、図１７に示す大規模ＲＡＭ１７０２等に転
送してインターリーブ処理を行っている。
【００１７】一方ターボデコーダの場合、反復復号を行
うことになるが、例えば、８イタレーションの構成で２
Ｍｂｐｓの受信データ系列の復号を行う場合、上述のイ
ンターリービング順序へのアクセスは数１０ＭＨｚとい
う高速動作が要求される。これに対応するには、上述の
演算に従って生成されたパターンを一度高速メモリに蓄
え、そのメモリが数１０ＭＨｚのアクセスを受け持つ構
成にする必要がある。
【００１８】しかしその為に必要なメモリ（ＲＡＭ）の
容量は、５１１４×１３ビット＝６６４８２ビットを要
し、ターボデコーダを構成する要素の内、可成りの部分
を占めるに至っている。更に、上述の演算に従って生成
されたパターンを実際に処理を行っているターボデコー
ダ内のインターリービング用ＲＡＭに転送する必要があ
るが、このインターフェースには他のデータも同時に送
る必要があり、インターフェース上のボトルネックを生
じる様になった。
【００１９】更に、可変レート機能を持たせた場合、頻
繁にインターリーブ長の変更が生じるが、その場合更に
インターフェース上のボトルネックを助長する様にな
り、マルチメディアサービスにおける転送レートに追随
出来ないといった問題を生じるに至った。
【００２０】このように、各種のマルチメディアサービ
スに対応した移動体通信システムに用いられるターボデ
コーダの内部インターリーバは多様なインターリーブ長
に対応出来る様にする必要があるため、各種のインター
リービングパターンを用意する必要が有り膨大なメモリ
量を必要とする。更に高速データに対応する為にはイン
ターリービングパターンを一度高速メモリに蓄える必要
があり、その為の高速なメモリ容量を必要とし、これが
回路規模の増大を招いていた。更に、可変レート機能を
有したサービスにおいてはパラメータ転送によるインタ
ーフェースの輻輳を生じていた。
【００２１】本発明の目的は、以上の問題点に鑑みなさ
れたものであり、インターリービング順序発生器、イン
ターリーバ、ターボエンコーダ並びにターボデコーダに
おいて、マルチメディアサービスにおける多様なインタ
ーリーブ長及びその転送レートに対し、少ないインター
リーバ用ＲＡＭ容量で実現し、しかもインターフェース
にかかる負担が少なく、更に可変レート機能を持たせた
場合でもマルチメディアサービスにあった転送レートに
追随出来る手段を提供することにある。
【００２２】
【課題を解決するための手段】請求項１に記載された本
発明は、データ長を、素数ｐをベースにした長さｐでＲ
個のブロックとし、ｐ−１とは互いに素なるＲ個の異な
る整数q0,q1,q2,・・・qR-1を生成する手段を有し、標
数がｐの有限体の元を原始元νに対し前記q0,q 1,q2,・
・・qR-1の冪乗としてそれぞれν^q0,ν^q1,ν^q2,・・
・ν^qR-1(mod p)のごとく生成及び記憶する手段を有
し、第０の順序入れ替えにあたっては、前記ブロック入
れ替えを行う為の予め決められたパターンを生成或いは
記録する手段からの出力をｐ倍した値に１を順次足し合
わせて行い、第ｊの順序入れ替えにあたっては前記ν^q
0,ν^q1,ν^q2,・・・ν^qR-1(mod p)を有限体上でｊ乗
してそれぞれ(ν^q0)^j,(ν^q1)^j,(ν^q2)^j,・・・
(ν^qR-1)^j (mod p)のごとく生成する手段を用いて上
記同様にｐ倍した値に前記(ν^q0)^j,(ν^q1)^j,(ν^
q2)^j,・・・(ν^qR-1)^j (mod p)を順次足し合わせを
ｊ＝１〜（ｐ−２）において繰り返すインターリービン
グ順序発生器をその特徴としている。
【００２３】請求項２に記載された本発明は、請求項１
に記載されたインターリービング順序発生器において、
前記ｊ＝１〜（ｐ−２）の繰り返しに当たっては前記ν
^q0,ν^q1,ν^q2,・・・ν^qR-1(mod p)を生成及び記憶
する手段と、この記憶した値を順次有限体における高速
乗算器に入力することによって前記(ν^q0)^j,(ν^q1)^
j,(ν^q2)^j,・・・(ν^qR-1)^j (mod p)の値を逐次的
に更新することを特徴としている。
【００２４】請求項３に記載された本発明は、請求項１
または２に記載のインターリービング順序発生器におい
て、前記ｊ＝ｐ−１において(ν^q0)^j,(ν^q1)^j,(ν^
q2)^j,・・・(ν^qR-1)^j (mod p)に相当する値を全て
０とすることを特徴としている。
【００２５】請求項４に記載された本発明は、データ長
を、素数ｐをベースにした長さｐ−１でＲ個のブロック
とし、ｐ−１とは互いに素なるＲ個の異なる整数q0,q1,
q2,・・・qR-1を生成する手段を有し、標数がｐの有限
体の元を原始元νに対し前記q0,q1,q2,・・・qR-1の冪
乗としてそれぞれν^q0,ν^q1,ν^q2,・・・ν^qR-1(mo
d p)のごとく生成及び記憶する手段を有し、第０の順序
入れ替えにあたっては、前記ブロック入れ替えを行う為
の予め決められたパターンを生成或いは記録する手段か
らの出力をｐ−１倍した値に１を順次足し合わせて行
い、第ｉの順序入れ替えにあたっては前記ν^q0,ν^q1,
ν^q2,・・・ν^qR-1(mod p)を有限体上でｊ乗してそれ
ぞれ(ν^q0)^j,(ν^q1)^j,(ν^q2)^j,・・・(ν^qR-1)^
j (mod p)のごとく生成する手段を用いて上記同様にｐ
−１倍した値に前記(ν^q0)^j,(ν^q1)^j,(ν^q2)^j,・
・・(ν^qR-1)^j (mod p)を順次足し合わせをｊ＝１〜
（ｐ−２）において繰り返すインターリービング順序発
生器をその特徴としている。
【００２６】請求項５に記載された本発明は、請求項４
に記載のインターリービング順序発生器において、前記
順次足し合わせを行った値に対し１を減算することを特
徴としている。
【００２７】請求項６に記載された本発明は、請求項４
または５に記載のインターリービング順序発生器におい
て、前記ｊ＝１〜（ｐ−２）の繰り返しに当たっては前
記ν^q0,ν^q1,ν^q2,・・・ν^qR-1(mod p)を生成及び
記憶する手段と、この記憶した値を順次有限体における
高速乗算器に入力することによって前記(ν^q0)^j,(ν^
q1)^j,(ν^q2)^j,・・・(ν^qR-1)^j (mod p)の値を逐
次的に更新することを特徴としている。
【００２８】請求項７に記載された本発明は、データ長
を、素数ｐをベースにした長さｐ＋１でＲ個のブロック
とし、ｐ−１とは互いに素なるＲ個の異なる整数q0,q1,
q2,・・・qR-1を生成する手段を有し、標数がｐの有限
体の元を原始元νに対し前記q0,q1,q2,・・・qR-1の冪
乗としてそれぞれν^q0,ν^q1,ν^q2,・・・ν^qR-1(mo
d p)のごとく生成及び記憶する手段を有し、第０の順序
入れ替えにあたっては、前記ブロック入れ替えを行う為
の予め決められたパターンを生成或いは記録する手段か
らの出力をｐ＋１倍した値に１を順次足し合わせて行
い、第ｊの順序入れ替えにあたっては、前記ν^q0,ν^q
1,ν^q2,・・・ν^qR-1(mod p)を有限体上でｊ乗してそ
れぞれ(ν^q0)^j,(ν^q1)^j,(ν^q2)^j,・・・(ν^
qR-1)^j (mod p)のごとく生成する手段を用いて上記同
様にｐ＋１倍した値に前記(ν^q0)^j,(ν^q1)^j,(ν^
q2)^j,・・・(ν^qR-1)^j (mod p)を順次足し合わせを
ｊ＝１〜（ｐ−２）において繰り返すインターリービン
グ順序発生器をその特徴としている。
【００２９】請求項８に記載された本発明は、請求項７
に記載のインターリービング順序発生器において、前記
ｊ＝１〜（ｐ−２）の繰り返しに当たっては前記ν^q0,
ν^q1,ν^q2,・・・ν^qR-1(mod p)を生成及び記憶する
手段と、この記憶した値を順次有限体における高速乗算
器に入力することによって前記(ν^q0)^j,(ν^q1)^j,
(ν^q2)^j,・・・(ν^qR-1)^j (mod p)の値を逐次的に
更新することを特徴としている。
【００３０】請求項９に記載された本発明は、請求項７
または８に記載のインターリービング順序発生器におい
て、前記ｊ＝ｐ−１において(ν^q0)^j,(ν^q1)^j,(ν^
q2)^j,・・・(ν^qR-1)^j (mod p)に相当する値を全て
０とすることを特徴としている。
【００３１】請求項１０に記載された本発明は、請求項
７〜９のいずれかに記載のインターリービング順序発生
器において、前記ｊ＝ｐにおいて(ν^q0)^j,(ν^q1)^j,
(ν^q2)^j,・・・(ν^qR-1)^j (mod p)に相当する値を
全てｐとすることを特徴としている。
【００３２】請求項１１に記載された本発明は、請求項
１〜１０のいずれかに記載のインターリービング順序発
生器において、前記インターリービング順序発生器から
の出力信号がインターリーバ対象範囲を超えた場合、該
信号をスキップして次の該範囲内の信号を使用すること
を特徴としている。
【００３３】請求項１２に記載された本発明は、請求項
１〜１１のいずれかに記載のインターリービング順序発
生器において、前記有限体の高速乗算器を複数個有し、
前記(ν^q0)^j,(ν^q1)^j,(ν^q2)^j,・・・(ν^qR-1)^
j (mod p)の値の更新を前記(ν^q0)^j,(ν^q1)^j,(ν^q
2)^j,・・・(ν^qR-1)^j (mod p)の内複数個同時に実行
し、前記インターリービング順序発生器からの出力がイ
ンターリーバ対象範囲を超えた場合、該信号をスキップ
して次の範囲内の信号を使用し、淀みなく信号を発生す
るようにしたことを特徴としている。
【００３４】請求項１３に記載された本発明は、請求項
１２に記載のインターリービング順序発生器において、
前記有限体における高速乗算器を２個備え、前記生成及
び記憶したν^q0,ν^q1,ν^q2,・・・ν^qR-1(mod p)
を、偶数乗数と奇数乗数に分割したν^q0,ν^q2,ν^q4,
・・・(mod p)とν^q1,ν^q3,ν^q5,・・・(mod p)に対
して、前記２個の高速乗算器を割り当て、前記有限体上
でｊ乗することにより、(ν^q0)^j,(ν^q2)^j,・・・(m
od p)と(ν^q1)^j,(ν^q3)^j,・・・(mod p)の値を、並
行して同時に更新することを特徴としている。
【００３５】請求項１４に記載された本発明は、請求項
１〜１３のいずれかに記載のインターリービング順序発
生回路出力をデータが蓄積されたメモリのアドレス信号
としてデータの読み出しを行うことにより順序入れ替え
を行うインターリーバをその特徴としている。
【００３６】請求項１５に記載された本発明は、請求項
１〜１３のいずれかに記載のインターリービング順序発
生回路出力をデータが蓄積するメモリのアドレス信号と
してデータを書き込むことにより順序入れ替えを行うイ
ンターリーバをその特徴としている。
【００３７】請求項１６に記載された本発明は、請求項
１４に記載のインターリーバを、ターボエンコーダの内
部インターリーバとするターボエンコーダをその特徴と
している。
【００３８】請求項１７に記載された本発明は、請求項
１４または１５に記載のインターリーバの内少なくとも
一方をターボデコーダの内部インターリーバとし、他方
を内部デインターリーバとするターボデコーダをその特
徴としている。
【００３９】請求項１８に記載された本発明は、請求項
１〜１３のいずれかに記載のインターリービング順序発
生器出力を、データが蓄積されたデュアルポートメモリ
の読み出し用アドレス信号として、前記データ内容の読
み出しを行い、予め決められた値で遅延を施した該アド
レス信号を書き込み用アドレス信号としてデータ内容の
書き込みを行うことによりターボデコーダの内部インタ
ーリーバと内部デインターリーバを同時に実現したター
ボデコーダをその特徴としている。
【００４０】本発明によれば、各種のマルチメディアサ
ービスに対応した移動体通信システムにおいて、ターボ
デコーダに用いられている素数体を用いたインターリー
バで多様なインターリーブ長に回路規模の増大を招くこ
となく対応することができ、また、インターリービング
順序発生器、インターリーバ、ターボエンコーダ並びに
ターボデコーダにおいて、少ないインターリーバ用ＲＡ
Ｍ容量で実現することができ、更に、インターフェース
にかかる負担が少なくなるので、可変レート機能を有し
たマルチメディアサービスであっても転送レートに容易
に追随することが出来るようになる。
【００４１】
【発明の実施の形態】次に、本発明の実施形態について
図面を参照しながら説明する。
【００４２】図１３は、本発明のインターリービング順
序発生器を用いたターボ符号器（ターボエンコーダ）の
実施形態を示すブロック構成図である。図１３に示すタ
ーボエンコーダの動作については後述するが、このター
ボエンコーダと図１５に示す従来のターボエンコーダと
の主な差は、インターリーバ１５０１にある。
【００４３】即ち、従来のインターリーバは図１７に示
す様に、インターリービング順序を蓄積した大規模なＲ
ＡＭ１７０２を必要としていた。これに対し図１３に示
す実施形態においては、インターリービング順序発生器
１３０１を用いることにより、インターリービング順序
を蓄積した大規模なＲＡＭを使うことなく素数インター
リーバを実現したことを特徴としている。
【００４４】本発明で採用しているインターリービング
方法も、基本的には上記文献に記載の素数インターリー
バと同様であるが、本発明においては、従来の様に予め
Ui(j)を計算してＲＡＭ等に転送しておくのではなく、
実時間でUi(j)を発生してインターリーブ処理を行う構
成としたことをその特徴としており、そのため、従来必
要としていた大規模ＲＡＭを不要とすることができる。
以下その方法を説明する。
【００４５】先ず、上記（１）式より、 s(0)=1 s(1)=ν mod p s(2)=ν^2 mod p : s(j)=ν^j mod p となる。なお、ν^j≡νjである。上式におけるνは原
始元であるから、mod p上で繰り返し乗算処理すること
により、mod p上で構成される有限体の全ての要素を網
羅することになる。
【００４６】この結果を（２）式に適用すると、 Ui(j)=s{[j・ri]mod(p-1)}=[ν^{[j・ri]mod(p-1)}]mod
p ここで、 [j・ri]mod(p-1)=j・ri-n・(p-1) と置き換えると、 Ui(j)=[ν^{j・ri-n・(p-1)}]mod p=(ν^ri)^j・(ν^(p-1))^(-n) mod p ={(ν^ri)^j mod p}・{(ν^(p-1))^(-n) mod p} mod p ここでFermat_s Theoremより全ての要素ａに対して a^(p-1)≡1 (mod p)，where p:prime が成り立つから、(ν^(p-1))^(-n) mod p=1 従って上式は、 Ui(j)=(ν^ri)^j mod p--------------(3) となる。
【００４７】ここで上述よりrT(i)=qiであり、Ｒ＝２０
の場合における前記行間交錯パターン Pat1:{T(0),T(1),・・・,T(R-1)}={19,9,14,4,0,2,5,7,
12,18,10,8,13,17,3,1,16,6,15,11} を例にとって説明すると、０行目（ｉ＝０）にくる行位
置はＴ（０）＝１９行目でq0(=r19)がその行の値として
選ばれる。同様に１行目（ｉ＝１）にはＴ（１）＝９行
目が来てq1(=r9)がその行の値として選ばれる。
【００４８】この様に各行のｒｉが異なる値に設定さ
れ、その結果、（３）式の(ν^ri)が各行で異なる値と
なり、各行における行内順序入れ替えが行毎に異なり、
ランダム化される事になるのである。また、rT(i)=qiで
与えられるｑｉは上述より（ｐ−１）と互いに素なる関
係で選ばれている。νは原始元であるからｐを法として
その位数はｐ−１である。
【００４９】このｐを法として構成される集合の任意の
要素をａとするとｐ−１がmod pでの最大の位数である
から、 a^(n・(p-1))=1 (mod p) なる関係が成り立つ。
【００５０】従って、（３）式を (ν^ri)^j=1 (mod p) とする為の条件は ri・j=n・(p-1) となり、(p-1)|ri・jとなることが必要となる。
【００５１】ところが、ｒｉと（ｐ−１）は互いに素で
あるから、ｒｉの中に（ｐ−１）を構成する因数は存在
せず、結局(p-1)|jとなること即ち、(ν^ri)の位数が
（ｐ−１）であることを示しており(ν^ri)もｐを法と
して原始元であることに他ならない。
【００５２】従って、 Ui(j)= (ν^ri)^j mod p where j=0,1,2,・・・,(p
-2). は各行で異なる原始元(ν^ri)を乗数とする線形合同法
の一種である乗算合同法によるランダム系列発生アルゴ
リズムを構成していることに他ならない。(ν^ri)はｐ
を法とする素体の原始元であるから、その羃乗の形で表
せる(ν^ri)^jは素体の全ての要素を網羅し、インター
リーバに必要な一対一の写像関係を維持出来る様になっ
ている。
【００５３】即ちこのことは、（３）式における(ν^
ri)を乗数として逐次乗算することにより（１）式 s(j)=[ν・s(j-1)]mod p, j=1,2,・・・(p-2).and s(0)
=1. によって生成されるテーブルを持たなくともUi(j)が得
られることを示している。
【００５４】例えば、データ長ｋ＝５１１４ビットの場
合でみると、二次元配列の行数２０に対して素数で表せ
る列数ｐは、５１１４／２０＝２５５．７で最も近い素
数ｐ＝２５７が列数となる。これだけで比較したとして
も、 s(j)=[ν・s(j-1)]mod p, j=1,2,・・・(p-2). and s
(0)=1. によって生成されるテーブルは２５７個必要になるのに
対して、本発明では (ν^ri) mod p, i=0,・・・,19 の２０個で済むことになる。即ち、メモリを１０分の１
以下に削減することが可能になる。
【００５５】上記より分かる様に、本発明は行数が同じ
であればデータ長が長いほど効果がある。一方、ターボ
符号にはインターリーバ利得（interleaver gain）と呼
ばれる特徴があり、データ長が長ければ長い程高い符号
化利得を得られる。即ち本発明はターボ符号に適した方
法といえる。尚以下の実施例では解説のし易さから短い
データ長を例にとって説明しているが、データ長は任意
の長さを採り得る。
【００５６】図１は、本発明のインターリービング順序
発生器において、上記（３）式のUi(j)を生成するブロ
ックである、(ν^q0)^j (mod p)〜(ν^qR-1)^j (mod p)
生成部の第１の実施形態を示すブロック図である。本実
施例ではデータ長Ｋ＝２５７の場合を示しており、二次
元配列は素数ｐ＝１３、Ｒ＝２０によって表わされる。
【００５７】上述の説明で用いている(ν^ri)入れ替え
後の０行目を見ると(ν^r19)=(ν^q0)となる。同様に入
れ替え後の１行目を見ると、(ν^r9)=(ν^q1)となる。
即ち入れ替え後のｉ＝０〜１９行目に対して(ν^rT(i))
=(ν^qi)となる。これは、入れ替え後の行番号ｉに対し
ての乗数を(ν^qi)とすればよいことを示している。
【００５８】但しここで注意を要するのは、この関係は
行内部で成り立つ関係であって、行入れ替え前の行位置
を加算する必要がある事を忘れてはならない。この場
合、Ｔ（ｉ）行からｉ行へ入れ替えられたのであるか
ら、列の数ｐ＝１３とすると、ｐ×Ｔ（ｉ）を加算する
必要がある。
【００５９】図１を見ると乗数ν^q0,ν^q1,ν^q2,・・
・ν^qR-1 (mod p)を格納するレジスタ１０１にセレク
タ１０４を介して有限体上の高速乗算器１０３が接続さ
れている。この乗算器出力はセレクタ１０５を介して乗
算結果を一次保存するレジスタ１０２に接続されてい
る。レジスタ１０２の出力はセレクタ１０６を介して出
力されるとともに前記乗算器１０３のもう一つの入力へ
接続されている。
【００６０】セレクタ１０４、１０５、及び１０６はそ
れぞれ連動して選択するように制御されており、それぞ
れ行番号ｉ＝０〜Ｒ−１に対応してセレクタ１０４はν
^q0 (mod p)〜ν^qR-1 (mod p)を、セレクタ１０５と１
０６は(ν^q0)^j (mod p)〜(ν^qR-1)^j (mod p)を選択
する様になっている。
【００６１】尚上記セレクタをアドレス制御に置き換
え、上記レジスタをＲＡＭに置き換えて同様の構成を実
現することも可能である。以下、図１を参照しながら本
発明のインターリービング順序発生動作について説明す
る。
【００６２】先ず第０の順序入れ替え時の動作を説明す
る。レジスタ１０２の初期値は全て‘１’にプリセット
される構成になっている。ｊ＝０に相当する第０の順序
入れ替えからｊ＝１に相当する第１の順序入れ替えの遷
移時は、セレクタ１０６が選択した値は全て‘１’であ
る。この値が乗算器１０３の入力の一方に入ると同時に
出力端１０７から出力される。即ちｊ＝０に相当する第
０順序入れ替えに当たっては出力端１０７の値は全て
‘１’となる。
【００６３】この時、セレクタ１０４はν^q0 (mod p)
〜ν^qR-1 (mod p)を順次選択していく。従って乗算器
１０３の出力はν^q0 (mod p)〜ν^qR-1 (mod p)とな
り、連動して動作するセレクタ１０５によってレジスタ
１０２には、ν^q0 (mod p)〜ν^qR-1 (mod p)が初期値
‘１’に代わって順次更新されることになる。
【００６４】次にｊ＝１に相当する第１の入れ替えにあ
たっては、セレクタ１０６が選択する値はν^q0 (mod
p)〜ν^qR-1 (mod p)である。この値が乗算器１０３の
入力の一方に入ると同時にこのν^q0 (mod p)〜ν^qR-1
(mod p)が出力端１０７から送出される。
【００６５】この時セレクタ１０４はν^q0 (mod p)〜
ν^qR-1 (mod p)を順次選択してくから、乗算器１０３
の出力は(ν^q0)^2 (mod p)〜(ν^qR-1)^2 (mod p)とな
り、連動して動作するセレクタ１０５によってレジスタ
１０２には、(ν^q0)^2 (mod p)〜(ν^qR-1)^2 (mod p)
が入力され、ν^q0 (mod p)〜ν^qR-1 (mod p)に代わっ
て順次更新されることになる。
【００６６】同様に動作を進めていくと、第ｊの入れ替
えにあたっては、セレクタ１０６が選択する値は(ν^
q0)^j (mod p)〜(ν^qR-1)^j (mod p)である。この値が
乗算器１０３の入力の一方に入ると同時にこの(ν^q0)^
j (mod p)〜(ν^qR-1)^j (mod p)が出力端１０７から送
出される。この時セレクタ１０４はν^q0 (mod p)〜ν^
qR-1 (mod p)を順次選択してくから、乗算器１０３の出
力は(ν^q0)^(j+1) (mod p)〜(ν^qR-1)^(j+1) (mod p)
となり、連動して動作するセレクタ１０５によってレジ
スタ１０２には、(ν^q0)^(j+1) (mod p)〜(ν^qR-1)^
(j+1) (mod p)が入力され、(ν^q0)^j (mod p)〜(ν^q
R-1)^j (mod p)に代わって順次更新されることになる。
【００６７】この様にして生成された(ν^q0)^j (mod
p)〜(ν^qR-1)^j (mod p)は（３）式のUi(j)=(ν^ri)^j
mod pにおいて、行間入れ替えを行った後の二次元配列
の列方向に向かって読み出した値に他ならない。
【００６８】従って、既に説明したように行入れ替え前
の行位置を加算する必要がある。即ち、Ｔ（ｉ）行から
ｉ行へ入れ替えられたとすると、ｐ×Ｔ（ｉ）を加算す
る必要がある。
【００６９】図２は、本発明のインターリービング順序
発生器の第１実施形態を示すブロック図である。
【００７０】同図において、２０１は、上記(ν^q0)^j
(mod p)〜(ν^qR-1)^j (mod p) 生成部である。また２
０５は、ブロック入れ替えパターンＴ（ｉ）が予め記憶
されたテーブルであり、行の更新に合わせてＴ（ｉ），
（ｉ＝０〜Ｒ−１）を出力する。
【００７１】セレクタ２０４はｊ＝０〜ｐ−２の間は
(ν^q0)^j (mod p)〜(ν^qR-1)^j (mod p) 生成部２０
１を選択しているが、最後のｊ＝ｐ−１になった時、零
を出力する零出力部２０２を選択するように動作する。
従って、最後の列についてはｐ×Ｔ（ｉ）におけるｉ＝
０〜Ｒ−１の値がインターリービング順序出力として出
力端２０９より送出される。
【００７２】二次元配列の列数を設定する列数設定部２
０６の設定値は本実施例の場合ｐとなっており、乗算器
２０７によってｐ×Ｔ（ｉ）が生成される。この値と上
述のセレクタ２０４によって選ばれた値が加算器２０８
によって加えられる。
【００７３】(ν^q0)^j (mod p)〜(ν^qR-1)^j (mod p)
生成部２０１のｉ＝０時の値(ν^q0)^j (mod p)からｉ
＝Ｒ−１時の値(ν^qR-1)^j (mod p)への各遷移タイミ
ングは、テーブル２０５がブロック入れ替えパターンＴ
（ｉ）をｉ＝０からｉ＝Ｒ−１まで出力する各遷移タイ
ミングと同期しており、その結果加算器２０８の出力は
行間入れ替えを行った後のUi(j)=(ν^ri)^j mod pによ
る二次元配列を列方向に向かって読み出した値となる。
【００７４】次に、データ長Ｋ＝２８０の場合を説明す
る。二次元配列の行数Ｒを２０とする。２８０／２０＝
１４であるからそれ以上で最も近い素数を選ぶところで
あるが、列数Ｃ＝ｐ＋１として素数ｐ＝１３でも二次元
配列を構成することが出来る。そこで、１４×２０の二
次元配列への適用を考える。Ｃ＝ｐ＋１の場合も原始元
を使用することに変わりはない。票数が１３の有限体上
の原始元は２である。この原始元ν＝２を用いて行内順
序入れ替えを行う為の式を以下に示す。
【００７５】行内順序入れ替えを行う為の式は、 Ui(j)=(ν^ri)^j mod p where， j=0,1,2,・・・,(p-
2)， となり、上式も既に説明した列数をｐとした場合と同様
の理由から導き出せる。以下、Ｃ＝ｐ＋１の場合の本発
明のインターリービング順序発生器について説明する。
【００７６】前述のＣ＝ｐの場合と同様に入れ替え後の
ｉ＝０〜１９行目に対して(ν^rT(i ))=(ν^qi)となるか
ら、入れ替え後の行番号ｉに対しての乗数を(ν^qi)と
すればよい。Ｔ（ｉ）行からｉ行へ入れ替えられたので
あるから、列の数ｐ＋１＝１３＋１＝１４として、（ｐ
＋１）×Ｔ（ｉ）を加算することが必要なことも同様で
ある。
【００７７】この処理は図２のインターリービング順序
発生器で行われる。同図において、図１で生成される
(ν^q0)^j (mod p)〜(ν^qR-1)^j (mod p)は、Ｃ＝ｐ＋
１の場合もＣ＝ｐの場合と同様にｉ＝０〜ｐ−２におい
て同じ処理で実現出来ることになる。セレクタ２０４は
ｊ＝０〜ｐ−２の間(ν^q0)^j (mod p)〜(ν^qR-1)^j
(mod p)生成部２０１を選択しているが、ｊ＝ｐ−１に
なった時、零出力部２０２を選択する様に動作する。従
ってこの時はテーブル２０５のブロック入れ替えパター
ンＴ（ｉ）と列数設定部２０６の設定値Ｃ＝ｐ＋１とを
乗算器２０７により乗算した結果が加算器２０８を通し
て出力端２０９に出力されることになる。
【００７８】最後のｊ＝ｐになった時、セレクタ２０４
はｐ設定部２０３の設定値ｐを選択するように動作す
る。従って、最後の列については（ｐ＋１）×Ｔ（ｉ）
におけるｉ＝０〜Ｒ−１の値とｐの和がインターリービ
ング順序出力として２０９より送出される。ここで、テ
ーブル２０５は、行の更新に合わせてブロック入れ替え
パターンＴ（ｉ）、ｉ＝０〜Ｒ−１を出力する。
【００７９】この場合、列数設定部２０６は二次元配列
の列数設定値をｐ＋１に設定しており、乗算器２０７に
よって（ｐ＋１）×Ｔ（ｉ）が生成され、この値と上述
のセレクタ２０４によって選択された値が加算器２０８
によって加えられる。
【００８０】(ν^q0)^j (mod p)〜(ν^qR-1)^j (mod p)
生成部２０１のｉ＝０時の値 (ν^q0)^j (mod p)からｉ＝Ｒ−１時の値(ν^qR-1)^j
(mod p)への各遷移タイミングは、２０５のＴ（ｉ）で
ｉ＝０からｉ＝Ｒ−１を出力する遷移タイミングと同期
しており、その結果加算器２０８の出力は行間入れ替え
を行った後のUi(j)=(ν^ri)^j mod pによる二次元配列
を列方向に向かって読み出した値となる関係はＣ＝ｐの
場合と同様である。
【００８１】次に、データ長Ｋ＝３２０の場合の例を説
明する。二次元配列の行数Ｒを２０とする。３２０／２
０＝１６であるから、それ以上で最も近い素数ｐ＝１７
となる。しかし列数Ｃ＝ｐ−１＝１６行としても二次元
配列を構成することが出来る。そこで、１６×２０の二
次元配列への適用を考える。ｐ−１の場合も原始元を使
用することに代わりはない。票数が１７の有限体上の原
始元は３である。
【００８２】この原始元ν＝３を用いて行内順序入れ替
えを行う為の式を以下に示す。 Ui(j)=(ν^ri)^j mod p where， j=0,1,2,・・・,(p-
2)， 上式は既に説明した列数をｐとした場合と同様の理由か
ら導き出せる。
【００８３】以下、図１を参照しながら本発明のインタ
ーリービング順序発生器をＣ＝ｐ−１に適用した場合に
ついて説明する。前述のＣ＝ｐの場合と同様に入れ替え
後のｉ＝０〜１９行目に対して(ν^rT(i))=(ν^qi)とな
るから、入れ替え後の行番号ｉに対しての乗数を(ν^
qi)とすればよい。Ｔ（ｉ）行からｉ行へ入れ替えられ
たのであるから、列の数ｐ−１＝１７−１＝１６とし
て、（ｐ−１）×Ｔ（ｉ）を加算することが必要なこと
も同様である。
【００８４】この処理は図２のインターリービング順序
発生器で行われている。従って、図１で生成される (ν^q0)^j (mod p)〜(ν^qR-1)^j (mod p) はＣ＝ｐの場合と同様にｉ＝０〜ｐ−２においてＣ＝ｐ
−１の場合も同じ処理で実現出来ることになる。ただし
Ｃ＝ｐの場合には、ｉ＝ｐ−１になった時零出力部２０
２を選択する様に動作するが、Ｃ＝ｐ−１の場合にはｉ
＝０〜ｐ−２迄であるので、セレクタ２０４は(ν^q0)^
j (mod p)〜(ν^qR-1)^j (mod p)生成部２０１を選択し
たままであり、零出力部２０２やｐ出力部２０３を選択
することはない。またＣ＝ｐ−１の場合、零出力部２０
２の選択が無い為、順序入れ替えパターンが１〜Ｃとな
る。そこで、入れ替えパターンを０〜Ｃ−１に合わせる
為に発生した値に対し１を減算するする構成も可能であ
る。
【００８５】図３は、Ｃ＝ｐ−１の場合におけるインタ
ーリービング順序発生器の構成例を示すブロック図であ
る。Ｃ＝ｐ−１の場合であるから、セレクタ２０４に相
当する動作は必要ない。
【００８６】(ν^q0)^j (mod p)〜(ν^qR-1)^j (mod p)
生成部３０１が直接加算器３０８に入力される。この加
算器３０８には減算の為に−１の値を出力する定数発生
部３１０から−１が入力されている。また、列数設定部
３０６からの二次元配列の列数ｐ−１とテーブル３０５
のブロック入れ替えパターンＴ（ｉ）が乗算器３０７で
掛け算され、その結果の（ｐ−１）×Ｔ（ｉ）が加算器
３０８に入力される。これらの加算結果がインターリー
ビング順序出力として出力端３０９より送出される。
【００８７】図４は、本発明のインターリービング順序
発生器において、上記（３）式のUi(j)を生成するブロ
ックである、(ν^q0)^j (mod p)〜(ν^qR-1)^j (mod p)
生成部の第２の実施形態を示すブロック図である。
【００８８】インターリービング順序発生器からの出力
信号がインターリーバ対象範囲を超えた場合、その信号
をスキップすることになるが、本実施形態では、そのよ
うなスキップが生じた場合であっても淀みなく信号を発
生させるために、上述した有限体の高速乗算器を二つ用
意している。
【００８９】図４において、図１における乗数ν^q0,ν
^q1,ν^q2,・・・ν^qR-1 (mod p)を格納するレジスタ
１０１が二分割され４０１と４１１となっているがトー
タルの容量は図１の場合と変わらない。分割方法として
は色々な方法が可能であるが、ここでは乗数ν^q0,ν^q
2,ν^q4,・・・(mod p)を格納する偶数用レジスタ４０
１と乗数ν^q1,ν^q3,ν^q5,・・・(mod p)を格納する
奇数用レジスタ４１１に分割した例について説明する。
【００９０】有限体上の高速乗算器は４０３と４１３の
二つであり、それぞれセレクタ４０４及び４１４を通じ
て乗数が格納されているレジスタから一方の乗算器入力
を得る様になっている。この乗算器出力はそれぞれセレ
クタ４０５及び４１５を介して乗算結果を一時保存する
するレジスタ４０２及び４１２に接続されている。
【００９１】レジスタ４０２、４１２の出力は、それぞ
れセレクタ４０６、４１６を介して出力端４０７および
４１７へ出力されるとともに前記乗算器４０３及び４１
３のもう一つの入力へ接続されている。セレクタ４０
４、４０５及び４０６とセレクタ４１４、４１５及び４
１６はそれぞれ連動して選択動作を行う様に制御されて
おり、その結果図１で説明したものと同じ計算結果を偶
数と奇数に対して同時に得ることが出来る。即ち(ν^
q0)^j,(ν^q2)^j,・・・(mod p)と(ν^q1)^j,(ν^q3)^
j,・・・(mod p)が同時に得られる。
【００９２】尚、セレクタをアドレス制御に置き換え、
更にデュアルポートＲＡＭにより偶数に相当するアクセ
スと奇数に相当するアクセスを同時に実行する様に構成
し、一つのＲＡＭで二つのレジスタと同じ動作を実現す
る様に構成することも可能である。
【００９３】図５〜図６は、本発明のインターリービン
グ順序発生器の第２実施形態を示すブロック図である。
【００９４】本実施形態は、図４に示す二つに分割され
た(ν^q0)^j (mod p)〜(ν^qR-1)^j (mod p)生成部を備
えることにより、インターリーバ対象範囲を超える信号
のスキップを行うように構成されており、図５に示すブ
ロックで図２に相当する列数×ブロック入れ替えパター
ンＴ（ｉ）の加算処理が行われ、図６に示すブロックで
インターリーバ対象範囲を超える信号のスキップ動作が
実行される。
【００９５】図５において、(ν^q0)^j (mod p)〜(ν^q
R-1)^j (mod p)生成部は、(ν^q0)^j,(ν^q2)^j,・・・
(mod p)生成部５０１と、(ν^q1)^j,(ν^q3)^j,・・・
(mod p)生成部５１１とに分割されているが、これらの
基本的な動作は図２の、(ν^q0)^j (mod p)〜(ν^qR-1)
^j (mod p)生成部の動作と同様であるのでその詳細動作
説明は省略する。
【００９６】列数設定部５０６とブロック入れ替えパタ
ーンＴ（ｉ）発生部５０５は偶数と奇数で共用できるの
で一つで構成し、加算器５０８によって偶数に対応する
インターリービング順序を偶数出力端５０９から出力
し、加算器５１８によって奇数に対応するインターリー
ビング順序を奇数出力端５１９から出力している。
【００９７】これらのインターリービング順序を表す信
号に対しインターリーバ対象範囲を超える信号をスキッ
プするのが図６のブロックである。同図において偶数に
対応するインターリービング順序信号が６０２から、奇
数に対応するインターリービング順序信号が６０１から
入力する。これらの信号はそれぞれコンパレータ６０４
と６０５でトータルビット数６０７と比較され、このト
ータルビット数以上のものがインターリーバ範囲外とし
てスキップされる。
【００９８】この様にして生成されたインターリーバ範
囲内のインターリービング順序信号は切り替えスイッチ
６０８によって元の順番に並び替えられＦＩＦＯ６０９
に入力される。ＦＩＦＯの内容がいっぱいになるとＦＩ
ＦＯ６０９からはバッファフル（BUFFER FULL）信号が
出力され、特に図示していないが、このバッファフル信
号が各ブロックに対するホルト（HALT）信号６１０とな
って各ブロックの動作が一時停止する。
【００９９】最終的なインターリービング順序出力がＦ
ＩＦＯ６０９より読み出され、信号が端子６１１から出
力されると、ホルト（HALT）信号が解除され各ブロック
の動作が再開される。即ち、ＦＩＦＯ６０９のバッファ
リング機能によってインターリービング順序出力６１１
は淀みなく信号を発生することが出来る。
【０１００】図７は、図１の有限体上の乗算器１０３
や、図４の有限体上の乗算器４０３及び４１３の構成例
を示すブロック図である。本実施例の有限体上の乗算器
は、乗算７０１とモジュロー演算７０２とからなる二つ
の部分から構成される。モジュロー演算７０２は、図８
に示す比較減算回路８０１によって構成され、図９に示
すような演算９０１を実行する。
【０１０１】図９の演算９０１は、乗算器７０１の演算
結果がバイナリーで１０１００１０１１０００００１１
であった時、ｐ＝１００１００１１でモジュローを取る
例を示している。先ず上位８ビットで比較減算される
が、これは比較減算回路８０１の構成で実現出来る。上
位ビットＭＳＢで比較結果を判断してｐ以上の値ならば
減算した値を出力する。同様の処理を１ビットずつシフ
トしながら最終的にモジュロー演算結果を得ることが出
来る。
【０１０２】以上、本実施形態のインターリービング順
序発生器について説明したが、次に、このインターリー
ビング順序発生器を用いて実際にデータの順序入れ替え
を行う処理について説明する。
【０１０３】図１０は、ＲＡＭに蓄積されたデータの順
序入れ替えを行うことによりインターリービング処理を
行う方法である。インターリービング順序発生器１００
１からの信号をＲＡＭ１００２のアドレス信号としてデ
ータを読み出すことによりインターリービングを行う。
例えばインターリービング順序発生器から０，８，４，
１２，２，・・・・７，１５という系列がＲＡＭ１００
２の読み出しアドレス（RD Adr）に入力したとすると、
アドレス順に並べられて蓄積されているデータの０番目
のデータ、８番目のデータ、・・・・がＲＡＭ１００２
から出力され順序入れ替えが行われる。
【０１０４】図１１は、書き込みによりデインターリー
ビングを行う方法である。図１０の読み出しによるイン
ターリービングと同様にインターリービング順序発生器
１１０１からの信号はＲＡＭ１１０２のアドレスとして
入力している。図１０と異なる点はこのアドレス信号は
書き込み用アドレスであり、デインターリービング後の
データはこのＲＡＭ１１０２に蓄積されることになる。
【０１０５】例えば上述のインターリーブされたデータ
が０番目のデータ、８番目のデータ、・・・の順でＲＡ
Ｍ１１０２に入力したとする。インターリービング順序
発生器１１０１からは図１０と同じ０，８，４，１２，
２，・・・，７，１５という系列がＲＡＭ１１０２の書
き込みアドレス（WR Adr）に入力したとする。この結
果、ＲＡＭ１１０２には当初の順列に復元して、アドレ
ス０，１，２，・・・に対し、０番目のデータ、１番目
のデータ、２番目のデータ、・・・の順に復元され、デ
インターリーブが実行される。
【０１０６】尚、デインターリーブもインターリーブも
パターンによって入れ替え可能であり、一方がインター
リーブと呼ぶならばもう一方がデインターリーブに、逆
に一方をデインターリーブと呼ぶならばもう一方はイン
ターリーブとなる。この様に同じインターリービング順
序発生器を用いてインターリーブもデインターリーブも
実現出来る。
【０１０７】図１２は、この関係を用いてインターリー
ブとデインターリーブを同時に一つのインターリービン
グ順序発生器１２０１で実現したものであり、後述する
ターボデコーダの外部情報系列と事前情報系列（アプリ
オリ）の入れ替え時に用いられるものである。
【０１０８】同図において、デュアルポートＲＡＭ１２
０２にはアドレス順に受信シンボルに対応したアプリオ
リデータが蓄積されている。インターリービングが行わ
れた更新期間になるとインターリービング順序発生器１
２０１からインターリービングパターンに応じて０，
８，４，１２，２，・・・，７，１５といった系列がＲ
ＡＭ１２０２の読み出しアドレスに入力される。これに
応じてＲＡＭ１２０２からは０番目のデータ、８番目の
データ、・・・が出力される。
【０１０９】このインターリーブされたデータは、後述
するターボデコーダで処理されたあと元のデータ順序に
戻すデインターリーブが必要になる。そこで、遅延器１
２０３が挿入されターボデコーダの処理時間分遅らせて
デインターリーブ処理が行われる構成になっている。
【０１１０】例えば、処理されたデータが０番目のデー
タ、８番目のデータ、・・・の順でＲＡＭ１２０２に入
力したとする。インターリービング順序発生器１２０１
から遅延器１２０３を介した書き込み用アドレス信号は
０，８，４，１２，２，・・・，７，１５となってＲＡ
Ｍ１２０２にはアドレス０，１，２，・・・に対し、０
番目のデータ、１番目のデータ、２番目のデータ、・・
・の順に復元されデインターリーブが実行される。
【０１１１】図１３は、以上説明したインターリービン
グ順序発生器１３０１とそれを用いてインターリーブ処
理を行う為のデュアルポートＲＡＭ１３０３を具備した
本発明のターボエンコーダの実施形態を示すブロック図
である。
【０１１２】本実施形態のターボエンコーダも、図１５
に示す従来のターボエンコーダと同様に、２つのコンポ
ーネントエンコーダ１３０４と１３０５を有しており、
コンポーネントエンコーダ１３０４にはインターリーブ
処理を行わない情報系列が入力され、コンポーネントエ
ンコーダ１３０５にはインターリーブ処理された情報系
列が入力される。
【０１１３】そこで、デュアルポートＲＡＭ１３０３の
一方のアドレス入力RD Adr１としてアップカウンタ１３
０２の出力を入力し、もう一方のアドレス入力RD Adr２
としてインターリービング順序発生器１３０１の出力を
入力する。そして、アップカウンタ１３０２からのアド
レス入力RD Adr１により読み出されたデュアルポートＲ
ＡＭ１３０３の情報系列をコンポーネントエンコーダ１
３０４へ入力し、インターリービング順序発生器１３０
１からのアドレス入力RD Adr２により読み出されたデュ
アルポートＲＡＭ１３０３のインターリーブされた情報
系列をコンポーネントエンコーダ１３０５へ入力する。
【０１１４】図１４は、上述のインターリービング順序
発生器１４０２とそれを用いてインターリーブ処理及び
デインターリーブ処理を行う為のデュアルポートＲＡＭ
１４０７及び１４０６を具備した本発明のターボデコー
ダの実施形態を示すブロック図である。
【０１１５】情報系列が蓄積されているデュアルポート
ＲＡＭ１４０６の読み出し用アドレスにはアップカウン
タ１４０１またはインターリービング順序発生器１４０
２が選択スイッチ１４０３を介して接続されている。タ
ーボデコーディングの各イタレーション処理においてイ
ンターリーブを行わない処理に対応したパリティビット
１によるデコードとインターリーブを施した処理に対応
したパリティビット２によるデコードが存在する。選択
スイッチ１４０３と１４０４はそれを切り替える為のス
イッチであり、ハーフイタレーションに対して奇数回目
か偶数回目かによって切り替え信号１４０５により制御
されている。
【０１１６】インターリーブを伴わない処理において
は、選択スイッチ１４０３はアップカウンタ１４０１を
選択し、選択スイッチ１４０４はパリティビット１を選
択する。
【０１１７】従って、情報系列が蓄積されているデュア
ルポートＲＡＭ１４０６の読み出しアドレスにアップカ
ウンタ１４０１が接続されることになるので、デュアル
ポートＲＡＭ１４０６からはインターリービングのされ
ていない情報系列が出力される。同時にデュアルポート
ＲＡＭ１４０７の読み込みアドレスにもスイッチ１４０
３を介してアップカウンタ１４０１が接続されることに
なるので、デュアルポートＲＡＭ１４０７からもインタ
ーリービングのされていないアプリオリが出力される。
【０１１８】この二つの信号は加算器１４０８によって
加え合わされ軟入力軟出力復号器（ＳＩＳＯ）１４１０
に入力される。ＳＩＳＯ１４１０は、ＭＡＰ復号を対数
上で行う所謂ＬｏｇＭＡＰあるいはＭａｘ−ＬｏｇＭＡ
Ｐで構成されており、加算器１４０８による加算処理は
確率演算における乗算に相当する。
【０１１９】この加算器１４０８の演算結果とスイッチ
１４０４にて選択されたパリティビット１によってＭＡ
Ｐ演算が実行され、その結果から遅延器１４１１でタイ
ミングを合わせた加算値が加算器１４１２で減算され次
回のアプリオリとしてデュアルポートＲＡＭ１４０７に
入力される。デュアルポートＲＡＭ１４０７の書き込み
用アドレスには遅延器１４０９を介して読み出し用アド
レスと同じものがタイミングを合わせて入力されている
ので情報系列のシンボル位置に対応したアドレスにアプ
リオリデータが蓄積されることになる。
【０１２０】次に、ハーフイタレーションのインターリ
ーブを伴う処理になると、選択スイッチ１４０３はイン
ターリービング順序発生器１４０２を選択し、選択スイ
ッチ１４０４はパリティビット２を選択する。
【０１２１】従って、情報系列が蓄積されているデュア
ルポートＲＡＭ１４０６の読み出しアドレスにインター
リービング順序発生器１４０２が接続されることになる
ので、デュアルポートＲＡＭ１４０６からはインターリ
ービングがなされた情報系列が出力される。同時にデュ
アルポートＲＡＭ１４０７の読み込みアドレスにもスイ
ッチ１４０３を介してインターリービング順序発生器１
４０２が接続されることになるので、デュアルポートＲ
ＡＭ１４０７からもインターリービングがなされたアプ
リオリが出力される。
【０１２２】この二つの信号は加算器１４０８によって
加え合わされ軟入力軟出力復号器（ＳＩＳＯ）１４１０
に入力される。加算器１４０８による加算処理は確率演
算における乗算に相当する。
【０１２３】この加算器１４０８の演算結果とスイッチ
１４０４にて選択されたパリティピット２によってＭＡ
Ｐ演算が実行され、その結果から遅延器１４１１でタイ
ミングを合わせた加算値が加算器１４１２で減算され次
回のアプリオリとしてデュアルポートＲＡＭ１４０７に
入力される。デュアルポートＲＡＭ１４０７の書き込み
用アドレスには遅延器１４０９を介して読み出し用アド
レスと同じものがタイミングを合わせて入力されている
ので元のアドレス位置にアプリオリデータが蓄積される
ことになる。即ちデインターリーブが施されたことにな
る。
【０１２４】このイタレーション処理によって復号性能
を飛躍的に向上させるのがターボデコーダの特徴であ
り、最終的に判定器１４１３により硬判定がなされ、出
力端１４１４より復号データが出力される。
【０１２５】
【発明の効果】本発明によれば、各種のマルチメディア
サービスにおいて、多種類のインターリービングパター
ンを用意する必要がある場合であっても、そのために膨
大なメモリ容量を必要とすることなく対応することがで
きる。
【０１２６】また、例えば８イタレーション等の構成で
２Ｍｂｐｓ以上の受信データ系列の復号を行う場合であ
っても、生成されたインターリービングパターンを一度
高速メモリに蓄える為の高速なメモリ容量を必要とする
ことなく、更に、生成されたパターンを実際に処理を行
っているターボデコーダ内のインターリービング用ＲＡ
Ｍに転送する必要がある場合であっても、そのインター
フェースがボトルネックとなる様な大量の転送データ量
を必要とすることなく対応することができる。
【０１２７】更に、可変レート機能を持たせた場合、頻
繁にインターリーブ長の変更が生じるが、そのような場
合であっても、インターフェース上のボトルネックを助
長する様なことがない最小限のパラメータ転送で実現出
来、マルチメディアサービスにおける転送レートに追随
出来ないといった問題を解消したインターリービング順
序発生器、インターリーバ、ターボエンコーダ及びター
ボデコーダを提供することが出来る。
【図面の簡単な説明】
【図１】本発明のインターリービング順序発生器の内、
(ν^q0)^j (mod p)〜(ν^qR-1)^j (mod p)の生成ブロッ
クを示した図である。
【図２】本発明のインターリービング順序発生器の内、
行位置の加算を行ってインターリービング順序を生成す
るブロック図である。
【図３】列数Ｃ＝ｐ−１の場合であって、減算により入
れ替えパターンを０〜Ｃ−１とした場合のインターリー
ビング順序を生成するブロック図である。
【図４】有限体上の高速乗算器を二つ用意してスキップ
しても淀み無く(ν^q0)^j (modp)〜(ν^qR-1)^j (mod
p)を生成するブロック図である。
【図５】スキップしても淀み無くインターリービング順
序を発生するブロックの内、行位置の加算を行ってイン
ターリービング順序を生成するブロック図である。
【図６】インターリービング順序を表す信号に対し、イ
ンターリーバ対象範囲を超える信号をスキップするブロ
ック図である。
【図７】有限体上の高速乗算器を示す図である。
【図８】モジュロー演算の構成要素を示す図である。
【図９】モジュロー演算の動作を説明した図である。
【図１０】読み出しによるインターリービング処理を表
した図である。
【図１１】書き込みによるデインターリービング処理を
表した図である。
【図１２】デュアルポートＲＡＭから読み出すことによ
るインターリービング処理と書き込みによるデインター
リービングを同時に行った図である。
【図１３】本発明のインターリービング順序発生器を用
いたターボエンコーダを示す図である。
【図１４】本発明のインターリービング順序発生器を用
いたターボデコーダを示す図である。
【図１５】従来のターボエンコーダの構成例を示す図で
ある。
【図１６】従来のターボデコーダの構成例を示す図であ
る。
【図１７】ＲＡＭに蓄積されたインターリービング順序
によりビット単位で並び替えを行う従来のターボデコー
ダの構成例を示す図である。
【符号の説明】
１０１、１０２ レジスタ １０３ 有限体上の高速乗算器 １０４、１０５、１０６ セレクタ １０７ 出力 ２０１ (ν^q0)^j (mod p)〜(ν^qR-1)^j (mod p)を
生成するブロック ２０２ 零の値を持った定数ブロック ２０３ ｐの値を持った定数ブロック ２０４ セレクタ ２０５ ブロック入れ替えパターンＴ（ｉ） ２０６ 二次元配列の列数を設定するブロック ２０７ 乗算器 ２０８ 加算器 ２０９、 インターリービング順序出力 ３０１ (ν^q0)^j (mod p)〜(ν^qR-1)^j (mod p)を
生成するブロック ３０５ ブロック入れ替えパターンＴ（ｉ） ３０６ 二次元配列の列数ｐ−１をもった定数ブロッ
ク ３０７ 乗算器 ３０８ 加算器 ３０９ インターリービング順序出力 ４０１、４０２ 偶数用レジスタ ４０３ 偶数用乗算器 ４０４、４０５、４０６ セレクタ ４０７ 出力 ４１１、４１２ 奇数用レジスタ ４１３ 奇数用乗算器 ４１４、４１５、４１６ セレクタ ４１７ 出力 ５０１ (ν^q0)^j,(ν^q2)^j,・・・(mod p)を生成
するブロック ５０２ 零の値を持った定数ブロック ５０３ ｐの値を持った定数ブロック ５０４ セレクタ ５０５ ブロック入れ替えパターンＴ（ｉ） ５０６ 二次元配列の列数を設定するブロック ５０７ 乗算器 ５０８ 加算器 ５０９ 偶数に対応するインターリービング順序出力 ５１１ (ν^q1)^j,(ν^q3)^j,・・・(mod p)を生成
するブロック ５１２ 零の値を持った定数ブロック ５１３ ｐの値を持った定数ブロック ５１４ セレクタ ５１７ 乗算器 ５１８ 加算器 ５１９ 奇数に対応するインターリービング順序出力 ６０１ 奇数に対応するインターリービング順序入力 ６０２ 偶数に対応するインターリービング順序入力 ６０３、６０４ コンパレータ ６０５、６０６ スイッチ ６０７ トータルビット数を値として持った定数ブロ
ック ６０８ 切り替えスイッチ ６０９ ＦＩＦＯ ６１０ ホルト（ＨＡＬＴ）信号 ６１１ スキップ後のインターリービング順序出力 ７０１ 乗算器 ７０２ モジュロー演算器 ８０１ 比較減算回路 ９０１ 上位８ビットで比較減算される様子の説明 １００１ インターリービング順序発生器 １００２ ＲＡＭ １１０１ インターリービング順序発生器 １１０２ ＲＡＭ １２０１ インターリービング順序発生器 １２０２ デュアルポートＲＡＭ １２０３ 遅延器 １３０１ インターリービング順序発生器 １３０２ アップカウンタ １３０３ デュアルポートＲＡＭ １３０４ コンポーネントエンコーダ１ １３０５ コンポーネントエンコーダ２ １４０１ アップカウンタ １４０２ インターリービング順序発生器 １４０３、１４０４ 選択スイッチ １４０５ 切り替え信号 １４０６、１４０７ デュアルポートＲＡＭ １４０８ 加算器 １４０９ 遅延器 １４１０ 軟入力軟出力復号器（ＳＩＳＯ） １４１１ 遅延器 １４１２ 加算器（減算器） １４１３ 判定器 １４１４ 復号データ出力 １５０１ インターリーバ １５０２、１５０３ コンポーネントエンコーダ １６０１、１６０２ インターリーバ １６０３、１６０４ 軟入力軟出力デコーダ（復号
器）（ＳＩＳＯ） １６０５ 分離器 １６０６、１６０７ デインターリーバ １６０８ 判定器 １７０１ インターリービングを行うデータ系列 １７０２ インターリービング順序が蓄積されたＲＡ
Ｍ １７０３ インターリービング後のデータ系列

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 データ長を、素数ｐをベースにした長さ
    ｐでＲ個のブロックとし、ｐ−１とは互いに素なるＲ個
    の異なる整数q0,q1,q2,・・・qR-1を生成する手段と、 標数が前記素数ｐの有限体の元を、原始元νに対し前記
    q0,q1,q2,・・・qR-1の冪乗としてそれぞれν^q0,ν^
    q1,ν^q2,・・・ν^qR-1(mod p)のごとく生成し、記憶
    する手段と、 前記ν^q0,ν^q1,ν^q2,・・・ν^qR-1(mod p)を前記有
    限体上でｊ乗してそれぞれ(ν^q0)^j,(ν^q1)^j,(ν^
    q2)^j,・・・(ν^qR-1)^j(mod p)を生成する手段と、 前記ブロックの入れ替えを行う為の予め決められたブロ
    ック入れ替えパターンを生成または記録する手段と、 第０の順序入れ替えにあたっては、前記ブロック入れ替
    えパターンを生成または記録する手段からの出力をｐ倍
    した値に１を順次足し合わせて行い、第ｊの順序入れ替
    えにあたっては、前記ブロック入れ替えパターンを生成
    または記録する手段からの出力をｐ倍した値に前記生成
    した(ν^q0)^j,(ν^q1)^j,(ν^q2)^j,・・・(ν^qR-1)^
    j(mod p)を順次足し合わせる操作を、ｊ＝１〜（ｐ−
    ２）において繰り返す手段と、を備えていることを特徴
    とするインターリービング順序発生器。
  2. 【請求項２】 前記ｊ＝１〜（ｐ−２）の繰り返しに際
    して、前記生成及び記憶したν^q0,ν^q1,ν^q2,・・・
    ν^qR-1(mod p)を順次有限体における高速乗算器に入力
    することによって前記(ν^q0)^j,(ν^q1)^j,(ν^q2)^j,
    ・・・(ν^qR-1)^j(mod p)の値を逐次的に更新する手段
    を有することを特徴とする請求項１に記載のインターリ
    ービング順序発生器。
  3. 【請求項３】 前記ｊ＝ｐ−１において前記(ν^q0)^j,
    (ν^q1)^j,(ν^q2)^j,・・・(ν^qR-1)^j(mod p)に相当
    する値を全て０とする手段を有することを特徴とする請
    求項１または２に記載のインターリービング順序発生
    器。
  4. 【請求項４】 データ長を、素数ｐをベースにした長さ
    ｐ−１でＲ個のブロックとし、ｐ−１とは互いに素なる
    Ｒ個の異なる整数q0,q1,q2,・・・qR-1を生成する手段
    と、 標数がｐの有限体の元を、原始元νに対し前記q0,q1,
    q2,・・・qR-1の冪乗としてそれぞれν^q0,ν^q1,ν^
    q2,・・・ν^qR-1(mod p)のごとく生成及び記憶する手
    段と、 前記ν^q0,ν^q1,ν^q2,・・・ν^qR-1(mod p)を有限体
    上でｊ乗してそれぞれ(ν^q0)^j,(ν^q1)^j,(ν^q2)^j,
    ・・・(ν^qR-1)^j(mod p)を生成する手段と、 前記ブロックの入れ替えを行う為の予め決められたブロ
    ック入れ替えパターンを生成または記録する手段と、 第０の順序入れ替えにあたっては、前記ブロック入れ替
    えパターンを生成または記録する手段からの出力をｐ−
    １倍した値に１を順次足し合わせて行い、第ｊの順序入
    れ替えにあたっては、前記ブロック入れ替えパターンを
    生成し記憶する手段からの出力をｐ−１倍した値に前記
    生成した(ν^q0)^j,(ν^q1)^j,(ν^q2)^j,・・・(ν^q
    R-1)^j(mod p)を順次足し合わせる操作を、ｊ＝１〜
    （ｐ−２）において繰り返す手段と、を備えていること
    を特徴とするインターリービング順序発生器。
  5. 【請求項５】 前記順次足し合わせを行った値に対し１
    を減算する手段を有することを特徴とする請求項４に記
    載のインターリービング順序発生器。
  6. 【請求項６】 前記ｊ＝１〜（ｐ−２）の繰り返しに際
    して、前記生成及び記憶したν^q0,ν^q1,ν^q2,・・・
    ν^qR-1(mod p)を順次有限体における高速乗算器に入力
    することによって前記(ν^q0)^j,(ν^q1)^j,(ν^q2)^j,
    ・・・(ν^qR-1)^j(mod p)の値を逐次的に更新する手段
    を有することを特徴とする請求項４または５に記載のイ
    ンターリービング順序発生器。
  7. 【請求項７】 データ長を、素数ｐをベースにした長さ
    ｐ＋１でＲ個のブロックとし、ｐ−１とは互いに素なる
    Ｒ個の異なる整数q0,q1,q2,・・・qR-1を生成する手段
    と、 標数が前記素数ｐの有限体の元を、原始元νに対し前記
    q0,q1,q2,・・・qR-1の冪乗としてそれぞれν^q0,ν^
    q1,ν^q2,・・・ν^qR-1(mod p)のごとく生成し、記憶
    する手段と、 前記ν^q0,ν^q1,ν^q2,・・・ν^qR-1(mod p)を前記有
    限体上でｊ乗してそれぞれ(ν^q0)^j,(ν^q1)^j,(ν^
    q2)^j,・・・(ν^qR-1)^j(mod p)を生成する手段と、 前記ブロックの入れ替えを行う為の予め決められたブロ
    ック入れ替えパターンを生成または記録する手段と、 第０の順序入れ替えにあたっては、前記ブロック入れ替
    えパターンを生成または記録する手段からの出力をｐ＋
    １倍した値に１を順次足し合わせて行い、第ｊの順序入
    れ替えにあたっては、前記ブロック入れ替えパターンを
    生成または記録する手段からの出力をｐ倍した値に前記
    生成した(ν^q0)^j,(ν^q1)^j,(ν^q2)^j,・・・(ν^q
    R-1)^j(mod p)を順次足し合わせる操作を、ｊ＝１〜
    （ｐ−２）において繰り返す手段と、を備えていること
    を特徴とするインターリービング順序発生器。
  8. 【請求項８】 前記ｊ＝１〜（ｐ−２）の繰り返しに際
    して、前記生成及び記憶したν^q0,ν^q1,ν^q2,・・・
    ν^qR-1(mod p)を順次有限体における高速乗算器に入力
    することによって前記(ν^q0)^j,(ν^q1)^j,(ν^q2)^j,
    ・・・(ν^qR-1)^j(mod p)の値を逐次的に更新する手段
    を有することを特徴とする請求項７に記載のインターリ
    ービング順序発生器。
  9. 【請求項９】 ｊ＝ｐ−１において前記(ν^q0)^j,(ν^
    q1)^j,(ν^q2)^j,・・・(ν^qR-1)^j(mod p)に相当する
    値を全て０とする手段を有することを特徴とする請求項
    ７または８に記載のインターリービング順序発生器。
  10. 【請求項１０】 ｊ＝ｐにおいて前記(ν^q0)^j,(ν^
    q1)^j,(ν^q2)^j,・・・(ν^qR-1)^j(mod p)に相当する
    値を全てｐとする手段を有することを特徴とする請求項
    ７〜９のいずれかに記載のインターリービング順序発生
    器。
  11. 【請求項１１】 前記インターリービング順序発生器か
    らの出力信号がインターリーバ対象範囲を超えた場合、
    該信号をスキップして次の該範囲内の信号を使用する手
    段を有することを特徴とする請求項１〜１０のいずれか
    に記載のインターリービング順序発生器。
  12. 【請求項１２】 前記有限体における高速乗算器を複数
    個備え、前記(ν^q0)^j,(ν^q1)^j,(ν^q2)^j,・・・
    (ν^qR-1)^j(mod p)の値の更新を、前記複数の有限体に
    おける高速乗算器で分担することにより、前記(ν^q0)^
    j,(ν^q1)^j,(ν^q2)^j,・・・(ν^qR-1)^j(mod p)の値
    の更新を、複数個同時に実行する手段を有していること
    を特徴とする請求項１〜１１のいずれかに記載のインタ
    ーリービング順序発生器。
  13. 【請求項１３】 前記有限体における高速乗算器を２個
    備え、前記生成及び記憶したν^q0,ν^q1,ν^q2,・・・
    ν^qR-1(mod p)を、偶数乗数と奇数乗数に分割したν^q
    0,ν^q2,ν^q4,・・・(mod p)とν^q1,ν^q3,ν^q5,・
    ・・(mod p)に対して、前記２個の高速乗算器を割り当
    て、前記有限体上でｊ乗することにより、(ν^q0)^j,
    (ν^q2)^j,・・・(mod p)と(ν^q1)^j,(ν^q3)^j,・・
    ・(mod p)の値を、並行して同時に更新する手段を有し
    ていることを特徴とする請求項１２に記載のインターリ
    ービング順序発生器。
  14. 【請求項１４】 請求項１〜１３のいずれかに記載のイ
    ンターリービング順序発生回路の出力を、データが蓄積
    されたメモリのアドレス信号とし、該アドレス信号によ
    り前記メモリからデータの読み出しを行うことによって
    前記データの順序入れ替えを行う手段を有していること
    を特徴とするインターリーバ。
  15. 【請求項１５】 請求項１〜１３のいずれかに記載のイ
    ンターリービング順序発生回路の出力を、データを蓄積
    するメモリのアドレス信号とし、該アドレス信号により
    前記メモリにデータを書き込むことによって前記データ
    の順序入れ替えを行うことを特徴とするインターリー
    バ。
  16. 【請求項１６】 請求項１４に記載のインターリーバ
    を、ターボエンコーダの内部インターリーバとすること
    を特徴とするターボエンコーダ。
  17. 【請求項１７】 請求項１４または１５に記載のインタ
    ーリーバの内少なくとも一方をターボデコーダの内部イ
    ンターリーバとし、他方を内部デインターリーバとする
    ことを特徴とするターボデコーダ。
  18. 【請求項１８】 請求項１〜１３のいずれかに記載のイ
    ンターリービング順序発生器の出力を、データが蓄積さ
    れたデュアルポートメモリの読み出し用アドレス信号と
    してデータ内容の読み出しを行い、予め決められた値で
    遅延を施した該アドレス信号を書き込み用アドレス信号
    としてデータ内容の書き込みを行うことによりターボデ
    コーダの内部インターリーバと内部デインターリーバを
    同時に実現したことを特徴とするターボデコーダ。
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