JP2003152039A - 配線パターン、半導体装置のテスト用パターンおよび半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ＥＭ評価用の配線パターン形状を工夫するこ
とにより、適切なＥＭ評価を行う。 【解決手段】 ＥＭ評価パターンに通電することにより
エレクトロマイグレーション（ＥＭ）特性を評価する際
のＥＭ評価パターンＴＭを、電子が入り込む側である引
き出し部１０１側の端部から一定の距離（γ）離れた位
置から前記端部に向かってその幅が徐々に大きくなるよ
う、例えば、前記端部の幅（β）と前記端部から一定の
距離（γ）離れた位置の幅（α）との関係が、（β−
α）／γ≦０．１となるよう形成する。その結果、ＥＭ
評価パターンの熱暴走を防止し、適正なＥＭ評価を行う
ことができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、配線パターン、半
導体装置のテスト用パターンおよび半導体装置の製造方
法に関し、特に、半導体装置のテストに適用して有効な
技術に関するものである。

【０００２】

【従来の技術】半導体集積回路装置の微細化に伴い、そ
の製造工程や形成された半導体素子や配線を評価するウ
エハレベルのテスト（検査、評価）には、高精度な技術
が要求されるとともに、その重要性が増してきている。

【０００３】このテストには、例えば、ＭＩＳＦＥＴ
（Metal Insulator Semiconductor Field Effect Trans
istor）等の半導体素子を接続するための配線のエレク
トロマイグレーション（ＥＭ）による配線寿命のテスト
（ＥＭ評価）がある。エレクトロマイグレーションと
は、導体を流れる電子と金属イオンとの運動量交換によ
り、金属原子が移動する現象をさす。この金属原子の移
動が進むと、空孔（ボイド）が発生し、断線にいたる。

【０００４】このＥＭ評価は、評価対象となる配線と同
様の配線を、いわゆるＴＥＧ（TestElement Group）領
域に形成しておき、この配線に電流を印加し、高温下に
置くことにより加速的に試験を行っていた。

【０００５】しかしながら、このような試験では、試験
時間が数百時間から数千時間と長期にわたるため、追っ
て詳細に説明するように、電流の印加量を大きくし、加
速試験を行っている。この場合、印加電流によりジュー
ル熱が発生し、配線温度が上昇するが、後述するブラッ
ク（Ｂ１ａｃｋ）の式等を利用し、ＥＭ評価を行うこと
ができる。

【０００６】このようなＥＭ評価については、例えば、
A Use Of WLR Technique To Characterize Voiding In
0.25 And 0.18μｍ Technologies For Integrated CiＣ
Ｒuits .,Proc of IEEE IRPS(1999)4b-5にその記載があ
る。

【０００７】

【発明が解決しようとする課題】しかしながら、このよ
うなＥＭ評価を試みた結果、電流量によっては、配線の
発熱による溶断が、エレクトロマイグレーション（Ｅ
Ｍ）による断線より先に起きる場合があり、本来のＥＭ
評価が適切に行えないといった問題が生じた。また、加
速的に試験を行うために、実使用の際に流れる電流量よ
り大きい電流量を流しており、実使用での溶断は起こり
難いため、溶断に至るまでの時間を測定する必要はな
い。

【０００８】このような溶断現象（本来の目的の現象で
はないため「故障モード」という）について、本発明者
らが鋭意検討した結果、このような故障モードが起こる
箇所が、電子（エレクトロン）の入り口、即ち、カソー
ド側であることが判明した。

【０００９】本発明の目的は、ＥＭ評価用の配線パター
ン形状、特にカソード側の形状を工夫することにより、
適切なＥＭ評価を行うことにある。

【００１０】また、本発明の他の目的は、半導体装置の
特性を適切に評価することにある。

【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１２】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１３】本発明の配線パターンは、第１の方向に延
在し、電子が入り込む側の第１端部と前記第１端部と逆
側の第２端部とを有する配線パターンであって、前記第
１端部から一定の距離（γ）離れた位置から前記第１端
部に向かってその幅が徐々に大きくなり、前記第１端部
の前記第１方向と直交する第２方向の幅（β）と前記一
定の距離（γ）離れた位置の前記第２方向の幅（α）と
の関係が、（β−α）／γ≦０．１となることを特徴と
する配線パターンである。この配線パターンを半導体装
置のテスト用パターンとしてもよい。

【００１４】本発明の半導体装置の製造方法は、（ａ）
第１の方向に延在し、電子が入り込む側の第１端部と前
記第１端部と逆側の第２端部とを有する配線パターンで
あって、前記第１端部から一定の距離（γ）離れた位置
から前記第１端部に向かってその幅が徐々に大きくな
り、前記第１端部の前記第１方向と直交する第２方向の
幅（β）と前記一定の距離（γ）離れた位置の前記第２
方向の幅（α）との関係が、（β−α）／γ≦０．１と
なることを特徴とする配線パターンを有する半導体装置
を準備する工程と、（ｂ）前記配線パターンの前記第２
端部から前記第１端部へ電流を流すことにより、前記半
導体装置をテストする工程と、を有するものである。こ
の（ｂ）工程は、例えば、前記配線パターンの前記第２
端部から前記第１端部へ電流を流し、前記配線パターン
が断線するまでの時間を測定する工程である。

【００１５】また、本発明の半導体装置の製造方法は、
（ａ）略円形の半導体ウエハ表面に略矩形状に区画され
たチップ領域とＴＥＧ領域とを有する半導体ウエハを準
備する工程と、（ｂ）前記チップ領域に、幅（α）の第
１配線を形成し、前記ＴＥＧ領域に、第１の方向に延在
し、電子が入り込む側の第１端部と前記第１端部と逆側
の第２端部とを有する配線パターンであって、前記第１
端部から一定の距離（γ）離れた位置から前記第１端部
に向かってその幅が徐々に大きくなり、前記第１端部の
前記第１方向と直交する第２方向の幅（β）と前記一定
の距離（γ）離れた位置の前記第２方向の幅（α）との
関係が、（β−α）／γ≦０．１となる第２配線を形成
する工程と、（ｃ）前記第２配線の前記第２端部から前
記第１端部へ電流を流し、前記第２配線が断線するまで
の時間を測定する工程と、を有するものである。

【００１６】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。

【００１７】（実施の形態１）まず、本実施の形態のＥ
Ｍ評価パターンについて説明する。

【００１８】図１（ａ）および（ｂ）は、本実施の形態
のＥＭ評価パターン（配線パターン）およびその近傍の
要部平面図である。図１（ａ）に示すように、検査対象
となるＥＭ評価パターンＴＭの両端には、引き出し部１
０１、１０２が配置されており、引き出し部１０１、１
０２は、それぞれ導電性部１０３、１０４を介してパッ
ド部ＰＤ１〜ＰＤ４に接続されている。パッド部ＰＤ
１、ＰＤ２は、引き出し部１０１に、パッド部ＰＤ３、
ＰＤ４は、引き出し部１０２に接続されている。

【００１９】このパッド部ＰＤ１〜ＰＤ４にプローブ針
を当て、ＥＭ評価パターンＴＭ（引き出し部１０１と１
０２間）に電流を流すことにより、ＥＭ評価が行われ
る。図１（ａ）においては、４箇所のパッド部を検査に
利用する、いわゆる４端針検査のパターンを示す。パッ
ド部ＰＤ１とＰＤ４に電流を印加し、パッド部ＰＤ２と
パッド部ＰＤ３に電圧を印加することによりプローブ針
とパッド部との接触抵抗を相殺することができ、測定精
度を向上させることができる。ここで、パッド部ＰＤ１
は、カソード側（電子（ｅ）が入り込む側）である。ｉ
は、電流の流れる方向を示す。

【００２０】このようにＥＭ評価パターンに電流を印加
することにより、パターン中においてエレクトロマイグ
レーションを起こさせ、断線に至るまでの時間（ＥＭ寿
命）を測定する。なお、ＥＭ寿命の測定とは、断線によ
り抵抗値が無限大となるまでの時間の他、所定の抵抗値
に達するまでの時間や所定の抵抗変化率に達するまでの
時間をさす場合もある。

【００２１】ここで、図１（ａ）の領域ａ部近傍の拡大
図である図１（ｂ）に示すように、本実施の形態のＥＭ
評価パターンＴＭにおいては、ＥＭ評価パターンＴＭの
１０１側の端部（カソード側）のパターン幅が徐々に太
くなっている。

【００２２】即ち、この端部から一定の距離（γ）離れ
た位置からこの端部に向かってその幅が徐々に大きくな
り、この端部における幅をβとし、一定の距離（γ）離
れた位置の幅をαとした場合、β＞αとなっている。こ
のように、ＥＭ評価パターンＴＭのカソード側の端部に
おいては、緩やかなスロープを描くように、そのパター
ン幅が増加している。この増加の割合は、（β−α）／
γ≦０．１の範囲となるよう設定されている。なお、パ
ターン中にスリット等、導電性を有さない部分が有る場
合は、その幅を差し引いて計算する。

【００２３】このように、本実施の形態のＥＭ評価パタ
ーンにおいては、カソード側のパターン幅を徐々に太く
なるよう形成したので、パターンの発熱による溶断が置
きにくく、ＥＭ寿命を的確に把握することができる。な
お、ジュール熱（Ｐ）は、Ｐ＝Ｉ²Ｒ、Ｉ：パターンに
流れる電流、Ｒ：パターン抵抗で表すことができる。

【００２４】例えば、図３（ｂ）に示すパターン幅が一
定幅（α）であるＥＭ評価パターンＴＭ’に電流を印加
した場合の、電流印加時間［ａ．ｕ．］に対するパター
ン抵抗（配線抵抗）の変化率を図２のグラフ（ｂ）に示
す。グラフ（ｂ）に示すように、電流印加時間［ａ．
ｕ．］が大きくなるに従い、パターン抵抗の変化率が急
激に上昇している（矢印２）。

【００２５】また、ＥＭ評価パターンの各部位の温度分
布を示す図３（ｃ）に示すように、パターン幅が一定の
場合、グラフ（ｂ）に示すように、電子の入り口である
カソード端部においては、パターン温度が急激に上昇て
しまう。このように、幅の広い引き出し部１０１とＥＭ
評価パターンＴＭ’との間に、急激な温度変化が生じる
と、ＥＭ評価パターンＴＭ’や引き出し部を構成する金
属原子の動きやすさに差が生じる。さらに、かかる部分
にカソード側から電子が入ってくると動きやすい原子と
動きにくい原子との間で引っ張り荷重が生じ、この間に
原子レベルの隙間（vacancy）が生じやすくなる。この
ような隙間が大きくなると実質的なＥＭ評価パターンＴ
Ｍ’の幅が小さくなり、パターン抵抗が上昇する。その
結果、電流密度が大きくなり、さらに、かかる部分の温
度が上昇するという悪循環に陥り熱暴走状態となり、溶
断に至る。

【００２６】これに対し、図１（ｂ）や図３（ａ）に示
したように、カソード端部において、ＥＭ評価パターン
幅を太くした場合には、図３（ｃ）のグラフ（ａ）に示
すように、ＥＭ評価パターンＴＭの温度は、そのカソー
ド端部から他の端部にかけて徐々に上昇する。その結
果、図２のグラフ（ａ）に示すように、パターン抵抗の
変化率が徐々に上昇（矢印３）し、エレクトロマイグレ
ーション（ＥＭ）による断線を起こさせることができる
（ＥＭ寿命を測定することができる）。

【００２７】図４に、試験温度と寿命（ＭＴＴＦ）の逆
数との関係を示す。グラフ（ａ）に示すように、試験温
度が上昇するに従って、寿命の逆数は大きくなる。即
ち、寿命は短くなる。これらの関係は、グラフ（ａ）に
示すように、比例関係にあるが、前述した熱暴走が起こ
るとグラフ（ａ）の途中から急激に寿命が短くなる（グ
ラフ（ｂ））。ここで、図１（ｂ）や図３（ａ）に示し
たように、ＥＭ評価パターンＴＭの１０１側の端部（カ
ソード側）のパターン幅を徐々に太くすると、グラフ
（ｃ）に示すように、熱暴走によるグラフの立ち上がり
をより高温領域に移動させることができる。特に、前述
したように、ＥＭ評価パターンの各部の幅の関係が、
（β−α）／γ≦０．１の範囲内にあれば、試験を行う
のにあたって実用的な温度領域（例えば、アルミニウム
配線の場合は、３００℃〜４００℃という比較的高めの
温度領域）以降に、熱暴走によるグラフの立ち上がりを
移動させることができ、適切なＥＭ寿命を測定すること
ができる。

【００２８】次いで、前記ＥＭ評価パターンＴＭを有す
る半導体集積回路装置（半導体装置）の製造方法につい
て説明する。

【００２９】図５に示すように、例えば、前記ＥＭ評価
パターンＴＭは、略円形状の半導体ウエハＷ上に形成さ
れ、これにプローブ針ＰＮを当接し電流等を印加するこ
とにより評価を行う。このような、テスト用のパターン
は、実デバイスを構成する半導体素子や配線等が形成さ
れるチップ領域とは異なる特定の領域（以下、「ＴＥＧ
領域」という）に形成されることが多い。

【００３０】チップ領域に形成される半導体素子や配線
等の構造は様々であるが、ここでは、半導体基板の主表
面にＭＩＳＦＥＴおよびこれに接続される配線を有する
半導体装置をその一例として説明する。

【００３１】図６〜図８および図１０は、本実施の形態
の半導体装置の製造方法を示す基板の要部断面図であ
り、図９は、本実施の形態の半導体装置の製造方法を示
す基板の要部平面図である。なお、各図中の右部は、チ
ップ領域を、左部は、ＴＥＧ領域を示す。

【００３２】まず、図６および図７を参照しながらチッ
プ領域にＭＩＳＦＥＴを形成する工程について説明す
る。まず、半導体基板（以下、単に基板という）１をエ
ッチングして溝を形成した後、この溝の内部に酸化シリ
コン膜７を埋め込むことにより素子分離２を形成する。
次に、基板１にｐ型不純物（例えば、ホウ素（Ｂ））お
よびｎ型不純物（例えば、リン（Ｐ））をイオン打ち込
みした後、熱処理でこれらの不純物を拡散させることに
よって、基板１にｐ型ウエル３およびｎ型ウエル４を形
成する。

【００３３】次に、フッ酸系の洗浄液を用いて基板１
（ｐ型ウエル３およびｎ型ウエル４）の表面をウェット
洗浄した後、熱酸化によりｐ型ウエル３およびｎ型ウエ
ル４のそれぞれの表面に清浄なゲート酸化膜８を形成す
る。

【００３４】次に、ゲート酸化膜８の上部に低抵抗多結
晶シリコン膜９をＣＶＤ（ChemicalVapor Deposition）
法で堆積し、さらにその上部にＣＶＤ法で窒化シリコン
膜１０を堆積する。

【００３５】次に、フォトレジスト膜（図示せず、以下
単に「レジスト膜」という）をマスクにして窒化シリコ
ン膜１０および多結晶シリコン膜９をドライエッチング
することにより、ゲート電極Ｇを形成する。このゲート
電極Ｇの上部には、窒化シリコン膜１０からなるキャッ
プ絶縁膜が形成される。

【００３６】次に、ｐ型ウエル３上のゲート電極Ｇの両
側にリン（Ｐ）イオンをイオン打ち込みすることによっ
てｎ^-型半導体領域１１を形成する。次いで、ｎ型ウエ
ル４上のゲート電極Ｇの両側にフッ化ホウ素（ＢＦ）イ
オンをイオン打ち込みすることによってｐ^-型半導体領
域１２を形成する。

【００３７】次に、図７に示すように、基板１上にＣＶ
Ｄ法で窒化シリコン膜を堆積した後、異方的にエッチン
グすることによって、ゲート電極の側壁にサイドウォー
ルスペーサ１３を形成する。

【００３８】次に、ｐ型ウエル３上のゲート電極Ｇの両
側にヒ素（Ａｓ）イオンをイオン打ち込みすることによ
ってｎ⁺型半導体領域１４（ソース、ドレイン）を形成
する。次いで、ｎ型ウエル４上のゲート電極Ｇの両側に
フッ化ホウ素（ＢＦ）イオンを、イオン打ち込みするこ
とによってｐ⁺型半導体領域１５（ソース、ドレイン）
を形成する。

【００３９】ここまでの工程で、ＬＤＤ(Lightly Doped
Drain)構造のソース、ドレイン（ｎ^-型半導体領域１１
およびｎ⁺型半導体領域１４、ｐ^-型半導体領域１２およ
びｐ⁺型半導体領域１５）を備えたｎチャネル型ＭＩＳ
ＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐが形成
される。

【００４０】次に、図８に示すように、基板１の上部
に、酸化シリコン膜１６を堆積し、その表面をＣＭＰ法
により研磨し、酸化シリコン膜１６の上部のレジスト膜
（図示せず）をマスクにしたドライエッチングを行うこ
とによって、ｎチャネル型ＭＩＳＦＥＴＱｎのｎ⁺型半
導体領域１４の上部にコンタクトホール２２を形成し、
ｐチャネル型ＭＩＳＦＥＴＱｐのｐ⁺型半導体領域１５
の上部にコンタクトホール２３を形成する。

【００４１】次いで、コンタクトホール２２、２３内を
含む酸化シリコン膜１６の上部にＣＶＤ法で薄いＴｉＮ
膜（図示せず）を堆積し、さらに、ＣＶＤ法で、Ｗ膜を
堆積した後、酸化シリコン膜１６の上部のＷ膜およびＴ
ｉＮ膜をＣＭＰ法で研磨し、これらの膜をコンタクトホ
ール２２、２３の内部にのみに残すことによってプラグ
２７を形成する。

【００４２】次に、酸化シリコン膜１６およびプラグ２
７の上部にＣＶＤ法でＷ膜を堆積した後、レジスト膜
（図示せず）をマスクにしてこのＷ膜をドライエッチン
グすることによって第１層配線Ｍ１を形成し、また、Ｔ
ＥＧ領域に、ＥＭ評価パターンＴＭ１を形成する。図９
に、ＥＭ評価パターンＴＭ１形成後のＴＥＧ領域の平面
図を示す。ここで、図９に示すように、本実施の形態の
ＥＭ評価パターンＴＭ１においては、ＥＭ評価パターン
ＴＭ１の少なくとも一方の端部（図９においては右端Ｓ
_R）のパターン幅が徐々に太くなっている。

【００４３】即ち、この端部（Ｓ_R）から一定の距離
（γ）離れた位置からこの端部に向かってその幅が徐々
に大きくなり、この端部における幅をβとし、一定の距
離（γ）離れた位置の幅をαとした場合、β＞αとなっ
ている。この端部は、ＥＭ評価時には、カソード側とな
る。このように、ＥＭ評価パターンＴＭ１のカソード側
の端部においては、緩やかなスロープを描くように、そ
のパターン幅が増加している。この増加の割合は、（β
−α）／γ≦０．１の範囲となるよう設定されている。

【００４４】このように、本実施の形態のＥＭ評価パタ
ーンＴＭ１においては、カソード側のパターン幅を徐々
に太くなるよう形成したので、ＥＭ評価パターンＴＭ１
の発熱による溶断が置きにくく、ＥＭ寿命を的確に把握
することができる。

【００４５】この後、図１０に示すように、第１層配線
Ｍ１およびＥＭ評価パターンＴＭ１上に酸化シリコン膜
４０等の絶縁膜を形成し、この絶縁膜中にプラグＰ２を
形成する。このプラグＰ２は、プラグＰ１と同様に形成
する。さらに、このプラグＰ２上に、第２層配線Ｍ２を
第１層配線Ｍ１と同様に形成する。

【００４６】次いで、同様に、酸化シリコン膜４５、プ
ラグＰ３および第３層配線Ｍ３（最上層配線）を形成す
る。次いで、最上層配線の（Ｍ３）の上部に、酸化シリ
コン膜と窒化シリコン膜との積層膜からなるパッシベー
ション膜ＰＶを形成する。

【００４７】このパッシベーション膜ＰＶを選択的に除
去し、第３層配線Ｍ３の一部であるパッド部ＰＤ１、Ｐ
Ｄ４を露出させる。

【００４８】このパッド部ＰＤ１およびＰＤ４に、電流
を印加することによりＥＭ寿命を測定する。この際、Ｅ
Ｍ評価パターンＴＭ１の徐々に太くなっている方の端部
と電気的に接続されるパッド部ＰＤ１がカソード側とな
るよう電流を印加する。

【００４９】この測定結果を、例えば製造プロセスにフ
ィードバックし、プロセスの最適化を行うことができ、
また、製品の良・不良を判定することができる。

【００５０】このように、本実施の形態においては、図
９に示すようにＥＭ評価パターンＴＭ１の一方の端部
（カソード側）のパターン幅を徐々に太くしたので、パ
ターンの発熱による溶断が置きにくく、ＥＭ寿命を的確
に把握することができる。

【００５１】なお、この後、半導体ウエハ上のチップ領
域を矩形状にダイシングした後、例えば、リードフレー
ム上にダイボンディングした後、パッド部とインナーリ
ードとをワイヤボンディングする。次いで、各チップの
周辺を樹脂封止し、樹脂から突出したアウターリードを
整形することにより半導体装置が完成する。これらの図
示は、省略する。

【００５２】なお、本実施の形態においては、ＥＭ評価
パターンの端部を徐々に太くしたが、大電流が流れる配
線であって、急激に配線幅が狭くなるような配線におい
て、そのカソード側のパターン幅を前述したように徐々
に太くするこによって、パターンの溶断を防止すること
ができる。

【００５３】（実施の形態２）次に、ＥＭ寿命の測定フ
ローの一例について説明する。

【００５４】まず、ＥＭ評価用配線パターンの長さ、配
線の断面積を求め、さらに、室温での配線抵抗を求め
る。次いで配線の抵抗の温度係数（ＴＣＲ）を用いて評
価する際の温度（例えば、３００℃）になった時の配線
抵抗を計算上で求め、この抵抗値になるまで印可する電
流を上昇させる。この抵抗値になった時点で、電流が一
定に印加されるように切り換える。この抵抗値は、測定
温度になったことを示している。

【００５５】なお、図１１に、ＥＭ寿命（ＭＴＴＦ）を
測定する際に用いらブラックの式を示す。印加電流によ
りジュール熱が発生し、配線温度（ＥＭ評価パターン温
度）が大きくなる。これを、ブラックの式の配線温度Ｔ
にフィードバックをかけ、印加電流を小さくして、寿命
（ＭＴＴＦ）が設定時間近くになるような温度条件を決
めることにより、評価時間の短縮を図ることができる。

【００５６】ここで、配線温度の推移を把握する方法に
ついて以下に説明する。

【００５７】この配線温度は、配線の抵抗および配線の
抵抗の温度係数（ＴＣＲ）を求めることにより把握する
ことができる。

【００５８】この配線の温度係数を、実デバイス、例え
ば、実施の形態１で説明した第１層配線Ｍ１に対応した
配線幅を有する、ＴＣＲ測定パターンを用いて測定す
る。図１２に、ＴＥＧ領域上に形成されたＴＣＲ測定パ
ターン２０６およびＴＣＲ測定部の一例を示す。

【００５９】図１２に示すように、ＴＣＲ測定パターン
２０６は、ポリシリコンヒータ２０４上に形成されてい
る。このＴＣＲ測定パターン２０６は、例えば、実施の
形態１で説明した配線Ｍ１と同一の工程で、同じ配線幅
のパターンとして形成することができる。

【００６０】このポリシリコンヒータ２０４の両端には
電流印加部２０８、２０９が接続されている。これらを
介してポリシリコンヒータ２０４に電流を流すことによ
りポリシリコンヒータ２０４の温度を上昇させる。この
温度は、温度センサ２０７によって検知することができ
る。温度センサ２０７は、例えば、ダイオードよりな
り、ダイオードのＶｆ（順方向電流）の温度特性を利用
したヒータである。このような、ダイオードの他、電極
に金属を用いたＳＢＤダイオードや、バイポーラトラン
ジスタ等の拡散層に作り込まれる半導体素子の温度特性
（例えば、Ｖｂｅ等）を利用するセンサであってもよ
い。このような温度センサを構成するダイオード等の素
子は、半導体素子を形成する工程、例えば、実施の形態
１のＭＩＳＦＥＴを形成する工程の中で形成することが
できる。

【００６１】また、この他配線層を用いた温度センサを
用いても良い。これは、図１３（ｂ）に示すように、配
線幅が広い（Ｗｂ）配線３０２の場合、大きな固まりの
中に無数の結晶粒が存在している。これらの結晶粒界
は、グレインダンバリーと呼ばれ、抵抗値が低いため、
電流が通りやすい。これに対して、図１３（ａ）に示す
ように、配線幅が狭い（Ｗａ）配線３０１の場合は、結
晶粒が配線幅にまたがって存在し、結晶粒界を通らない
電流パスが生じる。従って、これらの配線を、ポリシリ
コンヒータ２０４上に形成し、広い配線３０２で温度を
モニターしながら、狭い配線３０１でＴＣＲを測定す
る。なお、図中のｄａ、ｄｂは、それぞれ配線３０１、
３０２の結晶粒の平均粒径を示す。図１２中の２０５
は、温度センサ２０７の引き出し配線である。

【００６２】次いで、例えば、図１２に示す室温でＴＣ
Ｒ測定パターン２０６の抵抗を測定した後、ポリシリコ
ンヒータ２０４に通電を開始し、その際の温度を温度セ
ンサに２０７よって検知し、この温度におけるＴＣＲ測
定パターンの抵抗を測定する。これらの抵抗値から、当
該配線の抵抗の温度係数を求めることができる。また、
このポリシリコンヒータ２０４は、例えば、実施の形態
１のＭＩＳＦＥＴのゲート電極を構成する多結晶シリコ
ン膜９と同一の工程で形成することができる。

【００６３】このように、ＥＭ評価対象の配線と同様の
配線幅を有するＴＣＲ測定パターン２０６をＴＥＧ領域
に形成し、あらかじめ抵抗の温度係数を測定した後、こ
の係数を用いて前述したようにＥＭ評価を行えば、的確
な評価を行うことができる。

【００６４】例えば、配線材料を構成する金属、例え
ば、アルミニウムや銅の抵抗の温度係数により配線温度
の推移を把握することも可能であるが、配線幅の縮小化
等により、この換算温度と実温度とに差が生じている。

【００６５】従って、本来ＴＣＲが４．２ｍである配線
に対して、一律に３．７ｍとしてＥＭ特性を評価した場
合、上昇温度（ΔＴ）は、ΔＴ＝ΔＲ／（ＴＣＲ×Ｔ）
［ΔＴ：上昇温度、ΔＲ＝２３．５２Ω］で求められる
ことから、それぞれのＴＣＲを入力するとＴＣＲが４．
２ｍの場合は、ΔＴ＝２８０．０℃、ＴＣＲが、３．７
ｍの場合は、３１７．８℃となる。従って、実際は、３
７．８（＝３１７．８−２８０．８）℃高い温度で評価
してしまうことになる。例えば、３００℃で評価したつ
もりが、実際には３３７．８℃で評価したこととなる。
図１４のグラフ（ａ）に、ＴＣＲを低く設定した場合の
エレクトロマイグレーション試験時間に対する配線温度
の温度変化を示す。また、グラフ（ｂ）は、本来のＴＣ
Ｒに基づいた場合の試験時間に対する配線温度の温度変
化を示す。

【００６６】さらに、前記温度を前述のブラックの式に
代入し、寿命（ＭＴＴＦ）を求めると、ＴＣＲ＝４．２
ｍの場合は、ＭＴＴＦ_EM＝０．８４５［ｈｒ．］とな
り、また、ＴＣＲ＝３．７ｍの場合は、ＭＴＴＦ_EM＝
０．４５７［ｈｒ．］となる。その結果、実際の寿命よ
り５４．１％も低く寿命を評価してしまったこととな
る。

【００６７】これに対して、本実施の形態においては、
図１５に示すように、ＥＭ評価に先立ちＴＥＧ領域に形
成された配線（ＴＣＲ測定パターン）を用いてＴＣＲを
確認した後、このＴＣＲを用いてＥＭ評価パターンに通
電し、ＥＭ寿命の測定（アイソサーマル評価）を行った
ので、適切なＥＭ評価を短期間で行うことができる。従
って、早いタイミングでプロセス条件や材料の最適化を
行うことができ、製品開発期間（ＴＡＴ）の短縮化や製
品の低コスト化を図ることができる。

【００６８】また、ＥＭ評価パターンに実施の形態１で
示したパターンを用いれば（図１（ｂ）参照）、配線パ
ターンの熱暴走を防止することができ、適切なＥＭ評価
を行うことができる。

【００６９】なお、本実施の形態で使用されるＥＭ評価
パターンは、実施の形態１で説明したパターンに限られ
ないが、配線幅が微細な場合は、実施の形態１と実施の
形態２を組み合わせることによってより適切なＥＭ評価
を行うことができる。

【００７０】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。

【００７１】特に、実施の形態１および実施の形態２に
おいては、第１層配線Ｍ１のＥＭ特性を評価する場合に
ついて説明したが、かかる配線より上層の配線について
も同様に評価することができる。

【００７２】また、実施の形態１においては、ＭＩＳＦ
ＥＴを有する半導体装置を例に説明したが、このような
ＭＩＳＦＥＴを有するメモリ等の他、ＥＥＰＲＯＭやバ
イポーラ等、他の半導体素子の製造方法にも広く適用可
能である。

【００７３】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。

【００７４】第１の方向に延在し、電子が入り込む側の
第１端部と第１端部と逆側の第２端部とを有する配線パ
ターンを、第１端部から一定の距離離れた位置から第１
端部に向かってその幅が徐々に大きくなるよう形成した
ので、かかる配線パターンに通電することによりＥＭ特
性を評価する際、配線の熱暴走を防止し、適正なＥＭ評
価を行うことができる。

【図面の簡単な説明】

【図１】（ａ）および（ｂ）は、本実施の形態のＥＭ評
価パターンおよびその近傍の要部平面図である。

【図２】電流印加時間［ａ．ｕ．］に対するパターン抵
抗（配線抵抗）の変化率を示す図である。

【図３】（ａ）は、パターン幅がその端部において徐々
に大きくなるＥＭ評価パターンＴＭを示す図であり、
（ｂ）は、パターン幅が一定幅（α）であるＥＭ評価パ
ターンＴＭ’を示す図であり、（ｃ）は、これらのＥＭ
評価パターンの各部位の温度分布を示す図である。

【図４】試験温度と寿命（ＭＴＴＦ）の逆数との関係を
示す図である。

【図５】本発明の実施の形態１である半導体装置の評価
方法を示す図である。

【図６】本発明の実施の形態１である半導体装置の製造
方法を示す基板の要部断面図である。

【図７】本発明の実施の形態１である半導体装置の製造
方法を示す基板の要部断面図である。

【図８】本発明の実施の形態１である半導体装置の製造
方法を示す基板の要部断面図である。

【図９】本発明の実施の形態１である半導体装置の製造
方法を示す基板の要部平面図である。

【図１０】本発明の実施の形態１である半導体装置の製
造方法を示す基板の要部断面図である。

【図１１】ブラックの式を示す図である。

【図１２】本発明の実施の形態２であるＴＣＲ測定パタ
ーンおよびＴＣＲ測定部を示す図である。

【図１３】（ａ）および（ｂ）は、配線幅が広い配線と
狭い配線の結晶粒の様子を示す図である。

【図１４】エレクトロマイグレーション試験時間に対す
る配線温度の温度変化を示す図である。

【図１５】ＥＭ評価フローを示す図である。

【符号の説明】

１ 基板（半導体基板） ２ 素子分離 ３ ｐ型ウエル ４ ｎ型ウエル ７ 酸化シリコン膜 ８ ゲート酸化膜 ９ 多結晶シリコン膜 １０ 窒化シリコン膜 １１ ｎ^-型半導体領域 １２ ｐ^-型半導体領域 １３ サイドウォールスペーサ １４ ｎ⁺型半導体領域 １５ ｐ⁺型半導体領域 １６ 酸化シリコン膜 ２２ コンタクトホール ２３ コンタクトホール ２７ プラグ ４０ 酸化シリコン膜 ４５ 酸化シリコン膜 １０１ 引き出し部 １０２ 引き出し部 １０３ 導電性部 ２０４ ポリシリコンヒータ ２０５ 引き出し配線 ２０６ ＴＣＲ測定パターン ２０７ 温度センサ ２０８ 電流印加部 ３０１ 狭い配線 ３０２ 広い配線 Ｇ ゲート電極 Ｍ１ 第１層配線 Ｍ２ 第２層配線 Ｍ３ 第３層配線 Ｐ１ プラグ Ｐ２ プラグ Ｐ３ プラグ ＰＤ１〜ＰＤ４ パッド部 ＰＮ プローブ針 ＰＶ パッシベーション膜 Ｑｎ ｎチャネル型ＭＩＳＦＥＴ Ｑｐ ｐチャネル型ＭＩＳＦＥＴ Ｓ_R ＥＭ評価パターンの右端 ＴＭ ＥＭ評価パターン ＴＭ’ ＥＭ評価パターン ＴＭ１ ＥＭ評価パターン Ｗ 半導体ウエハ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 小原 哲治 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 平野 信明 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 舘 宏 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 東 誠一郎 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 Ｆターム(参考） 4M106 AA01 AD09 AD30 CA16

Claims (5)

【特許請求の範囲】
1. 【請求項１】 第１の方向に延在し、電子が入り込む側
   の第１端部と前記第１端部と逆側の第２端部とを有する
   配線パターンであって、 前記第１端部から一定の距離（γ）離れた位置から前記
   第１端部に向かってその幅が徐々に大きくなり、前記第
   １端部の前記第１方向と直交する第２方向の幅（β）と
   前記一定の距離（γ）離れた位置の前記第２方向の幅
   （α）との関係が、（β−α）／γ≦０．１となること
   を特徴とする配線パターン。
2. 【請求項２】 半導体基板の上部に形成され、第１の方
   向に延在し、電子が入り込む側の第１端部と前記第１端
   部と逆側の第２端部とを有する配線パターンであって、 前記第１端部から一定の距離（γ）離れた位置から前記
   第１端部に向かってその幅が徐々に大きくなり、前記第
   １端部の前記第１方向と直交する第２方向の幅（β）と
   前記一定の距離（γ）離れた位置の前記第２方向の幅
   （α）との関係が、（β−α）／γ≦０．１となること
   を特徴とする半導体装置のテスト用パターン。
3. 【請求項３】 （ａ）第１の方向に延在し、電子が入り
   込む側の第１端部と前記第１端部と逆側の第２端部とを
   有する配線パターンであって、 前記第１端部から一定の距離（γ）離れた位置から前記
   第１端部に向かってその幅が徐々に大きくなり、前記第
   １端部の前記第１方向と直交する第２方向の幅（β）と
   前記一定の距離（γ）離れた位置の前記第２方向の幅
   （α）との関係が、（β−α）／γ≦０．１となること
   を特徴とする配線パターンを有する半導体装置を準備す
   る工程と、 （ｂ）前記配線パターンの前記第２端部から前記第１端
   部へ電流を流すことにより、前記半導体装置をテストす
   る工程と、 を有することを特徴とする半導体装置の製造方法。
4. 【請求項４】 （ａ）第１の方向に延在し、電子が入り
   込む側の第１端部と前記第１端部と逆側の第２端部とを
   有する配線パターンであって、 前記第１端部から一定の距離（γ）離れた位置から前記
   第１端部に向かってその幅が徐々に大きくなり、前記第
   １端部の前記第１方向と直交する第２方向の幅（β）と
   前記一定の距離（γ）離れた位置の前記第２方向の幅
   （α）との関係が、（β−α）／γ≦０．１となること
   を特徴とする配線パターンを有する半導体装置を準備す
   る工程と、 （ｂ）前記配線パターンの前記第２端部から前記第１端
   部へ電流を流し、前記配線パターンが断線するまでの時
   間を測定する工程と、 を有することを特徴とする半導体装置の製造方法。
5. 【請求項５】 （ａ）略円形の半導体ウエハ表面に略矩
   形状に区画されたチップ領域とＴＥＧ領域とを有する半
   導体ウエハを準備する工程と、 （ｂ）前記チップ領域に、幅（α）の第１配線を形成
   し、 前記ＴＥＧ領域に、第１の方向に延在し、電子が入り込
   む側の第１端部と前記第１端部と逆側の第２端部とを有
   する配線パターンであって、 前記第１端部から一定の距離（γ）離れた位置から前記
   第１端部に向かってその幅が徐々に大きくなり、前記第
   １端部の前記第１方向と直交する第２方向の幅（β）と
   前記一定の距離（γ）離れた位置の前記第２方向の幅
   （α）との関係が、（β−α）／γ≦０．１となる第２
   配線を形成する工程と、 （ｃ）前記第２配線の前記第２端部から前記第１端部へ
   電流を流し、前記第２配線が断線するまでの時間を測定
   する工程と、を有することを特徴とする半導体装置の製
   造方法。