JP2003142961A - 差動増幅回路およびレベル検出器 - Google Patents
差動増幅回路およびレベル検出器Info
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Abstract
(57)【要約】
【課題】 差動対をなすＰＭＯＳトランジスタと、ＮＭ
ＯＳトランジスタよりなるカレントミラー負荷と、定電
流源を有し、回路を構成するＰＭＯＳトランジスタのし
きい値電圧の絶対値がＮＭＯＳトランジスタのしきい値
電圧より小さく形成されている差動増幅回路において、
低レベル入力電圧が印加された場合においても高い差動
電圧利得を確保する。 【解決手段】 差動回路の各入力の前段にＰＭＯＳトラ
ンジスタで構成したソースフォロワ回路を介在させ、入
力電圧をそのゲート、ソース間電位差分だけプラス方向
にレベルシフトさせて差動回路に供給する。
ＯＳトランジスタよりなるカレントミラー負荷と、定電
流源を有し、回路を構成するＰＭＯＳトランジスタのし
きい値電圧の絶対値がＮＭＯＳトランジスタのしきい値
電圧より小さく形成されている差動増幅回路において、
低レベル入力電圧が印加された場合においても高い差動
電圧利得を確保する。 【解決手段】 差動回路の各入力の前段にＰＭＯＳトラ
ンジスタで構成したソースフォロワ回路を介在させ、入
力電圧をそのゲート、ソース間電位差分だけプラス方向
にレベルシフトさせて差動回路に供給する。
Description
【０００１】
【発明の属する技術分野】本発明は、差動増幅回路、特
に電池等の低電圧電源で動作し、プラス数ｍＶ程度の低
レベル信号のレベル検出器に利用して有効な技術に関す
る。
に電池等の低電圧電源で動作し、プラス数ｍＶ程度の低
レベル信号のレベル検出器に利用して有効な技術に関す
る。
【０００２】
【従来の技術】近年、自動車内の各種信号の多くはＩＣ
を使用した電子回路を用いて処理されており、これらの
電子回路は電池からの単一電源で動作し、且つ低消費電
力で動作するようさまざまな工夫が施されている。たと
えば、ＩＣカードを使用したＥＴＣＳ（自動料金徴収シ
ステム）用アナログ回路では、路上器アンテナが受信し
た信号をモニタし、信号を受信している間のみシステム
を通常消費電力状態で動作させ、信号を受信していない
時は低消費電力状態であるスリープ状態に保持して消費
電力を少なくすることが行われている。
を使用した電子回路を用いて処理されており、これらの
電子回路は電池からの単一電源で動作し、且つ低消費電
力で動作するようさまざまな工夫が施されている。たと
えば、ＩＣカードを使用したＥＴＣＳ（自動料金徴収シ
ステム）用アナログ回路では、路上器アンテナが受信し
た信号をモニタし、信号を受信している間のみシステム
を通常消費電力状態で動作させ、信号を受信していない
時は低消費電力状態であるスリープ状態に保持して消費
電力を少なくすることが行われている。
【０００３】このＥＴＣＳに必要なアンテナ信号の有無
の判定は、数ｍＶという非常に低い電圧レベルで行われ
る。図３は従来技術の差動増幅回路によるコンパレータ
である。ここでこの差動増幅回路を前述のような低い電
圧のレベル検出に使用した場合に生ずる問題点、ひいて
は本発明が解決しようとする課題を明らかにするため
に、この回路の構成および動作について説明する。（以
下の説明においては、図３中の素子は全て同一ＩＣチッ
プ上に形成され、トランジスタＰ１とＰ２、Ｎ１とＮ２
は同じ特性を有するものとする。）
の判定は、数ｍＶという非常に低い電圧レベルで行われ
る。図３は従来技術の差動増幅回路によるコンパレータ
である。ここでこの差動増幅回路を前述のような低い電
圧のレベル検出に使用した場合に生ずる問題点、ひいて
は本発明が解決しようとする課題を明らかにするため
に、この回路の構成および動作について説明する。（以
下の説明においては、図３中の素子は全て同一ＩＣチッ
プ上に形成され、トランジスタＰ１とＰ２、Ｎ１とＮ２
は同じ特性を有するものとする。）
【０００４】図３中の差動対をなす２つのＰＭＯＳトラ
ンジスタ（P-type Metal Oxide Semiconductor）Ｐ１、
Ｐ２のソースは互いに共通にＰＭＯＳトランジスタＰ３
のドレインに接続され、そのＰＭＯＳトランジスタＰ３
はソースが電源電圧Ｖddを供給する電源線に、ゲートは
ＰＭＯＳトランジスタＰ４のゲートに接続されている。
そしてトランジスタＰ４は、ソースが電源電圧Ｖddを供
給する電源線に、ドレインとゲートは共通に接続された
上で抵抗Ｒを介して接地された基準電位Ｖgndにそれぞ
れ接続されている。これによりトランジスタＰ４のゲー
ト、ソース間の電圧ＶgsP4 は、その電流駆動能力が十
分高く形成されているとすると、ＰＭＯＳトランジスタ
Ｐ４のしきい値電圧ＶthPにほぼ等しい一定電圧とな
る。従ってトランジスタＰ３のゲート、ソース間にもＰ
ＭＯＳトランジスタのしきい値電圧Ｖthpにほぼ等しい
一定電圧が常時加わる。この状態でトランジスタＰ３の
ドレイン、ソース間に僅かの電圧（ソースに対してドレ
インがマイナスとなる電圧）が加われば、トランジスタ
Ｐ３は定電流源として動作し、トランジスタＰ１、Ｐ２
のソース共通接続点に一定の電流が供給される。
ンジスタ（P-type Metal Oxide Semiconductor）Ｐ１、
Ｐ２のソースは互いに共通にＰＭＯＳトランジスタＰ３
のドレインに接続され、そのＰＭＯＳトランジスタＰ３
はソースが電源電圧Ｖddを供給する電源線に、ゲートは
ＰＭＯＳトランジスタＰ４のゲートに接続されている。
そしてトランジスタＰ４は、ソースが電源電圧Ｖddを供
給する電源線に、ドレインとゲートは共通に接続された
上で抵抗Ｒを介して接地された基準電位Ｖgndにそれぞ
れ接続されている。これによりトランジスタＰ４のゲー
ト、ソース間の電圧ＶgsP4 は、その電流駆動能力が十
分高く形成されているとすると、ＰＭＯＳトランジスタ
Ｐ４のしきい値電圧ＶthPにほぼ等しい一定電圧とな
る。従ってトランジスタＰ３のゲート、ソース間にもＰ
ＭＯＳトランジスタのしきい値電圧Ｖthpにほぼ等しい
一定電圧が常時加わる。この状態でトランジスタＰ３の
ドレイン、ソース間に僅かの電圧（ソースに対してドレ
インがマイナスとなる電圧）が加われば、トランジスタ
Ｐ３は定電流源として動作し、トランジスタＰ１、Ｐ２
のソース共通接続点に一定の電流が供給される。
【０００５】一方、トランジスタＰ１、Ｐ２のドレイン
は、能動負荷としてのカレントミラー回路を構成するＮ
ＭＯＳトランジスタ（N-type Metal Oxide Semiconduct
or）Ｎ１、Ｎ２のドレインにそれぞれ接続されている。
トランジスタＮ１、Ｎ２のゲートは、共通接続されてト
ランジスタＮ１のドレインに接続されているので、その
ゲート、ソース間電圧ＶgsN１、ＶgsN２が所定電圧以上
（例えばＮＭＯＳトランジスタのしきい値電圧ＶthN以
上）であれば、トランジスタＮ１、Ｎ２には殆ど等しい
大きさのドレイン電流Ｉd1、Ｉd2が流れる。
は、能動負荷としてのカレントミラー回路を構成するＮ
ＭＯＳトランジスタ（N-type Metal Oxide Semiconduct
or）Ｎ１、Ｎ２のドレインにそれぞれ接続されている。
トランジスタＮ１、Ｎ２のゲートは、共通接続されてト
ランジスタＮ１のドレインに接続されているので、その
ゲート、ソース間電圧ＶgsN１、ＶgsN２が所定電圧以上
（例えばＮＭＯＳトランジスタのしきい値電圧ＶthN以
上）であれば、トランジスタＮ１、Ｎ２には殆ど等しい
大きさのドレイン電流Ｉd1、Ｉd2が流れる。
【０００６】差動入力電圧は差動対をなすトランジスタ
Ｐ１、Ｐ２のゲートに印加され、出力電圧Ｖoutはトラ
ンジスタＰ２のドレインから取り出される。低電圧の単
一電源で動作させるために全てのトランジスタはエンハ
ンスメント型ＭＯＳにより形成されている。
Ｐ１、Ｐ２のゲートに印加され、出力電圧Ｖoutはトラ
ンジスタＰ２のドレインから取り出される。低電圧の単
一電源で動作させるために全てのトランジスタはエンハ
ンスメント型ＭＯＳにより形成されている。
【０００７】ここで、この回路を用いて微小電圧Ｖinと
基準電圧０Ｖとのレベル比較をする場合を考える。基準
電圧Ｖrefは０Ｖであるので、トランジスタＰ２のゲー
トを基準電位Ｖgndに接続し、微小入力電圧Ｖinはトラ
ンジスタＰ１のゲートに加えたとする。この場合の回路
の小信号差動電圧利得Ａdmは、トランジスタＰ３が定電
流源として動作している場合には次式で表される。 Ａdm＝（−１／２）ｇm・Ｒd （１）式 ここにｇmはトランジスタＰ１、Ｐ２の相互コンダクタ
ンス、ＲdはトランジスタＮ１、Ｎ２のソース接地出力
抵抗である。
基準電圧０Ｖとのレベル比較をする場合を考える。基準
電圧Ｖrefは０Ｖであるので、トランジスタＰ２のゲー
トを基準電位Ｖgndに接続し、微小入力電圧Ｖinはトラ
ンジスタＰ１のゲートに加えたとする。この場合の回路
の小信号差動電圧利得Ａdmは、トランジスタＰ３が定電
流源として動作している場合には次式で表される。 Ａdm＝（−１／２）ｇm・Ｒd （１）式 ここにｇmはトランジスタＰ１、Ｐ２の相互コンダクタ
ンス、ＲdはトランジスタＮ１、Ｎ２のソース接地出力
抵抗である。
【０００８】図３の回路が差動増幅器として性能を発揮
するためには、（１）式で表される差動電圧利得Ａdmが
できる限り大きいことが望ましい。そのためには各トラ
ンジスタを相互コンダクタンスｇmと出力抵抗Ｒdの値が
大きな値となる動作状態、即ち、ゲート、ソース間電圧
Ｖgsをパラメータとしてドレイン電流Ｉdを縦軸に、ド
レイン、ソース間電圧Ｖdsを横軸にとって描いたＭＯＳ
トランジスタのソース接地出力特性図（以下、Ｉd−Ｖd
特性図と略す）におけるドレイン電流の飽和領域で動作
させることが必要である。
するためには、（１）式で表される差動電圧利得Ａdmが
できる限り大きいことが望ましい。そのためには各トラ
ンジスタを相互コンダクタンスｇmと出力抵抗Ｒdの値が
大きな値となる動作状態、即ち、ゲート、ソース間電圧
Ｖgsをパラメータとしてドレイン電流Ｉdを縦軸に、ド
レイン、ソース間電圧Ｖdsを横軸にとって描いたＭＯＳ
トランジスタのソース接地出力特性図（以下、Ｉd−Ｖd
特性図と略す）におけるドレイン電流の飽和領域で動作
させることが必要である。
【０００９】図２はＭＯＳトランジスタの一般的なＩd
−Ｖd特性図を示したものである。図中に示した飽和領
域では、ドレイン電流Ｉdがドレイン、ソース間電圧Ｖd
sの変化に関わらず殆ど一定値で飽和の状態を呈する。
このため相互コンダクタンスｇmおよび出力抵抗Ｒdは、
図中の非飽和領域で動作する場合と比べて非常に大きな
値となる。
−Ｖd特性図を示したものである。図中に示した飽和領
域では、ドレイン電流Ｉdがドレイン、ソース間電圧Ｖd
sの変化に関わらず殆ど一定値で飽和の状態を呈する。
このため相互コンダクタンスｇmおよび出力抵抗Ｒdは、
図中の非飽和領域で動作する場合と比べて非常に大きな
値となる。
【００１０】ＭＯＳトランジスタの理論解析によれば、
ＭＯＳトランジスタがこのＩd−Ｖd特性図における飽和
領域で動作するのは、次の条件式が成立する場合である
ことが知られている。 ｜Ｖds｜≧｜Ｖgs｜−｜Ｖth｜ （２）式 ここにＶdsはドレイン、ソース間電圧、Ｖgsはゲート、
ソース間電圧、Ｖthはしきい値電圧である。この（２）
式より、図３のトランジスタＰ１が相互コンダクタンス
の高い状態、即ち飽和領域で動作するための条件は次の
ようになる。 ｜ＶdsP1｜ ≧ （｜ＶgsP1｜−｜ＶthP｜） （３）式 ここにＶthPはＰＭＯＳトランジスタＰ１のしきい値電
圧である。ＮＭＯＳトランジスタＮ１のドレイン、ソー
ス間電圧をＶdsN1とすると（３）式より次式が導かれ
る。 ｜ＶthP｜＋ Ｖin ≧ ＶdsN1 （４）式
ＭＯＳトランジスタがこのＩd−Ｖd特性図における飽和
領域で動作するのは、次の条件式が成立する場合である
ことが知られている。 ｜Ｖds｜≧｜Ｖgs｜−｜Ｖth｜ （２）式 ここにＶdsはドレイン、ソース間電圧、Ｖgsはゲート、
ソース間電圧、Ｖthはしきい値電圧である。この（２）
式より、図３のトランジスタＰ１が相互コンダクタンス
の高い状態、即ち飽和領域で動作するための条件は次の
ようになる。 ｜ＶdsP1｜ ≧ （｜ＶgsP1｜−｜ＶthP｜） （３）式 ここにＶthPはＰＭＯＳトランジスタＰ１のしきい値電
圧である。ＮＭＯＳトランジスタＮ１のドレイン、ソー
ス間電圧をＶdsN1とすると（３）式より次式が導かれ
る。 ｜ＶthP｜＋ Ｖin ≧ ＶdsN1 （４）式
【００１１】他方、トランジスタＮ１が出力抵抗の高い
状態、即ち飽和領域で動作する条件を考えると、トラン
ジスタＮ１はゲート電圧とドレイン電圧とが等しいこと
から、常に（２）式を満足している。即ち、ドレイン電
流が流れている状態では常に飽和領域で動作しているこ
とになる。このことからトランジスタＮ１が飽和状態で
動作するための条件は、次式で表せる。 ＶdsN1 ≧ ＶthN （５）式 （４）、（５）式をまとめると、次式のようになる。 ｜ＶthP｜＋ Ｖin ≧ ＶdsN1 ≧｜ＶthN｜ （６）式 これより入力電圧Ｖinが０Ｖの基準電圧に等しい場合には、次のようになる。 ｜ＶthP｜≧ ＶdsN1 ≧｜ＶthN｜ （７）式 以上はトランジスタＰ１、Ｎ１について検討してきた
が、トランジスタＮ１とＮ２、Ｐ１とＰ２は同特性であ
るので、入力電圧Ｖinと基準電圧Ｖrefが共に０Ｖであ
る場合には、（６）式はトランジスタＰ２、Ｎ２が飽和
領域で動作するための条件でもある。
状態、即ち飽和領域で動作する条件を考えると、トラン
ジスタＮ１はゲート電圧とドレイン電圧とが等しいこと
から、常に（２）式を満足している。即ち、ドレイン電
流が流れている状態では常に飽和領域で動作しているこ
とになる。このことからトランジスタＮ１が飽和状態で
動作するための条件は、次式で表せる。 ＶdsN1 ≧ ＶthN （５）式 （４）、（５）式をまとめると、次式のようになる。 ｜ＶthP｜＋ Ｖin ≧ ＶdsN1 ≧｜ＶthN｜ （６）式 これより入力電圧Ｖinが０Ｖの基準電圧に等しい場合には、次のようになる。 ｜ＶthP｜≧ ＶdsN1 ≧｜ＶthN｜ （７）式 以上はトランジスタＰ１、Ｎ１について検討してきた
が、トランジスタＮ１とＮ２、Ｐ１とＰ２は同特性であ
るので、入力電圧Ｖinと基準電圧Ｖrefが共に０Ｖであ
る場合には、（６）式はトランジスタＰ２、Ｎ２が飽和
領域で動作するための条件でもある。
【００１２】（７）式の条件が満足されない場合には、
飽和領域で動作できないトランジスタがあることを、具
体的な数字による例で説明する。いま、図３の回路を次
の条件で動作させたとする。 ＰＭＯＳしきい値電圧： ｜ＶthP｜＝０．９Ｖ ＮＭＯＳしきい値電圧： ｜ＶthN｜＝１．０Ｖ 電源電圧 ： Ｖdd＝２．５Ｖ 入力電圧、基準電圧 ： ＶiN＝Ｖref＝０Ｖ 電源基準電位 ： Ｖgnd＝０Ｖ 定電流を供給するトランジスタＰ３の電流駆動能力は十
分に高いものとする。
飽和領域で動作できないトランジスタがあることを、具
体的な数字による例で説明する。いま、図３の回路を次
の条件で動作させたとする。 ＰＭＯＳしきい値電圧： ｜ＶthP｜＝０．９Ｖ ＮＭＯＳしきい値電圧： ｜ＶthN｜＝１．０Ｖ 電源電圧 ： Ｖdd＝２．５Ｖ 入力電圧、基準電圧 ： ＶiN＝Ｖref＝０Ｖ 電源基準電位 ： Ｖgnd＝０Ｖ 定電流を供給するトランジスタＰ３の電流駆動能力は十
分に高いものとする。
【００１３】この条件の下、定電流源トランジスタＰ
３、能動負荷Ｎ１、Ｎ２がすべて飽和領域で動作してい
るとすると、トランジスタＰ３のドレイン電位は電源電
圧より約０．１Ｖ低い約２．４Ｖ、トランジスタＮ１の
ドレイン電位は、基準電位よりＮＭＯＳトランジスタの
しきい値電圧より少し高い約１．１Ｖとなる。この結果
トランジスタＰ１のドレイン、ソース間電圧の絶対値は
１．３Ｖ、ゲート、ソース間電圧の絶対値は２．４Ｖと
なる。トランジスタＰ１が飽和領域で動作するには、ゲ
ート、ソース間電圧２．４ＶからＰＭＯＳトランジスタ
のしきい値電圧０．９Ｖを差し引いた１．５Ｖ以上でな
ければならない。しかしトランジスタＰ１のドレイン、
ソース間電圧は、これより小さい１．３Ｖである。従っ
て、トランジスタＰ１は飽和領域で動作することができ
ず、非飽和領域で動作することとなる。
３、能動負荷Ｎ１、Ｎ２がすべて飽和領域で動作してい
るとすると、トランジスタＰ３のドレイン電位は電源電
圧より約０．１Ｖ低い約２．４Ｖ、トランジスタＮ１の
ドレイン電位は、基準電位よりＮＭＯＳトランジスタの
しきい値電圧より少し高い約１．１Ｖとなる。この結果
トランジスタＰ１のドレイン、ソース間電圧の絶対値は
１．３Ｖ、ゲート、ソース間電圧の絶対値は２．４Ｖと
なる。トランジスタＰ１が飽和領域で動作するには、ゲ
ート、ソース間電圧２．４ＶからＰＭＯＳトランジスタ
のしきい値電圧０．９Ｖを差し引いた１．５Ｖ以上でな
ければならない。しかしトランジスタＰ１のドレイン、
ソース間電圧は、これより小さい１．３Ｖである。従っ
て、トランジスタＰ１は飽和領域で動作することができ
ず、非飽和領域で動作することとなる。
【００１４】ここまで説明してきたことより、次のよう
なことが言える。即ち、図３の差動増幅回路を、入力電
圧Ｖinおよび基準電圧Ｖrefを電源基準電位Ｖgndに近い
低レベルにして動作させた場合において、ＰＭＯＳトラ
ンジスタのしきい値電圧ＶthPの絶対値が、ＮＭＯＳト
ランジスタのしきい値電圧ＶthNの絶対値より小さく形
成されていると、トランジスタＰ１、Ｐ２、Ｎ１、Ｎ２
の内の何れか１個または複数個の動作点が飽和領域から
外れて非飽和領域に移ることとなるため、（１）式で表
される差動電圧利得Ａdmが十分に得られず、増幅器とし
ての性能が低下するという問題が生ずる。
なことが言える。即ち、図３の差動増幅回路を、入力電
圧Ｖinおよび基準電圧Ｖrefを電源基準電位Ｖgndに近い
低レベルにして動作させた場合において、ＰＭＯＳトラ
ンジスタのしきい値電圧ＶthPの絶対値が、ＮＭＯＳト
ランジスタのしきい値電圧ＶthNの絶対値より小さく形
成されていると、トランジスタＰ１、Ｐ２、Ｎ１、Ｎ２
の内の何れか１個または複数個の動作点が飽和領域から
外れて非飽和領域に移ることとなるため、（１）式で表
される差動電圧利得Ａdmが十分に得られず、増幅器とし
ての性能が低下するという問題が生ずる。
【００１５】
【発明が解決しようとする課題】本発明は上述した問題
を解決せんとするものであって、その目的は、図３に示
すような従来の差動増幅回路を、電源基準電位Ｖgnd近
傍の入力電圧で動作させた場合において、回路を構成す
るＰＭＯＳトランジスタのしきい値電圧の絶対値がＮＭ
ＯＳトランジスタのしきい値電圧の絶対値より小さく形
成されていても、回路を構成するトランジスタを全てド
レイン電流の飽和領域で動作させるようにして差動電圧
利得Ａmdの低下を防ぎ、電圧利得が高く、安定動作する
差動増幅回路を提供することにある。
を解決せんとするものであって、その目的は、図３に示
すような従来の差動増幅回路を、電源基準電位Ｖgnd近
傍の入力電圧で動作させた場合において、回路を構成す
るＰＭＯＳトランジスタのしきい値電圧の絶対値がＮＭ
ＯＳトランジスタのしきい値電圧の絶対値より小さく形
成されていても、回路を構成するトランジスタを全てド
レイン電流の飽和領域で動作させるようにして差動電圧
利得Ａmdの低下を防ぎ、電圧利得が高く、安定動作する
差動増幅回路を提供することにある。
【００１６】
【課題を解決するための手段】上記目的を達成するため
本発明の構成は、差動対をなすＰＭＯＳトランジスタの
各ゲートの前に、定電流源とＰＭＯＳトランジスタとで
構成するソースフォロワ回路を使用したレベルシフト回
路を追加し、ＰＭＯＳトランジスタのしきい値電圧分だ
け入力電圧をプラス方向にレベルシフトした電圧が、差
動対トランジスタのゲートに加わるようにした。このた
め、入力電圧が電源基準電位Ｖgnd近傍の低レベルであ
っても、前記（６）式の条件が満たされる結果、回路を
構成する全てのトランジスタがドレイン電流飽和領域で
動作することとなり、高い差動電圧利得Ａmdが得られる
効果を生ずる。
本発明の構成は、差動対をなすＰＭＯＳトランジスタの
各ゲートの前に、定電流源とＰＭＯＳトランジスタとで
構成するソースフォロワ回路を使用したレベルシフト回
路を追加し、ＰＭＯＳトランジスタのしきい値電圧分だ
け入力電圧をプラス方向にレベルシフトした電圧が、差
動対トランジスタのゲートに加わるようにした。このた
め、入力電圧が電源基準電位Ｖgnd近傍の低レベルであ
っても、前記（６）式の条件が満たされる結果、回路を
構成する全てのトランジスタがドレイン電流飽和領域で
動作することとなり、高い差動電圧利得Ａmdが得られる
効果を生ずる。
【００１７】
【発明の実施の形態】以下、本発明の実施形態の一例を
図１を用いて説明する。図中の１は第１のレベルシフト
回路、２は第２のレベルシフト回路である。この第１、
第２のレベルシフト回路１、２を除いた回路部分は図３
に示した差動増幅回路と同じであり、その構成および動
作は「従来の技術」の項で詳述した通りである。（図１
中、図３と同じ部分は同じ符号が付してある。）
図１を用いて説明する。図中の１は第１のレベルシフト
回路、２は第２のレベルシフト回路である。この第１、
第２のレベルシフト回路１、２を除いた回路部分は図３
に示した差動増幅回路と同じであり、その構成および動
作は「従来の技術」の項で詳述した通りである。（図１
中、図３と同じ部分は同じ符号が付してある。）
【００１８】第１のレベルシフト回路は２つのＰＭＯＳ
トランジスタＰ５、Ｐ６を縦続接続してソースフォロワ
回路構成としたもので、一方のトランジスタＰ６のソー
スは電源電圧Ｖddを供給する電源線に接続され、他方の
トランジスタＰ５のドレインは、電源基準電位 Ｖgndに
接続される。共通接続されたトランジスタＰ５のソース
とトランジスタＰ６のドレインの接続点３は、第１のレ
ベルシフト回路の出力電圧が現れる個所であり、差動対
の反転入力端子であるトランジスタＰ１のゲートに接続
される。電源基準電位Ｖgnd側に接続されたトランジス
タＰ５のゲートには入力電圧Ｖinが印加され、他方、電
源Ｖdd側に接続されたトランジスタＰ６のゲートはトラ
ンジスタＰ４のゲートに接続される。
トランジスタＰ５、Ｐ６を縦続接続してソースフォロワ
回路構成としたもので、一方のトランジスタＰ６のソー
スは電源電圧Ｖddを供給する電源線に接続され、他方の
トランジスタＰ５のドレインは、電源基準電位 Ｖgndに
接続される。共通接続されたトランジスタＰ５のソース
とトランジスタＰ６のドレインの接続点３は、第１のレ
ベルシフト回路の出力電圧が現れる個所であり、差動対
の反転入力端子であるトランジスタＰ１のゲートに接続
される。電源基準電位Ｖgnd側に接続されたトランジス
タＰ５のゲートには入力電圧Ｖinが印加され、他方、電
源Ｖdd側に接続されたトランジスタＰ６のゲートはトラ
ンジスタＰ４のゲートに接続される。
【００１９】ここでトランジスタＰ４のゲート、ソース
間電圧は、ゲートとドレインが共通に接続されているた
め、トランジスタＰ４の電流駆動能力が高く形成されて
いれば、ＰＭＯＳトランジスタのしきい値電圧に殆ど等
しい一定の値となる。従って、トランジスタＰ６のゲー
ト、ソース間電圧もＰＭＯＳトランジスタのしきい値電
圧に殆ど等しい一定値に維持されるため、トランジスタ
Ｐ６は電流源として動作し、電源基準電位Ｖgnd側に接
続されたトランジスタＰ５のドレインに一定の電流Ｉd6
を供給する。この結果、第１のレベルシフト回路の出力
にあたる接続点３の電位Ｖin1は、トランジスタＰ５の
ゲート電位に、トランジスタＰ５のゲート、ソース間電
圧の絶対値｜ＶgsP5｜がプラスされた電位となる。この
電圧｜ＶgsP5｜はトランジスタＰ５に供給されるドレイ
ン電流Ｉd６に依存するが、トランジスタＰ５がドレイ
ン電流Ｉd6を十分駆動できる能力を有している場合に
は、ＰＭＯＳトランジスタのしきい値電圧の絶対値｜Ｖ
thP｜に殆ど等しい値となる。従って、次の式が成り立
つ。 Ｖin1 ≒ Ｖin ＋ ｜ＶthP｜ （８）式
間電圧は、ゲートとドレインが共通に接続されているた
め、トランジスタＰ４の電流駆動能力が高く形成されて
いれば、ＰＭＯＳトランジスタのしきい値電圧に殆ど等
しい一定の値となる。従って、トランジスタＰ６のゲー
ト、ソース間電圧もＰＭＯＳトランジスタのしきい値電
圧に殆ど等しい一定値に維持されるため、トランジスタ
Ｐ６は電流源として動作し、電源基準電位Ｖgnd側に接
続されたトランジスタＰ５のドレインに一定の電流Ｉd6
を供給する。この結果、第１のレベルシフト回路の出力
にあたる接続点３の電位Ｖin1は、トランジスタＰ５の
ゲート電位に、トランジスタＰ５のゲート、ソース間電
圧の絶対値｜ＶgsP5｜がプラスされた電位となる。この
電圧｜ＶgsP5｜はトランジスタＰ５に供給されるドレイ
ン電流Ｉd６に依存するが、トランジスタＰ５がドレイ
ン電流Ｉd6を十分駆動できる能力を有している場合に
は、ＰＭＯＳトランジスタのしきい値電圧の絶対値｜Ｖ
thP｜に殆ど等しい値となる。従って、次の式が成り立
つ。 Ｖin1 ≒ Ｖin ＋ ｜ＶthP｜ （８）式
【００２０】第２のレベルシフト回路２の構成と動作
も、第１のレベルシフト回路１と同じである。異なるの
は電源基準電位Ｖgnd側に接続されたトランジスタＰ７
のゲートには、差動入力の他方の入力電圧Ｖrefが印加
され、そのレベルシフトされた出力であるトランジスタ
Ｐ７のソースが差動対の非反転入力端子であるトランジ
スタＰ２のゲートに接続される点である。
も、第１のレベルシフト回路１と同じである。異なるの
は電源基準電位Ｖgnd側に接続されたトランジスタＰ７
のゲートには、差動入力の他方の入力電圧Ｖrefが印加
され、そのレベルシフトされた出力であるトランジスタ
Ｐ７のソースが差動対の非反転入力端子であるトランジ
スタＰ２のゲートに接続される点である。
【００２１】この回路を「従来の技術」の項で検討した
と同じ条件、即ち、基準電圧Ｖrefを与える端子を電源
基準電位Ｖgndに接続して０Ｖとし、入力電圧Ｖinとし
て電源基準電位Ｖgnd近傍の微小電圧を加えて動作させ
たとする。この場合に回路中の全てのトランジスタが飽
和領域で動作する条件は、（８）式のＶin1を（６）式
のＶinに代入して次のようになる。 ２｜ＶthP｜＋ Ｖin ≧ ＶdsN1 ≧ ｜ＶthN｜ （９）式 従って、ＶdsN1が｜ＶthN｜に殆ど等しい場合には、入
力電圧Ｖinが０Ｖであっても次の式、 ２｜ＶthP｜ ≧ ｜ＶthN｜ が成り立つようにトランジスタのしきい値電圧が設計し
てあれば、全てのトランジスタが飽和領域で動作し、高
い差動電圧利得が得られることとなる。
と同じ条件、即ち、基準電圧Ｖrefを与える端子を電源
基準電位Ｖgndに接続して０Ｖとし、入力電圧Ｖinとし
て電源基準電位Ｖgnd近傍の微小電圧を加えて動作させ
たとする。この場合に回路中の全てのトランジスタが飽
和領域で動作する条件は、（８）式のＶin1を（６）式
のＶinに代入して次のようになる。 ２｜ＶthP｜＋ Ｖin ≧ ＶdsN1 ≧ ｜ＶthN｜ （９）式 従って、ＶdsN1が｜ＶthN｜に殆ど等しい場合には、入
力電圧Ｖinが０Ｖであっても次の式、 ２｜ＶthP｜ ≧ ｜ＶthN｜ が成り立つようにトランジスタのしきい値電圧が設計し
てあれば、全てのトランジスタが飽和領域で動作し、高
い差動電圧利得が得られることとなる。
【００２２】なお、（９）式から次の関係が得られる。
Ｖin ≧ ｜ＶthN｜ − ２｜ＶthP｜ （１０）式
従って、入力電圧Ｖinは、この（１０）式を満足する限
りは負の値であっても、全てのトランジスタが飽和領域
で動作し、高い差動電圧利得が得られる。
りは負の値であっても、全てのトランジスタが飽和領域
で動作し、高い差動電圧利得が得られる。
【００２３】なお第１、第２のレベルシフト回路の中の
トランジスタＰ６、Ｐ８は、それぞれ入力トランジスタ
Ｐ５、Ｐ７に一定の定電流を供給する役割を果たすもの
であるので、必ずしも図に示した回路構成に限られるも
のではなく、一定の電流を入力トランジスタＰ５、Ｐ７
にそれぞれ常時供給できる定電流回路であればよい。同
様に図中のトランジスタＰ３は、差動対をなすトランジ
スタＰ１とＰ２のソース共通接続点に定電流を供給する
役割を果たすものであるので、図に示す回路に限られる
ものではなく、一定電流を流せる他の方式の回路でもよ
い。
トランジスタＰ６、Ｐ８は、それぞれ入力トランジスタ
Ｐ５、Ｐ７に一定の定電流を供給する役割を果たすもの
であるので、必ずしも図に示した回路構成に限られるも
のではなく、一定の電流を入力トランジスタＰ５、Ｐ７
にそれぞれ常時供給できる定電流回路であればよい。同
様に図中のトランジスタＰ３は、差動対をなすトランジ
スタＰ１とＰ２のソース共通接続点に定電流を供給する
役割を果たすものであるので、図に示す回路に限られる
ものではなく、一定電流を流せる他の方式の回路でもよ
い。
【図１】本発明の一実施形態を示す差動増幅回路の電気
的構成図
的構成図
【図２】ＭＯＳトランジスタのソース接地の一般的な出
力特性図
力特性図
【図３】従来技術を示す図１相当図
図面中、１、２はレベルシフト回路、Ｖddは電源電圧、
Ｖgndは電源の基準電位、Ｖin、Ｖrefは差動入力電圧、
Ｖoutは出力電圧、Ｎ１、Ｎ２はＮＭＯＳトランジス
タ、Ｐ１〜Ｐ８はＰＭＯＳトランジスタを示す。
Ｖgndは電源の基準電位、Ｖin、Ｖrefは差動入力電圧、
Ｖoutは出力電圧、Ｎ１、Ｎ２はＮＭＯＳトランジス
タ、Ｐ１〜Ｐ８はＰＭＯＳトランジスタを示す。
フロントページの続き
Ｆターム(参考） 5J066 AA01 AA12 CA35 CA37 FA03
HA10 HA25 KA06 KA09 KA12
KA18 MA02 MA21 MD04 ND01
ND14 ND22 ND23 PD01 TA02
5J500 AA01 AA12 AC35 AC37 AF03
AH10 AH25 AK06 AK09 AK12
AK18 AM02 AM21 AT02 DM04
DN01 DN14 DN22 DN23 DP01
Claims (3)
- 【請求項１】 差動対をなす１対のエンハンスメント型
ＰＭＯＳトランジスタと、該トランジスタの負荷となる
エンハンスメント型ＮＭＯＳトランジスタで構成したカ
レントミラー回路と、前記差動対トランジスタの共通接
続されたソースに定電流を供給する定電流回路とを有す
る差動回路の、反転入力側および非反転入力側に、定電
流源を負荷とするＰＭＯＳトランジスタによるソースフ
ォロワ回路からなるレベルシフト回路をそれぞれ介在さ
せ、差動入力電圧を該ソースフォロワ回路のＰＭＯＳト
ランジスタのソース、ゲート間電位差分だけそれぞれプ
ラス方向にレベルシフトして前記差動対トランジスタの
各ゲートに供給する差動増幅回路。 - 【請求項２】 前記ソースフォロワ回路の定電流源は、
ソースを電源に接続し、ゲートに一定電圧を印加したＰ
ＭＯＳトランジスタで構成したことを特徴とする請求項
１記載の差動増幅回路。 - 【請求項３】 前記ソースフォロワ回路の一方のゲート
に、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの各
しきい値電圧の絶対値の差以内の正または負の微小電圧
を基準電圧として印加し、他方のゲートに未知入力電圧
を印加して使用する請求項１又は２記載の差動増幅回路
を使用したレベル検出器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001334646A JP3846267B2 (ja) | 2001-10-31 | 2001-10-31 | 差動増幅回路およびレベル検出器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001334646A JP3846267B2 (ja) | 2001-10-31 | 2001-10-31 | 差動増幅回路およびレベル検出器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003142961A true JP2003142961A (ja) | 2003-05-16 |
| JP3846267B2 JP3846267B2 (ja) | 2006-11-15 |
Family
ID=19149745
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001334646A Expired - Fee Related JP3846267B2 (ja) | 2001-10-31 | 2001-10-31 | 差動増幅回路およびレベル検出器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3846267B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012145540A (ja) * | 2011-01-14 | 2012-08-02 | Seiko Instruments Inc | 温度センサ装置 |
| CN103166584A (zh) * | 2013-02-06 | 2013-06-19 | 苏州硅智源微电子有限公司 | 增强灌电流并驱动电容负载的cmos放大器 |
-
2001
- 2001-10-31 JP JP2001334646A patent/JP3846267B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012145540A (ja) * | 2011-01-14 | 2012-08-02 | Seiko Instruments Inc | 温度センサ装置 |
| CN103166584A (zh) * | 2013-02-06 | 2013-06-19 | 苏州硅智源微电子有限公司 | 增强灌电流并驱动电容负载的cmos放大器 |
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| Publication number | Publication date |
|---|---|
| JP3846267B2 (ja) | 2006-11-15 |
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