JP2003142575A - 半導体装置及びそれを用いた電子装置 - Google Patents
半導体装置及びそれを用いた電子装置Info
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Abstract
(57)【要約】
【課題】誘電体で分離された基板（誘電体分離基板と云
う）を用いた高、低耐圧素子混載の半導体装置におい
て、高圧電源電圧を超えたサージ電圧により支持基板に
発生するノイズによって引き起こされる低圧回路の誤動
作を防止する。また、半導体装置内に形成した高耐圧容
量を用いて１次側回路と２次側回路間の高耐圧絶縁を行
う半導体装置の絶縁耐圧の劣化を防止する。 【解決手段】誘電体分離基板を用い、その素子形成領域
に高耐圧素子と低耐圧素子が混載され、複数種類の電源
電圧が供給される半導体装置において、誘電体分離基板
の支持基板の不純物濃度を１０17(cm-3)以上とする。ま
た、誘電体分離基板を用い、半導体装置内に形成した高
耐圧容量を用いて１次側回路と２次側回路間の高耐圧絶
縁を行う半導体装置において、誘電体分離基板の支持基
板の不純物濃度を１０17(cm-3)以上とする。
う）を用いた高、低耐圧素子混載の半導体装置におい
て、高圧電源電圧を超えたサージ電圧により支持基板に
発生するノイズによって引き起こされる低圧回路の誤動
作を防止する。また、半導体装置内に形成した高耐圧容
量を用いて１次側回路と２次側回路間の高耐圧絶縁を行
う半導体装置の絶縁耐圧の劣化を防止する。 【解決手段】誘電体分離基板を用い、その素子形成領域
に高耐圧素子と低耐圧素子が混載され、複数種類の電源
電圧が供給される半導体装置において、誘電体分離基板
の支持基板の不純物濃度を１０17(cm-3)以上とする。ま
た、誘電体分離基板を用い、半導体装置内に形成した高
耐圧容量を用いて１次側回路と２次側回路間の高耐圧絶
縁を行う半導体装置において、誘電体分離基板の支持基
板の不純物濃度を１０17(cm-3)以上とする。
Description
【０００１】
【発明の属する技術分野】本発明は、誘電体で分離され
た基板（誘電体分離基板と云う）を用いると共に、その
素子形成領域に高耐圧素子と低耐圧素子が混載され、複
数種類の電源電圧が供給された半導体装置と、それを用
いた電子装置に関する。
た基板（誘電体分離基板と云う）を用いると共に、その
素子形成領域に高耐圧素子と低耐圧素子が混載され、複
数種類の電源電圧が供給された半導体装置と、それを用
いた電子装置に関する。
【０００２】また、誘電体分離基板を用いると共に、１
次側回路と２次側回路との間で信号を伝達し、かつ１次
側回路と２次側回路を電気的に絶縁分離する容量性絶縁
手段を有する半導体装置と、それを用いた通信端末装置
に関する。
次側回路と２次側回路との間で信号を伝達し、かつ１次
側回路と２次側回路を電気的に絶縁分離する容量性絶縁
手段を有する半導体装置と、それを用いた通信端末装置
に関する。
【０００３】
【従来の技術】複数の高耐圧素子が形成された半導体装
置において、高耐圧素子間の絶縁分離距離を短くすると
共にラッチアップフリーを実現するために、例えばSOI
(Silicon On Insulator)基板とトレンチ分離を組合せた
誘電体分離基板が用いられる。誘電体分離基板では、支
持基板と素子を形成する単結晶シリコンの領域との間を
完全に分離するように埋込み絶縁膜が形成されている。
そして、その支持基板には抵抗率が１０Ωcm程度の低不
純物濃度のシリコン基板が使われている。これは、抵抗
率が１０Ωcm程度のシリコンウエハがLSIの製造に多く
使われている為に比較的安くウエハを入手できるからで
ある。
置において、高耐圧素子間の絶縁分離距離を短くすると
共にラッチアップフリーを実現するために、例えばSOI
(Silicon On Insulator)基板とトレンチ分離を組合せた
誘電体分離基板が用いられる。誘電体分離基板では、支
持基板と素子を形成する単結晶シリコンの領域との間を
完全に分離するように埋込み絶縁膜が形成されている。
そして、その支持基板には抵抗率が１０Ωcm程度の低不
純物濃度のシリコン基板が使われている。これは、抵抗
率が１０Ωcm程度のシリコンウエハがLSIの製造に多く
使われている為に比較的安くウエハを入手できるからで
ある。
【０００４】
【発明が解決しようとする課題】誘電体分離基板を用い
た場合、ラッチアップフリーを実現できる。しかし、そ
の素子形成領域に高耐圧素子と低耐圧素子が混載され、
複数種類の電源電圧が供給された半導体装置において、
高耐圧素子を用いた回路が動作した際の電源電圧を超え
たサージ電圧により支持基板内に発生する空乏層の影響
は考慮されていない。このため、支持基板内に形成され
た空乏層容量の急峻な変化により支持基板内で発生した
電圧パルス状のノイズが、埋込み絶縁膜を介して容量結
合で低圧回路領域に伝播して回路の誤動作を招くことが
あった。
た場合、ラッチアップフリーを実現できる。しかし、そ
の素子形成領域に高耐圧素子と低耐圧素子が混載され、
複数種類の電源電圧が供給された半導体装置において、
高耐圧素子を用いた回路が動作した際の電源電圧を超え
たサージ電圧により支持基板内に発生する空乏層の影響
は考慮されていない。このため、支持基板内に形成され
た空乏層容量の急峻な変化により支持基板内で発生した
電圧パルス状のノイズが、埋込み絶縁膜を介して容量結
合で低圧回路領域に伝播して回路の誤動作を招くことが
あった。
【０００５】また、誘電体分離基板を用いると共に、半
導体装置内に形成した高耐圧容量を用いて、それを挟ん
で形成された１次側回路と２次側回路間の高耐圧絶縁を
行う半導体装置において、支持基板内に形成された空乏
層容量の急峻な変化により絶縁耐圧が劣化する場合が生
じることがあった。
導体装置内に形成した高耐圧容量を用いて、それを挟ん
で形成された１次側回路と２次側回路間の高耐圧絶縁を
行う半導体装置において、支持基板内に形成された空乏
層容量の急峻な変化により絶縁耐圧が劣化する場合が生
じることがあった。
【０００６】本発明の目的は、上記のような問題を考慮
してなされたものであり、電源電圧を超えたサージ電圧
により支持基板内に発生する電圧パルス状のノイズを小
さくできる半導体装置を提供することにある。
してなされたものであり、電源電圧を超えたサージ電圧
により支持基板内に発生する電圧パルス状のノイズを小
さくできる半導体装置を提供することにある。
【０００７】本発明の他の目的は、誘電体分離基板を用
いると共に、半導体装置内に形成した高耐圧容量を用い
て１次側回路と２次側回路間の高耐圧絶縁を行う半導体
装置の絶縁耐圧を向上することにある。
いると共に、半導体装置内に形成した高耐圧容量を用い
て１次側回路と２次側回路間の高耐圧絶縁を行う半導体
装置の絶縁耐圧を向上することにある。
【０００８】
【課題を解決するための手段】上記課題を解決するため
に本発明では、誘電体分離基板を用いると共に、その素
子形成領域に高耐圧素子と低耐圧素子が混載され、複数
種類の電源電圧が供給される半導体装置において、支持
基板の不純物濃度を１０17cm-3以上とする。そして、半
導体装置が駆動する負荷のインダクタンス成分が大き
く、サージ電圧の発生が顕著になる電子装置に上記半導
体装置を用いる。
に本発明では、誘電体分離基板を用いると共に、その素
子形成領域に高耐圧素子と低耐圧素子が混載され、複数
種類の電源電圧が供給される半導体装置において、支持
基板の不純物濃度を１０17cm-3以上とする。そして、半
導体装置が駆動する負荷のインダクタンス成分が大き
く、サージ電圧の発生が顕著になる電子装置に上記半導
体装置を用いる。
【０００９】また、誘電体分離基板を用いると共に、半
導体装置内に形成した高耐圧容量を用いて、それを挟ん
で形成された１次側回路と２次側回路間の高耐圧絶縁を
行う半導体装置において、支持基板の不純物濃度を１０
17cm-3以上とする。そして、ネットワーク側の１次側回
路と機器側の２次側回路と間の絶縁が必要な通信端末機
器に上記半導体装置を用いる。
導体装置内に形成した高耐圧容量を用いて、それを挟ん
で形成された１次側回路と２次側回路間の高耐圧絶縁を
行う半導体装置において、支持基板の不純物濃度を１０
17cm-3以上とする。そして、ネットワーク側の１次側回
路と機器側の２次側回路と間の絶縁が必要な通信端末機
器に上記半導体装置を用いる。
【００１０】
【発明の実施の形態】図１を用いて本発明による半導体
装置の第１の実施例を説明する。図１は本発明の半導体
装置１０の略断面の一部分を示したものである。半導体
装置１０にはSOI(Silicon On Insulator)基板が用いら
れており、２０は支持基板、３０は埋込み絶縁膜、１０
０はシリコン単結晶からなる素子形成領域、３１は絶縁
膜３０が埋込まれたトレンチである。ここで支持基板２
０は、不純物濃度が１０17cm-3以上と高不純物濃度のＮ
+シリコン基板である。この時、支持基板２０の抵抗率
は３Ωcm以下である。
装置の第１の実施例を説明する。図１は本発明の半導体
装置１０の略断面の一部分を示したものである。半導体
装置１０にはSOI(Silicon On Insulator)基板が用いら
れており、２０は支持基板、３０は埋込み絶縁膜、１０
０はシリコン単結晶からなる素子形成領域、３１は絶縁
膜３０が埋込まれたトレンチである。ここで支持基板２
０は、不純物濃度が１０17cm-3以上と高不純物濃度のＮ
+シリコン基板である。この時、支持基板２０の抵抗率
は３Ωcm以下である。
【００１１】なお、本明細書では１０17cm-3以上の高不
純物濃度のシリコン層をＮ+、Ｐ+で、１０16cm-3以下の
低不純物濃度のシリコン層をＮ-、Ｐ-で、１×１０16cm
-3〜１×１０17cm-3のシリコン層をＮ、Ｐで記す。
純物濃度のシリコン層をＮ+、Ｐ+で、１０16cm-3以下の
低不純物濃度のシリコン層をＮ-、Ｐ-で、１×１０16cm
-3〜１×１０17cm-3のシリコン層をＮ、Ｐで記す。
【００１２】素子形成領域１００に作られた高耐圧ＰＭ
ＯＳ１１０、高耐圧ＮＭＯＳ１２０、低耐圧ＰＭＯＳ１
３０、低耐圧ＮＭＯＳ１４０は、トレンチ３１により各
々絶縁分離されている。高耐圧ＰＭＯＳ１１０のソース
電極には高圧電源の電圧ＶHVが、高耐圧ＮＭＯＳ１２０
のソース電極には高耐圧素子用のグランド電源の電圧Ｖ
HGNDが接続され、高耐圧ＰＭＯＳ１１０のドレイン電極
と高耐圧ＮＭＯＳ１２０のドレイン電極はアルミ配線で
接続されＶout端子に繋がっている。また、低耐圧ＰＭ
ＯＳ１３０のソース電極には低圧電源の電圧ＶCCが、低
耐圧ＮＭＯＳ１４０のソース電極には低耐圧素子用のグ
ランド電源の電圧ＶGNDが接続され、低耐圧ＰＭＯＳ１
３０のドレイン電極と低耐圧ＮＭＯＳ１４０のドレイン
電極はアルミ配線で接続されている。
ＯＳ１１０、高耐圧ＮＭＯＳ１２０、低耐圧ＰＭＯＳ１
３０、低耐圧ＮＭＯＳ１４０は、トレンチ３１により各
々絶縁分離されている。高耐圧ＰＭＯＳ１１０のソース
電極には高圧電源の電圧ＶHVが、高耐圧ＮＭＯＳ１２０
のソース電極には高耐圧素子用のグランド電源の電圧Ｖ
HGNDが接続され、高耐圧ＰＭＯＳ１１０のドレイン電極
と高耐圧ＮＭＯＳ１２０のドレイン電極はアルミ配線で
接続されＶout端子に繋がっている。また、低耐圧ＰＭ
ＯＳ１３０のソース電極には低圧電源の電圧ＶCCが、低
耐圧ＮＭＯＳ１４０のソース電極には低耐圧素子用のグ
ランド電源の電圧ＶGNDが接続され、低耐圧ＰＭＯＳ１
３０のドレイン電極と低耐圧ＮＭＯＳ１４０のドレイン
電極はアルミ配線で接続されている。
【００１３】ここで、図２、図３を用いて高サージ電圧
発生時における従来の半導体装置の問題点とその原因
を、図４から図６を用いて本発明の半導体装置により前
記問題点が解決される原理を説明する。
発生時における従来の半導体装置の問題点とその原因
を、図４から図６を用いて本発明の半導体装置により前
記問題点が解決される原理を説明する。
【００１４】図２、図３は従来の半導体装置１１の略断
面の一部分とサージ電圧が生じた際の空乏層の状況を示
したものである。図１との相違は、図２では支持基板に
Ｎ-支持基板２４、図３では支持基板にＰ-支持基板２
６、素子形成領域１００にＰ-シリコン層を用いている
点である。
面の一部分とサージ電圧が生じた際の空乏層の状況を示
したものである。図１との相違は、図２では支持基板に
Ｎ-支持基板２４、図３では支持基板にＰ-支持基板２
６、素子形成領域１００にＰ-シリコン層を用いている
点である。
【００１５】図２において高耐圧ＮＭＯＳ１２０がオン
し、Ｖout端子の電圧がハイレベルからロウレベルにプ
ルダウンされる際、高耐圧素子用のグランド電源の電圧
ＶHG NDを超える負のサージ電圧が発生すると、高耐圧Ｎ
ＭＯＳ１２０のＮ+、Ｎ、Ｎ-層の電位もＶHGNDを超える
負の電圧となる。そして、直下の埋込み絶縁膜３０を介
してＮ-支持基板２４内の電子が押しやられ空乏層２５
が発生する。この空乏層２５と埋込み絶縁膜３０は、Ｖ
HGNDを超える負の電圧と低耐圧素子用のグランド電源の
電圧ＶGNDを両端に持つ直列容量を形成する。そして空
乏層２５の空乏化領域はサージ電圧の電圧変化に応じて
急激に変化する。サージ電圧がピークにおける空乏層２
５の容量が埋込み絶縁膜３０の容量と同等かそれ以下で
は、直列容量の電圧分担によりＶout端子に生じたサー
ジ電圧の半分以上の電圧ピークを持つサージ電圧がＮ-
支持基板２４内の空乏化領域に発生する。空乏化領域は
低耐圧ＰＭＯＳ１３０直下のＮ-支持基板にも伸びるの
で、空乏化領域内に発生したサージ電圧は、容量結合に
より低耐圧ＰＭＯＳ１３０内に伝播し、負のサージ電圧
を発生させる。この時、例えば低耐圧ＰＭＯＳ１３０が
オン状態にありドレイン電極の出力電圧がＶCCにあると
すると、負のサージ電圧によって出力電圧がＶCCよりも
瞬時的に低下し、その電圧が次段の論理しきい値よりも
低下すると低圧回路の誤動作を生じることになる。ま
た、低圧回路がアナログ回路の場合には更に誤動作が生
じやすい。
し、Ｖout端子の電圧がハイレベルからロウレベルにプ
ルダウンされる際、高耐圧素子用のグランド電源の電圧
ＶHG NDを超える負のサージ電圧が発生すると、高耐圧Ｎ
ＭＯＳ１２０のＮ+、Ｎ、Ｎ-層の電位もＶHGNDを超える
負の電圧となる。そして、直下の埋込み絶縁膜３０を介
してＮ-支持基板２４内の電子が押しやられ空乏層２５
が発生する。この空乏層２５と埋込み絶縁膜３０は、Ｖ
HGNDを超える負の電圧と低耐圧素子用のグランド電源の
電圧ＶGNDを両端に持つ直列容量を形成する。そして空
乏層２５の空乏化領域はサージ電圧の電圧変化に応じて
急激に変化する。サージ電圧がピークにおける空乏層２
５の容量が埋込み絶縁膜３０の容量と同等かそれ以下で
は、直列容量の電圧分担によりＶout端子に生じたサー
ジ電圧の半分以上の電圧ピークを持つサージ電圧がＮ-
支持基板２４内の空乏化領域に発生する。空乏化領域は
低耐圧ＰＭＯＳ１３０直下のＮ-支持基板にも伸びるの
で、空乏化領域内に発生したサージ電圧は、容量結合に
より低耐圧ＰＭＯＳ１３０内に伝播し、負のサージ電圧
を発生させる。この時、例えば低耐圧ＰＭＯＳ１３０が
オン状態にありドレイン電極の出力電圧がＶCCにあると
すると、負のサージ電圧によって出力電圧がＶCCよりも
瞬時的に低下し、その電圧が次段の論理しきい値よりも
低下すると低圧回路の誤動作を生じることになる。ま
た、低圧回路がアナログ回路の場合には更に誤動作が生
じやすい。
【００１６】なお、高耐圧ＰＭＯＳ１１０がオンし、Ｖ
out端子の電圧がロウレベルからハイレベルにプルアッ
プされる際、高耐圧素子用の高圧電源の電圧ＶHVを超え
る正のサージ電圧が発生すると、高耐圧ＰＭＯＳ１１０
のＰ+、Ｐ、Ｎ-層の電位もＶ HVを超える正の電圧とな
る。この時、直下の埋込み絶縁膜３０を介してＮ-支持
基板２４内の電子が引っ張られて蓄積層が発生するが容
量は形成されない。このため、埋込み絶縁膜３０による
容量値が小さければ、負のサージ電圧の時に生じるよう
な大きなサージ電圧はＮ-支持基板２４内には発生しな
い。
out端子の電圧がロウレベルからハイレベルにプルアッ
プされる際、高耐圧素子用の高圧電源の電圧ＶHVを超え
る正のサージ電圧が発生すると、高耐圧ＰＭＯＳ１１０
のＰ+、Ｐ、Ｎ-層の電位もＶ HVを超える正の電圧とな
る。この時、直下の埋込み絶縁膜３０を介してＮ-支持
基板２４内の電子が引っ張られて蓄積層が発生するが容
量は形成されない。このため、埋込み絶縁膜３０による
容量値が小さければ、負のサージ電圧の時に生じるよう
な大きなサージ電圧はＮ-支持基板２４内には発生しな
い。
【００１７】図３においても同様のことが生じる。図３
おいて高耐圧ＰＭＯＳ１１０がオンし、Ｖout端子の電
圧がロウレベルからハイレベルにプルアップされる際、
高耐圧素子用の高圧電源の電圧ＶHVを超える正のサージ
電圧が発生すると、高耐圧ＰＭＯＳ１１０のＰ+、Ｐ、
Ｎ-層の電位もＶHVを超える正の電圧となる。そして、
直下の埋込み絶縁膜３０を介してＰ-支持基板２６内の
正孔が押しやられ空乏層２７が発生する。この空乏層２
７と埋込み絶縁膜３０は、ＶHVを超える正の電圧と低耐
圧素子用のグランド電源の電圧ＶGNDを両端に持つ直列
容量を形成する。そして空乏層２７の空乏化領域はサー
ジ電圧の電圧変化に応じて急激に変化する。サージ電圧
がピークにおける空乏層２７の容量が埋込み絶縁膜３０
の容量と同等かそれ以下では、直列容量の電圧分担によ
りＶout端子に生じたサージ電圧の半分以上の電圧ピー
クを持つサージ電圧がＰ-支持基板２６内の空乏化領域
に発生する。空乏化領域は低耐圧ＮＭＯＳ１４０直下の
Ｎ-支持基板にも伸びるので、空乏化領域内に発生した
サージ電圧は、容量結合により低耐圧ＮＭＯＳ１４０内
に伝播し、正のサージ電圧を発生させる。この時、例え
ば低耐圧ＮＭＯＳ１４０がオン状態にありドレイン電極
の出力電圧がＶGNDにあるとすると、正のサージ電圧に
よって出力電圧がＶGNDよりも瞬時的に上昇し、その電
圧が次段の論理しきい値よりも高くなると低圧回路の誤
動作を生じることになる。また、低圧回路がアナログ回
路の場合には更に誤動作が生じやすい。
おいて高耐圧ＰＭＯＳ１１０がオンし、Ｖout端子の電
圧がロウレベルからハイレベルにプルアップされる際、
高耐圧素子用の高圧電源の電圧ＶHVを超える正のサージ
電圧が発生すると、高耐圧ＰＭＯＳ１１０のＰ+、Ｐ、
Ｎ-層の電位もＶHVを超える正の電圧となる。そして、
直下の埋込み絶縁膜３０を介してＰ-支持基板２６内の
正孔が押しやられ空乏層２７が発生する。この空乏層２
７と埋込み絶縁膜３０は、ＶHVを超える正の電圧と低耐
圧素子用のグランド電源の電圧ＶGNDを両端に持つ直列
容量を形成する。そして空乏層２７の空乏化領域はサー
ジ電圧の電圧変化に応じて急激に変化する。サージ電圧
がピークにおける空乏層２７の容量が埋込み絶縁膜３０
の容量と同等かそれ以下では、直列容量の電圧分担によ
りＶout端子に生じたサージ電圧の半分以上の電圧ピー
クを持つサージ電圧がＰ-支持基板２６内の空乏化領域
に発生する。空乏化領域は低耐圧ＮＭＯＳ１４０直下の
Ｎ-支持基板にも伸びるので、空乏化領域内に発生した
サージ電圧は、容量結合により低耐圧ＮＭＯＳ１４０内
に伝播し、正のサージ電圧を発生させる。この時、例え
ば低耐圧ＮＭＯＳ１４０がオン状態にありドレイン電極
の出力電圧がＶGNDにあるとすると、正のサージ電圧に
よって出力電圧がＶGNDよりも瞬時的に上昇し、その電
圧が次段の論理しきい値よりも高くなると低圧回路の誤
動作を生じることになる。また、低圧回路がアナログ回
路の場合には更に誤動作が生じやすい。
【００１８】図４は本発明の半導体装置１０の略断面の
一部分とサージ電圧が生じた際の空乏層の状況を示した
ものである。ここで、支持基板２０は不純物濃度が１０
17cm -3以上と高不純物濃度のＮ+シリコン基板である。
前述のように、高耐圧ＮＭＯＳ１２０がオンし、Ｖout
端子の電圧がハイレベルからロウレベルにプルダウンさ
れる際に、高耐圧素子用のグランド電源の電圧ＶHGNDを
超える負のサージ電圧が発生すると、高耐圧ＮＭＯＳ１
２０のＮ+、Ｎ、Ｎ-層の電位もＶHGNDを超える負の電圧
となる。しかし、本発明では支持基板に不純物濃度が１
０17cm-3以上の高不純物濃度のＮ+支持基板を用いてい
るので、Ｎ+支持基板内に発生する空乏層２１の幅はＮ-
支持基板を用いた場合に比べ１/１０以下に抑えられる
(理由は図５を用いて後述する)。このため、空乏層２１
の容量値はＮ-支持基板を用いた場合に比べ１０倍以上
大きく、支持基板内に発生するサージ電圧は大幅に小さ
くなる。例えば、Ｎ-支持基板を用いた場合の空乏層２
５の容量値と埋込み絶縁膜の容量値が同じ場合と比べる
と、Ｎ+支持基板を用いることにより支持基板内に発生
するサージ電圧は従来の１/５以下に低減される。
一部分とサージ電圧が生じた際の空乏層の状況を示した
ものである。ここで、支持基板２０は不純物濃度が１０
17cm -3以上と高不純物濃度のＮ+シリコン基板である。
前述のように、高耐圧ＮＭＯＳ１２０がオンし、Ｖout
端子の電圧がハイレベルからロウレベルにプルダウンさ
れる際に、高耐圧素子用のグランド電源の電圧ＶHGNDを
超える負のサージ電圧が発生すると、高耐圧ＮＭＯＳ１
２０のＮ+、Ｎ、Ｎ-層の電位もＶHGNDを超える負の電圧
となる。しかし、本発明では支持基板に不純物濃度が１
０17cm-3以上の高不純物濃度のＮ+支持基板を用いてい
るので、Ｎ+支持基板内に発生する空乏層２１の幅はＮ-
支持基板を用いた場合に比べ１/１０以下に抑えられる
(理由は図５を用いて後述する)。このため、空乏層２１
の容量値はＮ-支持基板を用いた場合に比べ１０倍以上
大きく、支持基板内に発生するサージ電圧は大幅に小さ
くなる。例えば、Ｎ-支持基板を用いた場合の空乏層２
５の容量値と埋込み絶縁膜の容量値が同じ場合と比べる
と、Ｎ+支持基板を用いることにより支持基板内に発生
するサージ電圧は従来の１/５以下に低減される。
【００１９】図５は支持基板の不純物濃度とサージ電圧
がピーク時の空乏層幅の関係を示したものであり、サー
ジ電圧がピークでの空乏層幅は不純物濃度の平方根の逆
数におおよそ比例する。これは、大きなパルス電圧が瞬
時に掛かる場合、支持基板内ではマイナーキャリアの供
給源が不足しているために、埋込み絶縁膜直下での反転
層の形成が間に合わず、電圧を定常印加した場合に比べ
て空乏層が伸びることに因る。図では、支持基板として
不純物濃度が５×１０14cm-3の時の空乏層幅を１として
規格化している。なお、シリコンの抵抗率が１０Ωcmの
時、その不純物濃度はＮ型シリコンでは約５×１０14cm
-3、Ｐ型シリコンでは約１.４×１０15cm-3である。抵
抗率１０ΩcmのＮ-支持基板を不純物濃度が１０17cm-3
以上のＮ+支持基板（抵抗率は約０.９Ωcm以下）とする
ことにより空乏層幅を１/１０以下に、また、抵抗率１
０ΩcmのＰ-支持基板を不純物濃度が１０17cm-3以上の
Ｐ+支持基板（抵抗率は約３Ωcm以下）とすることによ
り空乏層幅を約１/１０に低減できる。
がピーク時の空乏層幅の関係を示したものであり、サー
ジ電圧がピークでの空乏層幅は不純物濃度の平方根の逆
数におおよそ比例する。これは、大きなパルス電圧が瞬
時に掛かる場合、支持基板内ではマイナーキャリアの供
給源が不足しているために、埋込み絶縁膜直下での反転
層の形成が間に合わず、電圧を定常印加した場合に比べ
て空乏層が伸びることに因る。図では、支持基板として
不純物濃度が５×１０14cm-3の時の空乏層幅を１として
規格化している。なお、シリコンの抵抗率が１０Ωcmの
時、その不純物濃度はＮ型シリコンでは約５×１０14cm
-3、Ｐ型シリコンでは約１.４×１０15cm-3である。抵
抗率１０ΩcmのＮ-支持基板を不純物濃度が１０17cm-3
以上のＮ+支持基板（抵抗率は約０.９Ωcm以下）とする
ことにより空乏層幅を１/１０以下に、また、抵抗率１
０ΩcmのＰ-支持基板を不純物濃度が１０17cm-3以上の
Ｐ+支持基板（抵抗率は約３Ωcm以下）とすることによ
り空乏層幅を約１/１０に低減できる。
【００２０】図６は本発明の半導体装置１０の略断面の
一部分とサージ電圧が生じた際の空乏層の状況を示した
ものである。ここで、支持基板２２は不純物濃度が１０
17cm -3以上と高不純物濃度のP+シリコン基板である。前
述のように、高耐圧ＰＭＯＳ１１０がオンし、Ｖout端
子の電圧がロウレベルからハイレベルにプルアップされ
る際、高耐圧素子用の高圧電源の電圧ＶHVを超える正の
サージ電圧が発生すると、高耐圧ＰＭＯＳ１１０の
Ｐ+、Ｐ、Ｎ-層の電位もＶHVを超える正の電圧となる。
しかし、本発明では支持基板に不純物濃度が１０17cm-3
以上の高不純物濃度のＰ+支持基板を用いているので、
Ｐ+支持基板内に発生する空乏層２３の幅はＰ -支持基板
を用いた場合に比べ１/１０以下に抑えられる。このた
め、空乏層２３の容量値はＰ-支持基板を用いた場合に
比べ１０倍以上大きく、支持基板内に発生するサージ電
圧は大幅に小さくなる。例えば、Ｐ-支持基板を用いた
場合の空乏層２７の容量値と埋込み絶縁膜の容量値が同
じ場合には、Ｐ+支持基板を用いることにより支持基板
内の空乏化領域に発生するサージ電圧は従来の約１/５
に低減される。
一部分とサージ電圧が生じた際の空乏層の状況を示した
ものである。ここで、支持基板２２は不純物濃度が１０
17cm -3以上と高不純物濃度のP+シリコン基板である。前
述のように、高耐圧ＰＭＯＳ１１０がオンし、Ｖout端
子の電圧がロウレベルからハイレベルにプルアップされ
る際、高耐圧素子用の高圧電源の電圧ＶHVを超える正の
サージ電圧が発生すると、高耐圧ＰＭＯＳ１１０の
Ｐ+、Ｐ、Ｎ-層の電位もＶHVを超える正の電圧となる。
しかし、本発明では支持基板に不純物濃度が１０17cm-3
以上の高不純物濃度のＰ+支持基板を用いているので、
Ｐ+支持基板内に発生する空乏層２３の幅はＰ -支持基板
を用いた場合に比べ１/１０以下に抑えられる。このた
め、空乏層２３の容量値はＰ-支持基板を用いた場合に
比べ１０倍以上大きく、支持基板内に発生するサージ電
圧は大幅に小さくなる。例えば、Ｐ-支持基板を用いた
場合の空乏層２７の容量値と埋込み絶縁膜の容量値が同
じ場合には、Ｐ+支持基板を用いることにより支持基板
内の空乏化領域に発生するサージ電圧は従来の約１/５
に低減される。
【００２１】なお、上記実施例では、支持基板全体を高
不純物濃度のＮ+支持基板またはＰ+支持基板とした場合
を述べたが、埋込み絶縁膜３０と接する側の支持基板の
表面１μｍ程度を高不純物濃度のＮ+シリコン層または
Ｐ+シリコン層としても同様の効果が得られる。
不純物濃度のＮ+支持基板またはＰ+支持基板とした場合
を述べたが、埋込み絶縁膜３０と接する側の支持基板の
表面１μｍ程度を高不純物濃度のＮ+シリコン層または
Ｐ+シリコン層としても同様の効果が得られる。
【００２２】図７は本発明による半導体装置１０を用い
た集積回路の一実施例を示す回路ブロック図であり、ド
ライバ回路２００、レベル変換回路２１０、及び論理回
路３００からなる。ここで、ドライバ回路２００、レベ
ル変換回路２１０は、複数の高耐圧素子：高耐圧ＰＭＯ
Ｓ１１０、高耐圧ＮＭＯＳ１２０からなる高圧回路、論
理回路３００は複数の低耐圧素子：低耐圧ＰＭＯＳ１３
０、低耐圧ＮＭＯＳ１４０からなる低圧回路である。
た集積回路の一実施例を示す回路ブロック図であり、ド
ライバ回路２００、レベル変換回路２１０、及び論理回
路３００からなる。ここで、ドライバ回路２００、レベ
ル変換回路２１０は、複数の高耐圧素子：高耐圧ＰＭＯ
Ｓ１１０、高耐圧ＮＭＯＳ１２０からなる高圧回路、論
理回路３００は複数の低耐圧素子：低耐圧ＰＭＯＳ１３
０、低耐圧ＮＭＯＳ１４０からなる低圧回路である。
【００２３】図８は本発明による半導体装置１０を用い
た電子装置のモータ駆動部分の構成図である。
た電子装置のモータ駆動部分の構成図である。
【００２４】電子装置５００は、例えばエアコンや冷蔵
庫であり、インバータ４００、圧縮機５１０、その他の
部品（図示せず）で構成される。インバータ４００は本
発明の半導体装置１０、マイコン等のCPU１５有し、圧
縮機５１０はモータ５２０を有する。そして、モータ５
２０の回転数がインバータ４００内の半導体装置１０、
CPU１５により制御される。ＡＣ１００Ｖの電子装置で
は、モータの負荷を駆動する半導体装置１０の出力端子
Vout１、Vout２、Vout３には、例えば２００V以上のピ
ーク電圧が発生する。モータの様に負荷に大きなインダ
クタンスを有する機器を駆動する半導体装置では、本発
明の半導体装置を用いることにより半導体装置の誤動作
を防げ機器の信頼性が向上する。
庫であり、インバータ４００、圧縮機５１０、その他の
部品（図示せず）で構成される。インバータ４００は本
発明の半導体装置１０、マイコン等のCPU１５有し、圧
縮機５１０はモータ５２０を有する。そして、モータ５
２０の回転数がインバータ４００内の半導体装置１０、
CPU１５により制御される。ＡＣ１００Ｖの電子装置で
は、モータの負荷を駆動する半導体装置１０の出力端子
Vout１、Vout２、Vout３には、例えば２００V以上のピ
ーク電圧が発生する。モータの様に負荷に大きなインダ
クタンスを有する機器を駆動する半導体装置では、本発
明の半導体装置を用いることにより半導体装置の誤動作
を防げ機器の信頼性が向上する。
【００２５】図９は本発明の第２の実施例である半導体
装置１２の略断面の一部分を示したものである。半導体
装置１２にはSOI基板が用いられており、２０は不純物
濃度が１０17cm-3以上と高不純物濃度のＮ+支持基板、
３０は埋込み絶縁膜、１００はシリコン単結晶からなる
素子形成領域、３１は絶縁膜が埋込まれたトレンチであ
る。この実施例では、Ｎ+支持基板は低耐圧素子用のグ
ランド電源の電圧ＶGNDには接続されておらず、フロー
ティング状態にある。これにより、埋込み絶縁膜３０を
２重に使って絶縁できるので、ＶGNDに接続した場合の
約２倍の絶縁耐圧を実現できる。素子形成領域１００に
は１次側回路１５０、高耐圧容量１７０、２次側回路１
６０が形成されている。高耐圧容量１７０は第１電極１
７１、第１電極側シリコン１７２、層間絶縁膜１７６、
中間電極１７３、第２電極側シリコン１７４、及び第２
電極１７５から成り、第１電極１７１は１次側回路１５
０の一部と、第２電極１７５は２次側回路１６０の一部
とアルミ配線で接続されている。そして、１次側回路１
５０と２次側回路１６０間に商用周波数の高電圧が印加
された際には、その高電圧の殆どの電圧が高耐圧容量１
７０に掛かり１次側回路１５０と２次側回路１６０間の
絶縁が保たれる。
装置１２の略断面の一部分を示したものである。半導体
装置１２にはSOI基板が用いられており、２０は不純物
濃度が１０17cm-3以上と高不純物濃度のＮ+支持基板、
３０は埋込み絶縁膜、１００はシリコン単結晶からなる
素子形成領域、３１は絶縁膜が埋込まれたトレンチであ
る。この実施例では、Ｎ+支持基板は低耐圧素子用のグ
ランド電源の電圧ＶGNDには接続されておらず、フロー
ティング状態にある。これにより、埋込み絶縁膜３０を
２重に使って絶縁できるので、ＶGNDに接続した場合の
約２倍の絶縁耐圧を実現できる。素子形成領域１００に
は１次側回路１５０、高耐圧容量１７０、２次側回路１
６０が形成されている。高耐圧容量１７０は第１電極１
７１、第１電極側シリコン１７２、層間絶縁膜１７６、
中間電極１７３、第２電極側シリコン１７４、及び第２
電極１７５から成り、第１電極１７１は１次側回路１５
０の一部と、第２電極１７５は２次側回路１６０の一部
とアルミ配線で接続されている。そして、１次側回路１
５０と２次側回路１６０間に商用周波数の高電圧が印加
された際には、その高電圧の殆どの電圧が高耐圧容量１
７０に掛かり１次側回路１５０と２次側回路１６０間の
絶縁が保たれる。
【００２６】図１０は従来の半導体装置１３の略断面の
一部分について交流高圧電源１８０により高電圧を印加
した際の空乏層の状況を示したものである。図９との相
違は支持基板にＮ-支持基板２４を用いている点であ
る。交流高圧電源１８０は、例えばＡＣ１５００Ｖの電
源であり、図では交流高圧電源１８０の低い方の電位
（０V）が第２電極側に、高い方の電位（１５００×√
２V）が第１電極側に印加されている場合を示した。こ
の場合、第２電極側シリコン１７４の直下の埋込み絶縁
膜３０を介してＮ-支持基板２４内の電子が押しやられ
空乏層２５が発生する。この空乏層２５と埋込み絶縁膜
３０は、０Vと１５００×√２Ｖを両端に持つ直列容量
を形成する。そして、例えば空乏層２５の容量値と埋込
み絶縁膜３０の容量値が等しい場合、第２電極側シリコ
ン１７４は０V、埋込み絶縁膜３０の下面（支持基板と
の界面）は５００×√２Ｖ、空乏層２５の下面は１００
０×√２Ｖ、第１電極側シリコン１７２は１５００×√
２Ｖとなる。印加電圧が高く、支持基板濃度が低い上に
正孔の供給が不十分なために反転層が形成され難く、空
乏層２５は数十μｍ程度伸びる。このため、空乏層２５
は第１電極側シリコン１７２直下の埋込み絶縁膜３０ま
で達し、埋込み絶縁膜内の○印で示した絶縁膜３０aの
領域にはおおよそ１０００×√２Ｖ（＝１５００×√２
−５００×√２（Ｖ））の電圧が掛かると共に、この部
分に電界が集中する。この電圧は、空乏層２５の発生が
無く、第１電極側シリコン１７２直下の埋込み絶縁膜３
０と第２電極側シリコン１７４直下の埋込み絶縁膜３０
に均等に電圧が掛かった場合の電圧７５０×√２Ｖ（＝
１５００×√２÷２（Ｖ））に比べて３０％以上大き
い。その結果、埋込み絶縁膜３０破壊が生じることにな
る。
一部分について交流高圧電源１８０により高電圧を印加
した際の空乏層の状況を示したものである。図９との相
違は支持基板にＮ-支持基板２４を用いている点であ
る。交流高圧電源１８０は、例えばＡＣ１５００Ｖの電
源であり、図では交流高圧電源１８０の低い方の電位
（０V）が第２電極側に、高い方の電位（１５００×√
２V）が第１電極側に印加されている場合を示した。こ
の場合、第２電極側シリコン１７４の直下の埋込み絶縁
膜３０を介してＮ-支持基板２４内の電子が押しやられ
空乏層２５が発生する。この空乏層２５と埋込み絶縁膜
３０は、０Vと１５００×√２Ｖを両端に持つ直列容量
を形成する。そして、例えば空乏層２５の容量値と埋込
み絶縁膜３０の容量値が等しい場合、第２電極側シリコ
ン１７４は０V、埋込み絶縁膜３０の下面（支持基板と
の界面）は５００×√２Ｖ、空乏層２５の下面は１００
０×√２Ｖ、第１電極側シリコン１７２は１５００×√
２Ｖとなる。印加電圧が高く、支持基板濃度が低い上に
正孔の供給が不十分なために反転層が形成され難く、空
乏層２５は数十μｍ程度伸びる。このため、空乏層２５
は第１電極側シリコン１７２直下の埋込み絶縁膜３０ま
で達し、埋込み絶縁膜内の○印で示した絶縁膜３０aの
領域にはおおよそ１０００×√２Ｖ（＝１５００×√２
−５００×√２（Ｖ））の電圧が掛かると共に、この部
分に電界が集中する。この電圧は、空乏層２５の発生が
無く、第１電極側シリコン１７２直下の埋込み絶縁膜３
０と第２電極側シリコン１７４直下の埋込み絶縁膜３０
に均等に電圧が掛かった場合の電圧７５０×√２Ｖ（＝
１５００×√２÷２（Ｖ））に比べて３０％以上大き
い。その結果、埋込み絶縁膜３０破壊が生じることにな
る。
【００２７】そこで、図９の実施例のように支持基板を
不純物濃度が１０17cm-3以上のＮ+支持基板とすること
により、図４でも説明したように空乏層２１の伸びが抑
えられるので、絶縁耐圧の劣化を防止することができ
る。支持基板を不純物濃度が１０17cm-3以上のＰ+支持
基板とした場合も図６で説明したように同様の働きをす
る。
不純物濃度が１０17cm-3以上のＮ+支持基板とすること
により、図４でも説明したように空乏層２１の伸びが抑
えられるので、絶縁耐圧の劣化を防止することができ
る。支持基板を不純物濃度が１０17cm-3以上のＰ+支持
基板とした場合も図６で説明したように同様の働きをす
る。
【００２８】図１１は本発明による半導体装置１２を用
いた通信端末装置６００の一実施例である。通信端末装
置６００は本発明の半導体装置１２、ＣＰＵ１５から成
り、半導体装置１２はコントローラ＆応用回路１０１、
トランシーバ１０２、電源レギュレータ１０３、及び高
耐圧容量１７０、レシーバ回路１５１、１６２、ドライ
バ回路１５２、１６１で構成されたオンチップアイソレ
ータ１７７から成る。ここで、オンチップアイソレータ
のドライバ回路１６１は、コントローラ＆応用回路１０
１の信号を受けて高耐圧容量１７０を駆動し、オンチッ
プアイソレータのレシーバ回路１５１は高耐圧容量を介
して伝送された信号を受信し、コントローラ＆応用回路
１０１の信号と同一波形に復元してトランシーバ１０２
を駆動する。同様に、オンチップアイソレータのドライ
バ回路１５２は、トランシーバ１０２の信号を受けて高
耐圧容量１７０を駆動し、オンチップアイソレータのレ
シーバ回路１６２は高耐圧容量を介して伝送された信号
を受信し、トランシーバ１０２の信号と同一波形に復元
してコントローラ＆応用回路１０１を駆動する。
いた通信端末装置６００の一実施例である。通信端末装
置６００は本発明の半導体装置１２、ＣＰＵ１５から成
り、半導体装置１２はコントローラ＆応用回路１０１、
トランシーバ１０２、電源レギュレータ１０３、及び高
耐圧容量１７０、レシーバ回路１５１、１６２、ドライ
バ回路１５２、１６１で構成されたオンチップアイソレ
ータ１７７から成る。ここで、オンチップアイソレータ
のドライバ回路１６１は、コントローラ＆応用回路１０
１の信号を受けて高耐圧容量１７０を駆動し、オンチッ
プアイソレータのレシーバ回路１５１は高耐圧容量を介
して伝送された信号を受信し、コントローラ＆応用回路
１０１の信号と同一波形に復元してトランシーバ１０２
を駆動する。同様に、オンチップアイソレータのドライ
バ回路１５２は、トランシーバ１０２の信号を受けて高
耐圧容量１７０を駆動し、オンチップアイソレータのレ
シーバ回路１６２は高耐圧容量を介して伝送された信号
を受信し、トランシーバ１０２の信号と同一波形に復元
してコントローラ＆応用回路１０１を駆動する。
【００２９】通信端末装置６００は、半導体装置１２に
よりネットワークバス７００に接続されている。ネット
ワークバス７００は、信号バス７１０、電源バス７２０
及び制御信号バス（図示せず）からなり、電源バス７２
０にはネットワークバス電源８００が接続されている。
半導体装置１２内のコントローラ＆応用回路１０１は、
オンチップアイソレータ１７７によって、トランシーバ
１０２や電源レギュレータ１０３と絶縁分離されてい
る。トランシーバ１０２は電源レギュレータ１０３を介
して電源バス７２０から電源の供給を受けている。信号
バス７１０からの受信信号は、トランシーバ１０２、ア
イソレータ回路１７７、コントローラ＆応用回路１０１
を順に経てCPU１５に伝送される。また、CPU１５からの
送信信号は、コントローラ＆応用回路１０１、アイソレ
ータ回路１７７、トランシーバ１０２を経て信号バス７
１０に伝送される。
よりネットワークバス７００に接続されている。ネット
ワークバス７００は、信号バス７１０、電源バス７２０
及び制御信号バス（図示せず）からなり、電源バス７２
０にはネットワークバス電源８００が接続されている。
半導体装置１２内のコントローラ＆応用回路１０１は、
オンチップアイソレータ１７７によって、トランシーバ
１０２や電源レギュレータ１０３と絶縁分離されてい
る。トランシーバ１０２は電源レギュレータ１０３を介
して電源バス７２０から電源の供給を受けている。信号
バス７１０からの受信信号は、トランシーバ１０２、ア
イソレータ回路１７７、コントローラ＆応用回路１０１
を順に経てCPU１５に伝送される。また、CPU１５からの
送信信号は、コントローラ＆応用回路１０１、アイソレ
ータ回路１７７、トランシーバ１０２を経て信号バス７
１０に伝送される。
【００３０】通信端末装置間で通信を行う際には、起動
する半導体装置１２のトランシーバ１０２のスタンバイ
状態を解除し、信号バス７１０の受信信号Rを監視する
ことで信号バス７１０の空きを知り、他の通信端末装置
６００ａ内にある半導体装置１２ａ宛の送信信号Tを送
信する。他の通信端末装置６００ａ内にある半導体装置
１２ａは、時々トランシーバのスタンバイを解除し、受
信信号Rや制御信号バス（図示せず）の状態を監視し
て、自分宛の信号を確認したら引き続いて信号を受信す
る。
する半導体装置１２のトランシーバ１０２のスタンバイ
状態を解除し、信号バス７１０の受信信号Rを監視する
ことで信号バス７１０の空きを知り、他の通信端末装置
６００ａ内にある半導体装置１２ａ宛の送信信号Tを送
信する。他の通信端末装置６００ａ内にある半導体装置
１２ａは、時々トランシーバのスタンバイを解除し、受
信信号Rや制御信号バス（図示せず）の状態を監視し
て、自分宛の信号を確認したら引き続いて信号を受信す
る。
【００３１】
【発明の効果】本発明によれば、高圧回路側で発生した
サージ電圧の支持基板への伝播を抑えるので、低圧回路
側での誤動作の発生を防げる。このため、半導体装置が
駆動する負荷のインダクタンス成分が大きく、サージ電
圧の発生が顕著になる電子装置に本発明の半導体装置を
用いると特に有効である。
サージ電圧の支持基板への伝播を抑えるので、低圧回路
側での誤動作の発生を防げる。このため、半導体装置が
駆動する負荷のインダクタンス成分が大きく、サージ電
圧の発生が顕著になる電子装置に本発明の半導体装置を
用いると特に有効である。
【００３２】更に本発明によれば、誘電体分離基板を用
いると共に、半導体装置内に形成した高耐圧容量を用い
て１次側回路と２次側回路間の高耐圧絶縁を行う半導体
装置の絶縁耐圧を向上するので、半導体装置及びこれを
用いた通信端末装置の信頼性を高めることができる。
いると共に、半導体装置内に形成した高耐圧容量を用い
て１次側回路と２次側回路間の高耐圧絶縁を行う半導体
装置の絶縁耐圧を向上するので、半導体装置及びこれを
用いた通信端末装置の信頼性を高めることができる。
【図１】本発明による半導体装置の第１の実施例を示す
略断面図。
略断面図。
【図２】従来半導体装置のサージ電圧発生時のＮ-型支
持基板における空乏層の様子を示す略断面図。
持基板における空乏層の様子を示す略断面図。
【図３】従来半導体装置のサージ電圧発生時のＰ-型支
持基板における空乏層の様子を示す略断面図。
持基板における空乏層の様子を示す略断面図。
【図４】本発明による半導体装置のサージ電圧発生時の
Ｎ+型支持基板における空乏層の様子を示す略断面図。
Ｎ+型支持基板における空乏層の様子を示す略断面図。
【図５】支持基板の不純物濃度と支持基板中に発生する
空乏層幅の関係を示す図。
空乏層幅の関係を示す図。
【図６】本発明による半導体装置のサージ電圧発生時の
Ｐ+型支持基板における空乏層の様子を示す略断面図。
Ｐ+型支持基板における空乏層の様子を示す略断面図。
【図７】本発明による半導体装置を用いた集積回路の一
実施例を示す回路ブロック図。
実施例を示す回路ブロック図。
【図８】本発明による半導体装置を用いた電子装置のモ
ータ駆動部分の構成図。
ータ駆動部分の構成図。
【図９】本発明による半導体装置の第２の実施例を示す
略断面図。
略断面図。
【図１０】従来半導体装置の交流高電圧印加時のＮ-型
支持基板における空乏層の様子を示す略断面図。
支持基板における空乏層の様子を示す略断面図。
【図１１】本発明による半導体装置を用いた通信端末装
置の構成図。
置の構成図。
１０、１２、１２ａ…本発明の半導体装置、１１、１３
…従来の半導体装置、１５…CPU、２０…Ｎ+支持基板、
２２…Ｐ+支持基板、２４…Ｎ-支持基板、２６…Ｐ-支
持基板、２１、２３、２５、２７…空乏層、３０、３０
a…埋込み絶縁膜、３１…トレンチ、１００…素子形成
領域、１０１…コントローラ＆応用回路、１０２…トラ
ンシーバ、１０３…電源レギュレータ、１１０…高耐圧
ＰＭＯＳ、１２０…高耐圧ＮＭＯＳ、１３０…低耐圧Ｐ
ＭＯＳ、１４０…低耐圧ＰＭＯＳ、１５０…１次側回
路、１６０…２次側回路、１５１、１６２…オンチップ
アイソレータのレシーバ回路、１５２、１６１…オンチ
ップアイソレータのドライバ回路、１７０…高耐圧容
量、１７１…第１電極、１７２…第１電極側シリコン
層、１７３…中間電極、１７４…第２電極側シリコン
層、１７５…第２電極、１７６…層間絶縁膜、１７７…
オンチップアイソレータ、１８０…交流高圧電源、２０
０…ドライバ回路、２１０…レベル変換回路、３００…
論理回路、４００…インバータ、５００…電子装置、５
１０…圧縮機、５２０…モータ、６００、６００ａ…通
信端末装置、６１０…ネットワーク機器、７００…ネッ
トワークバス、７１０…信号バス、７２０…電源バス、
８００…ネットワークバス電源。
…従来の半導体装置、１５…CPU、２０…Ｎ+支持基板、
２２…Ｐ+支持基板、２４…Ｎ-支持基板、２６…Ｐ-支
持基板、２１、２３、２５、２７…空乏層、３０、３０
a…埋込み絶縁膜、３１…トレンチ、１００…素子形成
領域、１０１…コントローラ＆応用回路、１０２…トラ
ンシーバ、１０３…電源レギュレータ、１１０…高耐圧
ＰＭＯＳ、１２０…高耐圧ＮＭＯＳ、１３０…低耐圧Ｐ
ＭＯＳ、１４０…低耐圧ＰＭＯＳ、１５０…１次側回
路、１６０…２次側回路、１５１、１６２…オンチップ
アイソレータのレシーバ回路、１５２、１６１…オンチ
ップアイソレータのドライバ回路、１７０…高耐圧容
量、１７１…第１電極、１７２…第１電極側シリコン
層、１７３…中間電極、１７４…第２電極側シリコン
層、１７５…第２電極、１７６…層間絶縁膜、１７７…
オンチップアイソレータ、１８０…交流高圧電源、２０
０…ドライバ回路、２１０…レベル変換回路、３００…
論理回路、４００…インバータ、５００…電子装置、５
１０…圧縮機、５２０…モータ、６００、６００ａ…通
信端末装置、６１０…ネットワーク機器、７００…ネッ
トワークバス、７１０…信号バス、７２０…電源バス、
８００…ネットワークバス電源。
─────────────────────────────────────────────────────
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(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/78 ６２１
(72)発明者 渡辺 篤雄
茨城県日立市大みか町七丁目１番１号 株
式会社日立製作所日立研究所内
(72)発明者 根本 峰弘
茨城県日立市大みか町七丁目１番１号 株
式会社日立製作所日立研究所内
(72)発明者 小嶋 康行
茨城県日立市大みか町七丁目１番１号 株
式会社日立製作所日立研究所内
Ｆターム(参考） 5F032 AA03 AA09 AA14 AA35 AA44
BA01 BB01 CA03 CA09 CA14
CA17 CA24 CA25
5F048 AA02 AA04 AA05 AB03 AB07
AB10 AC01 AC03 AC10 BA01
BA09 BA16 BB05 BC07 BE03
BE05 BF03 BF11 BF16 BG06
BG12 BG14
5F110 AA21 BB04 BB12 CC02 DD05
DD06 DD13 NN62 NN74 NN78
Claims (9)
- 【請求項１】 誘電体で分離された基板の素子形成領域
に高耐圧素子と低耐圧素子が混載され、複数種類の電源
電圧が供給される半導体装置において、前記素子形成領
域と埋込み絶縁膜により分離された支持基板の不純物濃
度を１０17cm -3以上、或いは支持基板表面の不純物濃度
を１０17cm-3以上にしたことを特徴とする半導体装置。 - 【請求項２】 誘電体で分離された基板の素子形成領域
に高耐圧素子と低耐圧素子が混載され、複数種類の電源
電圧が供給される半導体装置において、前記素子形成領
域と埋込み絶縁膜により分離された支持基板或いは支持
基板表面の抵抗率を３Ωcm以下（Ｎ型シリコン）、０.
９Ωcm以下（Ｐ型シリコン）にしたことを特徴とする半
導体装置。 - 【請求項３】 請求項１または請求項２記載の誘電体で
分離された基板にSOI(Silicon On Insulator)基板とト
レンチ分離を用いたことを特徴とする半導体装置。 - 【請求項４】 半導体装置によって駆動される負荷のイ
ンダクタンス成分によりサージ電圧を発生する駆動回路
を有する電子装置において、前記負荷を駆動する半導体
装置に請求項１乃至請求項３のいずれか１項記載の半導
体装置を用いたことを特徴とする電子装置。 - 【請求項５】 誘電体で分離された基板の素子形成領域
に形成した耐圧容量を挟んで形成された１次側回路と２
次側回路間の耐圧絶縁を行う半導体装置において、前記
素子形成領域と埋込み絶縁膜により分離された支持基板
の不純物濃度を１０17cm-3以上にしたことを特徴とする
半導体装置。 - 【請求項６】 誘電体で分離された基板の素子形成領域
に形成した耐圧容量を挟んで形成された１次側回路と２
次側回路間の耐圧絶縁を行う半導体装置において、前記
素子形成領域と埋込み絶縁膜により分離された支持基板
の抵抗率を３Ωcm以下（Ｎ型シリコン）、０.９Ωcm以
下（Ｐ型シリコン）にしたことを特徴とする半導体装
置。 - 【請求項７】 請求項５または請求項６記載の誘電体で
分離された基板にSOI(Silicon On Insulator)基板とト
レンチ分離を用いたことを特徴とする半導体装置。 - 【請求項８】 ネットワーク側の１次側回路と機器側の
２次側回路と間の絶縁が必要な通信端末機器に請求項５
乃至請求項７のいずれか１項記載の半導体装置を用いた
ことを特徴とする通信端末装置。 - 【請求項９】 回線に接続されるトランシーバを備えた
半導体装置を有し、ホストと回線との間で信号を送受信
する通信端末装置であって、前記半導体装置に請求項５
乃至請求項７のいずれか１項記載の半導体装置を用いた
ことを特徴とする通信端末装置。
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| JP2009177004A (ja) * | 2008-01-25 | 2009-08-06 | Denso Corp | 半導体装置 |
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- 2001-11-07 JP JP2001341904A patent/JP4275880B2/ja not_active Expired - Fee Related
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