JP2003132688A - 不揮発性半導体記憶装置及びその制御方法 - Google Patents
不揮発性半導体記憶装置及びその制御方法Info
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Abstract
(57)【要約】
【課題】本発明は、読み出し動作用のパスや回路を使用
することなく、且つ既存の構成を利用して、パスワード
・アンロック動作を実行する不揮発性半導体記憶装置を
提供することを目的とする。 【解決手段】不揮発性半導体記憶装置は、不揮発性メモ
リセルを含むメモリセルアレイと、プログラム動作時に
メモリセルアレイのデータを判定するベリファイ用セン
スアンプと、外部からのデータを受け取るデータ入力バ
ッファと、外部からデータ入力バッファに入力される入
力パスワードとメモリセルアレイから読み出されベリフ
ァイ用センスアンプでデータ判定される読み出しパスワ
ードとが一致するか否かを判定する一致／不一致判定回
路を含む。
することなく、且つ既存の構成を利用して、パスワード
・アンロック動作を実行する不揮発性半導体記憶装置を
提供することを目的とする。 【解決手段】不揮発性半導体記憶装置は、不揮発性メモ
リセルを含むメモリセルアレイと、プログラム動作時に
メモリセルアレイのデータを判定するベリファイ用セン
スアンプと、外部からのデータを受け取るデータ入力バ
ッファと、外部からデータ入力バッファに入力される入
力パスワードとメモリセルアレイから読み出されベリフ
ァイ用センスアンプでデータ判定される読み出しパスワ
ードとが一致するか否かを判定する一致／不一致判定回
路を含む。
Description
【０００１】
【発明の属する技術分野】本発明は、一般に不揮発性半
導体記憶装置に関し、詳しくはパスワードによるデータ
保護機能を備えた不揮発性半導体記憶装置に関する。
導体記憶装置に関し、詳しくはパスワードによるデータ
保護機能を備えた不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】最近の不揮発性半導体記憶装置には、プ
ロテクト機能が設けられているものがあり、セクタ或い
はブロックと呼ばれる１つの消去単位毎或いは複数の消
去単位毎に、一括して記憶内容の書き換えを禁止するこ
とが出来る。書き換えを禁止する記憶領域（セクタ或い
はブロック）に関する情報は、不揮発性素子にプロテク
ト状態として記憶し、不揮発性半導体記憶装置内部の制
御回路（ステートマシン）がこの情報を参照すること
で、プロテクトされている領域の書き換えを禁止する。
ロテクト機能が設けられているものがあり、セクタ或い
はブロックと呼ばれる１つの消去単位毎或いは複数の消
去単位毎に、一括して記憶内容の書き換えを禁止するこ
とが出来る。書き換えを禁止する記憶領域（セクタ或い
はブロック）に関する情報は、不揮発性素子にプロテク
ト状態として記憶し、不揮発性半導体記憶装置内部の制
御回路（ステートマシン）がこの情報を参照すること
で、プロテクトされている領域の書き換えを禁止する。
【０００３】上記プロテクト状態を自由に変更出来ない
ように、パスワードモードが設けられる。パスワードモ
ードにおいては、プロテクト状態を記憶する不揮発性素
子が書き換え不可な状態にロックされ、プロテクト状態
をデフォールトで変更することが出来ないように設定さ
れる。不揮発性メモリに記憶してあるパスワードと外部
からの入力パスワードとが一致すると、ロックがはずさ
れて、プロテクト状態を変更することが可能となる。こ
のロックをはずす動作は、パスワード・アンロックと呼
ばれる。
ように、パスワードモードが設けられる。パスワードモ
ードにおいては、プロテクト状態を記憶する不揮発性素
子が書き換え不可な状態にロックされ、プロテクト状態
をデフォールトで変更することが出来ないように設定さ
れる。不揮発性メモリに記憶してあるパスワードと外部
からの入力パスワードとが一致すると、ロックがはずさ
れて、プロテクト状態を変更することが可能となる。こ
のロックをはずす動作は、パスワード・アンロックと呼
ばれる。
【０００４】
【発明が解決しようとする課題】パスワード・アンロッ
ク動作は、そのためのコマンドが入力されると、アンロ
ック状態になるまでチップ内部で自動的に実行される動
作である。このようにチップ内部で自動的に実行される
動作は、エンベディッド・アルゴリズムと呼ばれ、不揮
発性記憶素子に対するプログラム／イレーズ動作もエン
ベディッド・アルゴリズムに基づくものである。
ク動作は、そのためのコマンドが入力されると、アンロ
ック状態になるまでチップ内部で自動的に実行される動
作である。このようにチップ内部で自動的に実行される
動作は、エンベディッド・アルゴリズムと呼ばれ、不揮
発性記憶素子に対するプログラム／イレーズ動作もエン
ベディッド・アルゴリズムに基づくものである。
【０００５】デュアルオペレーションの不揮発性半導体
記憶装置においては、あるバンクに対するプログラム／
イレーズ動作と別のバンクに対する読み出し動作とを同
時に実行可能なように制御される。エンベディッド・ア
ルゴリズムでありチップ内部で自動的に実行される上記
のパスワード・アンロック動作も、プログラム／イレー
ズ動作と同様に、読み出し動作と同時に実行可能である
必要がある。従って、パスワード・アンロック動作はパ
スワードデータを読み出すリード動作であるにも関わら
ず、パスワード・アンロック動作においてリード動作用
のパスや回路を使用することは出来ない。
記憶装置においては、あるバンクに対するプログラム／
イレーズ動作と別のバンクに対する読み出し動作とを同
時に実行可能なように制御される。エンベディッド・ア
ルゴリズムでありチップ内部で自動的に実行される上記
のパスワード・アンロック動作も、プログラム／イレー
ズ動作と同様に、読み出し動作と同時に実行可能である
必要がある。従って、パスワード・アンロック動作はパ
スワードデータを読み出すリード動作であるにも関わら
ず、パスワード・アンロック動作においてリード動作用
のパスや回路を使用することは出来ない。
【０００６】またパスワード・アンロックの機能を不揮
発性半導体記憶装置に設けるために、既存の不揮発性半
導体記憶装置の構成に対してパスワード・アンロック動
作専用の回路を新たに追加することは、回路規模の増大
及び制御動作の複雑化に繋がり好ましくない。
発性半導体記憶装置に設けるために、既存の不揮発性半
導体記憶装置の構成に対してパスワード・アンロック動
作専用の回路を新たに追加することは、回路規模の増大
及び制御動作の複雑化に繋がり好ましくない。
【０００７】以上を鑑みて、本発明は、読み出し動作用
のパスや回路を使用することなく、且つ既存の構成を利
用して、パスワード・アンロック動作を実行する不揮発
性半導体記憶装置を提供することを目的とする。
のパスや回路を使用することなく、且つ既存の構成を利
用して、パスワード・アンロック動作を実行する不揮発
性半導体記憶装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明による不揮発性半
導体記憶装置は、不揮発性メモリセルを含むメモリセル
アレイと、プログラム動作時に該メモリセルアレイのデ
ータを判定するベリファイ用センスアンプと、外部から
のデータを受け取るデータ入力バッファと、外部から該
データ入力バッファに入力される入力パスワードと該メ
モリセルアレイから読み出され該ベリファイ用センスア
ンプでデータ判定される読み出しパスワードとが一致す
るか否かを判定する一致／不一致判定回路を含むことを
特徴とする。
導体記憶装置は、不揮発性メモリセルを含むメモリセル
アレイと、プログラム動作時に該メモリセルアレイのデ
ータを判定するベリファイ用センスアンプと、外部から
のデータを受け取るデータ入力バッファと、外部から該
データ入力バッファに入力される入力パスワードと該メ
モリセルアレイから読み出され該ベリファイ用センスア
ンプでデータ判定される読み出しパスワードとが一致す
るか否かを判定する一致／不一致判定回路を含むことを
特徴とする。
【０００９】上記不揮発性半導体記憶装置によれば、プ
ログラム動作に使用するベリファイ用センスアンプを、
パスワード・アンロック動作において共用することで、
入力パスワードと読み出しパスワードとの一致判定を行
うことが出来る。従って、読み出し動作用のパスや回路
を使用することなく、且つ既存の構成を利用して、パス
ワード・アンロック動作を実行する不揮発性半導体記憶
装置を提供することが出来る。
ログラム動作に使用するベリファイ用センスアンプを、
パスワード・アンロック動作において共用することで、
入力パスワードと読み出しパスワードとの一致判定を行
うことが出来る。従って、読み出し動作用のパスや回路
を使用することなく、且つ既存の構成を利用して、パス
ワード・アンロック動作を実行する不揮発性半導体記憶
装置を提供することが出来る。
【００１０】また本発明による不揮発性半導体記憶装置
の制御方法は、メモリセルからデータを読み出し、該メ
モリセルから読み出した該データが１であるか０である
かをデータ判定し、該データ判定後にプログラムモード
であるかパスワード・アンロックモードであるかをモー
ド判定し、該モード判定がプログラムモードを示す場合
に該データ判定をベリファイ判定として該データ判定の
結果に応じてプログラム動作を実行し、該モード判定が
パスワード・アンロックモードを示す場合に該データ判
定の結果と外部から入力されるパスワードとが一致する
かパスワード判定し、該パスワード判定が一致を示す場
合にパスワード・アンロック動作を実行する各段階を含
むことを特徴とする。
の制御方法は、メモリセルからデータを読み出し、該メ
モリセルから読み出した該データが１であるか０である
かをデータ判定し、該データ判定後にプログラムモード
であるかパスワード・アンロックモードであるかをモー
ド判定し、該モード判定がプログラムモードを示す場合
に該データ判定をベリファイ判定として該データ判定の
結果に応じてプログラム動作を実行し、該モード判定が
パスワード・アンロックモードを示す場合に該データ判
定の結果と外部から入力されるパスワードとが一致する
かパスワード判定し、該パスワード判定が一致を示す場
合にパスワード・アンロック動作を実行する各段階を含
むことを特徴とする。
【００１１】上記不揮発性半導体記憶装置の制御方法に
よれば、プログラム動作時に実行するベリファイ用のデ
ータ判定動作の手順を、パスワード・アンロック動作に
けるデータ判定動作に利用することで、入力パスワード
と読み出しパスワードとの一致判定を行うことが出来
る。従って、読み出し動作用のパスや回路を使用するこ
となく、且つ既存の構成を利用して、パスワード・アン
ロック動作を実行する不揮発性半導体記憶装置の制御方
法を提供することが出来る。
よれば、プログラム動作時に実行するベリファイ用のデ
ータ判定動作の手順を、パスワード・アンロック動作に
けるデータ判定動作に利用することで、入力パスワード
と読み出しパスワードとの一致判定を行うことが出来
る。従って、読み出し動作用のパスや回路を使用するこ
となく、且つ既存の構成を利用して、パスワード・アン
ロック動作を実行する不揮発性半導体記憶装置の制御方
法を提供することが出来る。
【００１２】
【発明の実施の形態】以下に、本発明の実施例を添付の
図面を用いて詳細に説明する。
図面を用いて詳細に説明する。
【００１３】図１は、本発明による不揮発性半導体記憶
装置の構成を示す構成図である。
装置の構成を示す構成図である。
【００１４】図１の不揮発性半導体記憶装置１０は、ア
ドレスバッファ１１及び１２、データ入力バッファ１
３、コマンドレジスタ１４、コマンドデコーダ１５、パ
スワードアンロックレジスタ＆全一致判定回路１６、ロ
ック／アンロック設定回路１７、プロテクト情報書き込
み回路１８、プロテクト状態記憶用不揮発性記憶素子１
９、コマンド制御回路２０、ベリファイ用バッファ回路
２１、リード用センスアンプ２２、出力バッファ２３、
デコーダ２４、メモリセルアレイ２５、ベリファイ用セ
ンスアンプ２６、ベリファイ用リファレンス回路２７、
リファレンス用セルアレイ２８、一致／不一致判定回路
２９、及びリード用リファレンス回路３０を含む。
ドレスバッファ１１及び１２、データ入力バッファ１
３、コマンドレジスタ１４、コマンドデコーダ１５、パ
スワードアンロックレジスタ＆全一致判定回路１６、ロ
ック／アンロック設定回路１７、プロテクト情報書き込
み回路１８、プロテクト状態記憶用不揮発性記憶素子１
９、コマンド制御回路２０、ベリファイ用バッファ回路
２１、リード用センスアンプ２２、出力バッファ２３、
デコーダ２４、メモリセルアレイ２５、ベリファイ用セ
ンスアンプ２６、ベリファイ用リファレンス回路２７、
リファレンス用セルアレイ２８、一致／不一致判定回路
２９、及びリード用リファレンス回路３０を含む。
【００１５】コマンドレジスタ１４は、制御信号及びコ
マンド信号を外部から受け取りコマンドを格納する。コ
マンドレジスタ１４が格納するコマンドは、コマンドデ
コーダ１５によりデコードされ、デコード結果がコマン
ド制御回路２０に供給される。コマンド制御回路２０
は、コマンドのデコード結果に基づいてステートマシン
として動作して、不揮発性半導体記憶装置１０の各部の
動作を制御する。
マンド信号を外部から受け取りコマンドを格納する。コ
マンドレジスタ１４が格納するコマンドは、コマンドデ
コーダ１５によりデコードされ、デコード結果がコマン
ド制御回路２０に供給される。コマンド制御回路２０
は、コマンドのデコード結果に基づいてステートマシン
として動作して、不揮発性半導体記憶装置１０の各部の
動作を制御する。
【００１６】アドレスバッファ１１及び１２は、外部か
ら供給されるＸアドレス信号及びＹアドレス信号を受け
取り、これらアドレス信号をデコーダ２４に供給する。
デコーダ２４は、供給されたＸアドレス信号をデコード
して、デコード結果に基づいて、メモリセルアレイ２５
の指定Ｘアドレスの不揮発性メモリセルを選択する。更
にデコーダ２４は、供給されたＹアドレス信号をデコー
ドして、デコード結果に基づいて、メモリセルアレイ２
５の指定Ｙアドレスの不揮発性メモリセルを選択する。
この時、プログラム或いはイレーズ動作の場合には、指
定Ｙアドレスのビット線が、選択的にベリファイ用セン
スアンプ２６に接続される。また読み出し動作の場合に
は、指定Ｙアドレスのビット線は、リード用センスアン
プ２２に接続される。
ら供給されるＸアドレス信号及びＹアドレス信号を受け
取り、これらアドレス信号をデコーダ２４に供給する。
デコーダ２４は、供給されたＸアドレス信号をデコード
して、デコード結果に基づいて、メモリセルアレイ２５
の指定Ｘアドレスの不揮発性メモリセルを選択する。更
にデコーダ２４は、供給されたＹアドレス信号をデコー
ドして、デコード結果に基づいて、メモリセルアレイ２
５の指定Ｙアドレスの不揮発性メモリセルを選択する。
この時、プログラム或いはイレーズ動作の場合には、指
定Ｙアドレスのビット線が、選択的にベリファイ用セン
スアンプ２６に接続される。また読み出し動作の場合に
は、指定Ｙアドレスのビット線は、リード用センスアン
プ２２に接続される。
【００１７】メモリセルアレイ２５は、メモリセルの配
列、ワード線、ビット線等を含み、各メモリセルに情報
を記憶する。データ読み出し時には、メモリセルアレイ
２５の選択されたメモリセルからの読み出しデータが、
リード用センスアンプ２２に供給される。リード用セン
スアンプ２２は、読み出しデータが０であるか１である
かを判定する。その判定結果は、出力バッファ２３から
読み出しデータとして出力される。プログラム或いはイ
レーズ時には、コマンド制御回路２０の制御の下に、所
定のプログラム電圧或いはイレーズ電圧をメモリセルア
レイ２５に供給して、メモリセルアレイ２５のワード線
及びビット線をそれぞれの動作に応じた適当な電位に設
定する。これによって、メモリセルに対する電荷注入或
いは電荷抜き取りの動作を実行する。
列、ワード線、ビット線等を含み、各メモリセルに情報
を記憶する。データ読み出し時には、メモリセルアレイ
２５の選択されたメモリセルからの読み出しデータが、
リード用センスアンプ２２に供給される。リード用セン
スアンプ２２は、読み出しデータが０であるか１である
かを判定する。その判定結果は、出力バッファ２３から
読み出しデータとして出力される。プログラム或いはイ
レーズ時には、コマンド制御回路２０の制御の下に、所
定のプログラム電圧或いはイレーズ電圧をメモリセルア
レイ２５に供給して、メモリセルアレイ２５のワード線
及びビット線をそれぞれの動作に応じた適当な電位に設
定する。これによって、メモリセルに対する電荷注入或
いは電荷抜き取りの動作を実行する。
【００１８】ベリファイ用センスアンプ２６は、プログ
ラム及びイレーズ動作において、メモリセルアレイ２５
から供給されたデータのレベルを、ベリファイ用リファ
レンス回路２７から供給されるリファレンスレベルと比
較することで、データが０であるか１であるかの判定を
行う。判定結果が所望の値となるまで、プログラム或い
はイレーズ動作を繰り返すことで、確実な電荷注入或い
は電荷抜き取りが行われる。
ラム及びイレーズ動作において、メモリセルアレイ２５
から供給されたデータのレベルを、ベリファイ用リファ
レンス回路２７から供給されるリファレンスレベルと比
較することで、データが０であるか１であるかの判定を
行う。判定結果が所望の値となるまで、プログラム或い
はイレーズ動作を繰り返すことで、確実な電荷注入或い
は電荷抜き取りが行われる。
【００１９】ベリファイ用リファレンス回路２７は、参
照用メモリセルを含むリファレンス用セルアレイ２８に
接続される。ベリファイ用リファレンス回路２７は、コ
マンド制御回路２０の制御下で動作して、データ判定に
際して使用されるリファレンスレベルＲＥＦを、リファ
レンス用セルアレイ２８の参照用メモリセルからの電位
により生成し、ベリファイ用センスアンプ２６に供給す
る。またリード用リファレンス回路３０は、データ読み
出し時のデータ判定に使用されるリファレンスレベル
を、リファレンス用セルアレイ２８の参照用メモリセル
からの電位により生成し、リード用センスアンプ２２に
供給する。
照用メモリセルを含むリファレンス用セルアレイ２８に
接続される。ベリファイ用リファレンス回路２７は、コ
マンド制御回路２０の制御下で動作して、データ判定に
際して使用されるリファレンスレベルＲＥＦを、リファ
レンス用セルアレイ２８の参照用メモリセルからの電位
により生成し、ベリファイ用センスアンプ２６に供給す
る。またリード用リファレンス回路３０は、データ読み
出し時のデータ判定に使用されるリファレンスレベル
を、リファレンス用セルアレイ２８の参照用メモリセル
からの電位により生成し、リード用センスアンプ２２に
供給する。
【００２０】本発明においては、プログラム及びイレー
ズ動作時に使用されるベリファイ関連の回路を使用する
ことで、パスワード・アンロック時のパスワード照合動
作を実行する。
ズ動作時に使用されるベリファイ関連の回路を使用する
ことで、パスワード・アンロック時のパスワード照合動
作を実行する。
【００２１】具体的には、外部からパスワード・アンロ
ックコマンドが入力されると、コマンドデコーダ１５が
パスワード・アンロック信号ＰＷＵＮＬＯＣＫを生成す
る。パスワード・アンロック信号ＰＷＵＮＬＯＣＫは、
パスワードアンロックレジスタ＆全一致判定回路１６、
コマンド制御回路２０、ベリファイ用バッファ回路２
１、及びベリファイ用センスアンプ２６に供給される。
パスワード・アンロック信号ＰＷＵＮＬＯＣＫに応答し
て、コマンド制御回路２０がパスワード・アンロックに
伴う各回路の動作を制御する。
ックコマンドが入力されると、コマンドデコーダ１５が
パスワード・アンロック信号ＰＷＵＮＬＯＣＫを生成す
る。パスワード・アンロック信号ＰＷＵＮＬＯＣＫは、
パスワードアンロックレジスタ＆全一致判定回路１６、
コマンド制御回路２０、ベリファイ用バッファ回路２
１、及びベリファイ用センスアンプ２６に供給される。
パスワード・アンロック信号ＰＷＵＮＬＯＣＫに応答し
て、コマンド制御回路２０がパスワード・アンロックに
伴う各回路の動作を制御する。
【００２２】コマンド制御回路２０の制御の下に、メモ
リセルアレイ２５からパスワードが読み出され、ベリフ
ァイ用センスアンプ２６に供給される。ベリファイ用セ
ンスアンプ２６は、読み出されたパスワードのデータレ
ベルを判定し、判定結果を一致／不一致判定回路２９に
供給する。また不揮発性半導体記憶装置１０の外部から
の入力パスワードは、データ入力バッファ１３を介し
て、一致／不一致判定回路２９に供給される。一致／不
一致判定回路２９は、ベリファイ用センスアンプ２６か
らの読み出しパスワードとデータ入力バッファ１３から
の入力パスワードとを比較して、両パスワードが一致す
るか否かを判定する。一致／不一致判定回路２９は、一
致／不一致の判定結果を示す一致判定信号ＭＡＴＣＨ
を、パスワードアンロックレジスタ＆全一致判定回路１
６及びベリファイ用バッファ回路２１に供給する。
リセルアレイ２５からパスワードが読み出され、ベリフ
ァイ用センスアンプ２６に供給される。ベリファイ用セ
ンスアンプ２６は、読み出されたパスワードのデータレ
ベルを判定し、判定結果を一致／不一致判定回路２９に
供給する。また不揮発性半導体記憶装置１０の外部から
の入力パスワードは、データ入力バッファ１３を介し
て、一致／不一致判定回路２９に供給される。一致／不
一致判定回路２９は、ベリファイ用センスアンプ２６か
らの読み出しパスワードとデータ入力バッファ１３から
の入力パスワードとを比較して、両パスワードが一致す
るか否かを判定する。一致／不一致判定回路２９は、一
致／不一致の判定結果を示す一致判定信号ＭＡＴＣＨ
を、パスワードアンロックレジスタ＆全一致判定回路１
６及びベリファイ用バッファ回路２１に供給する。
【００２３】パスワードアンロックレジスタ＆全一致判
定回路１６は、通常はＬＯＷを出力するように設定され
ている。パスワード・アンロック信号ＰＷＵＮＬＯＣＫ
が入力され、パスワード・アンロックモードであること
が指示されると、パスワードアンロックレジスタ＆全一
致判定回路１６は、一致判定信号ＭＡＴＣＨをラッチす
る。本実施例のパスワード照合においては、後述するよ
うに、パスワードデータの各部分ごとに、逐次一致判定
を行う構成となっている。パスワードアンロックレジス
タ＆全一致判定回路１６は、パスワードの各部分に対し
て逐次生成された一致判定信号ＭＡＴＣＨが全て一致を
示す場合に、全一致信号ＭＡＴＣＨ２をロック／アンロ
ック設定回路１７にアサートする。
定回路１６は、通常はＬＯＷを出力するように設定され
ている。パスワード・アンロック信号ＰＷＵＮＬＯＣＫ
が入力され、パスワード・アンロックモードであること
が指示されると、パスワードアンロックレジスタ＆全一
致判定回路１６は、一致判定信号ＭＡＴＣＨをラッチす
る。本実施例のパスワード照合においては、後述するよ
うに、パスワードデータの各部分ごとに、逐次一致判定
を行う構成となっている。パスワードアンロックレジス
タ＆全一致判定回路１６は、パスワードの各部分に対し
て逐次生成された一致判定信号ＭＡＴＣＨが全て一致を
示す場合に、全一致信号ＭＡＴＣＨ２をロック／アンロ
ック設定回路１７にアサートする。
【００２４】ロック／アンロック設定回路１７は、全一
致信号ＭＡＴＣＨ２がアサートされると、ロック信号Ｌ
ＯＣＫをディスエーブルしてロック状態を解除する。プ
ロテクト情報書き込み回路１８は、ロック信号ＬＯＣＫ
がディスエーブルされると、プロテクト状態記憶用不揮
発性記憶素子１９に対する書き込みを可能にする。
致信号ＭＡＴＣＨ２がアサートされると、ロック信号Ｌ
ＯＣＫをディスエーブルしてロック状態を解除する。プ
ロテクト情報書き込み回路１８は、ロック信号ＬＯＣＫ
がディスエーブルされると、プロテクト状態記憶用不揮
発性記憶素子１９に対する書き込みを可能にする。
【００２５】プロテクト状態記憶用不揮発性記憶素子１
９は、メモリセルアレイ２５内で書き換えが禁止された
セクタ或いはブロックに関する情報、即ちプロテクト状
態を格納するメモリセル群である。このプロテクト状態
記憶用不揮発性記憶素子１９の記憶するプロテクト状態
を参照することで、コマンド制御回路２０は、メモリセ
ルアレイ２５に対する書き込み禁止を制御する。パスワ
ード・アンロックされると、プロテクト情報書き込み回
路１８により、プロテクト状態記憶用不揮発性記憶素子
１９を書き換えることが可能となり、メモリセルアレイ
２５の書き込み禁止状態を変更することが出来るように
なる。
９は、メモリセルアレイ２５内で書き換えが禁止された
セクタ或いはブロックに関する情報、即ちプロテクト状
態を格納するメモリセル群である。このプロテクト状態
記憶用不揮発性記憶素子１９の記憶するプロテクト状態
を参照することで、コマンド制御回路２０は、メモリセ
ルアレイ２５に対する書き込み禁止を制御する。パスワ
ード・アンロックされると、プロテクト情報書き込み回
路１８により、プロテクト状態記憶用不揮発性記憶素子
１９を書き換えることが可能となり、メモリセルアレイ
２５の書き込み禁止状態を変更することが出来るように
なる。
【００２６】図２は、本発明によるパスワード・アンロ
ック動作を示すフローチャートである。本発明のパスワ
ード・アンロック動作は、不揮発性半導体記憶装置に既
存のプログラム動作を利用して、プログラム動作の手順
の一部を共用することにより主としてコマンド制御回路
２０によって実行される。
ック動作を示すフローチャートである。本発明のパスワ
ード・アンロック動作は、不揮発性半導体記憶装置に既
存のプログラム動作を利用して、プログラム動作の手順
の一部を共用することにより主としてコマンド制御回路
２０によって実行される。
【００２７】ステップＳ１で、パスワード・アンロック
コマンドに応答してパスワード・アンロックモードの開
始が指示され、ステップＳ２で、動作状態がパスワード
・アンロックモードとなる。
コマンドに応答してパスワード・アンロックモードの開
始が指示され、ステップＳ２で、動作状態がパスワード
・アンロックモードとなる。
【００２８】ステップＳ３で、現在のデータ入力が、既
にパスワードの最終データが入力された後のデータ入力
であるか否かを判定する。ここでパスワードデータは、
入出力データのビット数と同一或いはそれ以下であると
は限らない。例えば、入出力データが１６ビットであっ
ても、パスワードは６４ビットから構成される場合等が
ある。このような場合には、パスワードデータの各１６
ビット部分を入出力データピンから４回に渡って逐次入
力し、入力された各１６ビット部分と記憶してあるパス
ワードの対応する部分とを、逐次照合することによりパ
スワードの判定を行う。例えば、入出力データ数が３２
ビットでパスワードデータが６４ビットである場合に
は、３２ビット毎に２回の照合動作を実行する。このよ
うな場合、一度パスワード・アンロックモードに入る
と、パスワード・アンロックモードから抜け出ることな
く、一連の照合動作を実行することが望ましい。そのた
め本発明では、図３に示されるように、パスワード・ア
ンロックコマンド（Ａｄｄ：５５Ｈ＆Ｉ／Ｏ：２８Ｈ）
が入力されると、パスワードのアドレス００Ｈ乃至０３
Ｈと共にパスワードの各１６ビット部分ＰＷＤ０乃至Ｐ
ＷＤ３が一連のデータとして連続して入力される。なお
ここで、パスワード・アンロックコマンド（Ａｄｄ：５
５Ｈ＆Ｉ／Ｏ：２８Ｈ）に先行するアドレスデータ及び
入力データは、後続する入力がコマンド入力であること
を指示するデータである。最後のパスワードデータ（例
えば４個目のパスワードデータ）が入力された後に、更
にデータが入力されると、リセット入力であると見なし
てパスワード・アンロックモードから抜け出す。
にパスワードの最終データが入力された後のデータ入力
であるか否かを判定する。ここでパスワードデータは、
入出力データのビット数と同一或いはそれ以下であると
は限らない。例えば、入出力データが１６ビットであっ
ても、パスワードは６４ビットから構成される場合等が
ある。このような場合には、パスワードデータの各１６
ビット部分を入出力データピンから４回に渡って逐次入
力し、入力された各１６ビット部分と記憶してあるパス
ワードの対応する部分とを、逐次照合することによりパ
スワードの判定を行う。例えば、入出力データ数が３２
ビットでパスワードデータが６４ビットである場合に
は、３２ビット毎に２回の照合動作を実行する。このよ
うな場合、一度パスワード・アンロックモードに入る
と、パスワード・アンロックモードから抜け出ることな
く、一連の照合動作を実行することが望ましい。そのた
め本発明では、図３に示されるように、パスワード・ア
ンロックコマンド（Ａｄｄ：５５Ｈ＆Ｉ／Ｏ：２８Ｈ）
が入力されると、パスワードのアドレス００Ｈ乃至０３
Ｈと共にパスワードの各１６ビット部分ＰＷＤ０乃至Ｐ
ＷＤ３が一連のデータとして連続して入力される。なお
ここで、パスワード・アンロックコマンド（Ａｄｄ：５
５Ｈ＆Ｉ／Ｏ：２８Ｈ）に先行するアドレスデータ及び
入力データは、後続する入力がコマンド入力であること
を指示するデータである。最後のパスワードデータ（例
えば４個目のパスワードデータ）が入力された後に、更
にデータが入力されると、リセット入力であると見なし
てパスワード・アンロックモードから抜け出す。
【００２９】ステップＳ３で、パスワードデータの最終
データが入力された後のデータ入力であると判定されれ
ば、パスワード・アンロックモードを終了する。それ以
外の場合には、ステップＳ４に進み、パスワード・アン
ロックのエンベディッド・アルゴリズムが開始される。
更にステップＳ５で、プログラム動作のエンベディッド
・アルゴリズムが開始される。
データが入力された後のデータ入力であると判定されれ
ば、パスワード・アンロックモードを終了する。それ以
外の場合には、ステップＳ４に進み、パスワード・アン
ロックのエンベディッド・アルゴリズムが開始される。
更にステップＳ５で、プログラム動作のエンベディッド
・アルゴリズムが開始される。
【００３０】なお既存のプログラム動作を実行する場合
には、ステップＳ２１でプログラムコマンドに応答して
プログラムモードの開始が指示され、ステップＳ２２
で、動作状態がプログラムモードとなる。その後、ステ
ップＳ５で、プログラム動作のエンベディッド・アルゴ
リズムが開始される。
には、ステップＳ２１でプログラムコマンドに応答して
プログラムモードの開始が指示され、ステップＳ２２
で、動作状態がプログラムモードとなる。その後、ステ
ップＳ５で、プログラム動作のエンベディッド・アルゴ
リズムが開始される。
【００３１】パスワード・アンロックモード或いはプロ
グラムモードに関わらず、ステップＳ６で、ステートマ
シン（コマンド制御回路２０）の動作状態がプログラム
動作の開始状態となり、ステップＳ７で、プログラム動
作が開始される。ステップＳ８で所定の時間が経過した
か否かを判定して、所定の時間が経過していない場合に
はステップＳ６に戻る。所定の時間が経過した場合に
は、ステップＳ９で、パスワード・アンロックモードで
あるか否かを判定する。パスワード・アンロックモード
である場合には、ステップＳ１１に進む。パスワード・
アンロックモードでない場合、即ちプログラムモードで
ある場合には、ステップＳ２３に進み、プログラム対象
の記憶領域がプロテクトされているか否かを判定する。
プログラム対象の記憶領域がプロテクトされている場合
には、ステップＳ２４でエンベディッド・プログラムの
実行を終了し、プログラム動作を終了する。プログラム
対象の記憶領域がプロテクトされていない場合には、ス
テップＳ１１に進む。
グラムモードに関わらず、ステップＳ６で、ステートマ
シン（コマンド制御回路２０）の動作状態がプログラム
動作の開始状態となり、ステップＳ７で、プログラム動
作が開始される。ステップＳ８で所定の時間が経過した
か否かを判定して、所定の時間が経過していない場合に
はステップＳ６に戻る。所定の時間が経過した場合に
は、ステップＳ９で、パスワード・アンロックモードで
あるか否かを判定する。パスワード・アンロックモード
である場合には、ステップＳ１１に進む。パスワード・
アンロックモードでない場合、即ちプログラムモードで
ある場合には、ステップＳ２３に進み、プログラム対象
の記憶領域がプロテクトされているか否かを判定する。
プログラム対象の記憶領域がプロテクトされている場合
には、ステップＳ２４でエンベディッド・プログラムの
実行を終了し、プログラム動作を終了する。プログラム
対象の記憶領域がプロテクトされていない場合には、ス
テップＳ１１に進む。
【００３２】パスワード・アンロックモード或いはプロ
グラムモードに関わらず、ステップＳ１１で、ベリファ
イ動作を開始する。ステップＳ１２で、ベリファイの準
備が完了したか否かを判定して、準備か完了していない
場合にはステップＳ１１に戻る。ベリファイの準備が完
了すると、ステップＳ１３で、メモリ領域からデータを
読み出す。このデータは、パスワード・アンロックモー
ドであればパスワード領域から読み出されるパスワード
データであり、プログラムモードであればプログラム対
象のメモリ領域から読み出されるデータである。
グラムモードに関わらず、ステップＳ１１で、ベリファ
イ動作を開始する。ステップＳ１２で、ベリファイの準
備が完了したか否かを判定して、準備か完了していない
場合にはステップＳ１１に戻る。ベリファイの準備が完
了すると、ステップＳ１３で、メモリ領域からデータを
読み出す。このデータは、パスワード・アンロックモー
ドであればパスワード領域から読み出されるパスワード
データであり、プログラムモードであればプログラム対
象のメモリ領域から読み出されるデータである。
【００３３】ステップＳ１４で、パスワード・アンロッ
クモードであるか否かを判定する。パスワード・アンロ
ックモードである場合には、ステップＳ１５に進むと共
に、実行中のエンベディッド・アルゴリズムを終了す
る。即ち、図１のベリファイ用バッファ回路２１が、パ
スワード・アンロックモードにおいて、一致／不一致判
定回路２９からの一致判定信号ＭＡＴＣＨが一致を示す
か不一致を示すかに関わらず、コマンド制御回路２０の
エンベディッド・プログラムを終了させる。
クモードであるか否かを判定する。パスワード・アンロ
ックモードである場合には、ステップＳ１５に進むと共
に、実行中のエンベディッド・アルゴリズムを終了す
る。即ち、図１のベリファイ用バッファ回路２１が、パ
スワード・アンロックモードにおいて、一致／不一致判
定回路２９からの一致判定信号ＭＡＴＣＨが一致を示す
か不一致を示すかに関わらず、コマンド制御回路２０の
エンベディッド・プログラムを終了させる。
【００３４】ステップＳ１５で、一致／不一致判定回路
２９は読み出したパスワードデータと入力パスワードデ
ータとが一致するか否かを判定し、ステップＳ１６で、
パスワードアンロックレジスタ＆全一致判定回路１６が
判定結果をラッチに格納する。ステップＳ１７で、パス
ワードアンロックレジスタ＆全一致判定回路１６は、パ
スワードの各部分が全て一致したか否かをラッチデータ
に基づき判定する。一致した場合には、ロックを解除し
てステップＳ１に戻り、次のデータ入力を待つ。その後
ステップＳ３で、パスワードの最終データが入力された
後のデータ入力があると、パスワード・アンロックモー
ドを終了する。ステップＳ１７で、パスワードの各部分
の全てが一致したとは判定されない場合にも、ステップ
Ｓ１に戻り、次のデータ入力を待つ。この場合、最終の
パスワードデータが入力された後であれば、ステップＳ
３で、パスワード不一致のためにアンロックすることな
くパスワード・アンロックモードを終了する。最終のパ
スワードデータが入力されていない場合には、ステップ
Ｓ４以降において、次のパスワードデータに対する処理
が実行される。
２９は読み出したパスワードデータと入力パスワードデ
ータとが一致するか否かを判定し、ステップＳ１６で、
パスワードアンロックレジスタ＆全一致判定回路１６が
判定結果をラッチに格納する。ステップＳ１７で、パス
ワードアンロックレジスタ＆全一致判定回路１６は、パ
スワードの各部分が全て一致したか否かをラッチデータ
に基づき判定する。一致した場合には、ロックを解除し
てステップＳ１に戻り、次のデータ入力を待つ。その後
ステップＳ３で、パスワードの最終データが入力された
後のデータ入力があると、パスワード・アンロックモー
ドを終了する。ステップＳ１７で、パスワードの各部分
の全てが一致したとは判定されない場合にも、ステップ
Ｓ１に戻り、次のデータ入力を待つ。この場合、最終の
パスワードデータが入力された後であれば、ステップＳ
３で、パスワード不一致のためにアンロックすることな
くパスワード・アンロックモードを終了する。最終のパ
スワードデータが入力されていない場合には、ステップ
Ｓ４以降において、次のパスワードデータに対する処理
が実行される。
【００３５】ステップＳ１４で、パスワード・アンロッ
クモードでないと判定された場合、即ちプログラムモー
ドである場合には、ステップＳ２５で、読み出しデータ
がプログラムデータと一致するか否かを判定する。一致
しない場合には、ステップＳ２６で、予め定められた回
数のプログラム動作を既に実行したか否かを判定する。
既に所定の回数のプログラム動作を実行した場合には、
異常終了する。所定の回数のプログラム動作を実行して
いない場合には、ステップＳ２７で、プログラム動作
（電荷注入動作）を実行する。ステップＳ２８で、所定
時間経過したと判断すると、ステップＳ１１に進む。
クモードでないと判定された場合、即ちプログラムモー
ドである場合には、ステップＳ２５で、読み出しデータ
がプログラムデータと一致するか否かを判定する。一致
しない場合には、ステップＳ２６で、予め定められた回
数のプログラム動作を既に実行したか否かを判定する。
既に所定の回数のプログラム動作を実行した場合には、
異常終了する。所定の回数のプログラム動作を実行して
いない場合には、ステップＳ２７で、プログラム動作
（電荷注入動作）を実行する。ステップＳ２８で、所定
時間経過したと判断すると、ステップＳ１１に進む。
【００３６】ステップＳ２５で、読み出しデータがプロ
グラムデータと一致する場合には、プログラム動作のエ
ンベディッド・プログラムを終了させる。即ち、図１の
ベリファイ用バッファ回路２１が、プログラムモードに
おいて、一致／不一致判定回路２９からの一致判定信号
ＭＡＴＣＨが一致を示す場合に、コマンド制御回路２０
のエンベディッド・プログラムを終了させる。
グラムデータと一致する場合には、プログラム動作のエ
ンベディッド・プログラムを終了させる。即ち、図１の
ベリファイ用バッファ回路２１が、プログラムモードに
おいて、一致／不一致判定回路２９からの一致判定信号
ＭＡＴＣＨが一致を示す場合に、コマンド制御回路２０
のエンベディッド・プログラムを終了させる。
【００３７】以上のように、本発明のパスワード・アン
ロック動作においては、プログラム動作のエンベディッ
ド・アルゴリズムの一部を共用することで、既存の制御
手順及びベリファイ回路を利用して、効率的なパスワー
ド・アンロック動作を実行することが可能となる。
ロック動作においては、プログラム動作のエンベディッ
ド・アルゴリズムの一部を共用することで、既存の制御
手順及びベリファイ回路を利用して、効率的なパスワー
ド・アンロック動作を実行することが可能となる。
【００３８】図４は、パスワードアンロックレジスタ＆
全一致判定回路１６の回路構成の一例を示す回路図であ
る。
全一致判定回路１６の回路構成の一例を示す回路図であ
る。
【００３９】図４のパスワードアンロックレジスタ＆全
一致判定回路１６は、インバータ３１乃至３８、ＮＡＮ
Ｄ回路３９乃至４３、ラッチ回路４４乃至４７を含む。
インバータ３１及び３２は、図３で入力される００Ｈ、
０１Ｈ、０２Ｈ、及び０３Ｈに対応する“００”、“０
１”、“１０”、及び“１１”の２つの最下位アドレス
ビットＡ０及びＡ１を入力とし、その反転信号を生成す
る。アドレスビットＡ０及びＡ１並びにその反転信号Ａ
０Ｂ及びＡ１Ｂが、ＮＡＮＤ回路３９乃至４２に供給さ
れて、クロック信号ＣＬＫの各パルスを４分配したクロ
ック信号ＣＬＫ１乃至ＣＬＫ４を生成する。クロック信
号ＣＬＫ１乃至ＣＬＫ４は、アドレス００Ｈ、０１Ｈ、
０２Ｈ、及び０３Ｈにそれぞれ対応してＨＩＧＨにな
る。このクロック信号ＣＬＫ１乃至ＣＬＫ４に同期し
て、ラッチ回路４４乃至４７が、パスワードデータの各
部分に対応する一致判定信号ＭＡＴＣＨをラッチする。
パスワードデータの各部分が全て一致する場合には、ラ
ッチ回路４４乃至４７が格納する一致判定信号ＭＡＴＣ
Ｈが全てＨＩＧＨとなり、そのＡＮＤである全一致信号
ＭＡＴＣＨ２がＨＩＧＨとなる。
一致判定回路１６は、インバータ３１乃至３８、ＮＡＮ
Ｄ回路３９乃至４３、ラッチ回路４４乃至４７を含む。
インバータ３１及び３２は、図３で入力される００Ｈ、
０１Ｈ、０２Ｈ、及び０３Ｈに対応する“００”、“０
１”、“１０”、及び“１１”の２つの最下位アドレス
ビットＡ０及びＡ１を入力とし、その反転信号を生成す
る。アドレスビットＡ０及びＡ１並びにその反転信号Ａ
０Ｂ及びＡ１Ｂが、ＮＡＮＤ回路３９乃至４２に供給さ
れて、クロック信号ＣＬＫの各パルスを４分配したクロ
ック信号ＣＬＫ１乃至ＣＬＫ４を生成する。クロック信
号ＣＬＫ１乃至ＣＬＫ４は、アドレス００Ｈ、０１Ｈ、
０２Ｈ、及び０３Ｈにそれぞれ対応してＨＩＧＨにな
る。このクロック信号ＣＬＫ１乃至ＣＬＫ４に同期し
て、ラッチ回路４４乃至４７が、パスワードデータの各
部分に対応する一致判定信号ＭＡＴＣＨをラッチする。
パスワードデータの各部分が全て一致する場合には、ラ
ッチ回路４４乃至４７が格納する一致判定信号ＭＡＴＣ
Ｈが全てＨＩＧＨとなり、そのＡＮＤである全一致信号
ＭＡＴＣＨ２がＨＩＧＨとなる。
【００４０】なおパスワード・アンロックモードでない
場合には、パスワード・アンロック信号ＰＷＵＮＬＯＣ
ＫがＬＯＷであり、各ラッチ回路４４乃至４７はリセッ
トされる。この場合には、全一致信号ＭＡＴＣＨ２はＬ
ＯＷである。
場合には、パスワード・アンロック信号ＰＷＵＮＬＯＣ
ＫがＬＯＷであり、各ラッチ回路４４乃至４７はリセッ
トされる。この場合には、全一致信号ＭＡＴＣＨ２はＬ
ＯＷである。
【００４１】図４の構成においては、バスワードデータ
の各部分に入力順位がなく、４つの部分を任意の順番で
入力して構わない。
の各部分に入力順位がなく、４つの部分を任意の順番で
入力して構わない。
【００４２】図５は、パスワードアンロックレジスタ＆
全一致判定回路１６の回路構成の別の例を示す回路図で
ある。図５は、バスワードデータの各部分に入力順位が
あり、４つの部分を所定の順番で入力する場合の構成を
示す。図５において、クロック信号ＣＬＫ１乃至ＣＬＫ
４を生成する構成は、図４と同様であり省略する。図６
は、図５のパスワードアンロックレジスタ＆全一致判定
回路１６の動作を全一致の場合について示すタイミング
図である。
全一致判定回路１６の回路構成の別の例を示す回路図で
ある。図５は、バスワードデータの各部分に入力順位が
あり、４つの部分を所定の順番で入力する場合の構成を
示す。図５において、クロック信号ＣＬＫ１乃至ＣＬＫ
４を生成する構成は、図４と同様であり省略する。図６
は、図５のパスワードアンロックレジスタ＆全一致判定
回路１６の動作を全一致の場合について示すタイミング
図である。
【００４３】図５及び図６に示されるように、レジスタ
５１乃至５４は、最初に入力される一致判定信号ＭＡＴ
ＣＨを、クロック信号ＣＬＫ１乃至ＣＬＫ４に同期して
順次ラッチしてシフトする。レジスタ５１乃至５４の出
力が、Ｑ１乃至Ｑ４である。クロック信号ＣＬＫ４が入
力された時点で、レジスタ５４には、最初に入力された
一致判定信号ＭＡＴＣＨが格納される。
５１乃至５４は、最初に入力される一致判定信号ＭＡＴ
ＣＨを、クロック信号ＣＬＫ１乃至ＣＬＫ４に同期して
順次ラッチしてシフトする。レジスタ５１乃至５４の出
力が、Ｑ１乃至Ｑ４である。クロック信号ＣＬＫ４が入
力された時点で、レジスタ５４には、最初に入力された
一致判定信号ＭＡＴＣＨが格納される。
【００４４】同様に、レジスタ５５乃至５７は、２番目
に入力される一致判定信号ＭＡＴＣＨを、クロック信号
ＣＬＫ２乃至ＣＬＫ４に同期して順次ラッチしてシフト
する。レジスタ５５乃至５７の出力が、Ｑ５乃至Ｑ７で
ある。クロック信号ＣＬＫ４が入力された時点で、レジ
スタ５７には、２番目に入力された一致判定信号ＭＡＴ
ＣＨが格納される。
に入力される一致判定信号ＭＡＴＣＨを、クロック信号
ＣＬＫ２乃至ＣＬＫ４に同期して順次ラッチしてシフト
する。レジスタ５５乃至５７の出力が、Ｑ５乃至Ｑ７で
ある。クロック信号ＣＬＫ４が入力された時点で、レジ
スタ５７には、２番目に入力された一致判定信号ＭＡＴ
ＣＨが格納される。
【００４５】レジスタ５８及び５９は、３番目に入力さ
れる一致判定信号ＭＡＴＣＨを、クロック信号ＣＬＫ３
及びＣＬＫ４に同期して順次ラッチしてシフトする。レ
ジスタ５８及び５９の出力が、Ｑ８乃至Ｑ９である。ク
ロック信号ＣＬＫ４が入力された時点で、レジスタ５９
には、３番目に入力された一致判定信号ＭＡＴＣＨが格
納される。またレジスタ６０は、４番目に入力される一
致判定信号ＭＡＴＣＨを、クロック信号ＣＬＫ４に同期
してラッチする。レジスタ６０の出力がＱ１０である。
れる一致判定信号ＭＡＴＣＨを、クロック信号ＣＬＫ３
及びＣＬＫ４に同期して順次ラッチしてシフトする。レ
ジスタ５８及び５９の出力が、Ｑ８乃至Ｑ９である。ク
ロック信号ＣＬＫ４が入力された時点で、レジスタ５９
には、３番目に入力された一致判定信号ＭＡＴＣＨが格
納される。またレジスタ６０は、４番目に入力される一
致判定信号ＭＡＴＣＨを、クロック信号ＣＬＫ４に同期
してラッチする。レジスタ６０の出力がＱ１０である。
【００４６】パスワードデータの各部分が全て一致する
場合には、ラッチ回路５４、５７、５９、及び６０が格
納する一致判定信号ＭＡＴＣＨ、即ちＱ４、Ｑ７、Ｑ
９、及びＱ１０が全てＨＩＧＨとなり、そのＡＮＤであ
る全一致信号ＭＡＴＣＨ２がＨＩＧＨとなる。
場合には、ラッチ回路５４、５７、５９、及び６０が格
納する一致判定信号ＭＡＴＣＨ、即ちＱ４、Ｑ７、Ｑ
９、及びＱ１０が全てＨＩＧＨとなり、そのＡＮＤであ
る全一致信号ＭＡＴＣＨ２がＨＩＧＨとなる。
【００４７】図７は、図５のパスワードアンロックレジ
スタ＆全一致判定回路１６の動作を不一致の場合につい
て示すタイミング図である。図７の例では、２番目に入
力した一致判定信号ＭＡＴＣＨがＬＯＷである場合の動
作を示す。
スタ＆全一致判定回路１６の動作を不一致の場合につい
て示すタイミング図である。図７の例では、２番目に入
力した一致判定信号ＭＡＴＣＨがＬＯＷである場合の動
作を示す。
【００４８】図７に示されるように、２番目に入力され
る一致判定信号ＭＡＴＣＨがＬＯＷであるので、レジス
タ５５乃至５７の出力であるＱ５乃至Ｑ７は、ＬＯＷの
ままである。クロック信号ＣＬＫ４が入力された時点
で、レジスタ５７の出力Ｑ７はＬＯＷであり、全一致信
号ＭＡＴＣＨ２はＬＯＷとなる。
る一致判定信号ＭＡＴＣＨがＬＯＷであるので、レジス
タ５５乃至５７の出力であるＱ５乃至Ｑ７は、ＬＯＷの
ままである。クロック信号ＣＬＫ４が入力された時点
で、レジスタ５７の出力Ｑ７はＬＯＷであり、全一致信
号ＭＡＴＣＨ２はＬＯＷとなる。
【００４９】図８は、ロック／アンロック設定回路１７
の構成の一例を示す回路図である。
の構成の一例を示す回路図である。
【００５０】図８のロック／アンロック設定回路１７
は、インバータ７１乃至７６、ＡＮＤ回路７７、ＮＭＯ
Ｓトランジスタ７８及び７９を含む。全一致信号ＭＡＴ
ＣＨ２がＬＯＷの場合には、ＡＮＤ回路７７の出力はＬ
ＯＷである。この場合、デフォールトでロック信号ＬＯ
ＣＫがアサート（ＨＩＧＨ）になるように、セット信号
がＨＩＧＨとなり、インバータ７４及び７６からなるラ
ッチがセットされる。全一致信号ＭＡＴＣＨ２がＨＩＧ
Ｈになると、インバータ７１乃至７３の遅延に相当する
時間だけＡＮＤ回路７７の出力がＨＩＧＨになり、イン
バータ７４及び７６からなるラッチがリセットされる。
これにより、ロック信号ＬＯＣＫがディスエーブル（Ｌ
ＯＷ）となる。
は、インバータ７１乃至７６、ＡＮＤ回路７７、ＮＭＯ
Ｓトランジスタ７８及び７９を含む。全一致信号ＭＡＴ
ＣＨ２がＬＯＷの場合には、ＡＮＤ回路７７の出力はＬ
ＯＷである。この場合、デフォールトでロック信号ＬＯ
ＣＫがアサート（ＨＩＧＨ）になるように、セット信号
がＨＩＧＨとなり、インバータ７４及び７６からなるラ
ッチがセットされる。全一致信号ＭＡＴＣＨ２がＨＩＧ
Ｈになると、インバータ７１乃至７３の遅延に相当する
時間だけＡＮＤ回路７７の出力がＨＩＧＨになり、イン
バータ７４及び７６からなるラッチがリセットされる。
これにより、ロック信号ＬＯＣＫがディスエーブル（Ｌ
ＯＷ）となる。
【００５１】図９は、ベリファイ用センスアンプ２６の
回路構成の一例を示す回路図である。図１０は、ベリフ
ァイ用リファレンス回路２７の回路構成の一例を示す回
路図である。
回路構成の一例を示す回路図である。図１０は、ベリフ
ァイ用リファレンス回路２７の回路構成の一例を示す回
路図である。
【００５２】図９のベリファイ用センスアンプ２６は、
ＮＭＯＳトランジスタ８０乃至８３、ＰＭＯＳトランジ
スタ８４乃至８８、及びインバータ８９を含む。図１０
のベリファイ用リファレンス回路２７は、ＮＭＯＳトラ
ンジスタ９１乃至９３、及びＰＭＯＳトランジスタ９４
及び９５を含む。
ＮＭＯＳトランジスタ８０乃至８３、ＰＭＯＳトランジ
スタ８４乃至８８、及びインバータ８９を含む。図１０
のベリファイ用リファレンス回路２７は、ＮＭＯＳトラ
ンジスタ９１乃至９３、及びＰＭＯＳトランジスタ９４
及び９５を含む。
【００５３】図１０のベリファイ用リファレンス回路２
７には、リファレンスセルからのリファレンスデータ電
位ＤＡＴＡＢＲが入力される。リファレンスデータ電位
ＤＡＴＡＢＲに応じて参照電位ＲＥＦが生成され、図９
のベリファイ用センスアンプ２６に供給される。またベ
リファイ用センスアンプ２６には更に、メモリセルアレ
イ２５から読み出されるデータ電位ＤＡＴＡＢが供給さ
れる。参照電圧ＲＥＦを介して、データ電位ＤＡＴＡＢ
とリファレンスデータ電位ＤＡＴＡＢＲとの比較が行わ
れ、比較結果がデータ信号Ｄ０としてインバータ８９か
ら出力される。
７には、リファレンスセルからのリファレンスデータ電
位ＤＡＴＡＢＲが入力される。リファレンスデータ電位
ＤＡＴＡＢＲに応じて参照電位ＲＥＦが生成され、図９
のベリファイ用センスアンプ２６に供給される。またベ
リファイ用センスアンプ２６には更に、メモリセルアレ
イ２５から読み出されるデータ電位ＤＡＴＡＢが供給さ
れる。参照電圧ＲＥＦを介して、データ電位ＤＡＴＡＢ
とリファレンスデータ電位ＤＡＴＡＢＲとの比較が行わ
れ、比較結果がデータ信号Ｄ０としてインバータ８９か
ら出力される。
【００５４】本発明においては、付加的なロードとし
て、ＰＭＯＳトランジスタ８５及び８８がベリファイ用
センスアンプ２６に設けられている。パスワード・アン
ロックモードにおいては、パスワード・アンロック信号
ＰＷＵＮＬＯＣＫの反転信号ＰＷＵＮＬＯＣＫＢをＰＭ
ＯＳトランジスタ８５に供給することで、ＰＭＯＳトラ
ンジスタ８５からＮＭＯＳトランジスタ８０のゲートに
電流を供給し、このゲート電圧が上がり易いように構成
している。通常のベリファイ動作では、読み出し動作よ
りも厳しいレベルにベリファイの閾値が設定されている
ので、そのままベリファイ用センスアンプ２６を使用し
たのでは、ベリファイ対象でない単なる読み出しデータ
であるパスワードデータには厳しすぎる条件となってし
まう。そこで本発明では、パスワード・アンロックモー
ドにおいては付加的なロードを加えることで、電流量を
増やしてＮＭＯＳトランジスタ８０のゲート電圧を上が
り易いように制御する。これによって、ベリファイ用の
回路を使用しながらも、単なる読み出しデータであるパ
スワードデータに対して、適切な閾値による適切なデー
タ判定を行うことが可能になる。
て、ＰＭＯＳトランジスタ８５及び８８がベリファイ用
センスアンプ２６に設けられている。パスワード・アン
ロックモードにおいては、パスワード・アンロック信号
ＰＷＵＮＬＯＣＫの反転信号ＰＷＵＮＬＯＣＫＢをＰＭ
ＯＳトランジスタ８５に供給することで、ＰＭＯＳトラ
ンジスタ８５からＮＭＯＳトランジスタ８０のゲートに
電流を供給し、このゲート電圧が上がり易いように構成
している。通常のベリファイ動作では、読み出し動作よ
りも厳しいレベルにベリファイの閾値が設定されている
ので、そのままベリファイ用センスアンプ２６を使用し
たのでは、ベリファイ対象でない単なる読み出しデータ
であるパスワードデータには厳しすぎる条件となってし
まう。そこで本発明では、パスワード・アンロックモー
ドにおいては付加的なロードを加えることで、電流量を
増やしてＮＭＯＳトランジスタ８０のゲート電圧を上が
り易いように制御する。これによって、ベリファイ用の
回路を使用しながらも、単なる読み出しデータであるパ
スワードデータに対して、適切な閾値による適切なデー
タ判定を行うことが可能になる。
【００５５】なお上記実施例においては、バスワードデ
ータのビット数が入出力データのビット数よりも多い場
合について説明したが、バスワードデータのビット数は
入出力データのビット数と同一或いはそれ以下であって
もよい。この場合には、例えば、図４或いは図５のパス
ワードアンロックレジスタ＆全一致判定回路１６を、１
つの一致判定信号ＭＡＴＣＨを格納して判定結果を出力
するように、単一のラッチ回路或いはレジスタで構成し
てよい。この場合、クロックを４つに分配する回路構成
及び全一致を判定するＡＮＤ論理の回路構成は必要な
い。また或いは図１において、パスワードアンロックレ
ジスタ＆全一致判定回路１６を削除し、一致／不一致判
定回路２９の出力を、パスワード・アンロック信号によ
り開閉するゲートを介して、ロック／アンロック設定回
路１７に供給するように構成してもよい。
ータのビット数が入出力データのビット数よりも多い場
合について説明したが、バスワードデータのビット数は
入出力データのビット数と同一或いはそれ以下であって
もよい。この場合には、例えば、図４或いは図５のパス
ワードアンロックレジスタ＆全一致判定回路１６を、１
つの一致判定信号ＭＡＴＣＨを格納して判定結果を出力
するように、単一のラッチ回路或いはレジスタで構成し
てよい。この場合、クロックを４つに分配する回路構成
及び全一致を判定するＡＮＤ論理の回路構成は必要な
い。また或いは図１において、パスワードアンロックレ
ジスタ＆全一致判定回路１６を削除し、一致／不一致判
定回路２９の出力を、パスワード・アンロック信号によ
り開閉するゲートを介して、ロック／アンロック設定回
路１７に供給するように構成してもよい。
【００５６】また上記実施例においては、パスワード・
アンロックによって、プロテクト状態記憶用不揮発性記
憶素子１９に格納されるプロテクト状態を変更可能にす
る構成を示したが、本発明のパスワード・アンロック手
順及び構成は、パスワード機能を使用する不揮発性半導
体記憶装置において、一般的に使用することが出来るも
のである。
アンロックによって、プロテクト状態記憶用不揮発性記
憶素子１９に格納されるプロテクト状態を変更可能にす
る構成を示したが、本発明のパスワード・アンロック手
順及び構成は、パスワード機能を使用する不揮発性半導
体記憶装置において、一般的に使用することが出来るも
のである。
【００５７】図１１は、本発明によるパスワード・アン
ロック手順及び構成を適用した不揮発性半導体記憶装置
の別の例を示す図である。図１１において、図１と同一
の構成要素は同一の参照番号で参照し、その説明は省略
する。
ロック手順及び構成を適用した不揮発性半導体記憶装置
の別の例を示す図である。図１１において、図１と同一
の構成要素は同一の参照番号で参照し、その説明は省略
する。
【００５８】図１１の不揮発性半導体記憶装置１０Ａ
は、図１の不揮発性半導体記憶装置１０からプロテクト
情報書き込み回路１８とプロテクト状態記憶用不揮発性
記憶素子１９を削除し、出力バッファ２３の替わりに出
力バッファ２３Ａを設けてある。出力バッファ２３Ａ
は、リード用センスアンプ２２を介してメモリセルアレ
イ２５から選択メモリセルのデータを受け取ると共に、
ロック／アンロック設定回路１７からロック信号ＬＯＣ
Ｋを受け取る。ロック信号ＬＯＣＫがアサートされてい
るロック状態では、出力バッファ２３Ａは、データ出力
を外部に供給しない。即ち、ロック状態では、ユーザは
メモリからデータを読み出せない状態となっている。パ
スワード・アンロックモードにして、正当なパスワード
を入力すると、ロック信号ＬＯＣＫがディスエーブルさ
れてアンロック状態となり、ユーザはメモリセルからの
データを読み出すことが出来る。
は、図１の不揮発性半導体記憶装置１０からプロテクト
情報書き込み回路１８とプロテクト状態記憶用不揮発性
記憶素子１９を削除し、出力バッファ２３の替わりに出
力バッファ２３Ａを設けてある。出力バッファ２３Ａ
は、リード用センスアンプ２２を介してメモリセルアレ
イ２５から選択メモリセルのデータを受け取ると共に、
ロック／アンロック設定回路１７からロック信号ＬＯＣ
Ｋを受け取る。ロック信号ＬＯＣＫがアサートされてい
るロック状態では、出力バッファ２３Ａは、データ出力
を外部に供給しない。即ち、ロック状態では、ユーザは
メモリからデータを読み出せない状態となっている。パ
スワード・アンロックモードにして、正当なパスワード
を入力すると、ロック信号ＬＯＣＫがディスエーブルさ
れてアンロック状態となり、ユーザはメモリセルからの
データを読み出すことが出来る。
【００５９】このように図１１の構成では、例えばデー
タセキュリティー等の目的のために、普段はメモリセル
のデータを読み出せないように設定しておき、パスワー
ドをアンロックすることでデータを読み出し可能とす
る。このような構成においても、プログラム動作の手順
の一部を共用してベリファイ関連の回路を利用する本発
明のパスワード・アンロック方式を適用することが出来
る。
タセキュリティー等の目的のために、普段はメモリセル
のデータを読み出せないように設定しておき、パスワー
ドをアンロックすることでデータを読み出し可能とす
る。このような構成においても、プログラム動作の手順
の一部を共用してベリファイ関連の回路を利用する本発
明のパスワード・アンロック方式を適用することが出来
る。
【００６０】以上、本発明を実施例に基づいて説明した
が、本発明は上記実施例に限定されるものではなく、特
許請求の範囲に記載の範囲内で様々な変形が可能であ
る。
が、本発明は上記実施例に限定されるものではなく、特
許請求の範囲に記載の範囲内で様々な変形が可能であ
る。
【００６１】
【発明の効果】本発明の不揮発性半導体記憶装置によれ
ば、プログラム動作に使用するベリファイ用センスアン
プを、パスワード・アンロック動作において共用するこ
とで、入力パスワードと読み出しパスワードとの一致判
定を行うことが出来る。従って、読み出し動作用のパス
や回路を使用することなく、且つ既存の構成を利用し
て、パスワード・アンロック動作を実行する不揮発性半
導体記憶装置を提供することが出来る。これにより、チ
ップサイズの増大や制御の複雑化を避けることが出来
る。
ば、プログラム動作に使用するベリファイ用センスアン
プを、パスワード・アンロック動作において共用するこ
とで、入力パスワードと読み出しパスワードとの一致判
定を行うことが出来る。従って、読み出し動作用のパス
や回路を使用することなく、且つ既存の構成を利用し
て、パスワード・アンロック動作を実行する不揮発性半
導体記憶装置を提供することが出来る。これにより、チ
ップサイズの増大や制御の複雑化を避けることが出来
る。
【００６２】また本発明による不揮発性半導体記憶装置
の制御方法によれば、プログラム動作時に実行するベリ
ファイ用のデータ判定動作の手順を、パスワード・アン
ロック動作にけるデータ判定動作に利用することで、入
力パスワードと読み出しパスワードとの一致判定を行う
ことが出来る。従って、読み出し動作用のパスや回路を
使用することなく、且つ既存の構成を利用して、パスワ
ード・アンロック動作を実行する不揮発性半導体記憶装
置の制御方法を提供することが出来る。これにより、チ
ップサイズの増大や制御の複雑化を避けることが出来
る。
の制御方法によれば、プログラム動作時に実行するベリ
ファイ用のデータ判定動作の手順を、パスワード・アン
ロック動作にけるデータ判定動作に利用することで、入
力パスワードと読み出しパスワードとの一致判定を行う
ことが出来る。従って、読み出し動作用のパスや回路を
使用することなく、且つ既存の構成を利用して、パスワ
ード・アンロック動作を実行する不揮発性半導体記憶装
置の制御方法を提供することが出来る。これにより、チ
ップサイズの増大や制御の複雑化を避けることが出来
る。
【図面の簡単な説明】
【図１】本発明による不揮発性半導体記憶装置の構成を
示す構成図である。
示す構成図である。
【図２】本発明によるパスワード・アンロック動作を示
すフローチャートである。
すフローチャートである。
【図３】パスワード・アンロックコマンド及びパスワー
ドの入力を示すタイミング図である。
ドの入力を示すタイミング図である。
【図４】パスワードアンロックレジスタ＆全一致判定回
路の回路構成の一例を示す回路図である。
路の回路構成の一例を示す回路図である。
【図５】パスワードアンロックレジスタ＆全一致判定回
路の回路構成の別の例を示す回路図である。
路の回路構成の別の例を示す回路図である。
【図６】図５のパスワードアンロックレジスタ＆全一致
判定回路の動作を全一致の場合について示すタイミング
図である。
判定回路の動作を全一致の場合について示すタイミング
図である。
【図７】図５のパスワードアンロックレジスタ＆全一致
判定回路の動作を不一致の場合について示すタイミング
図である。
判定回路の動作を不一致の場合について示すタイミング
図である。
【図８】ロック／アンロック設定回路の構成の一例を示
す回路図である。
す回路図である。
【図９】ベリファイ用センスアンプの回路構成の一例を
示す回路図である。
示す回路図である。
【図１０】ベリファイ用リファレンス回路の回路構成の
一例を示す回路図である。
一例を示す回路図である。
【図１１】本発明によるパスワード・アンロック手順及
び構成を適用した不揮発性半導体記憶装置の別の例を示
す図である。
び構成を適用した不揮発性半導体記憶装置の別の例を示
す図である。
１１、１２ アドレスバッファ
１３ データ入出力バッファ
１４ コマンドレジスタ
１５ コマンドデコーダ
１６ パスワードアンロックレジスタ＆全一致判定回路
１７ ロック／アンロック設定回路
１８ プロテクト情報書き込み回路
１９ プロテクト状態記憶用不揮発性記憶素子
２０ コマンド制御回路
２１ ベリファイ用バッファ回路
２２ リード用センスアンプ
２３ 出力バッファ
２４ デコーダ
２５ メモリセルアレイ
２６ ベリファイ用センスアンプ
２７ ベリファイ用リファレンス回路
２８ リファレンス用セルアレイ
２９ 一致／不一致判定回路
３０ リード用リファレンス回路
Claims (10)
- 【請求項１】不揮発性メモリセルを含むメモリセルアレ
イと、 プログラム動作時に該メモリセルアレイのデータを判定
するベリファイ用センスアンプと、 外部からのデータを受け取るデータ入力バッファと、 外部から該データ入力バッファに入力される入力パスワ
ードと該メモリセルアレイから読み出され該ベリファイ
用センスアンプでデータ判定される読み出しパスワード
とが一致するか否かを判定する一致／不一致判定回路を
含むことを特徴とする不揮発性半導体記憶装置。 - 【請求項２】該メモリセルアレイのプロテクト状態を記
憶するプロテクト状態記憶用不揮発性記憶素子と、 ロック状態で該プロテクト状態記憶用不揮発性記憶素子
への書き込みを禁止するプロテクト情報書き込み回路を
更に含み、該一致／不一致判定回路が該入力パスワード
と該読み出しパスワードとの一致を判定すると、該一致
判定に応答して該プロテクト情報書き込み回路はアンロ
ック状態となり該プロテクト状態記憶用不揮発性記憶素
子への書き込みを可能とすることを特徴とする請求項１
記載の不揮発性半導体記憶装置。 - 【請求項３】該メモリセルアレイからのデータを受け取
る出力バッファを更に含み、ロック状態では該出力バッ
ファは該メモリセルアレイからのデータの外部への出力
を禁止し、該一致／不一致判定回路が該入力パスワード
と該読み出しパスワードとの一致を判定すると、該一致
判定に応答して該出力バッファはアンロック状態となり
該メモリセルアレイからのデータの外部への出力を可能
とすることを特徴とする請求項１記載の不揮発性半導体
記憶装置。 - 【請求項４】外部から入力されるパスワード・アンロッ
クコマンドに応答して、該ベリファイ用センスアンプと
該一致／不一致判定回路とを制御して該入力パスワード
と該読み出しパスワードとの一致を判定する動作を実行
させるコマンド制御回路を更に含むことを特徴とする請
求項１記載の不揮発性半導体記憶装置。 - 【請求項５】該入力パスワードは複数個の部分データに
分割して順次入力され、該一致／不一致判定回路は該入
力パスワードの各部分データと該読み出しパスワードの
対応する部分データとが一致するか否かを各部分データ
毎に順次判定することを特徴とする請求項１記載の不揮
発性半導体記憶装置。 - 【請求項６】該一致／不一致判定回路による判定結果を
該部分データ毎にラッチする複数のラッチ回路と、 該複数のラッチ回路のラッチ内容が全て一致判定を示す
場合に全一致判定を出力する回路を更に含むことを特徴
とする請求項５記載の不揮発性半導体記憶装置。 - 【請求項７】該ベリファイ用センスアンプは該プログラ
ム動作時に該メモリセルアレイのデータを判定するベリ
ファイ動作と該読み出しパスワードのデータを判定する
パスワード読み出し動作とで判定基準を変化させること
を特徴とする請求項１記載の不揮発性半導体記憶装置。 - 【請求項８】該ベリファイ用センスアンプとは別個に設
けられ読み出し動作時に該メモリセルアレイのデータを
判定する読み出し用センスアンプを更に含むことを特徴
とする請求項１記載の不揮発性半導体記憶装置。 - 【請求項９】メモリセルからデータを読み出し、 該メモリセルから読み出した該データが１であるか０で
あるかをデータ判定し、 該データ判定後にプログラムモードであるかパスワード
・アンロックモードであるかをモード判定し、 該モード判定がプログラムモードを示す場合に該データ
判定をベリファイ判定として該データ判定の結果に応じ
てプログラム動作を実行し、 該モード判定がパスワード・アンロックモードを示す場
合に該データ判定の結果と外部から入力されるパスワー
ドとが一致するかパスワード判定し、 該パスワード判定が一致を示す場合にパスワード・アン
ロック動作を実行する各段階を含むことを特徴とする不
揮発性半導体記憶装置の制御方法。 - 【請求項１０】該パスワード・アンロック動作は不揮発
性記憶素子に格納されるプロテクト状態を書き換え可能
とする段階を含むことを特徴とする請求項９記載の制御
方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001322813A JP4138291B2 (ja) | 2001-10-19 | 2001-10-19 | 不揮発性半導体記憶装置及びその制御方法 |
| US10/199,071 US20030079099A1 (en) | 2001-10-19 | 2002-07-22 | Nonvolatile semiconductor memory device with password unlock function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001322813A JP4138291B2 (ja) | 2001-10-19 | 2001-10-19 | 不揮発性半導体記憶装置及びその制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003132688A true JP2003132688A (ja) | 2003-05-09 |
| JP4138291B2 JP4138291B2 (ja) | 2008-08-27 |
Family
ID=19139793
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001322813A Expired - Fee Related JP4138291B2 (ja) | 2001-10-19 | 2001-10-19 | 不揮発性半導体記憶装置及びその制御方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20030079099A1 (ja) |
| JP (1) | JP4138291B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7120050B2 (en) | 2004-10-26 | 2006-10-10 | Spansion Llc | Method and apparatus for setting operational information of a non-volatile memory |
| JP2008090415A (ja) * | 2006-09-29 | 2008-04-17 | Nec Personal Products Co Ltd | 判定装置、判定方法およびプログラム |
| JP2009116448A (ja) * | 2007-11-02 | 2009-05-28 | Spansion Llc | 不揮発性記憶装置およびその制御方法 |
| JP2014056600A (ja) * | 2013-11-19 | 2014-03-27 | Renesas Electronics Corp | 電装ユニット及びデータ処理方法 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060112277A1 (en) * | 2004-11-23 | 2006-05-25 | Steven Bress | High-speed password attacking device |
| US10387333B2 (en) | 2017-01-05 | 2019-08-20 | Qualcomm Incorporated | Non-volatile random access memory with gated security access |
| US10963592B2 (en) * | 2019-02-05 | 2021-03-30 | Western Digital Technologies, Inc. | Method to unlock a secure digital memory device locked in a secure digital operational mode |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06236325A (ja) * | 1993-02-08 | 1994-08-23 | Sansei Denshi Japan Kk | データ記憶装置 |
| JP3476952B2 (ja) * | 1994-03-15 | 2003-12-10 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| US6073243A (en) * | 1997-02-03 | 2000-06-06 | Intel Corporation | Block locking and passcode scheme for flash memory |
| JP3898481B2 (ja) * | 2001-10-03 | 2007-03-28 | 富士通株式会社 | 半導体記憶装置 |
-
2001
- 2001-10-19 JP JP2001322813A patent/JP4138291B2/ja not_active Expired - Fee Related
-
2002
- 2002-07-22 US US10/199,071 patent/US20030079099A1/en not_active Abandoned
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7120050B2 (en) | 2004-10-26 | 2006-10-10 | Spansion Llc | Method and apparatus for setting operational information of a non-volatile memory |
| JP2008090415A (ja) * | 2006-09-29 | 2008-04-17 | Nec Personal Products Co Ltd | 判定装置、判定方法およびプログラム |
| JP4642725B2 (ja) * | 2006-09-29 | 2011-03-02 | Ｎｅｃパーソナルプロダクツ株式会社 | 判定装置、判定方法およびプログラム |
| JP2009116448A (ja) * | 2007-11-02 | 2009-05-28 | Spansion Llc | 不揮発性記憶装置およびその制御方法 |
| JP4547490B2 (ja) * | 2007-11-02 | 2010-09-22 | スパンション エルエルシー | 不揮発性記憶装置およびその制御方法 |
| JP2014056600A (ja) * | 2013-11-19 | 2014-03-27 | Renesas Electronics Corp | 電装ユニット及びデータ処理方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4138291B2 (ja) | 2008-08-27 |
| US20030079099A1 (en) | 2003-04-24 |
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