JP2003124327A - キャパシタ素子を有する半導体装置、およびその検査方法 - Google Patents
キャパシタ素子を有する半導体装置、およびその検査方法Info
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- JP2003124327A JP2003124327A JP2001314063A JP2001314063A JP2003124327A JP 2003124327 A JP2003124327 A JP 2003124327A JP 2001314063 A JP2001314063 A JP 2001314063A JP 2001314063 A JP2001314063 A JP 2001314063A JP 2003124327 A JP2003124327 A JP 2003124327A
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Abstract
(57)【要約】
【課題】キャパシタ素子に並列に接続された半導体素子
の耐圧に制限されることなく、キャパシタ素子のリーク
電流を正確に測定する。 【解決手段】キャパシタ素子６、７が直列に接続され、
その接続点に検査用の端子８が設けられる。さらにキャ
パシタ素子６、７と並列に、電界効果トランジスタ４が
接続される。検査用の端子８とＶｓ端子１間およびＶｄ
端子２間に１０Ｖ以上の直流電圧を印加し、キャパシタ
素子６および７のリーク電流を測定する。 【効果】キャパシタ素子の良否判定を行なうことができ
る。
の耐圧に制限されることなく、キャパシタ素子のリーク
電流を正確に測定する。 【解決手段】キャパシタ素子６、７が直列に接続され、
その接続点に検査用の端子８が設けられる。さらにキャ
パシタ素子６、７と並列に、電界効果トランジスタ４が
接続される。検査用の端子８とＶｓ端子１間およびＶｄ
端子２間に１０Ｖ以上の直流電圧を印加し、キャパシタ
素子６および７のリーク電流を測定する。 【効果】キャパシタ素子の良否判定を行なうことができ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、キャパシタ素子を
有するＭＭＩＣなどの半導体装置、およびその検査方法
に関するものである。
有するＭＭＩＣなどの半導体装置、およびその検査方法
に関するものである。
【０００２】
【従来の技術】ＧａＡｓ基板などの半導体基板に形成さ
れるＭＭＩＣ（Microwave MonolithicIntegrated Circu
it）などの半導体装置には、整合回路用やＤＣカット用
のキャパシタ素子が多く使用されている。これらのキャ
パシタ素子は、一般にＭＩＭキャパシタなどで形成され
ている。
れるＭＭＩＣ（Microwave MonolithicIntegrated Circu
it）などの半導体装置には、整合回路用やＤＣカット用
のキャパシタ素子が多く使用されている。これらのキャ
パシタ素子は、一般にＭＩＭキャパシタなどで形成され
ている。
【０００３】このＭＭＩＣに使用されるキャパシタ素子
の耐圧や信頼性がＭＭＩＣ全体の品質に大きく影響する
ため、ＭＭＩＣの製造過程においてキャパシタ素子の耐
圧などの検査が行なわれている。このキャパシタ素子の
耐圧検査として、キャパシタ素子の両端に直流電圧を印
加することにより、キャパシタ素子のリーク電流を測定
する方法が一般的に行なわれている。
の耐圧や信頼性がＭＭＩＣ全体の品質に大きく影響する
ため、ＭＭＩＣの製造過程においてキャパシタ素子の耐
圧などの検査が行なわれている。このキャパシタ素子の
耐圧検査として、キャパシタ素子の両端に直流電圧を印
加することにより、キャパシタ素子のリーク電流を測定
する方法が一般的に行なわれている。
【０００４】ここで、図６に示す回路がＭＭＩＣとして
形成された場合において、キャパシタ素子のリーク電流
の測定方法について説明する。
形成された場合において、キャパシタ素子のリーク電流
の測定方法について説明する。
【０００５】図６に示すように、電界効果トランジスタ
３４のソースがＶｓ端子３１に、ドレインがＶｄ端子３
２に、ゲートがＶｇ端子３３にそれぞれ接続されてい
る。さらに、キャパシタ素子３５の一端がＶｓ端子３１
に接続され、キャパシタ素子３５の他端がＶｄ端子３２
に接続されている。
３４のソースがＶｓ端子３１に、ドレインがＶｄ端子３
２に、ゲートがＶｇ端子３３にそれぞれ接続されてい
る。さらに、キャパシタ素子３５の一端がＶｓ端子３１
に接続され、キャパシタ素子３５の他端がＶｄ端子３２
に接続されている。
【０００６】この場合、Ｖｓ端子３１とＶｄ端子３２と
の間に直流電圧を印加してキャパシタ素子３５のリーク
電流を測定していた。この時、ゲートが接続されている
Ｖｇ端子３３には、電界効果トランジスタ３４をピンチ
オフさせるための電圧が印加されていた。
の間に直流電圧を印加してキャパシタ素子３５のリーク
電流を測定していた。この時、ゲートが接続されている
Ｖｇ端子３３には、電界効果トランジスタ３４をピンチ
オフさせるための電圧が印加されていた。
【０００７】次に、図７に示す回路がＭＭＩＣとして形
成された場合において、キャパシタ素子のリーク電流の
測定方法について説明する。
成された場合において、キャパシタ素子のリーク電流の
測定方法について説明する。
【０００８】図７に示すように、この回路は二段増幅器
であり、電界効果トランジスタ４６のソースがグランド
に、ドレインがＶｄ１端子４３に、ゲートが入力端子４
１に、それぞれ接続されている。また、電界効果トラン
ジスタ４７のソースがグランドに、ドレインが出力端子
４２、Ｖｄ２端子４４に、ゲートがＶｇ２端子４５に、
それぞれ接続されている。さらに、キャパシタ素子４８
の一端がＶｄ１端子４３に接続され、キャパシタ素子４
８の他端がＶｇ２端子４５に接続されている。
であり、電界効果トランジスタ４６のソースがグランド
に、ドレインがＶｄ１端子４３に、ゲートが入力端子４
１に、それぞれ接続されている。また、電界効果トラン
ジスタ４７のソースがグランドに、ドレインが出力端子
４２、Ｖｄ２端子４４に、ゲートがＶｇ２端子４５に、
それぞれ接続されている。さらに、キャパシタ素子４８
の一端がＶｄ１端子４３に接続され、キャパシタ素子４
８の他端がＶｇ２端子４５に接続されている。
【０００９】この場合、Ｖｄ１端子４３とＶｇ２端子４
５との間に直流電圧を印加してキャパシタ素子４８のリ
ーク電流を測定していた。
５との間に直流電圧を印加してキャパシタ素子４８のリ
ーク電流を測定していた。
【００１０】近年、ＭＭＩＣの小型化が進むにつれ電界
効果トランジスタ４６と電界効果トランジスタ４７を近
接してレイアウトする必要性が生じ、この結果図７の点
線で示すように設計上意図していない抵抗４１が、キャ
パシタ素子４８に並列に接続される形で存在することが
確認された。抵抗４１は電界効果トランジスタ４６の活
性層とＧａＡｓ基板と電界効果トランジスタ４７の活性
層を経由するリークパス路にあるＧａＡｓ基板の等価抵
抗を示している。すなわち抵抗４１はＧａＡｓ半絶縁性
基板のアイソレーションを示している。この抵抗４１が
絶縁破壊する直流電圧は、電界効果トランジスタ４６と
電界効果トランジスタ４７の配置によっては、１０Ｖ未
満となることがある。
効果トランジスタ４６と電界効果トランジスタ４７を近
接してレイアウトする必要性が生じ、この結果図７の点
線で示すように設計上意図していない抵抗４１が、キャ
パシタ素子４８に並列に接続される形で存在することが
確認された。抵抗４１は電界効果トランジスタ４６の活
性層とＧａＡｓ基板と電界効果トランジスタ４７の活性
層を経由するリークパス路にあるＧａＡｓ基板の等価抵
抗を示している。すなわち抵抗４１はＧａＡｓ半絶縁性
基板のアイソレーションを示している。この抵抗４１が
絶縁破壊する直流電圧は、電界効果トランジスタ４６と
電界効果トランジスタ４７の配置によっては、１０Ｖ未
満となることがある。
【００１１】
【発明が解決しようとする課題】一般的に、このリーク
電流の測定においては、キャパシタ素子のリーク電流が
もともとｐＡ〜ｎＡオーダの電流値であることから、測
定精度を上げるために、１０Ｖ以上の高い直流電圧をキ
ャパシタ素子に印加してリーク電流を測定する必要があ
った。
電流の測定においては、キャパシタ素子のリーク電流が
もともとｐＡ〜ｎＡオーダの電流値であることから、測
定精度を上げるために、１０Ｖ以上の高い直流電圧をキ
ャパシタ素子に印加してリーク電流を測定する必要があ
った。
【００１２】しかしながら、図６に示す回路のように、
電界効果トランジスタ３４がキャパシタ素子３５に並列
に接続されていると、電界効果トランジスタ３４のソー
ス・ドレイン間耐圧が低いため、Ｖｓ端子３１とＶｄ端
子３２との間に印加する直流電圧が制限される。このた
め、印加する直流電圧を１０Ｖ以上に上げることができ
ず、キャパシタ素子３５のリーク電流を正確に測定でき
ないという問題があった。
電界効果トランジスタ３４がキャパシタ素子３５に並列
に接続されていると、電界効果トランジスタ３４のソー
ス・ドレイン間耐圧が低いため、Ｖｓ端子３１とＶｄ端
子３２との間に印加する直流電圧が制限される。このた
め、印加する直流電圧を１０Ｖ以上に上げることができ
ず、キャパシタ素子３５のリーク電流を正確に測定でき
ないという問題があった。
【００１３】また、図７に示す回路のように、ＧａＡｓ
基板の抵抗４１がキャパシタ素子４８に並列に接続され
ていると、ＧａＡｓ基板の抵抗４１の耐圧が低い場合、
Ｖｄ１端子４３とＶｇ２端子４５との間に印加する直流
電圧が制限される。このため、印加する直流電圧を１０
Ｖ以上に上げることができず、キャパシタ素子４８のリ
ーク電流を正確に測定できないという問題があった。
基板の抵抗４１がキャパシタ素子４８に並列に接続され
ていると、ＧａＡｓ基板の抵抗４１の耐圧が低い場合、
Ｖｄ１端子４３とＶｇ２端子４５との間に印加する直流
電圧が制限される。このため、印加する直流電圧を１０
Ｖ以上に上げることができず、キャパシタ素子４８のリ
ーク電流を正確に測定できないという問題があった。
【００１４】本発明は、上述の問題を鑑みてなされたも
のであり、これらの問題を解決し、キャパシタ素子のリ
ーク電流を正確に測定することによって、半導体装置の
良否判定を行うことができる、キャパシタ素子を有する
半導体装置、およびその検査方法を提供することを目的
としている。
のであり、これらの問題を解決し、キャパシタ素子のリ
ーク電流を正確に測定することによって、半導体装置の
良否判定を行うことができる、キャパシタ素子を有する
半導体装置、およびその検査方法を提供することを目的
としている。
【００１５】
【課題を解決するための手段】上記目的を達成するため
に、本発明のキャパシタ素子を有する半導体装置は、半
導体基板に、２個以上のキャパシタ素子が直列に接続さ
れて形成されるとともに、前記キャパシタ素子の接続点
であって前記半導体基板上に検査用の端子が設けられた
ことを特徴とする。
に、本発明のキャパシタ素子を有する半導体装置は、半
導体基板に、２個以上のキャパシタ素子が直列に接続さ
れて形成されるとともに、前記キャパシタ素子の接続点
であって前記半導体基板上に検査用の端子が設けられた
ことを特徴とする。
【００１６】また、前記直列に接続されたキャパシタ素
子と並列に、半導体素子が接続されたことを特徴とす
る。
子と並列に、半導体素子が接続されたことを特徴とす
る。
【００１７】また、前記直列に接続されたキャパシタ素
子がＭＩＭＩＭ積層構造であることを特徴とする。
子がＭＩＭＩＭ積層構造であることを特徴とする。
【００１８】また、前記半導体素子が、トランジスタ、
ダイオード、抵抗、インダクタのいずれか、あるいはこ
れらの組合せの素子であることを特徴とする。
ダイオード、抵抗、インダクタのいずれか、あるいはこ
れらの組合せの素子であることを特徴とする。
【００１９】また、前記半導体素子が、前記半導体基板
の一部であることを特徴とする。
の一部であることを特徴とする。
【００２０】また、前記キャパシタ素子を有する半導体
装置が、ＧａＡｓ基板に形成されたＭＭＩＣで構成され
たことを特徴とする。
装置が、ＧａＡｓ基板に形成されたＭＭＩＣで構成され
たことを特徴とする。
【００２１】また、本発明のキャパシタ素子を有する半
導体装置の検査方法は、半導体基板に、２個以上のキャ
パシタ素子が直列に接続されて形成されるとともに、前
記直列に接続されたキャパシタ素子の両端に端子が設け
られ、かつ接続点に検査用の端子が設けられ、さらに前
記直列に接続されたキャパシタ素子と並列に、半導体素
子が接続された半導体装置の検査方法であって、前記キ
ャパシタ素子の一端に設けられた検査用の端子と、他端
に設けられた端子との間に直流電圧を印加し、前記キャ
パシタ素子のリーク電流を測定することによって、前記
半導体装置の良否判定を行うことを特徴とする。
導体装置の検査方法は、半導体基板に、２個以上のキャ
パシタ素子が直列に接続されて形成されるとともに、前
記直列に接続されたキャパシタ素子の両端に端子が設け
られ、かつ接続点に検査用の端子が設けられ、さらに前
記直列に接続されたキャパシタ素子と並列に、半導体素
子が接続された半導体装置の検査方法であって、前記キ
ャパシタ素子の一端に設けられた検査用の端子と、他端
に設けられた端子との間に直流電圧を印加し、前記キャ
パシタ素子のリーク電流を測定することによって、前記
半導体装置の良否判定を行うことを特徴とする。
【００２２】これにより、キャパシタ素子のリーク電流
を正確に測定することができ、半導体装置の良否判定を
行なうことができる。
を正確に測定することができ、半導体装置の良否判定を
行なうことができる。
【００２３】
【発明の実施の形態】［第一実施例、図１ないし図３］
以下、本発明の第一実施例であるキャパシタ素子を有す
る半導体装置、およびその検査方法を、図１ないし図３
に基づいて説明する。
以下、本発明の第一実施例であるキャパシタ素子を有す
る半導体装置、およびその検査方法を、図１ないし図３
に基づいて説明する。
【００２４】図２は半導体装置の平面図、図１はその回
路図を示す。
路図を示す。
【００２５】図１および図２に示すように、半導体基板
５上で電界効果トランジスタ４のソースがＶｓ端子１
に、ドレインがＶｄ端子２に、ゲートがＶｇ端子３にそ
れぞれ接続されている。このＶｓ端子１、Ｖｄ端子２
は、キャパシタ素子のリーク電流を測定するための検査
用の端子を兼用している。
５上で電界効果トランジスタ４のソースがＶｓ端子１
に、ドレインがＶｄ端子２に、ゲートがＶｇ端子３にそ
れぞれ接続されている。このＶｓ端子１、Ｖｄ端子２
は、キャパシタ素子のリーク電流を測定するための検査
用の端子を兼用している。
【００２６】また、キャパシタ素子６とキャパシタ素子
７とが直列に接続されており、キャパシタ素子６の一端
がＶｓ端子１に接続され、キャパシタ素子７の一端がＶ
ｄ端子２に接続され、キャパシタ素子６の他端とキャパ
シタ素子７の他端とが接続された接続点に検査用の端子
８が設けられている。この直列に接続されたキャパシタ
素子６とキャパシタ素子７との合成容量は、電界効果ト
ランジスタ４との並列接続に必要な容量になるように、
キャパシタ素子６とキャパシタ素子７のそれぞれの容量
が設定されている。また、キャパシタ素子６とキャパシ
タ素子７はＭＩＭキャパシタで形成されている。図２に
示すように、上部電極１ａ、誘電体（図示せず）および
下部電極８ａによりキャパシタ素子６が構成され、上部
電極２ａ、誘電体（図示せず）および下部電極８ｂによ
りキャパシタ素子７が構成されている。
７とが直列に接続されており、キャパシタ素子６の一端
がＶｓ端子１に接続され、キャパシタ素子７の一端がＶ
ｄ端子２に接続され、キャパシタ素子６の他端とキャパ
シタ素子７の他端とが接続された接続点に検査用の端子
８が設けられている。この直列に接続されたキャパシタ
素子６とキャパシタ素子７との合成容量は、電界効果ト
ランジスタ４との並列接続に必要な容量になるように、
キャパシタ素子６とキャパシタ素子７のそれぞれの容量
が設定されている。また、キャパシタ素子６とキャパシ
タ素子７はＭＩＭキャパシタで形成されている。図２に
示すように、上部電極１ａ、誘電体（図示せず）および
下部電極８ａによりキャパシタ素子６が構成され、上部
電極２ａ、誘電体（図示せず）および下部電極８ｂによ
りキャパシタ素子７が構成されている。
【００２７】ここで、キャパシタ素子６のリーク電流を
測定するために、Ｖｓ端子１と検査用の端子８との間に
直流電圧を印加する。この場合、印加する直流電圧は、
キャパシタ素子７があるため電界効果トランジスタ４に
はほとんどかからない。従って、印加する直流電圧は、
電界効果トランジスタ４の耐圧に制限されることなく、
１０Ｖ以上に設定できる。この結果キャパシタ素子６の
リーク電流を正確に測定することができ、半導体装置の
良否判定を行なうことができる。
測定するために、Ｖｓ端子１と検査用の端子８との間に
直流電圧を印加する。この場合、印加する直流電圧は、
キャパシタ素子７があるため電界効果トランジスタ４に
はほとんどかからない。従って、印加する直流電圧は、
電界効果トランジスタ４の耐圧に制限されることなく、
１０Ｖ以上に設定できる。この結果キャパシタ素子６の
リーク電流を正確に測定することができ、半導体装置の
良否判定を行なうことができる。
【００２８】同様に、キャパシタ素子７のリーク電流を
測定するために、Ｖｄ端子２と検査用の端子８との間に
直流電圧を印加する。この場合においても、印加する直
流電圧は、電界効果トランジスタ４の耐圧に制限される
ことなく、１０Ｖ以上に設定できる。この結果キャパシ
タ素子７のリーク電流を正確に測定することができ、半
導体装置の良否判定を行なうことができる。
測定するために、Ｖｄ端子２と検査用の端子８との間に
直流電圧を印加する。この場合においても、印加する直
流電圧は、電界効果トランジスタ４の耐圧に制限される
ことなく、１０Ｖ以上に設定できる。この結果キャパシ
タ素子７のリーク電流を正確に測定することができ、半
導体装置の良否判定を行なうことができる。
【００２９】このキャパシタ素子６、７はＭＩＭキャパ
シタを重ねた構造である、ＭＩＭＩＭ（金属／誘電体／
金属／誘電体／金属）の積層構造をとることができる。
シタを重ねた構造である、ＭＩＭＩＭ（金属／誘電体／
金属／誘電体／金属）の積層構造をとることができる。
【００３０】図３（ａ）にＭＩＭＩＭ積層構造のキャパ
シタ素子部分の平面図、図３（ｂ）にそのＡ−Ａ´ 断
面図を示す。
シタ素子部分の平面図、図３（ｂ）にそのＡ−Ａ´ 断
面図を示す。
【００３１】図３（ａ）、（ｂ）に示すように、半導体
基板５上において、共通電極８ｃ、誘電体１０および上
部電極１ｃによりキャパシタ素子６が構成され、共通電
極８ｃ、誘電体１０および下部電極２ｃによりキャパシ
タ素子７が構成されている。ここで共通電極８ｃは検査
用の端子８に接続され、上部電極１ｃはＶｓ端子１に接
続され、さらに下部電極２ｃはＶｄ端子２に接続されて
いる。このようにキャパシタ素子をＭＩＭＩＭ積層構造
にすることにより、一層小型化ができる。
基板５上において、共通電極８ｃ、誘電体１０および上
部電極１ｃによりキャパシタ素子６が構成され、共通電
極８ｃ、誘電体１０および下部電極２ｃによりキャパシ
タ素子７が構成されている。ここで共通電極８ｃは検査
用の端子８に接続され、上部電極１ｃはＶｓ端子１に接
続され、さらに下部電極２ｃはＶｄ端子２に接続されて
いる。このようにキャパシタ素子をＭＩＭＩＭ積層構造
にすることにより、一層小型化ができる。
【００３２】なお、直列に接続されたキャパシタ素子６
とキャパシタ素子７とに並列に接続される半導体素子
は、第一実施例の電界効果トランジスタの他に種々のト
ランジスタやダイオードなどの能動素子でも良く、抵抗
やインダクタなどの受動素子でも良い。また、これらの
組合せの素子でも良い。
とキャパシタ素子７とに並列に接続される半導体素子
は、第一実施例の電界効果トランジスタの他に種々のト
ランジスタやダイオードなどの能動素子でも良く、抵抗
やインダクタなどの受動素子でも良い。また、これらの
組合せの素子でも良い。
【００３３】さらに、第一実施例では示していないがキ
ャパシタ素子が３個以上のキャパシタ素子の直列接続で
構成され、直列接続されたキャパシタ素子どうしの接続
点にそれぞれ検査用の端子が設けられた場合において
も、第一実施例と同様な効果が得られる。
ャパシタ素子が３個以上のキャパシタ素子の直列接続で
構成され、直列接続されたキャパシタ素子どうしの接続
点にそれぞれ検査用の端子が設けられた場合において
も、第一実施例と同様な効果が得られる。
【００３４】［第二実施例、図４および図５］以下、本
発明の第二実施例であるキャパシタ素子を有する半導体
装置、およびその検査方法を、図４および図５に基づい
て説明する。
発明の第二実施例であるキャパシタ素子を有する半導体
装置、およびその検査方法を、図４および図５に基づい
て説明する。
【００３５】図５は半導体装置の平面図、図４はその回
路図を示す。
路図を示す。
【００３６】図４および図５に示すように、半導体基板
２３上で電界効果トランジスタ１６のソースがグランド
２２に、ドレインがＶｄ１端子１３に、ゲートが入力端
子１１に、それぞれ接続されている。また、電界効果ト
ランジスタ１７のソースがグランド２２に、ドレインが
出力端子１２、Ｖｄ２端子１４に、ゲートがＶｇ２端子
１５に、それぞれ接続されている。このＶｄ１端子１
３、Ｖｇ２端子１５はキャパシタ素子のリーク電流を測
定するための検査用の端子を兼用している。
２３上で電界効果トランジスタ１６のソースがグランド
２２に、ドレインがＶｄ１端子１３に、ゲートが入力端
子１１に、それぞれ接続されている。また、電界効果ト
ランジスタ１７のソースがグランド２２に、ドレインが
出力端子１２、Ｖｄ２端子１４に、ゲートがＶｇ２端子
１５に、それぞれ接続されている。このＶｄ１端子１
３、Ｖｇ２端子１５はキャパシタ素子のリーク電流を測
定するための検査用の端子を兼用している。
【００３７】また、キャパシタ素子１８とキャパシタ素
子１９とが直列に接続されて増幅器の段間に接続されて
いる。キャパシタ素子１８の一端がＶｄ１端子１３に接
続され、キャパシタ素子１９の一端がＶｇ２端子１５に
接続され、キャパシタ素子１８の他端とキャパシタ素子
１９の他端とが接続された接続点に検査用の端子２０が
設けられている。この直列に接続されたキャパシタ素子
１８とキャパシタ素子１９との合成容量は、電界効果ト
ランジスタ１６のドレインと電界効果トランジスタ１７
のゲートとの間に必要な容量になるように、キャパシタ
素子１８とキャパシタ素子１９の容量が設定されてい
る。また、キャパシタ素子１８とキャパシタ素子１９は
ＭＩＭキャパシタで形成されている。図５に示すよう
に、上部電極２０ａ、誘電体（図示せず）および下部電
極１３ａによりキャパシタ素子１８が構成され、上部電
極２０ａ、誘電体（図示せず）および下部電極１５ａに
よりキャパシタ素子１９が構成されている。
子１９とが直列に接続されて増幅器の段間に接続されて
いる。キャパシタ素子１８の一端がＶｄ１端子１３に接
続され、キャパシタ素子１９の一端がＶｇ２端子１５に
接続され、キャパシタ素子１８の他端とキャパシタ素子
１９の他端とが接続された接続点に検査用の端子２０が
設けられている。この直列に接続されたキャパシタ素子
１８とキャパシタ素子１９との合成容量は、電界効果ト
ランジスタ１６のドレインと電界効果トランジスタ１７
のゲートとの間に必要な容量になるように、キャパシタ
素子１８とキャパシタ素子１９の容量が設定されてい
る。また、キャパシタ素子１８とキャパシタ素子１９は
ＭＩＭキャパシタで形成されている。図５に示すよう
に、上部電極２０ａ、誘電体（図示せず）および下部電
極１３ａによりキャパシタ素子１８が構成され、上部電
極２０ａ、誘電体（図示せず）および下部電極１５ａに
よりキャパシタ素子１９が構成されている。
【００３８】さらに、図４において点線で示しているよ
うに、抵抗２１が、直列に接続されたキャパシタ素子１
８とキャパシタ素子１９に並列に接続されている。この
抵抗２１は従来例である図７のＧａＡｓ基板の等価抵抗
と同じであり、その説明を省略する。
うに、抵抗２１が、直列に接続されたキャパシタ素子１
８とキャパシタ素子１９に並列に接続されている。この
抵抗２１は従来例である図７のＧａＡｓ基板の等価抵抗
と同じであり、その説明を省略する。
【００３９】ここで、キャパシタ素子１８のリーク電流
を測定するために、Ｖｄ１端子１３と検査用の端子２０
との間に直流電圧を印加する。この場合、印加する直流
電圧は、キャパシタ素子１９があるため抵抗２１すなわ
ちＧａＡｓ基板にはほとんどかからない。従って、印加
する直流電圧は、ＧａＡｓ基板の耐圧に制限されること
なく、１０Ｖ以上に設定できる。この結果キャパシタ素
子１８のリーク電流を正確に測定することができ、半導
体装置の良否判定を行なうことができる。
を測定するために、Ｖｄ１端子１３と検査用の端子２０
との間に直流電圧を印加する。この場合、印加する直流
電圧は、キャパシタ素子１９があるため抵抗２１すなわ
ちＧａＡｓ基板にはほとんどかからない。従って、印加
する直流電圧は、ＧａＡｓ基板の耐圧に制限されること
なく、１０Ｖ以上に設定できる。この結果キャパシタ素
子１８のリーク電流を正確に測定することができ、半導
体装置の良否判定を行なうことができる。
【００４０】同様に、キャパシタ素子１９のリーク電流
を測定するために、Ｖｇ２端子１５と検査用の端子２０
との間に直流電圧を印加する。この場合においても、印
加する直流電圧は、ＧａＡｓ基板の耐圧に制限されるこ
となく、１０Ｖ以上に設定できる。この結果キャパシタ
素子１９のリーク電流を正確に測定することができ、半
導体装置の良否判定を行なうことができる。
を測定するために、Ｖｇ２端子１５と検査用の端子２０
との間に直流電圧を印加する。この場合においても、印
加する直流電圧は、ＧａＡｓ基板の耐圧に制限されるこ
となく、１０Ｖ以上に設定できる。この結果キャパシタ
素子１９のリーク電流を正確に測定することができ、半
導体装置の良否判定を行なうことができる。
【００４１】なお、第二実施例では示していないが電界
効果トランジスタ１６のドレインと電界効果トランジス
タ１７のゲートとの間のキャパシタ素子が、３個以上の
キャパシタ素子の直列接続で構成され、直列接続された
キャパシタ素子どうしの接続点にそれぞれ検査用の端子
が設けられた場合においても、第二実施例と同様な効果
が得られる。
効果トランジスタ１６のドレインと電界効果トランジス
タ１７のゲートとの間のキャパシタ素子が、３個以上の
キャパシタ素子の直列接続で構成され、直列接続された
キャパシタ素子どうしの接続点にそれぞれ検査用の端子
が設けられた場合においても、第二実施例と同様な効果
が得られる。
【００４２】さらに、第一実施例と同様にキャパシタ素
子１８、１９はＭＩＭキャパシタを重ねた構造である、
ＭＩＭＩＭ（金属／誘電体／金属／誘電体／金属）の積
層構造をとることにより、一層小型化ができる。
子１８、１９はＭＩＭキャパシタを重ねた構造である、
ＭＩＭＩＭ（金属／誘電体／金属／誘電体／金属）の積
層構造をとることにより、一層小型化ができる。
【００４３】
【発明の効果】以上のように本発明によれば、キャパシ
タ素子が直列に接続されて形成されるとともに、その接
続点に検査用の端子が設けられることにより、キャパシ
タ素子に並列に接続された半導体素子や半導体基板の耐
圧に制限されることなく、１０Ｖ以上の直流電圧をキャ
パシタ素子に印加することができる。このため、キャパ
シタ素子のリーク電流を正確に測定することができ、半
導体装置の良否判定を行なうことができる。
タ素子が直列に接続されて形成されるとともに、その接
続点に検査用の端子が設けられることにより、キャパシ
タ素子に並列に接続された半導体素子や半導体基板の耐
圧に制限されることなく、１０Ｖ以上の直流電圧をキャ
パシタ素子に印加することができる。このため、キャパ
シタ素子のリーク電流を正確に測定することができ、半
導体装置の良否判定を行なうことができる。
【図１】本発明の第一実施例であるキャパシタ素子を有
する半導体装置における、キャパシタ素子を含んだ部分
の回路図である。
する半導体装置における、キャパシタ素子を含んだ部分
の回路図である。
【図２】上記半導体装置における、キャパシタ素子を含
んだ部分の平面図である。
んだ部分の平面図である。
【図３】上記半導体装置における、ＭＩＭＩＭ積層構造
のキャパシタ素子部分の平面図、およびそのＡ−Ａ´断
面図である。
のキャパシタ素子部分の平面図、およびそのＡ−Ａ´断
面図である。
【図４】本発明の第二実施例であるキャパシタ素子を有
する半導体装置における、キャパシタ素子を含んだ部分
の回路図である。
する半導体装置における、キャパシタ素子を含んだ部分
の回路図である。
【図５】上記半導体装置における、キャパシタ素子を含
んだ部分の平面図である。
んだ部分の平面図である。
【図６】従来の一例であるキャパシタ素子を有する半導
体装置における、キャパシタ素子を含んだ部分の回路図
である。
体装置における、キャパシタ素子を含んだ部分の回路図
である。
【図７】従来の別の例であるキャパシタ素子を有する半
導体装置における、キャパシタ素子を含んだ部分の回路
図である。
導体装置における、キャパシタ素子を含んだ部分の回路
図である。
１，２，３，１１，１２，１３，１４，１５，３１，３
２，３３、４１、４２、４３、４４、４５ -----
端子 ８，２０ -----
検査用の端子 ４，１６，１７，３４、４６、４７ -----
電界効果トランジスタ ６，７，１８，１９、３５、４８ -----
キャパシタ素子 ５、２３ -----
半導体基板
２，３３、４１、４２、４３、４４、４５ -----
端子 ８，２０ -----
検査用の端子 ４，１６，１７，３４、４６、４７ -----
電界効果トランジスタ ６，７，１８，１９、３５、４８ -----
キャパシタ素子 ５、２３ -----
半導体基板
Claims (7)
- 【請求項１】半導体基板に、２個以上のキャパシタ素子
が直列に接続されて形成されるとともに、前記キャパシ
タ素子の接続点であって前記半導体基板上に検査用の端
子が設けられたことを特徴とするキャパシタ素子を有す
る半導体装置。 - 【請求項２】前記直列に接続されたキャパシタ素子と並
列に、半導体素子が接続されたことを特徴とする、請求
項１に記載のキャパシタ素子を有する半導体装置。 - 【請求項３】前記直列に接続されたキャパシタ素子がＭ
ＩＭＩＭ積層構造であることを特徴とする、請求項１ま
たは請求項２に記載のキャパシタ素子を有する半導体装
置。 - 【請求項４】前記半導体素子が、トランジスタ、ダイオ
ード、抵抗、インダクタのいずれか、あるいはこれらの
組合せの素子であることを特徴とする、請求項２に記載
のキャパシタ素子を有する半導体装置。 - 【請求項５】前記半導体素子が、前記半導体基板の一部
であることを特徴とする、請求項２に記載のキャパシタ
素子を有する半導体装置。 - 【請求項６】請求項１ないし請求項５に記載のキャパシ
タ素子を有する半導体装置が、ＧａＡｓ基板に形成され
たＭＭＩＣで構成されたことを特徴とする半導体装置。 - 【請求項７】半導体基板に、２個以上のキャパシタ素子
が直列に接続されて形成されるとともに、前記直列に接
続されたキャパシタ素子の両端に端子が設けられ、かつ
接続点に検査用の端子が設けられ、さらに前記直列に接
続されたキャパシタ素子と並列に、半導体素子が接続さ
れた半導体装置の検査方法であって、 前記キャパシタ素子の一端に設けられた検査用の端子
と、他端に設けられた端子との間に直流電圧を印加し、
前記キャパシタ素子のリーク電流を測定することによっ
て、前記半導体装置の良否判定を行うことを特徴とする
キャパシタ素子を有する半導体装置の検査方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001314063A JP2003124327A (ja) | 2001-10-11 | 2001-10-11 | キャパシタ素子を有する半導体装置、およびその検査方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001314063A JP2003124327A (ja) | 2001-10-11 | 2001-10-11 | キャパシタ素子を有する半導体装置、およびその検査方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003124327A true JP2003124327A (ja) | 2003-04-25 |
Family
ID=19132433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001314063A Pending JP2003124327A (ja) | 2001-10-11 | 2001-10-11 | キャパシタ素子を有する半導体装置、およびその検査方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003124327A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019012830A (ja) * | 2017-06-29 | 2019-01-24 | フラウンホッファー−ゲゼルシャフト ツァ フェルダールング デァ アンゲヴァンテン フォアシュンク エー．ファオ | 能動放電回路を備えた電気回路装置 |
-
2001
- 2001-10-11 JP JP2001314063A patent/JP2003124327A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019012830A (ja) * | 2017-06-29 | 2019-01-24 | フラウンホッファー−ゲゼルシャフト ツァ フェルダールング デァ アンゲヴァンテン フォアシュンク エー．ファオ | 能動放電回路を備えた電気回路装置 |
| JP7298997B2 (ja) | 2017-06-29 | 2023-06-27 | フラウンホッファー－ゲゼルシャフト ツァ フェルダールング デァ アンゲヴァンテン フォアシュンク エー．ファオ | 能動放電回路を備えた電気回路装置 |
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