JP2003110051A - High-frequency packaging body and manufacturing method thereof - Google Patents

High-frequency packaging body and manufacturing method thereof

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JP2003110051A
JP2003110051A JP2001300806A JP2001300806A JP2003110051A JP 2003110051 A JP2003110051 A JP 2003110051A JP 2001300806 A JP2001300806 A JP 2001300806A JP 2001300806 A JP2001300806 A JP 2001300806A JP 2003110051 A JP2003110051 A JP 2003110051A
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dielectric layer
layer
board
main surface
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JP2001300806A
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Japanese (ja)
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Osamu Shibata
治 柴田
Yuji Izeki
裕二 井関
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Toshiba Corp
Original Assignee
Toshiba Corp
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    • H01L2924/19107Disposition of discrete passive components off-chip wires

Abstract

PROBLEM TO BE SOLVED: To provide a high-frequency packaging body that can arrange high-frequency modules at narrower intervals. SOLUTION: A mother board 30 is equipped with first and second dielectric layers 33 and 34. The first dielectric layer 33 has first layer board wires 31e and 31f, and an opening passing from the front to the back. The second dielectric layer 34 has second board wires 32a and 32g whose one portion is exposed to the opening, and is in contact with the back of the first dielectric layer 33 so that the other portion of the second layer board wires 32a and 32g is buried. A module board 2 allows a first main surface to face the front of the second dielectric layer 34, and is accommodated into the opening of the first dielectric layer 33. Bulk-like electrodes 6a and 6g are mounted onto the surface of the second board wires 32a and 32g. Second front wires 9h and 9e are connected to first layer board wires 31e and 31f by board-side connection members 35e and 35f.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【発明の属する技術分野】本発明は加入者無線などの基
地局に用いられる高周波モジュールを更に回路基板に実
装した高周波実装体(2次実装体)に係り、特にアダプ
ティブアレイアンテナの信号処理など複数の信号回路が
回路基板上に配列している高周波回路に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a high-frequency mounting body (secondary mounting body) in which a high-frequency module used in a base station for subscriber radios or the like is further mounted on a circuit board, and more particularly to a high-frequency mounting body for signal processing of an adaptive array antenna. The present invention relates to a high-frequency circuit in which the signal circuit of is arranged on a circuit board.

【0002】[0002]

【従来の技術】近年、マルチメディア通信への関心が高
まっており、様々なインフラが提案されている。これら
の無線インフラについて、将来的にユーザーの数が増え
ると、周波数の逼迫や、干渉局の増加やマルチパスの影
響で通品品質が低下する等の問題が懸念されている。こ
のため、周波数有効利用の観点からも、通信品質向上の
観点からも、アダプティブアレイアンテナ等の可変指向
性を有するアンテナを適用する研究が注目されている。
これらアダプティブアレイアンテナの高周波部の信号回
路においては、アダプティブアレイアンテナの各素子に
対応した信号処理をする複数の高周波モジュール(1次
実装体)が、回路基板(プリント基板)等のマザーボー
ド上に並列に実装された高周波実装体(2次実装体)の
構造となる。各高周波モジュールには信号の入出力ポー
トのほか、電源を供給するポートなどが、通常、パッド
電極若しくはボール状電極により、同一平面上に形成さ
れている。
2. Description of the Related Art In recent years, interest in multimedia communication has increased, and various infrastructures have been proposed. With regard to these wireless infrastructures, if the number of users increases in the future, there are concerns that the quality of products will be deteriorated due to the tightness of frequencies, the increase of interfering stations, and the influence of multipath. Therefore, from the viewpoints of effective use of frequency and improvement of communication quality, researches applying an antenna having variable directivity such as an adaptive array antenna has been attracting attention.
In the signal circuit of the high frequency part of these adaptive array antennas, a plurality of high frequency modules (primary mounting bodies) that perform signal processing corresponding to each element of the adaptive array antenna are arranged in parallel on a motherboard such as a circuit board (printed circuit board). This is the structure of the high frequency mounting body (secondary mounting body) mounted on. In each high-frequency module, in addition to a signal input / output port, a port for supplying power is usually formed on the same plane by a pad electrode or a ball-shaped electrode.

【0003】アダプティブアレイアンテナの信号回路に
これらの高周波モジュールを適用する場合、パッチアン
テナ素子の素子数が多くなると、多くの高周波モジュー
ルがマザーボード上に並列に実装され高周波実装体(2
次実装体)を構成する。これら多数の高周波モジュール
の、複数系統の信号ラインや電源供給系を、マザーボー
ドの単一の面で組むことは事実上不可能である。このた
め、一般的にマザーボードは、図12に示すように、信
号ラインや電源供給系、グラウンドなどを積層した積層
基板30で形成し、スルーホール91,92を用いて、
積層した各層33及び34の間を接続する等の構成をと
る。図12では、マザーボードはマザーボード第1層3
3とマザーボード第2層34とから構成されている。通
常このように多くのモジュール基板93が配列されるマ
ザーボード30は、形成できるサイズやコスト等の関係
で、積層誘電体基板やエポキシ系の基板で形成する。
When these high-frequency modules are applied to the signal circuit of the adaptive array antenna, when the number of patch antenna elements increases, many high-frequency modules are mounted in parallel on the motherboard and the high-frequency package (2
Next implementation body) is configured. It is virtually impossible to assemble a plurality of signal lines and power supply systems for a large number of these high frequency modules on a single surface of the motherboard. Therefore, in general, a mother board is formed by a laminated board 30 in which signal lines, power supply systems, grounds, etc. are laminated as shown in FIG. 12, and through holes 91, 92 are used.
The layers 33 and 34 which are laminated are connected to each other. In FIG. 12, the motherboard is the first layer 3 of the motherboard.
3 and the second layer 34 of the motherboard. Normally, the mother board 30 on which a large number of module substrates 93 are arranged is formed of a laminated dielectric substrate or an epoxy-based substrate because of the size and cost of the substrate.

【0004】[0004]

【発明が解決しようとする課題】しかし、図12に示す
ように、従来の高周波実装体(2次実装体)において
は、マザーボード30に直径0.3mm程度のスルーホ
ール91,92を配置するためのスペースを確保する必
要があり、搭載するモジュール基板93の大きさに比
し、ある程度余分な面積を必要とする。
However, as shown in FIG. 12, in the conventional high frequency mounting body (secondary mounting body), through holes 91, 92 having a diameter of about 0.3 mm are arranged on the motherboard 30. Must be secured, which requires a certain amount of extra area in comparison with the size of the module board 93 to be mounted.

【0005】RF 部分での損失を低減するためには、
アンテナ素子とモジュール基板93の間の伝送線路を、
なるべく短い距離で接続する必要がある。したがって、
アンテナ素子とモジュール基板93を直接接続する場
合、モジュール基板93を配列する間隔は、アンテナの
素子の間隔となるべく等しい間隔で配列することが理想
である。アプリケーションの周波数が高くなると、アン
テナ素子の間隔が狭くなる。例えば25GHz 帯の半
波長間隔アダプティブアレイアンテナの場合、アンテナ
素子の間隔は約6mm であるから、モジュール基板9
3もなるべくこの間隔に近い間隔で配列すれば、アンテ
ナ−モジュール間の伝送線路長を短く出来る。
In order to reduce the loss in the RF part,
The transmission line between the antenna element and the module substrate 93 is
It is necessary to connect as short a distance as possible. Therefore,
When the antenna elements are directly connected to the module substrate 93, it is ideal that the module substrates 93 are arranged at the same interval as the antenna elements. As the frequency of application increases, the spacing between antenna elements decreases. For example, in the case of a 25 GHz band half-wavelength adaptive array antenna, the distance between the antenna elements is about 6 mm.
By arranging 3 as close as possible to this distance, the transmission line length between the antenna and the module can be shortened.

【0006】しかし図12に示す従来の高周波実装体
(2次実装体)では、マザーボード30に、モジュール
基板93の面積とスルーホール91,62を形成するた
めに必要な面積を確保する必要があり、モジュール基板
93の配列する間隔を狭くすることは困難であった。
However, in the conventional high-frequency mounting body (secondary mounting body) shown in FIG. 12, it is necessary to secure an area of the module substrate 93 and an area necessary for forming the through holes 91 and 62 on the mother board 30. However, it is difficult to reduce the interval at which the module substrates 93 are arranged.

【0007】以上のように、この種の信号回路において
従来の高周波実装体(2次実装体)の構造では、スルー
ホール91,92の形成のためにマザーボード30にあ
る程度の面積を確保する必要があり、このためモジュー
ル基板93の間隔を狭めることが出来ず、伝送線路長が
長くなり損失が増大するという欠点がある。
As described above, in the structure of the conventional high frequency mounting body (secondary mounting body) in this type of signal circuit, it is necessary to secure a certain area on the motherboard 30 for forming the through holes 91 and 92. Therefore, there is a drawback that the interval between the module substrates 93 cannot be narrowed, the transmission line length becomes long, and the loss increases.

【0008】上記問題点を鑑み、本発明は高周波モジュ
ールをより狭い間隔で配列することが可能な高周波実装
体及びその実装方法を提供することを目的とする。
In view of the above-mentioned problems, it is an object of the present invention to provide a high frequency mounting body in which high frequency modules can be arranged at narrower intervals and a mounting method thereof.

【0009】[0009]

【課題を解決するための手段】上記目的を達成するため
に、本発明の第1の特徴は(イ)表面に第1層ボード配
線を有し且つ表面から裏面へ貫通した開口部を有する第
1誘電体層、開口部に一部が露出する第2層ボード配線
を表面に有し、この第2層ボード配線の他の一部を埋め
込んで第1誘電体層の裏面に接した第2誘電体層とを備
える回路基板;(ロ)第1主表面及びこの第1主表面に
対向した第2主表面とを有し、この第2主表面を第2誘
電体層の表面に向け、第1誘電体層の開口部に収納され
たモジュール基板;(ハ)第1主表面に配置された第1
表面配線;(ニ)第2主表面に配置された第2表面配
線;(ホ)モジュール基板の内部を貫通するスルーホー
ルを介し、第1及び第2表面配線を互いに接続する層間
接続部;(へ)第2表面配線と第2層ボード配線とを電
気的に接続するバルク状電極;(ト)第1表面配線と第
1層ボード配線とを電気的に接続する線若しくは帯状の
ボード側接続部材;(チ)第1主表面に搭載された半導
体チップ;(リ)この半導体チップに搭載されている半
導体素子と第1表面配線とを接続するチップ側接続部材
とを含む高周波実装体であることを要旨とする。「バル
ク状電極」の代表的な例が半田ボール等のボール状電極
であるが、ボール状に限られず、円柱状、角柱状、直方
体等でも構わない。モジュール基板は、アルミナ(Al
23)、窒化アルミニウム(AlN)等の高誘電率で熱
伝導率が高く、しかも微細加工可能な基板が好ましい。
In order to achieve the above object, a first feature of the present invention is that (a) a first layer board wiring is provided on the front surface and an opening penetrating from the front surface to the back surface. A first dielectric layer, a second layer board wiring part of which is exposed in the opening, is formed on the surface, and the other part of the second layer board wiring is embedded to contact the back surface of the first dielectric layer. A circuit board having a dielectric layer; (b) having a first main surface and a second main surface facing the first main surface, with the second main surface facing the surface of the second dielectric layer; A module substrate housed in the opening of the first dielectric layer; (c) a first main surface disposed first surface.
Surface wiring; (d) second surface wiring arranged on the second main surface; (e) interlayer connection portion connecting the first and second surface wirings to each other through a through hole penetrating the inside of the module substrate; To) a bulk-like electrode for electrically connecting the second surface wiring and the second layer board wiring; (g) a wire or strip-shaped board side connection for electrically connecting the first surface wiring and the first layer board wiring A high-frequency package including a member; (h) a semiconductor chip mounted on the first main surface; and (b) a chip-side connecting member that connects the semiconductor element mounted on the semiconductor chip and the first surface wiring. That is the summary. A typical example of the “bulk-shaped electrode” is a ball-shaped electrode such as a solder ball, but it is not limited to a ball-shaped electrode and may be a columnar shape, a prismatic shape, a rectangular parallelepiped or the like. The module substrate is made of alumina (Al
A substrate such as 2 O 3 ) or aluminum nitride (AlN) having a high dielectric constant and a high thermal conductivity and capable of fine processing is preferable.

【0010】「線若しくは帯状のボード側接続部材」と
は金(Au)やアルミニウム(Al)のボンディングワ
イヤやボンディングリボンが該当する。なお、本発明の
第1の特徴に係る回路基板は、第1及び第2誘電体層と
からなる2層基板に限られるものではなく、第2誘電体
層の下に、更に、第3誘電体層、第4誘電体層、第5誘
電体層、・・・・等を備える場合も含まれることは勿論であ
る。更に、第1誘電体層の上に、第1誘電体層の開口部
よりもさらに大きな第2開口部を有する他の誘電体層を
備えても良い。また、第2誘電体層と第3誘電体層との
間、第3誘電体層と第4誘電体層との間等にそれぞれ埋
め込み配線層を形成しても良い。
The "line-shaped or strip-shaped board-side connecting member" corresponds to a bonding wire or bonding ribbon of gold (Au) or aluminum (Al). The circuit board according to the first feature of the present invention is not limited to the two-layer board including the first and second dielectric layers, but may be provided under the second dielectric layer and further with the third dielectric layer. Of course, the case where the body layer, the fourth dielectric layer, the fifth dielectric layer, ... Are provided is also included. Further, another dielectric layer having a second opening larger than the opening of the first dielectric layer may be provided on the first dielectric layer. Further, embedded wiring layers may be formed between the second dielectric layer and the third dielectric layer, between the third dielectric layer and the fourth dielectric layer, and the like.

【0011】本発明の第1の特徴によれば、微細加工可
能なモジュール基板に微細な口径のスルーホールを形成
することで、マザーボードに形成する直径0.3mm等
の大きなスルーホールの数を低減でき、複数のモジュー
ル基板をより狭い間隔で配列することが可能である。
According to the first feature of the present invention, the number of large through holes having a diameter of 0.3 mm formed on the mother board is reduced by forming through holes having a fine diameter in the microfabricated module substrate. Therefore, it is possible to arrange a plurality of module substrates at narrower intervals.

【0012】本発明の第2の特徴は(イ)表面に第1層
ボード配線を有し且つ表面から裏面へ貫通した開口部を
有する第1誘電体層、開口部に一部が露出する第2層ボ
ード配線を表面に有し、この第2層ボード配線の他の一
部を埋め込んで第1誘電体層の裏面に接した第2誘電体
層とを備える回路基板;(ロ)第1主表面及びこの第1
主表面に対向した第2主表面とを有し、この第1主表面
を第2誘電体層の表面に向け、第1誘電体層の開口部に
収納されたモジュール基板;(ハ)第1主表面に配置さ
れた第1表面配線;(ニ)第2主表面に配置された第2
表面配線;(ホ)モジュール基板の内部を貫通するスル
ーホールを介し、第1及び第2表面配線を互いに接続す
る層間接続部;(ヘ)第1表面配線と第2層ボード配線
とを電気的に接続するバルク状電極;(ト)第2表面配
線と第1層ボード配線とを電気的に接続する線若しくは
帯状のボード側接続部材;(チ)第1主表面に搭載され
た半導体チップ;(リ)この半導体チップに搭載されて
いる半導体素子と第1表面配線とを接続するチップ側接
続部材とを含む高周波実装体であることを要旨とする。
「バルク状電極」は、第1の特徴で述べたように、ボー
ル状、円柱状、角柱状、直方体等の種々の幾何学的形状
が採用可能である。微細加工可能なモジュール基板に微
細な口径のスルーホールを形成することで、マザーボー
ドに形成する大きなスルーホールの数を低減でき、複数
のモジュール基板をより狭い間隔で配列することが可能
である。第1の特徴と同様に、第2の特徴に係る回路基
板は、第1及び第2誘電体層とからなる2層基板に限ら
れるものではなく、第2誘電体層の下に、更に、第3誘
電体層、第4誘電体層、第5誘電体層、・・・・等を備えて
も良く、第1誘電体層の上に、第1誘電体層の開口部よ
りもさらに大きな第2開口部を有する他の誘電体層を備
えても良い。また、第2誘電体層と第3誘電体層との
間、第3誘電体層と第4誘電体層との間等にそれぞれ埋
め込み配線層を形成しても良い。
A second feature of the present invention is: (a) a first dielectric layer having a first-layer board wiring on the surface and having an opening penetrating from the front surface to the back surface; A circuit board having a two-layer board wiring on the front surface and a second dielectric layer in contact with the back surface of the first dielectric layer by embedding another part of the second layer board wiring; Main surface and this first
A module substrate having a second main surface facing the main surface, the first main surface facing the surface of the second dielectric layer, and the module substrate housed in the opening of the first dielectric layer; First surface wiring arranged on the main surface; (d) Second surface arranged on the second main surface
Surface wiring; (e) An interlayer connecting portion connecting the first and second surface wirings to each other through a through hole penetrating the inside of the module substrate; (f) Electrically connecting the first surface wiring and the second layer board wiring. A bulk-shaped electrode connected to the substrate; (g) a wire-side or strip-shaped board-side connecting member that electrically connects the second surface wiring and the first-layer board wiring; (h) a semiconductor chip mounted on the first main surface; (B) The gist is that it is a high-frequency package including a chip-side connecting member that connects the semiconductor element mounted on the semiconductor chip and the first surface wiring.
As described in the first feature, the "bulk-shaped electrode" can adopt various geometric shapes such as a ball shape, a column shape, a prism shape, and a rectangular parallelepiped. By forming through holes having a fine diameter in the microfabricated module substrate, it is possible to reduce the number of large through holes formed in the mother board, and it is possible to arrange a plurality of module substrates at narrower intervals. Similar to the first feature, the circuit board according to the second feature is not limited to the two-layer substrate including the first and second dielectric layers, and the circuit board under the second dielectric layer may further include A third dielectric layer, a fourth dielectric layer, a fifth dielectric layer, ... May be provided, which is larger than the opening of the first dielectric layer on the first dielectric layer. Another dielectric layer having the second opening may be provided. Further, embedded wiring layers may be formed between the second dielectric layer and the third dielectric layer, between the third dielectric layer and the fourth dielectric layer, and the like.

【0013】本発明の第1及び第2の特徴において、第
2層ボード配線は、高周波信号線とすることが出来る。
例えば、この高周波信号線と第2誘電体層の裏面のグラ
ンドプレートとの間に、マイクロストリップ線路を構成
しても良く、コプレーナ線路にしても良い。又、本発明
の第1及び第2の特徴において、第1誘電体層の表面若
しくは第1誘電体層と第2誘電体層の間に高周波回路部
品を更に有することが可能である。「高周波回路部品」
には、パッチアンテナ素子等が含まれる。
In the first and second features of the present invention, the second layer board wiring can be a high frequency signal line.
For example, a microstrip line or a coplanar line may be formed between the high frequency signal line and the ground plate on the back surface of the second dielectric layer. Further, in the first and second features of the present invention, it is possible to further have a high frequency circuit component on the surface of the first dielectric layer or between the first dielectric layer and the second dielectric layer. "High-frequency circuit components"
Includes a patch antenna element and the like.

【0014】本発明の第3の特徴は、(イ)表面に第1
層ボード配線を有し且つ表面から裏面へ貫通した開口部
を有する第1誘電体層、開口部に一部が露出する第2層
ボード配線を表面に有し、この第2層ボード配線の他の
一部を埋め込んで第1誘電体層の裏面に接した第2誘電
体層とを備える回路基板を用意する工程;(ロ)第1主
表面に第1表面配線を、第2主表面に第2表面配線を形
成し、スルーホールを介し第1及び第2表面配線を互い
に接続する層間接続部を有するモジュール基板を用意す
る工程;(ハ)第1主表面に半導体チップを搭載し、こ
の半導体チップに搭載されている半導体素子と第1表面
配線とをチップ側接続部材で接続する工程;(ニ)第2
層ボード配線にバルク状電極を搭載する工程;(ホ)こ
のバルク状電極に第2表面配線を接続しつつ、開口部に
モジュール基板を収納し固定する工程;(ヘ)第1表面
配線と第1層ボード配線とを電気的に接続する工程とを
含む高周波実装体の実装方法であることを要旨とする。
第1及び第2の特徴と同様に、第3の特徴に係る回路基
板は、第1及び第2誘電体層とからなる2層基板に限ら
れるものではなく、第2誘電体層の下に、更に、第3誘
電体層、第4誘電体層、第5誘電体層、・・・・等を備えて
も良く、第1誘電体層の上に、第1誘電体層の開口部よ
りもさらに大きな第2開口部を有する他の誘電体層を備
えても良い。また、第2誘電体層と第3誘電体層との
間、第3誘電体層と第4誘電体層との間等にそれぞれ埋
め込み配線層を形成しても良い。
The third feature of the present invention is that (a) the first surface
A first dielectric layer having a layer board wiring and having an opening penetrating from the front surface to the back surface, and a second layer board wiring partially exposed in the opening portion on the surface, and other second layer board wiring A circuit board having a second dielectric layer that is in contact with the back surface of the first dielectric layer by embedding a part of the first dielectric layer; (b) a first surface wiring on the first main surface and a second main surface on the second main surface. A step of forming a second surface wiring and preparing a module substrate having an interlayer connecting portion for connecting the first and second surface wirings to each other through a through hole; (c) mounting a semiconductor chip on the first main surface; A step of connecting the semiconductor element mounted on the semiconductor chip and the first surface wiring with a chip-side connecting member; (d) second
A step of mounting the bulky electrode on the layer board wiring; (e) a step of connecting the second surface wiring to the bulky electrode and housing and fixing the module substrate in the opening; (f) the first surface wiring and the first surface wiring It is a gist of the present invention to provide a mounting method of a high frequency mounting body including a step of electrically connecting to a one-layer board wiring.
Similar to the first and second characteristics, the circuit board according to the third characteristic is not limited to the two-layer board including the first and second dielectric layers, but may be provided under the second dielectric layer. , And may further include a third dielectric layer, a fourth dielectric layer, a fifth dielectric layer, ..., And the like. Above the first dielectric layer, from the opening of the first dielectric layer. May also include another dielectric layer having a larger second opening. Further, embedded wiring layers may be formed between the second dielectric layer and the third dielectric layer, between the third dielectric layer and the fourth dielectric layer, and the like.

【0015】本発明の第4の特徴は、(イ)表面に第1
層ボード配線を有し且つ表面から裏面へ貫通した開口部
を有する第1誘電体層、開口部に一部が露出する第2層
ボード配線を表面に有し、この第2層ボード配線の他の
一部を埋め込んで第1誘電体層の裏面に接した第2誘電
体層とを備える回路基板を用意する工程;(ロ)第1主
表面に第1表面配線を、第2主表面に第2表面配線を形
成し、スルーホールを介し第1及び第2表面配線を互い
に接続する層間接続部を有するモジュール基板を用意す
る工程;(ハ)第1主表面に半導体チップを搭載し、こ
の半導体チップに搭載されている半導体素子と第1表面
配線の第1の端部とをチップ側接続部材で接続する工
程;(ニ)第2層ボード配線にバルク状電極を搭載する
工程;(ホ)このバルク状電極に第1表面配線の第2の
端部を接続しつつ、開口部にモジュール基板を収納し固
定する工程;(ヘ)第2表面配線と第1層ボード配線と
を電気的に接続する工程とを含む高周波実装体の実装方
法であることを要旨とする。第1〜第3の特徴と同様
に、第4の特徴に係る回路基板は、第1及び第2誘電体
層とからなる2層基板に限られるものではない。
The fourth feature of the present invention is that (a) the first surface
A first dielectric layer having a layer board wiring and having an opening penetrating from the front surface to the back surface, and a second layer board wiring partially exposed in the opening portion on the surface, and other second layer board wiring A circuit board having a second dielectric layer that is in contact with the back surface of the first dielectric layer by embedding a part of the first dielectric layer; (b) a first surface wiring on the first main surface and a second main surface on the second main surface. A step of forming a second surface wiring and preparing a module substrate having an interlayer connecting portion for connecting the first and second surface wirings to each other through a through hole; (c) mounting a semiconductor chip on the first main surface; A step of connecting the semiconductor element mounted on the semiconductor chip and the first end of the first surface wiring with a chip side connecting member; (d) a step of mounting a bulk electrode on the second layer board wiring; ) While connecting the second end of the first surface wiring to the bulk electrode, And summarized in that a (f) how to implement the high-frequency mounting body and a step of electrically connecting the second surface wiring and the first layer board line; the step of housing the module substrate to the mouth portion fixing. Similar to the first to third characteristics, the circuit board according to the fourth characteristic is not limited to the two-layer board including the first and second dielectric layers.

【0016】[0016]

【発明の実施の形態】次に、図面を参照して、本発明の
第1〜第5の実施の形態を説明する。以下の図面の記載
において、同一又は類似の部分には同一又は類似の符号
を付している。ただし、図面は模式的なものであり、厚
みと平面寸法との関係、各層の厚みの比率等は現実のも
のとは異なることに留意すべきである。したがって、具
体的な厚みや寸法は以下の説明を参酌して判断すべきも
のである。又図面相互間においても互いの寸法の関係や
比率が異なる部分が含まれていることは勿論である。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, first to fifth embodiments of the present invention will be described with reference to the drawings. In the following description of the drawings, the same or similar parts are denoted by the same or similar reference numerals. However, it should be noted that the drawings are schematic, and the relationship between the thickness and the plane dimension, the ratio of the thickness of each layer, and the like are different from the actual ones. Therefore, the specific thickness and dimensions should be determined in consideration of the following description. Also, it is needless to say that the drawings include portions having different dimensional relationships and ratios.

【0017】(第1の実施の形態)図1(a)は、本発
明の第1の実施の形態に係る高周波モジュール(1次実
装体)の第1表面側から見た平面図、図1(b)は第2
表面側から見た平面図である。図2(a)は図1のA−
A方向から見た、図2(b)は、図1のB−B方向から
見た断面図である。図1及び図2に示すように、第1の
実施の形態に係る高周波モジュールは、モジュール基板
2の上に半導体チップ1を搭載している。半導体チップ
1には、電界効果トランジスタなどの半導体素子が搭載
されている。モジュール基板2は、第1主表面及びこの
第1主表面に対向した第2主表面とを有している。半導
体チップ1は、ここではモジュール基板2の第1主表面
に搭載され、金スズ半田12を用いて固定されている。
モジュール基板2の第1主表面には、第1表面配線3
a,3b,・・・・・,3h,4a,4b,・・・・・,4h,・・
・・・が配置され、第2主表面には、第2表面配線(裏面
配線)9a,9b,・・・・・,9h,・・・・・が配置されてい
る。裏面配線9a,9b,・・・・・,9h,・・・・・は、それ
ぞれ矩形のパッド電極を有する。図2(b)に示すよう
に、モジュール基板2の内部を貫通して、スルーホール
5a,5b,・・・・・,5h,・・・・・が形成されている。こ
のスルーホール5a,5b,・・・・・,5h,・・・・・を介し
て、第1表面配線4a,4b,・・・・・,4h,・・・・・と第
2表面配線9a,9b,・・・・・,9h,・・・・・とが互いに
接続されている。この半導体チップ1に搭載されている
半導体素子と第1表面配線3a,3b,・・・・・,3h,
4a,4b,・・・・・,4h,・・・・・とはチップ側接続部材
(ボンディングワイヤ)8a,8b,・・・・・,8p8
a,8b,・・・・・,8pで接続されている。
(First Embodiment) FIG. 1A is a plan view of the high-frequency module (primary mounting body) according to the first embodiment of the present invention viewed from the first surface side, FIG. (B) is the second
It is the top view seen from the surface side. FIG. 2A is A- of FIG.
FIG. 2B viewed from the A direction is a cross-sectional view viewed from the BB direction in FIG. 1. As shown in FIGS. 1 and 2, the high frequency module according to the first embodiment has a semiconductor chip 1 mounted on a module substrate 2. A semiconductor element such as a field effect transistor is mounted on the semiconductor chip 1. The module substrate 2 has a first main surface and a second main surface facing the first main surface. Here, the semiconductor chip 1 is mounted on the first main surface of the module substrate 2 and is fixed by using gold-tin solder 12.
On the first main surface of the module substrate 2, the first surface wiring 3
a, 3b, ..., 3h, 4a, 4b, ..., 4h, ...
Are arranged, and second front surface wirings (rear surface wirings) 9a, 9b, ..., 9h, ... Are arranged on the second main surface. The backside wirings 9a, 9b, ..., 9h ,. As shown in FIG. 2B, through holes 5a, 5b, ..., 5h ,. The first surface wirings 4a, 4b, ..., 4h, ... And the second surface wirings are provided through the through holes 5a, 5b ,. , 9h, ... Are connected to each other. The semiconductor elements mounted on the semiconductor chip 1 and the first surface wirings 3a, 3b, ..., 3h,
, 4h, ... Chip-side connecting members (bonding wires) 8a, 8b ,.
, 8p are connected.

【0018】更に、半導体チップ1は、図2に示すよう
に封止樹脂13により封止されている。又、図1(a)
に示すように、第1表面配線3a,3b,・・・・・,3
h,4a,4b,・・・・・,4h,・・・・・には、ボール状電
極6a,6b,・・・・・,6l,・・・・・ 、キャパシタ、抵
抗などのチップ部品21a,21b,21c,21d,
・・・・・も搭載されている。
Further, the semiconductor chip 1 is sealed with a sealing resin 13 as shown in FIG. Also, FIG. 1 (a)
, The first surface wirings 3a, 3b, ..., 3
h, 4a, 4b, ..., 4h, ... are chip components such as ball-shaped electrodes 6a, 6b ,. 21a, 21b, 21c, 21d,
... is also installed.

【0019】例えば、半導体チップ1として150μm
程度まで薄く研磨されたGaAsチップ、半導体素子と
して電界効果トランジスタ等を用いる。半導体チップ1
の裏面には、金属膜で裏面電極11を形成している。こ
の半導体チップ1をモジュール基板2に金スズ半田若し
くは銀ペースト等12を用いて搭載し、ボンディングワ
イヤ8a,8b,・・・・・,8pにより、チップ1とモジ
ュール基板2の表面配線3a,3b,・・・・・,3h,・・・
・・とを接続する。封止樹脂13はエポキシ等を用い、ほ
ぼ均一な厚さ、且つボール状電極6a,6b,・・・・・,
6l,・・・・・より低い高さで、半導体チップ1全体を覆
う。図2では、封止樹脂13は、半導体チップ1のみを
覆う構造であるが、ボール状電極6a,6b,・・・・・,
6l,・・・・・部分を除き、チップ部品21a,21b,
21c,21d,・・・・・を含めたモジュール基板2のほ
ぼ全面を覆う構造であっても構わない。
For example, as the semiconductor chip 1, 150 μm
A GaAs chip that has been thinly polished to some extent and a field effect transistor or the like is used as a semiconductor element. Semiconductor chip 1
A back surface electrode 11 is formed on the back surface of with a metal film. The semiconductor chip 1 is mounted on the module substrate 2 by using gold tin solder or silver paste 12 and the bonding wires 8a, 8b, ..., 8p are used to form the surface wirings 3a, 3b of the chip 1 and the module substrate 2.・ ・ ・ ・ ・ ・ ・ ・ 、 3h 、 ・ ・ ・
・ ・ Connect with. The sealing resin 13 is made of epoxy or the like and has a substantially uniform thickness and ball-shaped electrodes 6a, 6b ,.
6l, ... covers the entire semiconductor chip 1 with a lower height. In FIG. 2, the sealing resin 13 has a structure that covers only the semiconductor chip 1, but the ball-shaped electrodes 6a, 6b ,.
6l, ... Chip parts 21a, 21b, except the part
The structure may cover almost the entire surface of the module substrate 2 including 21c, 21d, ....

【0020】モジュール基板2は、厚さ200 μmの
アルミナ(Al23)基板で形成する。モジュール基板
2の第1主表面上の表面配線3a,3b,・・・・・,3
h,・・・・・、スルーホール接続配線4a,4b,・・・・・,
4h,・・・・・、モジュール基板2の第2主表面上の裏面
配線9a,9b,・・・・・,9h,・・・・・、及びスルーホー
ル5a,5b,・・・・・,5h,・・・・・ の内壁メタルは、
厚さ0.1μm〜5μm程度のチタン(Ti)/ニッケ
ル(Ni)/金(Au)等の材料で形成されている。第
2主表面の裏面配線9a,9b,・・・・・,9h,・・・・・
は、スルーホール5a,5b,・・・・・,5h,・・・・・の内
壁に形成された金属膜(スルーホール内壁メタル)を層
間接続部55a,55b,・・・・・,55h,・・・・・とし、
第1主表面スルーホール接続配線4a,4b,・・・・・,
4h,・・・・・に接続されている。なお、スルーホール5
a,5b,・・・・・,5h,・・・・・を完全に埋め込んでプラ
グ状に、層間接続部55a,55b,・・・・・,55h,・
・・・・を構成しても良い。
The module substrate 2 is formed of an alumina (Al 2 O 3 ) substrate having a thickness of 200 μm. Surface wirings 3a, 3b, ..., 3 on the first main surface of the module substrate 2
h, ..., Through-hole connection wiring 4a, 4b ,.
4h, ..., Backside wirings 9a, 9b, ..., 9h, ... On the second main surface of the module substrate 2, and through holes 5a, 5b ,. , 5h, ... The inner wall metal is
It is made of a material such as titanium (Ti) / nickel (Ni) / gold (Au) having a thickness of about 0.1 μm to 5 μm. Back wiring 9a, 9b, ..., 9h, ... on the second main surface
Is a metal film (through hole inner wall metal) formed on the inner walls of the through holes 5a, 5b, ..., 5h ,. ,·····age,
First main surface through-hole connection wiring 4a, 4b, ...,
4h, ... In addition, through hole 5
a, 5b, ..., 5h, ... Are completely embedded into a plug shape, and the interlayer connection parts 55a, 55b ,.
... may be configured.

【0021】第1主表面において、スルーホール接続配
線4a,4b,4c,4d,4e,4h,・・・・・は、そ
れぞれ、ボンディングワイヤ(チップ側接続部材)8
c,8d,8f,8g,8k,8l,8n,8oを介し
て、半導体チップ1の周辺に配置されたボンディングパ
ッド7c,7d,7f,7g,7k,7l,7n,7o
に接続されている。
On the first main surface, the through-hole connecting wirings 4a, 4b, 4c, 4d, 4e, 4h, ... Are respectively bonded by bonding wires (chip side connecting members) 8
Bonding pads 7c, 7d, 7f, 7g, 7k, 7l, 7n, 7o arranged around the semiconductor chip 1 via c, 8d, 8f, 8g, 8k, 8l, 8n, 8o.
It is connected to the.

【0022】以上に説明した高周波モジュール(1次実
装体)を、マザーボード(回路基板)30に実装した高
周波実装体(2次実装体)の断面を図3に示す。マザー
ボード30は、第1誘電体層(マザーボード第1層)3
3と、第2誘電体層(マザーボード第2層)34とを備
える積層誘電体基板である。第1誘電体層(マザーボー
ド第1層)33は、表面に第1層ボード配線31e,・・
・・・,31f,・・・・・を有する。更に、第1誘電体層(マ
ザーボード第1層)33は、表面から裏面へ貫通した開
口部を有する。この開口部は、モジュール基板2のサイ
ズより若干大きなサイズである。第2誘電体層(マザー
ボード第2層)34は、開口部に一部が露出する第2層
ボード配線32a,・・・・・,32g,・・・・・を表面に有す
る。そして、第2誘電体層(マザーボード第2層)34
は、第2層ボード配線32a,・・・・・,32g,・・・・・の
他の一部を埋め込むように、第1誘電体層(マザーボー
ド第1層)33の裏面に接している。
FIG. 3 shows a cross section of a high-frequency mounting body (secondary mounting body) in which the high-frequency module (primary mounting body) described above is mounted on a mother board (circuit board) 30. The motherboard 30 has a first dielectric layer (motherboard first layer) 3
3 and a second dielectric layer (motherboard second layer) 34. The first dielectric layer (motherboard first layer) 33 has a first layer board wiring 31e, ...
.., 31f, .. Further, the first dielectric layer (motherboard first layer) 33 has an opening penetrating from the front surface to the back surface. This opening is slightly larger than the size of the module substrate 2. The second dielectric layer (motherboard second layer) 34 has second layer board wirings 32a, ..., 32g ,. The second dielectric layer (motherboard second layer) 34
, Is in contact with the back surface of the first dielectric layer (motherboard first layer) 33 so as to embed other parts of the second layer board wirings 32a, ..., 32g ,. .

【0023】モジュール基板2は、第1主表面を第2誘
電体層(マザーボード第2層)34の表面に向け、第1
誘電体層(マザーボード第1層)33の開口部に収納さ
れる。そして、バルク状電極(ボール状電極)6a,6
b,・・・・・,6l,・・・・・が第2層ボード配線32a,・・
・・・,32g,・・・・・の表面に搭載されている。モジュー
ル基板2は第1誘電体層(マザーボード第1層)33の
開口部の中に収められ、搭載されている。この結果、図
3に示すように、第1表面配線3a,3b,・・・・・,3
h,・・・・・と第2層ボード配線32a,・・・・・,32g,
・・・・・とがバルク状電極(ボール状電極)6a,6b,・
・・・・,6l,・・・・・で電気的に接続される。
In the module substrate 2, the first main surface faces the surface of the second dielectric layer (motherboard second layer) 34, and the first
It is housed in the opening of the dielectric layer (motherboard first layer) 33. Then, the bulk electrodes (ball electrodes) 6a, 6
The second layer board wirings 32a, ...
..., 32g, ... mounted on the surface. The module substrate 2 is housed and mounted in the opening of the first dielectric layer (motherboard first layer) 33. As a result, as shown in FIG. 3, the first surface wirings 3a, 3b ,.
..., and the second layer board wiring 32a, ..., 32g,
... and bulk-shaped electrodes (ball-shaped electrodes) 6a, 6b, ...
.., 6l, ..

【0024】一方、モジュール基板2の第2表面に形成
された裏面配線(第2表面配線)9a,9b,・・・・・,
9h,・・・・・は、マザーボード第1層33の表面に配置
された第1層ボード配線31e,・・・・・,31f,・・・・・
と、ボード側接続部材(ボンディングワイヤ)35e,
・・・・・,35f,・・・・・によって接続される。
On the other hand, rear surface wiring (second surface wiring) 9a, 9b, ... Formed on the second surface of the module substrate 2
9h, ... are first-layer board wirings 31e, ..., 31f, ..
And a board-side connecting member (bonding wire) 35e,
.., 35f, ..

【0025】以上の様な構成を取った場合、マザーボー
ド第1層33の表面に配置された第1層ボード配線31
e,・・・・・,31f,・・・・・と、マザーボード第2層34
の表面に形成された第2層ボード配線32a,・・・・・,
32g,・・・・・の間に必要な層間接続を、微細加工可能
なモジュール基板2のスルーホール5a,5b,・・・・
・,5h,・・・・・により達成できるため、モジュール基板
2の周辺部の余分な面積を削減でき、モジュール基板2
をより狭い間隔(ピッチ)で配列することが可能であ
る。
When the above-mentioned configuration is adopted, the first layer board wiring 31 arranged on the surface of the mother board first layer 33.
31f, ..., and the second layer 34 of the motherboard
Second layer board wiring 32a formed on the surface of the
Through-holes 5a, 5b, ... Of the module substrate 2 capable of finely processing the interlayer connection between 32g ,.
., 5h, ..., so that the extra area around the module substrate 2 can be reduced, and the module substrate 2
Can be arranged at narrower intervals (pitch).

【0026】本発明の第1の実施の形態に係る高周波実
装体は、以下のような手順で実装することが出来る: (イ)先ず、表面に第1層ボード配線31e,・・・・・,
31f,・・・・・を有し且つ表面から裏面へ貫通した開口
部を有する第1誘電体層(マザーボード第1層)33、
開口部に一部が露出する第2層ボード配線32a,・・・・
・,32g,・・・・・を表面に有し、この第2層ボード配線
32a,・・・・・,32g,・・・・・の他の一部を埋め込んで
第1誘電体層(マザーボード第1層)33の裏面に接し
た第2誘電体層(マザーボード第2層)34とを備える
回路基板を用意する。
The high frequency mounting body according to the first embodiment of the present invention can be mounted by the following procedure: (a) First, the first layer board wiring 31e ,. ,
A first dielectric layer (motherboard first layer) 33 having openings 31f ,.
Second layer board wiring 32a, a part of which is exposed in the opening, ...
, 32g, ..., On the surface, the other part of the second layer board wiring 32a ,. A circuit board having a second dielectric layer (motherboard second layer) 34 in contact with the back surface of the mother board first layer 33 is prepared.

【0027】(ロ)一方、第1主表面に第1表面配線3
a,3b,・・・・・,3h,4a,4b,・・・・・,4h,・・
・・・を、第2主表面に第2表面配線9a,9b,・・・・・,
9h,・・・・・を有し、更に、第1表面配線3a,3b,・
・・・・,3h,4a,4b,・・・・・,4h,・・・・・第2表面
配線9a,9b,・・・・・,9h,・・・・・とを互いに接続す
る層間接続部(スルーホール内壁メタル)55a,55
b,・・・・・,55h,・・・・・を有するモジュール基板2を
用意する。
(B) On the other hand, the first surface wiring 3 is formed on the first main surface.
a, 3b, ..., 3h, 4a, 4b, ..., 4h, ...
, On the second main surface of the second surface wiring 9a, 9b ,.
9h, ..., Further, the first surface wirings 3a, 3b ,.
..., 3h, 4a, 4b, ..., 4h, ... Second surface wirings 9a, 9b, ..., 9h, ... are connected to each other Interlayer connection parts (through-hole inner wall metal) 55a, 55
Prepare a module substrate 2 having b, ..., 55h.

【0028】(ハ)第1主表面に半導体チップ1を搭載
し、半導体チップ1をモジュール基板2に金スズ半田
(若しくは銀ペースト)12を用いて固定する。更に、
この半導体チップ1に搭載されている半導体素子のボン
ディングパッド7a,7b,・・・・・,7p,・・・・・と第1
表面配線3a,3b,・・・・・,3h,4a,4b,・・・・
・,4h,・・・・・の第1の端部とをボンディングワイヤ
(チップ側接続部材)8a,8b,・・・・・,8pでワイ
ヤボンドし接続する。この後、エポキシ等の封止樹脂1
3を塗布し、図2(a)に示すように、ほぼ均一な厚
さ、且つボール状電極6a,6b,・・・・・,6l,・・・・・
より低い高さで、半導体チップ1全体を覆う。
(C) The semiconductor chip 1 is mounted on the first main surface, and the semiconductor chip 1 is fixed to the module substrate 2 using gold-tin solder (or silver paste) 12. Furthermore,
The bonding pads 7a, 7b, ..., 7p, ... of the semiconductor elements mounted on the semiconductor chip 1 and the first
Surface wiring 3a, 3b, ..., 3h, 4a, 4b, ...
, 4h, ..., And the first ends are connected by bonding wires (chip side connecting members) 8a, 8b ,. After this, sealing resin 1 such as epoxy
3 is applied, and as shown in FIG. 2 (a), the ball-shaped electrodes 6a, 6b, ..., 6l ,.
It covers the entire semiconductor chip 1 at a lower height.

【0029】(ニ)第2層ボード配線32a,・・・・・,
32g,・・・・・の表面に、スクリーン印刷のプロセス
で、バルク状電極(ボール状電極)6a,6b,・・・・
・,6l,・・・・・を、印刷形成し、搭載する。ボール状電
極6a,6b,・・・・・,6l,・・・・・・は、例えば、直径
300μmのスズ鉛半田を用いる。
(D) Second layer board wiring 32a, ...
Bulk electrodes (ball-shaped electrodes) 6a, 6b, ...
·················· 6 The ball-shaped electrodes 6a, 6b, ..., 6l, ... Use tin lead solder having a diameter of 300 μm, for example.

【0030】(ホ)そして、モジュール基板2の第1表
面を、第1誘電体層(マザーボード第1層)33の開口
部の中で、第2層ボード配線32a,・・・・・,32g,・
・・・・上に、位置合わせする。こうして、バルク状電極
(ボール状電極)6a,6b,・・・・・,6l,・・・・・に第
1表面配線3a,3b,・・・・・,3h,4a,4b,・・・
・・,4h,・・・・・の第2の端部が接続される。このモジ
ュール実装体を電気オーブン等に投入し、半田リフロー
により電気的に接続され、開口部にモジュール基板2が
収納され、固定される。
(E) Then, the first surface of the module substrate 2 in the opening of the first dielectric layer (motherboard first layer) 33, the second layer board wiring 32a, ..., 32g.・ ・ ・
・ ・ ・ ・ Align with the top. In this way, the bulk-shaped electrodes (ball-shaped electrodes) 6a, 6b, ..., 6l, ... To the first surface wirings 3a, 3b, ..., 3h, 4a, 4b ,.・
The second ends of 4h, ..., 4h are connected. The module mounting body is put into an electric oven or the like, electrically connected by solder reflow, and the module substrate 2 is housed and fixed in the opening.

【0031】(ヘ)その後、第2表面配線9a,9b,
・・・・・,9h,・・・・・と第1層ボード配線31e,・・・・
・,31f,・・・・・とを、ボード側接続部材(ボンディン
グワイヤ)35e,・・・・・,35f,・・・・・を用いて、電
気的に接続され、本発明の第1の実施の形態に係る高周
波実装体が完成する。
(F) After that, the second surface wirings 9a, 9b,
..., 9h, ... and first layer board wiring 31e, ...
, 31f, ... Are electrically connected by using board side connecting members (bonding wires) 35e ,. The high frequency mounting body according to the embodiment is completed.

【0032】(第2の実施の形態)本発明の第2の実施
の形態では、半導体チップ1がモジュール基板2にフリ
ップチップ実装されている点が、第1の実施の形態と異
なる。図4(a)に示すように、半導体チップ1がモジ
ュール基板2の第1表面にスタッドバンプ10a,・・・・
・,10i,・・・・・でフリップチップ実装されている。第
1表面には、ボール状電極6a,6b,・・・・・,6l,・
・・・・、キャパシタ、抵抗などのチップ部品21a,21
b,21c,21d,・・・・・ も搭載されている。又第2
表面には、パッド電極を有する裏面配線9a,9b,・・
・・・,9h,・・・・・が搭載されている。半導体チップ1
は、150 μm程度まで薄く研磨されたGaAs チッ
プ、半導体素子として電界効果トランジスタ等を用い
る。この半導体チップ1をモジュール基板2にフリップ
チップ実装するスタッドバンプ10a,・・・・・,10
i,・・・・・は、金(Au)バンプ、銀(Ag)バンプ、
銅(Cu)バンプ、ニッケル/金(Ni−Au)バン
プ、或いはニッケル/金/インジウム(Ni−Au−I
n)バンプ等のスタッドバンプを用いる。スタッドバン
プ高は、実装後で30 μm程度となる。チップ部品2
1a,21b,21c,21d,・・・・・は、第1の実施
の形態と同様である。
(Second Embodiment) The second embodiment of the present invention is different from the first embodiment in that the semiconductor chip 1 is flip-chip mounted on the module substrate 2. As shown in FIG. 4A, the semiconductor chip 1 is formed on the first surface of the module substrate 2 with stud bumps 10a, ...
., 10i, ... Flip chip mounting. On the first surface, ball-shaped electrodes 6a, 6b, ..., 6l, ...
..... Chip components 21a, 21 such as capacitors and resistors
b, 21c, 21d, ... Are also mounted. The second
The back surface wiring 9a, 9b, ...
..., 9h, ... are mounted. Semiconductor chip 1
Is a GaAs chip thinly polished to about 150 μm, and a field effect transistor or the like is used as a semiconductor element. Stud bumps 10a, ..., 10 for flip-chip mounting the semiconductor chip 1 on the module substrate 2
i, ... are gold (Au) bumps, silver (Ag) bumps,
Copper (Cu) bump, nickel / gold (Ni-Au) bump, or nickel / gold / indium (Ni-Au-I)
n) Use stud bumps such as bumps. The stud bump height is about 30 μm after mounting. Chip part 2
1a, 21b, 21c, 21d, ... Are the same as those in the first embodiment.

【0033】以上に説明した高周波モジュール(1次実
装体)を、マザーボード30に実装した高周波実装体
(2次実装体)の断面を図4(b)に示す。マザーボー
ド30は積層誘電体基板で形成されており、最も上のマ
ザーボード第1層33は、モジュール基板2のサイズよ
り若干大きなサイズの開口が空いていて、この開口にモ
ジュール基板2が収まる。モジュール基板2をマザーボ
ード30に実装する方法は、第1の実施の形態と同様で
ある。
FIG. 4B shows a cross section of a high frequency mounting body (secondary mounting body) in which the high frequency module (primary mounting body) described above is mounted on a mother board 30. The mother board 30 is formed of a laminated dielectric substrate, and the uppermost mother board first layer 33 has an opening of a size slightly larger than the size of the module board 2, and the module board 2 fits in this opening. The method of mounting the module substrate 2 on the mother board 30 is the same as that of the first embodiment.

【0034】第2の実施の形態では、寄生容量等の少な
いフリップチップ実装とすることで、第1の実施の形態
に比べ、より高周波特性に優れたモジュールが形成でき
る。又、モジュールの入出力においても、RF 信号の
入出力には、より寄生容量等の少ないボール状電極6
a,6b,・・・・・,6l,・・・・・を用い、電力はボンディ
ングワイヤを介してパッド電極を有する裏面配線9a,
9b,・・・・・,9h,・・・・・より供給する構成とすれば、
高周波特性に優れた高周波実装体(2次実装体)が形成
できる。
In the second embodiment, by flip-chip mounting with less parasitic capacitance and the like, it is possible to form a module having higher high frequency characteristics than in the first embodiment. Further, also in the input / output of the module, the ball-shaped electrode 6 having less parasitic capacitance is used for the input / output of the RF signal.
a, 6b, ..., 6l, .., power is supplied to the back surface wiring 9a having pad electrodes via bonding wires.
9b, ..., 9h, ...
A high frequency mounting body (secondary mounting body) having excellent high frequency characteristics can be formed.

【0035】本発明の第2の実施の形態に係る高周波実
装体は、以下のような手順で実装することが出来る: (イ)先ず、第1の実施の形態と同様なマザーボード
(回路基板)30を用意する。
The high frequency mounting body according to the second embodiment of the present invention can be mounted by the following procedure: (a) First, the same mother board (circuit board) as that of the first embodiment. Prepare 30.

【0036】(ロ)又、第1の実施の形態と同様なモジ
ュール基板2を用意する。
(B) Further, the module substrate 2 similar to that of the first embodiment is prepared.

【0037】(ハ)第1表面配線3a,3b,・・・・・,
3h,・・・・・の一方の端部に、金(Au)製のスタッド
バンプ(チップ側接続部材)10a,・・・・・,10i,・
・・・を形成する。そして、図4(a)に示すように、ス
タッドバンプ(チップ側接続部材)10a,・・・・・,1
0i,・・・・を介して、モジュール基板2の第1主表面に
半導体チップ1を搭載する。この際、半導体チップ1の
表面の周辺部に設けられたボンディングパッド7a,7
b,・・・・・,7p,・・・・・に対して、それぞれスタッドバ
ンプ10a,・・・・・,10i,・・・・が接続されるように
位置合わせする。
(C) First surface wiring 3a, 3b, ...
At one end of 3h, ..., Stud bumps (chip side connecting member) 10a, ..., 10i, made of gold (Au).
... is formed. Then, as shown in FIG. 4A, the stud bumps (chip-side connecting members) 10a ,.
The semiconductor chip 1 is mounted on the first main surface of the module substrate 2 via 0i ,. At this time, the bonding pads 7a, 7a provided on the peripheral portion of the surface of the semiconductor chip 1
, 7p, ... Are aligned so that the stud bumps 10a ,.

【0038】(ニ)第2層ボード配線32a,・・・・・,
32g,・・・・・の表面に、スクリーン印刷のプロセス
で、バルク状電極(ボール状電極)6a,6b,・・・・
・,6l,・・・・・を、印刷形成し、搭載する。
(D) Second layer board wiring 32a, ...
Bulk electrodes (ball-shaped electrodes) 6a, 6b, ...
······················

【0039】(ホ)そして、図4(b)に示すように、
モジュール基板2の第1表面を、第1誘電体層(マザー
ボード第1層)33の開口部の中で、第2層ボード配線
32a,・・・・・,32g,・・・・・上に、位置合わせする。
こうして、バルク状電極(ボール状電極)6a,6b,
・・・・・,6l,・・・・・に第1表面配線3a,3b,・・・・
・,3h,4a,4b,・・・・・,4h,・・・・・の第2の端
部が接続される。そして、半田リフローにより、開口部
にモジュール基板2が収納され、固定される。
(E) Then, as shown in FIG.
The first surface of the module substrate 2 is placed above the second layer board wirings 32a, ..., 32g, .. in the opening of the first dielectric layer (motherboard first layer) 33. , Align.
In this way, the bulk electrodes (ball-shaped electrodes) 6a, 6b,
......, 6l, ... to the first surface wirings 3a, 3b, ...
The second ends of 3h, 4a, 4b, ..., 4h ,. Then, the module substrate 2 is housed and fixed in the opening by solder reflow.

【0040】(ヘ)その後、第2表面配線9a,9b,
・・・・・,9h,・・・・・と第1層ボード配線31e,・・・・
・,31f,・・・・・とを、ボード側接続部材(ボンディン
グワイヤ)35e,・・・・・,35f,・・・・・を用いて、電
気的に接続され、本発明の第2の実施の形態に係る高周
波実装体が完成する。
(F) After that, the second surface wirings 9a, 9b,
..., 9h, ... and first layer board wiring 31e, ...
, 31f, ... Are electrically connected by using board side connecting members (bonding wires) 35e ,. The high frequency mounting body according to the embodiment is completed.

【0041】(第3の実施の形態)本発明の第3の実施
の形態では、ボール状電極6a,6b,・・・・・,6l,・
・・・・と半導体チップ1が、モジュール基板2の異なる面
に実装されている点が、第1及び第2の実施の形態と異
なる。図5(a) 、図5(b) 、図6(a)に示すよ
うに、半導体チップ1が、モジュール基板2に、金スズ
半田等12にて搭載されている。ボンディングワイヤ8
a,・・・・・,8i,・・・・・により、半導体チップ1の表面
の周辺部に配置されたボンディングパッド7a,7b,
・・・・・,7p,・・・・・とモジュール基板2の第1表面に形
成された表面配線3a,3b,・・・・・,3h,・・・・・、ス
ルーホール接続配線4a,4b,・・・・・,4h,・・・・・と
がそれぞれ接続されている。第1表面に形成された表面
配線3a,3b,・・・・・,3h,・・・・・には、マザーボー
ド30と接続するためのボンディングパッドパターンが
形成されている。ボール状電極6a,6b,・・・・・,6
l,・・・・・は、モジュール基板2の第2表面に配置され
た裏面配線9a,9b,・・・・・,9h,・・・・・の表面に搭
載される。裏面配線9a,9b,・・・・・,9h,・・・・・
は、モジュール基板2に形成されているスルーホール5
a,5b,・・・・・,5h,・・・・・を介して、スルーホール
接続配線4a,4b,・・・・・,4h,・・・・・にそれぞれ接
続されている。
(Third Embodiment) In the third embodiment of the present invention, ball-shaped electrodes 6a, 6b, ..., 6l ,.
... and the semiconductor chip 1 are mounted on different surfaces of the module substrate 2, which is different from the first and second embodiments. As shown in FIGS. 5A, 5 </ b> B, and 6 </ b> A, the semiconductor chip 1 is mounted on the module substrate 2 with gold tin solder or the like 12. Bonding wire 8
, 8i, ..., Bonding pads 7a, 7b, which are arranged on the peripheral portion of the surface of the semiconductor chip 1.
..., 7p, ... and surface wirings 3a, 3b, ..., 3h, ..., through-hole connection wiring 4a formed on the first surface of the module substrate 2. , 4b, ..., 4h ,. Bonding pad patterns for connecting to the motherboard 30 are formed on the surface wirings 3a, 3b, ..., 3h, ... Formed on the first surface. Ball-shaped electrodes 6a, 6b, ..., 6
are mounted on the front surface of the back surface wirings 9a, 9b, ..., 9h, ... Arranged on the second surface of the module substrate 2. Back wiring 9a, 9b, ..., 9h ,.
Is a through hole 5 formed in the module substrate 2.
, 5h, .. are respectively connected to through-hole connection wirings 4a, 4b ,.

【0042】図6(a)のように1次実装した高周波モ
ジュール(1次実装体)を、マザーボード30に2次実
装した高周波実装体(2次実装体)の断面を図6(b)
に示す。図6(b)に示す2次実装体のように、半導体
チップ1とボール状電極6a,6b,・・・・・,6l,・・・
・・を、モジュール基板2の異なる面に配置することによ
り、ボール状電極6a,6b,・・・・・,6l,・・・・・の大
きさを、半導体チップ1の厚さによらず設計できる。
6B is a cross-sectional view of a high-frequency package (secondary mount) in which the high-frequency module (primary mount) primarily mounted as shown in FIG. 6A is secondarily mounted on the mother board 30.
Shown in. Like the secondary mounting body shown in FIG. 6B, the semiconductor chip 1 and the ball-shaped electrodes 6a, 6b ,.
, Are arranged on different surfaces of the module substrate 2 so that the size of the ball-shaped electrodes 6a, 6b ,. Can be designed.

【0043】本発明の第3の実施の形態に係る高周波実
装体は、以下のような手順で実装することが出来る: (イ)先ず、第1の実施の形態と同様な回路基板(マザ
ーボード)30を用意する。
The high frequency mounting body according to the third embodiment of the present invention can be mounted by the following procedure: (a) First, the same circuit board (motherboard) as that of the first embodiment. Prepare 30.

【0044】(ロ)第1主表面に第1表面配線3a,3
b,・・・・・,3h,4a,4b,・・・・・,4h,・・・・・
を、第2主表面に第2表面配線9a,9b,・・・・・,9
h,・・・・・を有し、更に、第1表面配線3a,3b,・・・
・・,3h,4a,4b,・・・・・,4h,・・・・・と第2表面
配線9a,9b,・・・・・,9h,・・・・・を互いに接続する
層間接続部(スルーホール内壁メタル)55b,・・・・
・,55f,・・・・・を有するモジュール基板2を用意す
る。
(B) First surface wirings 3a, 3 on the first main surface
b, ..., 3h, 4a, 4b, ..., 4h ,.
, The second surface wirings 9a, 9b, ..., 9 on the second main surface.
h, ..., Further, the first surface wirings 3a, 3b ,.
.., 3h, 4a, 4b, .., 4h, .. and the second surface wirings 9a, 9b ,. Part (through-hole inner wall metal) 55b, ...
.., 55f, ..

【0045】(ハ)図6(a)に示すように、第1主表
面に半導体チップ1を搭載し、この半導体チップ1に搭
載されている半導体素子と第1表面配線3a,3b,・・
・・・,3h,4a,4b,・・・・・,4h,・・・・・とをボン
ディングワイヤ(チップ側接続部材)8a,・・・・・,8
i,・・・・・で接続する。
(C) As shown in FIG. 6 (a), the semiconductor chip 1 is mounted on the first main surface, and the semiconductor elements mounted on the semiconductor chip 1 and the first surface wirings 3a, 3b, ...
..., 3h, 4a, 4b, ..., 4h, ... and bonding wires (chip side connecting members) 8a, ..., 8
Connect with i, ....

【0046】(ニ)図6(b)に示すように、第2層ボ
ード配線32a,・・・・・,32g,・・・・・にバルク状電極
(ボール状電極)6a,6b,・・・・・,6l,・・・・・を搭
載する。
(D) As shown in FIG. 6 (b), the bulk layer electrodes (ball-shaped electrodes) 6a, 6b ,. ···· Equipped with 6l.

【0047】(ホ)このバルク状電極(ボール状電極)
6a,6b,・・・・・,6l,・・・・・に第2表面配線9a,
9b,・・・・・,9h,・・・・・を接続しつつ、図6(b)に
示すように、開口部にモジュール基板2を収納し固定す
る。
(E) This bulk electrode (ball electrode)
The second surface wirings 9a, 6a, 6b ,.
While connecting 9b, ..., 9h, ..., As shown in FIG. 6B, the module board 2 is housed and fixed in the opening.

【0048】(ヘ)図6(b)に示すように、第1表面
配線3a,3b,・・・・・,3h,・・・・・と第1層ボード配
線31e,・・・・・,31f,・・・・・とを電気的に接続さ
れ、本発明の第3の実施の形態に係る高周波実装体が完
成する。
(F) As shown in FIG. 6B, the first surface wirings 3a, 3b, ..., 3h, ... And the first layer board wirings 31e ,. , 31f, ... Are electrically connected to complete the high-frequency mounting body according to the third embodiment of the present invention.

【0049】(第4の実施の形態)本発明の第4の実施
の形態では、図7(a)及び図8に示すように、半導体
チップ1がモジュール基板2にフリップチップ実装され
ており、半導体チップ1の裏面側に、半導体チップ1で
発生した熱を逃がすための放熱器41を設けている。
(Fourth Embodiment) In the fourth embodiment of the present invention, as shown in FIGS. 7A and 8, the semiconductor chip 1 is flip-chip mounted on the module substrate 2. A heat radiator 41 for dissipating heat generated in the semiconductor chip 1 is provided on the back surface side of the semiconductor chip 1.

【0050】半導体チップ1は、モジュール基板2の第
1表面にスタッドバンプ10q,・・・・・,10t,・・・・・
等により、フリップチップ実装されている。モジュー
ル基板2は、図7(a)に示すように、第1主表面に第
1表面配線3a,3b,・・・・・,3h,・・・・・を有する。
又、図7(b)に示すように、第2主表面に第2表面配
線9a,9b,9p,9r,・・・・・,9u,・・・・・を有す
る。そして、第1表面配線3a,3b,・・・・・,3h,・
・・・・と第2表面配線9a,9b,9p,9r,・・・・・,
9u,・・・・・とは、スルーホール5a,5b,5c,5
d,5p,5q,・・・・・,5u,・・・・で互いに接続され
ている。図8及び図9に示すように、スルーホール5
a,5b,5c,5d,5p,5q,・・・・・,5u,・・・
・の内壁には、層間接続部(スルーホール内壁メタル)
55q,・・・・・,55t,・・・・・が形成されている。半導
体チップ1の裏面には、金属膜で裏面電極11が形成さ
れている。半導体チップ1より発生する熱を放熱するた
め、半導体チップ1の裏面電極11の上には、熱伝導部
材12を介して放熱器41が搭載されている。熱伝導部
材12は金スズ半田等を用い、半田リフロー等の工程を
経て、半導体チップ1の裏面電極11と接着する。
The semiconductor chip 1 has stud bumps 10q, ..., 10t, ... On the first surface of the module substrate 2.
And the like are flip-chip mounted. As shown in FIG. 7A, the module substrate 2 has first surface wirings 3a, 3b, ..., 3h ,.
Further, as shown in FIG. 7B, second surface wirings 9a, 9b, 9p, 9r, ..., 9u, ... Are provided on the second main surface. Then, the first surface wirings 3a, 3b, ..., 3h, ...
... and the second surface wirings 9a, 9b, 9p, 9r, ...,
9u, ... are through holes 5a, 5b, 5c, 5
, 5p, 5q, ..., 5u, ... Are connected to each other. As shown in FIGS. 8 and 9, the through hole 5
a, 5b, 5c, 5d, 5p, 5q, ..., 5u, ...
・ Interlayer connection part (through-hole inner wall metal) on the inner wall of
55q, ..., 55t ,. A back surface electrode 11 made of a metal film is formed on the back surface of the semiconductor chip 1. In order to dissipate the heat generated by the semiconductor chip 1, a radiator 41 is mounted on the back surface electrode 11 of the semiconductor chip 1 via the heat conducting member 12. The heat conductive member 12 is made of gold tin solder or the like, and is bonded to the back surface electrode 11 of the semiconductor chip 1 through a process such as solder reflow.

【0051】図7(b)に示すように、モジュール基板
2の第2表面にはボール状電極6a,6b,・・・・・,6
j,6p,6q,・・・・・,6uが搭載される。一方、第
1表面には、マザーボード30と接続するためのボンデ
ィングパッドパターンが形成された表面配線3a,3
b,・・・・・,3h,・・・・・が配置されている。第3の実施
の形態と同様の2次実装により、マザーボード30に搭
載される。
As shown in FIG. 7B, the ball-shaped electrodes 6a, 6b, ..., 6 are formed on the second surface of the module substrate 2.
j, 6p, 6q, ..., 6u are mounted. On the other hand, on the first surface, surface wirings 3a, 3 having bonding pad patterns for connecting to the mother board 30 are formed.
b, ..., 3h ,. It is mounted on the motherboard 30 by the secondary mounting similar to that of the third embodiment.

【0052】図9に示す2次実装の構成をとることによ
り、半導体チップ1で発生した熱を放熱器41から周辺
の空間放出できるため、特に発熱の大きい電力増幅器等
を搭載する際に、有効である。
By adopting the secondary mounting structure shown in FIG. 9, the heat generated in the semiconductor chip 1 can be radiated from the radiator 41 to the surrounding space, which is particularly effective when mounting a power amplifier or the like which generates a large amount of heat. Is.

【0053】(第5の実施の形態)本発明の第5の実施
の形態に係るアレイアンテナ(2次実装体)を図10に
示す。マザーボード30は積層誘電体基板で構成され、
少なくともマザーボード第1層33及びこのマザーボー
ド第1層33の下層のマザーボード第2層34を有す
る。マザーボード第1層33の上には、第1層ボード配
線221,222が配置されている。第1層ボード配線
221,222は、電源供給線である。更に、マザーボ
ード第1層33の表面には複数のパッチアンテナ素子3
01,302,・・・・・,304,・・・・・が配列されてい
る。例えば、25GHzとすれば、半波長の6mmのピ
ッチで、複数のパッチアンテナ素子301,302,・・
・・・,304,・・・・・が配列されている。
(Fifth Embodiment) FIG. 10 shows an array antenna (secondary mounting body) according to a fifth embodiment of the present invention. The mother board 30 is composed of a laminated dielectric substrate,
It has at least the motherboard first layer 33 and the motherboard second layer 34 below the motherboard first layer 33. First layer board wirings 221 and 222 are arranged on the mother board first layer 33. The first layer board wirings 221 and 222 are power supply lines. Further, a plurality of patch antenna elements 3 are provided on the surface of the mother board first layer 33.
01, 302, ..., 304 ,. For example, at 25 GHz, a plurality of patch antenna elements 301, 302, ...
..., 304, ... are arranged.

【0054】マザーボード第1層33とマザーボード第
2層34との間には、複数のパッチアンテナ素子30
1,302,・・・・・,304,・・・・への給電ラインとな
る複数の第2層ボード配線201,202,・・・・・,2
04,・・・・・が埋め込まれている。第2層ボード配線2
01,202,・・・・・,204,・・・・・は、6mmのピッ
チで互いに平行に走行している。図11に示す図10の
X−X方向から見た断面図に明らかなように、マザーボ
ード第2層34の下にはグランドプレート35が全面に
形成されている。したがって、マザーボード第2層34
を誘電体層とし、第2層ボード配線201,202,・・
・・・,204,・・・・・とグランドプレート35との間に、
それぞれの第2層ボード配線201,202,・・・・・,
204,・・・・・をRF信号線とするマイクロストリップ
線路が構成されている。
A plurality of patch antenna elements 30 are provided between the mother board first layer 33 and the mother board second layer 34.
, 302, ..., Plural second layer board wirings 201, 202 ,.
04, ... are embedded. Second layer board wiring 2
01, 202, ..., 204, ... run parallel to each other at a pitch of 6 mm. As is apparent from the cross-sectional view of FIG. 10 taken along the line XX in FIG. 10, a ground plate 35 is formed on the entire surface below the mother board second layer 34. Therefore, the motherboard second layer 34
As a dielectric layer, and the second layer board wiring 201, 202, ...
..., 204, ... and the ground plate 35,
Each second layer board wiring 201, 202, ...
A microstrip line having the RF signal lines 204, ... Is constructed.

【0055】更に、マザーボード第1層33とマザーボ
ード第2層34との間には、複数の第2層ボード配線2
01,202,・・・・・,204,・・・・・のそれぞれの延長
方向に、複数の第2層ボード配線211,212,・・・・
・,214,・・・・・が埋め込まれいる。複数の第2層ボー
ド配線211,212,・・・・・,214,・・・・は、第2
層ボード配線201,202,・・・・・,204,・・・・・と
同様に、6mmのピッチで互いに平行に走行している。
そして、マザーボード第2層34を誘電体層とし、第2
層ボード配線211,212,・・・・・,214,・・・・・・
とグランドプレート35との間に、それぞれの第2層ボ
ード配線211,212,・・・・・,214,・・・・・をRF
信号線とするマイクロストリップ線路が構成されてい
る。
Further, a plurality of second layer board wirings 2 are provided between the mother board first layer 33 and the mother board second layer 34.
, 202, ..., 204, ... In the respective extension directions of the plurality of second layer board wirings 211, 212 ,.
., 214, ... Are embedded. The plurality of second layer board wirings 211, 212, ..., 214, ...
Like the layer board wirings 201, 202, ..., 204, ..., They run parallel to each other at a pitch of 6 mm.
The mother board second layer 34 is used as a dielectric layer, and the second
Layer board wiring 211, 212, ..., 214, ...
Between the second layer board wirings 211, 212, ..., 214 ,.
A microstrip line that serves as a signal line is configured.

【0056】図10に示すように、マザーボード第1層
33には、複数のモジュール基板101,102,・・・・
・,104,・・・・・を複数個配列可能なサイズの開口が空
いている。そして、この開口に複数のモジュール基板1
01,102,・・・・・,104,・・・・・が収納されてい
る。複数のモジュール基板101,102,・・・・・,1
04,・・・・・は、6mmのピッチで等間隔に1次元方向
に配列されている。図11の断面図では図示を省略して
いるが、第5の実施の形態では、第2の実施の形態と同
様に、複数の半導体チップ1を、複数のモジュール基板
101,102,・・・・・,104,・・・・・にそれぞれフリ
ップチップ実装している。そして、図11に示すよう
に、RF 信号線202、212に対しては、ボール状
電極601,602を用いて電気的接続を実現してい
る。一方、電力供給は、ボンディングワイヤ401,4
11を介して、モジュール基板102の裏面配線と第1
層ボード配線221,222とが接続されている。図1
1の断面図に現れていないが、他のモジュール基板10
1,103,104,・・・・・等についても同様であるこ
とは勿論である。即ち、第1層ボード配線221,22
2にはそれぞれ分岐を有し、分岐の先端部がボンディン
グパッドを構成している。そして、モジュール基板10
1,103,104,・・・・・と第1層ボード配線221
とは、ボンディングワイヤ411,413,414,・・
・・・を介して接続され、モジュール基板101,10
3,104,・・・・・と第1層ボード配線222とは、ボ
ンディングワイヤ401,403,404,・・・・・を介
して接続される。
As shown in FIG. 10, a plurality of module boards 101, 102, ...
There is an opening of a size that allows a plurality of, ..., 104 to be arranged. Then, a plurality of module substrates 1 are provided in this opening.
01, 102, ..., 104 ,. Multiple module boards 101, 102, ..., 1
04, ... Are arranged in a one-dimensional direction at equal intervals with a pitch of 6 mm. Although not shown in the cross-sectional view of FIG. 11, in the fifth embodiment, the plurality of semiconductor chips 1 are arranged in the plurality of module substrates 101, 102, ... As in the second embodiment. .., 104, .. are flip chip mounted. Then, as shown in FIG. 11, ball-shaped electrodes 601 and 602 are used to realize electrical connection to the RF signal lines 202 and 212. On the other hand, power is supplied to the bonding wires 401, 4
1 through 11 and the backside wiring of the module substrate 102.
The layer board wirings 221 and 222 are connected to each other. Figure 1
Although not shown in the sectional view of FIG. 1, another module substrate 10
Of course, the same applies to 1, 103, 104 ,. That is, the first layer board wirings 221 and 22
Each of the two has a branch, and the tip of the branch constitutes a bonding pad. Then, the module substrate 10
1, 103, 104, ... and the first layer board wiring 221
And the bonding wires 411, 413, 414, ...
Are connected through the module substrates 101, 10
, And the first layer board wiring 222 are connected via bonding wires 401, 403, 404 ,.

【0057】本発明の第5の実施の形態に係るアレイア
ンテナによれば、パッチアンテナ素子301,302,
・・・・・,304,・・・・・とモジュール基板101,10
2,・・・・・,104,・・・・・の間の伝送線路長を短く出来
るため損失が低減できる。したがって、アレイアンテナ
全体の面積も小さくなる。
According to the array antenna of the fifth embodiment of the present invention, the patch antenna elements 301, 302,
..., 304, ... and module boards 101, 10
Since the transmission line length between 2, ..., 104 ,. Therefore, the area of the entire array antenna is also reduced.

【0058】上記のように、本発明は第1〜第5の実施
の形態によって記載したが、この開示の一部をなす論述
及び図面はこの発明を限定するものであると理解すべき
ではない。この開示から当業者には様々な代替実施の形
態、実施例及び運用技術が明らかとなろう。本発明は第
1〜第5の実施の形態において、第1誘電体層33及び
第2誘電体層34に着目して説明したが、本発明の実施
の形態に係る回路基板は、2層基板に限られるものでは
ない。例えば、第2誘電体層34の下に、更に、第3誘
電体層、第4誘電体層、第5誘電体層、・・・・等を備えて
も良い。更に、第1誘電体層33の上に、第1誘電体層
33の開口部よりもさらに大きな第2開口部を有する他
の誘電体層を備えても良い。また、第2誘電体層34と
第3誘電体層との間、第3誘電体層と第4誘電体層との
間等にそれぞれ埋め込み配線層を形成しても良い。
As described above, the present invention has been described by the first to fifth embodiments, but it should not be understood that the description and drawings forming a part of this disclosure limit the present invention. . From this disclosure, various alternative embodiments, examples and operational techniques will be apparent to those skilled in the art. Although the present invention has been described by focusing on the first dielectric layer 33 and the second dielectric layer 34 in the first to fifth embodiments, the circuit board according to the embodiment of the present invention is a two-layer board. It is not limited to. For example, a third dielectric layer, a fourth dielectric layer, a fifth dielectric layer, ... May be further provided under the second dielectric layer 34. Further, another dielectric layer having a second opening larger than the opening of the first dielectric layer 33 may be provided on the first dielectric layer 33. Further, embedded wiring layers may be formed between the second dielectric layer 34 and the third dielectric layer, between the third dielectric layer and the fourth dielectric layer, and the like.

【0059】このように、本発明はここでは記載してい
ない様々な実施の形態等を含むことは勿論である。した
がって、本発明の技術的範囲は上記の説明から妥当な特
許請求の範囲に係る発明特定事項によってのみ定められ
るものである。
As described above, it goes without saying that the present invention includes various embodiments not described here. Therefore, the technical scope of the present invention is defined only by the matters specifying the invention according to the scope of claims appropriate from the above description.

【0060】[0060]

【発明の効果】本発明によれば、マザーボードに形成す
るスルーホールの数を低減でき、モジュールをより狭い
間隔で配列することが可能な高周波実装体を提供するこ
とが出来る。
According to the present invention, it is possible to provide a high frequency mounting body in which the number of through holes formed in a mother board can be reduced and modules can be arranged at narrower intervals.

【図面の簡単な説明】[Brief description of drawings]

【図1】図1(a)は、本発明の第1の実施の形態に係
る高周波モジュール(1次実装体)の第1表面の平面図
で、図1(b)は、第2表面の平面図である。
FIG. 1 (a) is a plan view of a first surface of a high-frequency module (primary mounting body) according to a first embodiment of the present invention, and FIG. 1 (b) shows a second surface of the same. It is a top view.

【図2】本発明の第1の実施の形態に係る高周波モジュ
ール(1次実装体)の断面図である。
FIG. 2 is a cross-sectional view of a high frequency module (primary mounting body) according to the first embodiment of the present invention.

【図3】本発明の第1の実施の形態に係る高周波モジュ
ール(1次実装体)を実装した高周波実装体(2次実装
体)の構造を示す断面図である。
FIG. 3 is a cross-sectional view showing the structure of a high-frequency package (secondary package) on which the high-frequency module (primary package) according to the first embodiment of the invention is mounted.

【図4】図4(a)は、本発明の第2の実施の形態に係
る高周波モジュール(1次実装体)の断面図で、図4
(b)は、この高周波モジュール(1次実装体)を実装
した高周波実装体(2次実装体)の構造を示す断面図で
ある。
4A is a cross-sectional view of a high frequency module (primary mounting body) according to a second embodiment of the present invention, and FIG.
(B) is a cross-sectional view showing a structure of a high-frequency package (secondary package) on which the high-frequency module (primary package) is mounted.

【図5】図5(a)は、本発明の第3の実施の形態に係
る高周波モジュール(1次実装体)の第1表面の平面図
で、図5(b)は、第2表面の平面図である。
FIG. 5 (a) is a plan view of a first surface of a high-frequency module (primary mounting body) according to a third embodiment of the present invention, and FIG. 5 (b) shows a second surface of the same. It is a top view.

【図6】本発明の第3の実施の形態に係る高周波モジュ
ール(1次実装体)の断面図で、図6(b)は、この高
周波モジュール(1次実装体)を実装した高周波実装体
(2次実装体)の構造を示す断面図である。
FIG. 6 is a cross-sectional view of a high-frequency module (primary mounting body) according to a third embodiment of the present invention, and FIG. 6 (b) shows a high-frequency mounting body on which the high-frequency module (primary mounting body) is mounted. It is sectional drawing which shows the structure of (secondary mounting body).

【図7】図7(a)は、本発明の第4の実施の形態に係
る高周波モジュール(1次実装体)の第1表面の平面図
で、図7(b)は、第2表面の平面図である。
FIG. 7 (a) is a plan view of a first surface of a high-frequency module (primary mounting body) according to a fourth embodiment of the present invention, and FIG. 7 (b) shows a second surface of the same. It is a top view.

【図8】本発明の第4の実施の形態に係る高周波モジュ
ール(1次実装体)の断面図である。
FIG. 8 is a cross-sectional view of a high frequency module (primary mounting body) according to a fourth embodiment of the present invention.

【図9】本発明の第4の実施の形態に係る高周波モジュ
ール(1次実装体)を実装した高周波実装体(2次実装
体)の構造を示す断面図である。
FIG. 9 is a cross-sectional view showing the structure of a high-frequency package (secondary mount) on which a high-frequency module (primary mount) according to a fourth embodiment of the present invention is mounted.

【図10】本発明の第5の実施の形態に係るアレイアン
テナの平面図である。
FIG. 10 is a plan view of an array antenna according to a fifth embodiment of the present invention.

【図11】図10のX−X方向から見た断面図である。11 is a cross-sectional view as seen from the XX direction in FIG.

【図12】従来例に係る高周波モジュール(1次実装
体)を実装した高周波実装体(2次実装体)の構造を示
す断面図である。
FIG. 12 is a cross-sectional view showing a structure of a high frequency mounting body (secondary mounting body) on which a high frequency module (primary mounting body) according to a conventional example is mounted.

【符号の説明】[Explanation of symbols]

1 半導体チップ 2,101,102,・・・・・,104 モジュール基板 3a,3b,・・・・・,3h 表面配線(第1表面配線) 4a,4b,・・・・・,4h スルーホール接続配線(第
1表面配線) 5a,5b,・・・・・,5h スルーホール 6a,6b,・・・・・,6l ボール状電極(バルク状電
極) 7a,7b,・・・・・,7p ボンディングパッド 8a,8b,・・・・・,8p ボンディングワイヤ(チッ
プ側接続部材) 9a,9b,・・・・・,9h 裏面配線(第2表面配線) 10a,・・・・・,10i スタッドバンプ(チップ側接
続部材) 11 裏面電極 12 金スズ半田(若しくは銀ペースト等) 13 封止樹脂 21a,21b,21c,21d チップ部品 30 マザーボード(回路基板) 31e,・・・・・,31f,221,222 第1層ボー
ド配線 32a,・・・・・,32g,201〜204,211〜2
14 第2層ボード配線 33 マザーボード第1層(第1誘電体層) 34 マザーボード第2層(第2誘電体層) 35e〜35f,401〜404,411〜414
ボンディングワイヤ(ボード側接続部材) 41 放熱板 55a,55b,・・・・・,55h 層間接続部(スルー
ホール内壁メタル) 301,302,・・・・・,304 パッチアンテナ素子
1 Semiconductor chip 2, 101, 102, ..., 104 Module substrate 3a, 3b, .., 3h Surface wiring (first surface wiring) 4a, 4b, .., 4h Through hole Connection wiring (first surface wiring) 5a, 5b, ..., 5h Through holes 6a, 6b, ..., 6l Ball-shaped electrodes (bulk-shaped electrodes) 7a, 7b, ..., 7p Bonding pads 8a, 8b, ..., 8p Bonding wires (chip side connecting members) 9a, 9b, .., 9h Backside wiring (second surface wiring) 10a, .. Stud bump (chip side connecting member) 11 Back surface electrode 12 Gold tin solder (or silver paste etc.) 13 Encapsulating resin 21a, 21b, 21c, 21d Chip component 30 Mother board (circuit board) 31e, ... 31f, 221 and 222 first layer board line 32a, ·····, 32g, 201~204,211~2
14 Second Layer Board Wiring 33 Motherboard First Layer (First Dielectric Layer) 34 Motherboard Second Layer (Second Dielectric Layer) 35e to 35f, 401 to 404, 411 to 414
Bonding wire (board-side connecting member) 41 Heat sinks 55a, 55b, ..., 55h Interlayer connection part (through-hole inner wall metal) 301, 302, ..., 304 Patch antenna element

Claims (6)

【特許請求の範囲】[Claims] 【請求項1】 表面に第1層ボード配線を有し且つ表面
から裏面へ貫通した開口部を有する第1誘電体層と、前
記開口部に一部が露出する第2層ボード配線を表面に有
し、該第2層ボード配線の他の一部を埋め込んで前記第
1誘電体層の裏面に接した第2誘電体層とを備える回路
基板と、 第1主表面及び該第1主表面に対向した第2主表面とを
有し、該第2主表面を前記第2誘電体層の表面に向け、
前記第1誘電体層の前記開口部に収納されたモジュール
基板と、 前記第1主表面に配置された第1表面配線と、 前記第2主表面に配置された第2表面配線と、 前記モジュール基板の内部を貫通するスルーホールを介
し、前記第1及び第2表面配線を互いに接続する層間接
続部と、 前記第2表面配線と前記第2層ボード配線とを電気的に
接続するバルク状電極と,前記第1表面配線と前記第1
層ボード配線とを電気的に接続する線若しくは帯状のボ
ード側接続部材と,前記第1主表面に搭載された半導体
チップと、 該半導体チップに搭載されている半導体素子と前記第1
表面配線とを接続するチップ側接続部材とを含むことを
特徴とする高周波実装体。
1. A first dielectric layer having a first-layer board wiring on the front surface and having an opening penetrating from the front surface to the back surface, and a second-layer board wiring partially exposed at the opening portion on the front surface. A circuit board having a second dielectric layer having a second dielectric layer in contact with the back surface of the first dielectric layer, the second dielectric layer being in contact with the back surface of the first dielectric layer, the first main surface and the first main surface And a second main surface facing the second main surface, and directing the second main surface toward the surface of the second dielectric layer,
A module substrate housed in the opening of the first dielectric layer; a first surface wiring arranged on the first main surface; a second surface wiring arranged on the second main surface; An interlayer connecting portion that connects the first and second surface wirings to each other through a through hole that penetrates the inside of the substrate, and a bulk electrode that electrically connects the second surface wiring and the second layer board wiring. And the first surface wiring and the first
A line-shaped or strip-shaped board-side connection member for electrically connecting the layer board wiring, a semiconductor chip mounted on the first main surface, a semiconductor element mounted on the semiconductor chip, and the first
A high-frequency package, comprising: a chip-side connecting member for connecting to surface wiring.
【請求項2】 表面に第1層ボード配線を有し且つ表面
から裏面へ貫通した開口部を有する第1誘電体層と、前
記開口部に一部が露出する第2層ボード配線を表面に有
し、該第2層ボード配線の他の一部を埋め込んで前記第
1誘電体層の裏面に接した第2誘電体層とを備える回路
基板と、 第1主表面及び該第1主表面に対向した第2主表面とを
有し、該第1主表面を前記第2誘電体層の表面に向け、
前記第1誘電体層の前記開口部に収納されたモジュール
基板と、 前記第1主表面に配置された第1表面配線と、 前記第2主表面に配置された第2表面配線と、 前記モジュール基板の内部を貫通するスルーホールを介
し、前記第1及び第2表面配線を互いに接続する層間接
続部と、 前記第1表面配線と前記第2層ボード配線とを電気的に
接続するバルク状電極と,前記第2表面配線と前記第1
層ボード配線とを電気的に接続する線若しくは帯状のボ
ード側接続部材と,前記第1主表面に搭載された半導体
チップと、 該半導体チップに搭載されている半導体素子と前記第1
表面配線とを接続するチップ側接続部材とを含むことを
特徴とする高周波実装体。
2. A first dielectric layer having a first layer board wiring on the front surface and having an opening penetrating from the front surface to the back surface, and a second layer board wiring partially exposed in the opening portion on the surface. A circuit board having a second dielectric layer having a second dielectric layer in contact with the back surface of the first dielectric layer, the second dielectric layer being in contact with the back surface of the first dielectric layer, the first main surface and the first main surface And a second main surface facing the first main surface toward the surface of the second dielectric layer,
A module substrate housed in the opening of the first dielectric layer; a first surface wiring arranged on the first main surface; a second surface wiring arranged on the second main surface; An interlayer connecting portion that connects the first and second surface wirings to each other through a through hole that penetrates the inside of the substrate, and a bulk electrode that electrically connects the first surface wiring and the second layer board wiring. And the second surface wiring and the first
A line-shaped or strip-shaped board-side connection member for electrically connecting the layer board wiring, a semiconductor chip mounted on the first main surface, a semiconductor element mounted on the semiconductor chip, and the first
A high-frequency package, comprising: a chip-side connecting member for connecting to surface wiring.
【請求項3】 前記第2層ボード配線は、高周波信号線
であることを特徴とする請求項1又は2に記載の高周波
実装体。
3. The high frequency package according to claim 1, wherein the second layer board wiring is a high frequency signal line.
【請求項4】 前記第1誘電体層の表面若しくは前記第
1誘電体層と前記第21誘電体層の間に高周波回路部品
を更に有することを特徴とする請求項1〜3のいずれか
1項に記載の高周波実装体。
4. The high frequency circuit component according to claim 1, further comprising a high-frequency circuit component between the surface of the first dielectric layer or between the first dielectric layer and the 21st dielectric layer. The high-frequency package according to item.
【請求項5】 表面に第1層ボード配線を有し且つ表面
から裏面へ貫通した開口部を有する第1誘電体層と、前
記開口部に一部が露出する第2層ボード配線を表面に有
し、該第2層ボード配線の他の一部を埋め込んで前記第
1誘電体層の裏面に接した第2誘電体層とを備える回路
基板を用意する工程と、 第1主表面に第1表面配線を、第2主表面に第2表面配
線を形成し、スルーホールを介し前記第1及び第2表面
配線を互いに接続する層間接続部を有するモジュール基
板を用意する工程と、 前記第1主表面に半導体チップを搭載し、該半導体チッ
プに搭載されている半導体素子と前記第1表面配線とを
チップ側接続部材で接続する工程と、 前記第2層ボード配線にバルク状電極を搭載する工程
と、 該バルク状電極に前記第2表面配線を接続しつつ、前記
開口部に前記モジュール基板を収納し固定する工程と、 前記第1表面配線と前記第1層ボード配線とを電気的に
接続する工程とを含むことを特徴とする高周波実装体の
実装方法。
5. A first dielectric layer having a first-layer board wiring on the front surface and having an opening penetrating from the front surface to the back surface, and a second-layer board wiring partially exposed at the opening portion on the front surface. Preparing a circuit board having a second dielectric layer in contact with the back surface of the first dielectric layer by embedding another part of the second layer board wiring, and A step of preparing a module substrate having a first surface wiring, a second surface wiring formed on a second main surface, and an interlayer connecting portion connecting the first and second surface wirings to each other through a through hole; Mounting a semiconductor chip on the main surface and connecting a semiconductor element mounted on the semiconductor chip and the first surface wiring with a chip side connecting member; and mounting a bulk electrode on the second layer board wiring. And a step of connecting the second surface wiring to the bulk electrode. While including and fixing the module substrate in the opening, and a step of electrically connecting the first surface wiring and the first layer board wiring, How to implement.
【請求項6】 表面に第1層ボード配線を有し且つ表面
から裏面へ貫通した開口部を有する第1誘電体層と、前
記開口部に一部が露出する第2層ボード配線を表面に有
し、該第2層ボード配線の他の一部を埋め込んで前記第
1誘電体層の裏面に接した第2誘電体層とを備える回路
基板を用意する工程と、 第1主表面に第1表面配線を、第2主表面に第2表面配
線を形成し、スルーホールを介し前記第1及び第2表面
配線を互いに接続する層間接続部を有するモジュール基
板を用意する工程と、 前記第1主表面に半導体チップを搭載し、該半導体チッ
プに搭載されている半導体素子と前記第1表面配線の第
1の端部とをチップ側接続部材で接続する工程と、 前記第2層ボード配線にバルク状電極を搭載する工程
と、 該バルク状電極に前記第1表面配線の第2の端部を接続
しつつ、前記開口部に前記モジュール基板を収納し固定
する工程と、 前記第2表面配線と前記第1層ボード配線とを電気的に
接続する工程とを含むことを特徴とする高周波実装体の
実装方法。
6. A first dielectric layer having a first layer board wiring on the front surface and having an opening penetrating from the front surface to the back surface, and a second layer board wiring partially exposed at the opening portion on the surface. Preparing a circuit board having a second dielectric layer in contact with the back surface of the first dielectric layer by embedding another part of the second layer board wiring, and A step of preparing a module substrate having a first surface wiring, a second surface wiring formed on a second main surface, and an interlayer connecting portion connecting the first and second surface wirings to each other through a through hole; A step of mounting a semiconductor chip on the main surface and connecting the semiconductor element mounted on the semiconductor chip and the first end of the first surface wiring with a chip side connecting member; A step of mounting a bulk electrode, and the first electrode on the bulk electrode. A step of housing and fixing the module substrate in the opening while connecting the second end of the surface wiring, and a step of electrically connecting the second surface wiring and the first layer board wiring. A method for mounting a high-frequency mounting body, which includes:
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Cited By (1)

* Cited by examiner, † Cited by third party
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JP2008205123A (en) * 2007-02-19 2008-09-04 Fujikura Ltd Wiring board with built-in electronic component, and mounting component of the same

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