JP2003100994A - Ferroelectric memory and its manufacturing method - Google Patents

Ferroelectric memory and its manufacturing method

Info

Publication number
JP2003100994A
JP2003100994A JP2001297955A JP2001297955A JP2003100994A JP 2003100994 A JP2003100994 A JP 2003100994A JP 2001297955 A JP2001297955 A JP 2001297955A JP 2001297955 A JP2001297955 A JP 2001297955A JP 2003100994 A JP2003100994 A JP 2003100994A
Authority
JP
Japan
Prior art keywords
film
ferroelectric memory
ferroelectric
diffusion preventing
interlayer film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2001297955A
Other languages
Japanese (ja)
Inventor
Takao Kanehara
隆雄 金原
Yasushi Igarashi
泰史 五十嵐
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
Priority to JP2001297955A priority Critical patent/JP2003100994A/en
Publication of JP2003100994A publication Critical patent/JP2003100994A/en
Pending legal-status Critical Current

Links

Abstract

PROBLEM TO BE SOLVED: To provide a ferroelectric memory having sufficient memory characteristics by protecting a ferroelectric capacitor against moisture generated during a manufacturing process, and to provide a ferroelectric memory which reduces effects of hydrogen generated in the case of forming a passivation film and a method for manufacturing the same. SOLUTION: The ferroelectric memory comprises a semiconductor substrate 1, a ferroelectric capacitor 7 formed on the substrate 1, a first interlayer film 3 including the capacitor 7, and metal wiring 1M penetrating the film 3. The memory further comprises a moisture diffusion preventive film 4 formed on the film 3. The method for manufacturing the ferroelectric memory comprises a step of forming the moisture diffusion preventive film formed on at least the first interlayer film.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【発明の属する技術分野】本発明は、強誘電体メモリお
よびその製造方法に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a ferroelectric memory and a method of manufacturing the same.

【0002】[0002]

【従来の技術】強誘電体メモリは、次世代の不揮発性メ
モリとして注目を集めており、各研究機関で活発に研究
開発が進められている。従来の強誘電体メモリとして
は、図3に示すような構成が知られており、以下のよう
にして作製される。まず、Si基板31上にトランジス
タ32および強誘電体キャパシタ33を設け、第1層間
膜34であるSiO2膜をCVD法により形成する。熱
処理により第1層間膜34中の水分を除去した後、トラ
ンジスタ32および強誘電体キャパシタ33との接続の
ためのコンタクトホール35C、36Cを形成する。ト
ランジスタ32および強誘電体キャパシタ33用の配線
37Mをスッパッタリング法により形成した後、所望の
パターンにエッチング加工する。第2層間膜38として
SiO2膜をCVD法により形成し、周辺回路と強誘電
体メモリセルとの接続を行うために配線37M上にコン
タクトホール39を形成する。スパッタリング法により
配線40Mを形成した後、所望のパターンに形成する。
最後に保護膜としてパッシベーション膜40を形成す
る。
2. Description of the Related Art Ferroelectric memories have been attracting attention as next-generation non-volatile memories, and research and development are being actively pursued in each research institute. As a conventional ferroelectric memory, a configuration as shown in FIG. 3 is known, and is manufactured as follows. First, the transistor 32 and the ferroelectric capacitor 33 are provided on the Si substrate 31, and the SiO 2 film which is the first interlayer film 34 is formed by the CVD method. After removing water in the first interlayer film 34 by heat treatment, contact holes 35C and 36C for connection with the transistor 32 and the ferroelectric capacitor 33 are formed. After the wiring 37M for the transistor 32 and the ferroelectric capacitor 33 is formed by the spattering method, it is etched into a desired pattern. A SiO 2 film is formed as the second interlayer film 38 by the CVD method, and a contact hole 39 is formed on the wiring 37M for connecting the peripheral circuit and the ferroelectric memory cell. After the wiring 40M is formed by the sputtering method, it is formed into a desired pattern.
Finally, a passivation film 40 is formed as a protective film.

【0003】しかし、上記のように強誘電体メモリを作
製する場合、配線37M形成以降のプロセスにより生じ
る水分(洗浄工程で発生する吸着水および第2層間膜3
8に含まれる構造水)が除去されていないことや、プロ
セス中に発生する水素のために十分なメモリ特性を得る
ことができないという問題があった。また、配線37M
の耐熱性が低いことや強誘電体キャパシタへの影響から
還元雰囲気(例えば、H2雰囲気)での処理ができない
こと等の点から、水分対策のためのプロセスを新たに設
けることが困難であるという問題点もあった。
However, when the ferroelectric memory is manufactured as described above, moisture (adsorbed water generated in the cleaning step and the second interlayer film 3) generated in the process after the formation of the wiring 37M is performed.
(Structure water contained in No. 8) was not removed, and there was a problem that sufficient memory characteristics could not be obtained due to hydrogen generated during the process. Also, wiring 37M
It is difficult to newly provide a process for preventing moisture from the point that it cannot be processed in a reducing atmosphere (for example, H 2 atmosphere) due to its low heat resistance and influence on the ferroelectric capacitor. There was also a problem.

【0004】[0004]

【発明が解決しようとする課題】以上から、本発明は、
製造工程中に発生する水分から強誘電体キャパシタを保
護し、十分なメモリ特性を有する強誘電体メモリおよび
その製造方法を提供することを目的とする。また、パッ
シベーション膜を形成する際に発生する水素による影響
を低減させる強誘電体メモリおよびその製造方法を提供
することを目的とする。
From the above, the present invention is
An object of the present invention is to provide a ferroelectric memory having a sufficient memory characteristic, which protects the ferroelectric capacitor from moisture generated during the manufacturing process, and a manufacturing method thereof. It is another object of the present invention to provide a ferroelectric memory and a method for manufacturing the same which can reduce the influence of hydrogen generated when forming a passivation film.

【0005】[0005]

【課題を解決するための手段】上記課題を解決すべく鋭
意研究の結果、本発明者らは、以下に示す本発明により
当該課題を解決できることを見出し、本発明に想到し
た。すなわち、本発明は、 <1> 半導体基板と、その上に形成された強誘電体キ
ャパシタと、該強誘電体キャパシタを内包する第1層間
膜と、該第1層間膜を挿通するメタル配線と、を有する
強誘電体メモリであって、前記第1層間膜上に、水分拡
散防止膜が形成されていることを特徴とする強誘電体メ
モリである。 <2> 前記メタル配線の一部が、前記第1層間膜上で
パターニングされており、前記水分拡散防止膜が、パタ
ーニングされた前記メタル配線を内包していることを特
徴とする<1>に記載の強誘電体メモリである。 <3> 前記水分拡散防止膜が、Si34またはSiO
Nからなることを特徴とする<1>または<2>に記載
の強誘電体メモリである。 <4> 前記水分拡散防止膜が、反応性スパッタリング
により形成されたことを特徴とする<1>〜<3>のい
ずれかに記載の強誘電体メモリである。 <5>前記水分拡散防止膜の上下の少なくともいずれか
に、水素拡散防止膜が形成されていることを特徴とする
<1>〜<4>のいずれかに記載の強誘電体メモリであ
る。 <6> <1>〜<5>のいずれかに記載の強誘電体メ
モリが、少なくともプレーナ型およびスタック型のいず
れかであることを特徴とする強誘電体メモリである。 <7> <1>〜<6>のいずれかに記載の強誘電体メ
モリを製造する方法であって、少なくとも第1層間膜上
に、水分拡散防止膜を形成する工程を有することを特徴
とする強誘電体メモリの製造方法である
As a result of intensive research to solve the above problems, the present inventors have found that the problems can be solved by the present invention described below, and have conceived the present invention. That is, the present invention <1> a semiconductor substrate, a ferroelectric capacitor formed on the semiconductor substrate, a first interlayer film including the ferroelectric capacitor, and a metal wiring penetrating the first interlayer film. And a moisture diffusion prevention film is formed on the first interlayer film. <2> A part of the metal wiring is patterned on the first interlayer film, and the water diffusion preventing film includes the patterned metal wiring in <1>. The ferroelectric memory described. <3> The water diffusion preventing film is Si 3 N 4 or SiO
The ferroelectric memory according to <1> or <2>, which is made of N. <4> The ferroelectric memory according to any one of <1> to <3>, wherein the water diffusion preventing film is formed by reactive sputtering. <5> The ferroelectric memory according to any one of <1> to <4>, wherein a hydrogen diffusion preventing film is formed on at least one of the upper and lower sides of the water diffusion preventing film. <6> A ferroelectric memory according to any one of <1> to <5>, wherein the ferroelectric memory is at least one of a planar type and a stack type. <7> A method for manufacturing the ferroelectric memory according to any one of <1> to <6>, which includes a step of forming a moisture diffusion preventing film on at least the first interlayer film. Is a method of manufacturing a ferroelectric memory

【0006】[0006]

【発明の実施の形態】<強誘電体メモリ>本発明の強誘
電体メモリは、半導体基板と、その上に形成された強誘
電体キャパシタと、該強誘電体キャパシタを内包する第
1層間膜と、該第1層間膜を挿通するメタル配線と、を
有し、前記第1層間膜上に、水分拡散防止膜が形成され
ている。以下、図1および図2に示す例を参照しなが
ら、本発明の強誘電体メモリについて説明する。
BEST MODE FOR CARRYING OUT THE INVENTION <Ferroelectric Memory> A ferroelectric memory according to the present invention comprises a semiconductor substrate, a ferroelectric capacitor formed on the semiconductor substrate, and a first interlayer film including the ferroelectric capacitor. And a metal wiring penetrating the first interlayer film, and a water diffusion preventing film is formed on the first interlayer film. The ferroelectric memory of the present invention will be described below with reference to the examples shown in FIGS.

【0007】図1に示す強誘電体メモリは、半導体基板
1と、その上に形成された第1層間膜3、第2層間膜5
およびパッシベーション膜6とからなり、第1層間膜3
と第2層間膜5との間には、水分拡散防止膜4が形成さ
れている。また、半導体基板1上にはトランジスタ2が
設けられ、第1層間膜3には強誘電体キャパシタ7が設
けられており、それぞれを電気的に接続するためのメタ
ル配線1Mおよび2Mがコンタクトホール3a、3b、
THを通りながら、各層間膜を挿通するように設けられ
ている。
The ferroelectric memory shown in FIG. 1 includes a semiconductor substrate 1, a first interlayer film 3 and a second interlayer film 5 formed thereon.
And the passivation film 6, and the first interlayer film 3
The water diffusion preventing film 4 is formed between the second interlayer film 5 and the second interlayer film 5. Further, a transistor 2 is provided on the semiconductor substrate 1, and a ferroelectric capacitor 7 is provided on the first interlayer film 3, and metal wirings 1M and 2M for electrically connecting them are provided in the contact holes 3a. 3b,
It is provided so as to pass through each interlayer film while passing through TH.

【0008】水分拡散防止膜4を第1層間膜3上に設け
ることにより、パッシベーション膜6の形成等、製造工
程中に発生する水分が第1層間膜3に設けられた強誘電
体キャパシタ7等へ拡散することを有効に防ぐことが可
能で、その結果、十分なメモリ特性を有する強誘電体メ
モリとすることができる。水分拡散防止膜4は、強誘電
体キャパシタ7等を水分の影響から有効に防止するた
め、第1層間膜3上に形成されることを必須とし、特
に、パターニングされたメタル配線1Mを含むようにし
て形成することが好ましく、その厚さは、40〜160
nmとすることが好ましく、100〜120nmとする
ことがより好ましい。40〜160nmとすることで、
第2層間膜5に含まれる水分や製造工程中に発生する水
分から強誘電体キャパシタ7を保護することができる。
なお、パターニングされたメタル配線とは、平面方向に
広がったメタル配線をいう。
By providing the moisture diffusion preventing film 4 on the first interlayer film 3, the moisture generated during the manufacturing process such as the formation of the passivation film 6 and the like, the ferroelectric capacitor 7 provided on the first interlayer film 3 and the like. It is possible to effectively prevent the diffusion into the ferroelectric memory, resulting in a ferroelectric memory having sufficient memory characteristics. The moisture diffusion prevention film 4 is essential to be formed on the first interlayer film 3 in order to effectively prevent the ferroelectric capacitor 7 and the like from being affected by moisture, and in particular, it includes the patterned metal wiring 1M. Preferably, the thickness is 40 to 160.
nm is preferable, and 100 to 120 nm is more preferable. By setting 40 to 160 nm,
The ferroelectric capacitor 7 can be protected from moisture contained in the second interlayer film 5 and moisture generated during the manufacturing process.
The patterned metal wiring is a metal wiring spread in the plane direction.

【0009】水分拡散防止膜4は、水分等に対する耐食
性や、種々の製造工程における耐熱性等を考慮して、S
34またはSiONから構成されることが好ましい。
また、かかる水分拡散防止膜4は、製造時の水素等影響
をなくすため、水素雰囲気を必要としない反応性スパッ
タリングにより形成されることが好ましい。
The moisture diffusion preventive film 4 is made of S in consideration of corrosion resistance against moisture and the like and heat resistance in various manufacturing processes.
It is preferably composed of i 3 N 4 or SiON.
Further, the moisture diffusion preventing film 4 is preferably formed by reactive sputtering that does not require a hydrogen atmosphere in order to eliminate the influence of hydrogen and the like during manufacturing.

【0010】その他の層や素子等は、従来公知のものを
使用することができる。半導体基板1としては、Si基
板を使用することが可能で、第1層間膜3および第2層
間膜5は、それぞれ、SiO2等の材料を使用すること
ができる。パッシベーション膜6は、窒化珪素(Si3
4)等を使用することができる。また、トランジスタ
2としては、例えば、ソース領域2a、ドレイン領域2
bおよびゲート電極2cからなるMOSトランジスタを
使用することができる。強誘電体キャパシタ7として
は、例えば、Pt等からなる下部電極7aおよび上部電
極7bと、これらの間に設けられるPZT(チタン酸ジ
ルコン酸鉛)等からなる強誘電体薄膜7cと、からなる
構成であることが好ましい。トランジスタ2や強誘電体
キャパシタ7を電気的に接続するためのメタル配線1M
および2Mの材質としては、Al等を使用することが好
ましい。
As other layers, elements, etc., conventionally known ones can be used. A Si substrate can be used as the semiconductor substrate 1, and materials such as SiO 2 can be used for the first interlayer film 3 and the second interlayer film 5, respectively. The passivation film 6 is made of silicon nitride (Si 3
N 4 ) or the like can be used. As the transistor 2, for example, the source region 2a and the drain region 2 are used.
A MOS transistor composed of b and the gate electrode 2c can be used. The ferroelectric capacitor 7 includes, for example, a lower electrode 7a and an upper electrode 7b made of Pt or the like, and a ferroelectric thin film 7c made of PZT (lead zirconate titanate) or the like provided therebetween. Is preferred. Metal wiring 1M for electrically connecting the transistor 2 and the ferroelectric capacitor 7
It is preferable to use Al or the like as the material of 2M.

【0011】また、図2に示すように、水分拡散防止膜
4上に水素拡散防止膜8を形成してもよい。水素拡散防
止膜8を形成することで、パッシベーション膜6を形成
する際に発生する水素による影響を低減させることがで
きる。水素拡散防止膜8は、水分拡散防止膜4の上下の
少なくともいずれかに形成されることが好ましく、その
厚さは、50〜200nmとすることが好ましく、10
0〜170nmとすることがより好ましい。50〜20
0nmとすることで、製造工程中に発生する水素から強
誘電体キャパシタを保護することができる。水素拡散防
止膜8の材質としては、酸化タンタル(Ta25)やア
ルミナ(Al23)等が好ましく、加工性等の観点か
ら、酸化タンタルがより好ましい。なお、図2中、図1
と同じ符号は、図1と同一の層や部材等を示すため、説
明は省略する。
Further, as shown in FIG. 2, a hydrogen diffusion preventing film 8 may be formed on the water diffusion preventing film 4. By forming the hydrogen diffusion prevention film 8, the influence of hydrogen generated when forming the passivation film 6 can be reduced. The hydrogen diffusion prevention film 8 is preferably formed on at least one of the upper and lower sides of the water diffusion prevention film 4, and its thickness is preferably 50 to 200 nm.
More preferably, it is from 0 to 170 nm. 50-20
When the thickness is 0 nm, the ferroelectric capacitor can be protected from hydrogen generated during the manufacturing process. As a material of the hydrogen diffusion preventing film 8, tantalum oxide (Ta 2 O 5 ) or alumina (Al 2 O 3 ) is preferable, and tantalum oxide is more preferable from the viewpoint of workability. In addition, in FIG.
The same reference numerals as those in FIG. 2 indicate the same layers and members as those in FIG.

【0012】以上のような本発明の強誘電体メモリは、
少なくともプレーナ型およびスタック型のいずれかであ
ることが好ましい。
The ferroelectric memory of the present invention as described above is
At least one of the planar type and the stack type is preferable.

【0013】<強誘電体メモリの製造方法>本発明の強
誘電体メモリの製造方法は、少なくとも、水分拡散防止
膜を形成する工程を有する。以下、図1に示す強誘電体
メモリを例に、本発明の強誘電体メモリの製造方法を説
明する。
<Method for Manufacturing Ferroelectric Memory> The method for manufacturing a ferroelectric memory according to the present invention has at least a step of forming a water diffusion preventing film. The method for manufacturing the ferroelectric memory of the present invention will be described below by taking the ferroelectric memory shown in FIG. 1 as an example.

【0014】まず、半導体基板1としてのSi基板上
に、トランジスタ2および強誘電体キャパシタ7を公知
の方法で設けた後、第1層間膜3をCVD法等により形
成する。第1層間膜3を形成後、700〜800℃、1
〜2時間で熱処理を施して第1層間膜3中の水分を除去
した後、トランジスタ2および強誘電体キャパシタ7を
電気的に接続するためのメタル配線1Mを通すためのコ
ンタクトホール3a、3bを形成する。ここで、前記熱
処理を行う際の雰囲気は、還元雰囲気でなければ特に限
定はされないが、強誘電体膜中の酸素欠損を補間する観
点から、酸素雰囲気であることが好ましい。次に、メタ
ル配線1Mを形成する。メタル配線1Mを形成するに
は、まず、密着層のTiNを形成する。続けて配線層の
Alをスパッタリング法により連続形成した後、所望の
パターンにエッチンク加工する。
First, after providing the transistor 2 and the ferroelectric capacitor 7 on the Si substrate as the semiconductor substrate 1 by a known method, the first interlayer film 3 is formed by the CVD method or the like. After forming the first interlayer film 3, 700 to 800 ° C., 1
After heat treatment is performed for up to 2 hours to remove water in the first interlayer film 3, contact holes 3a and 3b for passing the metal wiring 1M for electrically connecting the transistor 2 and the ferroelectric capacitor 7 are formed. Form. Here, the atmosphere for performing the heat treatment is not particularly limited as long as it is not a reducing atmosphere, but from the viewpoint of interpolating oxygen vacancies in the ferroelectric film, the oxygen atmosphere is preferable. Next, the metal wiring 1M is formed. To form the metal wiring 1M, first, TiN of the adhesion layer is formed. Subsequently, Al of the wiring layer is continuously formed by a sputtering method, and then etched into a desired pattern.

【0015】次に、水分の影響を防ぐ効果のある水分拡
散防止膜4を反応性スパッタリング法により形成する
(水分拡散防止膜を形成する工程)。反応性スッパッタ
リング法を適用することで、強誘電体キャパシタの特性
に強い影響を及ぼす水素および窒素をCVD法に比べて
格段に減らした状態で水分拡散防止膜を形成することが
できる。
Next, a water diffusion preventing film 4 having an effect of preventing the influence of water is formed by a reactive sputtering method (step of forming a water diffusion preventing film). By applying the reactive spattering method, the moisture diffusion preventing film can be formed in a state in which hydrogen and nitrogen, which have a strong influence on the characteristics of the ferroelectric capacitor, are significantly reduced as compared with the CVD method.

【0016】ここで、反応性スパッタリングとは、基板
とスパッタターゲットを配置した成膜処理室内に希ガス
を導入して、前記ターゲットを取り付けるスパッタ電極
(カソード)に負の高電圧を印加してプラズマ放電を発
生させ、前記希ガスプラズマによりターゲットをスパッ
タし、同時に活性ガス((N2等))を導入して上記活
性ガスとターゲット材を反応させながら、前記基板上に
金属化合物薄膜を形成する技術である。
Here, the reactive sputtering is a plasma in which a rare gas is introduced into a film forming processing chamber in which a substrate and a sputtering target are arranged and a high negative voltage is applied to a sputtering electrode (cathode) to which the target is attached. A metal compound thin film is formed on the substrate while generating a discharge and sputtering the target with the rare gas plasma, and at the same time introducing an active gas ((N 2 etc.)) to react the active gas with the target material. It is a technology.

【0017】反応性スパッタリング法を適用する際の条
件としては、活性ガスとしての窒素ガス等と、希ガスと
してのアルゴンガス等と、を混合し該窒素の比率が50
%の混合ガス雰囲気とすることが好ましい。また、その
他の条件としては、圧力を0.04〜0.15Pa、R
F電源を1〜3kWとすることが好ましい。
As a condition for applying the reactive sputtering method, a nitrogen gas or the like as an active gas and an argon gas or the like as a rare gas are mixed and the ratio of the nitrogen is 50.
% Mixed gas atmosphere is preferable. As other conditions, the pressure is 0.04 to 0.15 Pa, R
It is preferable to set the F power source to 1 to 3 kW.

【0018】次に、第2層間膜5をCVD法により形成
し、周辺回路と強誘電体メモリセルとの接続を行うため
にメタル配線1M上にコンタクトホールTHを形成す
る。メタル配線1Mの場合と同様に、メタル配線2Mを
スパッタリング法により形成した後、所望のパターンに
形成する。最後にパッシベーション膜6(保護膜)をC
VD法等により形成する。
Next, the second interlayer film 5 is formed by the CVD method, and a contact hole TH is formed on the metal wiring 1M for connecting the peripheral circuit and the ferroelectric memory cell. Similar to the case of the metal wiring 1M, the metal wiring 2M is formed by the sputtering method and then formed into a desired pattern. Finally, the passivation film 6 (protective film) is C
It is formed by the VD method or the like.

【0019】以上のように従来の製造工程に、水分拡散
防止膜を形成する工程を付加するだけで、劣化の少ない
強誘電体メモリを作製することが可能となる。従来のC
VD法によるSi34膜形成条件(基板温度400℃、
SiH4/N2OまたはSiH4/NH3を266〜119
7Pa(2〜9Torr))に比べメタル配線1M上に
低温(200℃程度)で、かつ、強誘電体キャパシタに
悪影響を及ぼす水素および窒素の少ない条件(例えば、
Ar/N2、0.04〜0.15Pa)でSi34膜と
いった水分拡散防止膜を形成することが可能で、該水分
拡散防止膜によってその後の工程中に発生した水分から
強誘電体メモリセルを保護することができる。
As described above, a ferroelectric memory with little deterioration can be manufactured by only adding the step of forming the water diffusion preventing film to the conventional manufacturing steps. Conventional C
Si 3 N 4 film formation conditions by VD method (substrate temperature 400 ° C.,
SiH 4 / N 2 O or SiH 4 / NH 3 is 266-119
Conditions (for example, about 200 ° C.) on the metal wiring 1M at a low temperature compared to 7 Pa (2 to 9 Torr) and with a small amount of hydrogen and nitrogen which adversely affect the ferroelectric capacitor (for example,
It is possible to form a water diffusion preventing film such as a Si 3 N 4 film with Ar / N 2 , 0.04 to 0.15 Pa), and the water diffusion preventing film prevents the water generated in the subsequent steps from forming a ferroelectric substance. The memory cell can be protected.

【0020】また、図2に示す強誘電体メモリは、水素
拡散防止膜を形成する工程を設ける以外は、上記と同様
な方法で作製することができる。以下、水素拡散防止膜
を形成する工程について、説明する。
The ferroelectric memory shown in FIG. 2 can be manufactured by the same method as described above except that the step of forming the hydrogen diffusion preventing film is provided. Hereinafter, the step of forming the hydrogen diffusion preventing film will be described.

【0021】水素拡散防止膜は、既述のように、水分拡
散防止膜の上下のいずれかに形成するが、その形成方法
としては水分拡散防止膜を形成する際の方法と同様に、
反応性スパッタリング法を適用することが好ましい。水
素拡散防止膜を形成する工程を付加することで、水素の
影響を抑制し劣化の少ない強誘電体メモリを作製するこ
とが可能となる。
As described above, the hydrogen diffusion preventing film is formed on either the upper side or the lower side of the water diffusion preventing film, and the forming method thereof is the same as the method for forming the water diffusion preventing film.
It is preferable to apply the reactive sputtering method. By adding the step of forming the hydrogen diffusion preventing film, it is possible to suppress the influence of hydrogen and manufacture a ferroelectric memory with little deterioration.

【0022】以上のように、水分拡散防止膜を形成する
工程に水素拡散防止膜を形成する工程をさらに設けれ
ば、水分拡散防止膜により工程中に発生した水分から強
誘電体キャパシタを保護し、さらに水素拡散防止膜によ
りパッシベーション膜の(CVD法によるSiN膜)形
成工程等で生じる水素からも保護することができる。
As described above, if the step of forming the hydrogen diffusion preventing film is further provided in the step of forming the water diffusion preventing film, the ferroelectric capacitor is protected from the water generated during the process by the water diffusion preventing film. Further, the hydrogen diffusion preventing film can protect the passivation film from hydrogen generated in the step of forming (SiN film by CVD method) and the like.

【0023】層間膜中における水分拡散防止膜、水素拡
散防止膜を設ける位置は、メタル配線直上に限定される
ものではない。水分拡散防止膜を形成することにより、
以降のプロセスに対して水分から、水素拡散防止膜によ
り水素から強誘電体メモリセルを保護する効果が得られ
るものである。
The position where the water diffusion preventing film and the hydrogen diffusion preventing film are provided in the interlayer film is not limited to the position directly above the metal wiring. By forming a moisture diffusion prevention film,
In the subsequent processes, the effect of protecting the ferroelectric memory cell from moisture and from the hydrogen by the hydrogen diffusion preventing film can be obtained.

【0024】[0024]

【実施例】以下、本発明を実施例により具体的に説明す
るが、本発明は、これらに限定されるものではない。
EXAMPLES The present invention will now be specifically described with reference to examples, but the present invention is not limited thereto.

【0025】(実施例1)以下に説明するようにして、
図1に示す強誘電体メモリを作製した。まず、半導体基
板1であるSi基板上にトランジスタ2および強誘電体
キャパシタ7を設けた後、第1層間膜3としてSiO2
膜(4000A)をCVD法により形成した。
(Example 1) As described below,
The ferroelectric memory shown in FIG. 1 was produced. First, after providing the transistor 2 and the ferroelectric capacitor 7 on the Si substrate which is the semiconductor substrate 1, SiO 2 is used as the first interlayer film 3.
The film (4000A) was formed by the CVD method.

【0026】酸素雰囲気で、750℃、2時間熱処理を
行って、SiO2膜中の水分を除去した後、トランジス
タ2および強誘電体キャパシタ7との接続のためのコン
タクトホール3a、3bを形成した。メタル配線1Mと
しては、まず、密着層のTiN(厚さ100nm)を形
成し、続けて配線層のAl(厚さ300nm)をスパッ
タリング法により連続形成した後、所望のパターンにエ
ッチング加工した。その後、水分拡散防止膜4であるS
34膜を反応性スパッタリング装置(神港精機社製)
により、100nmの厚さで形成した。スパッタリング
条件は、Siターゲットを用い、ArとN2をそれぞれ
1:1の流量比でチャンバーに導入し、圧力を1330
mPa(10mTorr)に保持し、RF電源にて2.
5kWの電力を供給し、チャンバー内にプラズマを発生
させてSi34膜を形成する条件とした。
After heat treatment at 750 ° C. for 2 hours in an oxygen atmosphere to remove water in the SiO 2 film, contact holes 3a and 3b for connecting the transistor 2 and the ferroelectric capacitor 7 are formed. . As the metal wiring 1M, first, TiN (thickness 100 nm) of the adhesion layer was formed, and subsequently Al (thickness 300 nm) of the wiring layer was continuously formed by the sputtering method, and then etched into a desired pattern. After that, S which is the water diffusion preventing film 4
Reactive sputtering equipment for i 3 N 4 film (manufactured by Shinko Seiki Co., Ltd.)
To have a thickness of 100 nm. As the sputtering conditions, a Si target was used, Ar and N 2 were introduced into the chamber at a flow rate ratio of 1: 1, and the pressure was 1330.
Hold at mPa (10 mTorr) and RF power supply 2.
Power was supplied at 5 kW and plasma was generated in the chamber to form the Si 3 N 4 film.

【0027】第2層間膜5としてSiO2膜(厚さ40
0nm)をCVD法により形成し、周辺回路と強誘電体
メモリセルとの接続を行うためにメタル配線1M上にコ
ンタクトホールTHを形成した。メタル配線2Mとして
Al(厚さ700nm)/TiN(厚さ100nm)を
スパッタリング法により形成した後、所望のパターンに
形成した。最後にパッシベーション膜6としてCVD法
によりSi34膜を850nmの厚さで形成し、強誘電
体メモリを作製した。
A SiO 2 film (having a thickness of 40) is used as the second interlayer film 5.
0 nm) was formed by a CVD method, and a contact hole TH was formed on the metal wiring 1M in order to connect the peripheral circuit and the ferroelectric memory cell. After forming Al (thickness 700 nm) / TiN (thickness 100 nm) as the metal wiring 2M by a sputtering method, it was formed into a desired pattern. Finally, a Si 3 N 4 film having a thickness of 850 nm was formed as the passivation film 6 by the CVD method to manufacture a ferroelectric memory.

【0028】(実施例2)以下に説明するようにして、
図2に示す強誘電体メモリを作製した。まず、Si基板
上にトランジスタおよび強誘電体キャパシタを形成した
後、第1層間膜としてSiO2膜(厚さ400nm)を
CVD法により形成した。
(Embodiment 2) As described below,
The ferroelectric memory shown in FIG. 2 was produced. First, after forming a transistor and a ferroelectric capacitor on a Si substrate, a SiO 2 film (thickness 400 nm) was formed as a first interlayer film by a CVD method.

【0029】酸素雰囲気で、750℃、2時間熱処理を
行って、SiO2膜中の水分を除去した後、トランジス
タおよび強誘電体キャパシタとの接続のためのコンタク
トホール3a、3b)を形成した。メタル配線1Mとし
ては、まず、密着層のTiN(厚さ100nm)を形成
し、続けて配線層のAl(厚さ300nm)をスパッタ
リング法により連続形成した後、所望のパターンにエッ
チング加工した。その後、水分拡散防止膜4であるSi
N膜を反応性スパッタリング装置(神港精機社製)によ
り、100nmの厚さで形成した。なお、スパッタリン
グ条件は、実施例1と同様とした。
After heat treatment was carried out at 750 ° C. for 2 hours in an oxygen atmosphere to remove water in the SiO 2 film, contact holes 3a, 3b) for connecting to the transistor and the ferroelectric capacitor were formed. As the metal wiring 1M, first, TiN (thickness 100 nm) of the adhesion layer was formed, and subsequently Al (thickness 300 nm) of the wiring layer was continuously formed by the sputtering method, and then etched into a desired pattern. After that, Si that is the water diffusion preventing film 4
The N film was formed with a thickness of 100 nm by a reactive sputtering device (manufactured by Shinko Seiki Co., Ltd.). The sputtering conditions were the same as in Example 1.

【0030】さらに水素の影響を防ぐ効果のあるTa2
5膜(水素拡散防止膜8)を同様に反応性スパッタリ
ング法を用いて170nmの厚さで形成した。スパッタ
リング条件は、Taターゲットを用い、ArとO2をそ
れぞれ1:1の流量比でチャンバーに導入し、圧力を1
330mPa(10mTorr)に保持し、RF電源に
て2.5kWの電力を供給し、チャンバー内にプラズマ
を発生させて酸化タンタル膜を形成する条件とした。
Further, Ta 2 is effective for preventing the influence of hydrogen.
Similarly, an O 5 film (hydrogen diffusion prevention film 8) was formed with a thickness of 170 nm by using the reactive sputtering method. As the sputtering conditions, a Ta target was used, Ar and O 2 were introduced into the chamber at a flow rate ratio of 1: 1 respectively, and the pressure was set to 1
It was kept at 330 mPa (10 mTorr) and 2.5 kW of electric power was supplied by an RF power source to generate plasma in the chamber to form a tantalum oxide film.

【0031】第2層間膜5としてSiO2膜(厚さ40
0nm)をCVD法により形成し、周辺回路と強誘電体
メモリセルとの接続を行うためにメタル配線1M上にコ
ンタクトホールTHを形成した。メタル配線2Mとして
Al(厚さ700nm)/TiN(厚さ100nm)を
スパッタリング法により形成した後、所望のパターンに
形成した。最後にパッシベーション膜6としてCVD法
によりSiN膜を850nmの厚さで形成し、強誘電体
メモリを作製した。
A SiO 2 film (having a thickness of 40) is used as the second interlayer film 5.
0 nm) was formed by a CVD method, and a contact hole TH was formed on the metal wiring 1M in order to connect the peripheral circuit and the ferroelectric memory cell. After forming Al (thickness 700 nm) / TiN (thickness 100 nm) as the metal wiring 2M by a sputtering method, it was formed into a desired pattern. Finally, a SiN film having a thickness of 850 nm was formed as the passivation film 6 by the CVD method to manufacture a ferroelectric memory.

【0032】(比較例1)水分拡散防止膜を形成しなか
った以外は、実施例1と同様にして強誘電体メモリを作
製した。
Comparative Example 1 A ferroelectric memory was manufactured in the same manner as in Example 1 except that the water diffusion preventing film was not formed.

【0033】実施例1、2および比較例1で作製した強
誘電体メモリについて、メモリ特性をソーヤータワー回
路により評価したところ、比較例1のメモリ特性(残留
分極量)は1.5μC/cm2であったが、実施例1お
よび2は、7.5μC/cm2程度にまで向上させるこ
とができた。
When the memory characteristics of the ferroelectric memories manufactured in Examples 1 and 2 and Comparative Example 1 were evaluated by a Sawyer tower circuit, the memory characteristics (residual polarization amount) of Comparative Example 1 was 1.5 μC / cm 2. However, Examples 1 and 2 could be improved to about 7.5 μC / cm 2 .

【0034】[0034]

【発明の効果】以上から、本発明によれば、製造工程中
に発生する水分から強誘電体キャパシタを保護し、十分
なメモリ特性を有する強誘電体メモリを提供することが
できる。また、パッシベーション膜を形成する際に発生
する水素による影響を低減させる強誘電体メモリを提供
することができる。
As described above, according to the present invention, it is possible to provide a ferroelectric memory which protects the ferroelectric capacitor from moisture generated during the manufacturing process and has sufficient memory characteristics. It is also possible to provide a ferroelectric memory that reduces the influence of hydrogen generated when forming the passivation film.

【図面の簡単な説明】[Brief description of drawings]

【図1】 本発明の強誘電体メモリの例を示す概略断面
図である。
FIG. 1 is a schematic sectional view showing an example of a ferroelectric memory of the present invention.

【図2】 本発明の強誘電体メモリの他の例を示す概略
断面図である。
FIG. 2 is a schematic cross-sectional view showing another example of the ferroelectric memory of the present invention.

【図3】 従来の強誘電体メモリの例を示す概略断面図
である。
FIG. 3 is a schematic sectional view showing an example of a conventional ferroelectric memory.

【符号の説明】[Explanation of symbols]

1・・・半導体基板 2・・・トランジスタ 2a・・・ソース領域 2b・・・ドレイン領域 2c・・・ゲート電極 3・・・第1層間膜 4・・・水分拡散防止膜 5・・・第2層間膜 6・・・パッシベーション膜 7・・・強誘電体キャパシタ 7a・・・下部電極 7b・・・上部電極 7c・・・強誘電体薄膜 1M,2M・・・メタル配線 3a、3b、TH・・・コンタクトホール 1. Semiconductor substrate 2 ... Transistor 2a ... Source area 2b ... drain region 2c ... Gate electrode 3 ... First interlayer film 4 Moisture diffusion prevention film 5 ... Second interlayer film 6 ... passivation film 7 ... Ferroelectric capacitor 7a ... lower electrode 7b ... upper electrode 7c ... Ferroelectric thin film 1M, 2M ... Metal wiring 3a, 3b, TH ... Contact holes

───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 5F058 BA07 BD01 BD05 BD15 BE01 BF13 BJ04 5F083 FR02 GA25 JA02 JA05 JA15 JA36 JA38 JA39 JA55 NA08 PR22 PR33    ─────────────────────────────────────────────────── ─── Continued front page    F-term (reference) 5F058 BA07 BD01 BD05 BD15 BE01                       BF13 BJ04                 5F083 FR02 GA25 JA02 JA05 JA15                       JA36 JA38 JA39 JA55 NA08                       PR22 PR33

Claims (7)

【特許請求の範囲】[Claims] 【請求項1】 半導体基板と、その上に形成された強誘
電体キャパシタと、該強誘電体キャパシタを内包する第
1層間膜と、該第1層間膜を挿通するメタル配線と、を
有する強誘電体メモリであって、 前記第1層間膜上に、水分拡散防止膜が形成されている
ことを特徴とする強誘電体メモリ。
1. A semiconductor substrate, a ferroelectric capacitor formed on the semiconductor substrate, a first interlayer film including the ferroelectric capacitor, and a metal wiring penetrating the first interlayer film. A ferroelectric memory, wherein a moisture diffusion preventing film is formed on the first interlayer film.
【請求項2】 前記メタル配線の一部が、前記第1層間
膜上でパターニングされており、前記水分拡散防止膜
が、パターニングされた前記メタル配線を内包している
ことを特徴とする請求項1に記載の強誘電体メモリ。
2. A part of the metal wiring is patterned on the first interlayer film, and the water diffusion preventing film includes the patterned metal wiring. 1. The ferroelectric memory described in 1.
【請求項3】 前記水分拡散防止膜が、Si34または
SiONからなることを特徴とする請求項1または2に
記載の強誘電体メモリ。
3. The ferroelectric memory according to claim 1, wherein the water diffusion preventing film is made of Si 3 N 4 or SiON.
【請求項4】 前記水分拡散防止膜が、反応性スパッタ
リングにより形成されたことを特徴とする請求項1〜3
のいずれかに強誘電体メモリ。
4. The moisture diffusion preventing film is formed by reactive sputtering.
Either of the ferroelectric memory.
【請求項5】前記水分拡散防止膜の上下の少なくともい
ずれかに、水素拡散防止膜が形成されていることを特徴
とする請求項1〜4のいずれかに記載の強誘電体メモ
リ。
5. The ferroelectric memory according to claim 1, wherein a hydrogen diffusion preventing film is formed on at least one of the upper and lower sides of the water diffusion preventing film.
【請求項6】 請求項1〜5のいずれかに記載の強誘電
体メモリが、少なくともプレーナ型およびスタック型の
いずれかであることを特徴とする強誘電体メモリ。
6. A ferroelectric memory, wherein the ferroelectric memory according to claim 1 is at least one of a planar type and a stack type.
【請求項7】 請求項1〜6のいずれかに記載の強誘電
体メモリを製造する方法であって、 少なくとも第1層間膜上に、水分拡散防止膜を形成する
工程を有することを特徴とする強誘電体メモリの製造方
法。
7. A method for manufacturing a ferroelectric memory according to claim 1, further comprising the step of forming a water diffusion preventing film on at least the first interlayer film. Method for manufacturing ferroelectric memory.
JP2001297955A 2001-09-27 2001-09-27 Ferroelectric memory and its manufacturing method Pending JP2003100994A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2001297955A JP2003100994A (en) 2001-09-27 2001-09-27 Ferroelectric memory and its manufacturing method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001297955A JP2003100994A (en) 2001-09-27 2001-09-27 Ferroelectric memory and its manufacturing method

Publications (1)

Publication Number Publication Date
JP2003100994A true JP2003100994A (en) 2003-04-04

Family

ID=19118937

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001297955A Pending JP2003100994A (en) 2001-09-27 2001-09-27 Ferroelectric memory and its manufacturing method

Country Status (1)

Country Link
JP (1) JP2003100994A (en)

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005024950A1 (en) * 2003-09-05 2005-03-17 Fujitsu Limited Semiconductor device and method for manufacturing same
WO2005117119A1 (en) * 2004-05-27 2005-12-08 Fujitsu Limited Semiconductor device and its fabricating process
KR100698866B1 (en) 2005-12-09 2007-03-26 후지쯔 가부시끼가이샤 Semiconductor device fabrication method
KR100704255B1 (en) * 2004-06-28 2007-04-06 후지쯔 가부시끼가이샤 Semiconductor device and method for fabricating the same
WO2007077598A1 (en) * 2005-12-28 2007-07-12 Fujitsu Limited Semiconductor device and process for producing the same
US7371635B2 (en) 2003-12-26 2008-05-13 Oki Electric Industry Co., Ltd. Semiconductor device and method of manufacturing the same
US7408213B2 (en) 2005-04-12 2008-08-05 Oki Electric Industry Co., Ltd. Ferroelectric memory device and method of manufacture of same
US7579640B2 (en) 2004-09-24 2009-08-25 Oki Semiconductor Co., Ltd. Hybrid memory device
JP2010135804A (en) * 2004-06-28 2010-06-17 Fujitsu Microelectronics Ltd Semiconductor device and method of manufacturing the same
KR101046268B1 (en) 2007-03-20 2011-07-05 후지쯔 세미컨덕터 가부시키가이샤 Manufacturing Method of Semiconductor Device
US8274152B2 (en) 2006-06-30 2012-09-25 Fujitsu Semiconductor Limited Semiconductor device having a contact hole extending from an upper surface of an insulating film and reaching one of a plurality of impurity regions constituting a transistor and method of manufacturing the same
US8507965B2 (en) 2003-04-24 2013-08-13 Fujitsu Semiconductor Limited Semiconductor device and manufacturing method thereof
US8552484B2 (en) 2004-07-02 2013-10-08 Fujitsu Semiconductor Limited Semiconductor device and method for fabricating the same
US8895322B2 (en) 2005-03-01 2014-11-25 Fujitsu Semiconductor Limited Method for making semiconductor device having ferroelectric capacitor therein

Cited By (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8507965B2 (en) 2003-04-24 2013-08-13 Fujitsu Semiconductor Limited Semiconductor device and manufacturing method thereof
WO2005024950A1 (en) * 2003-09-05 2005-03-17 Fujitsu Limited Semiconductor device and method for manufacturing same
US7498625B2 (en) 2003-09-05 2009-03-03 Fujitsu Microelectronics Limited Semiconductor device and manufacturing method thereof
CN100390999C (en) * 2003-09-05 2008-05-28 富士通株式会社 Semiconductor device and method for manufacturing same
US7371635B2 (en) 2003-12-26 2008-05-13 Oki Electric Industry Co., Ltd. Semiconductor device and method of manufacturing the same
JPWO2005117119A1 (en) * 2004-05-27 2008-04-03 富士通株式会社 Semiconductor device and manufacturing method thereof
WO2005117119A1 (en) * 2004-05-27 2005-12-08 Fujitsu Limited Semiconductor device and its fabricating process
US7473980B2 (en) 2004-05-27 2009-01-06 Fujitsu Limited Semiconductor device and method for fabricating the same
US7655531B2 (en) 2004-05-27 2010-02-02 Fujitsu Microelectronics Limited Semiconductor device and method for fabricating the same
JP4578471B2 (en) * 2004-05-27 2010-11-10 富士通セミコンダクター株式会社 Semiconductor device and manufacturing method thereof
KR100704255B1 (en) * 2004-06-28 2007-04-06 후지쯔 가부시끼가이샤 Semiconductor device and method for fabricating the same
US7598557B2 (en) 2004-06-28 2009-10-06 Fujitsu Microelectronics Limited Semiconductor device and method for fabricating a semicondutor device including first and second hydrogen diffusion preventing films
JP2010135804A (en) * 2004-06-28 2010-06-17 Fujitsu Microelectronics Ltd Semiconductor device and method of manufacturing the same
US8552484B2 (en) 2004-07-02 2013-10-08 Fujitsu Semiconductor Limited Semiconductor device and method for fabricating the same
US7579640B2 (en) 2004-09-24 2009-08-25 Oki Semiconductor Co., Ltd. Hybrid memory device
US8895322B2 (en) 2005-03-01 2014-11-25 Fujitsu Semiconductor Limited Method for making semiconductor device having ferroelectric capacitor therein
US7408213B2 (en) 2005-04-12 2008-08-05 Oki Electric Industry Co., Ltd. Ferroelectric memory device and method of manufacture of same
KR100698866B1 (en) 2005-12-09 2007-03-26 후지쯔 가부시끼가이샤 Semiconductor device fabrication method
JP5251129B2 (en) * 2005-12-28 2013-07-31 富士通セミコンダクター株式会社 Semiconductor device and manufacturing method thereof
WO2007077598A1 (en) * 2005-12-28 2007-07-12 Fujitsu Limited Semiconductor device and process for producing the same
US8274152B2 (en) 2006-06-30 2012-09-25 Fujitsu Semiconductor Limited Semiconductor device having a contact hole extending from an upper surface of an insulating film and reaching one of a plurality of impurity regions constituting a transistor and method of manufacturing the same
US8742479B2 (en) 2006-06-30 2014-06-03 Fujitsu Semiconductor Limited Semiconductor device and method of manufacturing the same
KR101046268B1 (en) 2007-03-20 2011-07-05 후지쯔 세미컨덕터 가부시키가이샤 Manufacturing Method of Semiconductor Device

Similar Documents

Publication Publication Date Title
JP3245564B2 (en) Manufacturing method of ferroelectric integrated circuit
KR100808537B1 (en) Method for manufacturing semiconductor device
US6495413B2 (en) Structure for masking integrated capacitors of particular utility for ferroelectric memory integrated circuits
JP2003100994A (en) Ferroelectric memory and its manufacturing method
JP2004153031A (en) Method for manufacturing semiconductor device
US20060073614A1 (en) Ferroelectric capacitor structure and manufacturing method thereof
JPH11307734A (en) Manufacturing ferroelectric integrated circuit and manufacture thereof
US6635529B2 (en) Method of fabricating semiconductor device
JP3257587B2 (en) Method for manufacturing semiconductor device using dielectric film
JP2003257942A (en) Method for manufacturing semiconductor device
JP2003273326A (en) Semiconductor device and its manufacturing method
JP4845624B2 (en) Semiconductor device and manufacturing method thereof
JP3466174B2 (en) Semiconductor device and manufacturing method thereof
TW508756B (en) Method to produce a micro-electronic element and micro-electronic element
JPH1012844A (en) Semiconductor storage device and its manufacture
US6346424B1 (en) Process for producing high-epsilon dielectric layer or ferroelectric layer
JP2000208440A (en) Forming method of platinum film for capacitor electrode of semiconductor device
JP2701773B2 (en) Etching method
JP2003163284A (en) Capacitor of semiconductor device and method of manufacturing same
JP2003209223A (en) Semiconductor element and its fabricating method
JP2003224207A (en) Semiconductor device and its fabricating method
JPH1197647A (en) Capacitor and manufacture of the same
JPH03153084A (en) Semiconductor device
JPH10335581A (en) Semiconductor device and manufacture thereof
KR100321699B1 (en) A method for forming ferroelectric capacitor using niobium-tantalum alloy glue layer

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040525

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040723

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20041012