JP2003086690A - High performance system on-chip using post passivation method - Google Patents
High performance system on-chip using post passivation methodInfo
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- Semiconductor Integrated Circuits (AREA)
Abstract
Description
【0001】本出願は、共通の譲受人に譲渡された1998
年12月21日付け出願のattorney docket MSLIN98-002、
米国特許出願第09/216,791号の一部継続出願である、19
99年2月17日付け出願のattorney docket MSLIN98-002
C、米国特許出願第09/251,183号の一部継続出願であ
る、XXXX年XX月XX日付け出願のattorney docket MEG00-
008、米国特許出願第XXXX号の一部継続出願である。This application is assigned to a common assignee in 1998
Filed on December 21, 2014, attorney docket MSLIN98-002,
A partial continuation application of U.S. Patent Application No. 09 / 216,791, 19
Filed on February 17, 1999, attorney docket MSLIN98-002
C. Attorney docket MEG00-filed on XX, XX, XX, which is a continuation-in-part of U.S. Patent Application No. 09 / 251,183.
008, a partial continuation application of US Patent Application No. XXXX.
【0002】[0002]
【発明の属する技術分野】本発明は高性能集積回路(I
C)の製造に関し、さらに詳細には、半導体基板の表面
において一般的に受ける電磁気損失を減少させることに
よって、高性能電装品(例えばインダクター)を半導体
基板の表面上に作製する方法に関する。The present invention relates to high performance integrated circuits (I
It relates to the production of C), and more particularly to a method of producing high performance electrical components (eg inductors) on the surface of a semiconductor substrate by reducing the electromagnetic losses commonly experienced on the surface of the semiconductor substrate.
【0003】[0003]
【従来の技術及び発明が解決しようとする課題】半導体
技術において絶えず重要視されているのは、改良された
性能の半導体装置を低価格で製造することである。多年
にわたるこうした重点開発により、半導体装置の極度の
小型化が果たされているが、これは、半導体プロセスと
半導体物質の絶えざる進歩と高性能の新規装置設計物と
が組み合わさって可能になった。今日製造されている半
導体装置のほとんどは、デジタルデータを処理すること
を目的としたものである。しかしながら、デジタルデー
タとアナログデータを同時に処理する装置中に、または
アナログデータだけを処理するのに使用できる装置中に
アナログ機能を組み込むことを目的としている多くの半
導体設計物がある。アナログ処理回路を製造(デジタル
加工の手順と装置を使用して)する際の主要な問題の1
つは、アナログ回路用に使用される素子の多くが、サイ
ズが大きいために、一般にはサブミクロンの範囲に近い
特徴的サイズを有する装置に集積するのが容易でないと
いうことである。こうした問題を起こす主要な素子はコ
ンデンサとインダクターである。これらの素子はいずれ
も、通常のアナログ処理回路の場合にはサイズがかなり
大きめだからである。BACKGROUND OF THE INVENTION In semiconductor technology, there is a constant focus on manufacturing semiconductor devices of improved performance at low cost. Over the years, these focused developments have resulted in the extreme miniaturization of semiconductor devices, made possible by the combination of semiconductor processes, the constant evolution of semiconductor materials, and high-performance new device designs. It was Most of the semiconductor devices manufactured today are intended for processing digital data. However, there are many semiconductor designs that aim to incorporate analog functionality in a device that processes digital and analog data simultaneously, or in a device that can be used to process only analog data. One of the major problems in manufacturing analog processing circuits (using digital processing procedures and equipment)
First, many of the devices used for analog circuits are large in size and are not easy to integrate into devices with feature sizes that are typically near the sub-micron range. The main elements that cause these problems are capacitors and inductors. This is because all of these elements are considerably large in size in the case of an ordinary analog processing circuit.
【0004】本発明のインダクターが一般的に応用でき
るのは、コンパクトな高周波装置を利用する最新の移動
体通信用途の分野である。この装置の性能特性に対して
は絶えざる改良が長年にわたって達成されているが、装
置の消費電力の減少、装置のサイズの減少、使用できる
動作周波数の増大、およびノイズレベルを低くすること
に対しさらなる改良の重点が置かれるであろう。移動体
通信の分野における半導体装置の主要な用途の1つは、
高周波(RF)増幅器の製造である。RF増幅器は多く
の標準的な素子を含む。一般的なRF増幅器の主要素子
は、誘導性素子と容量性素子とを含む同調回路である。
同調回路は、誘導性素子および容量性素子の値に依存
し、またこれらの値によって決まるが、周波数依存性の
インピーダンスを形成し、同調回路は、ある特定の周波
数の信号に対して高インピーダンスまたは低インピーダ
ンスを与えることができる。従って同調回路は、アナロ
グ信号の成分の周波数に基づいて、アナログ信号の成分
を拒絶するかまたは通過させることができ、そしてさら
にアナログ信号の成分を増幅させることもできる。同調
回路は、このような態様にて、特定周波数の信号を除外
もしくは除去するための、またはアナログ信号の処理を
目的としている回路構成物からノイズを除去するための
フィルターとして使用することができる。同調回路はさ
らに、回路のLC共振を使用することによって高い電気
インピーダンスを形成させるために、またこれにより回
路の一部である寄生キャパシタンスの影響を弱めるため
に使用することもできる。半導体基板の表面上にインダ
クターを作製する際に起こる問題の1つは、(螺旋状
の)インダクターとその下側の基板との間の寄生キャパ
シタンスによって引き起こされる自己共振(self-reson
ance)により、高い周波数でのインダクターの使用が制
限される、という点である。このようなインダクターを
設計する上で、作製されたインダクターと下側の基板と
の間の静電結合を少なくすることが重要である。A general application of the inductor of the present invention is in the field of modern mobile communications applications which utilize compact high frequency devices. While continuous improvements have been achieved in the performance characteristics of this device over the years, it has been sought to reduce device power consumption, reduce device size, increase usable operating frequency, and reduce noise levels. The focus will be on further improvement. One of the main applications of semiconductor devices in the field of mobile communications is
Manufacture of radio frequency (RF) amplifiers. RF amplifiers include many standard components. A main element of a general RF amplifier is a tuning circuit including an inductive element and a capacitive element.
The tuned circuit depends on, and depends on, the values of the inductive and capacitive elements to form a frequency dependent impedance, and the tuned circuit produces a high impedance or a high impedance to a signal at a particular frequency. It can provide low impedance. Thus, the tuning circuit can reject or pass the components of the analog signal and also amplify the components of the analog signal based on the frequency of the components of the analog signal. The tuned circuit can be used in this manner as a filter for excluding or removing signals of a particular frequency or for removing noise from circuit components intended for processing analog signals. The tuned circuit can also be used to create a high electrical impedance by using the LC resonance of the circuit, and thus to counteract the effects of parasitic capacitances that are part of the circuit. One of the problems encountered in making inductors on the surface of a semiconductor substrate is self-resonance caused by the parasitic capacitance between the (spiral) inductor and the underlying substrate.
ance) limits the use of inductors at high frequencies. In designing such an inductor, it is important to reduce the electrostatic coupling between the manufactured inductor and the lower substrate.
【0005】高周波数においては、インダクターによっ
て生成される電磁場が下側のシリコン基板中に渦電流を
発生する。シリコン基板は抵抗性導体であるので、渦電
流が電磁エネルギーを消費し、従ってエネルギー損失が
大きくなり、この結果コンデンサのQ値が低くなる。こ
れがコンデンサのQ値が低いことの主要な理由であり、
このため1/√(LC)の共振周波数は周波数の上限を
限定する。さらに、インダクターにより誘起される渦電
流が、コンデンサに物理的に極めて接近している回路の
性能を妨害する。At high frequencies, the electromagnetic field produced by the inductor produces eddy currents in the underlying silicon substrate. Since the silicon substrate is a resistive conductor, the eddy currents consume electromagnetic energy and therefore the energy loss is high, which results in a low Q value of the capacitor. This is the main reason for the low Q value of capacitors,
Therefore, the resonance frequency of 1 / √ (LC) limits the upper limit of the frequency. In addition, inductor-induced eddy currents interfere with the performance of circuits that are in close physical proximity to capacitors.
【0006】既に指摘されているように、高周波アナロ
グ半導体装置を作製する際に使用される重要な素子の1
つは、LC共振回路の一部を形成するインダクターであ
る。半導体装置において一般的に見られる高い素子密
度、およびそれによる基板表面エリアの高度使用(inte
nse use)を考慮して、インダクターの作製には、イン
ダクターに対する高いQ値を保持しつつ、インダクター
のために必要とされる表面積を最小化することを組み込
まなければならない。一般には、基板の表面上に作製さ
れるインダクターは螺旋形状を有しており、これにより
基板の平面に平行な平面において螺旋形状物が作製され
る。基板の表面上にインダクターを作製するのに使用さ
れる従来の方法は、幾つかの制約を受ける。高いQ値を
有するインダクターのほとんどは、ハイブリッド装置構
成物もしくはモノリシックマイクロ波集積回路(MMI
C)の一部を形成するか、またはディスクリートの素子
として作製されるが、こうした作製は、集積回路の一般
的な製造プロセスへの統合が容易ではない。はっきり言
えることは、アナログデータの操作とアナログデータ保
存の機能を目的とする回路を1つのモノリシック半導体
基板上に作製することと、デジタルデータの操作とデジ
タルデータ保存の機能とを組合わせることによって、多
くの重要な利点を達成できる、ということである。この
ような利点としては、製造コストの低減および組み合わ
さった機能による消費電力の減少などがある。しかしな
がら、半導体基板の表面上に作製されるインダクターの
形状が螺旋状であることから、インダクターの物理的サ
イズのために、インダクターの配線と下側の基板との間
に寄生キャパシタンスが発生し、下側の抵抗性シリコン
基板において電磁エネルギーの損失が引き起こされる。
これらの寄生キャパシタンスは、使用されている同調回
路の共振周波数を急激に減少させることによって、作製
されたLC回路の機能性に対して重大な悪影響を及ぼ
す。さらに深刻なことには、インダクターにより生起さ
れる電磁場が、下側の抵抗性シリコン基板に渦電流を発
生し、このため大きなエネルギー損失が起こってインダ
クターのQ値が低くなる。As already pointed out, one of the important elements used in manufacturing high frequency analog semiconductor devices.
One is an inductor that forms part of the LC resonant circuit. High device densities commonly found in semiconductor devices and the resulting high use of substrate surface area (int
In consideration of the nse use), the fabrication of the inductor must incorporate minimizing the surface area required for the inductor while retaining a high Q factor for the inductor. In general, the inductor formed on the surface of the substrate has a spiral shape, whereby a spiral object is formed in a plane parallel to the plane of the substrate. The conventional methods used to fabricate inductors on the surface of a substrate are subject to some constraints. Most high Q inductors are hybrid device components or monolithic microwave integrated circuits (MMI).
Formed as part of C) or fabricated as discrete devices, such fabrication is not easy to integrate into the general manufacturing process of integrated circuits. What can be clearly stated is that a circuit for the purpose of manipulating analog data and the function of storing analog data is formed on one monolithic semiconductor substrate, and by combining the function of manipulating digital data and the function of storing digital data, It means that many important advantages can be achieved. Such benefits include reduced manufacturing costs and reduced power consumption due to combined functionality. However, since the shape of the inductor formed on the surface of the semiconductor substrate is spiral, a parasitic capacitance is generated between the wiring of the inductor and the lower substrate due to the physical size of the inductor. A loss of electromagnetic energy is caused in the resistive silicon substrate on the side.
These parasitic capacitances have a significant negative impact on the functionality of the LC circuit made by rapidly reducing the resonant frequency of the tuning circuit used. More seriously, the electromagnetic field generated by the inductor produces an eddy current in the underlying resistive silicon substrate, which results in a large energy loss and a low Q factor of the inductor.
【0007】インダクターの性能パラメーターは、一般
にはインダクターの品質(quality)(Q)ファクター
として示される。インダクターの品質ファクターQは、
Q=Es/Elと定義され、このときEsは素子の反応
性部分において貯蔵されるエネルギーであり、Elは素
子の反応性部分において失われるエネルギーである。素
子の品質が高いほど、素子の抵抗値がゼロに近づき、素
子のQファクターが無限大に近づく。シリコン基板をオ
ーバーレイする状態で作製されているインダクターの場
合、インダクターによって造り出される電磁エネルギー
は主として、下側の抵抗性シリコン基板において、およ
びインダクターを形成させるために作製されている金属
線において失われる。素子に対する品質ファクターは、
フィルタまたは共振器に関連した品質とは異なる。素子
に関して、品質ファクターは、素子のリアクタンス(ま
たはサセプタンス)の純度の目安として役立つ。リアク
タンス(またはサセプタンス)の純度は、抵抗性シリコ
ン基板、金属線の抵抗、および誘電損失のために低下す
ることがある。実際の配置構成においては常に、エネル
ギーを散逸する幾つかの物理的な抵抗器が存在し、これ
によって回復しうるエネルギーを減少させている。品質
ファクターQは無次元の値である。Q値が100より大
きい場合は、プリント回路基板の表面上に実装されてい
るディスクリートのインダクターの性能が極めて高いと
考えられる。集積回路の一部を形成するインダクターで
は、Q値は通常約3〜10の範囲である。Inductor performance parameters are commonly referred to as inductor quality (Q) factors. The quality factor Q of the inductor is
It is defined as Q = Es / El, where Es is the energy stored in the reactive part of the device and El is the energy lost in the reactive part of the device. As the quality of the device is higher, the resistance value of the device approaches zero, and the Q factor of the device approaches infinity. For inductors made with a silicon substrate overlay, the electromagnetic energy produced by the inductor is lost primarily in the underlying resistive silicon substrate and in the metal lines being made to form the inductor. . The quality factor for the device is
It differs from the quality associated with filters or resonators. With respect to the device, the quality factor serves as a measure of the purity of the reactance (or susceptance) of the device. Reactance (or susceptance) purity can be degraded due to resistive silicon substrates, resistance of metal lines, and dielectric losses. There are always some physical resistors that dissipate energy in a practical arrangement, thereby reducing the energy that can be recovered. The quality factor Q is a dimensionless value. When the Q value is larger than 100, it is considered that the performance of the discrete inductor mounted on the surface of the printed circuit board is extremely high. For inductors forming part of integrated circuits, the Q factor is typically in the range of about 3-10.
【0008】追加の半導体装置が作製されているモノリ
シック基板上にインダクターを作製する際、この作製の
一部として生じる寄生キャパシタンスにより、従来のシ
リコンプロセスを使用しているインダクターにとって達
成できるカットオフ周波数の上限が限定される。多くの
用途にとって、こうした限定は受け入れられない。LC
回路が共振するように設計されている周波数に依存し
て、かなり大きな値の品質ファクター(例えば50以
上)が得られなければならない。この点において、従来
技術は、より高い品質ファクターの値を別個のユニット
として得ること、およびこれら別個のユニットと周囲の
素子機能とを集積することに限定されている。これで
は、インダクターと周囲の素子とが1つのそして同じ半
導体基板上に作製されているモノリシック構造物を使用
する際に得られる利点が打ち消されてしまう。非モノリ
シック的なアプローチも、アセンブリのサブコンポーネ
ントを相互接続するのに追加の配線が必要となり、この
ため相互接続している配線網の全体にわたってさらなる
寄生キャパシタンスと抵抗性損失が導入される、という
欠点を有している。RF増幅器の多くの用途(例えば電
池式形態用途)では、消費電力が重要なポイントであ
り、できるだけ低くなければならない。消費電力を増や
すことによって寄生キャパシタンスと抵抗性電力損失の
影響をある程度は補償できるが、このアプローチにも限
界がある。ワイヤレス用途(例えば携帯電話など)の急
速な広がりと共に、これらの問題点の早急な解決が求め
られている。無線通信は急速に拡大している市場であ
り、RF集積回路の集積化が最も重要な課題の1つであ
る。1つのアプローチは、動作周波数を例えば10〜1
00GHzの範囲に大幅に増大させることである。このよ
うな高い周波数では、シリコンベースのインダクターか
ら得られる品質ファクターの値が著しく低下する。こう
した周波数範囲での応用に対しては、シリコン以外の物
質をインダクター作製用のベースとして使用するモノリ
シックインダクターが研究されている。このようなモノ
リシックインダクターは、例えば、サファイアまたはG
aAsをベースに使用して作製されている。これらのイ
ンダクターは、シリコンを使用した対応物に比べて基板
損失がかなり少なく(渦電流が発生せず、このため電磁
エネルギーの損失がない)、従ってはるかに高いQ値を
有するインダクターが得られる。これらのインダクター
はさらに、寄生キャパシタンスがより低く、従ってより
高い周波数での動作能力を有する。しかしながら、より
複雑な応用が求められる場合、シリコンを基板とするイ
ンダクターを作製する必要性が依然として存在する。こ
うした応用に対し、シリコン以外のベース物質を使用す
るアプローチはあまりにも複雑で非能率であることがわ
かっており、例えば、半導体装置を作製するための媒体
としてのGaAsには、まだ解決しなければならない技
術的な課題が残されている。GaAsは、高い周波数に
おいては半絶縁性物質であり、GaAs基板の表面で起
こる電磁損失を減少させ、これによりGaAs表面上に
作製されるインダクターのQ値を増大させる、というこ
とが明らかになっている。しかしながらGaAsのRF
チップは高価であるため、GaAsのRFチップを使用
しなくて済むプロセスがコスト的に有利である。When fabricating an inductor on a monolithic substrate on which additional semiconductor devices are fabricated, the parasitic capacitance that occurs as part of this fabrication will reduce the cutoff frequency achievable for inductors using conventional silicon processes. The upper limit is limited. For many applications, these limitations are unacceptable. LC
Depending on the frequency at which the circuit is designed to resonate, a fairly large value of quality factor (eg 50 or more) must be obtained. In this respect, the prior art is limited to obtaining higher quality factor values as separate units and integrating these separate units with surrounding device functions. This negates the advantages gained when using a monolithic structure in which the inductor and surrounding elements are made in one and the same semiconductor substrate. The non-monolithic approach also suffers from the additional wiring required to interconnect the subcomponents of the assembly, which introduces additional parasitic capacitance and resistive losses throughout the interconnecting network. have. In many applications of RF amplifiers (eg, battery powered applications), power consumption is an important point and should be as low as possible. Although increasing power dissipation can to some extent compensate for the effects of parasitic capacitance and resistive power loss, this approach has its limitations. With the rapid spread of wireless applications (such as mobile phones), there is a need for urgent resolution of these problems. Wireless communications is a rapidly expanding market and integration of RF integrated circuits is one of the most important challenges. One approach is to set the operating frequency to, for example, 10-1.
It is to increase it to the range of 00GHz drastically. At such high frequencies, the quality factor values obtained from silicon-based inductors are significantly reduced. For applications in these frequency ranges, monolithic inductors using materials other than silicon as the basis for making inductors are being investigated. Such monolithic inductors are, for example, sapphire or G
It is made using aAs as a base. These inductors have significantly less substrate loss (no eddy currents and therefore no electromagnetic energy loss) compared to their silicon counterparts, and therefore inductors with much higher Q values are obtained. These inductors also have a lower parasitic capacitance and thus have the ability to operate at higher frequencies. However, there remains a need to fabricate silicon-based inductors when more complex applications are required. For such applications, approaches using base materials other than silicon have been found to be too complex and inefficient, for example, GaAs as a medium for making semiconductor devices still has to be resolved. There are technical issues that remain. It has become clear that GaAs is a semi-insulating material at high frequencies, which reduces the electromagnetic loss that occurs on the surface of the GaAs substrate and thereby increases the Q factor of the inductor fabricated on the GaAs surface. There is. However, GaAs RF
Since the chips are expensive, a process that does not require the use of GaAs RF chips is cost effective.
【0009】基板損失(substrate loss)によって装置
の性能を犠牲にすることなく、インダクターを半導体環
境(semiconductor environment)中に組み込むため
に、異なった多くのアプローチが試みられている。これ
らのアプローチの1つは、インダクターの下のシリコン
をエッチングによって選択的に除去し(微細加工法を使
用して)、これにより基板の抵抗性エネルギー損失と寄
生キャパシタンスの影響を取り除く、というものであ
る。別の方法は、金属(例えばアルミニウム)相互接続
物または銅ダマシン(damascene)相互接続物の複数層
を使用する、というものである。Many different approaches have been attempted to incorporate inductors into the semiconductor environment without sacrificing device performance due to substrate loss. One of these approaches is to selectively remove the silicon under the inductor by etching (using a microfabrication method), thereby eliminating the effects of substrate resistive energy loss and parasitic capacitance. is there. Another method is to use multiple layers of metal (eg, aluminum) interconnect or copper damascene interconnect.
【0010】他のアプローチでは、抵抗率の高いシリコ
ン基板を使用し、これによってシリコン基板における抵
抗性損失(resistive loss)を少なくしている。下側基
板の表面における抵抗性基板損失は、シリコンインダク
ターのQ値を決定する上で主要なファクターを形成す
る。さらに、螺旋状導体の下のバイアスウェル(biased
wells)が提案されているが、これも基板の表面におけ
る誘導損失を少なくすることを目的としている。より複
雑なアプローチは、能動回路に使用されたときのインダ
クターの電気特性をシミュレートする能動性の誘導素子
を作製する、というものである。しかしながらこの後者
のアプローチでは、シミュレートされたインダクターに
よる消費電力が大きく、また低電力で高周波数の用途に
対しては許容しえないようなノイズが発生する。これら
のアプローチはいずれも、インダクターの品質(Q)値
を高めること、およびインダクターの作製に必要とされ
る表面積を少なくすることを共通の目標としている。こ
の点において最も考慮すべきことは、シリコン基板にお
ける電磁誘導渦電流による電磁エネルギー損失である。Another approach uses a high resistivity silicon substrate, which reduces resistive losses in the silicon substrate. The resistive substrate loss at the surface of the lower substrate forms a major factor in determining the Q value of the silicon inductor. In addition, a biased well (biased) under the spiral conductor
wells) have been proposed, but this also aims to reduce the induced loss on the surface of the substrate. A more complex approach is to make an active inductive element that simulates the electrical properties of an inductor when used in an active circuit. However, this latter approach consumes a lot of power from the simulated inductor and produces noise that is unacceptable for low power, high frequency applications. All of these approaches have a common goal of increasing the quality (Q) value of the inductor and reducing the surface area required to make the inductor. The most important consideration in this respect is the electromagnetic energy loss due to the electromagnetically induced eddy currents in the silicon substrate.
【0011】集積回路の寸法を縮小すると、ダイ1つ当
たりのコストが減少すると共に幾つかの性能が改良され
る。集積回路を他の回路またはシステム素子に接続する
金属接続物が比較的重要なものとなってきており、IC
のさらなる小型化と相俟って回路の性能に対して益々悪
影響を及ぼすようになっている。金属相互接続物の寄生
キャパシタンスと抵抗が増大し、このためチップの性能
が大幅に悪化する。この点に関して最も重要なのは、電
源バス(power bus)と接地バス(ground bus)に沿っ
た電圧降下、およびクリティカル信号パスのRC遅延で
ある。より広い金属線を使用することによって抵抗を少
なくしようとすると、これらワイヤのキャパシタンスが
より大きくなってしまう。Reducing the size of integrated circuits reduces the cost per die and improves some performance. Metal connections that connect integrated circuits to other circuits or system elements have become relatively important, and IC
In combination with the further miniaturization, the circuit performance is becoming more and more adversely affected. The parasitic capacitance and resistance of the metal interconnect is increased, which significantly degrades chip performance. Most important in this regard are the voltage drops along the power and ground buses, and the RC delay of the critical signal path. Attempts to reduce resistance by using wider metal lines result in greater capacitance on these wires.
【0012】半導体基板の表面上にインダクターを作製
する最新の方法は、細線法(fine-line technique)を
使用してインダクターをパッシベーション層の下に作製
するという方法である。しかしながら、これは作製され
たインダクターとインダクターが作製されている基板表
面との間の物理的距離が極めて小さくなる(一般には1
0μm未満)ということを示しており、この結果シリコ
ン基板における電磁損失が大きくなり、従ってインダク
ターのQ値が低下する。インダクターと半導体表面との
間の距離を増大させることにより、シリコン基板におけ
る電磁場を距離に反比例して減少させ、インダクターの
Q値を大きくすることができる。従ってパッシベーショ
ン層をオーバーレイするインダクターを作製することに
より(ポストパッシベーション法によって)、そしてさ
らに、パッシベーション層の表面上に付着または接着さ
せた厚い誘電体(例えばポリマー)層の表面上にインダ
クターを作製することにより、インダクターのQ値を増
大させることができる。さらに、インダクターを作製す
るのに幅広で厚めの金属を使用することによって、寄生
抵抗を減少させることができる。本発明の方法は、ポス
トパッシベーション法によるインダクター作製というこ
れらの原理を適用するが、このときインダクターは、厚
めで幅広の金属を使用して厚い誘電体層上に作製され
る。The latest method of making inductors on the surface of a semiconductor substrate is to make the inductor under the passivation layer using a fine-line technique. However, this results in a very small physical distance between the fabricated inductor and the surface of the substrate on which the inductor is fabricated (typically 1
(Less than 0 μm), which results in a large electromagnetic loss in the silicon substrate and thus a reduction in the Q value of the inductor. Increasing the distance between the inductor and the semiconductor surface can reduce the electromagnetic field in the silicon substrate inversely with the distance and increase the Q factor of the inductor. Thus by making an inductor overlying a passivation layer (by a post-passivation method) and further making an inductor on the surface of a thick dielectric (eg polymer) layer deposited or adhered on the surface of the passivation layer. As a result, the Q value of the inductor can be increased. In addition, parasitic resistance can be reduced by using a wider and thicker metal to make the inductor. The method of the present invention applies these principles of inductor fabrication by the post-passivation method, where the inductor is fabricated on a thick dielectric layer using a thicker, wider metal.
【0013】米国特許第5,212,403号(Nakanishi)は、
(チップ上の配線基板における)内側と外側に、配線接
続物の長さに依存する論理回路のための配線接続物を形
成させる方法を示している。US Pat. No. 5,212,403 (Nakanishi)
It shows a method of forming wiring connections for a logic circuit depending on the length of the wiring connections inside and outside (on a wiring board on a chip).
【0014】米国特許第5,501,006号(Gehman, Jr.ら)
は、集積回路(IC)と配線基板との間に絶縁層を組み
込んだ構造物を示している。配電リード線により、IC
のボンディング・パッドが基板のボンディング・パッド
に接続される。US Pat. No. 5,501,006 (Gehman, Jr. et al.)
Shows a structure incorporating an insulating layer between an integrated circuit (IC) and a wiring board. Distribution lead leads to IC
Bonding pads are connected to substrate bonding pads.
【0015】米国特許第5,055,907号(Jacobs)は、支
持体基板上およびチップ上に薄膜多層の配線デカル(wi
ring decal)を形成することによって、チップの境界を
越えて回路を集積することを可能にする拡張集積半導体
構造物について開示している。しかしながら、この特許
文献は本発明とは異なる。US Pat. No. 5,055,907 (Jacobs) describes thin film multilayer wiring decals (wi) on a support substrate and on a chip.
By forming a ring decal, an extended integrated semiconductor structure is disclosed that allows the circuit to be integrated across chip boundaries. However, this patent document differs from the present invention.
【0016】米国特許第5,106,461号(Volfsonら)は、
TAB構造物におけるIC上の、ポリイミド(誘電体)
と金属層とを交互に組合わせてなる多層相互接続構造物
を教示している。US Pat. No. 5,106,461 (Volfson et al.)
Polyimide (dielectric) on IC in TAB structure
It teaches a multi-layer interconnect structure comprising alternating combinations of metal and metal layers.
【0017】米国特許第5,635,767号(Wenzelら)は、
複数の金属層を隔離するPBGAによってRC遅延を少
なくする方法を教示している。米国特許第5,686,764号
(Fulcher)は、電源とI/Oトレースとを隔離すること
によってRC遅延を少なくするようなフリップチップ基
板を示している。US Pat. No. 5,635,767 (Wenzel et al.)
He teaches how to reduce RC delay by PBGA that separates multiple metal layers. U.S. Pat. No. 5,686,764 (Fulcher) shows a flip chip substrate that reduces RC delay by isolating the power supply and the I / O traces.
【0018】米国特許第6,008,102号(Alforedら)は、
バイアによって接続された2つの金属層を使用する螺旋
状インダクターを示している。米国特許第5,372,967号
(Sundaramら)は、螺旋状インダクターを開示してい
る。US Pat. No. 6,008,102 (Alfored et al.)
Figure 4 shows a spiral inductor using two metal layers connected by a via. US Pat. No. 5,372,967 (Sundaram et al.) Discloses a spiral inductor.
【0019】米国特許第5,576,680号(Ling)と米国特
許第5,884,990号(Burghartzら)は、他の螺旋状インダ
クター設計物を示している。US Pat. No. 5,576,680 (Ling) and US Pat. No. 5,884,990 (Burghartz et al.) Show other spiral inductor designs.
【0020】[0020]
【課題を解決するための手段】本発明の主要な目的は、
高性能集積回路のRF性能を改良することにある。本発
明の他の目的は、Q値の高いインダクターを作製する方
法を提供することにある。The main object of the present invention is to:
It is to improve the RF performance of high performance integrated circuits. Another object of the present invention is to provide a method of manufacturing an inductor having a high Q value.
【0021】本発明の他の目的は、Q値の高いインダク
ターを作製するベースとして、GaAsチップをシリコ
ンチップで置き換えることにある。本発明のさらに他の
目的は、シリコン基板の表面上に作製するインダクター
の周波数範囲を広げることにある。Another object of the present invention is to replace a GaAs chip with a silicon chip as a base for manufacturing an inductor having a high Q value. Still another object of the present invention is to widen the frequency range of an inductor formed on the surface of a silicon substrate.
【0022】本発明のさらに他の目的は、シリコン基板
の表面をオーバーレイする高品質の受動電気素子を作製
することにある。本一部継続出願では、ポストパッシベ
ーション法のシーケンスにおいて、誘電体の厚い層をパ
ッシベーション層の上に、そして幅広で厚い金属線を誘
電体の厚い層の上に加える。本発明は、高品質の電気素
子(例えばインダクター、コンデンサ、または抵抗器)
をパッシベーション層上または厚い誘電体層の表面上に
さらに作製することによって、本一部継続出願をより広
い範囲に広げている。本発明の方法はさらに、ディスク
リートの受動電気素子を、下側のシリコン表面から実質
的に離れた距離にて実装する方法を提供する。Yet another object of the present invention is to produce high quality passive electrical devices that overlay the surface of a silicon substrate. In this continuation-in-part application, a thick layer of dielectric is added over the passivation layer and a wide and thick metal line is over the thick layer of dielectric in a post-passivation sequence. The present invention is a high quality electrical device (eg, inductor, capacitor, or resistor).
Are further fabricated on the passivation layer or on the surface of the thick dielectric layer to extend this continuation-in-part application to a wider area. The method of the present invention further provides a method of packaging discrete passive electrical components at a distance substantially away from the underlying silicon surface.
【0023】本一部継続出願は、再配電層(re-distrib
ution layer)と相互接続金属層が従来のICの表面上
の誘電体層において作製されている集積回路構造物につ
いて教示している。再配電層と相互接続金属層の誘電体
上にパッシベーション層を付着させ、パッシベーション
層の表面上に厚めのポリマー層を付着させる。本発明で
は、高品質の電気素子を厚いポリマー層の表面上に作製
する。This part continuation application is based on the re-distrib
Ution layer) and interconnect metal layers are taught in integrated circuit structures in which a dielectric layer is made on the surface of a conventional IC. A passivation layer is deposited on the dielectric of the redistribution layer and the interconnect metal layer, and a thicker polymer layer is deposited on the surface of the passivation layer. In the present invention, high quality electrical devices are fabricated on the surface of thick polymer layers.
【0024】本発明は、他にもいくつかある中で特に、
従来技術において周知の半導体装置の作製法と作製手順
を使用したインダクターの作製(Q値の高いインダクタ
ーを半導体基板の表面上に作製することに重点が置かれ
ている)に取り組んでいる。本発明のインダクターは高
品質であるので、電力損失をできるだけ少なく抑えつつ
高周波用途に使用することができる。本発明はさらに、
コンデンサと抵抗器をシリコン基板の表面上に作製する
ことに取り組んでいる(従って、コンデンサと抵抗器を
作製する本発明の方法の主要な目的は、下側のシリコン
基板においてこれら素子によって一般的に引き起こされ
る寄生キャパシタンス(parasitics)を減少させること
にある)。The present invention, among other things, includes:
We are working on the fabrication of inductors (the focus is on the fabrication of inductors with a high Q value on the surface of a semiconductor substrate) using the fabrication method and fabrication procedure of semiconductor devices known in the prior art. Since the inductor of the present invention has high quality, it can be used for high frequency applications while suppressing power loss as much as possible. The invention further comprises
We are working on fabricating capacitors and resistors on the surface of a silicon substrate (thus, the main purpose of the method of the invention for fabricating capacitors and resistors is that these elements are commonly used by these devices on the underlying silicon substrate. To reduce the parasitic capacitances that are caused).
【0025】より具体的に説明するために図1を参照す
ると、本出願の1つの実施態様の断面が示されている。
シリコン基板10の表面にトランジスタと他の素子(図
1には図示せず)が設けられている。基板10の表面が
誘電体層12で被覆されており、従って誘電体層12
は、基板10の表面中および基板10上に設けられてい
る素子の上に付着している。導電相互接続線11が層1
2の内部に設けられており、これらの線が、基板10の
表面に設けられている半導体装置に接続している。For a more specific description, referring to FIG. 1, a cross section of one embodiment of the present application is shown.
Transistors and other elements (not shown in FIG. 1) are provided on the surface of the silicon substrate 10. The surface of the substrate 10 is covered with the dielectric layer 12, and thus the dielectric layer 12
Are attached in the surface of the substrate 10 and on the elements provided on the substrate 10. Conductive interconnection line 11 is layer 1
2 is provided inside, and these lines are connected to the semiconductor device provided on the surface of the substrate 10.
【0026】層14(2つの例が示されている)は、通
常は誘電体層12の上に作製される金属層と誘電体層の
全てを示しており、従って図1に示されている層14
は、複数の誘電体層または絶縁層などを含んでもよく、
導電相互接続線13が、層14の全体にわたって作製さ
れている電気的接続物のネットワークを構成している。
電気接点16が、層14をオーバーレイしていて層14
の表面上に存在している。これらの電気接点16は、例
えば、基板10の表面に設けられているトランジスタや
他の装置に対する電気的相互接続物を確実に形成するよ
うなボンディング・パッドであってもよい。これらの電
気接点16は、周囲の回路にさらに接続する必要のある
IC集成体内の相互接続箇所である。下側層を湿気や汚
染などから防ぐために、層14の上にパッシベーション
層18(例えば窒化ケイ素で形成されている)が付着さ
れている。Layer 14 (two examples shown) represents all of the metal and dielectric layers that would normally be produced over dielectric layer 12 and is therefore shown in FIG. Layer 14
May include multiple dielectric layers or insulating layers, etc.,
The conductive interconnection lines 13 form a network of electrical connections made over the layer 14.
Electrical contacts 16 overlay layer 14 and
Is present on the surface of. These electrical contacts 16 may be, for example, bonding pads that ensure the formation of electrical interconnections to the transistors and other devices provided on the surface of the substrate 10. These electrical contacts 16 are interconnection points within the IC assembly that need to be further connected to the surrounding circuitry. A passivation layer 18 (formed of, for example, silicon nitride) is deposited over layer 14 to prevent the underlying layers from moisture, contamination, etc.
【0027】本出願の重要な工程は、厚いポリイミド層
20を付着させること(層18の表面上に付着させる)
から始まる。電気接点16へのアクセスを設けなければ
ならず、このため開口22、36、および38のパター
ンがポリイミド層20とパッシベーション層18を通し
てエッチングされ、開口22、36、および38のパタ
ーンが電気接点16のパターンと整列する。電気接点1
6は、ポリイミド層20に作製されている開口22/3
6/38によって、層20の表面にまで電気的に延ばさ
れている。An important step in this application is to deposit a thick polyimide layer 20 (deposited on the surface of layer 18).
start from. Access to electrical contact 16 must be provided so that the pattern of openings 22, 36 and 38 is etched through polyimide layer 20 and passivation layer 18 so that the pattern of openings 22, 36 and 38 is in electrical contact 16. Align with the pattern. Electrical contact 1
6 is an opening 22/3 formed in the polyimide layer 20.
6/38 extends electrically to the surface of layer 20.
【0028】層20の付着のために使用される前記物質
はポリイミドであるが、この層に使用できる物質はポリ
イミドに限定されず、公知のいかなるポリマー(例えば
SiClxOy)も含まれる。上記のポリイミドは、厚い
ポリマー層20を作製する上で、本発明の方法に対し使
用すべき好ましい物質である。使用できるポリマーの例
としては、ケイ素化合物(silicons)、炭素化合物(ca
rbons)、フッ化物(fluorides)、塩化物(chloride
s)、酸素化合物(oxygens)、パリレンまたはテフロン
(R)、ポリカーボネート(PC)、ポリスチレン(P
S)、ポリオキシド(polyoxide)(PO)、ポリポロ
オキシド(poly polooxide)(PPO)、およびベンゾ
シクロブテン(BCB)などがある。The material used for the deposition of layer 20 is polyimide, but the material that can be used for this layer is not limited to polyimide and includes any known polymer (eg, SiCl x O y ). The polyimides described above are the preferred materials to use for the method of the present invention in making the thick polymer layer 20. Examples of polymers that can be used are silicon compounds, carbon compounds (ca
rbons), fluorides, chlorides
s), oxygen compounds, parylene or Teflon (R), polycarbonate (PC), polystyrene (P)
S), polyoxide (PO), poly polooxide (PPO), and benzocyclobutene (BCB).
【0029】接点16との電気的接触は、開口22/3
6/38に導電性物質を充填することによって確実に果
たすことができる。これら金属導体の上表面24が開口
22/36/38中に含まれ、ICをその環境(enviro
nment)に接続させるのに、そして周囲の電気回路中に
さらに集積するのに使用することができる。この後者の
説明は、基板10の表面に設けられている半導体装置
を、開口22/36/38に収容されている導電性相互
接続物を介して周囲の素子および回路にさらに接続する
ことができる、と言っているのと同じことである。開口
22、36、および38中に収容されている金属相互接
続物の表面24の上に相互接続パッド26と28が形成
される。これらのパッド26と28は、特定の回路設計
要件に適応できるものであれば、いかなる幅と厚さを有
する設計物であってもよい。1つのパッドを、例えばフ
リップ・チップ・パッドとして使用することができる。
他のパッドを、配電用に、または接地もしくは信号バス
として使用することができる。例えば、図1に示すよう
に、下記のような接続物をパッドに作り上げることがで
きる:パッド26はフリップ・チップ・パッドとして機
能させることができ、パッド28はフリップ・チップ・
パッドとして機能させるか、または電源、アース端子、
もしくは電気信号バスに接続することができる。図1に
示すパッドのサイズとこのパッドを使用できる可能な電
気的接続物との間には関係はない。パッドのサイズ、標
準的なやり方、および電気回路を設計する上での制約条
件により、ある与えられたパッドが役立つような電気的
接続物が得られるかどうかが決まる。Electrical contact with contact 16 is provided by opening 22/3
This can be ensured by filling the 6/38 with a conductive substance. The top surface 24 of these metal conductors is contained in the openings 22/36/38 to keep the IC in its environment.
nment) and for further integration in the surrounding electrical circuit. This latter explanation allows the semiconductor device provided on the surface of the substrate 10 to be further connected to surrounding elements and circuits via the conductive interconnects contained in the openings 22/36/38. Is the same as saying. Interconnect pads 26 and 28 are formed on the surface 24 of the metal interconnect contained in openings 22, 36 and 38. These pads 26 and 28 may be of any width and thickness design to accommodate particular circuit design requirements. One pad can be used, for example, as a flip chip pad.
Other pads can be used for power distribution or as a ground or signal bus. For example, as shown in FIG. 1, the following connections can be made into pads: pad 26 can function as a flip chip pad and pad 28 can be a flip chip pad.
Function as a pad or power supply, ground terminal,
Alternatively, it can be connected to an electrical signal bus. There is no relationship between the size of the pad shown in FIG. 1 and the possible electrical connections that can use this pad. Pad size, standard practice, and constraints in designing electrical circuits determine whether an electrical connection will result in a given pad being useful.
【0030】以下に記載の説明は、図1における接点1
6のサイズと数に関する。これらの接点16は薄い誘電
体(図1の層14)の上に位置しているので、パットの
サイズが大きすぎてはいけない。なぜなら、パッドのサ
イズが大きいと、大きなキャパシタンスが発生するから
である。さらに、パッドのサイズが大きいと、該金属層
のルーティング能力(routing capability)を阻害す
る。従って、パッド16のサイズを比較的小さく保持す
るのが好ましい。しかしながら、パッド16のサイズは
さらに、バイア22/36/38のアスペクト比に直接
関係する。バイアエッチングとバイア充填が施されるこ
とを考慮すると、許容しうるアスペクト比は約5であ
る。これらの考察に基づいて、接点パッド16のサイズ
は0.5μm〜30μmのオーダーであり、正確なサイズ
は層18と20の厚さに依存する。The description given below is for the contact 1 in FIG.
6 sizes and numbers. These contacts 16 are located on a thin dielectric (layer 14 in FIG. 1) so the size of the pad should not be too large. This is because a large pad size causes a large capacitance. Furthermore, the large size of the pad impedes the routing capability of the metal layer. Therefore, it is preferable to keep the size of the pad 16 relatively small. However, the size of pad 16 is also directly related to the aspect ratio of vias 22/36/38. Taking into account the via etching and via filling, an acceptable aspect ratio is about 5. Based on these considerations, the size of the contact pad 16 is on the order of 0.5 μm to 30 μm, and the exact size depends on the thickness of layers 18 and 20.
【0031】本出願によって設計物中に組み込むことの
できる接点パッドの数が制限されることはなく、この数
はパッケージ設計上の要件に依存している。図1におけ
る層18は、一般的なICパッシベーション層であって
よい。The present application does not limit the number of contact pads that can be incorporated into a design, which number depends on the package design requirements. Layer 18 in FIG. 1 may be a conventional IC passivation layer.
【0032】最新の技術において最もよく使用されるパ
ッシベーション層は、プラズマエンハンストCVD(P
ECVD)酸化物層とプラズマエンハンストCVD窒化
物層である。パッシベーション層18を作製する際に
は、先ず約0.2μmのPECVD酸化物層を付着さ
せ、次いで約0.7μmの窒化物層を付着させる。パッ
シベーション層18は、装置ウェーハ(device wafer)
を湿気や異物によるイオン汚染から保護するので極めて
重要なものである。(集積回路の)サブ−ミクロンプロ
セスと、(相互接続用金属化構造物)のテンズ−ミクロ
ンプロセス(tens-micron process)との間にこの層を
配置することは極めて重要なことである。なぜなら、相
互接続用金属化構造物を作製するプロセスに対し、クリ
ーンルーム要件がそれほど厳しくはないより安価なプロ
セスが可能となるからである。The most commonly used passivation layer in the state of the art is plasma enhanced CVD (P
ECVD) oxide layer and plasma enhanced CVD nitride layer. In making the passivation layer 18, first a PECVD oxide layer of about 0.2 μm is deposited and then a nitride layer of about 0.7 μm is deposited. The passivation layer 18 is a device wafer.
It is extremely important because it protects against ionic contamination by moisture and foreign matter. Placing this layer between the sub-micron process (of the integrated circuit) and the tens-micron process of the (interconnect metallization structure) is very important. This is because it allows for a cheaper process with less stringent clean room requirements for the process of making interconnect metallization structures.
【0033】層20は、2μmを越える厚さ(硬化後)
を有する厚いポリマー(例えばポリイミド)誘電体層で
ある。ポリマー厚さの範囲は2μm〜150μmであって
よく、電気的設計要件に依存する。Layer 20 has a thickness of more than 2 μm (after curing)
Is a thick polymer (eg, polyimide) dielectric layer with. The range of polymer thickness may be from 2 μm to 150 μm, depending on electrical design requirements.
【0034】層20の付着に対しては、例えば日立−デ
ュポン製のポリイミドHD2732または2734を使
用することができる。このポリイミドは、スピンオンコ
ーティングすることができ、そして硬化させることがで
きる。スピンオンコーティング(spin-on coating)の
後、ポリイミドを減圧雰囲気または窒素雰囲気にて40
0℃で約1時間硬化させる。より厚いポリイミド層を得
るためには、ポリイミド皮膜を複数回コーティングして
硬化させる。For depositing layer 20, for example, polyimide HD2732 or 2734 from Hitachi-DuPont can be used. The polyimide can be spin-on coated and cured. After spin-on coating, apply polyimide in a reduced pressure atmosphere or nitrogen atmosphere to 40
Cure at 0 ° C. for about 1 hour. To obtain a thicker polyimide layer, the polyimide film is coated multiple times and cured.
【0035】層20を作製するのに使用できる他の物質
はベンゾシクロブテン(BCB)のポリマーである。こ
のポリマーは、現在例えばダウケミカル社で工業的に製
造されており、一般的なポリイミド用途の代わりに使用
できることが最近明らかになっている。Another material that can be used to make layer 20 is a polymer of benzocyclobutene (BCB). This polymer is currently manufactured industrially, for example by Dow Chemical Company, and it has recently been shown that it can be used in place of common polyimide applications.
【0036】開口22、36、および38の寸法につい
ては従来より種々の意見がある。開口と誘電体厚さとが
一緒になったときの寸法によって開口のアスペクト比が
決まる。このアスペクト比により、バイア・エッチプロ
セス(via etch process)と金属充填能力とが問題とな
ってくる。この結果、開口22/36/38に対する直
径は約0.5μm〜30μmの範囲であってよく、開口2
2/36/38に対する高さは約2μm〜150μmの範
囲であってよい。開口22/36/38のアスペクト比
は、バイア(via)を金属で充填できるように設計され
ている。バイアは、CVD金属(例えば、CVDタング
ステンやCVD銅)で、無電解ニッケルで、ダマシン金
属充填法で、または電気メッキ銅で充填することができ
る。There have been various opinions regarding the dimensions of the openings 22, 36 and 38. The dimensions of the aperture and dielectric thickness together determine the aspect ratio of the aperture. Due to this aspect ratio, the via etch process and metal fill capability become an issue. As a result, the diameter for the openings 22/36/38 may range from about 0.5 μm to 30 μm.
The height for 2/36/38 may range from about 2 μm to 150 μm. The aspect ratio of the openings 22/36/38 is designed to allow the vias to be filled with metal. The vias can be filled with CVD metal (eg, CVD tungsten or CVD copper), electroless nickel, damascene metal filling, or electroplated copper.
【0037】複数のポリマー(例えばポリイミド)層を
施すことによって本出願をさらに拡大することができ、
従ってまたより多種類の用途に適合させることができ
る。図1に示されている構造物の機能は、あらかじめ付
着させてある層20の上に第2のポリイミド層を付着さ
せ、そしてパッド26と28をオーバーレイすることに
よってさらに拡大することができる。選択的なエッチン
グと金属付着により、第2のポリイミド層の表面上に、
パッド26および28に相互接続できる追加接点をさら
に作製することができる。追加のポリイミド層とその上
に作製される接点パッドは特定の用途にカスタマイズす
ることができ、複数のポリイミド層による用途拡大によ
り、本一部継続出願の汎用性と有用性が大幅に増大す
る。The application can be further expanded by applying multiple polymer (eg polyimide) layers,
Therefore, it can also be adapted to a wider variety of applications. The functionality of the structure shown in FIG. 1 can be further expanded by depositing a second polyimide layer over the previously deposited layer 20 and overlaying pads 26 and 28. By selective etching and metal deposition, on the surface of the second polyimide layer,
Additional contacts can be made that can be interconnected to pads 26 and 28. The additional polyimide layers and contact pads made thereon can be customized for specific applications, and the expanded application of multiple polyimide layers greatly increases the versatility and usefulness of this continuation-in-part application.
【0038】図1は、本一部継続出願の基本的な設計上
の利点を示している。こうした利点により、金属層14
と接点16のすぐ近くを通っているサブミクロンのまた
は細い線を、金属相互接続物36を介して上方30に延
ばすことが可能となる。この延在が金属相互接続物28
の水平面において方向32に続き、そして金属相互接続
物38を介して下方34に戻る。パッシベーション層1
8と絶縁層20の機能と構造は前記した通りである。本
発明の基本的な設計上の利点は、細線相互接続物を“上
昇させる(elevate)”かまたは“展開させ(fan-ou
t)”、そしてこれらの相互接続物をミクロレベルおよ
びサブミクロのレベルから金属相互接続物のレベル(か
なり大きめの寸法を有しており、従って抵抗とキャパシ
タンスがより小さく、製造するのがより簡単でしかも原
価効率がより良好である)まで取り除くことにある。本
出願のこの態様は、ラインの再配分(line re-distribu
tion)を行ういかなる態様も含んでおらず、従って単純
性という固有の特質を有している。従って、ミクロおよ
びサブミクロの配線を幅広で厚い金属のレベルにてアク
セス可能にするという点において、この態様は本出願の
重要性をさらに高める。相互接続物20、36、および
38は、パッシベーション層とポリマーまたはポリイミ
ド誘電体層を貫いて上昇し、幅広で厚い金属レベル上に
てある距離にわたって延在を続け、そして幅広で厚い金
属レベルから微細な金属レベルまで、再びパッシベーシ
ョン層とポリマーまたはポリイミド誘電体層を貫いて下
降して延在を続けることによって、微細レベルの金属を
相互接続する。このようにしてなされる延在は、幅広で
厚い金属線26と28を含んだ特定タイプの微細な金属
相互接続箇所16(例えば、信号または電源または接
地)への延在に限定する必要はない。どのようなタイプ
の相互接続物をこのような方法で確実に設けることがで
きるかについては物理学と電子工学の法則により制約が
(もしあれば)加えられ、制約ファクター(limiting f
actor)は、抵抗、伝搬遅延、RC定数、および他のフ
ァクター等の従来の電気的制約ファクターであろう。本
出願が重要であるのは、これらの法則を適用できる点に
おいて本一部継続出願がはるかに広い許容範囲を与える
という点、そしてそうする際に、集積回路の用途と使用
について、またこれら回路の幅広で厚い金属環境への適
合についてかなり拡大された範囲をもたらすという点で
ある。FIG. 1 illustrates the basic design advantages of this continuation-in-part application. Due to these advantages, the metal layer 14
Submicron or fine lines running in the immediate vicinity of the contact point 16 and the contact 16 can be extended upwards 30 via the metal interconnect 36. This extension is a metal interconnect 28
In the horizontal plane of the direction 32 and back to the lower side 34 via the metal interconnect 38. Passivation layer 1
8 and the insulating layer 20 have the same functions and structures as described above. The basic design advantage of the present invention is that the fine wire interconnects are "elevated" or "fan-oued".
t) ”, and these interconnects from the micro-level and sub-micro level to the levels of metal interconnects (which have much larger dimensions and therefore smaller resistance and capacitance, and are easier to manufacture. And even more cost-effective.) This aspect of the present application is line re-distribu
It does not include any aspect of performing an action) and thus has the inherent property of simplicity. Therefore, this aspect further enhances the importance of the present application in that it allows micro and sub-micro wiring to be accessible at the level of wide and thick metal. Interconnects 20, 36, and 38 rise through the passivation layer and the polymer or polyimide dielectric layer and continue to extend over a wide and thick metal level over a distance and from the wide and thick metal level to finer levels. Interconnect fine level metals by continuing to descend and continue through the passivation layer and polymer or polyimide dielectric layer to the appropriate metal level. The extension made in this way need not be limited to the extension to a particular type of fine metal interconnect 16 (eg, signal or power or ground) that includes wide and thick metal lines 26 and 28. . The types of interconnects that can be reliably established in this way are constrained by the laws of physics and electronics (if any) and the limiting factor (if any).
actor) would be conventional electrical constraint factors such as resistance, propagation delay, RC constant, and other factors. It is important that the present continuation application gives a much wider latitude in the applicability of these laws, and in doing so, regarding the application and use of integrated circuits, as well as these circuits. It provides a significantly expanded range of conformance to the wide and thick metal environment.
【0039】図2は、本一部継続出願の基本的な相互接
続態様を、どのようにして本発明に従って微細金属を幅
広で厚い金属の平面にまで上昇させるだけでなく、厚い
ポリイミド層20の表面上にインダクターを加えるよう
に拡大できるかを示している。インダクターは、基板1
0の表面と平行であって、且つ層12、14、18、お
よび20が組み合わさった高さ分だけ基板10の表面と
隔離している平面において作製される。図2は、基板1
0の表面に垂直な平面にて切り取ったときのインダクタ
ーの断面40を示している。幅広で厚い金属も、抵抗に
よるエネルギー損失の節減に寄与する。さらに、電気メ
ッキ法を使用して抵抗率の低い金属(例えば金、銀、お
よび銅)も適用することができ、その厚さは約20μm
とすることができる。FIG. 2 illustrates the basic interconnection aspect of this continuation-in-part application, in which not only is fine metal raised to the plane of a wide, thick metal in accordance with the present invention, but also of a thick polyimide layer 20. It shows how it can be scaled up to add an inductor on the surface. Inductor is board 1
Made in a plane parallel to the surface of 0 and separated from the surface of the substrate 10 by the combined height of the layers 12, 14, 18 and 20. FIG. 2 shows the substrate 1
The cross section 40 of the inductor is shown when cut in a plane perpendicular to the surface of 0. Wide and thick metal also contributes to saving energy loss due to resistance. In addition, low resistivity metals (eg, gold, silver, and copper) can be applied using electroplating, with a thickness of about 20 μm.
Can be
【0040】図3は、誘電体層20の表面上に作製され
たインダクター40の螺旋構造の平面図42を示してい
る。図2におけるインダクター40の断面は、図3のラ
イン2−2’に沿って切り取ったときの図である。イン
ダクター40を作製するのに使用される方法は、電気メ
ッキ法または金属スパッタ法によって金属(例えば金や
銅など)を付着させる従来の方法である。FIG. 3 shows a top view 42 of the spiral structure of the inductor 40 fabricated on the surface of the dielectric layer 20. The cross section of the inductor 40 in FIG. 2 is a view taken along line 2-2 ′ in FIG. The method used to make inductor 40 is a conventional method of depositing a metal (eg, gold, copper, etc.) by electroplating or metal sputtering.
【0041】図4はインダクター40の平面図を示して
おり、強磁性物質の層44を加えることにより、インダ
クターが基板10の表面からさらに隔離されている。導
体36と38用の強磁性物質の層44において開口が作
製されており、層44は、実験的に測定することができ
て、使用する物質の種類と層(図4の断面において示さ
れている構造物を作製するために、強磁性物質(例えば
層20)をオーバーレイして使用される)の厚さに影響
され且つある程度依存するような厚さに、従来の方法を
使用して付着させてある。強磁性物質層44の表面エリ
アは一般に、インダクター40が層44と整列し、層4
4をオーバーレイするように層18の表面上に広がって
おり、層44の表面エリアがこれらの境界を幾分越えて
広がっていて、基板10の表面をインダクター40の電
磁場から遮蔽するという点をさらに改良している。FIG. 4 shows a top view of the inductor 40, which is further isolated from the surface of the substrate 10 by the addition of a layer 44 of ferromagnetic material. Apertures have been created in a layer 44 of ferromagnetic material for conductors 36 and 38, which can be measured empirically, depending on the type of material used and the layer (shown in cross section in FIG. 4). Deposited using conventional methods to a thickness that is affected and depends in part on the thickness of the ferromagnetic material (eg, used to overlay layer 20) to create the structure. There is. The surface area of the ferromagnetic material layer 44 is generally such that the inductor 40 is aligned with the layer 44,
4 extends over the surface of layer 18 so as to overlay 4 and the surface area of layer 44 extends somewhat beyond these boundaries to shield the surface of substrate 10 from the electromagnetic field of inductor 40. Has improved.
【0042】層44は強磁性物質の層に制限されず、良
導体(例えば、限定するものではないが、金、銅および
アルミニウム)の層とすることもできる。オーバーレイ
しているインダクター40はポリイミド層20の表面上
に作製されており、強磁性または良導体を含む層44に
よって下側のシリコン基板10から隔離できる。Layer 44 is not limited to being a layer of ferromagnetic material and can be a layer of a good conductor (eg, but not limited to gold, copper and aluminum). The overlaying inductor 40 is fabricated on the surface of the polyimide layer 20 and can be isolated from the underlying silicon substrate 10 by a layer 44 containing a ferromagnetic or good conductor.
【0043】図5は、わかりやすくするために、基板お
よび本発明の方法に従って基板の表面上に作製した層の
単純化した断面を示している。強調して示されているエ
リアは前記にて定義した通りである。すなわち、
−10はシリコン基板であり、
−12は、基板の表面上に付着させた誘電体層であり、
−14は、相互接続線、バイア、および接点を含んだ相
互接続層であり、
−16は、相互接続層14の表面上の接点であり、
−18は、接点16にアクセスできる開口が作製されて
いるパッシベーション層であり、
−20は厚いポリマー層であり、そして
−21は、ポリイミド層20を通して設けられている導
電プラグである。FIG. 5 shows, for the sake of clarity, a simplified cross section of the substrate and the layers produced on the surface of the substrate according to the method of the invention. The highlighted areas are as defined above. That is, -10 is a silicon substrate, -12 is a dielectric layer deposited on the surface of the substrate, -14 is an interconnect layer containing interconnect lines, vias, and contacts, 16 is a contact on the surface of interconnect layer 14, -18 is a passivation layer in which an opening is made accessible to contact 16, -20 is a thick polymer layer, and -21 is a polyimide. It is a conductive plug provided through the layer 20.
【0044】厚いポリマー層20は、パッシベーション
層18の表面上に液状形態にて塗被することもできる
し、またはパッシベーション層18の表面上に乾燥皮膜
を施すことにより積層することもできる。導電プラグ2
1の作製に必要とされるバイアは、従来のフォトリソグ
ラフィプロセスによって作製することもできるし、また
はレーザー(ドリル)技術を使用して作製することもで
きる。The thick polymer layer 20 can be applied in liquid form on the surface of the passivation layer 18 or can be laminated by applying a dry coating on the surface of the passivation layer 18. Conductive plug 2
The vias required to make one can be made by conventional photolithography processes or can be made using laser (drill) techniques.
【0045】上記の説明から明らかなように、図5の断
面において示されている層の配列は、インダクターやコ
ンデンサ等の追加の電気的素子が、ポリイミド層20の
表面上において、そして導電プラグ21と電気的に接触
した状態にて作製できるように造られている。図5に示
す断面における誘電体層12は層14の一部であっても
よい。なぜなら、層14は、層12を容易に集積するこ
とのできるイントラ・レベル・ジエレクトリック(Intr
a Level Dielectric; ILD)の層であるからである。As will be apparent from the above description, the arrangement of layers shown in the cross-section of FIG. It is made so that it can be made in the state of being in electrical contact with The dielectric layer 12 in the cross section shown in FIG. 5 may be part of the layer 14. Because layer 14 is an Intra-level electric (Intr) that allows layer 12 to be easily integrated.
a Level Dielectric (ILD) layer.
【0046】図6に示す断面に対しては、図5に関して
説明したのと同じ層がこの断面にも与えられている。能
動半導体装置を含むシリコン基板10の上層17がさら
に示されている。さらに、パッシベーション層18の表
面上に作製されているインダクター19の断面が示され
ている。この場合も、インダクター19のために使用さ
れる金属のオーム抵抗ができるだけ低くなければならな
い、ということを強調しておく。このため、インダクタ
ー19の形成に対しては、例えば金の厚い層を使用する
のが好ましい。金の厚い層は、2.4GHzの用途に対し
てインダクター19のQ値を約5から約20まで増大さ
せたことが明らかになっており、これはインダクター1
9のQ値が相当改良されたことを示している。For the cross section shown in FIG. 6, the same layers as described with reference to FIG. 5 are also given to this cross section. The top layer 17 of the silicon substrate 10 containing the active semiconductor device is further shown. Furthermore, a cross section of the inductor 19 produced on the surface of the passivation layer 18 is shown. Again, it is emphasized that the ohmic resistance of the metal used for inductor 19 should be as low as possible. Therefore, for forming the inductor 19, it is preferable to use a thick layer of gold, for example. A thick layer of gold has been shown to increase the Q factor of inductor 19 from about 5 to about 20 for the 2.4 GHz application, which is inductor 1
It shows that the Q value of 9 was considerably improved.
【0047】図7は、基板10の表面上に作製されたコ
ンデンサの断面を示している。導電相互接続線と接点を
含んだ層14が基板10の表面上に作製されている。パ
ッシベーション層18が層14の表面上に付着してお
り、接点パッド16の表面にアクセスできる開口が、パ
ッシベーション層18中に作製されている。FIG. 7 shows a cross section of a capacitor fabricated on the surface of the substrate 10. A layer 14 including conductive interconnect lines and contacts has been fabricated on the surface of the substrate 10. A passivation layer 18 is deposited on the surface of layer 14 and openings are made in passivation layer 18 that allow access to the surface of contact pad 16.
【0048】よく知られているように、コンデンサは、
下側プレート、上側プレート、および上側プレートと下
側プレートとを隔離する誘電体層を含む。コンデンサの
これらの構成要素は、図7に示されている断面から下記
のように容易に識別することができる。
−42は、コンデンサの下側プレートを形成する導電層
であり、
−44は、コンデンサの上側プレートを形成する導電層
であり、
−46は、コンデンサの上側プレート44を下側プレー
ト42から隔離する誘電体層である。As is well known, capacitors are
It includes a lower plate, an upper plate, and a dielectric layer separating the upper plate and the lower plate. These components of the capacitor can be easily identified as follows from the cross section shown in FIG. -42 is a conductive layer forming the lower plate of the capacitor, -44 is a conductive layer forming the upper plate of the capacitor, -46 separates the upper plate 44 of the capacitor from the lower plate 42. It is a dielectric layer.
【0049】図7に示されている断面からわかるよう
に、コンデンサはパッシベーション層18の表面上に作
製されていることに留意すべきであり、従って、コンデ
ンサを作製するこの方法はポストパッシベーション・プ
ロセシング・シーケンスと呼ばれる。個々の層42、4
4、および46を作製するのに使用できる処理条件と物
質についてはすでに記載しており、従ってここでさらに
詳細に説明する必要はない。It should be noted that the capacitors are fabricated on the surface of the passivation layer 18, as can be seen from the cross section shown in FIG. -It is called a sequence. Individual layers 42, 4
The process conditions and materials that can be used to make 4, and 46 have been previously described and therefore need not be discussed in further detail here.
【0050】重要な点は、3つの層42、44、および
46を付着させることのできる種々の厚さであり、以下
の通りである。
−パッシベーション層18の厚さは約0.1〜0.3μ
mであり、
−導電性物質層42の厚さは約0.5〜20μmであ
り、
−誘電体層44の厚さは約500〜10,000オング
ストロームであり、そして
−導電性物質層46の厚さは約0.5〜20μmであ
る。Of importance are the various thicknesses to which the three layers 42, 44 and 46 can be deposited, as follows: -The thickness of the passivation layer 18 is about 0.1-0.3μ.
m, the thickness of the conductive material layer 42 is about 0.5-20 μm, the thickness of the dielectric layer 44 is about 500-10,000 angstroms, and-the conductive material layer 46 is The thickness is about 0.5 to 20 μm.
【0051】図7における断面で示されている、ポスト
パッシベーション法により作製されたコンデンサは、
−コンデンサと下側のシリコン基板との間の寄生キャパ
シタンスを減少させ、
−導電性物質の厚い層の使用を可能にし(これによりコ
ンデンサの抵抗が減少する;このことはワイヤレス用途
において特に重要である)、そして
−コンデンサの上側プレートと下側プレートとの間の誘
電体として高誘電性物質(例えばTiO2やTa2O5)
の使用を可能にした(この結果、コンデンサの容量値が
より高くなる)。The capacitor made by the post-passivation method, shown in cross section in FIG. 7, reduces the parasitic capacitance between the capacitor and the underlying silicon substrate, and uses a thick layer of conductive material. It allows (thereby resistance of the capacitor decreases; this is particularly important in wireless applications), and - a high dielectric material as the dielectric between the upper and lower plates of the capacitor (e.g., TiO 2 And Ta 2 O 5 )
It is possible to use (as a result, the capacitance value of the capacitor becomes higher).
【0052】図8は、パッシベーション層18の表面上
に作製されているインダクター19のソレノイド構造の
三次元図を示している。図8においてさらに強調されて
いるのは、
−23、すなわちインダクターの金属の上側レベルと下
側レベルの相互接続のために図5の厚いポリマー層20
において作製されているバイア、
−25、すなわちインダクターの底部金属、および
−27、すなわちインダクターのための上側金属であ
る。FIG. 8 shows a three-dimensional view of the solenoid structure of the inductor 19 produced on the surface of the passivation layer 18. Further emphasized in FIG. 8 is -23, the thick polymer layer 20 of FIG. 5 due to the interconnection of the upper and lower metal levels of the inductor metal.
, -25, the bottom metal of the inductor, and -27, the top metal for the inductor.
【0053】図9は、先ずポリマーの厚い層29を付着
させ、その上にポリマー層(図示せず)を付着させ、そ
してポリマーの厚い層20(図5)中にバイア23を作
製することによってパッシベーション層18の表面上に
作製されたインダクターの三次元図を示している。図9
は、前記にて強調した層の他にポリイミド層29を示し
ている。インダクター19は、インダクター19の底部
金属25、インダクターの上部金属27、およびポリマ
ーを含むのが好ましい層20(図5)中に作製されるバ
イア23を造り上げることによって作製される。FIG. 9 shows that a thick layer of polymer 29 is first deposited, a polymer layer (not shown) is deposited thereon, and vias 23 are made in the thick layer of polymer 20 (FIG. 5). A three-dimensional view of an inductor fabricated on the surface of passivation layer 18 is shown. Figure 9
Shows a polyimide layer 29 in addition to the layers highlighted above. The inductor 19 is made by building up the bottom metal 25 of the inductor 19, the top metal 27 of the inductor, and the via 23 made in the layer 20 (FIG. 5), which preferably comprises a polymer.
【0054】図10は、図9で既に示したように、層2
0の表面上にインダクターが作製されている場合の平面
図を示している。バイア23は、インダクター19の上
部金属線27、インダクター19の底部金属線25(層
20の表面上には見えないので、ハッチングしてある)
と同様に強調されている。さらに詳細に、バイア23’
と23”については、バイア23’の下端とバイア2
3”の上端はそれぞれ相互接続線31と33(図11)
に接続し、これら相互接続線31と33は、インダクタ
ー19のさらなる相互接続のための接続となる。FIG. 10 shows layer 2 as already shown in FIG.
The top view in case the inductor is produced on the surface of 0 is shown. Vias 23 are top metal lines 27 of inductor 19, bottom metal lines 25 of inductor 19 (hatched because they are not visible on the surface of layer 20).
As well as being emphasized. In more detail, Bahia 23 '
And 23 "for the bottom of via 23 'and via 2
The upper ends of the 3 "are interconnect lines 31 and 33, respectively (Fig. 11).
, And these interconnection lines 31 and 33 provide connections for further interconnection of inductor 19.
【0055】図11は、図10の構造を、図10に示す
ライン6e−6e’に沿って切り取った断面を示してい
る。接点パッド16’はパッシベーション層18の表面
上に設けられており、こうした接点パッド16’は、イ
ンダクター19の底部金属25とインダクター19の上
部金属27との間の相互接続のためにバイア23、2
3’および23”と接触している。バイア23’と2
3”への相互接続物は線31と33であり、これらは前
述したように、インダクター19を周囲の回路または素
子に接続する。FIG. 11 shows a cross section of the structure of FIG. 10 taken along the line 6e-6e 'shown in FIG. Contact pads 16 ′ are provided on the surface of the passivation layer 18, such contact pads 16 ′ forming vias 23, 2 for interconnection between the bottom metal 25 of the inductor 19 and the top metal 27 of the inductor 19.
In contact with 3'and 23 ". Vias 23 'and 2"
Interconnects to the 3 "are lines 31 and 33, which connect the inductor 19 to surrounding circuitry or devices, as previously described.
【0056】パッシベーション層をオーバーレイするト
ロイダルインダクターの作製を図12と13に示し、こ
こではトロイダルコイル19’をパッシベーション層1
8の表面上に作製する。上側レベル金属27’、底部レ
ベル金属25’、および、底部レベル金属25’と上側
レベル金属27’とを相互接続するバイア23’を図1
2において強調している。The fabrication of toroidal inductors overlaying a passivation layer is shown in FIGS. 12 and 13, where the toroidal coil 19 'is shown as a passivation layer 1.
8 on the surface. A top level metal 27 ', a bottom level metal 25', and a via 23 'interconnecting the bottom level metal 25' and the top level metal 27 'are shown in FIG.
Emphasized in 2.
【0057】図13は、さらに説明するために、図12
のトロイダル19’の平面図を示している。この図の強
調した特徴は前記で説明しており、従ってここでさらに
説明する必要はない。FIG. 13 is a diagram of FIG. 12 for further explanation.
Figure 19 shows a top view of the toroidal 19 '. The highlighted features of this figure have been described above and therefore need not be discussed further here.
【0058】図14は、図7のように基板10の表面上
にコンデンサが作製されている場合の断面を示してい
る。しかしながら、図14に示されている断面において
は、厚いポリイミド層20がパッシベーション層18の
表面上に付着していて、厚いポリイミド層20を通して
アクセスできる接点パッド16を造るために、パターン
形成処理とエッチング処理が施されている。厚いポリマ
ー層20により、コンデンサの大部分が離される。すな
わち、下側プレート42、上側プレート44、および誘
電体46が、基板10の表面から層20の厚さに等しい
距離だけ離される。前述したように、ポリイミドの厚さ
範囲は2μm〜150μmの範囲で変わってよく、これは
電気的な設計要件に依存する。この説明は、図14に示
されている断面に対しても当てはまり、従ってコンデン
サの各層を、2μm〜150μmの距離だけ基板10の表
面から離すことができる。この結果、コンデンサと下側
のシリコン基板との間の距離が大幅に増大し、従って明
らかに寄生キャパシタンスが大幅に減少するであろう。FIG. 14 shows a cross section when a capacitor is formed on the surface of the substrate 10 as shown in FIG. However, in the cross-section shown in FIG. 14, a thick polyimide layer 20 is deposited on the surface of the passivation layer 18 and patterned and etched to make contact pads 16 accessible through the thick polyimide layer 20. Has been processed. The thick polymer layer 20 separates most of the capacitors. That is, lower plate 42, upper plate 44, and dielectric 46 are separated from the surface of substrate 10 by a distance equal to the thickness of layer 20. As mentioned above, the polyimide thickness range may vary from 2 μm to 150 μm, depending on electrical design requirements. This description also applies to the cross section shown in FIG. 14, so that the layers of the capacitor can be separated from the surface of the substrate 10 by a distance of 2 μm to 150 μm. As a result, the distance between the capacitor and the underlying silicon substrate will be significantly increased, and thus the parasitic capacitance will be significantly reduced.
【0059】図15は、基板10の表面上にパッシベー
ション層18が付着していて、パッシベーション層18
の表面上に抵抗器48が作製されている場合の基板10
の断面を示している。よく知られているように、抵抗器
は、電流の通過に対して電気抵抗を生じる物質と2箇所
(two points)とを接続することによって作製される。
図15において断面で示されている抵抗48の一部であ
る2箇所は、相互接続層14の表面中または表面上に作
製されている接点パッド16である。2つの接点パッド
を相互接続し、そしてパッシベーション層18の表面上
に付着する層48を2つの接点パッド間に作製すること
によって、本発明の方法に従って抵抗器を作製した。層
48を作製するためには、抵抗率の高い物質(例えば、
TaN、窒化ケイ素、ホスホシリケートガラス(PS
G)、オキシ窒化ケイ素、アルミニウム、酸化アルミニ
ウム(AlxOy)、タンタル、ニオブ、またはモリブデ
ン)を使用することができる。高抵抗率物質の層48の
付着の寸法(例えば厚さ、長さ、および幅)は用途によ
って異なり、従ってここでは特定できない。図15にお
ける断面で示されている抵抗器は、図7と図14のコン
デンサの場合と同じように、パッシベーション層18の
表面上にポストパッシベーション法によって作製され
る。FIG. 15 shows that the passivation layer 18 is attached on the surface of the substrate 10.
The substrate 10 when the resistor 48 is formed on the surface of the substrate
The cross section of FIG. As is well known, a resistor is made by connecting two points with a material that creates an electrical resistance to the passage of an electric current.
The two locations that are part of the resistor 48 shown in cross section in FIG. 15 are the contact pads 16 made in or on the surface of the interconnect layer 14. A resistor was made according to the method of the invention by interconnecting the two contact pads and making a layer 48 deposited on the surface of the passivation layer 18 between the two contact pads. To make layer 48, a material of high resistivity (eg,
TaN, silicon nitride, phosphosilicate glass (PS
G), silicon oxynitride, aluminum, aluminum oxide (Al x O y ), tantalum, niobium, or molybdenum) can be used. The dimensions (eg, thickness, length, and width) of the deposition of layer 48 of high resistivity material depend on the application and are therefore not specified here. The resistor shown in cross section in FIG. 15 is made by the post passivation method on the surface of the passivation layer 18, as in the case of the capacitors of FIGS. 7 and 14.
【0060】図16は基板10の断面を示しており、基
板の表面上に相互接続層14が作製されている。相互接
続用金属層14の上にパッシベーション層18が付着し
ており、パッシベーション層18の表面上に厚いポリイ
ミド層20が付着している。ポリイミド層20の表面上
に抵抗器48が作製されている。抵抗器48は、2つの
接点パッド16と高抵抗率の薄い金属層とを接続した状
態で作製されている。抵抗器本体と基板表面との間の距
離を増大させることによって(ポリイミド層20の厚さ
を増大させることによって)抵抗器本体と基板との間の
寄生キャパシタンスが減少し、従って改良された抵抗性
構成要素が得られる(寄生容量損失の減少、高周波性能
の向上)。FIG. 16 shows a cross section of the substrate 10 with an interconnect layer 14 formed on the surface of the substrate. A passivation layer 18 is deposited on the interconnect metal layer 14 and a thick polyimide layer 20 is deposited on the surface of the passivation layer 18. A resistor 48 is fabricated on the surface of the polyimide layer 20. The resistor 48 is manufactured with the two contact pads 16 and a thin metal layer having a high resistivity connected to each other. By increasing the distance between the resistor body and the substrate surface (by increasing the thickness of the polyimide layer 20), the parasitic capacitance between the resistor body and the substrate is reduced, thus improving the resistance. Components are obtained (reduced parasitic capacitance loss, improved high frequency performance).
【0061】本発明のポストパッシベーション法のさら
なる応用が図17と18に示されており、接点パッド1
6とオーバーレイしている電気素子(例えばディスクリ
ートのインダクター)との間にボール状接点を作製する
ことに重点を置いている。基板10の表面から上方に向
かっての、図17の層のほとんどは、3つの層に関して
上記で使用したのと同じ参照番号を使用して図17にお
いて識別してある。図17においてまだ識別されていな
いのは、
−50、厚いポリマー層20を通して形成されている接
点プラグ、
−52、選択的ハンダ付着法(プラグ50の表面上に電
気メッキまたはボール・マウンティングを施し、付着さ
せたハンダ上へフラックスを施し、そしてハンダをフロ
ーさせて接点ボール52を形成させる)という従来法を
使用して接点プラグ50の表面上に形成されている接点
ボール、および
−54、ディスクリートの電気素子(例えば、インダク
ターやディスクリートのコンデンサまたは抵抗器)の断
面である。A further application of the post-passivation method of the present invention is shown in FIGS. 17 and 18, where contact pad 1
The focus is on making ball-shaped contacts between 6 and the overlying electrical element (eg, discrete inductor). From the surface of the substrate 10 upwards, most of the layers of Figure 17 are identified in Figure 17 using the same reference numbers used above for the three layers. Not yet identified in FIG. 17 is −50, a contact plug formed through thick polymer layer 20, −52, selective solder deposition (electroplating or ball mounting on the surface of plug 50, A contact ball formed on the surface of the contact plug 50 using the conventional method of fluxing onto the deposited solder and flowing the solder to form the contact ball 52; A cross section of an electrical element (eg, an inductor or discrete capacitor or resistor).
【0062】図18はシリコン基板10の断面を示して
おり、基板表面の上にディスクリートの電気素子54が
実装されており、接点ボール56が使用されていて、こ
れにより基板10と電気素子54との間の距離が相当程
度の値になる。接点パッド16にオーバーレイしている
パッシベーション層18にて作製されている開口中に接
点ボールが挿入されており、この(比較的大きな)接点
ボール56が、基板10の表面とディスクリートの電気
素子54との間に相当程度の隔離をもたらす。FIG. 18 shows a cross section of the silicon substrate 10, in which a discrete electric element 54 is mounted on the surface of the substrate and a contact ball 56 is used, whereby the substrate 10 and the electric element 54 are connected to each other. The distance between them becomes a considerable value. A contact ball is inserted into an opening made in the passivation layer 18 overlying the contact pad 16, and this (relatively large) contact ball 56 forms the surface of the substrate 10 and the discrete electrical element 54. Result in a considerable degree of isolation.
【0063】図17と18に示されている方法は、
−受動素子54が基板10の表面から相当程度の距離離
れていること、および
−プリント回路基板(PCB)の表面上にディスクリー
トの受動素子54を実装する代わりに、本発明において
は半導体装置により近くに受動素子54を実装できると
いうことを示している。The method shown in FIGS. 17 and 18 is that the passive element 54 is a substantial distance from the surface of the substrate 10, and that the passive element is discrete on the surface of the printed circuit board (PCB). Instead of mounting 54, the invention shows that the passive element 54 can be mounted closer to the semiconductor device.
【0064】添付図面で断面にて示した実施例を挙げつ
つ上記に説明してきた方法と手順の全体を通して下記の
ような点を強調してきた:
−シリコン基板から受動素子をさらに離し、これによ
り、基板が受ける電磁損失のために基板によって引き起
こされる悪影響が減少する、
−本発明のポストパッシベーション法はディスクリート
素子の設計パラメーターの選択を可能にし、この結果、
ディスクリートのコンデンサとディスクリートのインダ
クターの抵抗が減少する。このことは、従来技術の方法
と本発明の方法との下記比較からより一層明確になる。The following points have been emphasized throughout the method and procedure described above with reference to the embodiments shown in cross section in the accompanying drawings: -further separating the passive device from the silicon substrate, thereby The adverse effects caused by the substrate due to the electromagnetic losses experienced by the substrate are reduced, the post-passivation method of the invention allows the selection of design parameters of the discrete device, so that
Resistance of discrete capacitors and discrete inductors is reduced. This becomes even clearer from the following comparison of the prior art method and the method of the present invention.
【0065】従来技術では、インダクターの作製に薄い
金属の使用が必要とされるため、インダクターのために
幅広のコイルの作製が要求され、この結果、インダクタ
ーに必要とされる表面積が増大し、従ってインダクター
の寄生キャパシタンスが増大し、このため基板表面にお
いて渦電流損失を引き起こす。The prior art requires the use of thin metal to fabricate the inductor, which requires the fabrication of a wider coil for the inductor, which increases the surface area required for the inductor and, therefore, The parasitic capacitance of the inductor increases, which causes eddy current losses at the substrate surface.
【0066】これとは対照的に本発明は、受動素子の金
属が(厚いポリマー層によって)(薄い金属)相互接続
層14から離れているので厚い金属を使用することがで
き、従ってインダクターに必要とされる表面積が少なく
て済み、またインダクターの抵抗率が減少し、これによ
ってインダクターのQ値が増大する。In contrast to this, the present invention allows the use of thick metal because the metal of the passive element is separated from the (thin metal) interconnect layer 14 (by the thick polymer layer) and is therefore required for the inductor. It takes less surface area and reduces the resistivity of the inductor, which increases the Q factor of the inductor.
【0067】本発明の好ましい実施態様について説明
し、またその形態を詳細に記載してきたが、当業者にと
っては、本発明の精神を逸脱することなく、また添付の
特許請求の範囲を逸脱することなく種々の変形が可能で
あることは言うまでもない。While the preferred embodiment of the invention has been described and described in detail, those skilled in the art will appreciate that it does not depart from the spirit of the invention and also from the scope of the appended claims. Needless to say, various modifications are possible.
【図1】図1は、本一部継続出願による発明の相互接続
スキームの断面を示している。FIG. 1 shows a cross section of an inventive interconnection scheme according to this continuation-in-part application.
【図2】図2は、厚いポリイミド層の表面上にインダク
ターが作製されているという本一部継続出願が拡大され
た場合の断面を示している。FIG. 2 shows a cross section of an expanded version of this continuation-in-part application in which an inductor is fabricated on the surface of a thick polyimide layer.
【図3】図3は、本発明の方法に従って作製されるイン
ダクターの平面図を示している。FIG. 3 shows a top view of an inductor made according to the method of the present invention.
【図4】図4は、基板とオーバーレイしている層の断面
を示しており、厚いポリイミド層の表面上にインダクタ
ーが作製され、インダクターを下側のシリコン基板から
絶縁するために強磁性物質の層がさらに加えられてい
る。FIG. 4 shows a cross section of a layer overlying a substrate, in which an inductor is fabricated on the surface of a thick polyimide layer and a ferromagnetic material is used to insulate the inductor from the underlying silicon substrate. More layers have been added.
【図5】図5は、本一部継続出願の方法を使用して基板
表面上に作製されている複数層と基板とを単純化させた
場合の断面を示している。FIG. 5 shows a cross section of a simplified substrate and a plurality of layers fabricated on the surface of a substrate using the method of this continuation-in-part application.
【図6】図6は、パッシベーション層の上にインダクタ
ーが加えられた場合の、図5の断面を示している。FIG. 6 shows the cross section of FIG. 5 when an inductor is added over the passivation layer.
【図7】図7は、基板の表面上にパッシベーション層を
付着させ、パッシベーション層の表面上にコンデンサが
作製されている場合の断面を示している。FIG. 7 shows a cross section when a passivation layer is deposited on the surface of a substrate and a capacitor is produced on the surface of the passivation layer.
【図8】図8は、厚いポリマー層中にバイアを作製する
ことによってパッシベーション層の表面上に作製された
インダクターの三次元図を示している。FIG. 8 shows a three-dimensional view of an inductor made on the surface of a passivation layer by making vias in a thick polymer layer.
【図9】図9は、厚いポリイミド層の表面上に付着させ
た厚いポリマー層中に作製されたインダクターの三次元
図を示している。FIG. 9 shows a three-dimensional view of an inductor made in a thick polymer layer deposited on the surface of a thick polyimide layer.
【図10】図10は、層20の表面上にインダクターが
作製されている場合の平面図を示している。FIG. 10 shows a plan view when an inductor is produced on the surface of layer 20.
【図11】図11は、図10の構造を、図10のライン
6e−6e’に沿って切り取った断面を示している。11 shows a cross section of the structure of FIG. 10 taken along line 6e-6e ′ of FIG.
【図12】図12は、パッシベーション層の表面上に作
製されたインダクターの三次元図を示しており、インダ
クターはソレノイドの形状を有する。FIG. 12 shows a three-dimensional view of an inductor made on the surface of a passivation layer, the inductor having the shape of a solenoid.
【図13】図13は、図12のインダクターの平面図を
示している。13 shows a plan view of the inductor of FIG.
【図14】図14は、基板の表面上にパッシベーション
層を付着させ、パッシベーション層の上に厚いポリイミ
ド層を付着させ、そして厚いポリイミド層の表面上にコ
ンデンサが作製されている場合の断面を示している。FIG. 14 shows a cross section where a passivation layer is deposited on the surface of a substrate, a thick polyimide layer is deposited on the passivation layer, and a capacitor is fabricated on the surface of the thick polyimide layer. ing.
【図15】図15は、基板の表面上にパッシベーション
層を付着させ、パッシベーション層の表面上に抵抗器が
作製されている場合の断面を示している。FIG. 15 shows a cross section where a passivation layer is deposited on the surface of the substrate and a resistor is fabricated on the surface of the passivation layer.
【図16】図16は、基板の表面上にパッシベーション
層を付着させ、パッシベーション層の上に厚いポリイミ
ド層を付着させ、そして厚いポリイミド層の表面上に抵
抗器が作製されている場合の断面を示している。FIG. 16 shows a cross section where a passivation layer is deposited on the surface of a substrate, a thick polyimide layer is deposited on the passivation layer, and a resistor is fabricated on the surface of the thick polyimide layer. Shows.
【図17】図17は、シリコン基板の表面上にディスク
リートの電気素子が実装され、接点ボールが使用されて
いて、これにより基板と電気素子との間の距離が相当程
度の値となり、そして厚いポリイミド層が使用されてい
る、という場合の断面を示している。FIG. 17 shows that discrete electric elements are mounted on the surface of a silicon substrate and contact balls are used, which results in a considerable distance between the substrate and the electric elements, and A cross section is shown where a polyimide layer is used.
【図18】図18は、シリコン基板の表面上にディスク
リートの電気素子が実装され、厚い接点ボールが使用さ
れていて、これにより基板と電気素子との間の距離が相
当程度の値となり、そしてポリイミド層が使用されてい
ない、という場合の断面を示している。FIG. 18 shows that discrete electrical components are mounted on the surface of a silicon substrate and thick contact balls are used, which results in a considerable distance between the substrate and the electrical components, and The cross section is shown where the polyimide layer is not used.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H01L 21/90 A Fターム(参考) 5F033 HH07 HH08 HH11 HH13 HH14 HH20 HH21 HH32 HH35 JJ11 JJ19 KK00 PP06 PP15 PP27 PP28 QQ09 QQ37 RR04 RR06 RR21 RR22 RR23 RR24 SS15 SS22 TT04 VV07 VV08 VV09 VV10 WW01 WW02 XX10 XX24 5F038 AC01 AC15 AC19 AR06 AZ05 BE07 CD20 DF01 DF03 DF12 EZ14 EZ20 ─────────────────────────────────────────────────── ─── Continuation of front page (51) Int.Cl. 7 Identification code FI theme code (reference) H01L 21/90 AF term (reference) 5F033 HH07 HH08 HH11 HH13 HH14 HH20 HH21 HH32 HH35 JJ11 JJ19 KK00 PP06 PP15 PP27 PP28 QQ09 QQ37 RR04 RR06 RR21 RR22 RR23 RR24 SS15 SS22 TT04 VV07 VV08 VV09 VV10 WW01 WW02 XX10 XX24 5F038 AC01 AC15 AC19 AR06 AZ05 BE07 CD20 DF01 DF03 DF12 EZ14 EZ20
Claims (86)
性能集積回路用のインダクターを形成する方法であっ
て、 (a)表面中または表面上に半導体装置が作製されてい
る半導体基板であって、該半導体基板の能動表面中また
は能動表面上の前記半導体装置に設けられる電気接点を
有する半導体基板を用意する工程と; (b)相互接続物の1つ以上の層を含んだオーバーレイ
する相互接続用金属化構造物を前記半導体基板の能動表
面上に作製し、前記相互接続物の層が、電気接点が前記
オーバーレイする相互接続用金属化構造物の表面中また
は表面上に設けられている状態にて、導電相互接続線ま
たは導電接点または導電バイアを1つ以上の層において
含み、前記電気接点の少なくとも1つが、前記オーバー
レイする相互接続用金属化構造物の前記1つ以上の層に
設けられる前記導電相互接続線または前記導電接点また
は前記導電バイアの少なくとも1つと接触し、前記金属
線または前記接点または前記導電バイアの少なくとも1
つが、前記基板の表面中または表面上の前記半導体装置
に設けられる前記電気接点の少なくとも1つと接触する
工程と; (c)前記オーバーレイする相互接続用金属化構造物上
にパッシベーション層を付着させる工程と; (d)前記パッシベーション層より実質的に厚くて、し
かも前記相互接続用金属化構造物を作製するのに使用さ
れる誘電体中間層より実質的に厚い絶縁・分離用ポリマ
ー層を前記前記パッシベーション層上に付着させる工程
と; (e)前記絶縁・分離用ポリマー層を貫いて、および前
記パッシベーション層を貫いて開口を形成させて、前記
オーバーレイする相互接続用金属化構造物の表面中また
は表面上に設けられている前記電気接点の少なくとも1
対を露出させる工程と; (f)前記開口に導電性物質を充填して、前記開口を通
る金属接点を作製する工程と; (g)前記絶縁・分離用ポリマー層の表面上に前記イン
ダクターを形成させ、前記インダクターが、前記オーバ
ーレイする相互接続用金属化構造物の表面中または表面
上に設けられている前記電気接点の少なくとも1対に接
続されている工程と;を含む方法。1. A method for forming an inductor for a high-performance integrated circuit, which overlays the surface of a semiconductor substrate, comprising: (a) a semiconductor substrate having a semiconductor device formed in or on the surface, Providing a semiconductor substrate having electrical contacts provided to said semiconductor device in or on the active surface of a semiconductor substrate; and (b) an overlaying interconnect metal including one or more layers of interconnect. A metallization structure is formed on the active surface of the semiconductor substrate, and a layer of the interconnect is provided in or on the surface of the interconnecting metallization structure overlying the electrical contacts. , A conductive interconnect line or contact or conductive via in one or more layers, at least one of said electrical contacts overlaying said interconnect metallization structure. Said one or more of the conductive interconnect lines or at least one contact of the conductive contacts or the conductive vias provided in the layer, at least one of the metal wire or the contact or the conductive vias
Contacting at least one of the electrical contacts on the semiconductor device in or on the surface of the substrate; and (c) depositing a passivation layer on the overlaying interconnect metallization structure. (D) said insulating and isolating polymer layer being substantially thicker than said passivation layer and substantially thicker than a dielectric intermediate layer used to fabricate said interconnect metallization structure. Depositing on a passivation layer; (e) forming an opening through the insulating and isolating polymer layer and through the passivation layer in the surface of the overlying interconnect metallization structure or At least one of said electrical contacts provided on a surface
Exposing the pair; (f) filling the opening with a conductive material to make a metal contact through the opening; (g) placing the inductor on the surface of the insulating / separating polymer layer. Forming, said inductor being connected to at least one pair of said electrical contacts provided in or on the surface of said overlying interconnect metallization structure.
構造物の表面中または表面上に設けられている前記電気
接点のサイズが約0.3μm〜約50μmの範囲である、
請求項1記載の方法。2. The size of the electrical contacts provided in or on the surface of the overlying interconnect metallization structure ranges from about 0.3 μm to about 50 μm.
The method of claim 1.
構造物の表面中または表面上に設けられている前記電気
接点が、スパッタアルミニウム、CVDタングステン、
CVD銅、電気メッキ金、電気メッキ銀、電気メッキ
銅、無電解金、および無電解ニッケルを含む群から選択
される物質を含む、請求項1記載の方法。3. The electrical contacts provided in or on the surface of the overlaying interconnect metallization structure are sputtered aluminum, CVD tungsten,
The method of claim 1, comprising a material selected from the group comprising CVD copper, electroplated gold, electroplated silver, electroplated copper, electroless gold, and electroless nickel.
れ、そしてさらにパッシベーション層によって被覆され
る、請求項1記載の方法。4. The method of claim 1, wherein the inductor is embedded in a dielectric and further covered by a passivation layer.
4記載の方法。5. The method of claim 4, wherein the dielectric is a low K dielectric.
グストロームであり、そして表面積が、前記インダクタ
ーが前記絶縁・分離用ポリマー層をほぼオーバーレイす
る表面積より大きい、前記パッシベーション層をオーバ
ーレイする強磁性物質の1つ以上の層を追加することに
より、前記パッシベーション層の表面とその上に付着さ
せた絶縁・分離用ポリマー層との間に、前記強磁性物質
の1つ以上の層を挿入する、請求項1記載の方法。6. A ferromagnetic material overlaying the passivation layer having a thickness of about 1,000 to 50,000 Angstroms and a surface area greater than that of the inductor overlying the insulating polymer layer. Inserting one or more layers of said ferromagnetic material between the surface of said passivation layer and the insulating and separating polymer layer deposited thereon by adding one or more layers of material, The method of claim 1.
て、前記絶縁・分離用ポリマー層の表面上に、および前
記絶縁・分離用ポリマー層の表面に平行な平面中に作製
される、請求項1記載の方法。7. The inductor is a spiral design, made on the surface of the insulating / separating polymer layer and in a plane parallel to the surface of the insulating / separating polymer layer. The method described in 1.
使用して作製される、請求項1記載の方法。8. The method of claim 1, wherein the inductor is made using a damascene process.
ィによる露光とエッチングの方法を使用して作製され
る、請求項1記載の方法。9. The method of claim 1, wherein the inductor is made using a photolithographic exposure and etching method.
板との間に挿入された誘電体層を備える、高性能集積回
路用のコンデンサを半導体基板の表面上に形成する方法
であって、 (a)表面中または表面上に半導体装置が作製されてい
る半導体基板であって、該半導体基板の能動表面中また
は能動表面上の前記半導体装置に設けられる電気接点を
有する半導体基板を用意する工程と; (b)相互接続物の1つ以上の層を含んだオーバーレイ
する相互接続用金属化構造物を前記半導体基板の能動表
面上に作製し、前記相互接続物の層が、電気接点が前記
オーバーレイする相互接続用金属化構造物の表面中また
は表面上に設けられている状態にて、導電相互接続線ま
たは導電接点または導電バイアを1つ以上の層において
含み、前記電気接点の少なくとも1つが、前記オーバー
レイする相互接続用金属化構造物の前記1つ以上の層に
設けられる前記導電相互接続線または前記導電接点また
は前記導電バイアの少なくとも1つと接触し、前記金属
線または前記接点または前記導電バイアの少なくとも1
つが、前記基板の表面中または表面上の前記半導体装置
に設けられる前記電気接点の少なくとも1つと接触し、
前記オーバーレイする相互接続用金属化構造物の表面上
に設けられる前記電気接点が、偶数と奇数の隣接接点箇
所の対に分けられ、これにより1つの電気接点が1つの
対だけに属することができる工程と; (c)前記オーバーレイする相互接続用金属化構造物上
にパッシベーション層を付着させる工程と; (d)前記パッシベーション層に対しパターン形成処理
とエッチング処理を施し、前記パッシベーション層に開
口を作製し、少なくとも1つの開口が、前記オーバーレ
イする相互接続用金属化構造物の表面中または表面上に
設けられている前記電気接点の少なくとも1つの偶数の
接点をオーバーレイする工程と; (e)前記パッシベーション層に作製される前記開口を
含めた前記パッシベーション層の表面上に導電性物質の
第1の層を付着させる工程と; (f)前記第1の導電性物質層に対しパターン形成処理
とエッチング処理を施し、前記オーバーレイする相互接
続用金属化構造物の表面中または表面上に設けられる前
記偶数箇所の電気接点の少なくとも1つに開口を作製
し、そして前記コンデンサの前記底板を作製する工程
と; (g)前記偶数箇所の電気接点の少なくとも1つに対す
る前記開口を含めた前記第1の導電性物質層の表面上に
誘電体層を付着させる工程と; (h)前記誘電体層に対しパターン形成処理とエッチン
グ処理を施し、前記偶数箇所の電気接点の少なくとも1
つに対する前記誘電体層に開口を作製し、前記偶数箇所
の電気接点の少なくとも1つを部分的に露出させ、そし
て前記上板と前記底板との間に挿入される前記誘電体層
を作製する工程と; (i)前記誘電体層に作製される少なくとも1つの開口
を含めた前記誘電体層の表面上に第2の導電性物質層を
付着させる工程と; (j)前記第2の導電性物質層に対しパターン形成処理
とエッチング処理を施し、前記コンデンサの前記上板を
作製する工程と;を含む方法。10. A method for forming a capacitor for a high performance integrated circuit on a surface of a semiconductor substrate, which comprises a top plate, a bottom plate, and a dielectric layer inserted between the top plate and the bottom plate. (A) preparing a semiconductor substrate having a semiconductor device formed in or on the surface thereof, the semiconductor substrate having electrical contacts provided on the semiconductor device in or on the active surface of the semiconductor substrate; And (b) forming an overlaying interconnect metallization structure including one or more layers of interconnect on the active surface of the semiconductor substrate, the layer of interconnect including electrical contacts. A conductive interconnect line or contact or conductive via in one or more layers in or on the surface of the overlying interconnect metallization structure; At least one is in contact with at least one of said conductive interconnect line or said conductive contact or said conductive via provided in said one or more layers of said overlaying interconnect metallization structure, said metal line or said At least one of the contacts or said conductive vias
Contacting at least one of the electrical contacts provided in the semiconductor device in or on the surface of the substrate,
The electrical contacts provided on the surface of the overlying interconnect metallization structure are divided into pairs of even and odd adjacent contact points so that one electrical contact can belong to only one pair. (C) depositing a passivation layer on the overlying interconnect metallization structure; and (d) subjecting the passivation layer to patterning and etching to create openings in the passivation layer. And at least one opening overlays at least one even number of the electrical contacts provided in or on the surface of the overlaying interconnect metallization structure; and (e) the passivation. A first layer of conductive material on the surface of the passivation layer including the openings made in the layer; And (f) subjecting the first conductive material layer to a patterning process and an etching process to form an even number of the even-numbered locations provided in or on the surface of the overlaying interconnect metallization structure Making an opening in at least one of the electrical contacts and making the bottom plate of the capacitor; (g) the first electrically conductive material including the opening for at least one of the even numbered electrical contacts. Depositing a dielectric layer on the surface of the layer; (h) patterning and etching the dielectric layer to form at least one of the even-numbered electrical contacts.
An opening in the dielectric layer for one, partially exposing at least one of the even-numbered electrical contacts, and creating the dielectric layer to be inserted between the top plate and the bottom plate. (I) depositing a second conductive material layer on the surface of the dielectric layer including at least one opening formed in the dielectric layer; and (j) the second conductive layer. Patterning treatment and etching treatment on the functional material layer to produce the upper plate of the capacitor.
成およびエッチングする前記工程の後に行われる追加の
処理工程として、 前記パッシベーション層において作製される前記開口を
含めた前記パターン形成・エッチング処理したパッシベ
ーション層の表面上に、絶縁・分離用ポリマー層を付着
させる工程と;前記絶縁・分離用ポリマー層に対しパタ
ーン形成処理とエッチング処理を施し、前記オーバーレ
イする相互接続用金属化構造物の表面上の前記偶数箇所
の電気接点の少なくとも1つと整列する少なくとも1つ
の開口を前記絶縁・分離用ポリマー層に作製する工程
と;を含む、請求項10記載の方法。11. The surface of the patterned / etched passivation layer including the openings made in the passivation layer as an additional treatment step performed after the step of patterning and etching the passivation layer. A step of depositing an insulating / separating polymer layer; patterning and etching the insulating / separating polymer layer to form an even number of locations on the surface of the overlaying interconnect metallization structure. Forming at least one opening in the insulating polymer layer that is aligned with at least one of the electrical contacts.
の厚さが約1.0〜150μmの範囲である、請求項1
1記載の方法。12. The cured and isolated polymer layer has a thickness in the range of about 1.0 to 150 μm.
The method described in 1.
オンコーティングされ、そして硬化される、請求項11
記載の方法。13. The insulating / separating polymer layer is spin-on coated and cured.
The method described.
用の抵抗器を形成する方法であって、 (a)表面中または表面上に半導体装置が作製されてい
る半導体基板であって、該半導体基板の能動表面中また
は能動表面上の前記半導体装置に設けられる電気接点を
有する半導体基板を用意する工程と; (b)相互接続物の1つ以上の層を含んだオーバーレイ
する相互接続用金属化構造物を前記半導体基板の能動表
面上に作製し、前記相互接続物の層が、電気接点が前記
オーバーレイする相互接続用金属化構造物の表面中また
は表面上に設けられている状態にて、導電相互接続線ま
たは導電接点または導電バイアを1つ以上の層において
含み、前記電気接点の少なくとも1つが、前記オーバー
レイする相互接続用金属化構造物の前記1つ以上の層に
設けられる前記導電相互接続線または前記導電接点また
は前記導電バイアの少なくとも1つと接触し、前記金属
線または前記接点または前記導電バイアの少なくとも1
つが、前記基板の表面中または表面上の前記半導体装置
に設けられる前記電気接点の少なくとも1つと接触する
工程と; (c)前記オーバーレイする相互接続用金属化構造物上
にパッシベーション層を付着させる工程と; (d)前記パッシベーション層に対しパターン形成処理
とエッチング処理を施し、前記パッシベーション層に開
口を作製し、前記開口の少なくとも2つが、前記オーバ
ーレイする相互接続用金属化構造物の表面中に設けられ
ている電気接点の少なくとも1対をオーバーレイする工
程と; (e)前記パッシベーション層に作製される前記開口を
含めた前記パッシベーション層の表面上に導電性物質層
を付着させる工程と; (f)前記抵抗性導電物質層に対しパターン形成処理と
エッチング処理を施し、前記パッシベーション層に作製
される前記開口の少なくとも1対に相互接続する導電性
物質層を作製し、そして前記抵抗器を作製する工程と;
を含む方法。14. A method of forming a resistor for a high performance integrated circuit on a surface of a semiconductor substrate, comprising: (a) a semiconductor substrate having a semiconductor device formed in or on the surface, Providing a semiconductor substrate having electrical contacts provided to said semiconductor device in or on the active surface of a semiconductor substrate; and (b) an overlaying interconnect metal including one or more layers of interconnect. A metallization structure is formed on the active surface of the semiconductor substrate, and a layer of the interconnect is provided in or on the surface of the interconnecting metallization structure overlying the electrical contacts. A conductive interconnect line or conductive contact or conductive via in one or more layers, at least one of said electrical contacts being said one or more layers of said overlaying interconnect metallization structure. The conductive interconnect lines or at least one contact of the conductive contacts or the conductive vias provided, at least one of the metal wire or the contact or the conductive vias
Contacting at least one of the electrical contacts on the semiconductor device in or on the surface of the substrate; and (c) depositing a passivation layer on the overlaying interconnect metallization structure. (D) patterning and etching the passivation layer to create openings in the passivation layer, at least two of the openings being provided in a surface of the overlying interconnect metallization structure. (E) depositing a layer of conductive material on the surface of the passivation layer including the openings made in the passivation layer; and (f) Patterning and etching the resistive conductive material layer to remove the passivation Forming a layer of electrically conductive material interconnecting at least one pair of said openings made in an insulating layer and making said resistor;
Including the method.
用の抵抗器を形成する方法であって、 (a)表面中または表面上に半導体装置が作製されてい
る半導体基板であって、該半導体基板の能動表面中また
は能動表面上の前記半導体装置に設けられる電気接点を
有する半導体基板を用意する工程と; (b)相互接続物の1つ以上の層を含んだオーバーレイ
する相互接続用金属化構造物を前記半導体基板の能動表
面上に作製し、前記相互接続物の層が、電気接点が前記
オーバーレイする相互接続用金属化構造物の表面中また
は表面上に設けられている状態にて、導電相互接続線ま
たは導電接点または導電バイアを1つ以上の層において
含み、前記電気接点の少なくとも1つが、前記オーバー
レイする相互接続用金属化構造物の前記1つ以上の層に
設けられる前記導電相互接続線または前記導電接点また
は前記導電バイアの少なくとも1つと接触し、前記金属
線または前記接点または前記導電バイアの少なくとも1
つが、前記基板の表面中または表面上の前記半導体装置
に設けられる前記電気接点の少なくとも1つと接触する
工程と; (c)前記オーバーレイする相互接続用金属化構造物上
にパッシベーション層を付着させる工程と; (d)前記パッシベーション層に対しパターン形成処理
とエッチング処理を施し、前記パッシベーション層に開
口を作製し、前記開口の少なくとも2つが、前記オーバ
ーレイする相互接続用金属化構造物の表面中に設けられ
ている電気接点の少なくとも1対をオーバーレイし、部
分的に露出させる工程と; (e)前記パッシベーション層に作製される前記開口を
含めた前記パターン形成・エッチング処理したパッシベ
ーション層の表面上に絶縁・分離用ポリマー層を付着さ
せる工程と; (f)前記絶縁・分離用ポリマー層に対しパターン形成
処理とエッチング処理を施し、前記パッシベーション層
に作製される少なくとも1対の開口と整列する少なくと
も1対の開口を前記絶縁・分離用ポリマー層に作製し、
そして前記オーバーレイする相互接続用金属化構造物の
表面中に設けられている電気接点の少なくとも1対を部
分的に露出させる工程と; (g)前記絶縁・分離用ポリマー層に作製される前記開
口を含めた前記絶縁・分離用ポリマー層の表面上に導電
性物質層を付着させる工程と; (h)前記抵抗性導電物質層に対しパターン形成処理と
エッチング処理を施し、前記パッシベーション層に作製
される前記開口の少なくとも1対と相互接続する導電性
物質層を作製し、そして前記抵抗器を作製する工程と;
を含む方法。15. A method of forming a resistor for a high performance integrated circuit on a surface of a semiconductor substrate, comprising: (a) a semiconductor substrate having a semiconductor device formed in or on the surface, Providing a semiconductor substrate having electrical contacts provided to said semiconductor device in or on the active surface of a semiconductor substrate; and (b) an overlaying interconnect metal including one or more layers of interconnect. A metallization structure is formed on the active surface of the semiconductor substrate, and a layer of the interconnect is provided in or on the surface of the interconnecting metallization structure overlying the electrical contacts. A conductive interconnect line or conductive contact or conductive via in one or more layers, at least one of said electrical contacts being said one or more layers of said overlaying interconnect metallization structure. The conductive interconnect lines or at least one contact of the conductive contacts or the conductive vias provided, at least one of the metal wire or the contact or the conductive vias
Contacting at least one of the electrical contacts on the semiconductor device in or on the surface of the substrate; and (c) depositing a passivation layer on the overlaying interconnect metallization structure. (D) patterning and etching the passivation layer to create openings in the passivation layer, at least two of the openings being provided in a surface of the overlying interconnect metallization structure. Overlaying and partially exposing at least one pair of electrical contacts being provided; (e) insulating on the surface of the patterned and etched passivation layer including the openings made in the passivation layer. The step of attaching a separating polymer layer; (f) the insulating and separating polymer Patterning and etching the layer to form at least one pair of openings in the insulating and separating polymer layer that align with at least one pair of openings formed in the passivation layer,
And partially exposing at least one pair of electrical contacts provided in the surface of the overlying interconnect metallization structure; (g) the opening made in the insulating and separating polymer layer. A step of adhering a conductive material layer on the surface of the insulating / separating polymer layer including: (h) a patterning treatment and an etching treatment on the resistive conductive material layer to form the passivation layer. Making a layer of conductive material interconnecting at least one pair of said openings, and making said resistor;
Including the method.
〜2.0μmの範囲の厚さのプラズマエンハンストCV
D(PECVD)酸化物層を含み、該酸化物層の上に約
0.5〜2.0μmの範囲の厚さのPECVD窒化物層
が付着されている、請求項15記載の方法。16. The passivation layer is about 0.15.
Plasma enhanced CV with thickness in the range of up to 2.0 μm
16. The method of claim 15, comprising a D (PECVD) oxide layer, on which a PECVD nitride layer having a thickness in the range of about 0.5-2.0 [mu] m is deposited.
ミドまたはベンゾシクロブテン(BCB)のポリマーを
含む、請求項15記載の方法。17. The method of claim 15, wherein the insulating and isolating polymer layer comprises a polymer of polyimide or benzocyclobutene (BCB).
の厚さが約1.0〜150μmの範囲である、請求項1
5記載の方法。18. The thickness of the insulating / separating polymer layer after curing is in the range of about 1.0 to 150 μm.
The method according to 5.
オンコーティングされ、そして硬化される、請求項15
記載の方法。19. The insulating / separating polymer layer is spin-on coated and cured.
The method described.
ンオンコーティングと硬化の複数処理工程に付される、
請求項19記載の方法。20. The insulating / separating polymer layer is subjected to multiple treatment steps of spin-on coating and curing.
The method according to claim 19.
の電装品を実装する方法であって、 (a)表面中または表面上に半導体装置が作製されてい
る半導体基板であって、該半導体基板の能動表面中また
は能動表面上の前記半導体装置に設けられる電気接点を
有する半導体基板を用意する工程と; (b)相互接続物の1つ以上の層を含んだオーバーレイ
する相互接続用金属化構造物を前記半導体基板の能動表
面上に作製し、前記相互接続物の層が、電気接点が前記
オーバーレイする相互接続用金属化構造物の表面中また
は表面上に設けられている状態にて、導電相互接続線ま
たは導電接点または導電バイアを1つ以上の層において
含み、前記電気接点の少なくとも1つが、前記オーバー
レイする相互接続用金属化構造物の前記1つ以上の層に
設けられる前記導電相互接続線または前記導電接点また
は前記導電バイアの少なくとも1つと接触し、前記金属
線または前記接点または前記導電バイアの少なくとも1
つが、前記基板の表面中または表面上の前記半導体装置
に設けられる前記電気接点の少なくとも1つと接触する
工程と; (c)前記オーバーレイする相互接続用金属化構造物上
にパッシベーション層を付着させる工程と; (d)前記パッシベーション層に対しパターン形成処理
とエッチング処理を施し、前記パッシベーション層に開
口を作製し、前記開口の少なくとも2つが、前記オーバ
ーレイする相互接続用金属化構造物の表面中に設けられ
ている電気接点の少なくとも1対をオーバーレイし、少
なくとも1対の電気接点を前記パッシベーション層にも
たらす工程と; (e)前記パッシベーション層に作製される前記開口を
含めた前記パターン形成・エッチング処理したパッシベ
ーション層の表面上に絶縁・分離用ポリマー層を付着さ
せる工程と; (f)前記絶縁・分離用ポリマー層に対しパターン形成
処理とエッチング処理を施し、前記パッシベーション層
にもたらされる少なくとも1対の電気接点と整列する少
なくとも1対の開口を前記絶縁・分離用ポリマー層に作
製する工程と; (g)前記パッシベーション層にもたらされる少なくと
も1対の電気接点の表面上に導電性物質層を選択的に付
着させ、前記絶縁・分離用ポリマー層に作製される前記
開口を充填し、前記絶縁・分離用ポリマー層を通して導
電プラグを作製し、前記導電プラグが、前記パッシベー
ション層にもたらされる電気接点の少なくとも1対をオ
ーバーレイする工程と; (h)前記導電プラグの表面上にはんだ層を選択的に作
製する工程と; (i)前記ディスクリートの電装品の電気接点が前記選
択的に作製されたはんだ層と整列するよう、前記ディス
クリートの電装品を、前記選択的に作製されたはんだ層
の上に、且つ前記選択的に作製されたはんだ層と整列し
た状態にて配置する工程と; (j)前記選択的に作製されたはんだ層を流し、前記デ
ィスクリートの電装品と前記導電プラグとを接続するは
んだボールを前記絶縁・分離用ポリマー層において作製
し、これによって前記ディスクリートの電装品と1対の
電気接点とを前記パッシベーション層において接続する
工程と;を含む方法。21. A method of mounting a discrete electrical component on a surface of a semiconductor substrate, comprising: (a) a semiconductor substrate having a semiconductor device formed in or on the surface, wherein the semiconductor substrate is active. Providing a semiconductor substrate having electrical contacts provided to said semiconductor device in a surface or on an active surface; and (b) an overlaying interconnect metallization structure including one or more layers of interconnect. Conductive interconnects fabricated on the active surface of the semiconductor substrate, with a layer of the interconnect being provided in or on the surface of the overlying interconnect metallization structure with electrical contacts. Lines or conductive contacts or conductive vias in one or more layers, at least one of the electrical contacts being in the one or more layers of the overlaying interconnect metallization structure. The conductive interconnect lines or at least one contact of the conductive contacts or the conductive vias kicked, at least one of the metal wire or the contact or the conductive vias
Contacting at least one of the electrical contacts on the semiconductor device in or on the surface of the substrate; and (c) depositing a passivation layer on the overlaying interconnect metallization structure. (D) patterning and etching the passivation layer to create openings in the passivation layer, at least two of the openings being provided in a surface of the overlying interconnect metallization structure. Overlying at least one pair of electrical contacts that are present and providing at least one pair of electrical contacts in the passivation layer; (e) patterning and etching including the openings made in the passivation layer. An insulating / separating polymer layer is attached on the surface of the passivation layer. And (f) patterning and etching the insulating / separating polymer layer to form at least one pair of openings aligned with the at least one pair of electrical contacts provided in the passivation layer for insulating / separating. (G) selectively depositing a conductive material layer on the surface of at least one pair of electrical contacts provided in the passivation layer to form the insulating / separating polymer layer; Filling an opening and making a conductive plug through the insulating and separating polymer layer, the conductive plug overlaying at least one pair of electrical contacts provided to the passivation layer; and (h) a surface of the conductive plug. Selectively producing a solder layer thereon; (i) the electrical contacts of the discrete electrical components are selectively A step of arranging the discrete electrical component on the selectively produced solder layer and in alignment with the selectively produced solder layer so as to be aligned with the produced solder layer; and (J) A solder ball is formed in the insulating / separating polymer layer by flowing the selectively-prepared solder layer to connect the discrete electrical component and the conductive plug, and thereby the discrete electrical component. And connecting a pair of electrical contacts at the passivation layer.
ミドまたはベンゾシクロブテン(BCB)のポリマーを
含む、請求項21記載の方法。22. The method of claim 21, wherein the insulating / separating polymer layer comprises a polymer of polyimide or benzocyclobutene (BCB).
の厚さが約1.0〜150μmの範囲である、請求項2
1記載の方法。23. The thickness of the insulating / separating polymer layer after curing is in the range of about 1.0 to 150 μm.
The method described in 1.
ンオンコーティングと硬化の複数処理工程に付される、
請求項21記載の方法。24. The insulating / separating polymer layer is subjected to multiple treatment steps of spin-on coating and curing.
The method of claim 21.
器、コンデンサ、およびインダクターを含む群から選択
される、請求項21記載の方法。25. The method of claim 21, wherein the discrete electrical component is selected from the group including resistors, capacitors, and inductors.
の電装品を実装する方法であって、 (a)表面中または表面上に半導体装置が作製されてい
る半導体基板であって、該半導体基板の能動表面中また
は能動表面上の前記半導体装置に設けられる電気接点を
有する半導体基板を用意する工程と; (b)相互接続物の1つ以上の層を含んだオーバーレイ
する相互接続用金属化構造物を前記半導体基板の能動表
面上に作製し、前記相互接続物の層が、電気接点が前記
オーバーレイする相互接続用金属化構造物の表面中また
は表面上に設けられている状態にて、導電相互接続線ま
たは導電接点または導電バイアを1つ以上の層において
含み、前記電気接点の少なくとも1つが、前記オーバー
レイする相互接続用金属化構造物の前記1つ以上の層に
設けられる前記導電相互接続線または前記導電接点また
は前記導電バイアの少なくとも1つと接触し、前記金属
線または前記接点または前記導電バイアの少なくとも1
つが、前記基板の表面中または表面上の前記半導体装置
に設けられる前記電気接点の少なくとも1つと接触する
工程と; (c)前記オーバーレイする相互接続用金属化構造物上
にパッシベーション層を付着させる工程と; (d)前記パッシベーション層に対しパターン形成処理
とエッチング処理を施し、前記パッシベーション層に開
口を作製し、前記開口の少なくとも2つが、前記オーバ
ーレイする相互接続用金属化構造物の表面中に設けられ
ている電気接点の少なくとも1対をオーバーレイし、少
なくとも1対の電気接点を前記パッシベーション層にも
たらす工程と; (e)前記パッシベーション層において、少なくとも1
対の電気接点の表面上にはんだ層を選択的に作製する工
程と; (f)前記ディスクリートの電装品の電気接点が前記選
択的に作製されたはんだ層と整列するよう、前記ディス
クリートの電装品を、前記選択的に作製されたはんだ層
の上に、且つ前記選択的に作製されたはんだ層と整列し
た状態にて配置する工程と; (g)前記選択的に作製されたはんだ層を流し、前記デ
ィスクリートの電装品と少なくとも1対の電気接点とを
前記パッシベーション層において接続するはんだボール
を作製する工程と;を含む方法。26. A method of mounting discrete electrical components on the surface of a semiconductor substrate, comprising: (a) a semiconductor substrate having a semiconductor device fabricated in or on the surface, wherein the semiconductor substrate is active. Providing a semiconductor substrate having electrical contacts provided to the semiconductor device in a surface or on an active surface; and (b) an overlaying interconnect metallization structure including one or more layers of interconnect. Conductive interconnects fabricated on the active surface of the semiconductor substrate, with a layer of the interconnect being provided in or on the surface of the interconnecting metallization structure overlaid with electrical contacts. Lines or conductive contacts or conductive vias in one or more layers, at least one of the electrical contacts being in the one or more layers of the overlaying interconnect metallization structure. The conductive interconnect lines or at least one contact of the conductive contacts or the conductive vias kicked, at least one of the metal wire or the contact or the conductive vias
Contacting at least one of the electrical contacts on the semiconductor device in or on the surface of the substrate; and (c) depositing a passivation layer on the overlaying interconnect metallization structure. (D) patterning and etching the passivation layer to create openings in the passivation layer, at least two of the openings being provided in a surface of the overlying interconnect metallization structure. Overlying at least one pair of electrical contacts being provided and providing at least one pair of electrical contacts in the passivation layer; (e) at least one in the passivation layer.
Selectively producing a solder layer on the surface of the pair of electrical contacts; (f) the discrete electrical component such that the electrical contacts of the discrete electrical component are aligned with the selectively fabricated solder layer. Is placed on the selectively-prepared solder layer and in alignment with the selectively-prepared solder layer; and (g) flowing the selectively-prepared solder layer. Producing a solder ball connecting the discrete electrical component and at least one pair of electrical contacts at the passivation layer.
器、コンデンサ、およびインダクターを含む群から選択
される、請求項26記載の方法。27. The method of claim 26, wherein the discrete electrical component is selected from the group including resistors, capacitors, and inductors.
置が作製されている半導体基板であって、該半導体基板
の能動表面中または能動表面上の前記半導体装置に設け
られる電気接点を有する半導体基板と; (b)前記基板の能動表面上の、相互接続物の1つ以上
の層を含むオーバーレイする相互接続用金属化構造物で
あって、前記相互接続物の層が、電気接点が前記オーバ
ーレイする相互接続用金属化構造物の表面中または表面
上に設けられている状態にて、導電相互接続線または導
電接点または導電バイアを1つ以上の層において含み、
前記電気接点の少なくとも1つが、前記オーバーレイす
る相互接続用金属化構造物の前記1つ以上の層に設けら
れる前記導電相互接続線または前記導電接点または前記
導電バイアの少なくとも1つと接触し、前記金属線また
は前記接点または前記導電バイアの少なくとも1つが、
前記基板の表面中または表面上の前記半導体装置に設け
られる前記電気接点の少なくとも1つと接触する、オー
バーレイする相互接続用金属化構造物と; (c)前記オーバーレイする相互接続用金属化構造物上
に付着させたパッシベーション層と; (d)前記パッシベーション層より実質的に厚くて、前
記相互接続用金属化構造物を作製するのに使用される誘
電体中間層よりも実質的に厚い、前記パッシベーション
層上に付着させる絶縁・分離用ポリマー層と; (e)前記オーバーレイする相互接続用金属化構造物の
表面中または表面上に設けられている前記電気接点の少
なくとも1対を露出させるために、前記絶縁・分離用ポ
リマー層を通して、および前記パッシベーション層を通
して形成される開口であって、導電性物質が充填され
て、前記開口を通る金属接点が作製される開口と;を備
え、前記絶縁・分離用ポリマー層の表面上に形成され、
前記オーバーレイする相互接続用金属化構造物の表面中
または表面上に設けられている前記電気接点の少なくと
も1対に接続されている、半導体基板の表面をオーバー
レイする高性能集積回路のためのインダクター。28. (a) A semiconductor substrate having a semiconductor device formed in or on the surface thereof, the semiconductor substrate having electrical contacts provided in the semiconductor device in or on the active surface of the semiconductor substrate. A substrate; and (b) an overlaying interconnect metallization structure comprising one or more layers of interconnect on the active surface of the substrate, the layer of interconnect being the electrical contact Including conductive interconnect lines or contacts or conductive vias in one or more layers provided in or on the surface of the overlying interconnect metallization structure;
At least one of said electrical contacts in contact with at least one of said conductive interconnect lines or said conductive contacts or said conductive vias provided in said one or more layers of said overlaying interconnect metallization structure; At least one of the line or the contact or the conductive via;
An overlaying interconnect metallization structure contacting at least one of the electrical contacts on the semiconductor device in or on the surface of the substrate; and (c) on the overlaying interconnect metallization structure. (D) the passivation layer being substantially thicker than the passivation layer and substantially thicker than a dielectric intermediate layer used to fabricate the interconnect metallization structure. An insulating and isolating polymer layer deposited on the layer; (e) exposing at least one pair of the electrical contacts provided in or on the surface of the overlaying interconnect metallization structure; An opening formed through the insulating / separating polymer layer and through the passivation layer, the opening being filled with a conductive material. And opening the metal contacts are made through the opening; equipped with, is formed on a surface of the insulating-separating polymeric layer,
An inductor for a high performance integrated circuit overlaying the surface of a semiconductor substrate connected to at least one pair of the electrical contacts provided in or on the surface of the overlaying interconnect metallization structure.
化構造物の表面中または表面上に設けられている前記電
気接点のサイズが約0.3μm〜約50μmの範囲であ
る、請求項28記載のインダクター。29. The inductor of claim 28, wherein the size of the electrical contacts provided in or on the surface of the overlying interconnect metallization structure ranges from about 0.3 μm to about 50 μm. .
〜2.0μmの範囲の厚さのプラズマエンハンストCV
D(PECVD)酸化物層を含み、該酸化物層の上に約
0.5〜2.0μmの範囲の厚さのPECVD窒化物層
が付着されている、請求項28記載のインダクター。30. The passivation layer is about 0.15.
Plasma enhanced CV with thickness in the range of up to 2.0 μm
29. The inductor of claim 28, comprising a D (PECVD) oxide layer on which a PECVD nitride layer having a thickness in the range of about 0.5-2.0 [mu] m is deposited.
ミドまたはベンゾシクロブテン(BCB)のポリマーを
含む、請求項28記載のインダクター。31. The inductor of claim 28, wherein the insulating / separating polymer layer comprises a polymer of polyimide or benzocyclobutene (BCB).
の厚さが約1.0〜150μmの範囲である、請求項2
8記載のインダクター。32. The thickness of the insulating / separating polymer layer after curing is in the range of about 1.0 to 150 μm.
8. The inductor according to 8.
オンコーティングされ、そして硬化される、請求項28
記載のインダクター。33. The insulating / separating polymer layer is spin-on coated and cured.
The listed inductor.
ンオンコーティングと硬化の複数処理工程に付される、
請求項28記載のインダクター。34. The insulating / separating polymer layer is subjected to multiple treatment steps of spin-on coating and curing.
The inductor according to claim 28.
化構造物の表面中または表面上に設けられている前記電
気接点が、スパッタアルミニウム、CVDタングステ
ン、CVD銅、電気メッキ金、電気メッキ銅、電気メッ
キ銀、無電解金、および無電解ニッケルを含む群から選
択される物質を含む、請求項28記載のインダクター。35. The electrical contacts provided in or on the surface of the overlaying interconnect metallization structure are sputtered aluminum, CVD tungsten, CVD copper, electroplated gold, electroplated copper, electroplated. 29. The inductor of claim 28, comprising a material selected from the group including silver, electroless gold, and electroless nickel.
まれ、そしてさらにパッシベーション層によって被覆さ
れる、請求項28記載のインダクター。36. The inductor of claim 28, wherein the inductor is embedded in a dielectric and further covered by a passivation layer.
項36記載のインダクター。37. The inductor of claim 36, wherein the dielectric is a low K dielectric.
ングストロームより大きくて、そして表面積が、前記イ
ンダクターが前記絶縁・分離用ポリマー層をほぼオーバ
ーレイする表面積より大きい、前記パッシベーション層
をオーバーレイする強磁性物質の1つ以上の層を追加す
ることにより、前記パッシベーション層の表面とその上
に付着させた絶縁・分離用ポリマー層との間に、前記強
磁性物質の1つ以上の層を挿入する、請求項28記載の
インダクター。38. A strength overlaying said passivation layer having a thickness greater than about 2,000 to 50,000 Angstroms and a surface area greater than a surface area over which said inductor substantially overlays said insulating and isolating polymer layer. Inserting one or more layers of the ferromagnetic material between the surface of the passivation layer and the insulating / separating polymer layer deposited thereon by adding one or more layers of magnetic material. The inductor according to claim 28.
って、前記絶縁・分離用ポリマー層の表面上に、および
前記絶縁・分離用ポリマー層の表面に平行な平面中に作
製される、請求項28記載のインダクター。39. The inductor is a spiral design and is made on the surface of the insulating / separating polymer layer and in a plane parallel to the surface of the insulating / separating polymer layer. 28. The inductor according to item 28.
を使用して作製される、請求項28記載のインダクタ
ー。40. The inductor of claim 28, wherein the inductor is made using a damascene process.
フィによる露光とエッチングの方法を使用して作製され
る、請求項28記載のインダクター。41. The inductor of claim 28, wherein the inductor is made using a photolithographic exposure and etching method.
板との間に挿入された誘電体層を備える、半導体基板の
表面上の高性能集積回路用コンデンサであって、 (a)表面中または表面上に半導体装置が作製されてい
る半導体基板であって、該半導体基板の能動表面中また
は能動表面上の前記半導体装置に設けられる電気接点を
有する半導体基板と; (b)前記基板の能動表面上の、相互接続物の1つ以上
の層を含むオーバーレイする相互接続用金属化構造物で
あって、前記相互接続物の層が、電気接点が前記オーバ
ーレイする相互接続用金属化構造物の表面中または表面
上に設けられている状態にて、導電相互接続線または導
電接点または導電バイアを1つ以上の層において含み、
前記電気接点の少なくとも1つが、前記オーバーレイす
る相互接続用金属化構造物の前記1つ以上の層に設けら
れる前記導電相互接続線または前記導電接点または前記
導電バイアの少なくとも1つと接触し、前記金属線また
は前記接点または前記導電バイアの少なくとも1つが、
前記基板の表面中または表面上の前記半導体装置に設け
られる前記電気接点の少なくとも1つと接触し、前記オ
ーバーレイする相互接続用金属化構造物の表面上に設け
られる前記電気接点が、偶数と奇数の隣接接点箇所の対
に分けられ、これにより1つの電気接点が1つの対だけ
に属することができる、オーバーレイする相互接続用金
属化構造物と; (c)前記オーバーレイする相互接続用金属化構造物上
に付着させたパッシベーション層と; (d)前記パッシベーション層に作製された開口であっ
て、少なくとも1つの開口が、前記オーバーレイする相
互接続用金属化構造物の表面中または表面上に設けられ
ている前記電気接点の少なくとも1つの偶数の接点をオ
ーバーレイする開口と; (e)前記パッシベーション層に作製された前記開口を
含む前記パッシベーション層の表面上に付着させた導電
性物質の第1の層と; (f)前記オーバーレイする相互接続用金属化構造物の
表面中または表面上に設けられた前記偶数箇所の電気接
点の少なくとも1つに対して、前記コンデンサの前記底
板を形成する前記第1の導電性物質層に作製された開口
と; (g)前記偶数箇所の電気接点の少なくとも1つに対す
る前記開口を含めた前記第1の導電性物質層の表面上に
付着させた誘電体層と; (h)前記偶数箇所の電気接点の少なくとも1つに対す
る、前記誘電体層における開口であって、前記偶数箇所
の電気接点の少なくとも1つを部分的に露出させ、前記
上板と前記底板との間に挿入された前記誘電体層を形成
する開口と; (i)前記誘電体層に作製された少なくとも1つの開口
を含めた前記誘電体層の表面上に付着させた第2の導電
性物質層と;を備え、前記コンデンサの前記上板が、前
記第2の導電性物質層にパターン形成処理とエッチング
処理を施すことによって作製されている、コンデンサ。42. A high performance integrated circuit capacitor on the surface of a semiconductor substrate, comprising: a top plate, a bottom plate, and a dielectric layer inserted between the top plate and the bottom plate, the capacitor comprising: A semiconductor substrate having a semiconductor device formed in or on the surface thereof, the semiconductor substrate having electrical contacts provided on the semiconductor device in or on the active surface of the semiconductor substrate; and (b) of the substrate. An overlaying interconnect metallization structure comprising one or more layers of interconnects on an active surface, the layer of interconnects having electrical contacts overlaying the interconnect metallization structure. A conductive interconnection line or contact or conductive via in one or more layers, provided in or on the surface of
At least one of said electrical contacts in contact with at least one of said conductive interconnect lines or said conductive contacts or said conductive vias provided in said one or more layers of said overlaying interconnect metallization structure; At least one of the line or the contact or the conductive via;
Contacting at least one of the electrical contacts on the semiconductor device in or on the surface of the substrate, the electrical contacts on the surface of the overlying interconnect metallization structure are even and odd. An overlaying interconnect metallization structure that is divided into pairs of adjacent contact points, whereby one electrical contact can belong to only one pair; and (c) the overlaying interconnect metallization structure. And (d) an opening made in the passivation layer, wherein at least one opening is provided in or on the surface of the overlaying interconnect metallization structure. An opening overlying at least one even number of said electrical contacts that are present; and (e) said made in said passivation layer. A first layer of conductive material deposited on a surface of the passivation layer including a mouth; (f) at the even number of locations provided in or on the surface of the overlaying interconnect metallization structure. An opening made in the first conductive material layer forming the bottom plate of the capacitor for at least one of the electrical contacts; and (g) the opening for at least one of the even numbered electrical contacts. A dielectric layer deposited on the surface of the first conductive material layer, including: (h) an opening in the dielectric layer for at least one of the even-numbered electrical contacts, the even-numbered location An opening that partially exposes at least one of the electrical contacts of and that forms the dielectric layer inserted between the top plate and the bottom plate; (i) at least one made in the dielectric layer. Two openings A second conductive material layer deposited on the surface of the included dielectric layer, the upper plate of the capacitor subjecting the second conductive material layer to patterning and etching. Capacitors made by
たパッシベーション層上に、 前記パッシベーション層に作製された前記開口を含めた
前記パターン形成・エッチング処理したパッシベーショ
ン層の表面上に付着させた絶縁・分離用ポリマー層と;
前記オーバーレイする相互接続用金属化構造物の表面上
における前記偶数箇所の電気接点の少なくとも1つと整
列している、前記絶縁・分離用ポリマー層に作製された
少なくとも1つの開口と;をさらに備える、請求項42
記載のコンデンサ。43. An insulating / separating polymer deposited on the patterned / etched passivation layer, on the surface of the patterned / etched passivation layer including the openings formed in the passivation layer. Layers and;
At least one opening made in the insulating and isolating polymer layer that is aligned with at least one of the even-numbered electrical contacts on the surface of the overlaying interconnect metallization structure; Claim 42
The listed capacitors.
〜2.0μmの範囲の厚さのプラズマエンハンストCV
D(PECVD)酸化物層を含み、該酸化物層の上に約
0.5〜2.0μmの範囲の厚さのPECVD窒化物層
が付着されている、請求項42記載のコンデンサ。44. The passivation layer is about 0.15.
Plasma enhanced CV with thickness in the range of up to 2.0 μm
43. The capacitor of claim 42, comprising a D (PECVD) oxide layer on which is deposited a PECVD nitride layer having a thickness in the range of about 0.5-2.0 [mu] m.
ミドまたはベンゾシクロブテン(BCB)のポリマーを
含む、請求項43記載のコンデンサ。45. The capacitor of claim 43, wherein the insulating / separating polymer layer comprises a polymer of polyimide or benzocyclobutene (BCB).
の厚さが約1.0〜150μmの範囲である、請求項4
3記載のコンデンサ。46. The thickness of the insulating / separating polymer layer after curing is in the range of about 1.0 to 150 μm.
3. The capacitor described in 3.
オンコーティングされ、そして硬化される、請求項43
記載のコンデンサ。47. The insulating / separating polymer layer is spin-on coated and cured.
The listed capacitors.
積回路のための抵抗器であって、 (a)表面中または表面上に半導体装置が作製されてい
る半導体基板であって、該半導体基板の能動表面中また
は能動表面上の前記半導体装置に設けられる電気接点を
有する半導体基板と; (b)前記基板の能動表面上の、相互接続物の1つ以上
の層を含むオーバーレイする相互接続用金属化構造物で
あって、前記相互接続物の層が、電気接点が前記オーバ
ーレイする相互接続用金属化構造物の表面中または表面
上に設けられている状態にて、導電相互接続線または導
電接点または導電バイアを1つ以上の層において含み、
前記電気接点の少なくとも1つが、前記オーバーレイす
る相互接続用金属化構造物の前記1つ以上の層に設けら
れる前記導電相互接続線または前記導電接点または前記
導電バイアの少なくとも1つと接触し、前記金属線また
は前記接点または前記導電バイアの少なくとも1つが、
前記基板の表面中または表面上の前記半導体装置に設け
られる前記電気接点の少なくとも1つと接触する、オー
バーレイする相互接続用金属化構造物と; (c)前記オーバーレイする相互接続用金属化構造物上
に付着させたパッシベーション層と; (d)前記パッシベーション層に作製された開口であっ
て、少なくとも2つが、前記オーバーレイする相互接続
用金属化構造物の表面中に設けられている前記電気接点
の少なくとも1対をオーバーレイする開口と; (e)前記パッシベーション層に作製された前記開口を
含む前記パッシベーション層の表面上に付着させた抵抗
性導電物質層と; (f)前記パッシベーション層に作製された前記開口の
少なくとも1対を相互接続し、前記抵抗器を作製する導
電性物質層と;を備える抵抗器。48. A resistor for a high performance integrated circuit on the surface of a semiconductor substrate, comprising: (a) a semiconductor substrate having a semiconductor device fabricated in or on the surface, A semiconductor substrate having electrical contacts provided to the semiconductor device in or on the active surface; and (b) an overlying interconnect metal comprising one or more layers of interconnect on the active surface of the substrate. An electrically conductive interconnect line or contact, wherein a layer of said interconnect is provided in or on the surface of said overlying interconnect metallization structure overlaid. Or including conductive vias in one or more layers,
At least one of said electrical contacts in contact with at least one of said conductive interconnect lines or said conductive contacts or said conductive vias provided in said one or more layers of said overlaying interconnect metallization structure; At least one of the line or the contact or the conductive via;
An overlaying interconnect metallization structure contacting at least one of the electrical contacts on the semiconductor device in or on the surface of the substrate; and (c) on the overlaying interconnect metallization structure. And (d) at least two openings made in the passivation layer, the passivation layer being deposited on the electrical contact at least in the surface of the overlaying interconnect metallization structure. (E) a resistive conductive material layer deposited on a surface of the passivation layer including the opening formed in the passivation layer; and (f) the opening formed in the passivation layer. A layer of conductive material interconnecting at least one pair of openings to make the resistor.
〜2.0μmの範囲の厚さのプラズマエンハンストCV
D(PECVD)酸化物層を含み、該酸化物層の上に約
0.5〜2.0μmの範囲の厚さのPECVD窒化物層
が付着されている、請求項48記載の抵抗器。49. The passivation layer is about 0.15.
Plasma enhanced CV with thickness in the range of up to 2.0 μm
49. The resistor of claim 48 including a D (PECVD) oxide layer on which a PECVD nitride layer having a thickness in the range of about 0.5-2.0 [mu] m is deposited.
積回路のための抵抗器であって、 (a)表面中または表面上に半導体装置が作製されてい
る半導体基板であって、該半導体基板の能動表面中また
は能動表面上の前記半導体装置に設けられる電気接点を
有する半導体基板と; (b)前記基板の能動表面上の、相互接続物の1つ以上
の層を含むオーバーレイする相互接続用金属化構造物で
あって、前記相互接続物の層が、電気接点が前記オーバ
ーレイする相互接続用金属化構造物の表面中または表面
上に設けられている状態にて、導電相互接続線または導
電接点または導電バイアを1つ以上の層において含み、
前記電気接点の少なくとも1つが、前記オーバーレイす
る相互接続用金属化構造物の前記1つ以上の層に設けら
れる前記導電相互接続線または前記導電接点または前記
導電バイアの少なくとも1つと接触し、前記金属線また
は前記接点または前記導電バイアの少なくとも1つが、
前記基板の表面中または表面上の前記半導体装置に設け
られる前記電気接点の少なくとも1つと接触する、オー
バーレイする相互接続用金属化構造物と; (c)前記オーバーレイする相互接続用金属化構造物上
に付着させたパッシベーション層と; (d)前記パッシベーション層に作製された開口であっ
て、少なくとも2つが、前記オーバーレイする相互接続
用金属化構造物の表面中に設けられている電気接点の少
なくとも1対をオーバーレイし、そして部分的に露出さ
せる開口と; (e)前記パッシベーション層に作製された前記開口を
含む前記パターン形成・エッチング処理したパッシベー
ション層の表面上に付着させた絶縁・分離用ポリマー層
と; (f)前記パッシベーション層に作製された開口の少な
くとも1対と整列し、前記オーバーレイする相互接続用
金属化構造物の表面中に設けられている電気接点の少な
くとも1対を部分的に露出させる、前記絶縁・分離用ポ
リマー層における少なくとも1対の開口と; (g)前記絶縁・分離用ポリマー層において作製された
前記開口を含む前記絶縁・分離用ポリマー層の表面上に
付着させた導電性物質層と; (h)前記パッシベーション層に作製された前記開口の
少なくとも1対を相互接続し、前記抵抗器を作製する抵
抗性導電物質層と;を備える抵抗器。50. A resistor for a high performance integrated circuit on the surface of a semiconductor substrate, comprising: (a) a semiconductor substrate having a semiconductor device fabricated in or on the surface thereof, A semiconductor substrate having electrical contacts provided to the semiconductor device in or on the active surface; and (b) an overlying interconnect metal comprising one or more layers of interconnect on the active surface of the substrate. An electrically conductive interconnect line or contact, wherein a layer of said interconnect is provided in or on the surface of said overlying interconnect metallization structure overlaid. Or including conductive vias in one or more layers,
At least one of said electrical contacts in contact with at least one of said conductive interconnect lines or said conductive contacts or said conductive vias provided in said one or more layers of said overlaying interconnect metallization structure; At least one of the line or the contact or the conductive via;
An overlaying interconnect metallization structure contacting at least one of the electrical contacts on the semiconductor device in or on the surface of the substrate; and (c) on the overlaying interconnect metallization structure. (D) at least two of the openings made in the passivation layer, wherein at least two of the electrical contacts are provided in the surface of the overlaying interconnect metallization structure. An opening that overlays and partially exposes the pair; and (e) an insulating and isolating polymer layer deposited on the surface of the patterned and etched passivation layer that includes the opening made in the passivation layer. (F) aligned with at least one pair of openings made in the passivation layer, At least one pair of openings in the insulating and isolating polymer layer that partially exposes at least one pair of electrical contacts provided in the surface of the interconnecting interconnect metallization structure; and (g) the insulation. A conductive material layer deposited on the surface of the insulating / separating polymer layer including the opening formed in the separating polymer layer; and (h) at least one pair of the opening formed in the passivation layer. A resistive conductive material layer interconnected to make the resistor.
〜2.0μmの範囲の厚さのプラズマエンハンストCV
D(PECVD)酸化物層を含み、該酸化物層の上に約
0.5〜2.0μmの範囲の厚さのPECVD窒化物層
が付着されている、請求項50記載の抵抗器。51. The passivation layer is about 0.15.
Plasma enhanced CV with thickness in the range of up to 2.0 μm
51. The resistor of claim 50, comprising a D (PECVD) oxide layer on which is deposited a PECVD nitride layer having a thickness in the range of about 0.5-2.0 [mu] m.
ミドまたはベンゾシクロブテン(BCB)のポリマーを
含む誘電体ポリマーを含む、請求項50記載の抵抗器。52. The resistor of claim 50, wherein the insulating and isolation polymer layer comprises a dielectric polymer including a polymer of polyimide or benzocyclobutene (BCB).
の厚さが約1.0〜150μmの範囲である、請求項5
0記載の抵抗器。53. The cured insulating / separating polymer layer has a thickness in the range of about 1.0 to 150 μm.
The resistor described in 0.
オンコーティングされ、そして硬化される、請求項50
記載の抵抗器。54. The insulating / separating polymer layer is spin-on coated and cured.
The listed resistor.
ンオンコーティングと硬化の複数処理工程に付される、
請求項50記載の抵抗器。55. The insulating / separating polymer layer is subjected to multiple treatment steps of spin-on coating and curing.
The resistor according to claim 50.
リートの電装品であって、 (a)表面中または表面上に半導体装置が作製されてい
る半導体基板であって、該半導体基板の能動表面中また
は能動表面上の前記半導体装置に設けられる電気接点を
有する半導体基板と; (b)相互接続物の1つ以上の層を前記基板の能動表面
上に含んだオーバーレイする相互接続用金属化構造物で
あって、前記相互接続物の層が、電気接点が前記オーバ
ーレイする相互接続用金属化構造物の表面中または表面
上に設けられている状態にて、導電相互接続線または導
電接点または導電バイアを1つ以上の層において含み、
前記電気接点の少なくとも1つが、前記オーバーレイす
る相互接続用金属化構造物の前記1つ以上の層に設けら
れる前記導電相互接続線または前記導電接点または前記
導電バイアの少なくとも1つと接触し、前記金属線また
は前記接点または前記導電バイアの少なくとも1つが、
前記基板の表面中または表面上の前記半導体装置に設け
られる前記電気接点の少なくとも1つと接触する、オー
バーレイする相互接続用金属化構造物と; (c)前記オーバーレイする相互接続用金属化構造物上
に付着させたパッシベーション層と; (d)前記パッシベーション層に作製された開口であっ
て、少なくとも2つが、前記オーバーレイする相互接続
用金属化構造物の表面中に設けられている電気接点の少
なくとも1対をオーバーレイし、少なくとも1対の電気
接点を前記パッシベーション層にもたらす開口と; (e)前記パッシベーション層に作製された前記開口を
含む前記パターン形成・エッチング処理したパッシベー
ション層の表面上に付着させた絶縁・分離用ポリマー層
と; (f)前記パッシベーション層に設けられた電気接点の
少なくとも1対と整列していて、前記絶縁・分離用ポリ
マー層に作製された少なくとも1対の開口と; (g)前記パッシベーション層にもたらされた電気接点
の少なくとも1対の表面上に選択的に付着し、前記絶縁
・分離用ポリマー層に作製された前記開口を充填し、前
記絶縁・分離用ポリマー層を通して導電プラグを作製す
る導電性物質層であって、前記導電プラグが、前記パッ
シベーション層にもたらされた電気接点の少なくとも1
対をオーバーレイする導電性物質層と; (h)前記導電プラグの表面上に選択的に作製されたは
んだ層と;を備え、前記ディスクリートの電装品の電気
接点が前記選択的に作製されたはんだ層と整列するよ
う、前記ディスクリートの電装品が、前記選択的に作製
されたはんだ層の上で且つ前記選択的に作製されたはん
だ層と整列した状態で配置され;前記選択的に作製され
たはんだ層が流され、前記絶縁・分離用ポリマー層にお
ける前記導電プラグと前記ディスクリートの電装品とを
接続するはんだボールが作製され、これによって前記パ
ッシベーション層における1対の電気接点と前記ディス
クリートの電装品とが接続される、ディスクリートの電
装品。56. A discrete electrical component on the surface of a semiconductor substrate, comprising: (a) a semiconductor substrate having a semiconductor device fabricated in or on the surface, wherein the active surface or active surface of the semiconductor substrate is A semiconductor substrate having electrical contacts provided to the semiconductor device on a surface; and (b) an overlaying interconnect metallization structure including one or more layers of interconnect on the active surface of the substrate. A conductive interconnect line or contact or conductive via with a layer of the interconnect being provided in or on the surface of the overlying interconnect metallization structure. Including in one or more layers,
At least one of said electrical contacts in contact with at least one of said conductive interconnect lines or said conductive contacts or said conductive vias provided in said one or more layers of said overlaying interconnect metallization structure; At least one of the line or the contact or the conductive via;
An overlaying interconnect metallization structure contacting at least one of the electrical contacts on the semiconductor device in or on the surface of the substrate; and (c) on the overlaying interconnect metallization structure. (D) at least two of the openings made in the passivation layer, wherein at least two of the electrical contacts are provided in the surface of the overlaying interconnect metallization structure. A pair of overlays and an opening providing at least one pair of electrical contacts to the passivation layer; (e) deposited on the surface of the patterned and etched passivation layer including the openings made in the passivation layer. An insulating / separating polymer layer; At least one pair of openings made in the insulating and separating polymer layer and aligned with at least one pair of air contacts; and (g) on at least one surface of the electrical contacts brought to the passivation layer. A conductive substance layer selectively adhering to, filling the opening formed in the insulating / separating polymer layer to form a conductive plug through the insulating / separating polymer layer, wherein the conductive plug is At least one of the electrical contacts provided in the passivation layer
A conductive material layer overlaying the pair; and (h) a solder layer selectively made on the surface of the conductive plug; wherein the electrical contacts of the discrete electrical component are the selectively made solder. The discrete electrical component is disposed on the selectively-fabricated solder layer and in alignment with the selectively-fabricated solder layer so as to be aligned with the layer; A solder layer is flowed to produce solder balls that connect the conductive plugs in the insulating / separating polymer layer to the discrete electrical components, thereby forming a pair of electrical contacts in the passivation layer and the discrete electrical components. Discrete electrical equipment to which and are connected.
〜2.0μmの範囲の厚さのプラズマエンハンストCV
D(PECVD)酸化物層を含み、該酸化物層の上に約
0.5〜2.0μmの範囲の厚さのPECVD窒化物層
が付着されている、請求項56記載のディスクリートの
電装品。57. The passivation layer is about 0.15.
Plasma enhanced CV with thickness in the range of up to 2.0 μm
57. The discrete electrical component of claim 56, comprising a D (PECVD) oxide layer, on which a PECVD nitride layer having a thickness in the range of about 0.5-2.0 [mu] m is deposited. .
ミドまたはベンゾシクロブテン(BCB)のポリマーを
含む、請求項56記載のディスクリートの電装品。58. The discrete electrical component of claim 56, wherein the insulating / separating polymer layer comprises a polymer of polyimide or benzocyclobutene (BCB).
の厚さが約1.0〜150μmの範囲である、請求項5
6記載のディスクリートの電装品。59. The cured insulating / separating polymer layer has a thickness in the range of about 1.0 to 150 μm.
Discrete electrical equipment according to item 6.
オンコーティングされ、そして硬化される、請求項56
記載のディスクリートの電装品。60. The insulating / separating polymer layer is spin-on coated and cured.
Discrete electrical components listed.
ンオンコーティングと硬化の複数処理工程に付される、
請求項56記載のディスクリートの電装品。61. The insulating / separating polymer layer is subjected to multiple treatment steps of spin-on coating and curing.
57. The discrete electrical component of claim 56.
器、コンデンサ、およびインダクターを含む群から選択
される、請求項56記載のディスクリートの電装品。62. The discrete electrical component of claim 56, wherein the discrete electrical component is selected from the group including resistors, capacitors, and inductors.
スクリートの電装品であって、 (a)表面中または表面上に半導体装置が作製されてい
る半導体基板であって、該半導体基板の能動表面中また
は能動表面上の前記半導体装置に設けられる電気接点を
有する半導体基板と; (b)相互接続物の1つ以上の層を前記基板の能動表面
上に含んだオーバーレイする相互接続用金属化構造物で
あって、前記相互接続物の層が、電気接点が前記オーバ
ーレイする相互接続用金属化構造物の表面中または表面
上に設けられている状態にて、導電相互接続線または導
電接点または導電バイアを1つ以上の層において含み、
前記電気接点の少なくとも1つが、前記オーバーレイす
る相互接続用金属化構造物の前記1つ以上の層に設けら
れる前記導電相互接続線または前記導電接点または前記
導電バイアの少なくとも1つと接触し、前記金属線また
は前記接点または前記導電バイアの少なくとも1つが、
前記基板の表面中または表面上の前記半導体装置に設け
られる前記電気接点の少なくとも1つと接触する、オー
バーレイする相互接続用金属化構造物と; (c)前記オーバーレイする相互接続用金属化構造物上
に付着させたパッシベーション層と; (d)前記パッシベーション層に作製された開口であっ
て、少なくとも2つが、前記オーバーレイする相互接続
用金属化構造物の表面中に設けられている電気接点の少
なくとも1対をオーバーレイし、少なくとも1対の電気
接点を前記パッシベーション層にもたらす開口と; (e)前記パッシベーション層における少なくとも1対
の電気接点の表面上に選択的に付着させたはんだ層と;
を備え、前記ディスクリートの電装品の電気接点が前記
選択的に付着させたはんだ層と整列するよう、前記ディ
スクリートの電装品が、前記選択的に付着させたはんだ
層の上で且つ前記選択的に付着させたはんだ層と整列し
た状態で配置され;前記選択的に付着させたはんだ層が
流され、前記パッシベーション層における少なくとも1
対の電気接点と前記ディスクリートの電装品とを接続す
るはんだボールが作製される、ディスクリートの電装
品。63. A discrete electrical component mounted on the surface of a semiconductor substrate, comprising: (a) a semiconductor substrate having a semiconductor device fabricated in or on the surface, the active surface of the semiconductor substrate. A semiconductor substrate having electrical contacts provided to the semiconductor device in or on an active surface; and (b) an overlaying interconnect metallization structure including one or more layers of interconnect on the active surface of the substrate. A conductive interconnect line or conductive contact or conductive layer, wherein a layer of the interconnect is provided in or on the surface of the overlaying interconnect metallization structure. Including vias in one or more layers,
At least one of said electrical contacts in contact with at least one of said conductive interconnect lines or said conductive contacts or said conductive vias provided in said one or more layers of said overlaying interconnect metallization structure; At least one of the line or the contact or the conductive via;
An overlaying interconnect metallization structure contacting at least one of the electrical contacts on the semiconductor device in or on the surface of the substrate; and (c) on the overlaying interconnect metallization structure. (D) at least two of the openings made in the passivation layer, wherein at least two of the electrical contacts are provided in the surface of the overlaying interconnect metallization structure. An opening overlaying the pair to provide at least one pair of electrical contacts to the passivation layer; (e) a solder layer selectively deposited on the surface of the at least one pair of electrical contacts in the passivation layer;
And wherein the discrete electrical component is on the selectively deposited solder layer and selectively so that the electrical contacts of the discrete electrical component align with the selectively deposited solder layer. Disposed in alignment with the deposited solder layer; the selectively deposited solder layer is flushed, and at least one of the passivation layers
A discrete electrical component in which a solder ball for connecting a pair of electrical contacts to the discrete electrical component is produced.
〜2.0μmの範囲の厚さのプラズマエンハンストCV
D(PECVD)酸化物層を含み、該酸化物層の上に約
0.5〜2.0μmの範囲の厚さのPECVD窒化物層
が付着されている、請求項63記載のディスクリートの
電装品。64. The passivation layer is about 0.15.
Plasma enhanced CV with thickness in the range of up to 2.0 μm
64. The discrete electrical component of claim 63, comprising a D (PECVD) oxide layer, on which is deposited a PECVD nitride layer having a thickness in the range of about 0.5-2.0 [mu] m. .
器、コンデンサ、およびインダクターを含む群から選択
される、請求項63記載のディスクリートの電装品。65. The discrete electrical component of claim 63, wherein the discrete electrical component is selected from the group consisting of a resistor, a capacitor, and an inductor.
層の表面をオーバーレイするように作製され、これによ
ってポリマーの層が施されない、請求項1記載の方法。66. The method of claim 1, wherein the inductor is made to overlay the surface of a passivation layer, whereby no layer of polymer is applied.
バーレイするソレノイド構造物であって、前記ポリマー
層がパッシベーション層をオーバーレイする、請求項1
記載の方法。67. The solenoid structure wherein the inductor overlays a polymer layer, the polymer layer overlaying a passivation layer.
The method described.
層をオーバーレイするソレノイド構造物であって、これ
によってポリマーの層が施されない、請求項1記載の方
法。68. The method of claim 1, wherein the inductor is a solenoid structure overlaying a passivation layer, whereby a layer of polymer is not applied.
ミネートフィルムである、請求項11記載の方法。69. The method of claim 11, wherein the insulating and separating polymer layer is a dry laminate film.
ミネートフィルムである、請求項15記載の方法。70. The method of claim 15, wherein the insulating / separating polymer layer is a dry laminate film.
電解メッキ、スクリーン印刷、およびボールマウンティ
ングによって作製される、請求項21記載の方法。71. The method of claim 21, wherein the solder balls are made by electroplating, electroless plating, screen printing, and ball mounting.
ミネートフィルムである、請求項21記載の方法。72. The method of claim 21, wherein the insulating and separating polymer layer is a dry laminated film.
ミネートフィルムである、請求項28記載のインダクタ
ー。73. The inductor according to claim 28, wherein the insulating / separating polymer layer is a dry laminate film.
であって、前記絶縁・分離用ポリマー層の表面上に作製
され、前記ソレノイドは、前記絶縁・分離用ポリマー層
の表面に平行なオーバーレイしている平面中に2つのパ
ターン形成処理した金属層を備え、該パターン形成処理
した金属層はバイアによって接続され、これによって前
記ポリマー層がパッシベーション層の表面上に付着され
る、請求項28記載のインダクター。74. The inductor is a solenoid design made on the surface of the insulating / isolating polymer layer, the solenoid being an overlaying plane parallel to the surface of the insulating / isolating polymer layer. 29. The inductor of claim 28, comprising two patterned metal layers therein, the patterned metal layers being connected by vias, whereby the polymer layer is deposited on the surface of the passivation layer.
であって、前記絶縁・分離用ポリマー層の表面上に作製
され、前記ソレノイドは、前記絶縁・分離用ポリマー層
の表面に平行なオーバーレイしている平面中に2つのパ
ターン形成処理した金属層を備え、該パターン形成処理
した金属層はバイアによって接続され、これによって前
記ポリマー層がポリイミド層の表面上に付着され、これ
によって前記ポリイミド層がパッシベーション層の表面
上に付着される、請求項28記載のインダクター。75. The inductor is a solenoid design made on the surface of the insulating / isolating polymer layer, the solenoid being a planar overlaying surface parallel to the surface of the insulating / isolating polymer layer. There are two patterned metal layers therein, the patterned metal layers being connected by vias, whereby the polymer layer is deposited on the surface of the polyimide layer, whereby the polyimide layer is a passivation layer. 29. The inductor according to claim 28 deposited on a surface.
ミネートフィルムである、請求項43記載のコンデン
サ。76. The capacitor according to claim 43, wherein the insulating / separating polymer layer is a dry laminate film.
ミネートフィルムである、請求項50記載の抵抗器。77. The resistor of claim 50, wherein said insulating / separating polymer layer is a dry laminate film.
ミネートフィルムである、請求項56記載のディスクリ
ートの電装品。78. The discrete electrical component of claim 56, wherein the insulating / separating polymer layer is a dry laminate film.
ングストロームより大きくて、そして表面積が、前記イ
ンダクターが前記絶縁・分離用ポリマー層をほぼオーバ
ーレイする表面積より大きい、前記パッシベーション層
をオーバーレイする導電性物質の1つ以上の層を追加す
ることにより、前記パッシベーション層の表面とその上
に付着させた絶縁・分離用ポリマー層との間に、前記導
電性物質の1つ以上の層を挿入する、請求項1記載の方
法。79. A conductive layer overlying the passivation layer having a thickness greater than about 1,000-50,000 angstroms and a surface area greater than a surface area over which the inductor substantially overlays the insulating and isolating polymer layer. Inserting one or more layers of the conductive material between the surface of the passivation layer and the insulating / separating polymer layer deposited thereon by adding one or more layers of the conductive material. The method according to claim 1.
であって、前記絶縁・分離用ポリマー層の表面上に作製
される、請求項1記載の方法。80. The method of claim 1, wherein the inductor is a toroidal design and is fabricated on the surface of the insulating and isolating polymer layer.
ングストロームより大きくて、そして表面積が、前記イ
ンダクターが前記絶縁・分離用ポリマー層をほぼオーバ
ーレイする表面積より大きい、前記パッシベーション層
をオーバーレイする導電性物質の1つ以上の層を追加す
ることにより、前記パッシベーション層の表面とその上
に付着させた絶縁・分離用ポリマー層との間に、前記導
電性物質の1つ以上の層を挿入する、請求項28記載の
インダクター。81. A conductive layer overlying the passivation layer having a thickness greater than about 1,000-50,000 angstroms and a surface area greater than a surface area over which the inductor substantially overlays the insulating and isolating polymer layer. Inserting one or more layers of the conductive material between the surface of the passivation layer and the insulating / separating polymer layer deposited thereon by adding one or more layers of the conductive material. The inductor according to claim 28.
であって、前記絶縁・分離用ポリマー層の表面上に作製
される、請求項28記載のインダクター。82. The inductor according to claim 28, wherein the inductor is a toroidal coil and is formed on the surface of the insulating / separating polymer layer.
バーレイするトロイダルコイル構造物であって、前記ポ
リマー層がパッシベーション層をオーバーレイする、請
求項1記載の方法。83. The method of claim 1, wherein the inductor is a toroidal coil structure overlaying a polymer layer, the polymer layer overlaying a passivation layer.
層をオーバーレイするトロイダルコイルであって、これ
によってポリマーの層が施されない、請求項1記載の方
法。84. The method of claim 1, wherein the inductor is a toroidal coil overlaying a passivation layer, whereby a layer of polymer is not applied.
であって、前記絶縁・分離用ポリマー層の表面上に作製
され、これによって前記ポリマー層がパッシベーション
層の表面上に付着される、請求項28記載のインダクタ
ー。85. The inductor of claim 28, wherein the inductor is a toroidal coil and is made on the surface of the insulating and isolating polymer layer, thereby depositing the polymer layer on the surface of the passivation layer. .
であって、前記絶縁・分離用ポリマー層の表面上に作製
され、これによって前記ポリマー層がポリマー層の表面
上に付着され、これによって前記ポリマー層がパッシベ
ーション層の表面上に付着される、請求項28記載のイ
ンダクター。86. The inductor is a toroidal coil, made on the surface of the insulating / separating polymer layer, thereby depositing the polymer layer on the surface of the polymer layer, thereby passivating the polymer layer. 29. The inductor of claim 28 deposited on the surface of a layer.
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