JP2003085967A - Readout circuit for magnetic memory device - Google Patents
Readout circuit for magnetic memory deviceInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、不揮発性メモリ装
置の読み出し回路に関し、特に、磁気抵抗素子を用いた
メモリセルを有する磁気メモリ装置に適した読み出し回
路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a read circuit of a nonvolatile memory device, and more particularly to a read circuit suitable for a magnetic memory device having a memory cell using a magnetoresistive element.
【０００２】[0002]
【従来の技術】強磁性体などの磁性体において、その磁
化の方向や磁化の有無などによってその電気抵抗が変化
する磁気抵抗効果が知られており、そのときの電気抵抗
値の変化率を磁気抵抗比（ＭＲ比；Magneto-Resistance
Ratio）という。磁気抵抗比が大きい材料としては、巨
大磁気抵抗（ＧＭＲ；Giant Magneto-Rsistance）材料
や超巨大磁気抵抗（ＣＭＲ；Colossal Magneto-Resista
nce）材料があり、これらは一般に、金属、合金、複合
酸化物などである。例えば、Ｆｅ，Ｎｉ，Ｃｏ，Ｇｄ，
Ｔｂおよびこれらの合金や、ＬａXＳｒ1-XＭｎＯ9，Ｌ
ａXＣａ1-XＭｎＯ9などの複合酸化物などの材料があ
る。また一般に、強磁性体は、外部から印加された磁場
によってその強磁性体内に発生した磁化が外部磁場を取
り除いた後にも残留する（これを残留磁化という）、と
いう特性を有している。2. Description of the Related Art In a magnetic material such as a ferromagnetic material, a magnetoresistive effect is known in which the electric resistance changes depending on the direction of magnetization and the presence or absence of magnetization. Resistance ratio (MR ratio; Magneto-Resistance)
Ratio). Giant magnetoresistive (GMR) materials and super giant magnetoresistive (CMR) Colossal Magneto-Resista
nce) materials, which are generally metals, alloys, complex oxides, and the like. For example, Fe, Ni, Co, Gd,
Tb and their alloys, La X Sr 1-X MnO 9 , L
There are materials such as composite oxide such as a X Ca 1-X MnO 9 . In general, a ferromagnetic substance has a characteristic that the magnetization generated in the ferromagnetic substance by an externally applied magnetic field remains even after the external magnetic field is removed (this is called remanent magnetization).
【０００３】そこで、磁気抵抗材料として強磁性体を用
いてその強磁性体の残留磁化を利用すれば、磁化方向や
磁化の有無により電気抵抗値を選択して情報を記憶する
不揮発性メモリを構成することができる。このような不
揮発性メモリは、磁気メモリ（ＭＲＡＭ（磁気ランダム
アクセスメモリ）；Magnetic Random Access Memory）
と呼ばれている。Therefore, if a ferromagnetic material is used as the magnetoresistive material and the residual magnetization of the ferromagnetic material is utilized, a non-volatile memory for storing information by selecting an electric resistance value depending on the magnetization direction and the presence / absence of magnetization is constructed. can do. Such a nonvolatile memory is a magnetic memory (MRAM: Magnetic Random Access Memory).
is called.
【０００４】近年、開発が進められているＭＲＡＭの多
くは、巨大磁気抵抗材料の強磁性体の残留磁化で情報を
記憶しており、磁化方向の違いによって生じる電気抵抗
値の変化を検出することにより、記憶した情報を読み出
す方式を採用している。また、書込み用配線に電流を流
して誘起される磁場により強磁性体メモリセルの磁化方
向を変化させることで、メモリセルに情報を書き込み、
また、その情報を書き換えることができる。Most of the MRAMs that have been developed in recent years store information by the residual magnetization of a ferromagnetic material of a giant magnetoresistive material, and can detect a change in electric resistance value caused by a difference in magnetization direction. Therefore, a method of reading the stored information is adopted. In addition, by writing a current in the memory cell by changing the magnetization direction of the ferromagnetic memory cell by a magnetic field induced by applying a current to the write wiring,
Also, the information can be rewritten.
【０００５】ＭＲＡＭのメモリセルとしては、トンネル
絶縁膜（トンネル電流が流れる程度の厚さの電気絶縁
膜）を２つの強磁性体層で挟んだ構造をもつトンネル磁
気抵抗素子（ＴＭＲ；Tunnel Magneto-Resistance、あ
るいはＭＴＪ；Magnetic TunnelJunction）が、高い磁
気抵抗変化率（ＭＲ比）を備えており、もっとも実用化
に近いデバイスとして期待されている。このようなメモ
リセルとして、従来、２つの面内磁化膜の間にトンネル
絶縁膜を挟み込んだ構成のものが検討されていた。しか
しながら、面内磁化膜を使用したメモリセルの場合、メ
モリセルの微小化に伴って、ＭＲ比が低下し、必要な書
き込み電流が増加し、また、動作点（メモリセルの磁気
特性を示すヒステリシスループ）の移動が起こるなど
の、解決すべき課題があることが分かっている。これに
対し、本願出願人は、特開平１１−２１３６５０号公報
において、２枚の垂直磁化膜の間にトンネル絶縁膜であ
る非磁性層を挟み込んだ構成のものを提案した。垂直磁
化膜を使用することにより、メモリセルを微小化した場
合であっても、ＭＲ比の低下や書き込み電流の増加が抑
えられ、また、ヒステリシスループにおけるシフトも抑
えられ、優れた特性を有するメモリセルが得られるよう
になる。As a memory cell of an MRAM, a tunnel magnetoresistive element (TMR; Tunnel Magneto-) having a structure in which a tunnel insulating film (an electric insulating film having a thickness such that a tunnel current flows) is sandwiched between two ferromagnetic layers. Resistance, or MTJ (Magnetic Tunnel Junction), has a high rate of change in magnetoresistance (MR ratio), and is expected as a device that is most practical. As such a memory cell, one having a structure in which a tunnel insulating film is sandwiched between two in-plane magnetized films has been conventionally studied. However, in the case of a memory cell using an in-plane magnetized film, the MR ratio is reduced and the required write current is increased with the miniaturization of the memory cell, and the operating point (hysteresis indicating the magnetic characteristics of the memory cell is It is known that there are issues that need to be solved, such as movement of loops). On the other hand, the applicant of the present application has proposed a structure in which a nonmagnetic layer, which is a tunnel insulating film, is sandwiched between two perpendicularly magnetized films in Japanese Patent Laid-Open No. 11-213650. By using the perpendicular magnetization film, even if the memory cell is miniaturized, a decrease in MR ratio and an increase in write current can be suppressed, and a shift in a hysteresis loop can also be suppressed. You can get cells.
【０００６】図３は、ＭＲＡＭのメモリセルアレイの構
成の一例を示す回路図である。FIG. 3 is a circuit diagram showing an example of the configuration of the memory cell array of the MRAM.
【０００７】１個のメモリセルは、可変抵抗として表現
された磁気抵抗素子（メモリ素子）１１と、磁気抵抗素
子１１に一端が接続するスイッチ素子１２とを備えてい
る。スイッチ素子１２は、典型的にはＭＯＳ(Metal-Oxi
de-Semiconductor)電界効果トランジスタによって構成
されており、その他端は接地されている。このようなメ
モリセルが複数個、２次元にマトリクス状に配置するこ
とにより、メモリセルアレイを構成している。ここで図
示横方向の並びを行、縦方向の並びを列と呼ぶことにす
ると、図示したものでは、メモリセルアレイにおける３
行×３列分の領域が示されている。各行ごとに行方向に
延びるビット線ＢＬ１〜ＢＬ３が設けられ、各列ごとに
列方向に延びるワード線ＷＬ１〜ＷＬ３が設けられてい
る。各メモリセルにおいて、磁気抵抗素子１１の一端は
対応する行のビット線に接続し、スイッチ素子１２のゲ
ートは対応する列のワード線に接続する。One memory cell includes a magnetoresistive element (memory element) 11 represented as a variable resistance, and a switch element 12 having one end connected to the magnetoresistive element 11. The switch element 12 is typically a MOS (Metal-Oxi).
de-Semiconductor) field effect transistor, and the other end is grounded. A plurality of such memory cells are two-dimensionally arranged in a matrix to form a memory cell array. Here, when the arrangement in the horizontal direction in the drawing is called a row and the arrangement in the vertical direction is called a column, in the illustrated arrangement, 3 in the memory cell array are used.
A region of rows × 3 columns is shown. Bit lines BL1 to BL3 extending in the row direction are provided for each row, and word lines WL1 to WL3 extending in the column direction are provided for each column. In each memory cell, one end of the magnetoresistive element 11 is connected to the bit line of the corresponding row, and the gate of the switch element 12 is connected to the word line of the corresponding column.
【０００８】図示破線で示すのは、各メモリセルへのデ
ータの書き込みを行うための書き込み線ＷＷＬ１〜ＷＷ
Ｌ３であり、この書き込み線は、列ごとに設けられてい
る。図示した例では書き込み線ＷＷＬ１〜ＷＷＬ３は列
の他端で折り返す構成となっており、列ごとに設けられ
た書き込み回路１３により、所定の書き込み電流が流さ
れるようになっている。各書き込み回路１３には、電源
回路１４から、書き込み電流を生成するための電流が供
給される。The broken lines shown in the figure indicate write lines WWL1 to WW for writing data to each memory cell.
L3, and the write line is provided for each column. In the illustrated example, the write lines WWL1 to WWL3 are folded back at the other end of the column, and a predetermined write current is supplied by the write circuit 13 provided for each column. A current for generating a write current is supplied to each write circuit 13 from the power supply circuit 14.
【０００９】図４は、メモリセルの構成の一例を示す断
面図である。図では、列方向に並ぶ２個のメモリセルが
示されている。FIG. 4 is a sectional view showing an example of the structure of a memory cell. In the figure, two memory cells arranged in the column direction are shown.
【００１０】半導体基板３０上に素子分離領域３１が形
成されるとともに、スイッチ素子１２のドレイン領域３
２及びソース領域３３が設けられ、ドレイン領域３２及
びソース領域３３に挟まれた領域において、ゲート絶縁
膜３４を介して、スイッチ素子１２のゲート電極を兼ね
るワード線３５（図３におけるワード線ＷＬ１〜ＷＬ３
に対応）が形成されている。図示した例では、２個のス
イッチ素子１２がソース領域３３を兼用する形態となっ
ており、このようなスイッチ素子１２を覆うように、層
間絶縁膜３６，３７，３８がこの順で設けられている。
層間絶縁膜３８は、特に薄く形成されている。ソース領
域３３は、プラグ３９を介して、層間絶縁膜３６上に形
成された接地線４０に接続し、ドレイン領域３２は、プ
ラグ４１を介して、層間絶縁膜３８上に形成された磁気
抵抗素子１１に下面に接続している。磁気抵抗素子１１
は、図示した例では、特開平１１−２１３６５０号公報
に記載されたような、２層の垂直磁化膜の間に非磁性層
であるトンネル絶縁膜を挟持した構成のものである。ま
た、層間絶縁膜３８の下には、層間絶縁膜３７に彫り込
まれるように、書き込み線４２（図３における書き込み
線ＷＷＬ１〜ＷＷＬ３に対応）が形成されている。隣接
する磁気抵抗素子１１間の領域を埋めるように層間絶縁
膜４３が形成されており、磁気抵抗素子１１の上面は、
層間絶縁膜４３上に形成されて図示左右方向に延びるビ
ット線４４（図３におけるビット線ＢＬ１〜ＢＬ３に対
応）に接続している。さらに、層間絶縁膜４３やビット
線４４を覆うように、保護膜を兼ねる層間絶縁膜４５が
形成されている。The element isolation region 31 is formed on the semiconductor substrate 30, and the drain region 3 of the switch element 12 is formed.
2 and the source region 33 are provided, and in a region sandwiched between the drain region 32 and the source region 33, the word line 35 (the word lines WL1 to WL1 in FIG. 3 also serving as the gate electrode of the switch element 12 is provided via the gate insulating film 34. WL3
Corresponding to) is formed. In the illustrated example, the two switch elements 12 also serve as the source region 33, and the interlayer insulating films 36, 37, and 38 are provided in this order so as to cover the switch elements 12. There is.
The interlayer insulating film 38 is formed particularly thin. The source region 33 is connected to the ground line 40 formed on the interlayer insulating film 36 via the plug 39, and the drain region 32 is formed on the interlayer insulating film 38 via the plug 41. 11 is connected to the lower surface. Magnetoresistive element 11
In the illustrated example, as shown in Japanese Patent Laid-Open No. 11-213650, a tunnel insulating film, which is a non-magnetic layer, is sandwiched between two layers of perpendicularly magnetized films. A write line 42 (corresponding to the write lines WWL1 to WWL3 in FIG. 3) is formed below the interlayer insulating film 38 so as to be engraved in the interlayer insulating film 37. The interlayer insulating film 43 is formed so as to fill the region between the adjacent magnetoresistive elements 11, and the upper surface of the magnetoresistive element 11 is
The bit lines 44 (corresponding to the bit lines BL1 to BL3 in FIG. 3) formed on the interlayer insulating film 43 and extending in the left-right direction in the drawing are connected. Further, an interlayer insulating film 45 which also serves as a protective film is formed so as to cover the interlayer insulating film 43 and the bit line 44.
【００１１】図３に示したメモリセルアレイにおけるメ
モリセルへのデータの書き込みは、データを書き込もう
とするメモリセル（選択されたメモリセル）が属する列
の書き込み線に、書き込み値（“０”または“１”）に
応じた極性の書き込み電流を流して書き込み磁界を発生
するとともに、そのメモリセルが属する行のビット線に
アシスト電流を流してアシスト磁界を発生させ、書き込
み磁界とアシスト磁界との和磁界によって、選択された
メモリセルのみにデータが書き込まれるようにしてい
る。選択された行のビット線にアシスト電流を流すため
に、各ビット線の一端には、電源回路１４とそのビット
線を接続するためのスイッチ素子１５が設けられ、他端
には、その他端でビット線を接地するためのスイッチ素
子１６が設けられている。スイッチ素子１５，１６は、
典型的には、ＭＯＳ電界効果トランジスタによって構成
される。To write data to a memory cell in the memory cell array shown in FIG. 3, a write value ("0" or "0" is written to the write line of the column to which the memory cell (selected memory cell) to write data belongs. 1 "), a write current having a polarity corresponding to that of 1") is applied to generate a write magnetic field, and an assist current is applied to the bit line of the row to which the memory cell belongs to generate an assist magnetic field. Thus, the data is written only in the selected memory cell. In order to pass an assist current to the bit line of the selected row, a switch element 15 for connecting the power supply circuit 14 and the bit line is provided at one end of each bit line, and the other end is provided at the other end. A switch element 16 for grounding the bit line is provided. The switch elements 15 and 16 are
It is typically composed of a MOS field effect transistor.
【００１２】このようなメモリセルアレイにおいて、各
ビット線の一端には、読み出し回路２０が設けられてい
る。読み出し回路２０は、ワード線ＷＬ１〜ＷＬ３によ
って選択された列のメモリセルからそのメモリセルに書
き込まれたデータを読み出すものである。具体的には、
スイッチ素子１５，１６の全てをオフ状態とし、ワード
線によって特定の列のスイッチ素子１２をオン状態と
し、読み出し回路２０側から対象とするメモリセルの磁
気抵抗素子１１の抵抗値を読み出し、その結果に基づい
て“０”及び“１”のいずれが記録されているかを判定
する。この場合、磁気抵抗素子１１の抵抗値の絶対値を
測定するのではなく、たとえば読み出し回路２０内に参
照セルを設け、その参照セルと磁気抵抗素子１１の抵抗
との大小を比較して“０”及び“１”のいずれであるか
を判定する。参照セルには、磁気抵抗素子１１において
記録値が“０”のときの抵抗値と記録値が“１”である
ときの抵抗値との中間となる抵抗値が設定されるように
する。そして、参照セルと磁気抵抗素子１１の双方に所
定電流を流し、そのときに参照セル及び磁気抵抗素子１
１の双方の両端に発生する電圧を検出し、両者の電圧を
比較することによって、参照セルの抵抗値の方が大きい
か、磁気抵抗素子１１の抵抗値の方が大きいかを判定
し、磁気抵抗素子１１に記録されたデータを判別する。In such a memory cell array, a read circuit 20 is provided at one end of each bit line. The read circuit 20 reads the data written in the memory cell of the column selected by the word lines WL1 to WL3. In particular,
All the switch elements 15 and 16 are turned off, the switch element 12 of a specific column is turned on by the word line, the resistance value of the magnetoresistive element 11 of the target memory cell is read from the read circuit 20 side, and the result is obtained. It is determined which of "0" and "1" is recorded based on the. In this case, instead of measuring the absolute value of the resistance value of the magnetoresistive element 11, for example, a reference cell is provided in the read circuit 20, and the reference cell and the resistance of the magnetoresistive element 11 are compared to determine “0”. It is determined whether it is "" or "1". In the reference cell, a resistance value that is intermediate between the resistance value when the recorded value is “0” and the resistance value when the recorded value is “1” in the magnetoresistive element 11 is set. Then, a predetermined current is passed through both the reference cell and the magnetoresistive element 11, and at that time, the reference cell and the magnetoresistive element 1
By detecting the voltage generated at both ends of No. 1 and comparing the two voltages, it is determined whether the resistance value of the reference cell is larger or the resistance value of the magnetoresistive element 11 is larger. The data recorded on the resistance element 11 is determined.
【００１３】そのような読み出し回路として、例えば、
米国特許第６２０５０７３号明細書に記載されたものが
ある。この読み出し回路では、参照セルを流れる電流を
電圧値に変換し、また、磁気抵抗素子１１を流れる電流
を電圧値に変換し、両方の電圧値の大小をコンパレータ
で判別することにより、磁気抵抗素子１１に記録された
データを読み出すようにしている。As such a readout circuit, for example,
Some are described in US Pat. No. 6,205,073. In this read circuit, the current flowing through the reference cell is converted into a voltage value, the current flowing through the magnetoresistive element 11 is converted into a voltage value, and the magnitude of both voltage values is discriminated by a comparator, whereby the magnetoresistive element is detected. The data recorded in 11 is read out.
【００１４】[0014]
【発明が解決しようとする課題】しかしながら、上述し
た従来の読み出し回路では、電流−電圧（Ｉ−Ｖ）変換
を参照セル側及び磁気抵抗素子側の両方で行っているの
で回路規模が大きくなりがちであるとともに、複数のメ
モリセルから順次データを読み込むときの読み出しタイ
ミングによって電流のオンオフが頻繁に生じる構成とな
っているため、回路動作の高速化が難しいという課題が
ある。However, in the above-mentioned conventional read circuit, the current-voltage (IV) conversion is performed on both the reference cell side and the magnetoresistive element side, so that the circuit scale tends to be large. In addition, since the current is frequently turned on and off depending on the read timing when sequentially reading data from a plurality of memory cells, there is a problem that it is difficult to speed up the circuit operation.
【００１５】そこで本発明の目的は、磁気抵抗素子をメ
モリ素子として用いる磁気メモリ装置に適し、回路規模
を小さくでき、かつ、高速での読み出しが可能な読み出
し回路を提供することにある。Therefore, an object of the present invention is to provide a read circuit suitable for a magnetic memory device using a magnetoresistive element as a memory element, capable of reducing the circuit scale, and capable of high-speed reading.
【００１６】[0016]
【課題を解決するための手段】本発明の磁気メモリ装置
の読み出し回路は、磁気抵抗素子を有するメモリセルを
備えた磁気メモリ装置において、メモリセルに記録され
た情報を読み出す読み出し回路であって、参照セルと、
参照セルに電流を供給する第１の定電流源と、第１の定
電流源と同一の電流値であって磁気抵抗素子に電流を供
給する第２の定電流源と、参照セルに所定の電圧を印加
するとともに、第１の定電流源から参照セルに分流した
残りの電流が流れる第１の電圧印加手段と、磁気抵抗素
子に対して上記の所定の電圧を印加するとともに、第２
の定電流源から磁気抵抗素子に分流した残りの電流が流
れる第２の電圧印加手段と、第１の電圧印加手段を流れ
る電流と第２の電圧印加手段を流れる電流との差電流に
応じて電圧を発生する検出手段と、を有する。A read circuit of a magnetic memory device according to the present invention is a read circuit for reading information recorded in a memory cell in a magnetic memory device having a memory cell having a magnetoresistive element. A reference cell,
A first constant current source for supplying a current to the reference cell, a second constant current source for supplying a current to the magnetoresistive element having the same current value as that of the first constant current source, and a predetermined constant current source for the reference cell. In addition to applying the voltage, the first voltage applying unit in which the remaining current shunted from the first constant current source to the reference cell flows, and the predetermined voltage described above are applied to the magnetoresistive element, and
According to a difference current between the current flowing through the first voltage applying means and the current flowing through the second voltage applying means, and the second voltage applying means through which the remaining current shunted from the constant current source to the magnetoresistive element flows. And a detection unit that generates a voltage.
【００１７】換言すれば、本発明は、磁気抵抗素子を有
するメモリセルに記録された情報を読み出す磁気メモリ
装置の読み出し回路において、参照セルと選択されたメ
モリセルの磁気抵抗素子とに同じ電流値の定電流を供給
するための第１及び第２の定電流源と、参照セルに流れ
る電流と前記第１の定電流源から供給される定電流との
差電流が流れる第１の回路と、前記選択されたメモリセ
ルの磁気抵抗素子を流れる電流と前記第２の定電流源か
ら供給される定電流との差電流が流れる第２の回路と、
前記第１の回路に一つの電流供給端子が接続され、前記
第２の回路に別の電流供給端子が接続された電流ミラー
回路と、を具備し、前記第１及び第２の回路に流れる電
流の差電流を検出することにより情報を読み出すことを
特徴とする磁気メモリ装置の読み出し回路である。In other words, according to the present invention, in a read circuit of a magnetic memory device for reading information recorded in a memory cell having a magnetoresistive element, the same current value is supplied to the reference cell and the magnetoresistive element of the selected memory cell. First and second constant current sources for supplying the constant current, and a first circuit in which a difference current between the current flowing in the reference cell and the constant current supplied from the first constant current source flows. A second circuit in which a difference current between a current flowing through the magnetoresistive element of the selected memory cell and a constant current supplied from the second constant current source flows;
A current mirror circuit having one current supply terminal connected to the first circuit and another current supply terminal connected to the second circuit, and a current flowing through the first and second circuits. Is a read circuit of a magnetic memory device, which is characterized in that information is read by detecting a differential current of the above.
【００１８】すなわち本発明の読み出し回路では、定電
流源の電流Ｉから参照セルを流れる電流（参照電流）Ｉ
REFを除いた電流ＩREF’（＝Ｉ−ＩREF）と、同じく電
流Ｉから磁気抵抗素子を流れる電流（セル電流）ＩMTJ
を除いた電流ＩMTJ’（＝Ｉ−ＩMTJ）とを生成し、電流
ＩREF’とＩMTJ’との差電流を検出してこれを電流−電
圧変換し、変換された電圧に基づいて磁気抵抗素子（メ
モリ素子）に記録されたデータを判別する。That is, in the read circuit of the present invention, the current (reference current) I flowing through the reference cell from the current I of the constant current source.
The current I REF '(= I-I REF ) excluding REF and the current (cell current) I MTJ flowing through the magnetoresistive element from the same current I
Current I MTJ ′ (= I−I MTJ ), the difference current between the currents I REF ′ and I MTJ ′ is detected, and this is current-voltage converted, and based on the converted voltage. The data recorded in the magnetoresistive element (memory element) is determined.
【００１９】このような構成によれば、参照電流側及び
セル電流側の両方で電流−電圧変換を行う従来の構成に
比べ、回路規模を小さくすることができる。また、メモ
リセル側での読み出しサイクルにより磁気抵抗素子に電
流が流れないタイミングであっても読み出し回路には電
流が流れ続けることとなり、回路内に寄生容量があった
としてもその充放電が起こりにくいので寄生容量の影響
を軽減することができ、さらには、各トランジスタの動
作電流が大きくは変化しないので、高速動作を達成する
ことができる。With such a configuration, the circuit scale can be reduced as compared with the conventional configuration in which the current-voltage conversion is performed on both the reference current side and the cell current side. In addition, even if the current does not flow through the magnetoresistive element due to the read cycle on the memory cell side, the current continues to flow through the read circuit, and even if there is parasitic capacitance in the circuit, charging / discharging does not occur easily. Therefore, the influence of the parasitic capacitance can be reduced, and further, since the operating current of each transistor does not change significantly, high speed operation can be achieved.
【００２０】[0020]
【発明の実施の形態】次に、本発明の好ましい実施の形
態について、図面を参照して説明する。図１は本発明の
実施の一形態の読み出し回路の構成を示す回路図であ
る。ここでは、図３に示した構成においてメモリセルア
レイの１行分のメモリセルからビット線４４を介してデ
ータを読み出す読み出し回路２０として、本実施の形態
の読み出し回路を説明する。BEST MODE FOR CARRYING OUT THE INVENTION Next, preferred embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a circuit diagram showing a configuration of a read circuit according to an embodiment of the present invention. Here, the read circuit of this embodiment will be described as the read circuit 20 that reads data from the memory cells of one row of the memory cell array through the bit line 44 in the configuration shown in FIG.
【００２１】この読み出し回路には、参照セル５０が設
けられている。参照セル５０は、磁気抵抗素子１１にお
いて記録値が“０”のときの抵抗値と記録値が“１”で
あるときの抵抗値との中間となる抵抗値を有するもので
ある。例えば、メモリセルの各磁気抵抗素子１１と同一
プロセスで参照用の磁気抵抗素子を４個形成し、このう
ち２個を直列に接続して一方に“１”を他方に“０”を
記録し、残りの２個も直列に接続して一方に“１”を他
方に“０”を記録し、このように直列接続されたものを
相互に並列に接続することによって、ここで使用できる
参照セル５０を得ることができる。A reference cell 50 is provided in this read circuit. The reference cell 50 has a resistance value that is intermediate between the resistance value when the recorded value is “0” and the resistance value when the recorded value is “1” in the magnetoresistive element 11. For example, four magnetoresistive elements for reference are formed in the same process as the magnetoresistive elements 11 of the memory cell, two of these are connected in series, and "1" is recorded on one side and "0" is recorded on the other side. , Reference cells that can be used here by connecting the remaining two in series and recording “1” in one and “0” in the other, and connecting those connected in series in parallel with each other 50 can be obtained.
【００２２】参照セル５０の一端と電源Ｖccとの間には
電流Ｉを与える定電流源５１が設けられている。また、
参照セル５０のこの一端には、ＮチャネルＭＯＳ電界効
果トランジスタ５２のドレインと、第１の演算増幅器
（差動増幅器）５３の非反転入力端子が接続している。
参照セル５０の他端は接地している。Ｎチャネルトラン
ジスタ５２のソースも接地されている。第１の演算増幅
器５３の反転入力端子には所定のバイアス電圧Ｖbiasが
印加され、この第１の演算増幅器５３の出力は、Ｎチャ
ネルトランジスタ５２のゲートともう１つのＮチャネル
ＭＯＳ電界効果トランジスタ５４のゲートとに供給され
ている。Ｎチャネルトランジスタ５４は、Ｎチャネルト
ランジスタ５２と同一の電気的特性のものであって、ソ
ースが接地され、ドレインはＰチャネルＭＯＳ電界効果
トランジスタ５５のドレインに接続している。Ｐチャネ
ルトランジスタ５５のソースは、電源Ｖccに接続してい
る。A constant current source 51 for supplying a current I is provided between one end of the reference cell 50 and the power source Vcc . Also,
The drain of the N-channel MOS field effect transistor 52 and the non-inverting input terminal of the first operational amplifier (differential amplifier) 53 are connected to this one end of the reference cell 50.
The other end of the reference cell 50 is grounded. The source of the N-channel transistor 52 is also grounded. A predetermined bias voltage V bias is applied to the inverting input terminal of the first operational amplifier 53, and the output of the first operational amplifier 53 is the gate of the N-channel transistor 52 and another N-channel MOS field effect transistor 54. Is being supplied to the gates of. The N-channel transistor 54 has the same electrical characteristics as the N-channel transistor 52, the source is grounded, and the drain is connected to the drain of the P-channel MOS field effect transistor 55. The source of the P-channel transistor 55 is connected to the power supply Vcc .
【００２３】ところで、メモリセルアレイのビット線４
４には、複数のメモリセルが接続しており、各メモリセ
ルにおいて、磁気抵抗素子１１の一端がビット線４４に
接続し、磁気抵抗素子１１の他端とスイッチ素子１２の
一端が相互に接続し、スイッチ素子１２の他端が接地さ
れている。By the way, the bit line 4 of the memory cell array
4, a plurality of memory cells are connected. In each memory cell, one end of the magnetoresistive element 11 is connected to the bit line 44, and the other end of the magnetoresistive element 11 and one end of the switch element 12 are connected to each other. However, the other end of the switch element 12 is grounded.
【００２４】この実施の形態において、磁気抵抗素子１
１としては、２層の強磁性体層間に非磁性層を挟み込ん
だものであって、強磁性体層における磁化の方向に応じ
て二値の情報を記録し、記録された情報に応じて電気抵
抗値が変化するものが使用される。特に、非磁性層がト
ンネル絶縁膜であるものが好ましく使用される。各強磁
性体層は、面内磁化膜であってもよいが、垂直磁化膜で
あることが好ましい。In this embodiment, the magnetoresistive element 1
Reference numeral 1 denotes a non-magnetic layer sandwiched between two ferromagnetic layers. Binary information is recorded according to the direction of magnetization in the ferromagnetic layers, and electrical information is recorded according to the recorded information. The one whose resistance value changes is used. In particular, the one in which the nonmagnetic layer is a tunnel insulating film is preferably used. Each ferromagnetic layer may be an in-plane magnetization film, but is preferably a perpendicular magnetization film.
【００２５】上述したようなビット線４４と電源Ｖccと
の間には、定電流源５１と同じ電流Ｉを与えるもう１つ
の定電流源５６が設けられている。ビット線４４と定電
流源５６との接続点には、さらに、ＮチャネルＭＯＳ電
界効果トランジスタ５７のドレインと、第２の演算増幅
器（差動増幅器）５８の非反転入力端子が接続してい
る。Ｎチャネルトランジスタ５７のソースは接地されて
いる。第２の演算増幅器５８の反転入力端子には、第１
の演算増幅器５３に供給されたものと同一のバイアス電
圧Ｖbiasが印加され、この第２の演算増幅器５８の出力
は、Ｎチャネルトランジスタ５７のゲートともう１つの
ＮチャネルＭＯＳ電界効果トランジスタ５９のゲートと
に供給されている。Ｎチャネルトランジスタ５９は、Ｎ
チャネルトランジスタ５７と同一の電気的特性のもので
あって、ソースが接地され、ドレインはＰチャネルＭＯ
Ｓ電界効果トランジスタ６０のドレインに接続してい
る。Ｐチャネルトランジスタ６０は、Ｐチャネルトラン
ジスタ５５と同一の特性のものであって、そのソースは
電源Ｖccに接続している。Between the bit line 44 and the power supply V cc as described above, another constant current source 56 that supplies the same current I as the constant current source 51 is provided. The connection point between the bit line 44 and the constant current source 56 is further connected to the drain of the N-channel MOS field effect transistor 57 and the non-inverting input terminal of the second operational amplifier (differential amplifier) 58. The source of the N-channel transistor 57 is grounded. The inverting input terminal of the second operational amplifier 58 has a first
The same bias voltage V bias as that supplied to the second operational amplifier 53 is applied, and the output of the second operational amplifier 58 is the gate of the N-channel transistor 57 and the gate of another N-channel MOS field effect transistor 59. Is being supplied to. The N-channel transistor 59 is
It has the same electrical characteristics as the channel transistor 57, the source is grounded, and the drain is a P-channel MO.
It is connected to the drain of the S field effect transistor 60. The P-channel transistor 60 has the same characteristics as the P-channel transistor 55, and its source is connected to the power supply V cc .
【００２６】さらにこの読み出し回路には、第３の演算
増幅器（差動増幅器）６１が設けられている。この第３
の演算増幅器（差動増幅器）６１は必要に応じて設けら
れるものである。第３の演算増幅器６１の非反転入力端
子はＮチャネルトランジスタ５４のドレインに接続し、
反転入力端子には、第１及び第２の演算増幅器５３，５
８に供給されているものと同一のバイアス電圧Ｖbiasが
印加されている。第３の演算増幅器６１の出力は、Ｐチ
ャネルトランジスタ５５及び６０のゲートに印加されて
いる。Ｐチャネルトランジスタ６０のドレインから、出
力端子６２が引き出されている。Further, the read circuit is provided with a third operational amplifier (differential amplifier) 61. This third
The operational amplifier (differential amplifier) 61 is provided as necessary. The non-inverting input terminal of the third operational amplifier 61 is connected to the drain of the N-channel transistor 54,
The inverting input terminal has first and second operational amplifiers 53, 5
The same bias voltage V bias as that supplied to 8 is applied. The output of the third operational amplifier 61 is applied to the gates of P-channel transistors 55 and 60. An output terminal 62 is drawn out from the drain of the P-channel transistor 60.
【００２７】次に、この読み出し回路の動作を説明す
る。ここで、ビット線４４につながるメモリセルのうち
１つのメモリセルにおいてスイッチ素子１２がオン状態
となり、そのオン状態のメモリセルの磁気抵抗素子１１
に記録されたデータを読み出すものとする。そこで、そ
の磁気抵抗素子１１を流れるセル電流をＩMTJと表し、
参照セル５０を流れる参照電流をＩREFと表すことにす
る。また、参照セル５０の抵抗値をＲREFで表し、磁気
抵抗素子１１の抵抗値をＲMTJと表す。Next, the operation of this read circuit will be described. Here, the switch element 12 is turned on in one of the memory cells connected to the bit line 44, and the magnetoresistive element 11 of the memory cell in the on state is turned on.
The data recorded in 1. shall be read. Therefore, the cell current flowing through the magnetoresistive element 11 is represented by I MTJ ,
The reference current flowing through the reference cell 50 will be referred to as I REF . Further, the resistance value of the reference cell 50 is represented by R REF , and the resistance value of the magnetoresistive element 11 is represented by R MTJ .
【００２８】第１の演算増幅器５３の反転入力端子にバ
イアス電圧Ｖbiasが印加され、この演算増幅器５３の出
力がＮチャネルトランジスタ５２のゲートに供給される
ことにより、参照セル５０の両端には、バイアス電圧Ｖ
biasが印加されることとなる。また、定電流源５１は、
電流Ｉを流し続ける。その結果、参照セル５０を流れる
電流ＩREFは、
ＩREF＝Ｖbias／ＲREF
で表される。また、Ｎチャネルトランジスタ５２のドレ
イン電流は（Ｉ−ＩREF）となる。ここで第３の演算増
幅器６１の反転入力端子にバイアス電圧Ｖbiasが印加さ
れていることにより、Ｎチャネルトランジスタ５４のド
レイン電圧もＶbi asとなる。Ｎチャネルトランジスタ５
２と同じゲート−ソース間電圧が印加され、同じドレイ
ン電圧となっていることから、Ｎチャネルトランジスタ
５４のドレイン電流も（Ｉ−ＩREF）となる。したがっ
て、Ｐチャネルトランジスタ５５のドレイン電流も（Ｉ
−ＩREF）となる。A bias voltage V bias is applied to the inverting input terminal of the first operational amplifier 53, and the output of the operational amplifier 53 is supplied to the gate of the N-channel transistor 52. Bias voltage V
Bias will be applied. Further, the constant current source 51 is
The current I continues to flow. As a result, the current I REF flowing through the reference cell 50 is represented by I REF = V bias / R REF . Further, the drain current of the N-channel transistor 52 becomes (I-I REF ). By the bias voltage V bias is applied to where the inverting input terminal of the third operational amplifier 61, the drain voltage of the N-channel transistor 54 also becomes V bi the as. N-channel transistor 5
Since the same gate-source voltage as 2 is applied and the same drain voltage is applied, the drain current of the N-channel transistor 54 also becomes (I-I REF ). Therefore, the drain current of the P-channel transistor 55 also becomes (I
-I REF ).
【００２９】同様に、第２の演算増幅器５８の反転入力
端子にバイアス電圧Ｖbiasが印加され、この演算増幅器
５８の出力がＮチャネルトランジスタ５７のゲートに供
給されることにより、選択された磁気抵抗素子１１の両
端には、バイアス電圧Ｖbiasが印加されることとなる。
また、定電流源５６は、電流Ｉを流し続ける。その結
果、磁気抵抗素子１１を流れる電流ＩMTJは、
ＩMTJ＝Ｖbias／ＲMTJ
で表される。また、Ｎチャネルトランジスタ５７のドレ
イン電流は（Ｉ−ＩMTJ）となる。Similarly, the bias voltage V bias is applied to the inverting input terminal of the second operational amplifier 58, and the output of the operational amplifier 58 is supplied to the gate of the N-channel transistor 57, whereby the selected magnetic resistance is selected. The bias voltage V bias is applied to both ends of the element 11.
Further, the constant current source 56 continues to flow the current I. As a result, the current I MTJ flowing through the magnetoresistive element 11 is expressed by I MTJ = V bias / R MTJ . The drain current of the N-channel transistor 57 becomes (I-I MTJ ).
【００３０】Ｎチャネルトランジスタ５９のドレイン電
流をＩMTJ’、Ｐチャネルトランジスタ６０のドレイン
電流をＩREF’とする。Ｎチャネルトランジスタ５７及
び５９のゲート−ソース間電圧が等しいことから、Ｎチ
ャネルトランジスタ５９のドレイン電流ＩMTJ’は、ド
レイン電圧が充分なものであることを前提として、Ｎチ
ャネルトランジスタ５７のドレイン電流すなわち（Ｉ−
ＩMTJ）になろうとする。同様に、Ｐチャネルトランジ
スタ５５及び６０のゲート−ソース間電圧が等しいこと
から、Ｐチャネルトランジスタ６０のドレイン電流Ｉ
REF’は、ドレイン電圧が充分なものであることを前提
として、Ｐチャネルトランジスタ５５のドレイン電流す
なわち（Ｉ−ＩREF）になろうとする。一般に、
Ｉ−ＩREF≠Ｉ−ＩMTJ
であるから、適切な抵抗を介して出力端子６２を適切な
電圧源を接続した場合には、電流（Ｉ−ＩREF）と電流
（Ｉ−ＩMTJ）との差電流（ＩMTJ−ＩREF）が出力端子
６２に流れることになる。この場合の差電流は、参照電
流ＩREFとセル電流ＩMTJとの大小関係に応じて、流れる
方向が反転するものである。ここでは、このような差電
流を出力端子６２から取り出すことはせずに、出力端子
６２をハイインピーダンスで受けてその電位を測ること
とする。すると、差電流に相当する電流は出力端子６２
を流れることはできず、その代わり、参照電流ＩREFと
セル電流ＩMTJのどちらが大きいかに応じて、出力端子
６２の電位は、電源電圧Ｖccに近い電位か接地電位に近
い電位かのいずれかとなる。具体的には、参照電流Ｉ
REFの方がセル電流ＩMTJより大きい場合（参照セル５０
の抵抗値ＲREFの方が磁気抵抗素子１１の抵抗値ＲMTJよ
り小さい場合）に、出力端子６２の電位は高いほうの電
位、すなわち電源電圧Vccに近いほうの電位となる。し
たがって、図１に示す回路によれば、出力端子６２の電
位をモニタすることによって、メモリセルアレイ中の選
択されたメモリセルの磁気抵抗素子１１に記録された二
値のデータを電圧信号として読み出すことができる。The drain voltage of the N-channel transistor 59
Flow IMTJ', The drain of the P-channel transistor 60
Current IREF’ N-channel transistor 57 and
And the gate-source voltage of 59 is the same,
Drain current I of the channel transistor 59MTJ’D
Assuming that the rain voltage is sufficient, N
The drain current of the channel transistor 57, that is, (I-
IMTJ). Similarly, P-channel transition
The gate-source voltages of the star 55 and 60 are equal
From the drain current I of the P-channel transistor 60
REF′ Means that the drain voltage is sufficient
As the drain current of the P-channel transistor 55
Nawachi (IIREF). In general,
IIREF≠ I-IMTJ
Therefore, connect the output terminal 62 to an appropriate value via an appropriate resistor.
When a voltage source is connected, the current (I-IREF) And current
(IIMTJ) And the difference current (IMTJ-IREF) Is the output terminal
It will flow to 62. In this case, the difference current is
Flow IREFAnd cell current IMTJDepending on the size relationship with
The direction is reversed. Here, such a differential
Current is not taken from the output terminal 62.
Receive 62 with high impedance and measure its potential
And Then, the current corresponding to the difference current is output to the output terminal 62.
Cannot flow through the reference current IREFWhen
Cell current IMTJOutput terminal depending on which is larger
The potential of 62 is the power supply voltage VccClose to or near ground potential
One of the two potentials. Specifically, the reference current I
REFIs the cell current IMTJIf larger (reference cell 50
Resistance value RREFIs the resistance value R of the magnetoresistive element 11.MTJYo
The potential of output terminal 62 is higher.
Power supply voltage VccThe potential is closer to. Shi
Therefore, according to the circuit shown in FIG.
By monitoring the position, the selection in the memory cell array is
The two recorded on the magnetoresistive element 11 of the selected memory cell.
The value data can be read out as a voltage signal.
【００３１】図１に示した回路は、参照電流とセル電流
との差電流の極性に応じた電圧値が得られるようになっ
ており、参照電流とセル電流の双方について電流−電圧
変換を行う場合に比べて回路規模を小さくすることがで
きる。特に、この回路構成では、精密な電圧比較を行う
ためのコンパレータが不要となっている。The circuit shown in FIG. 1 is adapted to obtain a voltage value according to the polarity of the difference current between the reference current and the cell current, and performs current-voltage conversion for both the reference current and the cell current. The circuit scale can be reduced as compared with the case. In particular, this circuit configuration does not require a comparator for performing precise voltage comparison.
【００３２】また、メモリセルアレイ側での読み出しサ
イクルを考えると、ビット線４４に接続する全てのメモ
リセルが非選択状態となり、セル電流ＩMTJが流れない
タイミングが存在する。本実施の形態の回路の場合、定
電流源５１，５２から電流Ｉを常時流す構成であり、セ
ル電流ＩMTJが流れないタイミングであっても、各トラ
ンジスタ５２，５４，５５，５７，５９，６０には電流
が流れ続けることとなる。したがって、回路内に寄生容
量があったとしてもその充放電が起こりにくいので寄生
容量の影響を軽減することができ、さらには、各トラン
ジスタの動作電流が大きくは変化しないので、高速動作
を達成することができる。Considering the read cycle on the memory cell array side, all the memory cells connected to the bit line 44 are in the non-selected state, and there is a timing when the cell current I MTJ does not flow. In the case of the circuit of this embodiment, the current I is constantly supplied from the constant current sources 51 and 52, and even when the cell current I MTJ does not flow, the respective transistors 52, 54, 55, 57, 59, Current continues to flow through 60. Therefore, even if there is a parasitic capacitance in the circuit, it is difficult to charge and discharge it, so that the influence of the parasitic capacitance can be reduced. Furthermore, since the operating current of each transistor does not change significantly, high-speed operation is achieved. be able to.
【００３３】以上、本発明の好ましい実施の形態につい
て説明した。本発明の読み出し回路は、面内磁化膜を用
いた磁気抵抗素子をメモリ素子として用いる磁気メモリ
装置にも、垂直磁化膜を用いた磁気抵抗素子をメモリ素
子として用いる磁気メモリ装置にも、等しく適用できる
ものである。The preferred embodiment of the present invention has been described above. The read circuit of the present invention is equally applicable to a magnetic memory device using a magnetoresistive element using an in-plane magnetized film as a memory element and a magnetic memory device using a magnetoresistive element using a perpendicular magnetized film as a memory element. It is possible.
【００３４】読み出し回路内のトランジスタ５２，５
４，５５，５７，５９，６０として、ＭＯＳ電界効果ト
ランジスタを用いた構成を説明したが、本発明はこれに
限定されるものではなく、その他の電界効果型トランジ
スタや、バイポーラトランジスタを用いた場合にも適用
できる。上述した実施形態では、トランジスタ５２，５
４，５７，５９の導電型とトランジスタ５５，６０の導
電型とを逆にし、いわゆるＣＭＯＳ（相補性ＭＯＳ）プ
ロセスに適合した構成とした。トランジスタの導電型と
電位関係を逆にして上記実施形態の回路と等価な回路を
構成することもできる。Transistors 52 and 5 in the read circuit
Although the configuration using the MOS field effect transistor has been described as 4, 55, 57, 59, 60, the present invention is not limited to this, and when other field effect transistors or bipolar transistors are used. Can also be applied to. In the above-described embodiment, the transistors 52, 5
The conductivity types of 4, 57 and 59 and the conductivity types of the transistors 55 and 60 are reversed, and the configuration is adapted to a so-called CMOS (complementary MOS) process. A circuit equivalent to the circuit of the above embodiment can be formed by reversing the conductivity type of the transistor and the potential relationship.
【００３５】また、図１に示す回路において、参照セル
５０とメモリセルの位置を入れ替えることも可能であ
る。すなわち、図２に示すように、定電流源５１とトラ
ンジスタ５２との接続点にビット線４４を接続して定電
流源５１から磁気抵抗素子１１にセル電流ＩMTJが流れ
るようにし、定電流源５６とトランジスタ５７との接続
点に参照セル５０を接続して定電流源５６から参照セル
５０に参照電流ＩREFが流れるようにしてもよい。図２
に示した回路では、電流ＩMTJ’（＝Ｉ−ＩMTJ）はトラ
ンジスタ６０を流れようとし、参照電流ＩREF’（＝Ｉ
−ＩREF）はトランジスタ５９を流れようとする。この
回路も、図１の回路と同様に動作するが、参照セル５０
の抵抗値ＲREFと磁気抵抗素子１１の抵抗値ＲMTJの大小
関係と、出力端子６２に現れる電圧の大小関係との関係
が、図１に示す回路の場合とは逆になっている。Further, in the circuit shown in FIG. 1, the positions of the reference cell 50 and the memory cell can be exchanged. That is, as shown in FIG. 2, the bit line 44 is connected to the connection point between the constant current source 51 and the transistor 52 so that the cell current I MTJ flows from the constant current source 51 to the magnetoresistive element 11, The reference cell 50 may be connected to the connection point between the transistor 56 and the transistor 57 so that the reference current I REF flows from the constant current source 56 to the reference cell 50. Figure 2
In the circuit shown in FIG. 5, the current I MTJ '(= I-I MTJ ) tries to flow through the transistor 60, and the reference current I REF ' (= I
-I REF ) tries to flow through the transistor 59. This circuit also operates similarly to the circuit of FIG.
The magnitude relationship between the resistance value R REF and the resistance value R MTJ of the magnetoresistive element 11 and the magnitude relationship of the voltage appearing at the output terminal 62 are opposite to those of the circuit shown in FIG.
【００３６】[0036]
【発明の効果】以上説明したように本発明は、定電流源
の電流から参照電流を除いた電流と同じく定電流源の電
流からセル電流を除いた電流との差電流に基づいた電圧
出力を得られるようにすることにより、従来の読み出し
回路より回路規模を小さくすることができるともに、読
み出しサイクル中のタイミングによらずに読み出し回路
中に電流を流し続けることができるため、高速動作を達
成することができる、という効果がある。As described above, according to the present invention, the voltage output based on the difference current between the constant current source current minus the reference current and the constant current source current minus the cell current is obtained. By making it possible, the circuit scale can be made smaller than that of the conventional read circuit, and at the same time, the current can continue to flow in the read circuit regardless of the timing in the read cycle, so that high speed operation is achieved. The effect is that you can.
【図面の簡単な説明】[Brief description of drawings]
【図１】本発明の実施の一形態の読み出し回路の構成を
示す回路図である。FIG. 1 is a circuit diagram showing a configuration of a read circuit according to an embodiment of the present invention.
【図２】本発明の別の実施の形態の読み出し回路の構成
を示す回路図である。FIG. 2 is a circuit diagram showing a configuration of a read circuit according to another embodiment of the present invention.
【図３】ＭＲＡＭのメモリセルアレイの構成の一例を示
す回路図である。FIG. 3 is a circuit diagram showing an example of a configuration of a memory cell array of MRAM.
【図４】メモリセルの構成の一例を示す断面図である。FIG. 4 is a cross-sectional view showing an example of the configuration of a memory cell.
１１ 磁気抵抗素子
１２，１５，１６ スイッチ素子
１３ 書き込み回路
１４ 電源回路
２０ 読み出し回路
３０ 半導体基板
３１ 素子分離領域
３２ ドレイン領域
３３ ソース領域
３４ ゲート絶縁膜
３５，ＷＬ１〜ＷＬ３ ワード線
３６〜３８，４３，４５ 層間絶縁膜
３９，４１ プラグ
４０ 接地線
４２，ＷＷＬ１〜ＷＷＬ３ 書き込み線
４４，ＢＬ１〜ＢＬ３ ビット線
５０ 参照セル
５１，５６ 定電流源
５２，５４，５７，５９ ＮチャネルＭＯＳ電界効果
トランジスタ
５３，５８，６１ 演算増幅器
５５，６０ ＰチャネルＭＯＳ電界効果トランジスタ
６２ 出力端子11 magnetoresistive elements 12, 15, 16 switch element 13 write circuit 14 power supply circuit 20 read circuit 30 semiconductor substrate 31 element isolation region 32 drain region 33 source region 34 gate insulating film 35, WL1 to WL3 word lines 36 to 38, 43, 45 Interlayer insulating film 39, 41 Plug 40 Ground line 42, WWL1 to WWL3 Write line 44, BL1 to BL3 Bit line 50 Reference cell 51, 56 Constant current source 52, 54, 57, 59 N channel MOS field effect transistor 53, 58 , 61 operational amplifier 55, 60 P-channel MOS field effect transistor 62 output terminal
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 43/08 Ｈ０１Ｌ 27/10 ４４７ ─────────────────────────────────────────────────── ─── Continuation of front page (51) Int.Cl. 7 Identification code FI theme code (reference) H01L 43/08 H01L 27/10 447
Claims (10)
された情報を読み出す磁気メモリ装置の読み出し回路で
あって、 参照セルと、 前記参照セルに電流を供給する第１の定電流源と、 前記第１の定電流源と同一の電流値であって前記磁気抵
抗素子に電流を供給する第２の定電流源と、 前記参照セルに所定の電圧を印加するとともに、前記第
１の定電流源から前記参照セルに分流した残りの電流が
流れる第１の電圧印加手段と、 前記磁気抵抗素子に対して前記所定の電圧を印加すると
ともに、前記第２の定電流源から前記磁気抵抗素子に分
流した残りの電流が流れる第２の電圧印加手段と、 前記第１の電圧印加手段を流れる電流と前記第２の電圧
印加手段を流れる電流との差電流に応じて電圧を発生す
る検出手段と、 を有する磁気メモリ装置の読み出し回路。1. A read circuit of a magnetic memory device for reading information recorded in a memory cell having a magnetoresistive element, comprising: a reference cell; a first constant current source for supplying a current to the reference cell; A second constant current source having the same current value as that of the first constant current source and supplying a current to the magnetoresistive element; and a first constant current source for applying a predetermined voltage to the reference cell. From the second constant current source to the magnetoresistive element while applying the predetermined voltage to the magnetoresistive element, and a first voltage applying means through which the remaining current that is shunted to the reference cell flows. Second voltage applying means through which the remaining current flows, and detecting means for generating a voltage according to a difference current between the current flowing through the first voltage applying means and the current flowing through the second voltage applying means, Magnetic memory having Readout circuit of the location.
トランジスタと、 所定のバイアス電圧が印加される反転入力端子と前記第
１のトランジスタのドレインに接続する非反転入力端子
と前記第１のトランジスタのゲートに接続する出力端子
とを有する第１の演算増幅器と、を含み、 前記第２の電圧印加手段は、 前記第２の定電流源に接続するドレインを有する第２の
トランジスタと、 前記所定のバイアス電圧が印加される反転入力端子と前
記第２のトランジスタのドレインに接続する非反転入力
端子と前記第２のトランジスタのゲートに接続する出力
端子とを有する第２の演算増幅器と、を含む、 請求項１に記載の磁気メモリ装置の読み出し回路。2. The first voltage applying means includes a first transistor having a drain connected to the first constant current source, an inverting input terminal to which a predetermined bias voltage is applied, and the first transistor. A first operational amplifier having a non-inverting input terminal connected to the drain of the first transistor and an output terminal connected to the gate of the first transistor, wherein the second voltage applying means includes the second constant current A second transistor having a drain connected to the source, an inverting input terminal to which the predetermined bias voltage is applied, a non-inverting input terminal connected to the drain of the second transistor, and a gate of the second transistor And a second operational amplifier having an output terminal for performing the read operation of the magnetic memory device according to claim 1.
スが接地されている請求項２に記載の磁気メモリ装置の
読み出し回路。3. The read circuit of the magnetic memory device according to claim 2, wherein the sources of the first and second transistors are grounded.
接続したゲートとを有する第３のトランジスタと、 接地されたソースと前記第２のトランジスタのゲートに
接続したゲートとを有する第４のトランジスタと、 を有する、請求項３に記載の磁気メモリ装置の読み出し
回路。4. The detecting means is connected to a grounded source and a gate of the second transistor, and a third transistor having a grounded source and a gate connected to the gate of the first transistor. The read circuit of the magnetic memory device according to claim 3, further comprising: a fourth transistor having a gate.
力端子と前記所定のバイアス電圧が印加される反転入力
端子と前記第５のトランジスタのゲートに接続する出力
端子とを有する第３の演算増幅器と、 前記電源に接続するソースと前記第５のトランジスタの
ゲートに接続するゲートを有する第６のトランジスタ
と、をさらに有し、 前記第５及び第６のトランジスタの一方のドレインが前
記第３のトランジスタのドレインに接続し、前記第５及
び第６のトランジスタの他方のドレインが前記第４のト
ランジスタのドレインに接続する、請求項４に記載の磁
気メモリ装置の読み出し回路。5. The detection means includes a fifth transistor having a source connected to a power supply, a non-inverting input terminal connected to the drain of the fifth transistor, and an inverting input terminal to which the predetermined bias voltage is applied. And a third operational amplifier having an output terminal connected to the gate of the fifth transistor, and a sixth transistor having a source connected to the power supply and a gate connected to the gate of the fifth transistor. Further, one of the drains of the fifth and sixth transistors is connected to the drain of the third transistor, and the other drains of the fifth and sixth transistors are connected to the drain of the fourth transistor. The read circuit of the magnetic memory device according to claim 4.
数のメモリセルとを備え、 前記各メモリセルごとに、前記磁気抵抗素子と当該メモ
リセルを選択するためのスイッチ素子とが、一端が前記
ビット線に接続し他端が接地するように、直列に設けら
れ、 前記第２の定電流源からの電流は、前記ビット線を介し
て、選択されたメモリセルの磁気抵抗素子に流れる、請
求項１乃至５のいずれか１項に記載の磁気メモリ装置の
読み出し回路。6. The magnetic memory device comprises a bit line and a plurality of memory cells, and one end of the magnetic resistance element and a switch element for selecting the memory cell are provided for each memory cell. The current from the second constant current source is connected in series so as to be connected to the bit line and grounded at the other end, and flows through the bit line to the magnetoresistive element of the selected memory cell, A read circuit of the magnetic memory device according to claim 1.
間に非磁性層を挟み込んだものであり、前記強磁性体層
における磁化の方向に応じて二値の情報を記録し、記録
された情報に応じて電気抵抗値が変化するものである、
請求項１乃至６のいずれか１項に記載の磁気メモリ装置
の読み出し回路。7. The magnetoresistive element is one in which a non-magnetic layer is sandwiched between two ferromagnetic layers, and binary information is recorded according to the direction of magnetization in the ferromagnetic layer. The electrical resistance value changes according to the information given,
A read circuit of the magnetic memory device according to claim 1.
求項７に記載の磁気メモリ装置の読み出し回路。8. The read circuit of the magnetic memory device according to claim 7, wherein the non-magnetic layer is a tunnel insulating film.
求項７または８に記載の磁気メモリ装置の読み出し回
路。9. The read circuit of the magnetic memory device according to claim 7, wherein each of the ferromagnetic layers is a perpendicular magnetization film.
録された情報を読み出す磁気メモリ装置の読み出し回路
において、 参照セルと選択されたメモリセルの磁気抵抗素子とに同
じ電流値の定電流を供給するための第１及び第２の定電
流源と、 参照セルに流れる電流と前記第１の定電流源から供給さ
れる定電流との差電流が流れる第１の回路と、 前記選択されたメモリセルの磁気抵抗素子を流れる電流
と前記第２の定電流源から供給される定電流との差電流
が流れる第２の回路と、 前記第１の回路に一つの電流供給端子が接続され、前記
第２の回路に別の電流供給端子が接続された電流ミラー
回路と、 を具備し、 前記第１及び第２の回路に流れる電流の差電流を検出す
ることにより情報を読み出すことを特徴とする磁気メモ
リ装置の読み出し回路。10. In a read circuit of a magnetic memory device for reading information recorded in a memory cell having a magnetoresistive element, a constant current having the same current value is supplied to a reference cell and a magnetoresistive element of a selected memory cell. First and second constant current sources for: a first circuit in which a difference current between a current flowing in a reference cell and a constant current supplied from the first constant current source flows; and the selected memory cell A second circuit in which a difference current between a current flowing through the magnetoresistive element and a constant current supplied from the second constant current source flows, and one current supply terminal is connected to the first circuit, A current mirror circuit in which another current supply terminal is connected to the second circuit, and information is read by detecting a difference current between the currents flowing in the first and second circuits. Read memory device Circuit.
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2001
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