JP4775926B2 - Read circuit of magnetic memory device - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、不揮発性メモリ装置の読み出し回路に関し、特に、磁気抵抗素子を用いたメモリセルを有する磁気メモリ装置に適した読み出し回路に関する。
【0002】
【従来の技術】
強磁性体などの磁性体において、その磁化の方向や磁化の有無などによってその電気抵抗が変化する磁気抵抗効果が知られており、そのときの電気抵抗値の変化率を磁気抵抗比(MR比;Magneto-Resistance Ratio)という。磁気抵抗比が大きい材料としては、巨大磁気抵抗(GMR;Giant Magneto-Resistance)材料や超巨大磁気抵抗(CMR;Colossal Magneto-Resistance)材料があり、これらは一般に、金属、合金、複合酸化物などである。例えば、Fe,Ni,Co,Gd,Tbおよびこれらの合金や、LaXSr1-XMnO9,LaXCa1-XMnO9などの複合酸化物などの材料がある。また一般に、強磁性体は、外部から印加された磁場によってその強磁性体内に発生した磁化が外部磁場を取り除いた後にも残留する(これを残留磁化という)、という特性を有している。
【0003】
そこで、磁気抵抗材料として強磁性体を用いてその強磁性体の残留磁化を利用すれば、磁化方向や磁化の有無により電気抵抗値を選択して情報を記憶する不揮発性メモリを構成することができる。このような不揮発性メモリは、磁気メモリ(MRAM(磁気ランダムアクセスメモリ);Magnetic Random Access Memory)と呼ばれている。
【0004】
近年、開発が進められているMRAMの多くは、巨大磁気抵抗材料の強磁性体の残留磁化で情報を記憶しており、磁化方向の違いによって生じる電気抵抗値の変化を検出することにより、記憶した情報を読み出す方式を採用している。また、書込み用配線に電流を流して誘起される磁場により強磁性体メモリセルの磁化方向を変化させることで、メモリセルに情報を書き込み、また、その情報を書き換えることができる。
【0005】
MRAMのメモリセルとしては、トンネル絶縁膜(トンネル電流が流れる程度の厚さの電気絶縁膜)を2つの強磁性体層で挟んだ構造をもつトンネル磁気抵抗素子(TMR;Tunnel Magneto-Resistance、あるいはMTJ;Magnetic Tunnel Junction)が、高い磁気抵抗変化率(MR比)を備えており、もっとも実用化に近いデバイスとして期待されている。このようなメモリセルとして、従来、2つの面内磁化膜の間にトンネル絶縁膜を挟み込んだ構成のものが検討されていた。しかしながら、面内磁化膜を使用したメモリセルの場合、メモリセルの微小化に伴って、MR比が低下し、必要な書き込み電流が増加し、また、動作点(メモリセルの磁気特性を示すヒステリシスループ)の移動が起こるなどの、解決すべき課題があることが分かっている。これに対し、本願出願人は、特開平11−213650号公報において、2枚の垂直磁化膜の間にトンネル絶縁膜である非磁性層を挟み込んだ構成のものを提案した。垂直磁化膜を使用することにより、メモリセルを微小化した場合であっても、MR比の低下や書き込み電流の増加が抑えられ、また、ヒステリシスループにおけるシフトも抑えられ、優れた特性を有するメモリセルが得られるようになる。
【0006】
図2は、MRAMのメモリセルアレイの構成の一例を示す回路図である。
【0007】
1個のメモリセルは、可変抵抗として表現された磁気抵抗素子(メモリ素子)11と、磁気抵抗素子11に一端が接続するスイッチ素子12とを備えている。スイッチ素子12は、典型的にはMOS(Metal-Oxide-Semiconductor)電界効果トランジスタによって構成されており、その他端は接地されている。このようなメモリセルが複数個、2次元にマトリクス状に配置することにより、メモリセルアレイを構成している。ここで図示横方向の並びを行、縦方向の並びを列と呼ぶことにすると、図示したものでは、メモリセルアレイにおける3行×3列分の領域が示されている。各行ごとに行方向に延びるビット線BL1〜BL3が設けられ、各列ごとに列方向に延びるワード線WL1〜WL3が設けられている。各メモリセルにおいて、磁気抵抗素子11の一端は対応する行のビット線に接続し、スイッチ素子12のゲートは対応する列のワード線に接続する。
【0008】
図示破線で示すのは、各メモリセルへのデータの書き込みを行うための書き込み線WWL1〜WWL3であり、この書き込み線は、列ごとに設けられている。図示した例では書き込み線WWL1〜WWL3は列の他端で折り返す構成となっており、列ごとに設けられた書き込み回路13により、所定の書き込み電流が流されるようになっている。各書き込み回路13には、電源回路14から、書き込み電流を生成するための電流が供給される。
【0009】
図3は、メモリセルの構成の一例を示す断面図である。図では、列方向に並ぶ2個のメモリセルが示されている。
【0010】
半導体基板30上に素子分離領域31が形成されるとともに、スイッチ素子12のドレイン領域32及びソース領域33が設けられ、ドレイン領域32及びソース領域33に挟まれた領域において、ゲート絶縁膜34を介して、スイッチ素子12のゲート電極を兼ねるワード線35(図2におけるワード線WL1〜WL3に対応)が形成されている。図示した例では、2個のスイッチ素子12がソース領域33を兼用する形態となっており、このようなスイッチ素子12を覆うように、層間絶縁膜36,37及び38がこの順で設けられている。層間絶縁膜38は、特に薄く形成されている。ソース領域33は、プラグ39を介して、層間絶縁膜36上に形成された接地線40に接続し、ドレイン領域32は、プラグ41を介して、層間絶縁膜38上に形成された磁気抵抗素子11に下面に接続している。磁気抵抗素子11は、図示した例では、特開平11−213650号公報に記載されたような、2層の垂直磁化膜の間に非磁性層であるトンネル絶縁膜を挟持した構成のものである。また、層間絶縁膜38の下には、層間絶縁膜37に彫り込まれるように、書き込み線42(図2における書き込み線WWL1〜WWL3に対応)が形成されている。隣接する磁気抵抗素子11間の領域を埋めるように層間絶縁膜43が形成されており、磁気抵抗素子11の上面は、層間絶縁膜43上に形成されて図示左右方向に延びるビット線44(図2におけるビット線BL1〜BL3に対応)に接続している。さらに、層間絶縁膜43やビット線44を覆うように、保護膜を兼ねる層間絶縁膜45が形成されている。
【0011】
図2に示したメモリセルアレイにおけるメモリセルへのデータの書き込みは、データを書き込もうとするメモリセル(選択されたメモリセル)が属する列の書き込み線に、書き込み値(“0”または“1”)に応じた極性の書き込み電流を流して書き込み磁界を発生するとともに、そのメモリセルが属する行のビット線にアシスト電流を流してアシスト磁界を発生させ、書き込み磁界とアシスト磁界との和磁界によって、選択されたメモリセルのみにデータが書き込まれるようにして行われる。選択された行のビット線にアシスト電流を流すために、各ビット線の一端には、電源回路14とそのビット線を接続するためのスイッチ素子15が設けられ、他端には、その他端でビット線を接地するためのスイッチ素子16が設けられている。スイッチ素子15,16は、典型的には、MOS電界効果トランジスタによって構成される。
【0012】
このようなメモリセルアレイにおいて、各ビット線BL1〜BL3の一端には、読み出し回路20が設けられている。読み出し回路20は、ワード線WL1〜WL3によって選択された列のメモリセルからそのメモリセルに書き込まれたデータを読み出すものである。具体的には、スイッチ素子15,16の全てをオフ状態とし、ワード線によって特定の列のスイッチ素子12をオン状態とし、読み出し回路20側から対象とするメモリセルの磁気抵抗素子11の抵抗値を読み出し、その結果に基づいて“0”及び“1”のいずれが記録されているかを判定する。この場合、磁気抵抗素子11の抵抗値の絶対値を測定するのではなく、たとえば読み出し回路20内に参照セルを設け、その参照セルと磁気抵抗素子11の抵抗との大小を比較して“0”及び“1”のいずれであるかを判定する。参照セルには、磁気抵抗素子11において記録値が“0”のときの抵抗値と記録値が“1”であるときの抵抗値との中間となる抵抗値が設定されるようにする。そして、参照セルと磁気抵抗素子11の双方に所定電流を流し、そのときに参照セル及び磁気抵抗素子11の双方の両端の電圧を検出し、両者の電圧を比較することによって、参照セルの抵抗値の方が大きいか、磁気抵抗素子11の抵抗値の方が大きいかを判定し、磁気抵抗素子11に記録されたデータを判別する。
【0013】
そのような読み出し回路として、例えば、米国特許第6205073号明細書に記載されたものがある。この読み出し回路では、定電流回路を用いるともに参照セルを流れる電流を電圧値に変換し、また、別の定電流回路を用いるとともに磁気抵抗素子を流れる電流を電圧値に変換し、両方の電圧値を比較することにより、磁気抵抗素子に記録されたデータを読み出すようにしている。
【0014】
【発明が解決しようとする課題】
しかしながら、上述した従来の読み出し回路では、定電流回路を備えるとともに電流−電圧(I−V)変換を参照セル側及び磁気抵抗素子側の両方で行っているので回路規模が大きくなりがちである。また、電源と接地電位との間に定電流回路が挿入される構成であるので、動作電圧が高くなりがちである。
【0015】
そこで本発明の目的は、磁気抵抗素子をメモリ素子として用いる磁気メモリ装置に適し、回路規模を小さくでき、かつ、動作電圧を低くすることができる読み出し回路を提供することにある。
【0016】
【課題を解決するための手段】
本発明の磁気メモリ装置の読み出し回路は、磁気抵抗素子を有するメモリセルに記録された情報を読み出す磁気メモリ装置の読み出し回路であって、磁気抵抗素子に対して直列に接続される参照セルと、磁気抵抗素子と参照セルとの接続点の電位と基準電位とを比較する比較器と、を有し、参照セルは、磁気抵抗素子がとり得る2つの抵抗値の中間の抵抗値を有する。
【0017】
本発明は、磁気抵抗素子に記録された情報に応じて、磁気抵抗素子と参照セルとの接続点の第2の電位が基準電位としての第1の電位よりも大きくなったり小さくなったりするようにしておいて、比較器によって第1の電位と第2の電位との大小関係を検出することにより、磁気抵抗素子に記録された情報を読み出そうとするものである。このような観点から、参照セルとしては、磁気抵抗素子がとり得る2つの抵抗値の中間の抵抗値を用い、参照セル及び磁気抵抗素子が電源電位と接地電位との間に直列に設けられるようにする。参照セルの抵抗値として、磁気抵抗素子がとり得る2つの抵抗値の中間の抵抗値を用いた場合、電源電位と接地電位との間の電位の半分の電位を第1の電位とする。又、この場合基準電位は、電源電位と接地電位との間に直列に挿入され相互に同じ抵抗値を有する2本の抵抗を用いることで決定できる。また、比較器としては、第1の電位が入力する第1の入力端子と第2の電位が入力する第2の入力端子とを有し、第1の電位及び第2の電位の大小関係に応じて“0”及び“1”に対応する論理レベルのいずれかを出力するコンパレータを用いることができる。
【0018】
このような本発明の構成では、抵抗分割によって決定される電圧を検出するので、定電流回路を用いるとともに参照電流側及びセル電流側の両方で電流−電圧変換を行う従来の構成に比べ、回路規模を小さくすることができる。また、電圧降下が大きい定電流回路を用いなく済むので、動作電圧を低くすることが可能である。具体的には、磁気抵抗素子の読み出し電圧(読み出し時に磁気抵抗素子に印加される電圧)の2倍程度の電源電圧で済む。
【0019】
【発明の実施の形態】
次に、本発明の好ましい実施の形態について、図面を参照して説明する。図1は本発明の実施の一形態の読み出し回路の構成を示す回路図である。ここでは、図2に示した構成においてメモリセルアレイの1行分のメモリセルからビット線44を介してデータを読み出す読み出し回路20として、本実施の形態の読み出し回路を説明する。
【0020】
ここでメモリセルアレイのビット線44には、複数のメモリセルが接続しており、各メモリセルにおいて、磁気抵抗素子11の一端がビット線44に接続し、磁気抵抗素子11の他端とスイッチ素子12の一端が相互に接続し、スイッチ素子12の他端が接地されている。この実施の形態において、磁気抵抗素子11としては、2層の強磁性体層間に非磁性層を挟み込んだものであって、強磁性体層における磁化の方向に応じて二値の情報(“0”,“1”)を記録し、記録された情報に応じて電気抵抗値が変化するものが使用される。特に、非磁性層がトンネル絶縁膜であるものが好ましく使用される。各強磁性体層は、面内磁化膜であってもよいが、垂直磁化膜であることが好ましい。
【0021】
読み出し回路20には、参照セル50が設けられている。参照セル50は、磁気抵抗素子11において記録値が“0”のときの抵抗値と記録値が“1”であるときの抵抗値との中間となる抵抗値を有するものである。例えば、メモリセルの各磁気抵抗素子11と同一プロセスで参照用の磁気抵抗素子を4個形成し、このうち2個を直列に接続して一方に“1”を他方に“0”を記録し、残りの2個も直列に接続して一方に“1”を他方に“0”を記録し、このように直列接続されたものを相互に並列に接続することによって、ここで使用できる参照セル50を得ることができる。参照セル50の一端はビット線44に接続し、参照セル50の他端には電源電圧Vccが供給されている。参照セル50の抵抗値をRREFとする。
【0022】
読み出し回路20は、さらに、2本の抵抗51,52とコンパレータ(比較器)53を備えている。抵抗51,52は同じ抵抗値であり相互に直列に接続されて電源Vccと接地点との間に挿入されている。コンパレータ53の一方の入力端子aは、ビット線44と参照セル50との接続点に接続し、コンパレータ53の他方の入力端子bは、抵抗51,52の中点(相互接続点)に接続している。コンパレータ53の出力はこの読み出し回路20の出力端子54に接続している。コンパレータ53は、その2つの入力端子a,bへの入力電圧の大小関係に応じて、“0”または“1”に対応する論理レベルの信号を出力するものである。
【0023】
抵抗51,52には、個別部品としての抵抗器、通常の半導体集積回路製造プロセスにより拡散抵抗として形成されるものを使用することができるほか、上述した参照セル50と同じ構成のものを使用することができる。
【0024】
次に、この読み出し回路の動作を説明する。ここでは、ビット線44につながるメモリセルのうちの1つのメモリセルにおいてスイッチ素子12がオン状態となり、そのオン状態となったメモリセルの磁気抵抗素子11に記録されたデータ(“0”または“1”)を読み出すものとする。読み出し対象の磁気抵抗素子11の抵抗値をRMTJで表す。
【0025】
参照セル50と選択された磁気抵抗素子11とは、電源Vccと接地電位との間に直列に挿入されることとなるので、コンパレータ53の入力端子aの電位は、電源電圧Vccを直列接続の抵抗RMTJと抵抗RREFとによって分圧した値となる。一方、抵抗51,52の抵抗値が等しいことにより、これら抵抗51,52の中点すなわちコンパレータ53の入力端子bの電位は、電源電圧Vccのちょうど半分の電位すなわちVcc/2となっている。
【0026】
参照セル50の抵抗値RREFは、上述したように、“0”が記録されたときの磁気抵抗素子11の抵抗値と“1”が記録されたときの磁気抵抗素子11の抵抗値の中間の値とされている。ここで、磁気抵抗素子11がとり得る2つの抵抗値のうち高い方を“0”に低い方を“1”に割り当てたものとする。選択された磁気抵抗素子11に“0”が記録されていれば、その抵抗値RMTJは参照セル50の抵抗値RREFよりも大きくなるので、コンパレータ53の入力端子aの電位はVcc/2より大きくなる。逆に、選択された磁気抵抗素子11に“1”が記録されていれば、その抵抗値RMTJは参照セル50の抵抗値RREFよりも小さくなるので、コンパレータ53の入力端子aの電位はVcc/2より小さくなる。コンパレータ53のもう1つの入力端子bの電位はVcc/2に固定されているから、結局、選択された磁気抵抗素子11に“0”が記録されていればコンパレータ53において入力端子aの方が入力端子bより電位が高くなり、“1”が記録されていれば入力端子bの方が入力端子aより電位が高くなる。コンパレータ53は、入力端子aと入力端子bの電位の大小関係に応じて“0”または“1”を出力するから、出力端子54には、選択された磁気抵抗素子11に記録された情報が読み出されることになる。
【0027】
以上の説明においては、磁気抵抗素子11がとり得る2つの抵抗値のうち高い方を“0”に低い方を“1”に割り当てるものとしたが、磁気抵抗素子11がとり得る2つの抵抗値のうち高い方を“1”に低い方を“0”に割り当てた場合であっても、上述と同様の動作により、選択された磁気抵抗素子11に記録された情報が出力端子54から読み出されることになる。
【0028】
また、当業者には自明のことであるが、電源Vccと接地電位とは相対的なものであるので、メモリセルにおいて磁気抵抗素子11が接地電位でなく電源電位に接続するようにしてもよい。その場合は、参照セル50は電源でなく接地電位に接続されることになる。
【0029】
以上、本発明の好ましい実施の形態について説明した。本発明の読み出し回路は、面内磁化膜を用いた磁気抵抗素子をメモリ素子として用いる磁気メモリ装置にも、垂直磁化膜を用いた磁気抵抗素子をメモリ素子として用いる磁気メモリ装置にも、等しく適用できるものである。
【0030】
【発明の効果】
以上説明したように本発明は、参照セルと磁気抵抗素子との抵抗分割によって決定される電圧を検出するので、定電流回路を用いるとともに参照電流側及びセル電流側の両方で電流−電圧変換を行う従来の構成に比べ、回路規模を小さくすることができるとともに、動作電圧を低くすることができるという効果がある。
【図面の簡単な説明】
【図1】本発明の実施の一形態の読み出し回路の構成を示す回路図である。
【図2】MRAMのメモリセルアレイの構成の一例を示す回路図である。
【図3】メモリセルの構成の一例を示す断面図である。
【符号の説明】
11 磁気抵抗素子
12,15,16 スイッチ素子
13 書き込み回路
14 電源回路
20 読み出し回路
30 半導体基板
31 素子分離領域
32 ドレイン領域
33 ソース領域
34 ゲート絶縁膜
35,WL1〜WL3 ワード線
36〜38,43,45 層間絶縁膜
39,41 プラグ
40 接地線
42,WWL1〜WWL3 書き込み線
44,BL1〜BL3 ビット線
50 参照セル
51,52 抵抗
53 コンパレータ
54 出力端子
a,b 入力端子[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a read circuit for a nonvolatile memory device, and more particularly to a read circuit suitable for a magnetic memory device having memory cells using magnetoresistive elements.
[0002]
[Prior art]
In a magnetic material such as a ferromagnetic material, a magnetoresistive effect is known in which the electric resistance changes depending on the direction of magnetization, the presence or absence of magnetization, and the rate of change of the electric resistance value at that time is expressed as a magnetoresistance ratio (MR ratio). ; Magneto-Resistance Ratio). Materials having a large magnetoresistance ratio include giant magnetoresistive (GMR) materials and super magnetoresistive (CMR) materials, which are generally metals, alloys, composite oxides, etc. It is. For example, Fe, Ni, Co, Gd, or Tb, and alloys, there are materials such as composite oxide such as La X Sr 1-X MnO 9 , La X Ca 1-X MnO 9. In general, a ferromagnetic material has a characteristic that magnetization generated in the ferromagnetic material by a magnetic field applied from the outside remains even after the external magnetic field is removed (this is called residual magnetization).
[0003]
Therefore, if a ferromagnetic material is used as a magnetoresistive material and the residual magnetization of the ferromagnetic material is used, a nonvolatile memory that stores information by selecting an electrical resistance value depending on the magnetization direction and the presence or absence of magnetization can be configured. it can. Such a non-volatile memory is called a magnetic memory (MRAM (Magnetic Random Access Memory)).
[0004]
In recent years, many MRAMs that are being developed store information by the remanent magnetization of a ferromagnetic material of a giant magnetoresistive material. By detecting changes in electrical resistance values caused by differences in the magnetization direction, The method of reading out the information is adopted. Further, by changing the magnetization direction of the ferromagnetic memory cell by a magnetic field induced by passing a current through the write wiring, information can be written to the memory cell and the information can be rewritten.
[0005]
As a memory cell of the MRAM, a tunnel magnetoresistive element (TMR; Tunnel Magneto-Resistance) having a structure in which a tunnel insulating film (an electrical insulating film having a thickness that allows a tunnel current to flow) is sandwiched between two ferromagnetic layers is used. MTJ (Magnetic Tunnel Junction) has a high rate of change in magnetoresistance (MR ratio) and is expected to be the device most practical. As such a memory cell, a configuration in which a tunnel insulating film is sandwiched between two in-plane magnetization films has been studied. However, in the case of a memory cell using an in-plane magnetic film, the MR ratio decreases, the required write current increases as the memory cell becomes smaller, and the operating point (hysteresis indicating the magnetic characteristics of the memory cell) is increased. It is known that there is a problem to be solved such as a movement of a loop. On the other hand, the applicant of the present application has proposed a configuration in which a nonmagnetic layer as a tunnel insulating film is sandwiched between two perpendicular magnetization films in Japanese Patent Application Laid-Open No. 11-213650. Even when the memory cell is miniaturized by using the perpendicular magnetization film, the reduction in MR ratio and the increase in the write current are suppressed, and the shift in the hysteresis loop is also suppressed, and the memory has excellent characteristics. A cell is obtained.
[0006]
FIG. 2 is a circuit diagram showing an example of the configuration of an MRAM memory cell array.
[0007]
One memory cell includes a magnetoresistive element (memory element) 11 expressed as a variable resistor, and a
[0008]
The broken lines in the figure indicate write lines WWL1 to WWL3 for writing data to each memory cell, and these write lines are provided for each column. In the illustrated example, the write lines WWL1 to WWL3 are folded at the other end of the column, and a predetermined write current is caused to flow by the
[0009]
FIG. 3 is a cross-sectional view showing an example of the configuration of the memory cell. In the figure, two memory cells arranged in the column direction are shown.
[0010]
An
[0011]
Data is written into the memory cell in the memory cell array shown in FIG. 2 by writing the write value (“0” or “1”) to the write line of the column to which the memory cell (selected memory cell) to which data is to be written belongs. A write magnetic field is generated by supplying a write current with a polarity corresponding to the current, and an assist magnetic field is generated by flowing an assist current to the bit line of the row to which the memory cell belongs, and the selection is made by the sum of the write magnetic field and the assist magnetic field. Data is written only to the memory cells that have been written. In order to pass an assist current to the bit line of the selected row, a
[0012]
In such a memory cell array, a
[0013]
An example of such a read circuit is described in US Pat. No. 6,205,073. In this readout circuit, a constant current circuit is used and the current flowing through the reference cell is converted to a voltage value, and another constant current circuit is used and the current flowing through the magnetoresistive element is converted to a voltage value. Are read out, the data recorded in the magnetoresistive element is read out.
[0014]
[Problems to be solved by the invention]
However, the conventional read circuit described above tends to have a large circuit scale because it includes a constant current circuit and performs current-voltage (IV) conversion on both the reference cell side and the magnetoresistive element side. Further, since the constant current circuit is inserted between the power supply and the ground potential, the operating voltage tends to be high.
[0015]
SUMMARY OF THE INVENTION An object of the present invention is to provide a read circuit that is suitable for a magnetic memory device using a magnetoresistive element as a memory element, can reduce the circuit scale, and can reduce the operating voltage.
[0016]
[Means for Solving the Problems]
A read circuit of a magnetic memory device of the present invention is a read circuit of a magnetic memory device that reads information recorded in a memory cell having a magnetoresistive element, and a reference cell connected in series to the magnetoresistive element; possess a comparator for comparing the potential with the reference potential at the connection point between the magnetoresistive element and see the cell, the reference cell will have a intermediate resistance values of the two resistance values magnetoresistive element can take .
[0017]
According to the present invention, the second potential at the connection point between the magnetoresistive element and the reference cell becomes larger or smaller than the first potential as the reference potential according to the information recorded in the magnetoresistive element. The information recorded in the magnetoresistive element is read out by detecting the magnitude relationship between the first potential and the second potential by the comparator. From this point of view, as the reference cell, with intermediate resistance values of the two resistance values magnetoresistive element can take, the reference cells and the magnetoresistive element is a power supply potential to be provided in series between the ground potential To. When a resistance value intermediate between two resistance values that can be taken by the magnetoresistive element is used as the resistance value of the reference cell, a potential that is half of the potential between the power supply potential and the ground potential is set as the first potential. In this case, the reference potential can be determined by using two resistors inserted in series between the power supply potential and the ground potential and having the same resistance value. The comparator has a first input terminal to which the first potential is input and a second input terminal to which the second potential is input, and the magnitude relationship between the first potential and the second potential is determined. Accordingly, a comparator that outputs any one of logic levels corresponding to “0” and “1” can be used.
[0018]
In such a configuration of the present invention, since the voltage determined by resistance division is detected, a circuit is used as compared with the conventional configuration that uses a constant current circuit and performs current-voltage conversion on both the reference current side and the cell current side. The scale can be reduced. In addition, since it is not necessary to use a constant current circuit with a large voltage drop, the operating voltage can be lowered. Specifically, a power supply voltage that is about twice the read voltage of the magnetoresistive element (the voltage applied to the magnetoresistive element at the time of reading) is sufficient.
[0019]
DETAILED DESCRIPTION OF THE INVENTION
Next, a preferred embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a circuit diagram showing a configuration of a readout circuit according to an embodiment of the present invention. Here, the read circuit of this embodiment will be described as the
[0020]
Here, a plurality of memory cells are connected to the
[0021]
A reference cell 50 is provided in the
[0022]
The
[0023]
As the
[0024]
Next, the operation of this readout circuit will be described. Here, the
[0025]
Since the reference cell 50 and the selected
[0026]
As described above, the resistance value R REF of the reference cell 50 is an intermediate between the resistance value of the
[0027]
In the above description, among the two resistance values that the
[0028]
As will be apparent to those skilled in the art, since the power supply Vcc and the ground potential are relative, the
[0029]
The preferred embodiments of the present invention have been described above. The readout circuit of the present invention is equally applicable to a magnetic memory device using a magnetoresistive element using an in-plane magnetic film as a memory element, and to a magnetic memory device using a magnetoresistive element using a perpendicular magnetic film as a memory element. It can be done.
[0030]
【The invention's effect】
As described above, the present invention detects the voltage determined by the resistance division between the reference cell and the magnetoresistive element, so that a constant current circuit is used and current-voltage conversion is performed on both the reference current side and the cell current side. Compared with the conventional configuration to be performed, the circuit scale can be reduced and the operating voltage can be lowered.
[Brief description of the drawings]
FIG. 1 is a circuit diagram illustrating a configuration of a read circuit according to an embodiment of the present invention.
FIG. 2 is a circuit diagram showing an example of a configuration of a memory cell array of an MRAM.
FIG. 3 is a cross-sectional view showing an example of a configuration of a memory cell.
[Explanation of symbols]
11
Claims (8)
前記磁気抵抗素子に対して直列に接続される参照セルと、
前記磁気抵抗素子と前記参照セルとの接続点の電位と基準電位とを比較する比較器と、
を有し、
前記参照セルは、前記磁気抵抗素子がとり得る2つの抵抗値の中間の抵抗値を有する、磁気メモリ装置の読み出し回路。A read circuit of a magnetic memory device for reading information recorded in a memory cell having a magnetoresistive element,
A reference cell connected in series to the magnetoresistive element;
A comparator for comparing a potential at a connection point between the magnetoresistive element and the reference cell with a reference potential;
I have a,
The read circuit of a magnetic memory device, wherein the reference cell has a resistance value intermediate between two resistance values that the magnetoresistive element can take .
前記参照セル及び前記磁気抵抗素子が、前記電源電位と前記接地電位との間に直列に設けられる請求項1に記載の磁気メモリ装置の読み出し回路。The reference potential is half the potential between the power supply potential and the ground potential;
The read circuit of the magnetic memory device according to claim 1, wherein the reference cell and the magnetoresistive element are provided in series between the power supply potential and the ground potential.
前記各メモリセルごとに、前記磁気抵抗素子と当該メモリセルを選択するためのスイッチ素子とが、一端が前記ビット線に接続し他端が接地されあるいは電源に接続するように、直列に設けられ、
前記参照セルは前記ビット線に接続することにより前記磁気抵抗素子に直列に接続する、請求項1乃至4のいずれか1項に記載の磁気メモリ装置の読み出し回路。The magnetic memory device includes a bit line and a plurality of memory cells.
For each memory cell, the magnetoresistive element and a switch element for selecting the memory cell are provided in series so that one end is connected to the bit line and the other end is grounded or connected to a power source. ,
The reference cell is connected in series with the magnetoresistive element by connecting to said bit line, the read circuit of the magnetic memory device according to any one of claims 1 to 4.
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