JP2003067061A

JP2003067061A - 外部レギュレーティング・デバイスを含む高電圧レギュレータ

Info

Publication number: JP2003067061A
Application number: JP2002182439A
Authority: JP
Inventors: Arthur Descombes; アーサー・デスコンベ
Original assignee: EM Microelectronic Marin SA
Current assignee: EM Microelectronic Marin SA
Priority date: 2001-06-25
Filing date: 2002-06-24
Publication date: 2003-03-07
Also published as: US6713993B2; TW563010B; US20020196007A1

Abstract

(57)【要約】【課題】より安価な外部レギュレータ・デバイスを使
用でき、高い入力電圧とともに使用することができるレ
ギュレーション回路を提供する。【解決手段】高入力電圧(V_HV)から少なくとも第１の
レギュレーション済み出力電圧(V_REG1,V_REG2)を送る高
電圧レギュレータ回路(1)が開示されており、このレギ
ュレータ回路は、高入力電圧が印加される入力端子(21)
と、第１のレギュレーション済み出力電圧の引き渡しが
行われる出力端子(22)と、外部レギュレーション・デバ
イスのコントロール回路(10)に接続されるコントロール
端子(23)を含む外部レギュレーション・デバイス(2)を
含む。外部レギュレーション・デバイス(2)は、差動増
幅器(4)によってコントロールされ、その差動増幅器の
入力には、第１のレギュレーション済み出力電圧に比例
する分圧後の電圧と所定の基準電圧(V_REF)がそれぞれ印
加され、その出力は、高電圧ＭＯＳＦＥＴトランジスタ
(3)を介して外部レギュレーション・デバイス(2)の導通
状態をコントロールする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高入力電圧から少
なくとも第１のレギュレーション済み出力電圧を得る高
電圧レギュレータ回路に関する。特に、入力電圧が数十
ボルト台になるものに関する。より詳細に述べれば、本
発明は、外部レギュレーティング・デバイスをコントロ
ールする集積回路の形式のこのタイプの高電圧レギュレ
ータに関する。

【０００２】

【従来の技術】各種の応用において、高入力電圧から所
定のレギュレーション済み電圧の供給が必要とされる。
このレギュレーション済み電圧は、特に、関連デバイス
の電子回路に対する電力供給のために使用される。図１
は、包括的に番号１を用いて参照されるレギュレータ回
路を示しており、そこにはＪＦＥＴトランジスタの形式
の外部レギュレーティング・デバイス２、およびこの外
部レギュレーティング・デバイス２のためのコントロー
ル回路１０が含まれている。このレギュレーティング回
路１は、ここには図示されていない関連デバイスに電力
供給するためのレギュレーション済み出力電圧Ｖ_REGを
送るように設計されている。このレギュレーション済み
出力電圧Ｖ_REGは、通常１５から３０ボルトまでの間で
変化する数十ボルト台の高レベル入力電圧Ｖ_HVからもた
らされる。

【０００３】このタイプの電圧レギュレーティング回路
は、特に煙検出デバイス、たとえばヨーロッパ特許書類
第Ａ１−０７５９６０２に開示されているデバイス
において、低レベル・レギュレーション済み電圧（たと
えば５ボルト）を得るため、中でも当該煙検出デバイス
のマイクロプロセッサに電力供給するための電圧を得る
ために使用される。この種の応用の範囲では、煙検出デ
バイスに電力供給するライン電圧は、たとえば１５〜３
０ボルトの大きさである。

【０００４】図１のレギュレータ回路１は、通常、差動
増幅器４を含んでいる。この差動増幅器４の一方の入力
は、この例においては直列接続された２つの抵抗５１、
５２から構成された分圧回路５の出力に接続され、その
他方の入力は基準電圧Ｖ_REFを与える基準セル６に接続
されている。この基準セル６は、一般に温度に対して安
定した基準バンドギャップ電圧を出力するセルである。
差動増幅器４の出力は、外部レギュレータ・デバイス２
を構成するＪＦＥＴトランジスタのゲートに直接接続さ
れている。

【０００５】このように図１に示した構成は、分圧回路
５の出力ノード、すなわち抵抗５１と５２の間の接続ノ
ードに現れる電圧が実質的に基準電圧Ｖ_REFに等しくな
るようにし、抵抗５１および５２の値Ｒ１、Ｒ２が、レ
ギュレータ回路１のレギュレーション済み出力電圧Ｖ
_REGが所定の値、たとえば５ボルト台の大きさを有する
ように選択されている。このレギュレーション済み電圧
Ｖ_REGは、図１に示されているように、特に、レギュレ
ータ１の差動増幅器４および基準セル６に電力を供給す
る。

【０００６】図１のレギュレータ回路における１つの欠
点は、特に外部レギュレータ・デバイス２の選択ならび
に当該レギュレータ・デバイスのコストにある。図１の
例においては、この図から理解されようが、ＪＦＥＴト
ランジスタを比較的高いドレイン−ソース電圧（この例
の場合であれば、最大で２５ボルト台）に耐えるように
選択しなければならず、このドレイン−ソース電圧は、
高入力電圧Ｖ_HVとレギュレータの出力の所望のレギュレ
ーション済み電圧Ｖ_REFとの関数となる。このＪＦＥＴ
トランジスタのコストは、レギュレータ・エレメントに
印加することができる最大ドレイン−ソース電圧に伴っ
て増加することに気付かれよう。このように、特にコス
ト削減の観点からも、図１に示されているソリューショ
ンの代替ソリューションを提案することが望ましい。

【０００７】図１に示されているソリューションのもう
１つの欠点は、外部レギュレータ・デバイス２を構成す
るＪＦＥＴトランジスタのゲートが、差動増幅器４の出
力によって直接コントロールされるという事実にある。
したがって、ＪＦＥＴトランジスタのゲート電圧は使用
されているテクノロジに依存する差動増幅器４の出力電
圧によって制限される。

【０００８】このように、図１に示されているソリュー
ションの重要な欠点は、レギュレータ入力に印加可能な
高入力電圧によって、また所望のレギュレーション済み
出力電圧によってその応用が制限されるという事実にあ
る。したがって、高入力電圧が増加した場合、および／
またはレギュレーション済み出力電圧が、たとえば３ボ
ルトというように減少した場合には、テクノロジによっ
て課せられる制限から図１のレギュレータ回路の使用が
非常に高価なものとなり、あるいは使用が不可能になる
こともあり、特にサブミクロン・テクノロジにおいてこ
のレギュレータの製造が望まれている場合には特にそう
である。

【０００９】

【発明が解決しようとする課題】したがって本発明は、
上記の欠点を克服することが可能なソリューションを提
案すること、特に、より安価な外部レギュレータ・デバ
イスの使用を可能にするソリューション、およびより高
い入力電圧とともに使用することが可能なソリューショ
ンを提案することを目的とする。

【００１０】また本発明の別の目的は、ＣＭＯＳサブミ
クロン・テクノロジにおいて、特に０．５μｍのＣＭＯ
Ｓテクノロジにおいて構成ならびに製造が可能なソリュ
ーションを提案することとする。

【００１１】

【課題を解決するための手段】このため、本発明は高入
力電圧から少なくとも第１のレギュレーション済み出力
電圧を得る高電圧レギュレータ回路であって、前記高入
力電圧が印加される入力端子、および前記第１のレギュ
レーション済み出力電圧を出力する出力端子、および前
記外部レギュレーション・デバイスのコントロール回路
に接続されるコントロール端子を含む外部レギュレーシ
ョン・デバイスを含むレギュレータ回路において、この
コントロール回路が、前記出力端子と基準電位またはグ
ラウンドの間に接続され、前記第１のレギュレーション
済み出力電圧と所定の比において比例する第１の分圧電
圧を１つの出力に与える分圧回路、１つの出力において
所定の基準電圧）を出力する基準セル、および、それぞ
れ前記分圧回路によって与えられた前記第１の分圧電圧
と前記基準セルによって与えられた前記基準電圧が印加
される第１および第２の入力を含む差動増幅器であっ
て、その出力が前記外部レギュレーション・デバイスの
導通状態をコントロールする差動増幅器を含み、前記コ
ントロール回路が、さらに、前記外部レギュレーション
・デバイスのコントロール端子に接続されるドレイン端
子、グラウンドに接続されるソース端子、および前記差
動増幅器の出力に接続されるゲート端子を含む第１の高
電圧ＭＯＳＦＥＴトランジスタを含むことを特徴とす
る。

【００１２】本発明の好適な実施態様は従属請求項の内
容を構成する。

【００１３】一般的に、本発明によれば、外部レギュレ
ータ・デバイスが、その端子に数十ボルト台のドレイン
−ソース電圧に応じることができる特定の高電圧ＭＯＳ
ＦＥＴトランジスタを介して好適にコントロールされ
る。その結果、レギュレータ・デバイスならびに差動増
幅器に掛かるストレスが低くなり、それが、特に外部レ
ギュレータ・デバイスに関して低コストをもたらす。

【００１４】本発明は、追加のエレメントの使用を必要
とするが、それにもかかわらずこれらの追加のエレメン
トによって生じる追加コストは、外部レギュレータ・デ
バイスに関連するコストにおいて期待される節約に比べ
ると小さい。さらに、本発明の範囲において使用される
高電圧ＭＯＳＦＥＴトランジスタは、標準ＣＭＯＳテク
ノロジと完全な互換性を有し、かつその製造のために、
ほとんどもしくはまったくマスクおよび／または追加の
インプランテーションを必要としない。

【００１５】本発明の好ましい実施態様によれば、レギ
ュレータ回路が、第１のレギュレーション済み出力電
圧、または中間電圧、および差動増幅器ならびにレギュ
レータ基準セルといったレギュレータ回路の特定のコン
ポーネントに電力を供給するため、およびたとえば煙検
出デバイスの動作を受け持つマイクロプロセッサ等の関
連デバイスの電子回路に電力を供給するための第２のレ
ギュレーション済み出力電圧を送るように構成される。
この好ましい実施態様によれば、中間レギュレーション
済み電圧が、たとえば煙検出デバイスへの応用の範囲内
において言えば、通常その種の検出デバイスに備えられ
る赤外線ダイオードを介して赤外線パルスを生成する上
で必要な電流を供給するために使用される。

【００１６】煙検出デバイスへの応用の範囲内において
は、図１のレギュレータ回路とは異なり、本発明のこの
好ましい実施態様によって、赤外線ダイオードをレギュ
レータ回路の入力から中間レギュレーション済み電圧が
与えられる出力に移動できることに気付かれよう。煙検
出デバイスにおいて赤外線のパルスを生成するために必
要となる電圧は、通常、数十ボルト台、すなわち当該デ
バイスの電子回路に対する電力の供給に使用される電圧
レベルを優に超える電圧になる。本発明のこの実施態様
によれば、レギュレーション済み中間電圧は、レギュレ
ータ回路の入力電圧より低いレベルの電圧になり、その
結果、赤外線パルスが生成されるときの損失が減少する
が、電子回路への供給電圧よりは高く、赤外線パルスを
生成する上で充分な供給電圧が保証されるようになって
いる。

【００１７】本発明の別の実施態様によれば、外部レギ
ュレーション・デバイスをコントロールする差動増幅器
がヒステリシスを有するようにレギュレータ回路が構成
され、特にレギュレータの動作における安定性の向上が
保証される。

【００１８】本発明のこのほかの特徴ならびに利点につ
いては、以下の限定を意図しない例として提供される添
付図面を参照した詳細な説明を読むことによって、より
明らかなものとなろう。

【００１９】

【発明の実施の形態】図２は、Ｖ_REG1として示したレギ
ュレーション済み高出力電圧を得るための、本発明に従
った高電圧レギュレータ回路のブロック図を示してい
る。図１を参照したときと同様に、包括的に参照番号１
をこのレギュレータに割り当てているが、特にこれは、
この実施形態においては単一のｎチャンネルＪＦＥＴト
ランジスタで構成される外部レギュレーション・デバイ
ス２、および参照番号１０によって包括的に指定され
る、たとえばＡＳＩＣの形式で製造される集積化された
コントロール回路を含んでいる。

【００２０】煙検出デバイス内の電圧レギュレータへの
特定の応用という範囲においては、この例の高入力電圧
Ｖ_HVが、約１５ボルトから５０ボルトまで変化する。レ
ギュレーション済み出力電圧Ｖ_REG1は、この例において
は、１０ボルト台の電圧になる。

【００２１】外部レギュレーション・デバイス２は、高
入力電圧Ｖ_HVに接続される入力端子２１（ＪＦＥＴトラ
ンジスタのドレイン）、レギュレーション済み出力電圧
Ｖ_RE _G1を送り出す出力端子（ＪＦＥＴトランジスタのソ
ース）、およびコントロール端子２３（ＪＦＥＴトラン
ジスタのゲート）すなわち、それを介して外部レギュレ
ーション・デバイス２の導通状態がコントロールされる
端子を備える。コントロール端子２３および出力端子２
２は、集積回路１０の端子１１および１２にそれぞれ接
続されている。集積回路１０の端子１３は、この回路の
グラウンドＶ_SSに接続されている。すでにここで気付か
れようが、ＪＦＥＴトランジスタに代えて別の外部レギ
ュレーション・デバイスを使用することも可能である。
詳細を後述する図８は、たとえば２つの相補型バイポー
ラ・トランジスタおよび抵抗を含む外部レギュレーショ
ン・デバイスを有している。

【００２２】集積回路１０は、基本的に差動増幅器４、
分圧回路５、基準セル６、および高電圧コントロール・
エレメント３を含んでいる。分圧回路５は、この例にお
いては、集積回路１０の端子１２、すなわち外部レギュ
レーション・デバイス２の出力端子と、回路のグラウン
ドＶ_SSの間に直列に接続された２つの抵抗５１、５２か
ら構成される。当然のことながら、当業者においては別
の分圧回路の使用が可能なことも明らかであろう。レギ
ュレータ回路１は、通常さらに、出力端子２２に接続さ
れるバッファを構成する外部容量性エレメントＣ_EXT1を
含む。

【００２３】２つの抵抗５１、５２の間の接続ノード
は、差動増幅器４の第１の入力端子に接続される。差動
増幅器４のこの第１の入力端子に印加される電圧と、レ
ギュレーション済み電圧Ｖ_REG1が、抵抗５１、５２の値
Ｒ１およびＲ２によって決定される比に比例することは
容易に理解されるであろう。差動増幅器４の第２の入力
端子は、Ｖ_REFとして示した基準電圧を生成する基準セ
ル６に接続されており、この基準セル６には、通常、バ
ンドギャップ・タイプのセルが用いられ、たとえば約
１．２ボルト台の基準電圧を出力する。

【００２４】差動増幅器４の出力は、特定タイプの高電
圧ＭＯＳＦＥＴトランジスタ３のゲートに印加される。
この高電圧ＭＯＳＦＥＴトランジスタは、ここではｎチ
ャンネル・タイプとするが、この分野の当業者において
はすでに周知のものである。この高電圧トランジスタの
特異性は、特にドレイン側の厚さがソース側より厚い独
特なゲート酸化物の構造にあり、またドレイン側にｎタ
イプ（または高電圧ｐチャンネルＭＯＳＦＥＴトランジ
スタの場合であればｐタイプ）のウェルから構成される
バッファ・ゾーンが存在することにある。

【００２５】図３ａおよび３ｂは、それぞれ高電圧ｎチ
ャンネルＭＯＳＦＥＴトランジスタまたはＨＶＮＭＯＳ
の概略図、および高電圧ｐチャンネルＭＯＳＦＥＴトラ
ンジスタまたはＨＶＰＭＯＳの概略図を示している。Ｈ
ＶＮＭＯＳトランジスタは、特に降伏電圧が高いという
利点を有しており、通常それは３０ボルトを超える。こ
のタイプのトランジスタのもう１つの利点は、その製造
が標準ＣＭＯＳテクノロジと完全な互換性を有するとい
う事実にある。

【００２６】このタイプの高電圧トランジスタに関する
さらに詳しい説明については、０．５ミクロン・テクノ
ロジにおけるこの種の高電圧トランジスタの製造に関す
る、ＭＭ．Ｃ．Ｂａｓｓｉｎ（ＭＭ．Ｃ．バシン）、
Ｈ．Ｂａｌｌａｎ（Ｈ．バラン）およびＭ．Ｄｅｃｌｅ
ｒｃｑ（Ｍ．デクラーク）による「Ｈｉｇｈ−Ｖｏｌｔ
ａｇｅＤｅｖｉｃｅｓｆｏｒ０．５μｍＳｔａ
ｎｄａｒｄＣＭＯＳＴｅｃｈｎｏｌｏｇｙ（０．５μ
ｍ標準ＣＭＯＳテクノロジのための高電圧デバイス）」
と題されたＩＥＥＥＥｌｅｃｔｒｏｎＤｅｖｉｃｅ
Ｌｅｔｔｅｒｓ（ＩＥＥＥ電子デバイス通信）ｖｏ
ｌ．２１，Ｎｏ．１（２０００年１月）に見ることがで
きる。例を示すと、この文献の表１から、３０ボルト台
の降伏電圧を有する高電圧ｎチャンネルＭＯＳＦＥＴト
ランジスタを、追加のマスクないしはインプランテーシ
ョンを伴うことなく標準ＣＭＯＳテクノロジに従って製
造できることは明らかである。

【００２７】再び図２に戻って参照するが、高電圧ＭＯ
ＳＦＥＴトランジスタ３は、ドレイン側は端子１１を経
由して外部レギュレーション・デバイス２のコントロー
ル端子２３に接続され、ソース側は端子１３を経由して
グラウンドＶ_SSに接続されていることがわかる。外部レ
ギュレーション・デバイス２を構成するＪＦＥＴトラン
ジスタの充分な分極を保証するために、集積回路１０の
端子１１と１２の間、すなわち外部レギュレーション・
デバイス２のコントロール端子２３と出力端子２２の間
に、値Ｒ０の抵抗３０が接続されている。ここで注意し
たいことは、この抵抗３０が、図示のように外部レギュ
レーション・デバイス２がＪＦＥＴトランジスタから構
成される場合に限って必要になるということである。外
部レギュレーション・デバイスが、図８に示されている
ようにバイポーラ・トランジスタ構成の場合には、この
抵抗３０が必要でない。

【００２８】図２から気付かれようが、差動増幅器４お
よび基準セル６に対する電力供給が、たとえば３ボルト
台の電源電圧Ｖ_DDによって行われている。以下の説明に
おいては、本発明の変形に従って、この電源電圧Ｖ_DDに
ついても、レギュレータ回路１自体によって与えられ
る。

【００２９】本発明によれば、それぞれの端子において
高電圧に耐えなければならないエレメントがトランジス
タ３、抵抗３０、５１ならびに５２だけであることに気
付かれようが、これらの抵抗は、ｎタイプ拡散抵抗もし
くはｎウェル抵抗の形で好適に集積化することができ
る。差動増幅器４は、従来の差動増幅器であり、その端
子において低い電圧に耐えられるだけでよい。

【００３０】図４は、本発明に従ったレギュレータ回路
の好ましい変形である。その回路の集積回路１０は、参
照番号１００によって包括的に示した、第２のレギュレ
ーション済み出力電圧Ｖ_REG2を得るための手段を含む。
その手段が、特に差動増幅器４および基準セル６等のレ
ギュレータ回路内の各種の電子コンポーネント、および
レギュレータに関連付けされたそのほかの電子コンポー
ネントに対して電力を供給する。図４を参照すると気付
かれようが、レギュレーション済み出力電圧Ｖ _REG2は、
差動増幅器４ならびに基準セル６のための電源電圧Ｖ_DD
として使用される。

【００３１】手段１００は、好ましくはここに図示され
ているように、参照番号１０１を用いて示した第２の高
電圧ｎチャンネルＭＯＳＦＥＴトランジスタ、この例に
おいてはｐ−ＭＯＳトランジスタから構成されているレ
ギュレーション・エレメント１０２、差動増幅器１０
４、および分圧回路１０５を含む。

【００３２】高電圧ＭＯＳＦＥＴトランジスタ１０１は
トランジスタ３に類似であり、そのドレイン端子が外部
レギュレーション・デバイス２の出力端子２２に接続さ
れており、そのソース端子はｐ−ＭＯＳトランジスタ１
０２のソース端子に接続されている。高電圧ＭＯＳＦＥ
Ｔトランジスタ１０１のゲートは、分圧回路５の抵抗５
３と５４の間の接続ノードに接続されている。直列に接
続されたこれらの抵抗５３および５４は、図２の抵抗５
１に置き代わるものであり、抵抗５３および５４の値Ｒ
１１およびＲ１２の合計が、図２の抵抗５１の値Ｒ１に
等しい。したがって、差動増幅器４の入力に印加される
電圧に関して、分圧回路５の分圧比が変化するというこ
とはない。

【００３３】抵抗Ｒ１１、Ｒ１２、Ｒ２の比は、高電圧
トランジスタ１０１のゲートに印加される電圧が、トラ
ンジスタ１０１のドレインとソースの間に所定の電圧降
下をもたらすように選択され、その結果、トランジスタ
１０１のソースに現れる電圧は、出力電圧Ｖ_REG1からト
ランジスタ１０１の端子間に存在する所定の電圧降下を
減じた電圧となる。つまり、ここで理解されようが、ト
ランジスタ１０１の基本的な役割は、出力電圧Ｖ
_REG1を、その下流に備わる回路の許容レベルまで降圧す
ることである。

【００３４】この例における分圧回路１０５は、ｐ−Ｍ
ＯＳトランジスタ１０２のドレイン端子とグラウンドＶ
_SSの間において直列に接続された２つの抵抗１５１およ
び１５２からなり、この分圧回路１０５の分圧比は、そ
れぞれの抵抗の値Ｒ３およびＲ４によって決定される。
第２のレギュレーション済み出力電圧Ｖ_REG2は、分圧回
路１０５の端子におけるｐ−ＭＯＳトランジスタ１０２
のドレイン端子と集積回路１０の端子１４とに与えら
れ、通常、この端子１４には、第２の容量性バッファ・
エレメントＣ_EXT2が接続される。

【００３５】２つの抵抗１５１および１５２の間の接続
ノードは、差動増幅器１０４の第１の入力端子に接続さ
れている。差動増幅器１０４のこの第１の入力端子に印
加される電圧と、第２のレギュレーション済み出力電圧
Ｖ_REG2は、抵抗１５１および１５２の値Ｒ３およびＲ４
によって決定される比に従った比例関係にある。差動増
幅器１０４の第２の入力端子には、基準電圧Ｖ_REFを生
成する基準セル６が差動増幅器４と類似の方法に従って
接続されている。

【００３６】差動増幅器１０４の出力は、ｐ−ＭＯＳト
ランジスタ１０２のゲートに印加される。再度ここでも
理解されようが、図４に示されている差動増幅器１０４
の構成は、分圧回路１０５の出力ノード、すなわち抵抗
１５１と１５２の間の接続ノードに現れる電圧が、実質
的に基準電圧Ｖ_REFに等しくなるように設定されてお
り、これらの抵抗の値Ｒ３およびＲ４は、レギュレータ
回路１の第２のレギュレーション済み出力電圧Ｖ
_REG2が、所定の値、たとえば３ボルト台の値を有するよ
うに選択される。このレギュレーション済み出力電圧Ｖ
_REG2は、すでに述べたように、特に、レギュレータ１の
差動増幅器４および基準セル６に対して電力を供給す
る。

【００３７】これに対して差動増幅器１０４は、差動増
幅器４とは異なり、一方においてはグラウンドＶ_SSによ
って、他方においてはｐ−ＭＯＳトランジスタ１０２の
ソース端子に現れる電圧によって電力供給される。差動
増幅器１０４の出力、ｐ−ＭＯＳトランジスタ１０２の
ゲート端子とドレイン端子の間に容量性エレメント１０
６を設けることが望ましい。この容量性エレメント１０
６は、レギュレーション済み出力電圧Ｖ_REG2の安定化を
保証する。

【００３８】煙検出器への応用という特定の範囲内にお
いて、本発明に従ったレギュレータ回路によって、当該
検出器の赤外線パルスの生成のために必要な赤外線ダイ
オードを、このレギュレータ回路の入力から出力に、す
なわちレギュレーション済み出力電圧Ｖ_REG1が与えられ
る回路の端子１２に移動させることができる。図４に
は、番号２００によって示した赤外線ダイオード、およ
びダイオード２００と直列に接続されるコントロール手
段２１０の構成が略図的に示されている。コントロール
手段２１０は、赤外線パルスをトリガするバイポーラ・
トランジスタで構成させている。

【００３９】このように本発明は、図１に示した従来技
術のソリューションと比較すると、赤外線パルスを生成
している間における損失を少なくできる。それは、パル
ス生成に使用されるレギュレーション済み電圧が入力電
圧より低いことによる。図１に示したソリューションに
よれば、赤外線ダイオードおよびそのコントロール手段
が高電圧入力端子２１に配置されており、レギュレーシ
ョン済み出力電圧が、必要なパルス生成を可能にするた
めの充分な電力をこの赤外線ダイオードに供給し得なか
ったことを思い出されよう。

【００４０】すでに述べたように、図２または４のレギ
ュレーション回路に使用されている差動増幅器４は、従
来タイプの差動増幅器であり、その１つの実施形態を図
６に例示する。図６に示されている差動増幅器４は、ト
ランジスタＭ１、Ｍ２（この場合はまったく同一のｐ−
ＭＯＳトランジスタ）の差動ペアを含み、それらのゲー
トが差動増幅器４の入力を形成する。各トランジスタＭ
１、Ｍ２は、電流ミラー４１、４２の参照ブランチに直
列に接続されている。各電流ミラー４１、４２は、従来
の形態に従ってゲート対ゲート接続されたそれぞれ２つ
のｎ−ＭＯＳトランジスタＭ１１、Ｍ１２、およびＭ２
１、Ｍ２２を含む。電流ミラー４１および４２の出力ブ
ランチのトランジスタＭ１２およびＭ２２は、それ自
体、包括的に参照番号４３として示した２つのｐ−ＭＯ
ＳトランジスタＭ１３およびＭ２３を含む別の電流ミラ
ーの参照ブランチおよび出力ブランチにそれぞれ接続さ
れている。差動増幅器４の出力は、電流ミラー４３の出
力ブランチのｐ−ＭＯＳトランジスタＭ２３とｎ−ＭＯ
ＳトランジスタＭ２２の間の接続ノードから構成され
る。

【００４１】電源端子Ｖ_DDと、入力差動ペアのｐ−ＭＯ
ＳトランジスタＭ１、Ｍ２の接続ノードの間に接続され
るｐ−ＭＯＳトランジスタＭ３は、これらのトランジス
タの適切なバイアスを保証し、所定のバイアス電圧Ｖ
_BIASがｐ−ＭＯＳトランジスタＭ３のゲートに印加され
ている。

【００４２】図６を参照すると、さらに差動増幅器４
が、ＯＵＴとして示されている出力信号およびそれを反
転したＯＵＴ＿Ｂを送るｐ−ＭＯＳトランジスタＭ５お
よびｎ−ＭＯＳトランジスタＭ６を含む追加の出力段、
およびそれらの適切なバイアスを保証するためにこれら
のトランジスタＭ５およびＭ６と直列に接続された、バ
イアス電圧Ｖ_BIASによってコントロールされるｐ−ＭＯ
ＳトランジスタＭ４を含んでいる。つまり差動増幅器４
は、その出力においてロジック・レベル信号を送るコン
パレータを構成する。

【００４３】ここで、図６に示した差動増幅器４の構成
が、純粋に例示のために与えられたものであり、当業者
であれば別の構成を考えつくことを注記しておく。

【００４４】図４のレギュレータ回路に使用されている
差動増幅器１０４は、その端子において、より高い電圧
に耐えられるように設計する必要があるが、この分野の
当業者には周知のカスケード接続を使用することによっ
て、つまり２ないしはそれを超える数のトランジスタを
直列に接続することによって図６の差動増幅器４と類似
の回路を基礎として作成することが可能である。図７
に、カスケード回路テクニックを使用したこの種の差動
増幅器の実施形態を一例として示す。

【００４５】トランジスタＱ１、Ｑ２、Ｑ１１、Ｑ１
２、Ｑ２１、Ｑ２２、Ｑ１３、Ｑ２３、およびＱ３は、
基本的に、図６の回路におけるトランジスタＭ１、Ｍ
２、Ｍ１１、Ｍ１２、Ｍ２１、Ｍ２２、Ｍ１３、Ｍ２
３、およびＭ３と同一の役割を満たす。カスケード回路
が、この差動増幅器１０４のトランジスタの端子、詳細
には電源電圧Ｖ_PとＶ_SSの間に接続されるトランジスタ
の端子に現れる電圧を制限するために使用される。ここ
で、電圧Ｖ_Pが高電圧ＭＯＳＦＥＴトランジスタ１０１
のソースから取り出されることに注意する必要がある。
このためトランジスタＱ１２についてはトランジスタＱ
１２とＱ１３の間に第２のｎ−ＭＯＳトランジスタＱ５
１が、トランジスタＱ２２についてはトランジスタＱ２
２とＱ２３の間に第２のｎ−ＭＯＳトランジスタＱ５２
がそれぞれ直列に配置される。同様に、トランジスタＱ
３についてはトランジスタＱ３と差動ペアの接続ノード
の間に第２のｐ−ＭＯＳトランジスタＱ４１が、トラン
ジスタＱ２３についてはトランジスタＱ２２とＱ２３の
間に第２のｐ−ＭＯＳトランジスタＱ４２がそれぞれ直
列に接続されている。差動増幅器１０４の出力端子は、
トランジスタＱ４２とＱ５２の間の接続ノードから構成
される。

【００４６】追加のｎ−ＭＯＳトランジスタＱ５０は、
従来の形態に従って、トランジスタＱ５１およびＱ５２
とともに電流ミラーを構成する。同様に、追加のｐ−Ｍ
ＯＳトランジスタＱ４０は、従来の形態に従って、トラ
ンジスタＱ４１およびＱ４２とともに電流ミラーを構成
する。これらのトランジスタＱ４０およびＱ５０のそれ
ぞれには、ｐ−ＭＯＳトランジスタＱ４３ならびにＱ４
４、およびｎ−ＭＯＳトランジスタＱ５３ならびにＱ５
４からそれぞれ構成される２段カスケード回路が接続さ
れている。またｎ−ＭＯＳトランジスタＱ５４は、ｐ−
ＭＯＳトランジスタＱ４０、Ｑ４３、およびＱ４４を含
むブランチ内に直列に接続されたもう１つのｎ−ＭＯＳ
トランジスタＱ５５とともに電流ミラーを構成する。

【００４７】これらのトランジスタのバイアスは、ミラ
ー電流でトランジスタＱ３に接続されているｐ−ＭＯＳ
トランジスタＱ３１の電流パスに印加されるバイアス電
流Ｉ _BIASによって固定され、このバイアス電流Ｉ_BIAS自
体、ｎ−ＭＯＳトランジスタＱ５０、Ｑ５３、およびＱ
５４を含むブランチに、ｐ−ＭＯＳトランジスタＱ３２
によってミラーリングされる。

【００４８】図７に示した回路は、差動増幅器１０４の
いずれのトランジスタにおいても、これらのトランジス
タの降伏を招き得る過度に高い電圧がそれらの端子に印
加されないことを保証する。

【００４９】図６の差動増幅器４とまったく同様に、図
７の構成は純粋に例示のために与えられたものであり、
当業者であれば図示の回路に多くの修正を加え、あるい
は別の構成を選択することが可能である。なお差動増幅
器１０４は、それがより高い電圧、この場合であれば通
常、４〜７ボルト台の電圧によって電力供給を受けるこ
とを前提とすれば、基本的に差動増幅器４より高いスト
レスに応じなければならないことに注意が必要である。

【００５０】図５は、実質的に図４に示した変形に類似
の、本発明に従ったレギュレータ回路の別の有利な変形
を示している。第２のレギュレーション済み出力電圧Ｖ
_REG2を得るための手段に加えて、レギュレータ回路１の
差動増幅器４は、ヒステリシスを有する。このヒステリ
シスは、レギュレータの安定性、したがって第１のレギ
ュレーション済み電圧Ｖ_REG1における周期的変動をあま
り鋭敏でなくするという利点を有する。つまり図５のレ
ギュレータは、２つの所定電圧レベルの間において変化
するレギュレーション済み電圧を得るバング−バング・
タイプのレギュレータである。ここで気付かれようが、
この例において差動増幅器４は、コンパレータを構成
し、したがって出力ロジック・レベル信号ＯＵＴおよび
ＯＵＴ＿Ｂを供給する。

【００５１】差動増幅器のヒステリシスは、各種の方法
において生成することが可能である。その１つを図５に
略図的に示したが、それにおいては、差動増幅器４の、
分圧回路５の出力電圧が印加される入力に接続される２
つのトランスミッション・ゲート７ならびに８、および
出力に接続されるインバータ９が使用される。図４に示
した変形と比較すると、分圧回路５にもわずかな修正が
加えられており、抵抗５４がさらに２つの抵抗５５およ
び５６に分割されているが、それらの値Ｒ₁₂₁およびＲ
₁₂₂の合計は、図４の抵抗５４の値Ｒ₁₂に等しい。ヒス
テリシスは、抵抗５３、５５、５６、および５２の値Ｒ
₁₁、Ｒ₁₂₁、Ｒ₁₂₂、およびＲ₂の比によって決定され
る。

【００５２】抵抗５５と５６の間の接続ノードは、第１
のトランスミッション・ゲート７の入力に接続されてお
り、抵抗５６と５２の間の接続ノードは、第２のトラン
スミッション・ゲート８の入力に接続されている。トラ
ンスミッション・ゲート７および８の状態は、差動増幅
器４の出力の関数としてコントロールされ、トランスミ
ッション・ゲート７および８は、差動増幅器４からの
（非反転）出力信号がハイ状態にあるとき、それぞれ導
通および非導通となり、その逆に差動増幅器４からの出
力信号がロー状態にあるとき、それぞれ非導通および導
通となる。この場合においては、差動増幅器４の反転出
力ＯＵＴ＿Ｂがゲート７の反転端子およびゲート８の非
反転端子に、またインバータ９を介した反転出力ＯＵＴ
＿Ｂがゲート７の非反転端子およびゲート８の反転端子
に、それぞれ接続されている。

【００５３】図５の実施形態の範囲においては、外部レ
ギュレーション・デバイス２を、２つの高電圧ｎチャン
ネルＭＯＳＦＥＴトランジスタ、すなわち前述のトラン
ジスタ３およびそれに類似の、３^*として示した、ゲー
トおよびドレインが差動増幅器４の出力に接続されてい
る高電圧トランジスタから構成される電流ミラーを介し
てコントロールすることも有利である。

【００５４】最後に、すでに前述したが、以上の実施形
態において外部レギュレーション・デバイス２として使
用されているＪＦＥＴトランジスタは、別の適切なデバ
イスによって置き換えることが可能である。たとえば、
このＪＦＥＴトランジスタを図８に示されている２つの
相補バイポーラ・トランジスタ、すなわちｐｎｐタイプ
のバイポーラ・トランジスタＢ１とｎｐｎタイプのバイ
ポーラ・トランジスタＢ２を含む疑似ダーリントン回路
から構成されるデバイスによって好適に置き換えること
が可能である。なお、図８の疑似ダーリントン回路に代
えて、同一タイプの２つのバイポーラ・トランジスタを
含むダーリントン回路の使用も可能なことに注意する必
要がある。

【００５５】図８の概略図において、トランジスタＢ１
のエミッタは、高入力電圧Ｖ_HVが印加される入力２１
を、そのコレクタはレギュレーション済み出力電圧Ｖ
_REG1を供給する出力２２をそれぞれ構成し、このトラン
ジスタＢ１のベースは、バイポーラ・トランジスタＢ２
のコレクタに接続され、トランジスタＢ２のエミッタ
は、トランジスタＢ１のコレクタに接続されている。ト
ランジスタＢ２のベースは、外部レギュレーション・デ
バイスのコントロール端子２３を構成する。ここで気付
かれようが、この外部レギュレーション・デバイス２
は、さらに抵抗２５を含んでおり、それが入力端子２１
とコントロール端子２３の間に並列に接続されている。

【００５６】図８に示したデバイスは、より多くの数の
コンポーネントを含むことになるが、それにもかかわら
ずＪＦＥＴトランジスタの使用に関連するコストに比べ
るとこのデバイスのコストは低く、したがってレギュレ
ータ回路の製造コストを下げるという観点から利点を構
成する。

【００５７】付随する特許請求の範囲によって定義され
る本発明の範囲から逸脱することなく、本発明に対する
多くの修正および／または改良を考えることができる。
特に、本発明に従ったレギュレータ回路は、いかなる形
においても、以上の実施形態の中に使用した外部レギュ
レーション・デバイスのタイプ、すなわちＪＦＥＴトラ
ンジスタによって限定されるものではない。すでに述べ
たように、当業者であれば、図８の構成のような別の適
切な構成を使用することが可能である。

【図面の簡単な説明】

【図１】ｎチャンネルＪＦＥＴトランジスタから構成さ
れる外部レギュレーション・デバイスを含む従来技術の
高電圧レギュレータ回路のブロック図である。

【図２】ｎチャンネルＪＦＥＴトランジスタから構成さ
れる外部レギュレーション・デバイスを含む本発明に従
った高電圧レギュレータ回路のブロック図である。

【図３】それぞれｎチャンネルおよびｐチャンネルの、
標準ＣＭＯＳテクノロジに従って作られる高電圧ＭＯＳ
ＦＥＴトランジスタの概略断面図である。

【図４】本発明に従った、第１の中間レベルのレギュレ
ーション済み出力電圧、および電子コンポーネントに電
力供給するための第２の低い定格レベルのレギュレーシ
ョン済み出力電圧を与える高電圧レギュレータ回路の第
１の変形実施形態を示した回路図である。

【図５】本発明に従った、外部レギュレーション・デバ
イスをコントロールする差動増幅器がヒステリシスを有
する高電圧レギュレータ回路の第２の変形実施形態を示
した回路図である。

【図６】外部レギュレーション・デバイスをコントロー
ルする差動増幅器の実施形態を例示した詳細図である。

【図７】第２の低いレベルのレギュレーション済み出力
電圧を生成するために使用される図４および５に示した
レギュレータ回路の差動増幅器の実施形態を例示した詳
細図である。

【図８】図２、４、および５に示したレギュレータ回路
において、外部レギュレーション・デバイスとして使用
されているＪＦＥＴトランジスタに置き換えることがで
きる外部レギュレーション・デバイスの概略図である。

【符号の説明】

１レギュレータ回路、２外部レギュレーティング回
路、３高電圧ＭＯＳＦＥＴ、４差動増幅器、５分
圧回路、６基準セル。

Claims

【特許請求の範囲】

【請求項１】高入力電圧（Ｖ_HV）から少なくとも第１
のレギュレーション済み出力電圧（Ｖ_REG1，Ｖ_REG2）を
得る高電圧レギュレータ回路（１）であって、前記高入
力電圧が印加される入力端子（２１）、および前記第１
のレギュレーション済み出力電圧を出力する出力端子
（２１）、および前記外部レギュレーション・デバイス
のコントロール回路（１０）に接続されるコントロール
端子（２３）を含む外部レギュレーション・デバイス
（２）を含むレギュレータ回路において、このコントロ
ール回路（１０）が：前記出力端子（２２）と基準電位
（Ｖ_SS）またはグラウンドの間に接続され、前記第１の
レギュレーション済み出力電圧（Ｖ_REG1）と所定の比に
おいて比例する第１の分圧電圧を１つの出力に与える分
圧回路（５）；１つの出力に所定の基準電圧（Ｖ_REF）
を出力する基準セル（６）；および、それぞれ前記分圧
回路（５）によって与えられた前記第１の分圧電圧と前
記基準セル（６）によって与えられた前記基準電圧（Ｖ
_REF）が印加される第１および第２の入力を含む差動増
幅器（４）であって、その出力が前記外部レギュレーシ
ョン・デバイス（２）の導通状態をコントロールする差
動増幅器；を含み、前記コントロール回路（１０）が、さらに、前記外部レ
ギュレーション・デバイス（２）のコントロール端子
（２３）に接続されるドレイン端子、グラウンド
（Ｖ_SS）に接続されるソース端子、および前記差動増幅
器（４）の出力に接続されるゲート端子を含む第１の高
電圧ＭＯＳＦＥＴトランジスタ（３）を包含することを
特徴とするレギュレータ回路。
【請求項２】前記コントロール回路（１０）が、さら
に、少なくとも前記差動増幅器（４）および前記基準セ
ル（６）に電力を供給する第２のレギュレーション済み
出力電圧（Ｖ_REG2）を得る手段（１００）を含むことを
特徴とする請求項１記載のレギュレータ回路。
【請求項３】前記手段（１００）が：ドレイン端子、
ソース端子およびゲート端子を含む第２の高電圧ＭＯＳ
ＦＥＴトランジスタ（１０１）であって、前記ドレイン
端子が前記外部レギュレーション・デバイス（２）の前
記出力端子（２２）に接続され、前記ゲート端子が、前
記第１のレギュレーション済み出力電圧（Ｖ_REG1）と所
定の比に比例する第２の分圧電圧を与える前記分圧回路
（５）の第２の出力に接続された第２の高電圧ＭＯＳＦ
ＥＴトランジスタ（１０１）；ドレイン端子、ソース端
子およびゲート端子を含むｐチャンネルＭＯＳＦＥＴト
ランジスタ（１０２）であって、前記ｐチャンネルＭＯ
ＳＦＥＴトランジスタ（１０２）の前記ソース端子に
は、前記第２の高電圧ＭＯＳＦＥＴトランジスタ（１０
１）の前記ソース端子が接続され、前記第２のレギュレ
ーション済み出力電圧（Ｖ_REG2）が、そのドレイン端子
に出力されるｐチャンネルＭＯＳＦＥＴトランジスタ；
前記ｐチャンネルＭＯＳＦＥＴトランジスタ（１０２）
のドレイン端子とグラウンド（Ｖ_SS）の間に接続され、
１つの出力において、前記第２のレギュレーション済み
出力電圧（Ｖ_REG2）と所定の比に比例する分圧電圧を出
力する第２の分圧回路（１０５）；および、それぞれ前
記第２の分圧回路（１０５）によって与えられた前記分
圧電圧と前記基準セル（６）によって与えられた前記基
準電圧（Ｖ_REF）が印加される第１および第２の入力を
含む第２の差動増幅器（１０４）であって、前記第２の
差動増幅器（１０４）の出力が前記ｐチャンネルＭＯＳ
ＦＥＴトランジスタ（１０２）の前記ゲート端子に接続
されており、かつ前記第２の高電圧ＭＯＳＦＥＴトラン
ジスタ（１０１）および前記ｐチャンネルＭＯＳＦＥＴ
トランジスタ（１０２）のソース端子間の接続ノードに
現れる電圧によって電力供給を受ける第２の差動増幅
器；を含むことを特徴とする請求項２記載のレギュレー
タ回路。
【請求項４】前記外部レギュレーション・デバイス
（２）の導通状態をコントロールする前記差動増幅器
（４）が、ヒステリシスを有するように構成され、その
結果、前記第１のレギュレーション済み電圧（Ｖ_REG1）
が第１および第２の所定電圧レベルの間において変化す
ることを特徴とする請求項１、２、または３記載のレギ
ュレータ回路。
【請求項５】前記コントロール回路（１０）が、ドレ
イン端子、ソース端子、およびゲート端子を含む追加の
高電圧ＭＯＳＦＥＴトランジスタ（３^*）を含み、前記
追加の高電圧ＭＯＳＦＥＴトランジスタ（３^*）が、前
記第１の高電圧ＭＯＳＦＥＴトランジスタ（３）ととも
に電流ミラーを構成し、前記追加の高電圧ＭＯＳＦＥＴ
トランジスタ（３^*）のドレイン端子およびゲート端子
が、ともに前記第１の高電圧ＭＯＳＦＥＴトランジスタ
（３）のゲート端子に接続され、前記追加の高電圧ＭＯ
ＳＦＥＴトランジスタ（３^*）のソース端子が、グラウ
ンド（Ｖ_SS）に接続されることを特徴とする請求項４記
載のレギュレータ回路。
【請求項６】前記１つもしくは複数の高電圧ＭＯＳＦ
ＥＴトランジスタ（３，３^*，１０２）が、ドレイン側
のゲート酸化物の厚さがソース側より厚く、かつドレイ
ン側にｎウェルによって形成されたバッファ・ゾーンを
有するｎチャンネルＭＯＳＦＥＴトランジスタであるこ
とを特徴とする前記請求項のいずれかに記載のレギュレ
ータ回路。
【請求項７】前記１つもしくは複数の分圧回路（５，
１０５）が、抵抗分圧回路であることを特徴とする前記
請求項のいずれかに記載のレギュレータ回路。
【請求項８】前記外部レギュレーション・デバイス
（２）が、ドレイン端子、ソース端子、およびゲート端
子を含むＪＦＥＴトランジスタであり、各端子が、それ
ぞれ前記外部レギュレーション・デバイスの入力端子、
出力端子、およびコントロール端子を構成すること；お
よび、前記コントロール回路（１０）がさらに、前記外
部レギュレーション・デバイス（２）のコントロール端
子（２３）と出力端子（２２）の間に接続される抵抗エ
レメント（３０）を含むことを特徴とする請求項１〜７
のいずれかに記載のレギュレータ回路。
【請求項９】前記外部レギュレーション・デバイス
（２）が、２つのバイポーラ・トランジスタ（Ｂ１，Ｂ
２）を伴うダーリントンまたは疑似ダーリントン回路を
含むことを特徴とする請求項１〜７のいずれかに記載の
レギュレータ回路。
【請求項１０】前記外部レギュレーション・デバイス
（２）が、疑似ダーリントン回路に配置されるｐｎｐバ
イポーラ・トランジスタ（Ｂ１）およびｎｐｎバイポー
ラ・トランジスタ（Ｂ２）を含み、前記ｐｎｐトランジスタ（Ｂ１）のベースおよびコレク
タが、それぞれ前記ｎｐｎバイポーラ・トランジスタ
（Ｂ２）のコレクタおよびエミッタに接続されており、前記ｐｎｐバイポーラ・トランジスタ（Ｂ１）のエミッ
タ、前記ｐｎｐバイポーラ・トランジスタ（Ｂ１）のコ
レクタ、および前記ｎｐｎバイポーラ・トランジスタ
（Ｂ２）のベースが、それぞれ前記外部レギュレーショ
ン・デバイスの入力端子、出力端子、およびコントロー
ル端子を構成し、さらに前記ｐｎｐバイポーラ・トランジスタ（Ｂ１）の
エミッタと前記ｎｐｎバイポーラ・トランジスタ（Ｂ
２）のベースの間に抵抗（２５）が接続されていること
を特徴とする請求項９記載のレギュレータ回路。