JP2003060045A - Semiconductor device including protection diode and method of fabricating the same - Google Patents
Semiconductor device including protection diode and method of fabricating the sameInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、保護ダイオード
を備えた半導体装置およびその製造方法に関し、特に、
トランジスタや抵抗素子などを有する集積回路に適用し
て好適なものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device having a protection diode and a method of manufacturing the same, and more particularly,
It is suitable for application to an integrated circuit having a transistor, a resistance element, and the like.
【０００２】[0002]
【従来の技術】従来、化合物半導体集積回路において
は、種々の構成を有する保護ダイオードが提案されてい
る。このような保護ダイオードには、適当な降伏電圧、
低いオン抵抗、および低容量であることが要請される。2. Description of the Related Art Conventionally, in compound semiconductor integrated circuits, protection diodes having various configurations have been proposed. Such a protection diode has a suitable breakdown voltage,
Low on-resistance and low capacitance are required.
【０００３】上述した要請のうちの適当な降伏電圧は、
内部回路に損傷を与えないためである。また、低いオン
抵抗は、高い過渡電流によって保護抵抗の端子電圧が上
昇し、内部回路に高い電圧が加わるのを防ぐためであ
る。また、低い容量は、回路の高周波特性の劣化を防止
するためである。さらに、保護ダイオード自体において
も、静電気などの尖頭ノイズ（サージ）によって壊れに
くいという観点も重要である。A suitable breakdown voltage of the above requirements is:
This is to prevent damage to the internal circuit. Further, the low on-resistance is to prevent the terminal voltage of the protection resistor from rising due to the high transient current and the high voltage from being applied to the internal circuit. Further, the low capacitance is to prevent deterioration of the high frequency characteristics of the circuit. Furthermore, it is important that the protection diode itself is not easily broken by peak noise (surge) such as static electricity.
【０００４】このような従来の保護ダイオードにおける
構成の第１の従来例を図７に示す。図７に示すように、
第１の従来例による保護ダイオードにおいては、半絶縁
性ＧａＡｓ基板１０１の上部に、選択的に、高濃度の第
１のｎ型導電層１０２と第２のｎ型導電層１０３とが設
けられている。また、半絶縁性ＧａＡｓ基板１０１上に
は、窒化シリコン（ＳｉＮ）からなるパッシベーション
膜１０４が設けられている。このパッシベーション膜１
０４の部分における、第１のｎ型導電層１０２および第
２のｎ型導電層１０３の上方に、それぞれコンタクトホ
ール１０４ａ，１０４ｂが設けられている。また、これ
らのコンタクトホール１０４ａ，１０４ｂを通じて、そ
れぞれの第１のｎ型導電層１０２および第２のｎ型導電
層１０３にそれぞれオーミック接触した、第１の電極１
０５および第２の電極１０６が設けられている。FIG. 7 shows a first conventional example of the structure of such a conventional protection diode. As shown in FIG.
In the protection diode according to the first conventional example, a high-concentration first n-type conductive layer 102 and a second n-type conductive layer 103 are selectively provided on a semi-insulating GaAs substrate 101. There is. A passivation film 104 made of silicon nitride (SiN) is provided on the semi-insulating GaAs substrate 101. This passivation film 1
Contact holes 104a and 104b are provided above the first n-type conductive layer 102 and the second n-type conductive layer 103 in the portion 04, respectively. In addition, the first electrode 1 that is in ohmic contact with the first n-type conductive layer 102 and the second n-type conductive layer 103 through the contact holes 104a and 104b, respectively.
05 and the second electrode 106 are provided.
【０００５】このように構成された第１の従来例による
保護ダイオードは、ｎ−ｉ（半絶縁領域）−ｎ構造を有
している。そして、この構造におけるパンチスルー電流
を用いて、保護ダイオードにおける意図しない静電気の
放出を図るものである。The protection diode according to the first conventional example having such a structure has an n-i (semi-insulating region) -n structure. Then, the punch-through current in this structure is used to achieve unintended discharge of static electricity in the protection diode.
【０００６】次に、従来の保護ダイオードにおける第２
の従来例を図８に示す。図８に示すように、第２の従来
例による保護ダイオードにおいては、第１の従来例によ
る保護ダイオードにおいて、高濃度の第１のｎ型導電層
１０２と第２のｎ型導電層１０３との間の半絶縁性Ｇａ
Ａｓ基板１０１に、選択的に電子線を照射することによ
り、ＲＩＥ損傷層１０７を形成する。Next, the second protection diode of the related art is used.
FIG. 8 shows a conventional example of the above. As shown in FIG. 8, in the protection diode according to the second conventional example, the high-concentration first n-type conductive layer 102 and the second n-type conductive layer 103 are provided in the protection diode according to the first conventional example. Semi-insulating Ga between
An RIE damage layer 107 is formed by selectively irradiating the As substrate 101 with an electron beam.
【０００７】そして、この第２の従来例による保護ダイ
オードは、電子線の照射により電気的に活性な格子欠陥
が生成されたＲＩＥ損傷層１０７を有し、このＲＩＥ損
傷層１０７により、降伏電圧を制御するようにしたもの
である。The protection diode according to the second conventional example has an RIE damage layer 107 in which an electrically active lattice defect is generated by irradiation with an electron beam, and the RIE damage layer 107 causes a breakdown voltage. It is designed to be controlled.
【０００８】次に、従来の保護ダイオードにおける第３
の従来例を図９に示す。図９に示すように、第３の従来
例による保護ダイオードにおいては、半絶縁性ＧａＡｓ
基板１０１の上部に、高濃度ｎ型導電層１０８が選択的
に設けられている。また、この高濃度ｎ型導電層１０８
の上部に、選択的に、高濃度の第１のｐ型導電層１０９
および第２のｐ型導電層１１０とが設けられている。ま
た、半絶縁性ＧａＡｓ基板１０１上には、ＳｉＮからな
るパッシベーション膜１０４が設けられている。このパ
ッシベーション膜１０４の部分における、第１のｐ型導
電層１０９および第２のｐ型導電層１１０の上方に、そ
れぞれコンタクトホール１０４ａ，１０４ｂが設けられ
ている。また、これらのコンタクトホール１０４ａ，１
０４ｂを通じて、それぞれの第１のｐ型導電層１０９お
よび第２のｐ型導電層１１０にそれぞれオーミック接触
した、第１の電極１０５および第２の電極１０６が設け
られている。Next, the third protection diode of the related art is used.
FIG. 9 shows a conventional example of the above. As shown in FIG. 9, in the protection diode according to the third conventional example, the semi-insulating GaAs is used.
A high-concentration n-type conductive layer 108 is selectively provided on the substrate 101. In addition, the high concentration n-type conductive layer 108
A high concentration first p-type conductive layer 109 on top of the
And a second p-type conductive layer 110. Further, a passivation film 104 made of SiN is provided on the semi-insulating GaAs substrate 101. Contact holes 104a and 104b are provided above the first p-type conductive layer 109 and the second p-type conductive layer 110 in the passivation film 104, respectively. In addition, these contact holes 104a, 1
04b, a first electrode 105 and a second electrode 106 which are in ohmic contact with the respective first p-type conductive layer 109 and second p-type conductive layer 110 are provided.
【０００９】この第３の従来例による保護ダイオード
は、ｎ+−ｐ+−ｎ+構造を有し、ツェナー降伏を利用し
て、サージを逃がすものである。The protection diode according to the third conventional example has an n + -p + -n + structure and uses a Zener breakdown to escape a surge.
【００１０】以上のような第１の従来例から第３の従来
例による保護ダイオードによれば、所望の特性を有する
保護素子を得ることは可能であると考えられる。With the protection diodes according to the first to third conventional examples as described above, it is considered possible to obtain a protective element having desired characteristics.
【００１１】[0011]
【発明が解決しようとする課題】しかしながら、保護素
子それ自体の特性のばらつきの低減、熱的安定性の向
上、さらには、消費電力の低減という観点から、これら
の保護ダイオードにおける構造のさらなる改善が望まれ
ていた。However, from the viewpoints of reducing variations in the characteristics of the protective element itself, improving thermal stability, and further reducing power consumption, further improvements in the structure of these protective diodes are required. Was wanted.
【００１２】具体的には、第１の従来例のｎ−ｉ−ｎ構
造を有する保護ダイオードにおいては、降伏電圧（ブレ
イクダウン電圧）は、ｉ領域のトラップ密度に依存する
と考えられる。そのため、所望の降伏電圧を得るために
は、ｉ領域のトラップ密度を正確に制御する必要があ
る。ところがトラップは種々の原因により発生する。そ
のため、正確な制御は非常に困難である。Specifically, in the protection diode having the n-i-n structure of the first conventional example, the breakdown voltage (breakdown voltage) is considered to depend on the trap density in the i region. Therefore, in order to obtain a desired breakdown voltage, it is necessary to accurately control the trap density in the i region. However, traps are generated due to various causes. Therefore, accurate control is very difficult.
【００１３】また、第２の従来例による保護ダイオード
において採用されている、電子線を用いてトラップを意
図的に導入する方法においては、保護ダイオード自体が
サージによる発熱を繰り返し受ける素子であるため、降
伏電圧の熱的安定性のさらなる向上を図る必要がある。Further, in the method of intentionally introducing a trap by using an electron beam, which is adopted in the protection diode according to the second conventional example, since the protection diode itself is an element which repeatedly receives heat generated by surge, It is necessary to further improve the thermal stability of the breakdown voltage.
【００１４】また、第３の従来例によるｐ+−ｎ+−ｐ+
構造を有する保護ダイオードにおいては、降伏電圧に達
しない通常の動作状態における接合リーク電流が高い。
そのため、このｐ+−ｎ+−ｐ+構造を有する保護ダイオ
ードを用いた集積回路において、その消費電流を増加さ
せてしまうという問題がある。Further, p + -n + -p + according to the third conventional example
In the protection diode having the structure, the junction leakage current is high in the normal operating state where the breakdown voltage is not reached.
Therefore, in the integrated circuit using the protection diode having the p + -n + -p + structure, there is a problem that the current consumption increases.
【００１５】したがって、この発明の目的は、保護ダイ
オードを備えた半導体装置において、保護ダイオードに
おける特性ばらつきを低減し、その熱的安定性を高め、
リーク電流を抑制することができ、さらに、低容量化す
ることができる保護ダイオードを備えた半導体装置およ
びその製造方法を提供することにある。Therefore, an object of the present invention is to reduce the characteristic variation in the protection diode and increase its thermal stability in a semiconductor device provided with the protection diode.
It is an object of the present invention to provide a semiconductor device including a protection diode capable of suppressing a leak current and further having a low capacitance, and a manufacturing method thereof.
【００１６】[0016]
【課題を解決するための手段】上記目的を達成するため
に、この発明の第１の発明は、半絶縁性基板に設けられ
た第１導電型の第１の導電体層と、第１の導電体層とｐ
ｎ接合をなす第２導電型の第２の導電体層と、第１の導
電体層とｐｎ接合をなすとともに第２の導電体層と離れ
た位置に設けられた第２導電型の第３の導電体層とから
なる保護ダイオードを有し、第２の導電体層と第３の導
電体層との間隔が、降伏電圧以下の所望の電圧を印加し
たときに、第１の導電体層における第２の導電体層と第
３の導電体層との間の部分が空乏化する間隔に設定され
ていることを特徴とする保護ダイオードを備えた半導体
装置である。In order to achieve the above object, a first invention of the present invention is directed to a first conductive type first conductive layer provided on a semi-insulating substrate, and a first conductive layer. Conductor layer and p
A second conductive type second conductive layer forming an n-junction, and a second conductive type third conductive layer formed at a position apart from the second conductive layer while forming a pn junction with the first conductive layer. Of the first conductor layer when a desired voltage lower than or equal to the breakdown voltage is applied to the second conductor layer and the third conductor layer. The semiconductor device having a protection diode is characterized in that a portion between the second conductive layer and the third conductive layer in is set to a depletion interval.
【００１７】この第１の発明において、好適には、降伏
電圧以下の所望の電圧を印加したときに、第２の導電体
層と第３の導電体層との間のすべての第１の導電体層が
空乏化するように間隔が設定されている。In the first aspect of the present invention, preferably, when a desired voltage equal to or lower than the breakdown voltage is applied, all the first conductive layers between the second conductive layer and the third conductive layer are applied. The spacing is set so that the body layer is depleted.
【００１８】この第１の発明において、典型的には、第
２の導電体層と第３の導電体層の拡散深さは、第１の導
電体層の拡散深さより浅く構成されている。In the first invention, typically, the diffusion depths of the second conductor layer and the third conductor layer are shallower than the diffusion depth of the first conductor layer.
【００１９】この第１の発明において、典型的には、第
２の導電体層における担体濃度は、第１の導電体層にお
ける担体濃度より大きい。また、この第１の発明におい
て、典型的には、第３の導電体層における担体濃度は、
第１の導電体層における担体濃度より大きい。また、こ
の第１の発明において、第１の誘電体層と第２の誘電体
層との間の容量、第１の誘電体層と第３の誘電体層との
間の容量を低減する為に、好ましくは、少なくとも回路
の動作状態によって、第２の導電体層および／または第
３の導電体層から拡大していく空乏層が、第２の誘電体
層および／または第３の誘電体層とｐｎ接合をなす第１
の誘電体層を突き抜けて、半絶縁性基板に達するように
する。In the first invention, typically, the carrier concentration in the second conductor layer is higher than the carrier concentration in the first conductor layer. In the first invention, typically, the carrier concentration in the third conductor layer is
It is higher than the carrier concentration in the first conductor layer. In the first aspect of the invention, the capacitance between the first dielectric layer and the second dielectric layer and the capacitance between the first dielectric layer and the third dielectric layer are reduced. Preferably, the depletion layer expanding from the second conductor layer and / or the third conductor layer, at least depending on the operating state of the circuit, is the second dielectric layer and / or the third dielectric layer. First pn junction with layer
Through the dielectric layer to reach the semi-insulating substrate.
【００２０】この第１の発明において、典型的には、第
２の導電体層とオーミック接触した第１の電極と、第３
の導電体層とオーミック接触した第２の電極とを有す
る。In the first aspect of the invention, typically, the first electrode in ohmic contact with the second conductor layer and the third electrode are provided.
And a second electrode in ohmic contact with the conductor layer.
【００２１】この第１の発明において、典型的には、半
導体装置は、少なくとも抵抗素子を有して構成される。
また、この第１の発明において、好適には、抵抗素子
は、第１導電型の第４の導電体層と、第４の導電体層内
に設けられた第１導電体の第５の導電体層および第６の
導電体層とからなる。また、抵抗素子における第４の導
電体層の担体濃度は、第５の導電体層および第６の導電
体層における担体濃度より低い濃度である。In the first aspect of the invention, typically, the semiconductor device is configured to have at least a resistance element.
In the first aspect of the invention, it is preferable that the resistance element is a fourth conductor layer of the first conductivity type and a fifth conductor of the first conductor provided in the fourth conductor layer. It is composed of a body layer and a sixth conductor layer. Further, the carrier concentration of the fourth conductor layer in the resistance element is lower than the carrier concentrations of the fifth conductor layer and the sixth conductor layer.
【００２２】この発明の第２の発明は、半絶縁性基板
に、第１導電型の第１の導電体層を形成する工程と、第
１の導電体層とｐｎ接合をなす領域に第２導電型の第２
の導電体層を形成する工程と、第１の導電体層とｐｎ接
合をなす領域で、第２の導電体層とは離れた位置に第２
導電型の第３の導電体層を形成する工程とから保護ダイ
オードを形成し、第２の導電体層と第３の導電体層と
を、降伏電圧以下の所望の電圧を印加したときに第２の
導電体層と第３の導電体層との間の第１の導電体層が空
乏化するような間隔を隔てて形成するようにしたことを
特徴とする保護ダイオードを備えた半導体装置の製造方
法である。According to a second aspect of the present invention, a step of forming a first conductive type first conductive layer on a semi-insulating substrate and a second step in a region forming a pn junction with the first conductive layer are provided. Conductive type second
The step of forming the conductor layer and the second conductor layer at a position apart from the second conductor layer in a region forming a pn junction with the first conductor layer.
A step of forming a conductive-type third conductor layer, and forming a protection diode, and applying a desired voltage equal to or lower than the breakdown voltage to the second conductor layer and the third conductor layer. A semiconductor device having a protection diode, characterized in that the first conductor layer between the second conductor layer and the third conductor layer is formed with a space therebetween so that the first conductor layer is depleted. It is a manufacturing method.
【００２３】この第２の発明において、典型的には、第
２の導電体層における担体濃度は、第１の導電体層にお
ける担体濃度より大きい。また、第２の発明において、
典型的には、第３の導電体層における担体濃度が、第１
の導電体層における担体濃度より大きい。In the second invention, typically, the carrier concentration in the second conductor layer is higher than the carrier concentration in the first conductor layer. In the second invention,
Typically, the carrier concentration in the third conductor layer is
Is larger than the carrier concentration in the conductor layer.
【００２４】この第２の発明において、典型的には、さ
らに、第２の導電体層とオーミック接触する第１の電極
と、第３の導電体層とオーミック接触した第２の電極と
を形成する工程を有する。In the second invention, typically, a first electrode which is in ohmic contact with the second conductor layer and a second electrode which is in ohmic contact with the third conductor layer are typically formed. There is a step to do.
【００２５】この第２の発明において、典型的には、第
１導電型の第４の導電体層と、第４の導電体層中に設け
られた第１導電体の第５の導電体層および第６の導電体
層とからなる抵抗素子をさらに有し、第１の導電体層の
形成と、抵抗素子における第４の導電体層とを同一工程
で行うようにする。そして、好適には、抵抗素子におけ
る第４の導電体層の担体濃度が、第５の導電体層および
第６の導電体層における担体濃度より低い濃度である。In the second invention, typically, a fourth conductor layer of the first conductivity type and a fifth conductor layer of the first conductor provided in the fourth conductor layer. And a sixth conductor layer, and a resistance element including a sixth conductor layer is formed, and the formation of the first conductor layer and the fourth conductor layer of the resistance element are performed in the same step. And, preferably, the carrier concentration of the fourth conductor layer in the resistance element is lower than the carrier concentrations of the fifth conductor layer and the sixth conductor layer.
【００２６】この発明において、典型的には、半導体装
置は、少なくとも接合型電界効果トランジスタを有して
構成されている。また、接合型電界効果トランジスタ
は、第１導電型の第７の導電体層と、第７の導電体層内
に設けられた第１導電型の第８の導電体層および第９の
導電体層と、第７の導電体層内で、第８の導電体層およ
び第９の導電体層の間に設けられた第２導電型のゲート
拡散層とから構成されている。そして、好適には、ゲー
ト拡散層の担体濃度が第７の導電体層の担体濃度より高
い濃度であるとともに、第８の導電体層および第９の導
電体層の担体濃度が第７の導電体層の担体濃度より高い
濃度である。そして、第２の発明の製造方法において、
好適には、第２導電型の第２の導電体層および第３の導
電体層と、第２導電型のゲート拡散層とを同一工程で形
成する。なお、接合型電界効果トランジスタ以外にも、
典型的には、金属−半導体電界効果トランジスタ（ＭＥ
ＳＦＥＴ）、金属−絶縁体−半導体電界効果トランジス
タ（ＭＩＳＦＥＴ）、特に金属−酸化物−半導体電界効
果トランジスタ（ＭＯＳＦＥＴ）などを用いることも可
能である。In the present invention, the semiconductor device is typically configured to have at least a junction field effect transistor. In addition, the junction field effect transistor includes a seventh conductor layer of the first conductivity type, an eighth conductor layer of the first conductivity type and a ninth conductor provided in the seventh conductor layer. And a second conductive type gate diffusion layer provided between the eighth conductive layer and the ninth conductive layer in the seventh conductive layer. Preferably, the carrier concentration of the gate diffusion layer is higher than the carrier concentration of the seventh conductor layer, and the carrier concentrations of the eighth conductor layer and the ninth conductor layer are the seventh conductor layer. The concentration is higher than the carrier concentration in the body layer. And in the manufacturing method of the second invention,
Preferably, the second conductive type second conductive layer and the third conductive type layer and the second conductive type gate diffusion layer are formed in the same step. In addition to the junction field effect transistor,
Typically, metal-semiconductor field effect transistors (ME
It is also possible to use SFET), metal-insulator-semiconductor field effect transistor (MISFET), in particular metal-oxide-semiconductor field effect transistor (MOSFET).
【００２７】この発明において、典型的には、第１導電
型はｎ型であり、第２導電型はｐ型であるが、第１導電
型をｐ型とし、第２導電型をｎ型とすることも可能であ
る。In the present invention, typically, the first conductivity type is n-type and the second conductivity type is p-type, but the first conductivity type is p-type and the second conductivity type is n-type. It is also possible to do so.
【００２８】この発明において、典型的には、半絶縁性
基板は、半絶縁性ＧａＡｓ基板であるが、半絶縁性基板
として、このほかに、インジウムリン（ＩｎＰ）基板
や、リン化ガリウム（ＧａＰ）基板などを用いることも
可能である。また、半絶縁性基板が、半絶縁性ＧａＡｓ
からなる場合、この半絶縁性ＧａＡｓは、典型的には、
液体封止引き上げ法（ＬＥＣ法）により結晶成長された
ものである。In the present invention, the semi-insulating substrate is typically a semi-insulating GaAs substrate. However, as the semi-insulating substrate, indium phosphide (InP) substrate and gallium phosphide (GaP) are also used. ) It is also possible to use a substrate or the like. Also, the semi-insulating substrate is semi-insulating GaAs.
This semi-insulating GaAs typically consists of
The crystal was grown by the liquid sealing pulling method (LEC method).
【００２９】上述のように構成されたこの発明によれ
ば、第１の導電体層中に設けられた第２の導電体層と第
３の導電体層との間隔が、所望の降伏電圧を印加したと
きに、第１の導電体層における第２の導電体層と第３の
導電体層との間の部分が空乏化する間隔に設定されてい
ることにより、電圧を印加した際に、第１の導電体層に
おける第２の導電体層と第３の導電体層との間の部分が
空乏化し、この第１の導電体層内部の電位勾配が降伏電
界に達することによって、降伏が発生するという原理を
利用することができ、降伏電圧を、第１の導電体層にお
ける第２の導電体層と第３の導電体層との間の間隔によ
って律することができる。According to the present invention configured as described above, the distance between the second conductor layer and the third conductor layer provided in the first conductor layer provides a desired breakdown voltage. When a voltage is applied, the gap between the second conductor layer and the third conductor layer in the first conductor layer is set to be depleted when the voltage is applied. The portion of the first conductor layer between the second conductor layer and the third conductor layer is depleted, and the potential gradient inside the first conductor layer reaches the breakdown electric field, so that the breakdown occurs. The principle of occurrence can be utilized and the breakdown voltage can be dictated by the spacing between the second and third conductor layers in the first conductor layer.
【００３０】[0030]
【発明の実施の形態】以下、この発明の一実施形態につ
いて図面を参照しながら説明する。DETAILED DESCRIPTION OF THE INVENTION An embodiment of the present invention will be described below with reference to the drawings.
【００３１】まず、この発明の一実施形態によるｎチャ
ネル型接合型電界効果トランジスタ（ｎチャネル型ＪＦ
ＥＴ）と半導体抵抗素子とが設けられた、保護ダイオー
ドを備えた半導体装置について説明する。図１Ａに、こ
の一実施形態による保護ダイオードを示し、図１Ｂに、
この一実施形態によるｎチャネル型ＪＦＥＴを示し、図
１Ｃに、この一実施形態による半導体抵抗素子を示す。First, an n-channel junction field effect transistor (n-channel JF) according to an embodiment of the present invention.
ET) and a semiconductor resistance element will be described as a semiconductor device including a protection diode. FIG. 1A shows a protection diode according to this embodiment, and FIG.
An n-channel JFET according to this embodiment is shown, and FIG. 1C shows a semiconductor resistance element according to this embodiment.
【００３２】図１Ａに示すように、この一実施形態によ
る保護ダイオード１０においては、例えば半絶縁性Ｇａ
Ａｓ基板などの半絶縁性半導体基板１の上部に、選択的
に、ｎ型不純物が低濃度にドープされた低濃度ｎ型導電
層２が設けられている。また、低濃度ｎ型導電層２内の
上部に、選択的に、ｐ型不純物が高濃度にドープされた
高濃度ｐ型導電層３，４が設けられている。これらの高
濃度ｐ型導電層３，４は、所望とする降伏電圧ＢＶによ
って設定される間隔ｄを隔てて設けられている。すなわ
ち、低濃度ｎ型導電層２の不純物濃度は、所望の降伏電
圧ＢＶが、高濃度ｐ型導電層３，４の間の間隔ｄによっ
て決定可能な程度の、低い濃度に設定される。As shown in FIG. 1A, in the protection diode 10 according to this embodiment, for example, semi-insulating Ga is used.
On a semi-insulating semiconductor substrate 1 such as an As substrate, a low-concentration n-type conductive layer 2 selectively provided with a low concentration of n-type impurities is provided. Further, on the upper part of the low-concentration n-type conductive layer 2, the high-concentration p-type conductive layers 3 and 4 in which p-type impurities are selectively doped in high concentration are provided. These high-concentration p-type conductive layers 3 and 4 are provided with an interval d set by the desired breakdown voltage BV. That is, the impurity concentration of the low-concentration n-type conductive layer 2 is set to such a low level that the desired breakdown voltage BV can be determined by the distance d between the high-concentration p-type conductive layers 3 and 4.
【００３３】また、半絶縁性半導体基板１上には、表面
保護を目的として、全面に例えばＳｉＮからなるパッシ
ベーション膜５が設けられている。このパッシベーショ
ン膜５の膜厚は、５０ｎｍ〜１μｍの範囲内に選ばれ、
この一実施形態においては、例えば５０ｎｍに選ばれ
る。また、保護ダイオード１０におけるパッシベーショ
ン膜５の部分には、コンタクトホール５ａ，５ｂが設け
られている。そして、コンタクトホール５ａを介して高
濃度ｐ型導電層３にオーミック接触した電極６が設けら
れているとともに、コンタクトホール５ｂを介して高濃
度ｐ型導電層４にオーミック接触した電極７が設けられ
ている。これらの電極６，７は、例えばＴｉ膜、白金
（Ｐｔ）膜および金（Ａｕ）膜を順次積層したＴｉ／Ｐ
ｔ／Ａｕ膜からなる。また、この一実施形態において
は、電極６，７を構成する積層膜のうちの、Ｔｉ膜の膜
厚が例えば５０ｎｍ、Ｐｔ膜の膜厚が例えば５０ｎｍ、
Ａｕ膜の膜厚が例えば６００ｎｍである。A passivation film 5 made of, for example, SiN is provided on the entire surface of the semi-insulating semiconductor substrate 1 for the purpose of surface protection. The thickness of the passivation film 5 is selected within the range of 50 nm to 1 μm,
In this embodiment, for example, 50 nm is selected. Further, contact holes 5 a and 5 b are provided in the passivation film 5 portion of the protection diode 10. Then, the electrode 6 that is in ohmic contact with the high-concentration p-type conductive layer 3 through the contact hole 5a is provided, and the electrode 7 that is in ohmic contact with the high-concentration p-type conductive layer 4 through the contact hole 5b is provided. ing. These electrodes 6 and 7 are, for example, Ti / P in which a Ti film, a platinum (Pt) film and a gold (Au) film are sequentially laminated.
It consists of a t / Au film. In this embodiment, the Ti film has a film thickness of, for example, 50 nm, and the Pt film has a film thickness of, for example, 50 nm in the laminated film forming the electrodes 6 and 7.
The film thickness of the Au film is, for example, 600 nm.
【００３４】また、この一実施形態による保護ダイオー
ド１０においては、高濃度ｐ型導電層３と、高濃度ｐ型
導電層４との間隔ｄは、所望とする降伏電圧（ブレイク
ダウン電圧）に基づいて決定される。すなわち、本発明
者の知見によれば、保護ダイオードにおける降伏電圧
は、高濃度ｐ型導電層３，４の間隔ｄに依存する。そし
て、その近似式は、下記の（１）式のように表すことが
できる。Further, in the protection diode 10 according to this embodiment, the distance d between the high-concentration p-type conductive layer 3 and the high-concentration p-type conductive layer 4 is based on the desired breakdown voltage (breakdown voltage). Will be decided. That is, according to the knowledge of the present inventor, the breakdown voltage in the protection diode depends on the distance d between the high-concentration p-type conductive layers 3 and 4. The approximate expression can be expressed as the following expression (1).
【数１】
なお、上式のＥｍは、下記の（２）のように表すことが
できる。[Equation 1] Note that E m in the above equation can be expressed as in (2) below.
【数２】 [Equation 2]
【００３５】また、上式に使用されているそれぞれの文
字について、以下に示す。
ＮD：低濃度ｎ型導電層２の実効的ドナー濃度
Ｅm：ｐ++−ｎダイオード（高濃度ｐ型導電層３，４と
低濃度ｎ型導電層２とからなるダイオード）のアバラン
シェ降伏時の最大電界であり、基板材料（Ｓｉ，ＧａＡ
ｓ，ＧａＰ、Ｇｅ）と、この基板材料の不純物濃度によ
って決定する最大電界（図２（アバランシェ降伏時の空
乏層幅Ｗmおよび、最大電界Ｅmの、不純物濃度依存
性）、図３（アバランシェ降伏時の空乏層幅Ｗmおよ
び、最大電界Ｅmの、不純物濃度勾配依存性）参照）
Ｗm：ｐ++−ｎダイオード（高濃度ｐ型導電層３，４と
低濃度ｎ型導電層２とからなるダイオード）のアバラン
シェ降伏時の空乏層幅
ε0：真空誘電率
εr：低濃度ｎ型導電層２の比誘電率
ｑ ：単位電荷量Further, each character used in the above equation is shown below. N D: avalanche breakdown p ++ -n diode (high-concentration p-type conductive layer 3, 4 and the diode comprising a low-concentration n-type conductive layer 2 which): low-concentration n the effective donor concentration in the conductive layer 2 E m Is the maximum electric field at the time, and the substrate material (Si, GaA
s, GaP, Ge) and the maximum electric field determined by the impurity concentration of the substrate material (FIG. 2 (depletion layer width W m at avalanche breakdown and maximum electric field E m , impurity concentration dependence), FIG. 3 (avalanche). Depletion layer width W m at breakdown and dependence of maximum electric field E m on impurity concentration gradient)) W m : p ++ -n diode (high-concentration p-type conductive layers 3 and 4 and low-concentration n-type conductive layer) Depletion layer width at the time of avalanche breakdown ε 0 : vacuum permittivity ε r : low-concentration n-type conductive layer 2 relative permittivity q : Unit charge
【００３６】以上の（１）式および（２）式に基づい
て、設計される半導体装置において所望とする降伏電圧
ＢＶを確保可能なように、高濃度ｐ型導電層３，４の間
隔ｄを決定し、その間隔に形成する。具体的には、この
一実施形態による半導体装置における所望の降伏電圧Ｂ
Ｖが、７Ｖである場合、高濃度ｐ型導電層３，４の間隔
ｄを、約０．３μｍ（３００ｎｍ）とする。このように
間隔ｄを設定することにより、ＢＶ＝７Ｖのときに、保
護ダイオード１０をブレイクダウンさせることが可能と
なる。すなわち、一方の空乏層が他方の接合に達する電
圧をＶ1とし、降伏電圧をＢＶとしたときに、Ｖ1≦ＢＶ
となるように間隔を定める。Based on the above equations (1) and (2), the distance d between the high-concentration p-type conductive layers 3 and 4 is set so that a desired breakdown voltage BV can be secured in the designed semiconductor device. Determine and form at that interval. Specifically, the desired breakdown voltage B in the semiconductor device according to this embodiment is
When V is 7V, the distance d between the high-concentration p-type conductive layers 3 and 4 is set to about 0.3 μm (300 nm). By setting the interval d in this way, it becomes possible to break down the protection diode 10 when BV = 7V. That is, when the voltage at which one depletion layer reaches the other junction is V 1 and the breakdown voltage is BV, V 1 ≦ BV
Set the interval so that
【００３７】また、図１Ｂに示すように、この一実施形
態による接合型電界効果トランジスタ（ＪＦＥＴ）２０
においては、保護ダイオード１０におけると共通の半絶
縁性半導体基板１の上部に、選択的に、ｎ型不純物が低
濃度にドープされた低濃度ｎ型導電層２１が設けられて
いる。また、低濃度ｎ型導電層２１内の上部に、選択的
に、ｐ型不純物が高濃度にドープされた一対の高濃度ｐ
型導電層２２，２３が設けられている。この一対の高濃
度ｐ型導電層２２，２３の間の部分における低濃度ｎ型
導電層２１の上部には、ｐ型不純物が高濃度にドープさ
れたｐ+型のゲート拡散層２４が設けられている。ま
た、ＪＦＥＴ２０における半絶縁性半導体基板１の全面
に、保護ダイオード１０におけると共通のパッシベーシ
ョン膜５が設けられている。また、ＪＦＥＴ２０のパッ
シベーション膜５の部分には、コンタクトホール５ｃ，
５ｄ，５ｅが設けられている。そして、コンタクトホー
ル５ｃを介して高濃度ｎ型導電層２２にオーミック接触
したソース電極２５が設けられているとともに、コンタ
クトホール５ｅを介して高濃度ｎ型導電層２３にオーミ
ック接触したドレイン電極２６が設けられている。ま
た、コンタクトホール５ｄを介してゲート電極２７が設
けられている。そして、これらのソース電極２５、ドレ
イン電極２６およびゲート電極２７は、保護ダイオード
１０における電極６，７と同様のＴｉ／Ｐｔ／Ａｕ膜か
ら構成される。Further, as shown in FIG. 1B, a junction field effect transistor (JFET) 20 according to this embodiment is provided.
In the above, the lightly doped n-type conductive layer 21 in which n-type impurities are lightly doped is provided on the semi-insulating semiconductor substrate 1 common to the protection diode 10. In addition, a pair of high-concentration p-types, which are selectively doped with a high concentration of p-type impurities, are formed in the upper portion of the low-concentration n-type conductive layer 21.
Type conductive layers 22 and 23 are provided. A p + -type gate diffusion layer 24 doped with a high concentration of p-type impurities is provided on the low-concentration n-type conductive layer 21 in the portion between the pair of high-concentration p-type conductive layers 22 and 23. ing. Further, the passivation film 5 common to the protection diode 10 is provided on the entire surface of the semi-insulating semiconductor substrate 1 in the JFET 20. Further, in the passivation film 5 portion of the JFET 20, contact holes 5c,
5d and 5e are provided. A source electrode 25 that is in ohmic contact with the high concentration n-type conductive layer 22 through the contact hole 5c is provided, and a drain electrode 26 that is in ohmic contact with the high concentration n-type conductive layer 23 through the contact hole 5e is provided. It is provided. Further, a gate electrode 27 is provided via the contact hole 5d. The source electrode 25, the drain electrode 26, and the gate electrode 27 are made of the same Ti / Pt / Au film as the electrodes 6 and 7 in the protection diode 10.
【００３８】また、図１Ｃに示すように、この一実施形
態による半導体抵抗素子３０においては、保護ダイオー
ド１０およびＪＦＥＴ２０におけると共通の半絶縁性半
導体基板１の上部に、選択的に、ｎ型不純物が低濃度に
ドープされた低濃度ｎ型導電層３１が設けられている。
また、低濃度ｎ型導電層３１内の上部に、選択的に、ｎ
型不純物が高濃度にドープされた高濃度ｎ型導電層３
２，３３が設けられている。また、半導体抵抗素子３０
における半絶縁性半導体基板１の全面に、保護ダイオー
ド１０およびＪＦＥＴ２０におけると共通のＳｉＮから
なるパッシベーション膜５が設けられている。また、半
導体抵抗素子３０におけるパッシベーション膜５の部分
には、コンタクトホール５ｆ，５ｇが設けられている。
そして、コンタクトホール５ｆを介して高濃度ｎ型導電
層３２にオーミック接触した電極３４が設けられている
とともに、コンタクトホール５ｇを介して高濃度ｎ型導
電層３３にオーミック接触した電極３５が設けられてい
る。これらの電極３４，３５は、保護ダイオード１０に
おける電極６，７におけると同様の、Ｔｉ／Ｐｔ／Ａｕ
膜からなる。Further, as shown in FIG. 1C, in the semiconductor resistance element 30 according to this embodiment, an n-type impurity is selectively formed on the upper part of the semi-insulating semiconductor substrate 1 common to the protection diode 10 and the JFET 20. A low-concentration n-type conductive layer 31 that is lightly doped is provided.
In addition, n is selectively formed on the upper portion of the low-concentration n-type conductive layer 31.
-Concentration n-type conductive layer 3 heavily doped with type impurities
2, 33 are provided. In addition, the semiconductor resistance element 30
A passivation film 5 made of SiN, which is common to the protection diode 10 and the JFET 20, is provided on the entire surface of the semi-insulating semiconductor substrate 1. Further, contact holes 5f and 5g are provided in the passivation film 5 portion of the semiconductor resistance element 30.
Then, an electrode 34 in ohmic contact with the high-concentration n-type conductive layer 32 is provided through the contact hole 5f, and an electrode 35 in ohmic contact with the high-concentration n-type conductive layer 33 is provided through the contact hole 5g. ing. These electrodes 34 and 35 are similar to those in the electrodes 6 and 7 of the protection diode 10 and are similar to Ti / Pt / Au.
It consists of a membrane.
【００３９】以上のようにして、この一実施形態による
保護ダイオード１０、ＪＦＥＴ２０、および半導体抵抗
素子３０を少なくとも有する半導体装置が構成されてい
る。As described above, the semiconductor device having at least the protection diode 10, the JFET 20, and the semiconductor resistance element 30 according to this embodiment is constructed.
【００４０】次に、以上のように構成された保護ダイオ
ードを備えた半導体装置の製造方法について、図４から
図６を参照しつつ説明する。Next, a method of manufacturing a semiconductor device having the protection diode configured as described above will be described with reference to FIGS.
【００４１】すなわち、図４に示すように、まず、例え
ばイオン注入法により、半絶縁性半導体基板１に所定の
条件で例えばＳｉなどのｎ型不純物を選択的に導入す
る。その後、Ａｓを所定の圧力とした雰囲気中におい
て、例えば約８５０℃の温度に加熱して活性化アニール
を行うことにより、導入されたｎ型不純物を活性化させ
る。この工程によって、図４Ａに示す保護ダイオード１
０の低濃度ｎ型導電層２、図４Ｂに示すＪＦＥＴ２０の
低濃度ｎ型導電層２１、および図４Ｃに示す半導体抵抗
素子３０の低濃度ｎ型導電層３１がそれぞれ形成され
る。その後、例えばＳｉなどのｎ型不純物を選択的にイ
オン注入する。これにより、ＪＦＥＴ２０の低濃度ｎ型
導電層２１の上部に高濃度ｎ型導電層２２，２３が形成
されるとともに、半導体抵抗素子３０の低濃度ｎ型導電
層３１の上部に、高濃度ｎ型導電層３２，３３が形成さ
れる。That is, as shown in FIG. 4, first, an n-type impurity such as Si is selectively introduced into the semi-insulating semiconductor substrate 1 under predetermined conditions by, for example, an ion implantation method. Then, the introduced n-type impurities are activated by heating at a temperature of, for example, about 850 ° C. and performing activation annealing in an atmosphere having a predetermined pressure of As. By this process, the protection diode 1 shown in FIG.
The low concentration n-type conductive layer 2 of 0, the low concentration n-type conductive layer 21 of the JFET 20 shown in FIG. 4B, and the low concentration n-type conductive layer 31 of the semiconductor resistance element 30 shown in FIG. 4C are respectively formed. After that, n-type impurities such as Si are selectively ion-implanted. As a result, the high-concentration n-type conductive layers 22 and 23 are formed on the low-concentration n-type conductive layer 21 of the JFET 20, and the high-concentration n-type conductive layer 31 is formed on the low-concentration n-type conductive layer 31 of the semiconductor resistance element 30. Conductive layers 32 and 33 are formed.
【００４２】次に、例えばプラズマＣＶＤ法により、半
絶縁性半導体基板１上に例えばＳｉＮからなるパッシベ
ーション膜５を形成する。ここで、このＣＶＤ法による
成膜条件の一例を挙げると、反応ガスとして、シラン
（ＳｉＨ4）ガスと窒素（Ｎ2）ガスとの混合ガスを用い
る。Next, the passivation film 5 made of, for example, SiN is formed on the semi-insulating semiconductor substrate 1 by, for example, the plasma CVD method. Here, as an example of film forming conditions by the CVD method, a mixed gas of a silane (SiH 4 ) gas and a nitrogen (N 2 ) gas is used as a reaction gas.
【００４３】次に、リソグラフィ工程により、パッシベ
ーション膜５上にレジストパターン（図示せず）を形成
する。このレジストパターンは、ＪＦＥＴ２０における
ゲート電極２７の形成領域に開口を有するとともに、保
護ダイオード１０の電極６，７の形成領域に開口を有す
る。次に、このレジストパターンをマスクとして、例え
ばＲＩＥ法により、ゲート領域のパッシベーション膜５
をエッチングする。これにより、ＪＦＥＴ２０のゲート
拡散層２４の上方におけるパッシベーション膜５の部分
にコンタクトホール５ｄが形成されるとともに、保護ダ
イオード１０の高濃度ｐ型導電層３，４の上方における
パッシベーション膜５の部分に、それぞれコンタクトホ
ール５ａ，５ｂが形成される。ここで、このエッチング
におけるエッチングガスとしては、例えばＣＦ4にＨ2ま
たはＯ2を添加した混合ガスが用いられる。Next, a resist pattern (not shown) is formed on the passivation film 5 by a lithography process. This resist pattern has an opening in the formation region of the gate electrode 27 in the JFET 20 and an opening in the formation region of the electrodes 6 and 7 of the protection diode 10. Next, using this resist pattern as a mask, the passivation film 5 in the gate region is formed by, eg, RIE.
To etch. As a result, the contact hole 5d is formed in the portion of the passivation film 5 above the gate diffusion layer 24 of the JFET 20, and at the portion of the passivation film 5 above the high-concentration p-type conductive layers 3 and 4 of the protection diode 10. Contact holes 5a and 5b are formed, respectively. Here, as the etching gas in this etching, for example, a mixed gas in which H 2 or O 2 is added to CF 4 is used.
【００４４】次に、レジストパターンを除去した後、半
絶縁性半導体基板１を拡散炉（図示せず）内に入れる。
そして、例えばジエチルジンク（Ｚｎ（Ｃ2Ｈ5）2）を
拡散源として含む雰囲気中で、半絶縁性半導体基板１を
加熱する。これにより、コンタクトホール５ｄを通じて
低濃度ｎ型導電層２１中にｐ型不純物のＺｎを拡散させ
て、ｐ型のゲート拡散層２４を形成するとともに、コン
タクトホール５ａ，５ｂを通じて、低濃度ｎ型導電層２
中にｐ型不純物のＺｎを拡散させてそれぞれ高濃度ｐ型
導電層３，４を形成する。一般に、ＪＦＥＴ２０のゲー
ト拡散層２４の形成においてＺｎが用いられる場合、そ
の濃度は、拡散フロントにおいて例えば２×１０19／ｃ
ｍ3である。Next, after removing the resist pattern, the semi-insulating semiconductor substrate 1 is put into a diffusion furnace (not shown).
Then, for example, the semi-insulating semiconductor substrate 1 is heated in an atmosphere containing diethyl zinc (Zn (C 2 H 5 ) 2 ) as a diffusion source. As a result, the p-type impurity Zn is diffused into the low-concentration n-type conductive layer 21 through the contact hole 5d to form the p-type gate diffusion layer 24, and the low-concentration n-type conductive layer is formed through the contact holes 5a and 5b. Layer 2
Zn, which is a p-type impurity, is diffused therein to form high-concentration p-type conductive layers 3 and 4, respectively. Generally, when Zn is used in the formation of the gate diffusion layer 24 of the JFET 20, its concentration is, for example, 2 × 10 19 / c at the diffusion front.
m is 3.
【００４５】次に、図６に示すように、リソグラフィ工
程により、パッシベーション膜５上に、図６Ｂに示すＪ
ＦＥＴ２０におけるソース電極２５およびドレイン電極
２６の形成領域、および図６Ｃに示す半導体抵抗素子３
０における電極３４，３５に対応するそれぞれの部分
に、それぞれ開口を有するレジストパターン（図示せ
ず）を形成する。次に、このレジストパターンをマスク
として、例えばＲＩＥ法により、例えばＣＦ4にＨ2また
はＯ2を添加した混合ガスを用いて、パッシベーション
膜５をエッチングする。これにより、ＪＦＥＴ２０のパ
ッシベーション膜５にコンタクトホール５ｃ，５ｅが形
成されるとともに、半導体抵抗素子３０のパッシベーシ
ョン膜５にコンタクトホール５ｆ，５ｇが形成される。
その後、レジストパターンを除去する。Next, as shown in FIG. 6, the J shown in FIG. 6B is formed on the passivation film 5 by a lithography process.
The formation region of the source electrode 25 and the drain electrode 26 in the FET 20 and the semiconductor resistance element 3 shown in FIG. 6C.
A resist pattern (not shown) having openings is formed in each portion corresponding to the electrodes 34 and 35 in 0. Next, using this resist pattern as a mask, the passivation film 5 is etched by, for example, the RIE method using a mixed gas in which H 2 or O 2 is added to CF 4 , for example. As a result, contact holes 5c and 5e are formed in the passivation film 5 of the JFET 20, and contact holes 5f and 5g are formed in the passivation film 5 of the semiconductor resistance element 30.
Then, the resist pattern is removed.
【００４６】次に、パッシベーション膜５の全面に例え
ば真空蒸着法によりＴｉ／Ｐｔ／Ａｕ膜を形成する。そ
の後、リソグラフィ工程により、保護ダイオード１０に
おける電極６，７、ＪＦＥＴ２０におけるゲート電極２
７および半導体抵抗素子３０における電極３４，３５に
対応する形状のレジストパターン（図示せず）を形成す
る。その後、このレジストパターンをマスクとして、例
えばイオンミリング法によりＴｉ／Ｐｔ／Ａｕ膜をパタ
ーニングする。これによって、パッシベーション膜５の
コンタクトホール５ａ，５ｂの部分にそれぞれ電極６，
７、コンタクトホール５ｃ，５ｄ，５ｅの部分にそれぞ
れソース電極２５、ゲート電極２７、ドレイン電極２
６、およびコンタクトホール５ｆ，５ｇの部分にそれぞ
れ電極３４，３５が形成される。なお、電極６，７，３
４，３５、ソース電極２５およびドレイン電極２６と、
ゲート電極２７とを別の工程において形成するようにし
ても良く、ゲート電極２７をＴｉ／Ｐｔ／Ａｕ膜から構
成するとともに、電極６，７，３４，３５、ソース電極
２５およびドレイン電極２６をＡｕＧｅ／Ｎｉ膜から構
成するようにしても良い。Next, a Ti / Pt / Au film is formed on the entire surface of the passivation film 5 by, for example, a vacuum evaporation method. After that, the electrodes 6 and 7 of the protection diode 10 and the gate electrode 2 of the JFET 20 are subjected to a lithography process.
7 and a resist pattern (not shown) having a shape corresponding to the electrodes 34 and 35 of the semiconductor resistance element 30 are formed. Then, using this resist pattern as a mask, the Ti / Pt / Au film is patterned by, for example, an ion milling method. As a result, the electrodes 6, 6 are formed in the contact holes 5a, 5b of the passivation film 5, respectively.
7, the source electrode 25, the gate electrode 27, and the drain electrode 2 at the contact holes 5c, 5d, and 5e, respectively.
Electrodes 34 and 35 are formed at 6 and contact holes 5f and 5g, respectively. In addition, the electrodes 6, 7, 3
4, 35, the source electrode 25 and the drain electrode 26,
The gate electrode 27 may be formed in a different step, the gate electrode 27 is made of a Ti / Pt / Au film, and the electrodes 6, 7, 34, 35, the source electrode 25 and the drain electrode 26 are made of AuGe. You may make it comprise from / Ni film.
【００４７】以上により、図１Ａに示す保護ダイオード
１０、図１Ｂに示すＪＦＥＴ２０、および図１Ｃに示す
半導体抵抗素子３０を有する、この一実施形態による半
導体装置が製造される。As described above, the semiconductor device according to this embodiment having the protection diode 10 shown in FIG. 1A, the JFET 20 shown in FIG. 1B, and the semiconductor resistance element 30 shown in FIG. 1C is manufactured.
【００４８】以上説明したように、この一実施形態によ
れば、半絶縁性半導体基板１に設けられた低濃度ｎ型導
電体層２と、この低濃度ｎ型導電層２とｐｎ接合をなす
高濃度ｐ型導電層３，４とからなる保護ダイオード１０
における、高濃度ｐ型導電層３，４の間隔ｄを、所望の
降伏電圧（ブレイクダウン電圧）ＢＶのときに、低濃度
ｎ型導電体層２における高濃度ｐ型導電層３と高濃度ｐ
型導電層４との間の部分が空乏化する間隔に設定するよ
うにしていることにより、電圧を印加した際に、低濃度
ｎ型導電層２における高濃度ｐ型導電層３，４の間の部
分が空乏化し、低濃度ｎ型導電層２内部の電位勾配が降
伏電界に達することによって、降伏が発生するという原
理を利用し、降伏電圧ＢＶを、低濃度ｎ型導電層２にお
ける高濃度ｐ型導電層３，４の間隔によって律すること
ができる。したがって、保護ダイオードにおける特性の
ばらつきを容易に制御することができ、ばらつきの抑制
を図ることができる。また、意図しないトラップの影響
を受けにくくなるため、降伏電圧が経時変化を起こしに
くくなる。さらに、保護ダイオード１０の熱的安定性を
高めることができるとともに、リーク電流を抑制するこ
とができる。また、保護ダイオード１０において、高濃
度ｐ型導電層３，４の拡散深さを低濃度ｎ型導電層２の
拡散深さより浅くし、電圧を印加した際に生じる空乏層
を、低濃度ｎ型導電層２より下にまで広げることができ
るので、保護ダイオード１０の低容量化を図ることが可
能となる。As described above, according to this embodiment, the low concentration n-type conductor layer 2 provided on the semi-insulating semiconductor substrate 1 and the low concentration n-type conductive layer 2 form a pn junction. Protective diode 10 comprising high-concentration p-type conductive layers 3 and 4
At a desired breakdown voltage (breakdown voltage) BV, the distance d between the high-concentration p-type conductive layers 3 and 4 is set to the high-concentration p-type conductive layer 3 and the high-concentration p-type conductive layer 3 in the low-concentration n-type conductive layer 2.
The gap between the high-concentration p-type conductive layers 3 and 4 in the low-concentration n-type conductive layer 2 is set when a voltage is applied by setting the space between the high-concentration p-type conductive layers 4 and 4 to be depleted. Is depleted and the potential gradient inside the low-concentration n-type conductive layer 2 reaches the breakdown electric field, whereby the breakdown voltage BV is set to the high concentration in the low-concentration n-type conductive layer 2. It can be controlled by the distance between the p-type conductive layers 3 and 4. Therefore, variations in characteristics of the protection diode can be easily controlled, and variations can be suppressed. Moreover, the breakdown voltage is less likely to change with time because it is less likely to be affected by an unintended trap. Further, the thermal stability of the protection diode 10 can be improved and the leak current can be suppressed. Further, in the protection diode 10, the diffusion depths of the high-concentration p-type conductive layers 3 and 4 are made shallower than the diffusion depths of the low-concentration n-type conductive layer 2, and the depletion layer generated when a voltage is applied is a low-concentration n-type. Since it can be extended below the conductive layer 2, the capacitance of the protection diode 10 can be reduced.
【００４９】以上、この発明の一実施形態について具体
的に説明したが、この発明は、上述の一実施形態に限定
されるものではなく、この発明の技術的思想に基づく各
種の変形が可能である。Although one embodiment of the present invention has been specifically described above, the present invention is not limited to the above-mentioned one embodiment, and various modifications can be made based on the technical idea of the present invention. is there.
【００５０】例えば、上述の一実施形態において挙げた
数値、材料、電極の積層構造はあくまでも例に過ぎず、
必要に応じてこれと異なる数値、材料、電極の積層構造
を用いてもよい。For example, the numerical values, the materials, and the laminated structure of the electrodes described in the above embodiment are merely examples.
If necessary, different numerical values, materials, and laminated structures of electrodes may be used.
【００５１】また、例えば上述の一実施形態において
は、基板として、半絶縁性ＧａＡｓ基板を用いている
が、半絶縁性ＧａＡｓ基板以外にも、リン化ガリウム
（ＧａＰ）基板やＳｉ基板などを用いることも可能であ
る。Further, for example, in the above-described one embodiment, the semi-insulating GaAs substrate is used as the substrate, but a gallium phosphide (GaP) substrate, a Si substrate or the like is used in addition to the semi-insulating GaAs substrate. It is also possible.
【００５２】[0052]
【発明の効果】以上説明したように、この発明によれ
ば、第１の導電体層中に設けられた第２の導電体層と第
３の導電体層との間隔が、所望の降伏電圧を印加したと
きに、第１の導電体層における第２の導電体層と第３の
導電体層との間の部分が空乏化する間隔に設定されてい
ることにより、電圧を印加した際に、第１の導電体層に
おける第２の導電体層と第３の導電体層との間の部分が
空乏化し、この第１の導電体層内部の電位勾配が降伏電
界に達することによって、降伏が発生するという原理を
利用することができ、降伏電圧を、第１の導電体層にお
ける第２の導電体層と第３の導電体層との間の間隔によ
って律することができる。したがって、保護ダイオード
における特性のばらつきの制御を容易に行うことができ
るので、ばらつきを抑制することができる。また、意図
しないトラップの影響を受けにくくなるため、降伏電圧
が経時変化を起こしにくくなる。さらに、保護ダイオー
ドにおける熱的安定性を高めることができるとともに、
リーク電流を抑制することができる。As described above, according to the present invention, the interval between the second conductor layer and the third conductor layer provided in the first conductor layer is such that the desired breakdown voltage is obtained. When the voltage is applied, since the portion of the first conductor layer between the second conductor layer and the third conductor layer is depleted when the voltage is applied, , The portion of the first conductor layer between the second conductor layer and the third conductor layer is depleted, and the potential gradient inside the first conductor layer reaches the breakdown electric field, so that the breakdown occurs. Can be used, and the breakdown voltage can be controlled by the distance between the second conductor layer and the third conductor layer in the first conductor layer. Therefore, variations in the characteristics of the protection diode can be easily controlled, and variations can be suppressed. Moreover, the breakdown voltage is less likely to change with time because it is less likely to be affected by an unintended trap. Furthermore, the thermal stability of the protection diode can be increased, and
Leak current can be suppressed.
【図１】この発明の一実施形態による半導体装置におけ
る保護ダイオード、ＪＦＥＴ、および半導体抵抗素子を
示す断面図である。FIG. 1 is a sectional view showing a protection diode, a JFET, and a semiconductor resistance element in a semiconductor device according to an embodiment of the present invention.
【図２】アバランシェ降伏時の空乏層幅Ｗmおよび最大
電界Ｅmの不純物濃度依存性を示すグラフである。FIG. 2 is a graph showing the impurity concentration dependence of the depletion layer width W m and the maximum electric field E m at the time of avalanche breakdown.
【図３】アバランシェ降伏時の空乏層幅Ｗmおよび最大
電界Ｅmの不純物濃度勾配依存性を示すグラフである。FIG. 3 is a graph showing the dependence of the depletion layer width W m and the maximum electric field E m on the impurity concentration gradient during avalanche breakdown.
【図４】この発明の一実施形態による半導体装置の製造
方法を説明するための断面図である。FIG. 4 is a sectional view illustrating the method for manufacturing the semiconductor device according to the embodiment of the present invention.
【図５】この発明の一実施形態による半導体装置の製造
方法を説明するための断面図である。FIG. 5 is a sectional view illustrating the method for manufacturing the semiconductor device according to the embodiment of the present invention.
【図６】この発明の一実施形態による半導体装置の製造
方法を説明するための断面図である。FIG. 6 is a sectional view illustrating the method for manufacturing the semiconductor device according to the embodiment of the present invention.
【図７】従来の保護ダイオードの第１の例を示す断面図
である。FIG. 7 is a cross-sectional view showing a first example of a conventional protection diode.
【図８】従来の保護ダイオードの第２の例を示す断面図
である。FIG. 8 is a cross-sectional view showing a second example of a conventional protection diode.
【図９】従来の保護ダイオードの第３の例を示す断面図
である。FIG. 9 is a sectional view showing a third example of a conventional protection diode.
１・・・半絶縁性半導体基板、２・・・低濃度ｎ型導電
体層、３，４・・・高濃度ｐ型導電層、５・・・パッシ
ベーション膜、５ａ〜５ｇ・・・コンタクトホール、
６，７，３４，３５・・・電極、１０・・・保護ダイオ
ード、２１，３１・・・低濃度ｎ型導電層、２２，２
３，３２，３３・・・高濃度ｎ型導電層、２４・・・ゲ
ート拡散層、２５・・・ソース電極、２６・・・ドレイ
ン電極、２７・・・ゲート電極、３０・・・半導体抵抗
素子1 ... Semi-insulating semiconductor substrate, 2 ... Low concentration n-type conductor layer, 3, 4 ... High concentration p-type conductive layer, 5 ... Passivation film, 5a-5g ... Contact hole ,
6, 7, 34, 35 ... Electrodes, 10 ... Protection diodes, 21, 31 ... Low-concentration n-type conductive layer, 22, 2
3, 32, 33 ... High-concentration n-type conductive layer, 24 ... Gate diffusion layer, 25 ... Source electrode, 26 ... Drain electrode, 27 ... Gate electrode, 30 ... Semiconductor resistance element
Claims (27)
第１の導電体層と、 上記第１の導電体層とｐｎ接合をなす第２導電型の第２
の導電体層と、 上記第１の導電体層とｐｎ接合をなすとともに上記第２
の導電体層と離れた位置に設けられた第２導電型の第３
の導電体層とからなる保護ダイオードを有し、 上記第２の導電体層と上記第３の導電体層との間隔が、
降伏電圧以下の所望の電圧を印加したときに、上記第１
の導電体層における上記第２の導電体層と上記第３の導
電体層との間の部分が空乏化する間隔に設定されている
ことを特徴とする保護ダイオードを備えた半導体装置。1. A first conductive type first conductive layer provided on a semi-insulating substrate, and a second conductive type second conductive layer forming a pn junction with the first conductive type layer.
And a pn junction with the first conductor layer and the second conductor layer.
Second conductive type third provided at a position distant from the conductive layer of
And a protection diode composed of a conductor layer of, and a distance between the second conductor layer and the third conductor layer is
When a desired voltage equal to or lower than the breakdown voltage is applied, the first voltage
2. A semiconductor device having a protection diode, wherein a portion between the second conductor layer and the third conductor layer in the conductor layer is set to a depletion interval.
たときに、上記第２の導電体層と上記第３の導電体層と
の間のすべての上記第１の導電体層が空乏化するように
上記間隔が設定されていることを特徴とする請求項１記
載の保護ダイオードを備えた半導体装置。2. When a desired voltage equal to or lower than the breakdown voltage is applied, all the first conductor layers between the second conductor layer and the third conductor layer are depleted. The semiconductor device having a protection diode according to claim 1, wherein the interval is set so that
層の拡散深さが、上記第１の導電体層の拡散深さより浅
いことを特徴とする請求項１記載の保護ダイオードを備
えた半導体装置。3. The protection diode according to claim 1, wherein a diffusion depth of the second conductor layer and the third conductor layer is shallower than a diffusion depth of the first conductor layer. A semiconductor device provided with.
が、上記第１の導電体層における担体濃度より大きいこ
とを特徴とする請求項１記載の保護ダイオードを備えた
半導体装置。4. The semiconductor device having a protection diode according to claim 1, wherein the carrier concentration in the second conductor layer is higher than the carrier concentration in the first conductor layer.
が、上記第１の導電体層における担体濃度より大きいこ
とを特徴とする請求項１記載の保護ダイオードを備えた
半導体装置。5. The semiconductor device having a protection diode according to claim 1, wherein the carrier concentration in the third conductor layer is higher than the carrier concentration in the first conductor layer.
導電型がｐ型であることを特徴とする請求項１記載の保
護ダイオードを備えた半導体装置。6. The first conductivity type is n-type, and the second conductivity type is n-type.
The semiconductor device having a protection diode according to claim 1, wherein the conductivity type is p-type.
導電型がｎ型であることを特徴とする請求項１記載の保
護ダイオードを備えた半導体装置。7. The first conductivity type is p-type and the second conductivity type is
The semiconductor device having a protection diode according to claim 1, wherein the conductivity type is n-type.
た第１の電極と、上記第３の導電体層とオーミック接触
した第２の電極とを有することを特徴とする請求項１記
載の保護ダイオードを備えた半導体装置。8. The method according to claim 1, further comprising a first electrode in ohmic contact with the second conductor layer and a second electrode in ohmic contact with the third conductor layer. A semiconductor device having a protection diode.
ことを特徴とする請求項１記載の保護ダイオードを備え
た半導体装置。9. A semiconductor device having a protection diode according to claim 1, wherein the semiconductor device comprises at least a resistance element.
導電体層と、上記第４の導電体層内に設けられた第１導
電体の第５の導電体層および第６の導電体層とからなる
ことを特徴とする請求項９記載の保護ダイオードを備え
た半導体装置。10. The resistance element includes a fourth conductor layer of a first conductivity type, a fifth conductor layer of a first conductor provided in the fourth conductor layer, and a sixth conductor layer of the first conductor. 10. A semiconductor device having a protection diode according to claim 9, wherein the semiconductor device comprises a conductor layer.
の担体濃度が、上記第５の導電体層および上記第６の導
電体層における担体濃度より低い濃度であることを特徴
とする請求項１０記載の保護ダイオードを備えた半導体
装置。11. The carrier concentration of the fourth conductor layer in the resistance element is lower than the carrier concentrations of the fifth conductor layer and the sixth conductor layer. 11. A semiconductor device comprising the protection diode described in 10.
タを有して構成されていることを特徴とする請求項１記
載の保護ダイオードを備えた半導体装置。12. A semiconductor device having a protection diode according to claim 1, wherein the semiconductor device comprises at least a junction field effect transistor.
第１導電型の第７の導電体層と、上記第７の導電体層内
に設けられた第１導電型の第８の導電体層および第９の
導電体層と、上記第７の導電体層内で、上記第８の導電
体層および上記第９の導電体層の間に設けられた第２導
電型のゲート拡散層とから構成されていることを特徴と
する請求項１２記載の保護ダイオードを備えた半導体装
置。13. The junction-type field effect transistor,
A seventh conductive layer of a first conductive type, an eighth conductive layer and a ninth conductive layer of a first conductive type provided in the seventh conductive layer, and a seventh conductive layer 13. The second conductive type gate diffusion layer provided between the eighth conductor layer and the ninth conductor layer in the body layer, and the second conductive type gate diffusion layer is formed. A semiconductor device having a protection diode.
７の導電体層の担体濃度より高い濃度であるとともに、
上記第８の導電体層および上記第９の導電体層の担体濃
度が上記第７の導電体層の担体濃度より高い濃度である
ことを特徴とする請求項１３記載の保護ダイオードを備
えた半導体装置。14. The carrier concentration of the gate diffusion layer is higher than the carrier concentration of the seventh conductor layer, and
14. The semiconductor device with a protection diode according to claim 13, wherein the carrier concentration of the eighth conductor layer and the ninth conductor layer is higher than the carrier concentration of the seventh conductor layer. apparatus.
ｓ基板であることを特徴とする請求項１記載の保護ダイ
オードを備えた半導体装置。15. The semi-insulating substrate is semi-insulating GaA.
A semiconductor device comprising a protection diode according to claim 1, which is an s substrate.
導電体層を形成する工程と、 上記第１の導電体層とｐｎ接合をなす領域に第２導電型
の第２の導電体層を形成する工程と、 上記第１の導電体層とｐｎ接合をなす領域で、上記第２
の導電体層とは離れた位置に第２導電型の第３の導電体
層を形成する工程とから保護ダイオードを形成し、 上記第２の導電体層と上記第３の導電体層とを、降伏電
圧以下の所望の電圧を印加したときに上記第２の導電体
層と上記第３の導電体層との間の上記第１の導電体層が
空乏化するような間隔を隔てて形成するようにしたこと
を特徴とする保護ダイオードを備えた半導体装置の製造
方法。16. A step of forming a first conductive type first conductive layer on a semi-insulating substrate, and a second conductive type second conductive layer in a region forming a pn junction with the first conductive type layer. In the step of forming a conductor layer and in a region forming a pn junction with the first conductor layer,
Forming a protection diode from a step of forming a third conductive layer of the second conductivity type at a position distant from the conductive layer of the second conductive layer, and forming the second conductive layer and the third conductive layer. Formed with a space such that the first conductor layer is depleted between the second conductor layer and the third conductor layer when a desired voltage equal to or lower than the breakdown voltage is applied. A method of manufacturing a semiconductor device provided with a protection diode, wherein
が、上記第１の導電体層における担体濃度より大きいこ
とを特徴とする請求項１６記載の保護ダイオードを備え
た半導体装置の製造方法。17. The method of manufacturing a semiconductor device having a protection diode according to claim 16, wherein a carrier concentration in the second conductor layer is higher than a carrier concentration in the first conductor layer.
が、上記第１の導電体層における担体濃度より大きいこ
とを特徴とする請求項１６記載の半導体装置の製造方
法。18. The method of manufacturing a semiconductor device according to claim 16, wherein the carrier concentration in the third conductor layer is higher than the carrier concentration in the first conductor layer.
２導電型がｐ型であることを特徴とする請求項１６記載
の半導体装置の製造方法。19. The method of manufacturing a semiconductor device according to claim 16, wherein the first conductivity type is n-type and the second conductivity type is p-type.
２導電型がｎ型であることを特徴とする請求項１６記載
の半導体装置の製造方法。20. The method of manufacturing a semiconductor device according to claim 16, wherein the first conductivity type is p-type and the second conductivity type is n-type.
ック接触する第１の電極と、上記第３の導電体層とオー
ミック接触した第２の電極とを形成する工程を有するこ
とを特徴とする請求項１６記載の保護ダイオードを備え
た半導体装置の製造方法。21. A method further comprising forming a first electrode in ohmic contact with the second conductor layer and a second electrode in ohmic contact with the third conductor layer. 17. A method of manufacturing a semiconductor device having a protection diode according to claim 16.
第４の導電体層中に設けられた第１導電体の第５の導電
体層および第６の導電体層とからなる抵抗素子をさらに
有し、上記第１の導電体層の形成と、上記抵抗素子にお
ける第４の導電体層とを同一工程で行うようにしたこと
を特徴とする請求項１６記載の保護ダイオードを備えた
半導体装置の製造方法。22. A fourth conductor layer of the first conductivity type, and a fifth conductor layer and a sixth conductor layer of the first conductor provided in the fourth conductor layer. 17. The protection diode according to claim 16, further comprising a resistance element formed by the above, wherein the formation of the first conductor layer and the fourth conductor layer of the resistance element are performed in the same step. A method for manufacturing a semiconductor device comprising:
の担体濃度が、上記第５の導電体層および上記第６の導
電体層における担体濃度より低い濃度であることを特徴
とする請求項２２記載の保護ダイオードを備えた半導体
装置の製造方法。23. The carrier concentration of the fourth conductor layer of the resistance element is lower than the carrier concentrations of the fifth conductor layer and the sixth conductor layer. 23. A method of manufacturing a semiconductor device including the protection diode according to item 22.
タを有して構成されていることを特徴とする請求項１６
記載の保護ダイオードを備えた半導体装置の製造方法。24. A structure having at least a junction field effect transistor.
A method for manufacturing a semiconductor device comprising the protective diode described in claim 1.
第１導電型の第７の導電体層と、上記第７の導電体層内
に設けられた第１導電型の第８の導電体層および第９の
導電体層と、上記第７の導電体層内で、上記第８の導電
体層および上記第９の導電体層の間に設けられた第２導
電型のゲート拡散層とから構成されていることを特徴と
する請求項２４記載の保護ダイオードを備えた半導体装
置の製造方法。25. The junction type field effect transistor,
A seventh conductive layer of a first conductive type, an eighth conductive layer and a ninth conductive layer of a first conductive type provided in the seventh conductive layer, and a seventh conductive layer 25. The second conductivity type gate diffusion layer provided between the eighth conductor layer and the ninth conductor layer in the body layer, and the gate diffusion layer according to claim 24. A method of manufacturing a semiconductor device having a protection diode.
７の導電体層の担体濃度より高い濃度であるとともに、
上記第８の導電体層および上記第９の導電体層の担体濃
度が上記第７の導電体層の担体濃度より高い濃度である
ことを特徴とする請求項２５記載の保護ダイオードを備
えた半導体装置の製造方法。26. The carrier concentration of the gate diffusion layer is higher than the carrier concentration of the seventh conductor layer, and
26. The semiconductor device with a protection diode according to claim 25, wherein the carrier concentration of the eighth conductor layer and the ninth conductor layer is higher than the carrier concentration of the seventh conductor layer. Device manufacturing method.
び上記第３の導電体層と、第２導電型の上記ゲート拡散
層とを同一工程で形成するようにしたことを特徴とする
請求項２５記載の保護ダイオードを備えた半導体装置の
製造方法。27. The second conductive type second conductive layer and the third conductive type layer, and the second conductive type gate diffusion layer are formed in the same step. A method of manufacturing a semiconductor device comprising the protection diode according to claim 25.
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