JP2003037216A - Resin frame for semiconductor package and semiconductor package - Google Patents

Resin frame for semiconductor package and semiconductor package

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JP2003037216A
JP2003037216A JP2002209184A JP2002209184A JP2003037216A JP 2003037216 A JP2003037216 A JP 2003037216A JP 2002209184 A JP2002209184 A JP 2002209184A JP 2002209184 A JP2002209184 A JP 2002209184A JP 2003037216 A JP2003037216 A JP 2003037216A
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Abstract

PROBLEM TO BE SOLVED: To provide a resin frame for semiconductor package used for manufacturing a semiconductor package, such as BGA, CSP. SOLUTION: The resin frame for semiconductor package has a plurality sets of wiring patterns 6 on one side of a prescribed region, where the semiconductor package is manufactured with its both sides except prescribed region formed by respectively desired metal reinforced patterns 7 and 8, and an unpierced concave section 9 is formed, extending from the opposite side of the plurality sets of the wiring patterns 6 to the backside of the wiring pattern. Therefore, the semiconductor package, capable of meeting requirements of downsizing and high density, can be manufactured stably.

Description

【発明の詳細な説明】 【０００１】 【発明の属する技術分野】本発明は、半導体パッケージ
の製造に使用される半導体パッケージ用樹脂フレームに
関する。 【０００２】 【従来の技術】半導体の集積度が向上するに従い、入出
力端子数が増加している。従って、多くの入出力端子数
を有する半導体パッケージが必要になった。一般に、入
出力端子はパッケージの周辺に一列配置するタイプと、
周辺だけでなく内部まで多列に配置するタイプがある。
前者は、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇ
ｅ）が代表的である。これを多端子化する場合は、端子
ピッチを縮小することが必要であるが、０．５ｍｍピッ
チ以下の領域では、半導体パッケージを搭載する配線板
との接続に高度な技術が必要になる。 【０００３】後者のアレイタイプは比較的大きなピッチ
で端子配列が可能なため、多ピン化に適している。従
来、アレイタイプは接続ピンを有するＰＧＡ（Ｐｉｎ
Ｇｒｉｄ Ａｒｒａｙ）が一般的であるが、半導体パッ
ケージを搭載する配配線板との接続は挿入型となり、表
面実装には適していない。 【０００４】このため、表面実装可能なＢＧＡ（Ｂａｌ
ｌ Ｇｒｉｄ Ａｒｒａｙ）と称するパッケージが開発
されている。ＢＧＡの分類としては、（１）セラミック
タイプ、（２）プリント配線板タイプ及び（３）ＴＡＢ
を使ったテープタイプなどがある。このうち、セラミッ
クタイプについては、従来のＰＧＡに比べるとマザーボ
ードとパッケージ間の距離が短くなるために、マザーボ
ードとパッケージ間の熱応力差に起因するパッケージ反
りが深刻な問題である。また、プリント配線板タイプに
ついても、基板の反り、耐湿性、信頼性などに加えて基
板厚さが厚いなどの問題があり、ＴＡＢ技術を適用した
テープＢＧＡが提案されている。 【０００５】一方、パッケージサイズの更なる小型化に
対応するものとして、半導体チップとほぼ同等サイズ
の、いわゆるチップサイズパッケージ（ＣＳＰ；Ｃｈｉ
ｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）が提案されている。こ
れは、半導体チップの周辺部でなく、実装領域内に外部
配線基板との接続部を有するパッケージである。具体例
としては、バンプ付きポリイミドフィルムを半導体チッ
プの表面に接着し、チップと金リード線により電気的接
続を図った後、エポキシ樹脂などをポッティングして封
止したもの（ＮＩＫＫＥＩ ＭＡＴＥＲＩＡＬＳ ＆
ＴＥＣＨＮＯＬＯＧＹ ９４．４，Ｎｏ．１４０，ｐ１
８−１９）などがあった。 【０００６】 【発明が解決しようとする課題】前述のように、ＢＧＡ
やＣＳＰ分野でポリイミドテープをベースフィルムとし
て利用したパッケージが検討されている。この場合、ポ
リイミドテープとしては、ポリイミドフィルム上に接着
材層を介して銅箔をラミネートしたものが一般的である
が、耐熱性や耐湿性などの観点から銅箔上に直接ポリイ
ミド層を形成した、いわゆる２層フレキシブル基材が好
ましい。 【０００７】２層フレキシブル基材の製造方法として
は、銅箔上にポリイミドの前駆体であるポリアミック酸
を塗布し後熱硬化させる方法、硬化したポリイミドフィ
ルム上に真空成膜法や無電解めっき法などにより金属薄
膜を形成する方法に大別されるが、例えば、レーザ加工
を適用して所望する部分（第２の接続機能部に相当）の
ポリイミドを除去して銅箔に達する凹部を設ける場合に
は、ポリイミドフィルムはできる限り薄いことが好まし
い。 【０００８】反面、２層フレキシブル基材をリードフレ
ーム状に加工してハンドリングする場合、ベースフィル
ム厚さが薄いとハンドリング性やフレームとしての剛直
性に欠けるなどの問題があった。本発明は、２層フレキ
シブル基材を適用したＢＧＡ及びＣＳＰなどの半導体パ
ッケージを安定的に製造することを可能とする半導体パ
ッケージ用樹脂フレームを提供するものである。 【０００９】 【課題を解決するための手段】本発明の樹脂フレーム
は、半導体パッケージを製造する所定領域の片面に複数
組の配線パターンを有する半導体パッケージ用樹脂フレ
ームであって、前記所定領域外の両面にそれぞれ所望す
る金属補強パターンが形成され、前記複数組の配線パタ
ーン面の反対面側から配線パターン裏面に達する非貫通
凹部が形成されたものである。 【００１０】 【発明の実施の形態】以下、図１及び図２により本発明
を具体的に説明する。両面金属箔（１．Ａ面側金属箔、
２．Ｂ面側金属箔）付き絶縁フィルム基材３上にそれぞ
れ所定のレジスト像４、５を形成し（図１（ａ））、公
知のエッチング法により所望する複数組の配線パターン
６（片面）及び補強パターン７、８（両面）を形成後、
レジスト像を剥離する（図１（ｂ））。金属箔として
は、電解銅箔や圧延銅箔あるいは銅合金箔などが適用可
能である。また、絶縁基材としては、プロセス耐熱性な
どの観点からポリイミド材が好ましく、フレキシブル基
材のポリイミド面に真空成膜法や無電解めっき法などに
より金属薄層を設けた後、電気めっき法により金属層を
厚付けしたもの、あるいはポリイミドフィルムの両面に
耐熱性を有する接着材を塗布したものに銅箔などを加熱
・加圧したものなどが適用可能である。 【００１１】なお、フレーム全体としての剛直性を確保
するためには、絶縁層厚さ５０μｍ程度の場合、補強パ
ターン厚さは表裏でそれぞれ１０μｍ以上が好ましい。
更に、アセンブリ工程（チップ搭載、ワイヤボンド、封
止、はんだボールリフロー等）においてフレームの反り
を極力抑さえるためには、補強パターンをできるだけ同
等な形状にすることが有効である。 【００１２】次に、後工程で外部基板との接続部となる
位置に金属箔裏面に達する凹部９を設ける（図１
（ｃ））。凹部の加工方法は特に限定するものではな
く、エキシマレーザや炭酸ガスレーザ及びＹＡＧレーザ
などレーザ加工の他、ウエットエッチング法などが適用
可能である。また、この場合、配線パターンを加工する
側の金属箔をそのままの状態で（ベタで）残しておき、
凹部を加工した後配線パターンを形成しても良い。 【００１３】次に金型等で所定のフレーム形状に打ち抜
き加工した後、配線パターン及び凹部内に露出する配線
パターン裏面に所定の接続用金属めっき１０を施して所
望するフレームを得る（図１（ｄ））。この場合、補強
パターンについては特にめっきを施さなくても良い。具
体的には、補強パターン部にレジスト層を形成し、配線
パターンのみを露出させた状態でめっきを施せば良い。
めっきの種類も特に限定するものではなく、ニッケル／
金めっきやスズめっきなどが可能である。 【００１４】図２は、本発明の樹脂フレームを使用して
製造した半導体パッケージの一例である。半導体チップ
と配線パターンとの第１次接続は特に限定されるもので
はなく、公知のワイヤボンド方式やフリップチップ方式
などが適用可能である。また、封止の方式も特に限定し
ないが、ベース基板がフィルムであるため、トランスフ
ァーモールド方式が好ましい。この場合、例えば、直径
１０〜２０μｍ程度のシリカを５〜８０ｗｔ％の範囲で
含有したエポキシ系樹脂などが適用できる。更に、接続
部の形成方法としては、はんだボールを凹部内に配置し
た後加熱により溶融させる方法や、あらかじめ電解めっ
き法によりポリイミドフィルム厚さ以上のバンプを形成
しておく方法、樹脂封止後にはんだ印刷法によりはんだ
バンプを形成する方法などが適用可能である。 【００１５】 【実施例】厚さ１２μｍの電解銅箔を両面に有するフレ
キシブル基材（日立化成工業（株）製、商品名：ＭＣＦ
５５１０Ｉ）の表裏の銅箔面上にドライフィルムレジ
スト（日立化成工業（株）製、商品名：フォテックＨＫ
８１５）をラミネートし、露光、現像により所望するレ
ジストパターンを得た。次に、塩化第二鉄溶液で銅箔を
エッチング加工後、レジストパターンを水酸化カリウム
溶液で剥離することにより所定の配線パターン、補強パ
ターンを得た。次に、エキシマレーザ加工機（住友重機
械工業（株）製、装置名：ＩＮＤＥＸ２００）を用いて
露出した絶縁基材側から配線パターン裏面に達する凹部
（直径３００μｍ）を所定の位置に所定の数だけ形成し
た。エキシマレーザ加工条件は、エネルギー密度２５０
ｍＪ／ｃｍ2、縮小率３．０、発振周波数２００Ｈｚ、
照射パルス数６００パルスである。次に、無電解めっき
法によりニッケル、続いて金めっきをワイヤボンド用端
子部に施した。めっき膜厚は、それぞれ、７μｍ、１μ
ｍである。次に、金型によりフレーム状に打ち抜き加工
した。こうして得られた樹脂フレーム上に半導体チップ
搭載用ダイボンド材を用いて半導体チップを搭載した。
搭載条件は、プレート温度２００℃、荷重５００ｇであ
る。次に、ワイヤボンディングにより半導体チップの外
部電極部と配線パターンを電気的に接続した。その後、
トランスファーモールド用金型にセットし、半導体封止
用エポキシ樹脂（日立化成工業（株）製、ＣＬ−７７０
０）を用いて１８５℃、９０秒で封止した。続いて、前
述の凹部に所定量のはんだを印刷塗布し、赤外線リフロ
ー炉によりはんだを溶融させて外部接続用バンプを形成
した。最後に、パッケージ部を金型で打ち抜き、所望す
るパッケージを得た。 【００１６】 【発明の効果】本発明の半導体パッケージ用樹脂フレー
ムを使用することにより、小型・高密度化に対応可能な
半導体パッケージを安定して製造することができる。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a resin frame for a semiconductor package used for manufacturing a semiconductor package. 2. Description of the Related Art As the degree of integration of semiconductors increases, the number of input / output terminals increases. Therefore, a semiconductor package having a large number of input / output terminals is required. Generally, I / O terminals are arranged in a line around the package,
There is a type that arranges not only the periphery but also the inside in multiple rows.
The former is a QFP (Quad Flat Package).
e) is representative. In order to increase the number of terminals, it is necessary to reduce the terminal pitch. However, in the region of 0.5 mm pitch or less, a high technology is required for connection with a wiring board on which a semiconductor package is mounted. The latter array type is suitable for increasing the number of pins because terminals can be arranged at a relatively large pitch. Conventionally, the array type is a PGA (Pin) having connection pins.
(Grid Array) is generally used, but the connection with a wiring board on which a semiconductor package is mounted is an insertion type, and is not suitable for surface mounting. [0004] For this reason, a surface mountable BGA (Bal
1 Grid Array) has been developed. The BGA is classified into (1) ceramic type, (2) printed wiring board type, and (3) TAB
There is a tape type and so on. Among them, in the ceramic type, since the distance between the motherboard and the package is shorter than that of the conventional PGA, package warpage caused by a difference in thermal stress between the motherboard and the package is a serious problem. In addition, the printed wiring board type also has problems such as a large substrate thickness in addition to substrate warpage, moisture resistance, reliability, and the like, and a tape BGA to which TAB technology is applied has been proposed. On the other hand, in order to cope with further miniaturization of the package size, a so-called chip size package (CSP; Chi) having almost the same size as a semiconductor chip.
p Size Package) has been proposed. This is a package having a connection portion with an external wiring board in a mounting area, not in a peripheral portion of a semiconductor chip. As a specific example, a polyimide film with bumps is adhered to the surface of a semiconductor chip, an electrical connection is made between the chip and gold leads, and then epoxy resin or the like is potted and sealed (NIKKEI MATERIALS &
TECHNOLOGY 94.4, No. 140, p1
8-19). [0006] As described above, the BGA
In the field of CSP and CSP, a package using a polyimide tape as a base film is being studied. In this case, the polyimide tape is generally a laminate of copper foil via an adhesive layer on a polyimide film, but a polyimide layer is formed directly on the copper foil from the viewpoint of heat resistance and moisture resistance. A so-called two-layer flexible substrate is preferable. As a method for producing a two-layer flexible base material, a method of applying a polyamic acid, which is a precursor of polyimide, to a copper foil and then thermally curing the same, a vacuum film forming method or an electroless plating method on the cured polyimide film is used. The method is roughly classified into a method of forming a metal thin film according to, for example, a case where a polyimide is removed from a desired portion (corresponding to the second connection function portion) by applying laser processing to provide a recess reaching the copper foil. Preferably, the polyimide film is as thin as possible. On the other hand, when a two-layer flexible base material is processed into a lead frame shape and handled, if the base film is thin, there are problems such as lack of handleability and rigidity as a frame. The present invention provides a resin frame for a semiconductor package that enables stable production of a semiconductor package such as a BGA and a CSP to which a two-layer flexible substrate is applied. A resin frame according to the present invention is a resin frame for a semiconductor package having a plurality of sets of wiring patterns on one surface of a predetermined region for manufacturing a semiconductor package, the resin frame being provided outside the predetermined region. Desired metal reinforcing patterns are formed on both surfaces, respectively, and non-penetrating recesses reaching the rear surface of the wiring pattern from opposite surfaces of the plurality of sets of wiring pattern surfaces are formed. DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be specifically described below with reference to FIGS. Double-sided metal foil (1. A-side metal foil,
2. Prescribed resist images 4 and 5 are respectively formed on the insulating film substrate 3 with the (B-side metal foil) (FIG. 1A), and a plurality of desired wiring patterns 6 (one side) and After forming the reinforcing patterns 7, 8 (both sides),
The resist image is peeled off (FIG. 1B). As the metal foil, an electrolytic copper foil, a rolled copper foil, a copper alloy foil, or the like can be applied. Further, as the insulating base material, a polyimide material is preferable from the viewpoint of process heat resistance and the like. A thin metal layer is provided on the polyimide surface of the flexible base material by a vacuum film forming method, an electroless plating method, or the like, and then an electroplating method is used. A material in which a metal layer is thickened, a material in which a heat-resistant adhesive is applied to both surfaces of a polyimide film, and a material in which a copper foil or the like is heated and pressed are applicable. In order to ensure the rigidity of the entire frame, when the thickness of the insulating layer is about 50 μm, the thickness of the reinforcing pattern is preferably 10 μm or more on both sides.
Furthermore, in order to minimize the warpage of the frame in the assembly process (chip mounting, wire bonding, sealing, solder ball reflow, etc.), it is effective to make the reinforcing pattern as uniform as possible. Next, a concave portion 9 reaching the rear surface of the metal foil is provided at a position to be a connection portion with an external substrate in a later step (FIG. 1).
(C)). The method of processing the concave portion is not particularly limited, and a wet etching method and the like can be applied in addition to laser processing such as an excimer laser, a carbon dioxide laser, and a YAG laser. In this case, the metal foil on the side where the wiring pattern is processed is left as it is (solid),
After processing the recess, the wiring pattern may be formed. Next, after punching into a predetermined frame shape using a mold or the like, a predetermined connection metal plating 10 is applied to the wiring pattern and the back surface of the wiring pattern exposed in the recess to obtain a desired frame (FIG. 1 ( d)). In this case, the reinforcing pattern need not be plated. Specifically, a resist layer may be formed on the reinforcing pattern portion, and plating may be performed with only the wiring pattern exposed.
The type of plating is not particularly limited.
Gold plating and tin plating are possible. FIG. 2 shows an example of a semiconductor package manufactured by using the resin frame of the present invention. The primary connection between the semiconductor chip and the wiring pattern is not particularly limited, and a known wire bonding method or flip chip method can be applied. The method of sealing is not particularly limited, but a transfer molding method is preferable since the base substrate is a film. In this case, for example, an epoxy resin containing silica having a diameter of about 10 to 20 μm in a range of 5 to 80 wt% can be applied. Further, as a method of forming a connection portion, a method of disposing a solder ball in a concave portion and then heating it, a method of forming a bump having a thickness equal to or larger than a polyimide film by an electrolytic plating method in advance, and a method of forming a solder after resin sealing are used. A method of forming solder bumps by a printing method or the like can be applied. EXAMPLE A flexible base material having a 12 μm-thick electrolytic copper foil on both sides (manufactured by Hitachi Chemical Co., Ltd., trade name: MCF)
5510I) dry film resist (Hitachi Chemical Industries, Ltd., trade name: Photek HK)
815) was laminated, and a desired resist pattern was obtained by exposure and development. Next, after etching the copper foil with a ferric chloride solution, the resist pattern was peeled off with a potassium hydroxide solution to obtain predetermined wiring patterns and reinforcing patterns. Next, using an excimer laser beam machine (Sumitomo Heavy Industries, Ltd., device name: INDEX200), a concave portion (300 μm in diameter) reaching the back side of the wiring pattern from the side of the insulating base material exposed at a predetermined position is formed by a predetermined number. Only formed. Excimer laser processing conditions are energy density 250
mJ / cm 2 , reduction ratio 3.0, oscillation frequency 200 Hz,
The number of irradiation pulses is 600 pulses. Next, nickel and then gold plating were applied to the wire bonding terminals by electroless plating. The plating film thickness was 7 μm and 1 μm, respectively.
m. Next, it was punched into a frame shape by a mold. A semiconductor chip was mounted on the resin frame thus obtained using a die bond material for mounting a semiconductor chip.
The mounting conditions are a plate temperature of 200 ° C. and a load of 500 g. Next, the external electrode portion of the semiconductor chip and the wiring pattern were electrically connected by wire bonding. afterwards,
Set in a transfer mold, epoxy resin for semiconductor encapsulation (CL-770, manufactured by Hitachi Chemical Co., Ltd.)
Using 0), sealing was performed at 185 ° C. for 90 seconds. Subsequently, a predetermined amount of solder was printed and applied to the above-mentioned concave portions, and the solder was melted by an infrared reflow furnace to form external connection bumps. Finally, the package was punched out with a mold to obtain a desired package. By using the resin frame for a semiconductor package of the present invention, it is possible to stably manufacture a semiconductor package which can be reduced in size and density.

【図面の簡単な説明】 【図１】 本発明の半導体パッケージ用樹脂フレームを
使用して半導体パッケージを製造する工程を示す断面
図。 【図２】 本発明の半導体パッケージ用樹脂フレームを
使用して製造された半導体パッケージをを示断面図。 【符号の説明】 １．Ａ面側金属箔 ２．Ｂ面側金属箔 ３．絶縁基材 ４．Ａ面側レジスト像 ５．Ｂ面側レジスト像 ６．配線パターン ７．Ａ面側補強パターン ８．Ｂ面側補強パターン ９．非貫通凹部 １０．接続用めっき ２１．絶縁基材 ２２．配線パターン ２３．半導体チップ ２４．金ワイヤ ２５．チップ接着材 ２６．封止材 ２７．外部接続端子BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a cross-sectional view showing a step of manufacturing a semiconductor package using a resin frame for a semiconductor package of the present invention. FIG. 2 is a sectional view showing a semiconductor package manufactured by using the resin frame for a semiconductor package of the present invention. [Explanation of reference numerals] 1. A-side metal foil 2. B-side metal foil Insulating base material4. 4. A-side resist image 5. B-side resist image Wiring pattern 7. A side side reinforcing pattern8. 8. B-side reinforcing pattern Non-penetrating recess 10. Connection plating 21. Insulating base material 22. Wiring pattern 23. Semiconductor chip 24. Gold wire 25. Chip adhesive 26. Sealing material 27. External connection terminal

─────────────────────────────────────────────────────
【手続補正書】 【提出日】平成１４年７月１８日（２００２．７．１
８） 【手続補正１】 【補正対象書類名】明細書 【補正対象項目名】全文 【補正方法】変更 【補正内容】 【書類名】 明細書 【発明の名称】 半導体パッケージ用樹脂フレーム及び
半導体パッケージ 【特許請求の範囲】 【請求項１】 半導体パッケージを製造する所定領域に
複数組の配線パターンを有する半導体パッケージ用樹脂
フレームであって、前記所定領域外の両面にそれぞれ所
望する金属補強パターンが形成され、前記配線パターン
と前記両面の金属補強パターンは、銅箔をエッチングし
て形成された半導体パッケージ用樹脂フレーム。 【請求項２】 前記配線パターン及び前記金属補強パタ
ーンの表面に、ニッケルおよび金めっきを施した請求項
１に記載の半導体パッケージ用樹脂フレーム。 【請求項３】 前記金属補強パターンの表面に、レジス
ト層を施した請求項１に記載の半導体パッケージ用樹脂
フレーム。 【請求項４】 前記金属補強パターンの厚みが１０μｍ
以上である請求項１〜３のいずれかに記載の半導体パッ
ケージ用樹脂フレーム。 【請求項５】 前記両面の金属補強パターンが同等な形
状である請求項１〜４のいずれかに記載の半導体パッケ
ージ用樹脂フレーム。 【請求項６】 請求項１〜５のいずれかに記載の半導体
パッケージ用樹脂フレームに、半導体チップを搭載し、
樹脂封止してなる半導体パッケージ。 【発明の詳細な説明】 【０００１】 【発明の属する技術分野】本発明は、半導体パッケージ
の製造に使用される半導体パッケージ用樹脂フレーム及
び半導体パッケージに関する。 【０００２】 【従来の技術】半導体の集積度が向上するに従い、入出
力端子数が増加している。従って、多くの入出力端子数
を有する半導体パッケージが必要になった。一般に、入
出力端子はパッケージの周辺に一列配置するタイプと、
周辺だけでなく内部まで多列に配置するタイプがある。
前者は、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇ
ｅ）が代表的である。これを多端子化する場合は、端子
ピッチを縮小することが必要であるが、０．５ｍｍピッ
チ以下の領域では、半導体パッケージを搭載する配線板
との接続に高度な技術が必要になる。 【０００３】後者のアレイタイプは比較的大きなピッチ
で端子配列が可能なため、多ピン化に適している。従
来、アレイタイプは接続ピンを有するＰＧＡ（Ｐｉｎ
Ｇｒｉｄ Ａｒｒａｙ）が一般的であるが、半導体パッ
ケージを搭載する配線板との接続は挿入型となり、表面
実装には適していない。 【０００４】このため、表面実装可能なＢＧＡ（Ｂａｌ
ｌ Ｇｒｉｄ Ａｒｒａｙ）と称するパッケージが開発
されている。ＢＧＡの分類としては、（１）セラミック
タイプ、（２）プリント配線板タイプ及び（３）ＴＡＢ
を使ったテープタイプなどがある。このうち、セラミッ
クタイプについては、従来のＰＧＡに比べるとマザーボ
ードとパッケージ間の距離が短くなるために、マザーボ
ードとパッケージ間の熱応力差に起因するパッケージ反
りが深刻な問題である。また、プリント配線板タイプに
ついても、基板の反り、耐湿性、信頼性などに加えて基
板厚さが厚いなどの問題があり、ＴＡＢ技術を適用した
テープＢＧＡが提案されている。 【０００５】一方、パッケージサイズの更なる小型化に
対応するものとして、半導体チップとほぼ同等サイズ
の、いわゆるチップサイズパッケージ（ＣＳＰ；Ｃｈｉ
ｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）が提案されている。こ
れは、半導体チップの周辺部でなく、実装領域内に外部
配線基板との接続部を有するパッケージである。具体例
としては、バンプ付きポリイミドフィルムを半導体チッ
プの表面に接着し、チップと金リード線により電気的接
続を図った後、エポキシ樹脂などをポッティングして封
止したもの（ＮＩＫＫＥＩ ＭＡＴＥＲＩＡＬＳ ＆
ＴＥＣＨＮＯＬＯＧＹ ９４．４，Ｎｏ．１４０，ｐ１
８−１９）などがあった。 【０００６】 【発明が解決しようとする課題】前述のように、ＢＧＡ
やＣＳＰ分野でポリイミドテープをベースフィルムとし
て利用したパッケージが検討されている。この場合、ポ
リイミドテープとしては、ポリイミドフィルム上に接着
材層を介して銅箔をラミネートしたものが一般的である
が、耐熱性や耐湿性などの観点から銅箔上に直接ポリイ
ミド層を形成した、いわゆる２層フレキシブル基材が好
ましい。 【０００７】２層フレキシブル基材の製造方法として
は、銅箔上にポリイミドの前駆体であるポリアミック酸
を塗布し後熱硬化させる方法、硬化したポリイミドフィ
ルム上に真空成膜法や無電解めっき法などにより金属薄
膜を形成する方法に大別されるが、例えば、レーザ加工
を適用して所望する部分（第２の接続機能部に相当）の
ポリイミドを除去して銅箔に達する凹部を設ける場合に
は、ポリイミドフィルムはできる限り薄いことが好まし
い。 【０００８】反面、２層フレキシブル基材をリードフレ
ーム状に加工してハンドリングする場合、ベースフィル
ム厚さが薄いとハンドリング性やフレームとしての剛直
性に欠けるなどの問題があった。本発明は、２層フレキ
シブル基材を適用したＢＧＡ及びＣＳＰなどの半導体パ
ッケージを安定的に製造することを可能とする半導体パ
ッケージ用樹脂フレームを提供するものである。 【０００９】 【課題を解決するための手段】本発明は、半導体パッケ
ージを製造する所定領域に複数組の配線パターンを有す
る半導体パッケージ用樹脂フレームであって、前記所定
領域外の両面にそれぞれ所望する金属補強パターンが形
成され、前記配線パターンと前記両面の金属補強パター
ンは、銅箔をエッチングして形成された半導体パッケー
ジ用樹脂フレームに関する。半導体パッケージを製造す
る所定領域の片面に複数組の配線パターンを有していて
もよい。また、前記複数組の配線パターン面の反対面側
から配線パターン裏面に達する非貫通凹部が形成されて
いてもよい。 【００１０】 【発明の実施の形態】以下、図１及び図２により本発明
を具体的に説明する。両面金属箔（１．Ａ面側金属箔、
２．Ｂ面側金属箔）付き絶縁フィルム基材３上にそれぞ
れ所定のレジスト像４、５を形成し（図１（ａ））、公
知のエッチング法により所望する複数組の配線パターン
６（片面）及び補強パターン７、８（両面）を形成後、
レジスト像を剥離する（図１（ｂ））。金属箔として
は、電解銅箔や圧延銅箔あるいは銅合金箔などが適用可
能である。また、絶縁基材としては、プロセス耐熱性な
どの観点からポリイミド材が好ましく、フレキシブル基
材のポリイミド面に真空成膜法や無電解めっき法などに
より金属薄層を設けた後、電気めっき法により金属層を
厚付けしたもの、あるいはポリイミドフィルムの両面に
耐熱性を有する接着材を塗布したものに銅箔などを加熱
・加圧したものなどが適用可能である。 【００１１】なお、フレーム全体としての剛直性を確保
するためには、絶縁層厚さ５０μｍ程度の場合、補強パ
ターン厚さは表裏でそれぞれ１０μｍ以上が好ましい。
更に、アセンブリ工程（チップ搭載、ワイヤボンド、封
止、はんだボールリフロー等）においてフレームの反り
を極力抑さえるためには、補強パターンをできるだけ同
等な形状にすることが有効である。 【００１２】次に、後工程で外部基板との接続部となる
位置に金属箔裏面に達する凹部９を設ける（図１
（ｃ））。凹部の加工方法は特に限定するものではな
く、エキシマレーザや炭酸ガスレーザ及びＹＡＧレーザ
などレーザ加工の他、ウエットエッチング法などが適用
可能である。また、この場合、配線パターンを加工する
側の金属箔をそのままの状態で（ベタで）残しておき、
凹部を加工した後配線パターンを形成しても良い。 【００１３】次に金型等で所定のフレーム形状に打ち抜
き加工した後、配線パターン及び凹部内に露出する配線
パターン裏面に所定の接続用金属めっき１０を施して所
望するフレームを得る（図１（ｄ））。この場合、補強
パターンについては特にめっきを施さなくても良い。具
体的には、補強パターン部にレジスト層を形成し、配線
パターンのみを露出させた状態でめっきを施せば良い。
めっきの種類も特に限定するものではなく、ニッケル／
金めっきやスズめっきなどが可能である。 【００１４】図２は、本発明の樹脂フレームを使用して
製造した半導体パッケージの一例である。半導体チップ
と配線パターンとの第１次接続は特に限定されるもので
はなく、公知のワイヤボンド方式やフリップチップ方式
などが適用可能である。また、封止の方式も特に限定し
ないが、ベース基板がフィルムであるため、トランスフ
ァーモールド方式が好ましい。この場合、例えば、直径
１０〜２０μｍ程度のシリカを５〜８０ｗｔ％の範囲で
含有したエポキシ系樹脂などが適用できる。更に、接続
部の形成方法としては、はんだボールを凹部内に配置し
た後加熱により溶融させる方法や、あらかじめ電解めっ
き法によりポリイミドフィルム厚さ以上のバンプを形成
しておく方法、樹脂封止後にはんだ印刷法によりはんだ
バンプを形成する方法などが適用可能である。 【００１５】 【実施例】厚さ１２μｍの電解銅箔を両面に有するフレ
キシブル基材（日立化成工業（株）製、商品名：ＭＣＦ
５５１０Ｉ）の表裏の銅箔面上にドライフィルムレジ
スト（日立化成工業（株）製、商品名：フォテックＨＫ
８１５）をラミネートし、露光、現像により所望するレ
ジストパターンを得た。次に、塩化第二鉄溶液で銅箔を
エッチング加工後、レジストパターンを水酸化カリウム
溶液で剥離することにより所定の配線パターン、補強パ
ターンを得た。次に、エキシマレーザ加工機（住友重機
械工業（株）製、装置名：ＩＮＤＥＸ２００）を用いて
露出した絶縁基材側から配線パターン裏面に達する凹部
（直径３００μｍ）を所定の位置に所定の数だけ形成し
た。エキシマレーザ加工条件は、エネルギー密度２５０
ｍＪ／ｃｍ2、縮小率３．０、発振周波数２００Ｈｚ、
照射パルス数６００パルスである。次に、無電解めっき
法によりニッケル、続いて金めっきをワイヤボンド用端
子部に施した。めっき膜厚は、それぞれ、７μｍ、１μ
ｍである。次に、金型によりフレーム状に打ち抜き加工
した。こうして得られた樹脂フレーム上に半導体チップ
搭載用ダイボンド材を用いて半導体チップを搭載した。
搭載条件は、プレート温度２００℃、荷重５００ｇであ
る。次に、ワイヤボンディングにより半導体チップの外
部電極部と配線パターンを電気的に接続した。その後、
トランスファーモールド用金型にセットし、半導体封止
用エポキシ樹脂（日立化成工業（株）製、ＣＬ−７７０
０）を用いて１８５℃、９０秒で封止した。続いて、前
述の凹部に所定量のはんだを印刷塗布し、赤外線リフロ
ー炉によりはんだを溶融させて外部接続用バンプを形成
した。最後に、パッケージ部を金型で打ち抜き、所望す
るパッケージを得た。 【００１６】 【発明の効果】本発明の半導体パッケージ用樹脂フレー
ムを使用することにより、小型・高密度化に対応可能な
半導体パッケージを安定して製造することができる。 【図面の簡単な説明】 【図１】 本発明の半導体パッケージ用樹脂フレームを
使用して半導体パッケージを製造する工程を示す断面
図。 【図２】 本発明の半導体パッケージ用樹脂フレームを
使用して製造された半導体パッケージを示す断面図。 【符号の説明】 １．Ａ面側金属箔 ２．Ｂ面側金属箔 ３．絶縁基材 ４．Ａ面側レジスト像 ５．Ｂ面側レジスト像 ６．配線パターン ７．Ａ面側補強パターン ８．Ｂ面側補強パターン ９．非貫通凹部 １０．接続用めっき ２１．絶縁基材 ２２．配線パターン ２３．半導体チップ ２４．金ワイヤ ２５．チップ接着材 ２６．封止材 ２７．外部接続端子────────────────────────────────────────────────── ───
[Procedure for Amendment] [Date of Submission] July 18, 2002 (2002.7.1
8) [Procedure amendment 1] [Document name to be amended] Description [Item name to be amended] Full text [Amendment method] Change [Content of amendment] [Document name] Description [Title of invention] Resin frame for semiconductor package and
A semiconductor package resin frame having a <br/> plural sets of wiring patterns on a predetermined area of manufacturing a semiconductor package Claims 1. A semiconductor package, on both sides outside the predetermined region desired metal reinforcement pattern is formed, before Sharing, ABS line pattern
And the metal reinforcement pattern on both sides etched copper foil
Resin frame for semiconductor package formed . 2. The wiring pattern and the metal reinforcing pattern.
Claims that nickel and gold plating were applied to the surface of the
2. The resin frame for a semiconductor package according to 1. 3. A resist on the surface of the metal reinforcing pattern.
2. The resin for a semiconductor package according to claim 1, wherein a resin layer is provided.
flame. 4. The metal reinforcing pattern has a thickness of 10 μm.
The semiconductor package according to any one of claims 1 to 3,
Resin frame for cage. 5. A shape in which said metal reinforcing patterns on both sides are equivalent.
The semiconductor package according to any one of claims 1 to 4, wherein the semiconductor package is
Resin frame. 6. A semiconductor according to claim 1, wherein:
The semiconductor chip is mounted on the resin frame for the package,
A semiconductor package formed by resin sealing. BACKGROUND OF THE INVENTION [0001] [Technical Field of the Invention The present invention relates to a semiconductor package resin frame 及 used in the manufacture of a semiconductor package
And semiconductor packages . 2. Description of the Related Art As the degree of integration of semiconductors increases, the number of input / output terminals increases. Therefore, a semiconductor package having a large number of input / output terminals is required. Generally, I / O terminals are arranged in a line around the package,
There is a type that arranges not only the periphery but also the inside in multiple rows.
The former is a QFP (Quad Flat Package).
e) is representative. In order to increase the number of terminals, it is necessary to reduce the terminal pitch. However, in the region of 0.5 mm pitch or less, a high technology is required for connection with a wiring board on which a semiconductor package is mounted. The latter array type is suitable for increasing the number of pins because terminals can be arranged at a relatively large pitch. Conventionally, the array type is a PGA (Pin) having connection pins.
Grid Array) is common, connection between the wiring board you mounting semiconductor package becomes insertion type, not suitable for surface mounting. [0004] For this reason, a surface mountable BGA (Bal
1 Grid Array) has been developed. The BGA is classified into (1) ceramic type, (2) printed wiring board type, and (3) TAB
There is a tape type and so on. Among them, in the ceramic type, since the distance between the motherboard and the package is shorter than that of the conventional PGA, package warpage caused by a difference in thermal stress between the motherboard and the package is a serious problem. In addition, the printed wiring board type also has problems such as a large substrate thickness in addition to substrate warpage, moisture resistance, reliability, and the like, and a tape BGA to which TAB technology is applied has been proposed. On the other hand, in order to cope with further miniaturization of the package size, a so-called chip size package (CSP; Chi) having almost the same size as a semiconductor chip.
p Size Package) has been proposed. This is a package having a connection portion with an external wiring board in a mounting area, not in a peripheral portion of a semiconductor chip. As a specific example, a polyimide film with bumps is adhered to the surface of a semiconductor chip, an electrical connection is made between the chip and gold leads, and then epoxy resin or the like is potted and sealed (NIKKEI MATERIALS &
TECHNOLOGY 94.4, No. 140, p1
8-19). [0006] As described above, the BGA
In the field of CSP and CSP, a package using a polyimide tape as a base film is being studied. In this case, the polyimide tape is generally a laminate of copper foil via an adhesive layer on a polyimide film, but a polyimide layer is formed directly on the copper foil from the viewpoint of heat resistance and moisture resistance. A so-called two-layer flexible substrate is preferable. As a method for producing a two-layer flexible base material, a method of applying a polyamic acid, which is a precursor of polyimide, to a copper foil and then thermally curing the same, a vacuum film forming method or an electroless plating method on the cured polyimide film is used. The method is roughly classified into a method of forming a metal thin film according to, for example, a case where a polyimide is removed from a desired portion (corresponding to the second connection function portion) by applying laser processing to provide a recess reaching the copper foil. Preferably, the polyimide film is as thin as possible. On the other hand, when a two-layer flexible base material is processed into a lead frame shape and handled, if the base film is thin, there are problems such as lack of handleability and rigidity as a frame. The present invention provides a resin frame for a semiconductor package that enables stable production of a semiconductor package such as a BGA and a CSP to which a two-layer flexible substrate is applied. The present invention provides a semiconductor package.
Have multiple sets of wiring patterns in a given area where
A resin frame for a semiconductor package,
The desired metal reinforcement pattern is formed on both sides outside the area
The wiring pattern and the metal reinforcing patterns on both surfaces.
Is a semiconductor package formed by etching copper foil.
The present invention relates to a resin frame for ji. Manufacturing semiconductor packages
Has a plurality of wiring patterns on one side of a predetermined area.
Is also good. Also, the opposite side of the plurality of sets of wiring pattern surfaces
Non-penetrating recesses reaching the back of the wiring pattern from
It may be. DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be specifically described below with reference to FIGS. Double-sided metal foil (1. A-side metal foil,
2. Prescribed resist images 4 and 5 are respectively formed on the insulating film substrate 3 with the (B-side metal foil) (FIG. 1A), and a plurality of desired wiring patterns 6 (one side) and After forming the reinforcing patterns 7, 8 (both sides),
The resist image is peeled off (FIG. 1B). As the metal foil, an electrolytic copper foil, a rolled copper foil, a copper alloy foil, or the like can be applied. Further, as the insulating base material, a polyimide material is preferable from the viewpoint of process heat resistance and the like. A thin metal layer is provided on the polyimide surface of the flexible base material by a vacuum film forming method, an electroless plating method, or the like , and then an electroplating method is used. A material in which a metal layer is thickened, a material in which a heat-resistant adhesive is applied to both surfaces of a polyimide film, and a material in which a copper foil or the like is heated and pressed are applicable. In order to ensure the rigidity of the entire frame, when the thickness of the insulating layer is about 50 μm, the thickness of the reinforcing pattern is preferably 10 μm or more on both sides.
Furthermore, in order to minimize the warpage of the frame in the assembly process (chip mounting, wire bonding, sealing, solder ball reflow, etc.), it is effective to make the reinforcing pattern as uniform as possible. Next, a concave portion 9 reaching the rear surface of the metal foil is provided at a position to be a connection portion with an external substrate in a later step (FIG. 1).
(C)). The method of processing the concave portion is not particularly limited, and a wet etching method and the like can be applied in addition to laser processing such as an excimer laser, a carbon dioxide laser, and a YAG laser. In this case, the metal foil on the side where the wiring pattern is processed is left as it is (solid),
After processing the recess, the wiring pattern may be formed. Next, after punching into a predetermined frame shape using a mold or the like, a predetermined connection metal plating 10 is applied to the wiring pattern and the back surface of the wiring pattern exposed in the recess to obtain a desired frame (FIG. 1 ( d)). In this case, the reinforcing pattern need not be plated. Specifically, a resist layer may be formed on the reinforcing pattern portion, and plating may be performed with only the wiring pattern exposed.
The type of plating is not particularly limited.
Gold plating and tin plating are possible. FIG. 2 shows an example of a semiconductor package manufactured by using the resin frame of the present invention. The primary connection between the semiconductor chip and the wiring pattern is not particularly limited, and a known wire bonding method or flip chip method can be applied. The method of sealing is not particularly limited, but a transfer molding method is preferable since the base substrate is a film. In this case, for example, an epoxy resin containing silica having a diameter of about 10 to 20 μm in a range of 5 to 80 wt% can be applied. Further, as a method of forming a connection portion, a method of disposing a solder ball in a concave portion and then heating it, a method of forming a bump having a thickness equal to or larger than a polyimide film by an electrolytic plating method in advance, and a method of forming a solder after resin sealing are used. A method of forming solder bumps by a printing method or the like can be applied. EXAMPLE A flexible base material having a 12 μm-thick electrolytic copper foil on both sides (manufactured by Hitachi Chemical Co., Ltd., trade name: MCF)
5510I) dry film resist (Hitachi Chemical Industries, Ltd., trade name: Photek HK)
815) was laminated, and a desired resist pattern was obtained by exposure and development. Next, after etching the copper foil with a ferric chloride solution, the resist pattern was peeled off with a potassium hydroxide solution to obtain predetermined wiring patterns and reinforcing patterns. Next, using an excimer laser beam machine (Sumitomo Heavy Industries, Ltd., device name: INDEX200), a concave portion (300 μm in diameter) reaching the back side of the wiring pattern from the side of the insulating base material exposed at a predetermined position is formed by a predetermined number. Only formed. Excimer laser processing conditions are energy density 250
mJ / cm 2 , reduction ratio 3.0, oscillation frequency 200 Hz,
The number of irradiation pulses is 600 pulses. Next, nickel and then gold plating were applied to the wire bonding terminals by electroless plating. The plating film thickness was 7 μm and 1 μm, respectively.
m. Next, it was punched into a frame shape by a mold. A semiconductor chip was mounted on the resin frame thus obtained using a die bond material for mounting a semiconductor chip.
The mounting conditions are a plate temperature of 200 ° C. and a load of 500 g. Next, the external electrode portion of the semiconductor chip and the wiring pattern were electrically connected by wire bonding. afterwards,
Set in a transfer mold, epoxy resin for semiconductor encapsulation (CL-770, manufactured by Hitachi Chemical Co., Ltd.)
Using 0), sealing was performed at 185 ° C. for 90 seconds. Subsequently, a predetermined amount of solder was printed and applied to the above-mentioned concave portions, and the solder was melted by an infrared reflow furnace to form external connection bumps. Finally, the package was punched out with a mold to obtain a desired package. By using the resin frame for a semiconductor package of the present invention, it is possible to stably manufacture a semiconductor package which can be reduced in size and density. BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a cross-sectional view showing a step of manufacturing a semiconductor package using a resin frame for a semiconductor package of the present invention. [Figure 2] shows to cross-sectional view of a semiconductor package manufactured by using the semiconductor package resin frame of the present invention. [Explanation of reference numerals] 1. A-side metal foil 2. B-side metal foil Insulating base material4. 4. A-side resist image 5. B-side resist image Wiring pattern 7. A side side reinforcing pattern8. 8. B-side reinforcing pattern Non-penetrating recess 10. Connection plating 21. Insulating base material 22. Wiring pattern 23. Semiconductor chip 24. Gold wire 25. Chip adhesive 26. Sealing material 27. External connection terminal

Claims (1)

【特許請求の範囲】 【請求項１】 半導体パッケージを製造する所定領域の
片面に複数組の配線パターンを有する半導体パッケージ
用樹脂フレームであって、前記所定領域外の両面にそれ
ぞれ所望する金属補強パターンが形成され、前記複数組
の配線パターン面の反対面側から配線パターン裏面に達
する非貫通凹部が形成された半導体パッケージ用樹脂フ
レーム。1. A semiconductor package resin frame having a plurality of sets of wiring patterns on one surface of a predetermined region for manufacturing a semiconductor package, wherein a desired metal reinforcing pattern is provided on both surfaces outside the predetermined region. A resin package frame for a semiconductor package, wherein a non-penetrating recess reaching the rear surface of the wiring pattern from the side opposite to the plurality of sets of wiring pattern surfaces is formed.
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