JP2003032551A - 固体撮像素子およびその駆動方法、並びにカメラシステム - Google Patents

Abstract

(57)【要約】 【課題】 ５０［Ｈｚ］の交流電源地域では、１／１０
０［ｓｅｃ］よりも速い高速で電子シャッターを切る
と、シャッタースピードが蛍光灯照明の周期よりも短く
なるため、フリッカー軽減の効果が得られない。 【解決手段】 行単位で露光が行われるフォーカルプレ
ーンシャッタータイプのＣＭＯＳイメージセンサにおい
て、画素部２１の各画素１１における露光時間をシャッ
ター走査回路３２によって２回に分けて設定するように
し、各画素１１から２回の露光時間に基づく信号を、垂
直走査回路３０，３１の制御の下にフリッカー周期の半
分の期間だけずれたタイミングで別々に垂直信号線２
５，２６を通して読み出すとともに、その２系統の信号
を遅延回路４２で同時化し、加算器４３で足し合わせて
１つの画素信号として導出する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、固体撮像素子およ
びその駆動方法、並びにカメラシステムに関し、特に画
素部からＸ-Ｙアドレス指定によって画素信号を順次読
み出すＸ‐Ｙアドレス型の固体撮像素子およびその駆動
方法、並びに当該固体撮像素子を撮像デバイスとして用
いたカメラシステムに関する。

【０００２】

【従来の技術】固体撮像素子は、ＣＣＤイメージセンサ
に代表される電荷転送型固体撮像素子と、ＣＭＯＳイメ
ージセンサに代表されるＸ‐Ｙアドレス型固体撮像素子
とに大別される。これら２タイプの固体撮像素子には、
次の点で動作上大きな違いがある。すなわち、電荷転送
型固体撮像素子では、全画素について同一時刻に信号電
荷の蓄積が開始され、各画素から一斉に信号電荷が読み
出されるため信号電荷の蓄積時間（露光時間）が全画素
同じである。これに対して、Ｘ‐Ｙアドレス型固体撮像
素子では、ライン（行）ごとあるいは画素ごとに信号電
荷の蓄積が開始され、その蓄積された信号電荷に基づく
信号がアドレス指定によって各画素から順に読み出され
るため信号電荷の蓄積時間が画素ごとに異なる。

【０００３】ところで、交流電源の周波数は地域によっ
て異なっている。国内では、東日本が５０［Ｈｚ］、西
日本が６０［Ｈｚ］である。この交流電源を用いた蛍光
灯の照明では電源周波数の倍の周波数でサイン波の点滅
を繰り返している。この蛍光灯照明下における固体撮像
素子による撮像を考えると、画素又は行単位で露光が行
われるいわゆるフォーカルプレーンシャッタータイプの
Ｘ‐Ｙアドレス型固体撮像素子の場合には蓄積時間が画
素又は行ごとに異なるため、高速の電子シャッターを切
ると画面上に明るい横縞と暗い横縞とが行単位で交互に
現れる、いわゆるフリッカーと呼ばれる現象が発生する
ことが知られている。

【０００４】一例として、５０［Ｈｚ］の交流電源での
駆動による蛍光灯照明下において、３０［フレーム／ｓ
ｅｃ］のレートで撮像を行う場合を考える。その際の特
定画素に注目すると、蛍光灯照明下での明るさ（強度）
の変化波形を示す図６において、周期が約３３．３（＝
１／３０）［μｓｅｃ］の◆印のタイミングで画素の信
号読み出しが行われる。

【０００５】高速の電子シャッターが切られる際には、
画素の信号がほぼこの読み出し時の強度に比例した出力
値となるため、明るい横縞と暗い横縞との間に数倍以上
の明るさの差が生じ、これがフリッカーとなって現れ
る。従来は、このフリッカーを軽減するために、電子シ
ャッターとして、蛍光灯の駆動周波数をＡとした場合、
ｎ／２Ａ（ｎ＝１，２，３，４，…）のシャッタースピ
ードを設定し、各画素の信号電荷の蓄積時間をフリッカ
ー周期（＝１／２Ａ）のｎ倍に一致させるようにしてい
た。

【０００６】例えば、ｎ＝１に設定した場合には、シャ
ッタースピードが１／１００［ｓｅｃ］となり、電源周
波数の倍の周波数でサイン波の点滅の繰り返しとなる蛍
光灯の照明周期（＝１／１００［ｓｅｃ］）と一致す
る。すなわち、特定画素に注目すると、図６の波形図に
おいて、周期が１０［ｍｓｅｃ］のタイミングで画素の
信号読み出しが行われる。したがって、信号読み出し時
の信号強度が各画素で等しくなるため、フリッカーの発
生を抑えることができるのである。

【０００７】

【発明が解決しようとする課題】しかしながら、例え
ば、駆動周波数Ａが５０［Ｈｚ］の蛍光灯照明下で撮像
する場合において、１／１００［ｓｅｃ］よりも速いシ
ャッタースピードを設定すると、シャッタースピードが
蛍光灯照明の周期よりも短くなるため、図６に実線で示
す波形の一山の異なるタイミングで画素の信号読み出し
が行われる。したがって、明るい横縞と暗い横縞との間
に数倍以上の明るさの差が生じることになるため、５０
［Ｈｚ］の交流電源地域では１／１００［ｓｅｃ］より
も速い高速で電子シャッターを切る場合にフリッカー軽
減の効果が得られないという課題があった。

【０００８】因みに、交流電源周波数が６０［Ｈｚ］の
地域において、３０［フレーム／ｓｅｃ］のレートで撮
像を行う場合には、交流電源周波数が固体撮像素子のフ
レームレートに対して整数倍の関係にあるため、原理的
に、フリッカーの問題は発生しない。ただし、交流電源
周波数が６０［Ｈｚ］の地域であっても、交流電源周波
数が固体撮像素子のフレームレートに対して整数倍の関
係に無い場合にはこの限りでない。

【０００９】本発明は、上記課題に鑑みてなされたもの
であり、その目的とするところは、蛍光灯照明下の撮像
の場合において、高速の電子シャッターを切る際に発生
するフリッカーを大幅に軽減可能とした固体撮像素子お
よびその駆動方法、並びにカメラシステムを提供するこ
とにある。

【００１０】

【課題を解決するための手段】上記目的を達成するため
に、本発明では、単位画素が行列状に配置されてなる画
素部を有し、この画素部からアドレス指定によって画素
信号を順次読み出す固体撮像素子において、画素部の各
画素における露光時間を少なくとも２回に分けて設定す
る。そして、画素部の各画素からその少なくとも２回の
露光時間に基づく信号を、照明のフリッカー周期の半分
もしくはその近傍の設定期間だけずれたタイミングで別
々に読み出するとともに、これら信号を同時化して足し
合わせるようにする。

【００１１】上記の構成の固体撮像素子またはこれを撮
像デバイスとして用いたカメラシステムにおいて、１つ
の画素について、異なるタイミングで読み出された少な
くとも２つの信号を同時化して足し合わせることで、そ
の画素信号は少なくとも２つの信号の平均値をとる形と
なる。これにより、１つの画素について１回ずつ信号を
読み出した場合にはその読み出しタイミング間で出力値
が数倍以上の強度のばらつきを持つのに対して、そのば
らつきを数十％程度に抑えることができる。したがっ
て、蛍光灯照明下での高速電子シャッター時の特有の現
象として画面上に交互に現れる明るい横縞と暗い横縞と
の間の明るさの差を小さく抑えることができる。

【００１２】

【発明の実施の形態】以下、本発明の実施の形態につい
て、Ｘ‐Ｙアドレス型固体撮像素子である例えばＣＭＯ
Ｓイメージセンサに適用した場合を例に採って図面を参
照して詳細に説明する。

【００１３】図１は、本発明の一実施形態に係るＣＭＯ
Ｓイメージセンサを示す概略構成図である。図１におい
て、破線で囲まれた領域が単位画素１１を表している。
この単位画素１１は、光電変換素子であるフォトダイオ
ード（ＰＤ）１２に対して、読み出しトランジスタ１
３、読み出し選択トランジスタ１４、増幅トランジスタ
１５、リセットトランジスタ１６および出力選択トラン
ジスタ１７の５つのＮｃｈＭＯＳトランジスタを有する
構成となっている。そして、この単位画素１１が行列状
に配置されて画素部２１を構成している。

【００１４】なお、ここでは、図面の簡略化のために、
画素部２１が２列（ｍ−１列目，ｍ列目）２行（ｎ行
目，ｎ＋１行目）の画素構成の場合を例にとって示して
いる。この画素部２１には、水平信号線２２ｎ＋１，２
２ｎおよび読み出し線２３ｎ＋１，２３ｎが行単位で配
線されている。さらに、水平選択線２４ｍ−１，２４ｍ
が列単位で配線されている。

【００１５】ここで、ｍ列ｎ＋１行目の単位画素１１を
例に採ってその具体的な構成について説明する。単位画
素１１において、フォトダイオード１２は、光電変換と
電荷蓄積の各機能を兼ね備えている。すなわち、入射光
をその光量に応じた電荷量の信号電荷（本例では、電
子）に光電変換し、かつその信号電荷を蓄積する機能を
持っている。このフォトダイオード１２は、埋め込みダ
イオードのセンサ構造、例えばｎｐダイオードの基板表
面側にｐ⁺ 層からなる正孔蓄積層を付加した構造となっ
ている。

【００１６】フォトダイオード１２のカソードには読み
出しトランジスタ１３のソースが接続されている。読み
出しトランジスタ１３は、ドレインが蓄積部である浮遊
拡散領域ＦＤに接続され、ゲートが読み出し選択トラン
ジスタ１４のソース／ドレインに接続されている。読み
出し選択トランジスタ１４は、ドレイン／ソースが読み
出し線２３ｎ＋１に接続され、ゲートが水平選択線２４
ｍに接続されている。増幅トランジスタ１５は、ゲート
が浮遊拡散領域ＦＤに接続され、ドレインが電源ＶＤＤ
に接続されている。

【００１７】リセットトランジスタ１６は、ソースが浮
遊拡散領域ＦＤに、ドレインが電源ＶＤＤにそれぞれ接
続され、ゲートが隣接するｍ−１列目の水平信号線２４
ｍ−１に接続されている。このリセットトランジスタ１
６は、浮遊拡散領域ＦＤの電位を電源電圧ＶＤＤにリセ
ットするためにデプレッション型となっている。出力選
択トランジスタ１７は、ドレインが増幅トランジスタ１
５のソースに、ソースが水平信号線２２ｎ＋１にそれぞ
れ接続され、ゲートが水平選択線２４ｍに接続されてい
る。

【００１８】また、複数行分、本例では２行分の水平信
号線２２ｎ，２２ｎ＋１に対して、これらと直交する方
向に第１，第２垂直信号線２５，２６が、画素部２１外
の領域において配線されている。そして、水平信号線２
２ｎ，２２ｎ＋１の各々と第１，第２垂直信号線２５，
２６との間には、垂直選択トランジスタ２７ｎ，２７ｎ
＋１，２８ｎ，２８ｎ＋１がそれぞれ接続されている。
これら垂直選択トランジスタ２７ｎ，２７ｎ＋１，２８
ｎ，２８ｎ＋１も、ＮｃｈＭＯＳトランジスタからなっ
ている。

【００１９】画素部２１の周辺部には、列選択のための
水平走査回路２９が水平駆動系として、行選択のための
第１，第２垂直走査回路３０，３１および電子シャッタ
ーのためのシャッター走査回路３２が垂直駆動系として
それぞれ設けられている。これらの走査回路２９，３
０，３１，３２は例えばシフトレジスタによって構成さ
れ、タイミングジェネレータ（ＴＧ）３３から与えられ
る駆動パルス（タイミングパルス）に応答してシフト動
作（走査）を開始するようになっている。

【００２０】水平走査回路２９からは、水平走査（選
択）パルスφＨｍ−１，φＨｍが順次出力される。これ
ら水平走査パルスφＨｍ−１，φＨｍは、水平選択線２
４ｍ−１，２４ｍを通して列単位で単位画素１１の読み
出し選択トランジスタ１４、リセットトランジスタ１６
および出力選択トランジスタ１７の各ゲートに与えられ
る。第１垂直走査回路３０からは第１垂直走査パルスφ
Ｖ１ｎ，φＶ１ｎ＋１が順次出力され、第２垂直走査回
路３１からは第２垂直走査パルスφＶ２ｎ，φＶ２ｎ＋
１が順次出力され、シャッター走査回路３２からはシャ
ッターパルスφＳｎ，φＳｎ＋１が順次出力される。

【００２１】第１垂直走査パルスφＶ１ｎ，φＶ１ｎ＋
１は、行ごとに３入力のＯＲゲート３４ｎ，３４ｎ＋１
にその第１の入力として与えられるとともに、垂直選択
線３５ｎ，３５ｎ＋１を通して垂直選択トランジスタ２
７ｎ，２７ｎ＋１のゲートに与えられる。第２垂直走査
パルスφＶ１ｎ，φＶ２ｎ＋１は、行ごとにＯＲゲート
３４ｎ，３４ｎ＋１にその第２の入力として与えられる
とともに、垂直選択線３６ｎ，３６ｎ＋１を通して垂直
選択トランジスタ２８ｎ，２８ｎ＋１のゲートに与えら
れる。シャッターパルスφＳｎ，φＳｎ＋１は、行ごと
にＯＲゲート３４ｎ，３４ｎ＋１にその第３の入力とし
て与えられる。

【００２２】ＯＲゲート３４ｎ，３４ｎ＋１の各出力
は、２入力のＡＮＤゲート３７ｎ，３７ｎ＋１に各一方
の入力として与えられる。ＡＮＤゲート３７ｎ，３７ｎ
＋１の各他方の入力としては、タイミングジェネレータ
３３から出力される読み出しパルスφＰＲＤが与えられ
る。ＡＮＤゲート３７ｎ，３７ｎ＋１の各出力は、読み
出し線２３ｎ，２３ｎ＋１を通して各画素における読み
出し選択トランジスタ１４のドレインに与えられる。

【００２３】第１，第２垂直信号線２５，２６の出力端
側には、信号電流を信号電圧に変換するＩ（電流）‐Ｖ
（電圧）変換回路３８，３９と、差分回路としての例え
ば相関二重サンプリング回路（以下、ＣＤＳ(Correlate
d Double Sampling)回路と称す）４０，４１とが設けら
れている。Ｉ‐Ｖ変換回路３８，３９は、垂直信号線２
５，２６を通して信号電流として供給される画素信号を
信号電圧に変換してＣＤＳ回路４０，４１に供給する。

【００２４】ＣＤＳ回路４０，４１は、タイミングジェ
ネレータ３３から与えられるサンプリングパルスに基づ
いて、画素リセット直後のノイズレベルと信号レベルと
の差分をとる処理を行う。ここで、垂直信号線２５を通
して読み出される信号と垂直信号線２６を通して読み出
される信号とは、後述するように、同一の画素から例え
ば２回に分けて読み出される画素信号である。したがっ
て、両信号の間には一定の時間差が存在する。具体的に
は、垂直信号線２５を通して読み出される信号は、垂直
信号線２６を通して読み出される信号に対して一定時間
だけ遅れて出力される。

【００２５】この時間差を補償し、垂直信号線２５を通
して読み出される信号と垂直信号線２６を通して読み出
される信号とを同時化するために、例えばＣＤＳ回路４
１の後段にその出力信号を上記一定時間だけ遅延させる
遅延回路４２が設けられている。この遅延回路４２とし
ては、フレームメモリあるいはディレイライン等の周知
の回路が用いることができる。ＣＤＳ回路４０の出力信
号と遅延回路４２を経たＣＤＳ回路４１の出力信号とは
加算器４３で加算されて、一つの画素の信号として順次
出力される。

【００２６】なお、加算器４３の後段には、必要に応じ
てＡＧＣ(Automatic Gain Control)回路やＡＤＣ(Analo
g Digital Converter)回路等の各種の信号処理回路を設
けることも可能である。

【００２７】ここで、本ＣＭＯＳイメージセンサを用い
る地域における交流電源の周波数をＡ［Ｈｚ］とする
と、第１，第２垂直走査回路３０，３１は、第１垂直走
査パルスφＶ１ｎと第２垂直走査パルスφＶ２ｎとの間
に、好ましくは１／４Ａ［ｓｅｃ］の間隔を持たせてこ
れら２系統の垂直走査パルスφＶ１ｎ，φＶ２ｎを順次
出力する構成となっている。一方、シャッター走査回路
３２は、２系統の垂直走査パルスφＶ１ｎ，φＶ２ｎの
前に同じ蓄積時間となるようにシャッターパルスφＳｎ
を２個出力する構成となっている。すなわち、垂直走査
パルスφＶ１ｎ，φＶ２ｎの各々と２個のシャッターパ
ルスφＳｎの各々との間隔が等しくなるように設定され
ている。これらのタイミング関係は、タイミングジェネ
レータ３３から与えられる各種のタイミングパルスに基
づいて設定されることになる。

【００２８】次に、上記構成の本発明の一実施形態に係
るＣＭＯＳイメージセンサの動作について、ｎ行目の特
定画素に注目して図２のタイミングチャートを用いて説
明する。なお、図２のタイミングチャートは、垂直走査
の際におけるシャッターパルスφＳｎおよび２系統の垂
直走査パルスφＶ１ｎ，φＶ２ｎのタイミング関係を示
している。

【００２９】先ず、第１垂直走査回路３０から出力され
る第１垂直走査パルスφＶ１ｎによってｎ行目の画素が
選択され、このｎ行目の画素から信号が読み出された時
刻ｔ１からｎ行目の画素における信号電荷（本例では、
電子）の蓄積が開始される。ｎ行目の画素では、時間の
経過に比例して信号電荷が蓄積され、ある時間が経過す
ると、図３に示すように、画素の飽和レベルに達して飽
和状態となる。

【００３０】その後、シャッター走査回路３２の走査に
より、当該シャッター走査回路３２から時刻ｔ２でｎ行
目の画素に対して１個目のシャッターパルスφＳｎが出
力される。このシャッターパルスφＳｎはＯＲゲート３
４ｎを通過した後、タイミングジェネレータ３３で発生
される読み出しパルスφＰＲＤとＡＮＤゲート３７ｎで
論理積がとられる。これにより、ｎ行目が電子シャッタ
ー行として選択可能な状態となる。

【００３１】この状態において、水平走査回路２９から
水平走査パルス…，φＨｍ−１，φＨｍ，…が順次出力
され、水平選択線…，２４ｍ−１，２４ｍ，…を通して
ｍ列目の各画素に供給される。ここで、例えば水平走査
パルスφＨｍが出力され、ｍ列目の各画素の読み出し選
択トランジスタ１４のゲートに印加された場合を考え
る。水平走査パルスφＨｍの発生期間において、タイミ
ングジェネレータ３３から読み出しパルスφＰＲＤが出
力されると、この読み出しパルスφＰＲＤはＡＮＤゲー
ト３７ｎでシャッターパルスφＳｎと論理積がとられ、
その結果ｎ行目の読み出し線２３ｎにパルスが立つ。

【００３２】このとき、ｍ列ｎ行目の画素の読み出し選
択トランジスタ１４は、そのゲートに水平走査パルスφ
Ｈｍが印加されているためオン状態にある。したがっ
て、ｍ列ｎ行目の画素において、ｎ行目の読み出し線２
３ｎにＡＮＤゲート３７ｎを通して印加された読み出し
パルスφＰＲＤは、読み出し選択トランジスタ１４のド
レイン-ソースを通して読み出しトランジスタ１３のゲ
ートに印加される。

【００３３】これにより、読み出しトランジスタ１３が
オン状態となり、フォトダイオード１２で光電変換によ
って発生し、ここに蓄積された信号電荷が読み出しトラ
ンジスタ１３を通して浮遊拡散領域ＦＤに読み出される
（捨てられる）。その結果、フォトダイオード１２が空
となる。このフォトダイオード１２を空にするための動
作が電子シャッター動作である。この電子シャッター動
作がｎ行目の画素の各々に対して、水平走査回路２９に
よる水平走査に同期して順に実行される。

【００３４】次に、第２垂直走査回路３１による垂直走
査により、当該垂直走査回路３１から時刻ｔ３で第２垂
直走査パルスφＶ２ｎが出力されると、この第２垂直走
査パルスφＶ２ｎは垂直選択線３６ｎを通してｎ行目の
垂直選択トランジスタ２８ｎのゲートに印加される。こ
れにより、ｎ行目が読み出し行として選択される。この
ｎ行目の選択状態において、水平走査回路２９から水平
走査パルス…，φＨｍ−１，φＨｍ，…が順次出力さ
れ、水平選択線…，２４ｍ−１，２４ｍ，…を通してｍ
列目の画素１１の各々に供給される。

【００３５】例えば、水平走査パルスφＨｍ−１が出力
され、ｍ−１列目の水平選択線２４ｍ−１に印加される
と、ｍ列目の画素のリセットトランジスタ１６がオン状
態となる。これにより、浮遊拡散領域ＦＤの電位がリセ
ットトランジスタ１６を通して電源電圧ＶＤＤにリセッ
トされる。すなわち、ｍ−１列目の水平走査パルスφＨ
ｍ−１は、隣接するｍ列目のリセットパルスとして機能
する。

【００３６】続いて、水平走査回路２９から水平走査パ
ルスφＨｍが出力され、ｍ列目の水平選択線２４ｍを通
してｍ列目の画素の出力選択トランジスタ１７のゲート
に印加されると、当該出力選択トランジスタ１７がオン
状態となる。これにより、垂直選択されたｎ行目、水平
選択されたｍ列目の画素において、浮遊拡散領域ＦＤの
リセットレベルに応じた電流が、増幅トランジスタ１５
および出力選択トランジスタ１７を通して水平信号線２
２ｎに、さらに垂直選択トランジスタ２８ｎを通して垂
直信号線２６に出力される。

【００３７】また、水平走査パルスφＨｍの発生期間に
おいて、読み出しパルスφＰＲＤが出力されると、この
読み出しパルスφＰＲＤはＡＮＤゲート３７ｎで垂直走
査パルスφＶ２ｎと論理積がとられ、その結果ｎ行目の
読み出し線２３ｎにパルスが立つ。このとき、ｍ列ｎ行
目の画素の読み出し選択トランジスタ１４は、水平走査
パルスφＨｍがゲートに印加されていることからオン状
態にある。

【００３８】したがって、読み出し線２３ｎに印加され
た読み出しパルスφＰＲＤは、読み出し選択トランジス
タ１４のドレイン-ゲートを介して読み出しトランジス
タ１３のゲートに印加される。これにより、読み出しト
ランジスタ１３がオン状態となり、ｔ３−ｔ２の露光期
間（露光時間２）にフォトダイオード１２で光電変換に
よって発生し、ここに蓄積された信号電荷が読み出しト
ランジスタ１３を通して浮遊拡散領域ＦＤに読み出され
る。

【００３９】読み出しパルスφＰＲＤが消滅すると、読
み出しトランジスタ１３がオフ状態となる。そして、浮
遊拡散領域ＦＤに読み出された信号電荷は、その電荷量
に応じて増幅トランジスタ１５で増幅されて信号電流と
なり、出力選択トランジスタ１７、水平信号線２２ｎお
よび垂直選択トランジスタ２８ｎを通して垂直信号線２
６に出力される。

【００４０】上述したように、ｎ行目の特定画素につい
て１回目の一連の動作を繰り返すことにより、その画素
のリセットレベルと信号レベルとが同一の経路（水平信
号線２２ｎや垂直選択トランジスタ２８ｎなど）を通し
て順に垂直信号線２６上に読み出される。これらはさら
に、Ｉ-Ｖ変換回路３９で電流から電圧に変換された後
ＣＤＳ回路４１に送られ、相関二重サンプリングによる
ノイズキャンセルが行われて出力される。

【００４１】次に、時刻ｔ４でシャッター走査回路３２
からｎ行目の画素に対して２個目のシャッターパルスφ
Ｓｎが出力されると、このシャッターパルスφＳｎはＯ
Ｒゲート３４ｎを経た後、ＡＮＤゲート３７ｎにおいて
タイミングジェネレータ３３で発生される読み出しパル
スφＰＲＤと論理積がとられる。以降、１個目のシャッ
ターパルスφＳｎが出力された場合と同様の動作によ
り、同一の画素についてｔ４−ｔ３の期間に亘ってフォ
トダイオード１２に蓄積された信号電荷が捨てて当該フ
ォトダイオード１２を空にする電子シャッター動作が実
行される。

【００４２】次に、第１垂直走査回路３０による垂直走
査により、時刻ｔ１から１Ｖ（１垂直走査期間）後の時
刻ｔ５で第１垂直走査パルスφＶ１ｎが出力されると、
この第１垂直走査パルスφＶ１ｎは垂直選択線３５ｎを
通してｎ行目の垂直選択トランジスタ２７ｎのゲートに
印加される。これにより、ｎ行目が再び読み出し行とし
て選択される。そして、１回目に読み出し行として選択
された場合と同様の動作により、同一の画素についてｔ
５−ｔ４の露光期間（露光時間１）に亘って光電変換さ
れ、かつ蓄積された信号電荷に基づく信号電流が、水平
走査回路２９による水平走査に同期して順次垂直選択ト
ランジスタ２７ｎおよび垂直信号線２５を通して読み出
される。

【００４３】以上の一連の動作により、１つの画素につ
いてそこに２回に分けて信号電荷が蓄積され、これら蓄
積電荷に基づく２系統の信号電流が第１，第２垂直信号
線２５，２６にそれぞれ読み出される。そして、ｎ行目
の全画素について順に上述した電子シャッター動作が繰
り返されて垂直信号線２５，２６上に読み出される。図
４に、上述した一連の動作に対応するタイミング関係を
示す。

【００４４】図５は、ある時刻における垂直走査の模式
図である。図２のタイミングチャートから明らかなよう
に、垂直走査パルスφＶ２ｎに基づく１回目の信号読み
出しのタイミングと垂直走査パルスφＶ１ｎに基づく２
回目の信号読み出しタイミングとの間には、ｔ５−ｔ３
の時間差が存在する。この時間差ｔ５−ｔ３は、図５の
模式図において、ｉ行分のライン間隔に相当する。すな
わち、同一の行に対して２回の読み出し動作が行われる
としたが、これらの読み出し動作の間には時間差ｔ５−
ｔ３が存在することから、ｎ＋ｉ行目で露光時間２に基
づく読み出しが行われるときには、ｉ行だけ離れたｎ行
目で露光時間１に基づく読み出しが行われることにな
る。これを模式的に示したのが図５である。

【００４５】ここで、同じ画素から垂直信号線２６を通
して読み出された信号電流と垂直信号線２５を通して読
み出された信号電流との間には、上述したように、ｔ５
−ｔ３の時間差が生じている。この時間差ｔ５−ｔ３
は、垂直信号線２６を通して先行して読み出される信号
電流に基づく信号電圧を、ＣＤＳ回路４１の後段の設け
た遅延回路４２で時間ｔ５−ｔ３だけ遅延させることで
同時化される。そして、この同時化された両信号は加算
器４３で加算されて１つの画素の信号として点順次に出
力される。

【００４６】なお、図２のタイミングチャートにおい
て、一例として、露光時間１（ｔ５−ｔ４）および露光
時間２（ｔ３−ｔ２）をそれぞれ１／２０００［ｓｅ
ｃ］に設定した場合には、最終的にこれら露光時間１，
２で蓄積された信号電荷に基づく信号が加算されること
になるため、１／１０００［ｓｅｃ］のシャッタースピ
ードが設定されることになる。

【００４７】上述したように、行単位で露光が行われる
フォーカルプレーンシャッタータイプのＣＭＯＳイメー
ジセンサにおいて、本センサを蛍光灯照明下で用いる際
に、１つの画素についてその画素信号を例えば２回に分
けて出力するようにし、蛍光灯の駆動周波数Ａ［Ｈｚ］
に対してその２つの出力の間に、フリッカー周期の半分
の時間差、即ち１／４Ａ［ｓｅｃ］の時間差を持たせて
読み出すとともに、これらを信号処理上で同時化した後
加算して１つの画素信号として導出する構成を採ること
により、次のような作用効果が得られる。

【００４８】一例として、５０［Ｈｚ］の交流電源での
駆動による蛍光灯照明下において、３０［フレーム／ｓ
ｅｃ］のレートで撮像を行う場合を考えると、２つの出
力間には５［μｓｅｃ］（＝１／（４×５０）［ｓｅ
ｃ］）の時間差が生じる。すなわち、この時間差が先述
した時間差ｔ５−ｔ３である。図６の波形図において、
◆印のタイミングで読み出すものとすると、その５［μ
ｓｅｃ］前の▲印のタイミングで読み出した信号と◆印
のタイミングで読み出した信号とを同時化して加算する
ことで、１つの画素についての画素信号が両読み出し信
号の平均値をとった形となる。

【００４９】このように、５［μｓｅｃ］の時間差を持
つ２つの信号を同一画素の信号として加算して平均値を
とることにより、図６の波形図において、×印で示す強
度の信号が得られる。この信号処理の下に、図６に実線
で示す波形に沿って信号の強度をプロットしていくと、
その強度は図６に点線で示す波形となる。図６の波形図
において、周期が約３３．３（＝１／３０）［ｍｓｅ
ｃ］の◆印のタイミングで画素の信号読み出しを行った
場合には、実線で示す波形から明らかなように、出力値
が数倍以上の強度のばらつきを持つことになる。

【００５０】これに対して、１つの画素について２回に
分けて信号を出力することとし、その２つの出力間にフ
リッカー周期の半分の時間差を持たせて読み出すととも
に、これらを同時化した後加算して１つの画素信号とし
て出力することにより、図６の波形図において、点線の
波形から明らかなように、数倍以上の強度のばらつきを
持っていた出力値が数十％程度のばらつきに収まる。し
たがって、ＣＭＯＳイメージセンサに代表されるＸ‐Ｙ
アドレス型固体撮像素子において、蛍光灯照明下での高
速電子シャッター時の特有の現象として画面上に交互に
現れる明るい横縞と暗い横縞との間の明るさの差を小さ
く抑えることができるため、フリッカーを軽減できる。

【００５１】本例では、１つの画素から２回に分けて読
み出す信号を、照明のフリッカー周期の半分（＝１／４
Ａ［ｓｅｃ］）の期間だけずれたタイミングで読み出す
としたが、この設定期間は好ましい態様であり、フリッ
カー周期の半分の近傍期間だけずれたタイミングを読み
出すようにしても、それ相応のフリッカー軽減の効果を
得ることができる。また、露光時間１と露光時間２とを
等しく設定するとしたが、これは絶対的な条件ではな
い。ただし、２つの信号を加算して平均値をとるに当た
っては、露光時間１と露光時間２とを等しく設定した方
が、出力値のばらつきをより小さく抑えることができる
ことは明らかである。

【００５２】なお、上記実施形態では、５０［Ｈｚ］の
交流電源での駆動による蛍光灯照明下において、３０
［フレーム／ｓｅｃ］のレートで撮像を行う場合を例に
採って説明したが、本発明はこれに限られるものではな
く、他のフレームレートでの撮像の場合や、６０［Ｈ
ｚ］の交流電源での駆動による蛍光灯照明下でも、交流
電源周波数が固体撮像素子のフレームレートに対して整
数倍の関係に無い場合には同様に適用可能である。

【００５３】また、上記実施形態では、１つの画素につ
いて２回に分けて同一露光時間に基づく信号を出力する
としたが、２回に限定されるものではなく、３回以上に
分けて出力し、それらの出力を同時化して加算するよう
にしても良く、その回数が増えれば増える程、フリッカ
ーをより軽減できることになる。

【００５４】さらに、上記実施形態では、単位画素１１
の構成において、増幅トランジスタ１５のドレインを電
源ＶＤＤに接続し、ソースを出力選択トランジスタ１７
を介して水平信号線２２ｎ＋１に接続する構成とした
が、その他の構成例として、図７に示すように、増幅ト
ランジスタ１５のドレインを水平信号線２２ｎ＋１に接
続し、ソースを出力選択トランジスタ１７を介してグラ
ンドに接続する構成も、Ｉ‐Ｖ変換回路３８，３９の構
成次第で可能となる。また、これらの構成は一例に過ぎ
ず、これに限定されるものではなく、本発明は、単位画
素が少なくとも、フォトダイオード等の光電変換素子、
その蓄積電荷を読み出す読み出しトランジスタおよびそ
れを選択する読み出し選択トランジスタを有する構成の
Ｘ‐Ｙアドレス型固体撮像素子全般に適用可能である。

【００５５】また、上記実施形態においては、ＣＭＯＳ
イメージセンサが遅延回路４２および加算器４３を持つ
構成としたが、遅延回路４２および加算器４３について
は、本ＣＭＯＳイメージセンサが搭載される例えばカメ
ラシステムの信号処理系に持たせるようにすることも可
能である。

【００５６】図８は、本発明に係るカメラシステムの構
成の概略を示すブロック図である。図８から明らかなよ
うに、本発明に係るカメラシステムは、撮像デバイス５
１、その駆動回路５２、レンズ５３を含む光学系、アナ
ログ信号処理回路５４およびディジタル信号処理回路
（ＤＳＰ）５５を有する構成となっている。かかる構成
のカメラシステムにおいて、撮像デバイス５１として、
先述した実施形態に係るＣＭＯＳイメージセンサが用い
られる。

【００５７】なお、本例に係るカメラシステムでは、撮
像デバイス５１として用いるＣＭＯＳイメージセンサ
が、同一画素から読み出された２系統の信号をＣＤＳ処
理した状態で２系統のまま出力する構成となっているも
のとする。ただし、これに限られるものではなく、図１
に示すように、遅延回路５２および加算器５３を内蔵し
たＣＭＯＳイメージセンサであっても良いことは勿論で
ある。

【００５８】駆動回路５２は、図１におけるタイミング
ジェネレータ３３に対してマスタークロックや制御信号
などを与えることにより、先述した電子シャッター動作
を含むＣＭＯＳイメージセンサの撮像動作のための駆動
を行う。この駆動回路５２にタイミングジェネレータ３
３を内蔵させる構成を採っても良い。レンズ５３は、被
写体（図示せず）からの入射光（像光）を撮像デバイス
５１の撮像面上に結像させる。本例の場合、撮像デバイ
ス５１からは同一画素について時間差を持った２系統の
信号ＯＴＴ１，ＯＵＴ２が画素単位で出力され、アナロ
グ信号処理回路５４に供給される。

【００５９】アナログ信号処理回路５４は、遅延回路５
４１および加算器５４２を有する構成となっている。遅
延回路５４１は、先述した時間差ｔ５−ｔ３に対応した
遅延時間を有し、この遅延時間だけ信号ＯＵＴ２を信号
ＯＵＴ１に対して遅延することによって当該時間差を持
った２系統の信号ＯＴＴ１，ＯＵＴ２を同時化する。こ
の遅延回路５４１としては、フレームメモリあるいはデ
ィレイライン等の周知の回路が用いることができる。こ
の同時化された２系統の信号ＯＴＴ１，ＯＵＴ２は、加
算器５４２で加算されて一つの画素の信号として順次出
力される。この画素信号は、ディジタル信号処理回路５
５でホワイトバランス調整や自動ゲイン調整などの信号
処理が施される。

【００６０】このように、撮像デバイス５１として、Ｃ
ＭＯＳイメージセンサに代表されるＸ-Ｙアドレス型固
体撮像素子を用いたカメラシステムにおいて、１つの画
素について少なくとも２回に分けて同一露光時間に基づ
く信号を出力する一方、その２つの出力間にフリッカー
周期の半分の時間差を持たせて読み出すとともに、これ
らを同時化した後加算して１つの画素信号として出力す
る構成を採ることにより、蛍光灯照明下での撮像の際の
フリッカーを軽減できるため、高画質の撮像が可能とな
る。

【００６１】

【発明の効果】以上説明したように、本発明によれば、
単位画素が行列状に配置されてなる画素部を有し、この
画素部からアドレス指定によって画素信号を順次読み出
す固体撮像素子において、蛍光灯照明下での高速電子シ
ャッター時の特有の現象として画面上に交互に現れる明
るい横縞と暗い横縞との間の明るさの差を小さく抑える
ことができるため、フリッカーを軽減できる。

【図面の簡単な説明】

【図１】本発明の一実施形態に係るＣＭＯＳイメージセ
ンサを示す概略構成図である。

【図２】垂直走査のタイミングチャートである。

【図３】画素の時間-蓄積電荷量の特性図である。

【図４】信号読み出し時のタイミングチャートである。

【図５】電子シャッター動作時の垂直走査の模式図であ
る。

【図６】蛍光灯照明下で高速シャッターを切る場合の強
度(明るさ)の変化を示す波形図である。

【図７】単位画素の他の構成例を示す回路図である。

【図８】本発明の係るカメラシステムの構成の概略を示
すブロック図である。

【符号の説明】

１１…単位画素、１２…フォトダイオード（ＰＤ）、１
３…読み出しトランジスタ、１４…読み出し選択トラン
ジスタ、１５…増幅トランジスタ、２１…画素部、２２
ｎ，２２ｎ＋１…水平信号線、２３ｎ，２３ｎ＋１…読
み出し線、２４ｍ−１，２４ｍ…水平選択線、２５，２
６…第１，第２垂直信号線、２７ｎ，２７ｎ＋１，２８
ｎ，２８ｎ＋１…垂直選択トランジスタ、２９…水平走
査回路、３０，３１…第１，第２垂直走査回路、３２…
シャッター走査回路、３３…タイミングジェネレータ、
４２，５４１…遅延回路、４３，５４２…加算器

Claims (7)

【特許請求の範囲】
1. 【請求項１】 単位画素が行列状に配置されてなる画素
   部を有し、この画素部からアドレス指定によって画素信
   号を順次読み出す固体撮像素子であって、 前記画素部の各画素における露光時間を少なくとも２回
   に分けて設定する露光制御手段と、 前記画素部の各画素から前記露光制御手段によって設定
   された前記少なくとも２回の露光時間に基づく信号を、
   照明のフリッカー周期の半分もしくはその近傍の設定期
   間だけずれたタイミングで別々に読み出す信号読み出し
   手段と、 前記信号読み出し手段によって読み出された少なくとも
   ２系統の信号を同時化して足し合わせる信号処理手段と
   を備えることを特徴とする固体撮像素子。
2. 【請求項２】 前記露光制御手段は、少なくとも２回の
   露光時間を等しく設定することを特徴とする請求項１記
   載の固体撮像素子。
3. 【請求項３】 前記信号読み出し手段は、前記画素部に
   行単位で配線された複数行分の水平信号線と、前記複数
   行分の水平信号線に対して共通に配線された少なくとも
   ２系統分の垂直信号線と、前記画素部の各画素を行単位
   で選択するとともに、１つの行について前記設定時間だ
   けずれたタイミングで各画素から少なくとも２系統の信
   号を前記水平信号線を介して前記少なくとも２系統分の
   垂直信号線に出力させる複数系統の垂直駆動手段とを有
   することを特徴とする請求項１記載の固体撮像素子。
4. 【請求項４】 前記複数系統の垂直駆動手段は、前記複
   数行分の水平信号線の各々と前記少なくとも２系統分の
   垂直信号線との間に接続された少なくとも２系統分の垂
   直選択スイッチと、これら垂直選択スイッチを垂直走査
   によって前記設定時間だけずれたタイミングで順次駆動
   する少なくとも２系統分の垂直走査回路とを有すること
   を特徴とする請求項１記載の固体撮像素子。
5. 【請求項５】 単位画素が行列状に配置されてなる画素
   部を有し、この画素部からアドレス指定によって画素信
   号を順次読み出す固体撮像素子において、 前記画素部の各画素における露光時間を少なくとも２回
   に分けて設定するとともに、 前記画素部の各画素から前記少なくとも２回の露光時間
   に基づく信号を、照明のフリッカー周期の半分もしくは
   その近傍の設定期間だけずれたタイミングで別々に読み
   出し、 その読み出した少なくとも２系統の信号を同時化して足
   し合わせることを特徴とする固体撮像素子の駆動方法。
6. 【請求項６】 前記少なくとも２回の露光時間を等しく
   設定することを特徴とする請求項５記載の固体撮像素子
   の駆動方法。
7. 【請求項７】 単位画素が行列状に配置されてなる画素
   部を有し、この画素部からアドレス指定によって画素信
   号を順次読み出す固体撮像素子を撮像デバイスとして用
   いたカメラシステムであって、 前記固体撮像素子は、 前記画素部の各画素における露光時間を少なくとも２回
   に分けて設定する露光制御手段と、 前記画素部の各画素から前記露光制御手段によって設定
   された前記少なくとも２回の露光時間に基づく信号を、
   照明のフリッカー周期の半分もしくはその近傍の設定期
   間だけずれたタイミングで別々に読み出す信号読み出し
   手段と、 前記信号読み出し手段によって読み出された少なくとも
   ２系統の信号を同時化して足し合わせる信号処理手段と
   を備えることを特徴とするカメラシステム。