JP2003031675A

JP2003031675A - 半導体装置とその製造方法

Info

Publication number: JP2003031675A
Application number: JP2001213045A
Authority: JP
Inventors: Hiroshi Moriya; 浩志守谷; Tomio Iwasaki; 富生岩▲崎▼; Hideo Miura; 英生三浦; Shuji Ikeda; 修二池田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2001-07-13
Filing date: 2001-07-13
Publication date: 2003-01-31

Abstract

(57)【要約】【課題】酸化チタンゲート絶縁膜を有するMOSトラン
ジスタが形成された半導体装置において、酸化チタンと
シリコン基板との界面における酸化シリコンの形成を抑
制し、かつリーク電流の増加を抑制する。【解決手段】半導体装置のシリコン基板101とゲート
電極106aの間に介在するゲート絶縁膜1を有する複数のM
OSトランジスタが形成された半導体装置において、ゲー
ト絶縁膜1を、酸化チタン膜105aとチタンシリケイト膜1
04aからなる積層構造で形成し、ゲート絶縁膜1の酸化シ
リコン換算膜厚を1.0 nmとし、チタンシリケイト膜の実
膜厚を1.0 nm 以上3.2 nm以下とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関する。

【０００２】

【従来の技術】近年、半導体装置の微細化に伴い、半導
体基板とゲート電極との間に介在するゲート絶縁膜を有
する複数のMOS（Metal Oxide Semiconductor）トランジ
スタが形成された半導体装置において、ゲート絶縁膜の
薄膜化が要求され、3.0 nm以下の酸化膜が使われるよう
になってきた。絶縁膜の厚さが3.0 nm以下まで薄くなる
とダイレクトトンネル電流（以下ＤＴ電流）が無視でき
ないほど大きくなり、リーク電流が増大し消費電力が増
すという問題がある。そこで、ゲート絶縁膜に酸化シリ
コンより誘電率の高い酸化チタン等を用いることによ
り、誘電特性を保ちつつ、ゲート絶縁膜の膜厚を厚く
し、ＤＴ電流の増加を抑えることが考えられている。例
えば、酸化チタンと酸化シリコンの比誘電率をそれぞれ
60、4.0とした場合、膜厚30 nmの酸化チタン薄膜は、2
nmの酸化シリコンと同等の誘電特性をもつことになる。
このようなとき、上記膜厚30 nmの酸化チタン薄膜は、
酸化シリコン換算膜厚で2 nmと呼ばれる。これに対し、
実際の膜厚30 nmは、物理膜厚または実膜厚と呼ばれ
る。

【０００３】

【発明が解決しようとする課題】一方、酸化チタン膜を
シリコン基板上に成膜した場合、酸化チタン膜中の酸素
原子がシリコン基板側に拡散し、酸化チタン膜とシリコ
ン基板との界面に酸化シリコンが形成されてしまうこと
がある。酸化シリコンの形成は、ゲート絶縁膜の換算膜
厚を厚くさせることとなる。例えば、上記界面に酸化シ
リコンが1 nm以上形成されてしまった場合、ゲート絶縁
膜の換算膜厚を1 nm以下とするのは不可能となる。

【０００４】そこで、上記界面での酸化シリコンの形成
を防止する方法として、酸化チタン膜とシリコン基板と
の間に窒化シリコン膜を設ける方法が考案されている
（例えば、特開2000−58831号公報参照）。酸化チタン
膜とシリコン基板との間に窒化シリコン膜を設けること
により上記界面での酸化シリコンの形成を抑制すること
はできる。しかし、窒化シリコンは比誘電率が約7.8し
かなく、ゲート絶縁膜の膜厚を酸化シリコン換算膜厚1
nm以下にしようとすると、その実膜厚が薄くなってしま
い、ダイレクトトンネルによるリーク電流が増加してし
まい、リーク電流が許容値を超える可能性がある。リー
ク電流が増加して許容値を超える可能性があることは、
製品の歩留まりを低下させ、かつ製品の信頼性低下に繋
がる。

【０００５】そこで、本発明の第１の目的は、ゲート絶
縁膜が酸化チタン膜を含んで構成されたMOSトランジス
タを複数備えた半導体装置において、酸化チタン膜とシ
リコン基板との界面における酸化シリコンの形成を抑制
し、ゲート絶縁膜の酸化シリコン換算膜厚1 nm以下に対
応した半導体装置を提供することにある。

【０００６】また、第２の目的は、ゲート絶縁膜を流れ
るリーク電流を低く抑えることが可能な半導体装置を提
供することにある。

【０００７】また、本発明の第３の目的は、信頼性の高
い半導体装置を提供することにある。

【０００８】また、本発明の第４の目的は、歩留りの高
い半導体装置を提供することにある。

【０００９】

【課題を解決するための手段】発明者等は、上記課題を
解決するために種々の材料による試験や計算を行った結
果、シリコン基板面にチタンシリケイト膜を形成し、そ
の上に酸化チタン膜を形成してゲート絶縁膜を構成すれ
ば、酸化チタン膜から酸素原子がシリコン基板に拡散す
るのを回避でき、かつ、チタンシリケイトの比誘電率が
窒化シリコンよりも大きいので、効果的にリーク電流を
低減できることを見出し、本発明に到達した。

【００１０】上記課題を解決する本発明は、半導体基板
とゲート電極との間に介在するゲート絶縁膜を有する複
数のMOSトランジスタを備えた半導体装置において、前
記ゲート絶縁膜として、半導体基板側に形成されたチタ
ンシリケイト膜と、ゲート電極側に形成された酸化チタ
ン膜と、を含んでなる積層構造を有することを特徴とす
る。

【００１１】この場合、誘電特性から求められる前記ゲ
ート絶縁膜の酸化シリコン換算膜厚を1.0 nm 以下とす
る。

【００１２】また、前記チタンシリケイト膜の実膜厚は
1.0 nm 以上3.2 nm以下とするのが望ましい。

【００１３】具体的には、前記ゲート絶縁膜の酸化シリ
コン換算膜厚をT_eff、前記チタンシリケイト膜の実膜厚
をT₂としたとき、前記チタンシリケイト膜の実膜厚T
₂を、1.0 (nm)≦T₂≦5 T_eff−1.8 (nm)で表される範囲
になるように形成するのが望ましい。

【００１４】また、半導体基板とゲート電極の間にゲー
ト絶縁膜を介在させた複数のMOSトランジスタを備えた
半導体装置の製造に際し、前記ゲート絶縁膜を、前記半
導体基板上にチタンシリケイト膜を形成する手順と、該
チタンシリケイト膜の上に酸化チタン膜を形成する手順
と、を含む工程で形成する。

【００１５】チタンシリケイト膜を形成する方法として
は、シリコン基板面にチタン膜を形成し、このチタン膜
を熱処理によりシリサイド化してチタンシリサイド膜に
し、このチタンシリサイド膜を酸化させてチタンシリケ
イト膜とする方法、あるいは、シリコン基板面に酸化シ
リコン膜を形成し、この酸化シリコン膜の上にチタン膜
を重ねて形成し、両者を熱処理により反応させてチタン
シリケイト膜とする方法のいずれでもよい。

【００１６】本発明の半導体装置は、酸化チタンとシリ
コン基板との界面にチタンシリケイト膜を有しているの
で、上記界面に比誘電率が低い酸化シリコン膜が形成さ
れるのが抑制される。その結果、ゲート絶縁膜の酸化シ
リコン換算膜厚を薄くすることができ、上記の第１の目
的が達成される。

【００１７】また、ゲート絶縁膜として高誘電率材料で
ある酸化チタンと、比較的誘電率が大きいチタンシリケ
イト膜を有しているので、ゲート絶縁膜の実膜厚を厚
く、酸化シリコン換算膜厚を薄くすることができる。そ
の結果、リーク電流が低減され、上記の第２の目的が達
成される。

【００１８】さらに、リーク電流が流れにくい半導体装
置が得られることによって、信頼性の高い半導体装置を
提供するすることができ、かつ歩留まりの高い半導体装
置を提供することができ、本発明の上記の第３、４の目
的が達成される。

【００１９】

【発明の実施の形態】以下、本発明の実施の形態を図１
から図８を用いて詳細に説明する。（第１の実施の形態）本発明の第１の実施の形態である
半導体装置の平面レイアウトを図２に示す。図１は、図
２に示した半導体装置を、A−A’線で切断した断面構造
を示す断面図である。本実施の形態の半導体装置では、
図１に示すように、Ｐ型のシリコン基板101の表面に、
例えば酸化シリコン膜からなる素子分離膜102が間隔を
おいて設けられ、素子分離膜102の間に素子形成領域103
が形成されている。素子形成領域103には、ＰチャネルM
OSトランジスタが設けられている。

【００２０】MOSトランジスタは、シリコン基板101の表
面に形成されたゲート絶縁膜1と、このゲート絶縁膜1を
挟んでシリコン基板101に対向するゲート電極106ａを含
んで構成されている。ゲート電極106ａ及びゲート絶縁
膜1の前記素子分離膜側両側面には、例えば窒化シリコ
ンからなるサイドウォール107ａが形成されている。ゲ
ート絶縁膜1は少なくとも、シリコン基板側のチタンシ
リケイト膜104a、ゲート電極膜側の酸化チタン膜105aか
らなる二層の積層構造を含んで構成されている。ゲート
電極106ａは、例えば多結晶シリコン膜や金属薄膜、あ
るいは金属シリサイド膜あるいはこれらの積層構造であ
る。

【００２１】図示のMOSトランジスタは、ゲート電極106
ａに自己整合的に形成されたＰ−型ソース・ドレイン拡
散層108ａと、素子分離膜102並びにゲート電極106ａに
自己整合的に形成されたＰ＋型ソース・ドレイン拡散層
109を有している。

【００２２】この半導体装置の表面には、層間絶縁膜11
0が形成され、この層間絶縁膜110には、Ｐ＋型ソース・
ドレイン拡散層109に達するコンタクトホール111が設け
られている。

【００２３】トランジスタの微細化の要求に対応させる
ため、チタンシリケイト膜104aの実膜厚は、ゲート絶縁
膜1の酸化シリコン換算膜厚が1 nm以下となる厚さで、
かつリーク電流の増加を防止する膜厚としてある。この
膜厚は、例えば、上記ゲート絶縁膜1の酸化シリコン換
算膜厚を1 nmとした場合は、ゲート絶縁膜印加電圧が１
Ｖのとき、チタンシリケイト膜104aの実膜厚を1.0 nm以
上3.2 nm以下とする。これにより、リーク電流を低く抑
えたゲート絶縁膜を得ることが出来る。

【００２４】次に、リーク電流の増加を抑えるのに有効
なチタンシリケイト膜の膜厚の導出方法について説明す
る。

【００２５】図３は、図１に示したMOSトランジスタの
ゲート電極、ゲート絶縁膜、シリコン基板のエネルギー
帯図を示している。ここで、例えば、ゲート電極はリン
をドープした多結晶シリコンからなる。またゲート絶縁
膜は、厚さT₁の酸化チタン膜、厚さT₂のチタンシリケイ
ト膜の二層構造からなり、チタンシリケイト膜はシリコ
ン基板側に形成されている。また、シリコン基板はＰ型
基板である。図中のEv、Ec、そしてEfは、それぞれシリ
コンの価電子帯、伝導帯、そしてフェルミエネルギーを
示している。またΦ_B1、Φ_B2は、酸化チタン、チタンシ
リケイトのエネルギー障壁を示す。

【００２６】ここで、酸化シリコン、酸化チタン、チタ
ンシリケイトの比誘電率を、それぞれε_SiO2、ε₁、ε₂
とした場合、上記酸化チタン膜とチタンシリケイト膜、
それら二層構造からなるゲート絶縁膜の酸化シリコン換
算膜厚T_1eff、T_2eff 、T_effは、それぞれ、下記数１、
数２、数３で示される。

【００２７】

【数１】

【００２８】

【数２】

【００２９】

【数３】例えば、酸化シリコン、酸化チタン、チタンシリケイト
の比誘電率を、ε_SiO2=4、ε₁=60、ε₂=15とした場合、
膜厚T₁=15 nm、T₂=3 nm 、T=18 nmでは、換算膜厚は、T
_1eff = 1 nm 、T_2eff = 0.4 nm 、T_eff = 1.4 nmとな
る。

【００３０】図４は、ゲート電極に正の電圧Vが印加さ
れた場合のエネルギー帯を示している。この場合、酸化
チタン膜、チタンシリケイト膜には、ぞれぞれ次式に示
す電圧Ｖ₁、Ｖ₂、電界Eox1、Eox2が印加される。

【００３１】

【数４】

【００３２】

【数５】

【００３３】

【数６】

【００３４】

【数７】上記に示した酸化チタン膜、チタンシリケイト膜からな
るゲート絶縁膜を流れるトンネル電流Ｊは、WKB（Wentz
el - Kramers - Brillouin）近似を用いて絶縁膜を電子
がトンネリングする確率から、下記数８により求めるこ
とができる。

【００３５】

【数８】但し、n_v：ゲート電極電子状態縮態度 m_d：ゲート電極電子有効質量 k_B：ボルツマン定数 T ：温度 π：円周率 h ：プランク定数（式中にはｈに横棒が追加されてい
る） m_ins：絶縁膜電子有効質量 E ：電子のエネルギー E_F：ゲート電極のフェルミエネルギー図５に、チタンシリケイトの比誘電率ε₂を15とし、印
加電圧1V、温度300Kで、ゲート絶縁膜の換算膜厚T_eff
が1.0 nmの場合の、リーク電流密度のチタンシリケイト
膜厚T₂、換算膜厚T_2eff依存性を示す。図は、チタンシ
リケイトのエネルギー障壁Φ_B2が、1.5、2.0、2.5、3.0
eVの場合の計算結果である。ゲート絶縁膜が酸化チタ
ンのみからなるT₂ =0 nmでは、リーク電流密度は約1.3
×10⁻⁸A/cm²であり、チタンシリケイトの膜厚が増すに
つれて、リーク電流密度は減少する。これは、高さが低
い酸化チタンのエネルギー障壁を超えられた電子の一部
が、シリケイトの作るエネルギー障壁は超えられないた
めである。

【００３６】リーク電流密度は、チタンシリケイトの換
算膜厚が約0.7 nm、実膜厚が約2.5nmで極小値をとり、
チタンシリケイトの膜厚の増加とともにリーク電流も増
加する。これは、チタンシリケイトの作るエネルギー障
壁を電子がダイレクトトンネルにより透過し、トンネル
電流が流れるためである。

【００３７】図５からわかるように、リーク電流密度は
チタンシリケイトのエネルギー障壁の値によって変わ
る。しかし、ゲート絶縁膜への印加電圧１ＶでT₂が3.2
nm以下であれば、チタンシリケイトのエネルギー障壁の
値がばらついても、ゲート絶縁膜が酸化チタンのみから
なる場合のリーク電流密度より低くリーク電流を抑えら
れることがわかる。

【００３８】次に、図６に、チタンシリケイトの比誘電
率ε₂を20とし、ゲート絶縁膜への印加電圧1Vで、ゲー
ト絶縁膜の換算膜厚T_effが 1.0 nmの場合の、リーク電
流密度のチタンシリケイト膜厚T₂、換算膜厚T_2eff依存
性を示す。図５と同様に、T₂=0 nmからチタンシリケイ
ト膜の膜厚が増すに従い、リーク電流密度は減少し、チ
タンシリケイト膜の換算膜厚が約0.8 nm、実膜厚が約4.
0 nmでリーク電流密度は極小値をとる。また、T₂が4.8
nm以下であれば、チタンシリケイトのエネルギー障壁の
値がばらついても、リーク電流を、ゲート絶縁膜が酸化
チタンのみからなる場合のリーク電流密度より低く抑え
られることがわかる。

【００３９】同様な計算から、図７、８にチタンシリケ
イトの比誘電率ε₂を25、30とした場合のリーク電流密
度のチタンシリケイト膜厚T₂、換算膜厚T_2eff依存性を
示す。図から、換算膜厚1 nmという条件をを満たす膜厚
であれば、チタンシリケイト膜を設けることにより、チ
タンシリケイトのエネルギー障壁の値がばらついても、
ゲート絶縁膜が酸化チタンのみからなる場合のリーク電
流密度より低くリーク電流を抑えられることがわかる。

【００４０】また、チタンシリケイト膜が良好な誘電特
性を示すためには、少なくとも1格子の膜厚は必要であ
ると考えられるため、実膜厚T₂は1 nm以上とする。

【００４１】以上から、チタンシリケイトの比誘電率ε
₂が15以上30以下、エネルギー障壁Φ_B2が1.5eV以上、3.
0 eV以下の範囲でばらついても、チタンシリケイトの実
膜厚T₂を1.0 nm以上、3.2 nm以下で形成することにより
ゲート絶縁膜を流れるリーク電流の値を低く抑えること
ができる。

【００４２】以上、ゲート絶縁膜の酸化シリコン換算膜
厚が1 nm、ゲート絶縁膜印加電圧が1V、温度300Kの場合
について述べたが、上記以外の酸化シリコン換算膜厚、
電圧、温度の場合であっても同様の方法により、リーク
電流を抑えるのに適正なチタンシリケイトの膜厚を決め
ることができる。

【００４３】次に、ゲート印加電圧が0.5〜１Ｖ、換算
膜厚が0.7〜１nmの場合に、リーク電流を抑えるのに適
正なチタンシリケイトの膜厚について、図９、図１０、
図１１を用いて説明する。

【００４４】図９は、チタンシリケイトの比誘電率ε_２
を１５とし、温度３００Ｋで、ゲート絶縁膜の換算膜厚
T_eff を1.0 nmとした場合の、リーク電流密度のチタン
シリケイト膜厚T₂と換算膜厚T_2eff への依存性を示して
いる。印加電圧は、0.5Ｖ、0.7Ｖ、１Ｖ、チタンシリケ
イトのエネルギ障壁Φ_B2 は1.5 eVの場合について計算
したものである。

【００４５】図９に示すように、ゲート絶縁膜が酸化チ
タンのみからなるT₂＝０の場合から、チタンシリケイト
膜の膜厚を増すにつれて、リーク電流密度は減少する。
これは、高さが低い酸化チタンのエネルギ障壁を越えら
れた電子の一部が、チタンシリケイトの作るエネルギ障
壁を越えることができないためである。

【００４６】また、リーク電流密度は、チタンシリケイ
トの換算膜厚が0.7 nm、実膜厚が約2.5 nmで極小値をと
り、チタンシリケイトの膜厚の増加とともにリーク電流
も増加することがわかる。これは、チタンシリケイトの
作るエネルギ障壁を電子がダイレクトトンネルにより透
過し、トンネル電流が流れるためである。

【００４７】図９からわかるように、リーク電流密度は
印加電圧の値によって変わる。しかし、印加電圧が0.5
〜１Ｖの範囲のときは、T₂が3.2 nm以下とすれば、ゲー
ト絶縁膜が酸化チタンのみからなる場合のリーク電流密
度より低い値にリーク電流を抑えられることが分かる。

【００４８】また、図９では、チタンシリケイトのエネ
ルギ障壁Φ_B2 が1.5 eV、比誘電率ε_２が１５の場合に
ついて示したが、先に図５〜図８を参照して述べたよう
に、エネルギ障壁Φ_B2 が1.5〜3.0 eV、比誘電率ε_２が
１５〜３０の場合についても、T₂が3.2 nm以下であれ
ば、ゲート絶縁膜が酸化チタンのみからなる場合のリー
ク電流密度より低い値にリーク電流を抑えられることが
示せる。

【００４９】図１０に、チタンシリケイトの比誘電率ε
_２を１５とし、温度３００Ｋで、ゲート絶縁膜の換算膜
厚T_effを0.7 nmとした場合の、リーク電流密度のチタン
シリケイト膜厚T₂と換算膜厚T_2effへの依存性を示して
いる。印加電圧は、0.5Ｖ、0.7Ｖ、１Ｖ、チタンシリケ
イトのエネルギ障壁Φ_B2 は1.5 eVの場合について計算
したものである。

【００５０】図１０からわかるように、リーク電流密度
は印加電圧の値によって変わる。しかし、印加電圧が0.
5〜１Ｖの範囲で、かつゲート絶縁膜の換算膜厚T_eff が
0.7nmのときは、チタンシリケイト膜厚T₂を1.7 nm以下
とすれば、ゲート絶縁膜が酸化チタンのみからなる場合
のリーク電流密度より低い値にリーク電流を抑えられる
ことが分かる。

【００５１】また図１０では、チタンシリケイトのエネ
ルギ障壁Φ_B2 が1.5 eV、ゲート絶縁膜の酸化シリコン
換算膜厚T_effが0.7nm、比誘電率ε_２が１５の場合につ
いて示したが、先に図５〜図８を参照して述べたよう
に、エネルギ障壁Φ_B2 が1.5〜3.0 eV、比誘電率ε_２が
１５〜３０の場合についても、T₂が1.7 nm以下であれ
ば、ゲート絶縁膜が酸化チタンのみからなる場合のリー
ク電流密度より低い値にリーク電流を抑えられることが
分かる。

【００５２】同様な方法により、ゲート絶縁膜の酸化シ
リコン換算膜厚が0.7〜1.0 nmの場合の各膜厚につい
て、リーク電流の増加を抑制するチタンシリケイトの実
膜厚の範囲を求めることができる。図１１は、上記チタ
ンシリケイトの実膜厚の望ましい範囲をゲート印加電圧
が0.5〜1.0Ｖの場合について、ゲート絶縁膜の酸化シリ
コン換算膜厚が0.7〜1.0 nmに対応してまとめたもので
ある。図に示されているチタンシリケイトの実膜厚の望
ましい範囲は、チタンシリケイトの比誘電率が15の場合
に対応しており、チタンシリケイトの比誘電率がさらに
高い場合は、もっと広い範囲とすることが可能である。

【００５３】なお、図で、チタンシリケイトの実膜厚T₂
を1.0 nm以上としているのは、チタンシリケイトが良好
な誘電特性を発揮するには、少なくとも１格子の膜厚は
必要であるためである。

【００５４】図１１に示すチタンシリケイトの実膜厚T₂
の範囲は、ゲート絶縁膜の酸化シリコン換算膜厚T_effの
関数として、下式で表される。 1.0(nm)≦T₂≦5 T_eff−1.8 (nm) 但し、0.7(nm)≦T
_eff≦1.0 (nm) すなわち、半導体装置の仕様として要求されるゲート絶
縁膜の酸化シリコン換算膜厚T_effに応じて、図１１に示
した実膜厚の範囲の膜厚のチタンシリケイト膜を、酸化
チタンとシリコン基板の間に形成することにより、リー
ク電流の増加を抑制したゲート絶縁膜を有する半導体装
置を得ることができる。

【００５５】また、上記実施の形態では、ゲート電極が
リンをドープした多結晶シリコン膜の場合について説明
したが、多結晶シリコン膜以外に例えば、タングステ
ン、モリブデン等の金属薄膜、あるいは窒化タングステ
ン等の金属化合物、あるいはタングステンシリサイド等
の金属シリサイド膜、あるいはこれらの積層構造からな
るゲート電極であっても、同様の方法により、リーク電
流を抑えるのに適正なチタンシリケイトの膜厚を決める
ことができる。

【００５６】ゲート電極にタングステン、モリブデン等
の金属膜を用いることにより、ゲート電極膜内で空乏化
が生じないため、ゲート絶縁膜の換算膜厚を薄くするこ
とができる。また、タングステンは熱的に安定であり、
電極膜を成膜した後の高温プロセスの際に膜質が変化す
ることが少ない。また、酸化チタンとタングステンを接
し積層した場合、酸化タングステンが、形成される場合
がある。酸化タングステンは酸化チタンよりも誘電率が
小さく、酸化タングステンの形成はゲート絶縁膜の換算
膜厚の増加につながる。そこで、タングステン膜に比べ
耐酸化性に優れた窒化タングステン、タングステンシリ
サイド膜を用いることは有効である。特に耐酸化性にお
いては、窒化タングステン膜は特に優れている。また、
窒化タングステン膜をゲート電極に用いる場合は、図１
２に示すように、酸化チタンに接した層を窒化タングス
テン112、その上層を窒化タングステンより低抵抗であ
るタングステン113とする2層構造のゲート電極114とす
ることにより、低抵抗なゲート電極を得ることが出来
る。

【００５７】以上述べたように、本実施の形態によれ
ば、酸化チタン膜とシリコン基板との界面にチタンシリ
ケイト膜を有しているので、上記界面に比誘電率が低い
酸化シリコン膜が形成されるのを抑制できるとともに酸
化シリコン換算膜厚を、窒化シリコンを前記界面に設け
た場合よりも薄くすることが可能となり、微細化に対応
したゲート絶縁膜を有する半導体装置を提供することが
できる。

【００５８】本実施の形態によればまた、ゲート絶縁膜
を、高誘電率材料である酸化チタン膜と比較的誘電率が
大きいチタンシリケイト膜の積層構造で構成したので、
ゲート絶縁膜の実膜厚を厚く、酸化シリコン換算膜厚を
薄くすることができ、リーク電流を低減できる。

【００５９】本実施の形態によればさらに、リーク電流
が流れにくい半導体装置が得られることによって、信頼
性の高い半導体装置を提供するすることができ、かつ歩
留まりの高い半導体装置を提供することができる。（第２の実施の形態）本発明の第２の実施の形態を、図
１３、図１４、図１５を用いて説明する。図１３、図１
４、図１５は、図1に示した酸化チタン膜とチタンシリ
ケイト膜からなるゲート絶縁膜を有する半導体装置の製
造方法を示している。ここでは、チタンシリケイト膜の
実膜厚が3 nm、酸化チタンの実膜厚が3 nmの場合につい
て説明する。

【００６０】まず、Ｐ型シリコン基板101表面に、所定
の間隔をおいて深さ200〜300 nmの溝を複数形成して酸
化シリコン膜を埋め込み、浅溝型の素子分離膜102を形
成する（図１３（Ａ））。

【００６１】次に、シリコン基板101表面に、例えばス
パッタリング法により、厚さ1 nmほどのチタン膜10を形
成する（図１３（Ｂ））。次に、600℃の熱処理により
チタン膜10をシリサイド化させチタンシリサイド膜11と
する。このシリサイド反応により、チタンシリサイド膜
11の厚さは約2 nmとなる（図１３（Ｃ））。なお、この
とき、素子分離膜102に接している部分はシリサイド化
されず、そのまま残る。

【００６２】次に、チタンシリサイド膜11を酸化させ、
チタンシリケイト膜104を形成する（図１４（Ａ））。
この酸化反応は体積膨張を伴い、チタンシリケイト膜10
4の膜厚は約3 nmとなる。ここで、チタンシリケイト膜1
04の膜厚が3 nmより厚い場合には、スパッタリング法等
によりチタンシリケイト膜104をエッチングし、膜厚を
薄くし所定の厚さとする。

【００６３】次に、チタンシリケイト膜104表面に、例
えば化学的気層成長（Chemical Vapor deposition：CV
D）法により、厚さ3 nmほどの酸化チタン膜105を形成す
る。

【００６４】ここで、チタンシリケイト膜104と酸化チ
タン膜105を有するゲート絶縁膜の換算膜厚が1 nmより
厚い場合は、酸化チタン膜105をスパッタリング法等に
よりエッチングし、膜厚を薄くし所定の換算厚さとす
る。

【００６５】さらに、酸化チタン膜105表面に、不純物
リンを含む多結晶シリコン膜106をCVD法等により形成す
る。多結晶シリコン膜106の膜厚は例えば約200 nmとす
る（図１４（Ｂ））。

【００６６】次に、フォトレジスト膜をマスクに用い
て、多結晶シリコン膜106、酸化チタン膜105、チタンシ
リケイト膜104をエッチングする。これによりMOSトラン
ジスタのゲート絶縁膜1とゲート電極106aとを形成す
る。ここで、ゲート絶縁膜1は、チタンシリケイト膜104
aと酸化チタン膜105aを有する（図１４（Ｃ））。

【００６７】次に、ホウ素のイオン注入によりMOSトラ
ンジスタのＰ−型ソース・ドレイン領域108を形成す
る。Ｐ−型ソース・ドレイン領域108は、ゲート電極、
ゲート絶縁膜に対して自己整合的である（図１５
（Ａ））。

【００６８】続いて、半導体基板表面に厚さ200 nmの窒
化シリコン膜107をスパッタ法またはCVD法により堆積し
（図１５（Ｂ））、窒化シリコン膜107をエッチングす
ることによりゲート電極とゲート絶縁膜の素子分離膜10
2側の側壁を覆うサイドウォール107aを形成する（図１
５（Ｃ））。

【００６９】次に、素子分離膜102、ゲート電極106a、
サイドウォール107aをマスクとし、ホウ素のイオン注入
により、シリコン基板101にＰ＋型ソース・ドレイン拡
散層109を形成する。次いで、CVD法により素子分離膜10
2、ゲート電極106a、サイドウォール107a及びＰ＋型ソ
ース・ドレイン拡散層109を覆う層間絶縁膜110を形成
し、形成した層間絶縁膜110に、その表面からＰ＋型ソ
ース・ドレイン拡散層109の表面に達するコンタクトホ
ール111を形成する。

【００７０】上述のように、シリコン基板表面にまずチ
タンシリサイド膜を形成し、次いでこのチタンシリサイ
ド膜を酸化させてチタンシリケイト膜とし、その上に酸
化チタン膜を形成するのは、次の理由による。すなわ
ち、シリコン基板表面に直接酸化チタン膜を形成する
と、先に述べたように酸化チタン膜中の酸素原子がシリ
コン基板側に拡散し、酸化チタン膜とシリコン基板の界
面に誘電率の低い酸化シリコンが形成されてしまうこと
があり、不具合である。

【００７１】本実施の形態では、シリコン基板面にチタ
ンシリサイド膜を形成したのち、チタンシリサイド膜を
酸化させてチタンシリケイト膜とするので、シリコン基
板面が酸素雰囲気に接することもなく、基板界面に酸化
シリコン形成の惧れがない。また、シリコン基板表面に
チタンシリケイト膜を形成し、その上に酸化チタン膜を
積層するので、酸化チタン膜中の酸素原子がシリコン基
板側に拡散するのが避けられる。また、さらに、チタン
シリケイトの比誘電率は、窒化シリコンの比誘電率約
７．８に対し、１５〜４０であり、窒化シリコン膜を酸
化チタン膜とシリコン基板の界面に形成した場合に比
べ、酸化シリコン換算膜厚を同じにしたとき、チタンシ
リケイト膜の実膜厚を、窒化シリコン膜の実膜厚よりも
厚くできる。このため、リーク電流を抑制する効果が大
きい。

【００７２】上述の製造方法は、ＰチャネルMOSトラン
ジスタの場合であるが、この製造方法はＮチャネルMOS
トランジスタにも応用できる。さらにCMOSトランジス
タ、BiCMOSトランジスタにも応用できる。（第３の実施の形態）本発明の第３の実施の形態を、図
１６を用いて説明する。図１６は、図１に示した酸化チ
タン膜とチタンシリケイト膜からなるゲート絶縁膜を有
する半導体装置の製造方法の工程の一部であり、主にシ
リコン基板上にチタンシリケイト膜を形成する工程まで
を示している。ここでは、例えばチタンシリケイトの実
膜厚が3 nm、酸化チタンの実膜厚が3 nmの場合について
説明する。

【００７３】まず、Ｐ型シリコン基板101表面に、深さ2
00 nmから300 nmの溝を複数、所定の間隔をおいて形成
し、酸化シリコン膜を埋め込んで浅溝型の素子分離層10
2を形成する（図１６（Ａ））。

【００７４】次に、シリコン基板101表面に、例えば熱
酸化法により、厚さ1.5 nmほどの酸化シリコン膜20を形
成する（図１６（Ｂ））。

【００７５】さらに、上記酸化シリコン膜上に厚さ1.5
nmほどのチタン膜21を形成する（図１６（Ｃ））。

【００７６】次に、400℃から500℃の熱処理により上記
酸化シリコン膜20とチタン膜21とを反応させる。この熱
処理では、チタンの還元反応により酸化シリコン膜20が
なくなり、チタンシリケイト膜104が形成される（図１
６（Ｄ））。上記チタンシリケイト膜104の膜厚は約3 n
mとなるが、チタンシリケイト膜104の膜厚が3 nmより厚
い場合には、スパッタリング法等によりチタンシリケイ
ト膜104をエッチングし、膜厚を薄くし所定の厚さとす
る。薄い場合には、上記酸化シリコン膜とチタン膜の厚
さを調整することにより、膜厚を所定の厚さとすること
は可能である。

【００７７】この後の工程では、前記第２の実施の形態
の図１４（Ｂ）以降の工程と同様にして、ゲート絶縁
膜、ゲート電極膜等を形成し、MOSトランジスタを形成
する。

【００７８】本実施の形態においては、一旦、シリコン
基板101に酸化シリコン膜20が形成されるが、酸化シリ
コン膜20の上にチタン膜21が形成され、熱処理により両
者を反応させてチタンシリケイト膜104とすることで誘
電率の低い酸化シリコン膜20がなくなる。そして、その
上に酸化チタン膜が成膜されるから、酸化チタン膜成膜
時に、シリコン基板との界面において、酸化チタン膜中
の酸素原子がシリコン基板側に拡散するのが避けられ
る。

【００７９】すなわち、本実施の形態においても、前記
第２の実施の形態と同様の効果が得られる。

【００８０】

【発明の効果】本発明によれば、酸化チタン膜とシリコ
ン基板との界面にチタンシリケイト膜を有しているの
で、上記界面に比誘電率が低い酸化シリコン膜が形成さ
れるのを抑制できるとともに酸化シリコン換算膜厚を、
窒化シリコンを前記界面に設けた場合よりも薄くするこ
とが可能となり、微細化に対応したゲート絶縁膜を有す
る半導体装置を提供することができる。

【００８１】本発明によればまた、ゲート絶縁膜を、高
誘電率材料である酸化チタン膜と比較的誘電率が大きい
チタンシリケイト膜の積層構造で構成したので、ゲート
絶縁膜の実膜厚を厚く、酸化シリコン換算膜厚を薄くす
ることができ、リーク電流を低減できる。

【００８２】本発明によればさらに、リーク電流が流れ
にくい半導体装置が得られることによって、信頼性の高
い半導体装置を提供するすることができ、かつ歩留まり
の高い半導体装置を提供することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態である半導体装置の
主要部を示す断面図である。

【図２】図１に示す実施の形態の半導体装置の主要部を
示す平面図である。

【図３】図１に示す実施の形態における、ゲート電極、
酸化チタン、チタンシリケイト、シリコン基板のエネル
ギー帯を示す概念図である。

【図４】図１に示す実施の形態で、ゲート電極に電圧Ｖ
が印加された場合の、ゲート電極、酸化チタン、チタン
シリケイト、シリコン基板のエネルギー帯を示す概念図
である。

【図５】本発明の第１の実施の形態で、チタンシリケイ
トの比誘電率が15、ゲート絶縁膜酸化シリコン換算膜厚
1.0 nm、ゲート絶縁膜印加電圧が1.0(V)の場合の、リー
ク電流密度のチタンシリケイト膜厚、換算膜厚依存性を
示すグラフである。

【図６】本発明の第１の実施の形態で、チタンシリケイ
トの比誘電率が20、ゲート絶縁膜酸化シリコン換算膜厚
1.0 nm、ゲート絶縁膜印加電圧が1.0(V)の場合の、リー
ク電流密度のチタンシリケイト膜厚、換算膜厚依存性を
示すグラフである。

【図７】本発明の第１の実施の形態で、チタンシリケイ
トの比誘電率が25、ゲート絶縁膜酸化シリコン換算膜厚
1.0 nm、ゲート絶縁膜印加電圧が1.0(V)の場合の、リー
ク電流密度のチタンシリケイト膜厚、換算膜厚依存性を
示すグラフである。

【図８】本発明の第１の実施の形態で、チタンシリケイ
トの比誘電率が30、ゲート絶縁膜酸化シリコン換算膜厚
1.0 nm、ゲート絶縁膜印加電圧が0.5、0.7、及び1.0(V)
の場合の、リーク電流密度のチタンシリケイト膜厚、換
算膜厚依存性を示すグラフである。

【図９】本発明の第１の実施の形態で、チタンシリケイ
トの比誘電率が15、ゲート絶縁膜酸化シリコン換算膜厚
1.0 nm、ゲート絶縁膜印加電圧が0.5、0.7、及び1.0(V)
の場合の、リーク電流密度のチタンシリケイト膜厚、換
算膜厚依存性を示すグラフである。

【図１０】本発明の第１の実施の形態で、チタンシリケ
イトの比誘電率が15、ゲート絶縁酸化シリコン膜換算膜
厚0.7 nm、ゲート絶縁膜印加電圧が0.5、0.7、及び1.0
(V)の場合の、リーク電流密度のチタンシリケイト膜
厚、換算膜厚依存性を示すグラフである。

【図１１】本発明の第１の実施の形態で、ゲート絶縁膜
の酸化シリコン換算膜0.7〜1.0 nmのときのチタンシリ
ケイト実膜厚の望ましい範囲を示すグラフである。

【図１２】図１に示す実施の形態において、ゲート電極
を、窒化タングステン膜とタングステン膜の2層構造と
した例を示す断面図である。

【図１３】図１に示した半導体装置の主要部の製造方法
を説明するための断面図である。

【図１４】図１に示した半導体装置の主要部の製造方法
を説明するための断面図であり、図１３に続く図であ
る。

【図１５】図１に示した半導体装置の主要部の製造方法
を説明するための断面図であり、図１４に続く図であ
る。

【図１６】図１に示した半導体装置の主要部の製造方法
の他の例を説明するための断面図である。

【符号の説明】

１ゲート絶縁膜１０チタン膜１１チタンシリサイド膜２０酸化シリコン膜２１チタン膜１０１シリコン基板１０２素子分離膜１０３素子形成領域１０４、１０４a チタンシリケイト膜１０５、１０５a 酸化チタン膜１０６多結晶シリコン膜１０６a ゲート電極１０７窒化シリコン膜１０７a サイドウォール１０８、１０８ａＰ−型ソース・ドレイン拡散層１０９Ｐ＋型ソース・ドレイン拡散層１１０層間絶縁膜１１１コンタクトホール

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 27/088 27/092 29/78 (72)発明者三浦英生茨城県土浦市神立町502番地株式会社日立製作所機械研究所内 (72)発明者池田修二東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体グループ内Ｆターム(参考） 4M104 AA01 BB01 BB40 CC05 EE03 EE09 EE12 EE16 EE17 GG09 GG10 GG14 HH20 5F048 AA07 AC01 AC03 AC05 BA01 BB01 BB05 BB08 BB09 BB11 BB13 BC06 BG12 DA27 5F140 AA19 AA24 AB01 AB03 AB07 BA01 BD01 BD04 BD11 BE06 BE07 BE09 BE10 BE14 BF01 BF04 BF07 BF08 BF10 BF11 BF15 BF18 BF20 BF38 BG08 BG14 BG28 BG51 BG52 BG53 BH15 BK02 BK13 CB01 CB04 CC12

Claims

【特許請求の範囲】

【請求項１】半導体基板上にゲート絶縁膜を介して形
成されたゲート電極を有してなる複数のMOSトランジス
タを備えた半導体装置において、前記ゲート絶縁膜は、
前記半導体基板面に形成されたチタンシリケイト膜と、
該チタンシリケイト膜上に形成された酸化チタン膜とを
含んでなることを特徴とする半導体装置。
【請求項２】半導体基板とゲート電極との間に介在す
るゲート絶縁膜を有する複数のMOSトランジスタが形成
された半導体装置において、前記ゲート絶縁膜は、前記
半導体基板側に形成されたチタンシリケイト膜と、ゲー
ト電極側に形成された酸化チタン膜とを含んでなる積層
構造で構成されていることを特徴とする半導体装置。
【請求項３】請求項１または２に記載の半導体装置に
おいて、誘電特性から求められる前記ゲート絶縁膜の酸
化シリコン換算膜厚が1.0 nm 以下であることを特徴と
する半導体装置。
【請求項４】請求項１乃至３のうちのいずれか１項に
記載の半導体装置において、前記チタンシリケイト膜の
膜厚が1.0 nm 以上3.2 nm以下であることを特徴とする
半導体装置。
【請求項５】請求項１乃至４のうちのいずれか１項に
記載の半導体装置において、前記ゲート絶縁膜の酸化シ
リコン換算膜厚をT_eff、前記チタンシリケイト膜の実膜
厚をT₂としたとき、前記チタンシリケイト膜の実膜厚T₂
が、 1.0 (nm)≦T₂≦5 T_eff−1.8 (nm) で表される範囲にあることを特徴とする半導体装置。
【請求項６】半導体基板上にゲート絶縁膜を形成する
工程と、該ゲート絶縁膜上にゲート電極を形成する工程
とを有してなる、複数のMOSトランジスタを備えた半導
体装置の製造方法において、前記ゲート絶縁膜を形成す
る工程が、前記半導体基板上にチタンシリケイト膜を形
成する手順と、該チタンシリケイト膜の上に酸化チタン
膜を形成する手順と、を含んでなることを特徴とする半
導体装置の製造方法。
【請求項７】請求項６に記載の半導体装置の製造方法
において、前記半導体基板上にチタンシリケイト膜を形
成する手順が、前記半導体基板上にチタンシリサイド膜
を形成する手順と、前記チタンシリサイド膜を酸化して
チタンシリケイト膜に変化させる手順と、を含んでなる
ことを特徴とする半導体装置の製造方法。
【請求項８】請求項７に記載の半導体装置の製造方法
において、前記半導体基板上にチタンシリサイド膜を形
成する手順が、前記半導体基板上にチタン膜を形成する
手順と、前記チタン膜を熱処理によりチタンシリサイド
膜とする手順と、を含んでなることを特徴とする半導体
装置の製造方法。
【請求項９】請求項６に記載の半導体装置の製造方法
において、前記半導体基板上にチタンシリケイト膜を形
成する手順が、半導体基板の表面に酸化シリコン膜を形
成する手順と、前記酸化シリコン膜上にチタン膜を形成
する手順と、熱処理により前記酸化シリコン膜とチタン
膜を反応させ前記チタンシリケイト膜を形成する手順
と、を含んでなることを特徴とする半導体装置の製造方
法。