JP2003029963A - １ビット乱数発生装置および多数ビット乱数発生装置ならびに確率発生装置 - Google Patents

Abstract

(57)【要約】 【課題】 科学技術計算などに利用される乱数発生装置
および確率発生装置において、乱数データの出現一様性
を手軽に検証して信頼性を高める。 【解決手段】 乱数データとして「１」と「０」を出力
する乱数発生器２に、一定回数を計数する第１のカウン
ター３と、乱数データの出現回数を計数して回数データ
を生成する第２のカウンター４とを備える。第１のカウ
ンター３で計数された周期ごとに第２のカウンター４の
回数データをレジスター５が保持し、レジスター５に保
持された回数データを出力回路６が検証データとして出
力する。これにより、乱数データの出現一様性を自ら検
証でき、使用者が統計処理を行う必要がなくなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、科学技術計算、ゲ
ーム機、或いは暗号化処理などに利用するに好適な１ビ
ット乱数発生装置および多数ビット乱数発生装置と、こ
れらを用いた確率発生装置に関するものである。

【０００２】

【従来の技術】一般に、乱数発生器を備えた乱数発生装
置（１ビット乱数発生装置、多数ビット乱数発生装置）
や確率発生装置において、その製品としての信頼性を高
めるためには、乱数発生器から送出される乱数データに
前後関係、規則性、周期性がないことに加えて、この乱
数データに出現一様性（乱数によって出現率に差異が生
じないこと）があることが重要となる。そのため従来
は、乱数発生器から連続的に送出された膨大の乱数デー
タを使用者が統計処理してその出現一様性を検証してい
た。

【０００３】

【発明が解決しようとする課題】しかし、これでは乱数
データの統計処理が面倒で煩雑となるので、出現一様性
の検証に手間がかかるという不都合があった。

【０００４】本発明は、このような事情に鑑み、乱数デ
ータの出現一様性を手軽に検証して信頼性を高めること
が可能な１ビット乱数発生装置および多数ビット乱数発
生装置ならびに確率発生装置を提供することを目的とす
る。

【０００５】

【課題を解決するための手段】本発明では、１ビット乱
数発生装置および多数ビット乱数発生装置ならびに確率
発生装置の製品としての信頼性を高めるべく、乱数デー
タの出現一様性を自ら検証できる機能を内蔵することに
着目した。

【０００６】すなわち、本発明のうち請求項１に係る発
明は、乱数データとして「１」と「０」を出力する乱数
発生器（２）を有し、一定回数を計数する第１のカウン
ター（３）と、前記乱数発生器から出力された乱数デー
タの出現回数を計数して回数データを生成する第２のカ
ウンター（４）とを備え、第１のカウンターで計数され
た周期ごとに第２のカウンターの回数データを保持する
レジスター（５）を備え、このレジスターに保持された
回数データを検証データとして出力する出力回路（６）
を備えて構成される。

【０００７】また、本発明のうち請求項２に係る発明
は、上記出力回路（６）に代えて、予め設定された上限
比較データおよび下限比較データと上記レジスター
（５）に保持されたデータとを比較して検証信号を出力
する比較器（７）を備えて構成される。

【０００８】また、本発明のうち請求項３に係る発明
は、乱数データとして「１」と「０」を出力する乱数発
生器（２）を有し、この乱数発生器から出力された前回
の乱数データを保持するデータ保持器（８）を備え、前
記乱数発生器から出力された今回の乱数データと前記デ
ータ保持器に保持された前回の乱数データとを比較し
て、両者が同一のときにカウントアップ信号を出力する
とともに、両者が異なるときにカウントクリア信号を出
力する比較器（９）を備え、前記比較器からカウントア
ップ信号を受けたときにカウントアップするとともに、
前記比較器からカウントクリア信号を受けたときにカウ
ントクリアするカウンター（１０）を備え、このカウン
ターに保持されたデータを検証データとして出力する出
力回路（６）を備えて構成される。

【０００９】また、本発明のうち請求項４に係る発明
は、乱数データとして「１」と「０」を出力する乱数発
生器（２）を有し、この乱数発生器から出力された前回
の乱数データを保持するデータ保持器（８）を備え、前
記乱数発生器から出力された今回の乱数データと前記デ
ータ保持器に保持された前回の乱数データとを比較し
て、両者が同一のときにカウントアップ信号を出力する
とともに、両者が異なるときにカウントクリア信号を出
力する第１の比較器（１１）を備え、第１の比較器から
カウントアップ信号を受けたときにカウントアップする
とともに、第１の比較器からカウントクリア信号を受け
たときにカウントクリアするカウンター（１０）を備
え、このカウンターの出力データを保持するレジスター
（１２）を備え、このレジスターのデータと前記カウン
ターの出力データとを比較して、前者より後者の方が大
きいときにデータ上書き信号を出力するとともに、それ
以外のときにデータ保持信号を出力する第２の比較器
（１３）を備え、第２の比較器からデータ上書き信号を
受けたときに前記カウンターの出力データを前記レジス
ターに書き込むとともに、第２の比較器からデータ保持
信号を受けたときに前記レジスターのデータを保持する
ように制御する制御回路（１４）を備え、前記レジスタ
ーに保持されたデータを検証データとして出力する出力
回路（１５）を備えて構成される。

【００１０】また、本発明のうち請求項５に係る発明
は、上記出力回路（１５）に代えて、予め設定された比
較データと上記レジスター（１２）に保持されたデータ
とを比較して検証信号を出力する第３の比較器（１６）
を備えて構成される。

【００１１】また、本発明のうち請求項６に係る発明
は、乱数データとして「１」と「０」を出力する乱数発
生器（２）を有し、一定回数を計数する第１のカウンタ
ー（１７）を備え、前記乱数発生器から出力された前回
の乱数データを保持するデータ保持器（８）を備え、前
記乱数発生器から出力された今回の乱数データと前記デ
ータ保持器に保持された前回の乱数データとを比較し
て、両者が同一のときにカウントアップ信号を出力する
とともに、両者が異なるときにカウントクリア信号を出
力する比較器（９）を備え、前記比較器からカウントア
ップ信号を受けたときにカウントアップするとともに、
前記比較器からカウントクリア信号を受けたときにカウ
ントクリアする第２のカウンター（１８）を備え、第２
のカウンターの出力データをデコードして各信号長ごと
に出力するデコーダー（１９）を備え、このデコーダー
の出力データを各信号長ごとにそれぞれカウントする複
数個の第３のカウンター（２０）を備え、第１のカウン
ターで計数された一定回数ごとに第３の各カウンターの
出力データをそれぞれ保持する複数個のレジスター（２
１）を備え、第１のカウンターで計数された一定回数ご
との信号と前記比較器の出力データとに基づいて前記各
レジスターから検証データを出力するように制御する制
御回路（２２）を備えて構成される。

【００１２】また、本発明のうち請求項７に係る発明
は、上記レジスター（２１）の出力データを選択して出
力する選択回路（２３）を付設して構成される。

【００１３】また、本発明のうち請求項８に係る発明
は、上記１ビット乱数発生装置（１）を複数個並列に接
続し、これら１ビット乱数発生装置から出力された検証
データをビットごとに選択して出力する選択回路（２
６）を付設して構成される。

【００１４】また、本発明のうち請求項９に係る発明
は、上記１ビット乱数発生装置（２４）を複数個並列に
接続し、これら１ビット乱数発生装置から出力された検
証信号をビットごとに選択して出力する選択回路（２
７）を付設して構成される。

【００１５】また、本発明のうち請求項１０に係る発明
は、上記１ビット乱数発生装置（１、２４）を有し、こ
の１ビット乱数発生装置から出力された乱数データをシ
リアルデータからパラレルデータへ変換するシフトレジ
スター（３１）を備え、一定のパラレルデータのビット
長を計数するカウンター（３２）を備え、このカウンタ
ーで計数された周期ごとに前記シフトレジスターのパラ
レルデータを保持するレジスター（３３）を備え、予め
設定された確率上限データおよび確率下限データと前記
レジスターに保持されたパラレルデータとを比較して確
率信号を出力する比較器（３４）を備えて構成される。

【００１６】さらに、本発明のうち請求項１１に係る発
明は、上記多数ビット乱数発生装置（２５）を有し、予
め設定された確率上限データおよび確率下限データと前
記多数ビット乱数発生装置から出力された乱数データと
を比較して確率信号を出力する比較器（３５）を備えて
構成される。

【００１７】これらの構成において、データ保持器の代
表例としてＤタイプフリップフロップを挙げることがで
き、比較器の代表例としては排他的論理和素子（EXCLUS
IVE-OR素子）を挙げることができる。そして、こうした
構成を採用することにより、乱数データの出現一様性を
自ら検証することが可能となり、使用者が統計処理を行
う必要がなくなるように作用する。

【００１８】なお、括弧内の符号は図面において対応す
る要素を表す便宜的なものであり、したがって、本発明
は図面上の記載に限定拘束されるものではない。このこ
とは「特許請求の範囲」の欄についても同様である。

【００１９】

【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて説明する。

【００２０】図１は本発明に係る１ビット乱数発生装置
の第１の実施形態を示す回路図である。

【００２１】この１ビット乱数発生装置１は、図１に示
すように、乱数発生器２、第１のカウンター３、第２の
カウンター４、レジスター５および出力回路６から構成
された検証データ出力型であり、乱数発生器２に同期信
号が入力されると、乱数発生器２から乱数データとして
「１」または「０」が出力される。このとき、乱数発生
器２の入力信号が第１のカウンター３にも入力され、第
１のカウンター３は一定回数を計数して第２のカウンタ
ー４およびレジスター５に出力する。一方、第２のカウ
ンター４は、乱数発生器２から出力された乱数データの
出現回数を計数して回数データを生成する。そして、レ
ジスター５は、第１のカウンター３で計数された周期ご
とに第２のカウンター４の回数データを保持し、出力回
路６は、レジスター５に保持された回数データを検証デ
ータとしてシリアルまたはパラレルに出力する。

【００２２】したがって、この１ビット乱数発生装置１
では、使用者が面倒で煩雑な統計処理を行わなくても乱
数データの出現一様性を自ら検証することが可能とな
る。

【００２３】図２は本発明に係る１ビット乱数発生装置
の第２の実施形態を示す回路図である。

【００２４】この１ビット乱数発生装置２４は、図２に
示すように、乱数発生器２、第１のカウンター３、第２
のカウンター４、レジスター５および比較器７から構成
された検証信号出力型であり、乱数発生器２に同期信号
が入力されると、乱数発生器２から乱数データとして
「１」または「０」が出力される。このとき、乱数発生
器２の入力信号が第１のカウンター３にも入力され、第
１のカウンター３は一定回数を計数する。一方、第２の
カウンター４は、乱数発生器２から出力された乱数デー
タの出現回数を計数して回数データを生成する。そし
て、レジスター５は、第１のカウンター３で計数された
周期ごとに第２のカウンター４の回数データを保持す
る。さらに、比較器７は、レジスター５に保持されたデ
ータと予め設定された上限比較データおよび下限比較デ
ータとを比較し、レジスター５内のデータが上限比較デ
ータと下限比較データとの間にある場合には乱数データ
の出現一様性が高い旨の検証信号を出力し、それ以外の
場合には乱数データの出現一様性が低い旨の検証信号を
出力する。

【００２５】したがって、この１ビット乱数発生装置２
４では、使用者が面倒で煩雑な統計処理を行わなくても
乱数データの出現一様性を自ら検証することが可能とな
る。

【００２６】図３は本発明に係る１ビット乱数発生装置
の第３の実施形態を示す回路図である。

【００２７】この１ビット乱数発生装置１は、乱数発生
器２の出力が一様であれば“０”または“１”が出る確
率は１／２であるため、各々の数字がｋ回連続して出現
する確率は（１／２）^k であり、例えば３０回連続して
同じ数字が出現する確率は１／１０７３７４１８２４
（すなわち、ほとんどゼロ）となるので、もし３０回連
続して同じ数字が出現したら、この乱数発生器２は正常
ではないと判断できるという考え方に基づくものであ
る。

【００２８】すなわち、この１ビット乱数発生装置１
は、図３に示すように、乱数発生器２、Ｄタイプフリッ
プフロップなどのデータ保持器８、排他的論理和素子な
どの比較器９、カウンター１０および出力回路６から構
成された検証データ出力型であり、乱数発生器２に同期
信号が入力されると、乱数発生器２から乱数データとし
て「１」または「０」が出力される。このとき、乱数発
生器２の入力信号および出力信号がデータ保持器８にも
入力され、データ保持器８は、乱数発生器２から出力さ
れた前回の乱数データを保持して比較器９に出力する。
また、比較器９には乱数発生器２の出力信号も入力さ
れ、比較器９は、乱数発生器２から出力された今回の乱
数データとデータ保持器８に保持された前回の乱数デー
タとを比較し、両者が同一のときにはカウントアップ信
号をカウンター１０に出力するとともに、両者が異なる
ときにはカウントクリア信号をカウンター１０に出力す
る。そして、カウンター１０には乱数発生器２の入力信
号も入力され、カウンター１０はそのデータを出力回路
６に出力し、出力回路６はそのデータを同一信号長の検
証データとしてシリアルまたはパラレルに逐次出力す
る。

【００２９】したがって、この１ビット乱数発生装置１
では、出力された同一信号長の検証データによって、乱
数の一様性を検証するための統計処理が容易になる。

【００３０】図４は本発明に係る１ビット乱数発生装置
の第４の実施形態を示す回路図である。

【００３１】この１ビット乱数発生装置１は、図４に示
すように、乱数発生器２、Ｄタイプフリップフロップな
どのデータ保持器８、排他的論理和素子などの第１の比
較器１１、カウンター１０、レジスター１２、排他的論
理和素子などの第２の比較器１３、制御回路１４および
出力回路１５から構成された検証データ出力型であり、
乱数発生器２に同期信号が入力されると、乱数発生器２
から乱数データとして「１」または「０」が出力され
る。このとき、乱数発生器２の入力信号および出力信号
がデータ保持器８にも入力され、データ保持器８は、乱
数発生器２から出力された前回の乱数データを保持して
第１の比較器１１に出力する。また、第１の比較器１１
には乱数発生器２の出力信号も入力され、第１の比較器
１１は、乱数発生器２から出力された今回の乱数データ
とデータ保持器８に保持された前回の乱数データとを比
較し、両者が同一のときにはカウントアップ信号をカウ
ンター１０に出力するとともに、両者が異なるときには
カウントクリア信号をカウンター１０に出力する。そし
て、カウンター１０には乱数発生器２の入力信号も入力
され、カウンター１０はそのデータを第２の比較器１３
に出力し、第２の比較器１３は、レジスター１２のデー
タとカウンター１０の出力データとを比較し、前者より
後者の方が大きいときにはデータ上書き信号を制御回路
１４に出力するとともに、それ以外のときにはデータ保
持信号を制御回路１４に出力する。制御回路１４は、デ
ータ上書き信号を受けたときにはカウンター１０の出力
データをレジスター１２に書き込むとともに、データ保
持信号を受けたときにはレジスター１２のデータを保持
するように制御し、出力回路１５は、レジスター１２に
保持されたデータを最長の同一信号長の検証データとし
てシリアルまたはパラレルに逐次出力する。

【００３２】したがって、この１ビット乱数発生装置１
では、出力された最長の同一信号長の検証データによっ
て、乱数の一様性を検証するための統計処理が容易にな
る。

【００３３】図５は本発明に係る１ビット乱数発生装置
の第５の実施形態を示す回路図である。

【００３４】この１ビット乱数発生装置２４は、図５に
示すように、乱数発生器２、Ｄタイプフリップフロップ
などのデータ保持器８、排他的論理和素子などの第１の
比較器１１、カウンター１０、レジスター１２、排他的
論理和素子などの第２の比較器１３、制御回路１４およ
び排他的論理和素子などの第３の比較器１６から構成さ
れた検証信号出力型であり、乱数発生器２に同期信号が
入力されると、乱数発生器２から乱数データとして
「１」または「０」が出力される。このとき、乱数発生
器２の入力信号および出力信号がデータ保持器８にも入
力され、データ保持器８は、乱数発生器２から出力され
た前回の乱数データを保持して第１の比較器１１に出力
する。また、第１の比較器１１には乱数発生器２の出力
信号も入力され、第１の比較器１１は、乱数発生器２か
ら出力された今回の乱数データとデータ保持器８に保持
された前回の乱数データとを比較し、両者が同一のとき
にはカウントアップ信号をカウンター１０に出力すると
ともに、両者が異なるときにはカウントクリア信号をカ
ウンター１０に出力する。そして、カウンター１０には
乱数発生器２の入力信号も入力され、カウンター１０は
そのデータを第２の比較器１３に出力し、第２の比較器
１３は、レジスター１２のデータとカウンター１０の出
力データとを比較し、前者より後者の方が大きいときに
はデータ上書き信号を制御回路１４に出力するととも
に、それ以外のときにはデータ保持信号を制御回路１４
に出力する。制御回路１４は、データ上書き信号を受け
たときにはカウンター１０の出力データをレジスター１
２に書き込むとともに、データ保持信号を受けたときに
はレジスター１２のデータを保持するように制御し、第
３の比較器１６は、レジスター１２に保持されたデータ
と予め設定された比較データとを比較して最長の同一信
号長の検証信号を逐次出力する。

【００３５】したがって、この１ビット乱数発生装置２
４では、使用者が面倒で煩雑な統計処理を行わなくても
乱数データの出現一様性を自ら検証することが可能とな
る。

【００３６】図６は本発明に係る１ビット乱数発生装置
の第６の実施形態を示す回路図である。

【００３７】この１ビット乱数発生装置１は、図６に示
すように、乱数発生器２、Ｄタイプフリップフロップな
どのデータ保持器８、排他的論理和素子などの比較器
９、第１のカウンター１７、第２のカウンター１８、デ
コーダー１９、複数個（ｎ個）の第３のカウンター２
０、複数個（ｎ個）のレジスター２１および制御回路２
２から構成された検証データ出力型であり、乱数発生器
２に同期信号が入力されると、乱数発生器２から乱数デ
ータとして「１」または「０」が出力される。このと
き、第１のカウンター１７が計数する一定回数での各同
一信号長（１〜ｎ）の出現率をカウントし、第１のカウ
ンター１７が計数する一定回数ごとにレジスター２１に
書き込み、各同一信号長の分布を逐次出力する。

【００３８】すなわち、乱数発生器２の入力信号および
出力信号がデータ保持器８にも入力され、データ保持器
８は、乱数発生器２から出力された前回の乱数データを
保持して比較器９に出力する。また、比較器９には乱数
発生器２の出力信号も入力され、比較器９は、乱数発生
器２から出力された今回の乱数データとデータ保持器８
に保持された前回の乱数データとを比較し、両者が同一
のときにはカウントアップ信号を制御回路２２に出力す
るとともに、両者が異なるときにはカウントクリア信号
を制御回路２２に出力する。一方、乱数発生器２の入力
信号は第１のカウンター１７および制御回路２２にも入
力され、第１のカウンター１７は一定回数を計数して制
御回路２２に出力する。さらに、乱数発生器２の入力信
号は第２のカウンター１８にも入力され、第２のカウン
ター１８は、比較器９からカウントアップ信号を受けた
ときにはカウントアップしてデコーダー１９に出力する
とともに、比較器９からカウントクリア信号を受けたと
きにはカウントクリアしてデコーダー１９に出力する。
これを受けてデコーダー１９は、第２のカウンター１８
の出力データをデコードして各信号長ごとに第３の各カ
ウンター２０へ出力し、各カウンター２０はこの出力デ
ータをカウントして各レジスター２１に出力する。そし
て、各レジスター２１は、制御回路２２による制御下
で、比較器９の出力データと第１のカウンター１７で計
数された一定回数ごとの信号とに基づいて同一信号長の
検証データをシリアルまたはパラレルに逐次出力する。

【００３９】したがって、この１ビット乱数発生装置１
では、出力された各カウント数（検証データ）によっ
て、乱数の一様性を検証するための統計処理が容易にな
る。

【００４０】図７は本発明に係る１ビット乱数発生装置
の第７の実施形態を示す回路図である。

【００４１】この１ビット乱数発生装置１は、図７に示
すように、乱数発生器２、Ｄタイプフリップフロップな
どのデータ保持器８、排他的論理和素子などの比較器
９、第１のカウンター１７、第２のカウンター１８、デ
コーダー１９、複数個（ｎ個）の第３のカウンター２
０、複数個（ｎ個）のレジスター２１、制御回路２２お
よび選択回路２３から構成された検証データ出力型であ
り、乱数発生器２に同期信号が入力されると、乱数発生
器２から乱数データとして「１」または「０」が出力さ
れる。このとき、第１のカウンター１７が計数する一定
回数での各同一信号長（１〜ｎ）の出現率をカウント
し、第１のカウンター１７が計数する一定回数ごとにレ
ジスター２１に書き込み、各同一信号長の分布を外部か
らの選択データで選択できる選択回路２３にて逐次出力
する。

【００４２】すなわち、乱数発生器２の入力信号および
出力信号がデータ保持器８にも入力され、データ保持器
８は、乱数発生器２から出力された前回の乱数データを
保持して比較器９に出力する。また、比較器９には乱数
発生器２の出力信号も入力され、比較器９は、乱数発生
器２から出力された今回の乱数データとデータ保持器８
に保持された前回の乱数データとを比較し、両者が同一
のときにはカウントアップ信号を制御回路２２に出力す
るとともに、両者が異なるときにはカウントクリア信号
を制御回路２２に出力する。一方、乱数発生器２の入力
信号は第１のカウンター１７および制御回路２２にも入
力され、第１のカウンター１７は一定回数を計数して制
御回路２２に出力する。さらに、乱数発生器２の入力信
号は第２のカウンター１８にも入力され、第２のカウン
ター１８は、比較器９からカウントアップ信号を受けた
ときにはカウントアップしてデコーダー１９に出力する
とともに、比較器９からカウントクリア信号を受けたと
きにはカウントクリアしてデコーダー１９に出力する。
これを受けてデコーダー１９は、第２のカウンター１８
の出力データをデコードして各信号長ごとに第３の各カ
ウンター２０へ出力し、各カウンター２０はこの出力デ
ータをカウントして各レジスター２１に出力する。そし
て、各レジスター２１は、制御回路２２による制御下
で、比較器９の出力データと第１のカウンター１７で計
数された一定回数ごとの信号とに基づいて同一信号長の
検証データを選択回路２３にシリアルまたはパラレルに
逐次出力する。さらに、選択回路２３に外部から選択デ
ータが入力されると、選択回路２３はレジスター２１の
出力データをその選択データに基づいて適宜選択して出
力する。

【００４３】したがって、この１ビット乱数発生装置１
では、出力された同一信号長の分布データによって、乱
数の一様性を検証するための統計処理が容易になる。

【００４４】図８は本発明に係る多数ビット乱数発生装
置の第１の実施形態を示す回路図である。

【００４５】この多数ビット乱数発生装置２５は、図８
に示すように、上述した検証データ出力型の１ビット乱
数発生装置１を複数個（ｎ個）並列に接続し、これに選
択回路２６を付設したものであり、選択回路２６に外部
から選択データが入力されると、選択回路２６は、１ビ
ット乱数発生装置１から出力された検証データをその選
択データに基づいてビットごとに選択して出力する。

【００４６】したがって、この多数ビット乱数発生装置
２５では、出力された一様性検証データによって、乱数
の一様性を検証するための統計処理が容易になる。

【００４７】図９は本発明に係る多数ビット乱数発生装
置の第２の実施形態を示す回路図である。

【００４８】この多数ビット乱数発生装置２５は、図９
に示すように、上述した検証信号出力型の１ビット乱数
発生装置２４を複数個（ｎ個）並列に接続し、これに選
択回路２７を付設したものであり、選択回路２７に外部
から選択データが入力されると、選択回路２７は、１ビ
ット乱数発生装置２４から出力された検証信号をその選
択データに基づいてビットごとに選択して出力する。

【００４９】したがって、この多数ビット乱数発生装置
２５では、使用者が面倒で煩雑な統計処理を行わなくて
も乱数データの出現一様性を自ら検証することが可能と
なる。

【００５０】図１０は本発明に係る確率発生装置の第１
の実施形態を示す回路図である。

【００５１】この確率発生装置３０は、図１０に示すよ
うに、上述した検証データ出力型の１ビット乱数発生装
置１、シフトレジスター３１、カウンター３２、レジス
ター３３および比較器３４から構成されており、１ビッ
ト乱数発生装置１からから出力された乱数データはシフ
トレジスター３１に入力され、シフトレジスター３１は
この乱数データをシリアルデータからパラレルデータへ
変換してレジスター３３に出力する。一方、１ビット乱
数発生装置１の入力信号はカウンター３２にも入力さ
れ、カウンター３２は一定のパラレルデータのビット長
を計数してレジスター３３に出力する。すると、レジス
ター３３は、カウンター３２で計数された周期ごとにシ
フトレジスター３１のパラレルデータを保持する。そし
て、比較器３４は、レジスター３３に保持されたデータ
と予め設定された確率上限データおよび確率下限データ
とを比較し、レジスター３３内のデータが確率上限デー
タと確率下限データとの間にある場合には“当たり”、
それ以外の場合には“外れ”の確率信号を出力する。

【００５２】したがって、この確率発生装置３０では、
使用者が面倒で煩雑な統計処理を行わなくても乱数デー
タの出現一様性を検証することが容易であることから、
確率の信頼性を評価することも容易になる。

【００５３】図１１は本発明に係る確率発生装置の第２
の実施形態を示す回路図である。

【００５４】この確率発生装置３０は、図１１に示すよ
うに、上述した検証信号出力型の１ビット乱数発生装置
２４、シフトレジスター３１、カウンター３２、レジス
ター３３および比較器３４から構成されており、１ビッ
ト乱数発生装置２４から出力された乱数データはシフト
レジスター３１に入力され、シフトレジスター３１はこ
の乱数データをシリアルデータからパラレルデータへ変
換してレジスター３３に出力する。一方、１ビット乱数
発生装置２４の入力信号はカウンター３２にも入力さ
れ、カウンター３２は一定のパラレルデータのビット長
を計数してレジスター３３に出力する。すると、レジス
ター３３は、カウンター３２で計数された周期ごとにシ
フトレジスター３１のパラレルデータを保持する。そし
て、比較器３４は、レジスター３３に保持されたデータ
と予め設定された確率上限データおよび確率下限データ
とを比較し、レジスター３３内のデータが確率上限デー
タと確率下限データとの間にある場合には“当たり”、
それ以外の場合には“外れ”の確率信号を出力する。

【００５５】したがって、この確率発生装置３０では、
使用者が面倒で煩雑な統計処理を行わなくても乱数デー
タの出現一様性を検証することが容易であることから、
確率の信頼性を評価することも容易になる。

【００５６】図１２は本発明に係る確率発生装置の第３
の実施形態を示す回路図、図１３は本発明に係る確率発
生装置の第４の実施形態を示す回路図である。

【００５７】これらの確率発生装置３０は、図１２およ
び図１３に示すように、上述した多数ビット乱数発生装
置２５および比較器３５から構成されており、多数ビッ
ト乱数発生装置２５から出力された乱数データ（パラレ
ルデータ）は比較器３５に入力され、比較器３５は、こ
の乱数データと予め設定された確率上限データおよび確
率下限データとを比較し、乱数データが確率上限データ
と確率下限データとの間にある場合には“当たり”、そ
れ以外の場合には“外れ”の確率信号を出力する。

【００５８】したがって、この確率発生装置３０では、
使用者が面倒で煩雑な統計処理を行わなくても乱数デー
タの出現一様性を検証することが容易であることから、
確率の信頼性を評価することも容易になる。

【００５９】

【発明の効果】以上説明したように、本発明のうち請求
項１〜７に係る発明によれば、乱数データの出現一様性
を自ら検証することができ、使用者が統計処理を行う必
要がなくなることから、乱数データの出現一様性を手軽
に検証して信頼性を高めることが可能な１ビット乱数発
生装置を提供することができる。

【００６０】また、本発明のうち請求項８、９に係る発
明によれば、乱数データの出現一様性を自ら検証するこ
とができ、使用者が統計処理を行う必要がなくなること
から、乱数データの出現一様性を手軽に検証して信頼性
を高めることが可能な多数ビット乱数発生装置を提供す
ることができる。

【００６１】さらに、本発明のうち請求項１０、１１に
係る発明によれば、乱数データの出現一様性を自ら検証
することができ、使用者が統計処理を行う必要がなくな
ることから、乱数データの出現一様性を手軽に検証して
信頼性を高めることが可能な確率発生装置を提供するこ
とができる。

【図面の簡単な説明】

【図１】本発明に係る１ビット乱数発生装置の第１の実
施形態を示す回路図である。

【図２】本発明に係る１ビット乱数発生装置の第２の実
施形態を示す回路図である。

【図３】本発明に係る１ビット乱数発生装置の第３の実
施形態を示す回路図である。

【図４】本発明に係る１ビット乱数発生装置の第４の実
施形態を示す回路図である。

【図５】本発明に係る１ビット乱数発生装置の第５の実
施形態を示す回路図である。

【図６】本発明に係る１ビット乱数発生装置の第６の実
施形態を示す回路図である。

【図７】本発明に係る１ビット乱数発生装置の第７の実
施形態を示す回路図である。

【図８】本発明に係る多数ビット乱数発生装置の第１の
実施形態を示す回路図である。

【図９】本発明に係る多数ビット乱数発生装置の第２の
実施形態を示す回路図である。

【図１０】本発明に係る確率発生装置の第１の実施形態
を示す回路図である。

【図１１】本発明に係る確率発生装置の第２の実施形態
を示す回路図である。

【図１２】本発明に係る確率発生装置の第３の実施形態
を示す回路図である。

【図１３】本発明に係る確率発生装置の第４の実施形態
を示す回路図である。

【符号の説明】

１……１ビット乱数発生装置 ２……乱数発生器 ３……第１のカウンター ４……第２のカウンター ５……レジスター ６……出力回路 ７……比較器 ８……データ保持器 ９……比較器 １０……カウンター １１……第１の比較器 １２……レジスター １３……第２の比較器 １４……制御回路 １５……出力回路 １６……第３の比較器 １７……第１のカウンター １８……第２のカウンター １９……デコーダー ２０……第３のカウンター ２１……レジスター ２２……制御回路 ２３……選択回路 ２４……１ビット乱数発生装置 ２５……多数ビット乱数発生装置 ２６……選択回路 ２７……選択回路 ３０……確率発生装置 ３１……シフトレジスター ３２……カウンター ３３……レジスター ３４……比較器 ３５……比較器

───────────────────────────────────────────────────── フロントページの続き (72)発明者 清水 隆邦 東京都港区新橋５丁目36番11号 いわき電 子株式会社内 (72)発明者 鯉渕 美佐子 東京都港区新橋５丁目36番11号 いわき電 子株式会社内 Ｆターム(参考） 5J104 FA00 GA00

Claims (11)

【特許請求の範囲】
1. 【請求項１】 乱数データとして「１」と「０」を出力
   する乱数発生器（２）を有し、 一定回数を計数する第１のカウンター（３）と、前記乱
   数発生器から出力された乱数データの出現回数を計数し
   て回数データを生成する第２のカウンター（４）とを備
   え、 第１のカウンターで計数された周期ごとに第２のカウン
   ターの回数データを保持するレジスター（５）を備え、 このレジスターに保持された回数データを検証データと
   して出力する出力回路（６）を備えたことを特徴とする
   １ビット乱数発生装置。
2. 【請求項２】 出力回路（６）に代えて、 予め設定された上限比較データおよび下限比較データと
   レジスター（５）に保持されたデータとを比較して検証
   信号を出力する比較器（７）を備えたことを特徴とする
   請求項１に記載の１ビット乱数発生装置。
3. 【請求項３】 乱数データとして「１」と「０」を出力
   する乱数発生器（２）を有し、 この乱数発生器から出力された前回の乱数データを保持
   するデータ保持器（８）を備え、 前記乱数発生器から出力された今回の乱数データと前記
   データ保持器に保持された前回の乱数データとを比較し
   て、両者が同一のときにカウントアップ信号を出力する
   とともに、両者が異なるときにカウントクリア信号を出
   力する比較器（９）を備え、 前記比較器からカウントアップ信号を受けたときにカウ
   ントアップするとともに、前記比較器からカウントクリ
   ア信号を受けたときにカウントクリアするカウンター
   （１０）を備え、 このカウンターに保持されたデータを検証データとして
   出力する出力回路（６）を備えたことを特徴とする１ビ
   ット乱数発生装置。
4. 【請求項４】 乱数データとして「１」と「０」を出力
   する乱数発生器（２）を有し、 この乱数発生器から出力された前回の乱数データを保持
   するデータ保持器（８）を備え、 前記乱数発生器から出力された今回の乱数データと前記
   データ保持器に保持された前回の乱数データとを比較し
   て、両者が同一のときにカウントアップ信号を出力する
   とともに、両者が異なるときにカウントクリア信号を出
   力する第１の比較器（１１）を備え、 第１の比較器からカウントアップ信号を受けたときにカ
   ウントアップするとともに、第１の比較器からカウント
   クリア信号を受けたときにカウントクリアするカウンタ
   ー（１０）を備え、 このカウンターの出力データを保持するレジスター（１
   ２）を備え、 このレジスターのデータと前記カウンターの出力データ
   とを比較して、前者より後者の方が大きいときにデータ
   上書き信号を出力するとともに、それ以外のときにデー
   タ保持信号を出力する第２の比較器（１３）を備え、 第２の比較器からデータ上書き信号を受けたときに前記
   カウンターの出力データを前記レジスターに書き込むと
   ともに、第２の比較器からデータ保持信号を受けたとき
   に前記レジスターのデータを保持するように制御する制
   御回路（１４）を備え、 前記レジスターに保持されたデータを検証データとして
   出力する出力回路（１５）を備えたことを特徴とする１
   ビット乱数発生装置。
5. 【請求項５】 出力回路（１５）に代えて、 予め設定された比較データとレジスター（１２）に保持
   されたデータとを比較して検証信号を出力する第３の比
   較器（１６）を備えたことを特徴とする請求項４に記載
   の１ビット乱数発生装置。
6. 【請求項６】 乱数データとして「１」と「０」を出力
   する乱数発生器（２）を有し、 一定回数を計数する第１のカウンター（１７）を備え、 前記乱数発生器から出力された前回の乱数データを保持
   するデータ保持器（８）を備え、 前記乱数発生器から出力された今回の乱数データと前記
   データ保持器に保持された前回の乱数データとを比較し
   て、両者が同一のときにカウントアップ信号を出力する
   とともに、両者が異なるときにカウントクリア信号を出
   力する比較器（９）を備え、 前記比較器からカウントアップ信号を受けたときにカウ
   ントアップするとともに、前記比較器からカウントクリ
   ア信号を受けたときにカウントクリアする第２のカウン
   ター（１８）を備え、 第２のカウンターの出力データをデコードして各信号長
   ごとに出力するデコーダー（１９）を備え、 このデコーダーの出力データを各信号長ごとにそれぞれ
   カウントする複数個の第３のカウンター（２０）を備
   え、 第１のカウンターで計数された一定回数ごとに第３の各
   カウンターの出力データをそれぞれ保持する複数個のレ
   ジスター（２１）を備え、 第１のカウンターで計数された一定回数ごとの信号と前
   記比較器の出力データとに基づいて前記各レジスターか
   ら検証データを出力するように制御する制御回路（２
   ２）を備えたことを特徴とする１ビット乱数発生装置。
7. 【請求項７】 レジスター（２１）の出力データを選択
   して出力する選択回路（２３）を付設したことを特徴と
   する請求項６に記載の１ビット乱数発生装置。
8. 【請求項８】 請求項１または請求項３または請求項４
   または請求項６または請求項７に記載の１ビット乱数発
   生装置（１）を複数個並列に接続し、 これら１ビット乱数発生装置から出力された検証データ
   をビットごとに選択して出力する選択回路（２６）を付
   設したことを特徴とする多数ビット乱数発生装置。
9. 【請求項９】 請求項２または請求項５に記載の１ビッ
   ト乱数発生装置（２４）を複数個並列に接続し、 これら１ビット乱数発生装置から出力された検証信号を
   ビットごとに選択して出力する選択回路（２７）を付設
   したことを特徴とする多数ビット乱数発生装置。
10. 【請求項１０】 請求項１から請求項７までのいずれか
    に記載の１ビット乱数発生装置（１、２４）を有し、 この１ビット乱数発生装置から出力された乱数データを
    シリアルデータからパラレルデータへ変換するシフトレ
    ジスター（３１）を備え、 一定のパラレルデータのビット長を計数するカウンター
    （３２）を備え、 このカウンターで計数された周期ごとに前記シフトレジ
    スターのパラレルデータを保持するレジスター（３３）
    を備え、 予め設定された確率上限データおよび確率下限データと
    前記レジスターに保持されたパラレルデータとを比較し
    て確率信号を出力する比較器（３４）を備えたことを特
    徴とする確率発生装置。
11. 【請求項１１】 請求項８または請求項９に記載の多数
    ビット乱数発生装置（２５）を有し、 予め設定された確率上限データおよび確率下限データと
    前記多数ビット乱数発生装置から出力された乱数データ
    とを比較して確率信号を出力する比較器（３５）を備え
    たことを特徴とする確率発生装置。