JP2003023087A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2003023087A JP2003023087A JP2001207171A JP2001207171A JP2003023087A JP 2003023087 A JP2003023087 A JP 2003023087A JP 2001207171 A JP2001207171 A JP 2001207171A JP 2001207171 A JP2001207171 A JP 2001207171A JP 2003023087 A JP2003023087 A JP 2003023087A
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Abstract
(57)【要約】
【課題】ＰＬＬ回路を搭載する半導体集積回路に関し、
プロセス条件や温度変動による特性変動抑圧対象回路の
特性変動を抑圧することによる性能向上を図る。 【解決手段】ＰＬＬ回路１の電圧制御型発振器２に供給
される制御電圧ＶＣＴＲＬを特性変動情報として特性変
動抑圧対象回路であるＲＡＭ７に対して、ＲＡＭ７が設
計中心値の速度で動作するような電源電圧Ｖoutを出力
する特性変動抑圧回路８を搭載する。
プロセス条件や温度変動による特性変動抑圧対象回路の
特性変動を抑圧することによる性能向上を図る。 【解決手段】ＰＬＬ回路１の電圧制御型発振器２に供給
される制御電圧ＶＣＴＲＬを特性変動情報として特性変
動抑圧対象回路であるＲＡＭ７に対して、ＲＡＭ７が設
計中心値の速度で動作するような電源電圧Ｖoutを出力
する特性変動抑圧回路８を搭載する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＰＬＬ（Phase Lo
cked Loop）回路を搭載する半導体集積回路に関する。
cked Loop）回路を搭載する半導体集積回路に関する。
【０００２】
【従来の技術】半導体集積回路において、ＰＬＬ回路
は、クロック周波数の逓倍やクロックのスキュー調整な
どの機能を果たしており、半導体集積回路の高速化及び
大規模化を実現させるために必須の回路である。
は、クロック周波数の逓倍やクロックのスキュー調整な
どの機能を果たしており、半導体集積回路の高速化及び
大規模化を実現させるために必須の回路である。
【０００３】
【発明が解決しようとする課題】ＰＬＬ回路を搭載する
半導体集積回路については、プロセス条件や温度変動や
電源電圧変動による各種セルの特性変動を抑えることに
よる性能向上が要請されている。しかし、従来、各種セ
ルのプロセス条件や温度変動や電源電圧変動による特性
変動対策は、製造工程での精度向上や動作マージンを考
慮した設計を行うことによる特性保証を行うに留まり、
回路的な対策は特に行われていなかった。また、ＰＬＬ
回路を搭載する半導体集積回路については、ＰＬＬ回路
のパワーダウン解除後の再ロック時間の短縮化による性
能向上も要請されている。
半導体集積回路については、プロセス条件や温度変動や
電源電圧変動による各種セルの特性変動を抑えることに
よる性能向上が要請されている。しかし、従来、各種セ
ルのプロセス条件や温度変動や電源電圧変動による特性
変動対策は、製造工程での精度向上や動作マージンを考
慮した設計を行うことによる特性保証を行うに留まり、
回路的な対策は特に行われていなかった。また、ＰＬＬ
回路を搭載する半導体集積回路については、ＰＬＬ回路
のパワーダウン解除後の再ロック時間の短縮化による性
能向上も要請されている。
【０００４】本発明は、かかる点に鑑み、ＰＬＬ回路を
搭載する半導体集積回路であって、プロセス条件や温度
変動による特性変動抑圧対象回路の特性変動を抑圧する
ことによる性能向上を図ることができるようにした半導
体集積回路を提供することを第１の目的とし、ＰＬＬ回
路のパワーダウン解除後の再ロック時間の短縮化による
性能向上を図ることができるようにした半導体集積回路
を提供することを第２の目的とする。
搭載する半導体集積回路であって、プロセス条件や温度
変動による特性変動抑圧対象回路の特性変動を抑圧する
ことによる性能向上を図ることができるようにした半導
体集積回路を提供することを第１の目的とし、ＰＬＬ回
路のパワーダウン解除後の再ロック時間の短縮化による
性能向上を図ることができるようにした半導体集積回路
を提供することを第２の目的とする。
【０００５】
【課題を解決するための手段】本発明中、第１の発明
は、ＰＬＬ回路と特性変動抑圧対象回路を搭載する半導
体集積回路であって、前記特性変動抑圧対象回路は、前
記ＰＬＬ回路の発振器に供給される制御信号を特性変動
情報とする特性変動抑圧回路によりプロセス条件や温度
変動による特性変動が抑圧されるというものである。
は、ＰＬＬ回路と特性変動抑圧対象回路を搭載する半導
体集積回路であって、前記特性変動抑圧対象回路は、前
記ＰＬＬ回路の発振器に供給される制御信号を特性変動
情報とする特性変動抑圧回路によりプロセス条件や温度
変動による特性変動が抑圧されるというものである。
【０００６】本発明中、第２の発明は、ＰＬＬ回路を搭
載する半導体集積回路であって、前記ＰＬＬ回路のロッ
ク時に前記ＰＬＬ回路の発振器に供給される制御信号の
値を記憶する記憶回路と、前記ＰＬＬ回路のパワーダウ
ン解除時に、前記発振器に対して前記記憶回路に記憶さ
れている値の制御信号を一時的に供給するＰＬＬ制御回
路を搭載しているというものである。
載する半導体集積回路であって、前記ＰＬＬ回路のロッ
ク時に前記ＰＬＬ回路の発振器に供給される制御信号の
値を記憶する記憶回路と、前記ＰＬＬ回路のパワーダウ
ン解除時に、前記発振器に対して前記記憶回路に記憶さ
れている値の制御信号を一時的に供給するＰＬＬ制御回
路を搭載しているというものである。
【０００７】
【発明の実施の形態】以下、図１〜図１５を参照して、
第１の発明の第１実施形態〜第４実施形態及び第２の発
明の第１実施形態、第２実施形態について説明する。
第１の発明の第１実施形態〜第４実施形態及び第２の発
明の第１実施形態、第２実施形態について説明する。
【０００８】（第１の発明の第１実施形態・・図１〜図
８）図１は第１の発明の第１実施形態の要部の回路図で
ある。図１中、１は電源電圧Ｖdd_pllとして定電圧が供
給されるＰＬＬ回路であり、２は電圧制御型発振器、３
は電圧制御型発振器２の出力を分周する分周器、４は入
力信号ＣＫと分周器３の出力との位相差を検出する位相
差検出器、５は位相差検出器４の出力を受けて制御電圧
ＶＣＴＲＬを電圧制御型発振器２に供給するチャージポ
ンプ回路、６はチャージポンプ回路５の出力から高周波
成分を除去するローパスフィルタ回路である。
８）図１は第１の発明の第１実施形態の要部の回路図で
ある。図１中、１は電源電圧Ｖdd_pllとして定電圧が供
給されるＰＬＬ回路であり、２は電圧制御型発振器、３
は電圧制御型発振器２の出力を分周する分周器、４は入
力信号ＣＫと分周器３の出力との位相差を検出する位相
差検出器、５は位相差検出器４の出力を受けて制御電圧
ＶＣＴＲＬを電圧制御型発振器２に供給するチャージポ
ンプ回路、６はチャージポンプ回路５の出力から高周波
成分を除去するローパスフィルタ回路である。
【０００９】また、７は特性変動抑圧対象回路であるＲ
ＡＭ（random access memory）、８はプロセス条件や温
度変動によるＲＡＭ７の特性変動を抑圧する特性変動抑
圧回路であり、この特性変動抑圧回路８は、チャージポ
ンプ回路５が出力する電圧制御型発振器２の制御電圧Ｖ
ＣＴＲＬを特性変動情報としてＲＡＭ７に供給する電源
電圧Ｖoutの電圧値を変化させることにより、プロセス
条件や温度変動によるＲＡＭ７の特性変動を抑圧すると
いうものである。
ＡＭ（random access memory）、８はプロセス条件や温
度変動によるＲＡＭ７の特性変動を抑圧する特性変動抑
圧回路であり、この特性変動抑圧回路８は、チャージポ
ンプ回路５が出力する電圧制御型発振器２の制御電圧Ｖ
ＣＴＲＬを特性変動情報としてＲＡＭ７に供給する電源
電圧Ｖoutの電圧値を変化させることにより、プロセス
条件や温度変動によるＲＡＭ７の特性変動を抑圧すると
いうものである。
【００１０】特性変動抑圧回路８において、９はチャー
ジポンプ回路５が出力する制御電圧ＶＣＴＲＬをデジタ
ル化して３ビットの特性変動情報信号ＢＨを出力するＡ
／Ｄ（アナログ／デジタル）変換器、１０はＡ／Ｄ変換
器９が出力する特性変動情報信号ＢＨをデコードしてス
イッチ制御信号Ｓwitchを出力するデコーダ、１１はス
イッチ制御信号Ｓwitchに制御された電圧値の電源電圧
ＶoutをＲＡＭ７に供給する電源電圧供給回路である。
ジポンプ回路５が出力する制御電圧ＶＣＴＲＬをデジタ
ル化して３ビットの特性変動情報信号ＢＨを出力するＡ
／Ｄ（アナログ／デジタル）変換器、１０はＡ／Ｄ変換
器９が出力する特性変動情報信号ＢＨをデコードしてス
イッチ制御信号Ｓwitchを出力するデコーダ、１１はス
イッチ制御信号Ｓwitchに制御された電圧値の電源電圧
ＶoutをＲＡＭ７に供給する電源電圧供給回路である。
【００１１】図２は電源電圧供給回路１１の回路図であ
る。図２中、１２−１〜１２−８は直流電圧Ｖ１〜Ｖ８
を出力する直流電圧源、１３はスイッチ制御信号Ｓwitc
hにより切換動作が制御される切換スイッチである。Ｖ
１〜Ｖ８はＶ１＜Ｖ２＜Ｖ３＜Ｖ４＜Ｖ５＜Ｖ６＜Ｖ７
＜Ｖ８の関係にあり、Ｖ５はプロセス条件や温度が設計
中心値である場合にＲＡＭ７に供給すべき電源電圧Ｖou
tの電圧値である。
る。図２中、１２−１〜１２−８は直流電圧Ｖ１〜Ｖ８
を出力する直流電圧源、１３はスイッチ制御信号Ｓwitc
hにより切換動作が制御される切換スイッチである。Ｖ
１〜Ｖ８はＶ１＜Ｖ２＜Ｖ３＜Ｖ４＜Ｖ５＜Ｖ６＜Ｖ７
＜Ｖ８の関係にあり、Ｖ５はプロセス条件や温度が設計
中心値である場合にＲＡＭ７に供給すべき電源電圧Ｖou
tの電圧値である。
【００１２】また、１４は電源電圧Ｖdd_vreg（但し、
Ｖdd_vreg＞Ｖ８）を降圧してＲＡＭ７に供給すべき電
源電圧Ｖoutを出力するｐＭＯＳトランジスタ、１５は
オペアンプであり、その非反転入力端子を切換えスイッ
チ１３のノードａに接続し、その反転入力端子をｐＭＯ
Ｓトランジスタ１４のドレインに接続し、その出力端子
をｐＭＯＳトランジスタ１４のゲートに接続し、ｐＭＯ
Ｓトランジスタ１４のドレインに電源電圧Ｖoutとし
て、オペアンプ１５の非反転入力端子に印加される直流
電圧と同一電圧値の電圧を得ることができるようにされ
ている。
Ｖdd_vreg＞Ｖ８）を降圧してＲＡＭ７に供給すべき電
源電圧Ｖoutを出力するｐＭＯＳトランジスタ、１５は
オペアンプであり、その非反転入力端子を切換えスイッ
チ１３のノードａに接続し、その反転入力端子をｐＭＯ
Ｓトランジスタ１４のドレインに接続し、その出力端子
をｐＭＯＳトランジスタ１４のゲートに接続し、ｐＭＯ
Ｓトランジスタ１４のドレインに電源電圧Ｖoutとし
て、オペアンプ１５の非反転入力端子に印加される直流
電圧と同一電圧値の電圧を得ることができるようにされ
ている。
【００１３】図３は電圧制御型発振器２の入出力特性の
温度依存性を示す図であり、横軸に制御電圧ＶＣＴＲ
Ｌ、縦軸に出力周波数Ｆoutを示している。図３中、Ｃ
１はプロセス条件及び温度が設計中心値である場合の入
出力特性、Ｃ２はプロセス条件は設計中心値であるが、
温度が設計中心値よりも低い場合の入出力特性、Ｃ３は
プロセス条件は設計中心値であるが、温度が設計中心値
よりも高い場合の入出力特性、ＶＡ１はプロセス条件及
び温度が設計中心値である場合の制御電圧ＶＣＴＲＬの
電圧値（制御電圧ＶＣＴＲＬの設計中心値）、ｆ１はプ
ロセス条件及び温度が設計中心値である場合において制
御電圧ＶＣＴＲＬがＶＡ１である場合の出力周波数Ｆou
t（出力周波数Ｆoutの設計中心値）である。
温度依存性を示す図であり、横軸に制御電圧ＶＣＴＲ
Ｌ、縦軸に出力周波数Ｆoutを示している。図３中、Ｃ
１はプロセス条件及び温度が設計中心値である場合の入
出力特性、Ｃ２はプロセス条件は設計中心値であるが、
温度が設計中心値よりも低い場合の入出力特性、Ｃ３は
プロセス条件は設計中心値であるが、温度が設計中心値
よりも高い場合の入出力特性、ＶＡ１はプロセス条件及
び温度が設計中心値である場合の制御電圧ＶＣＴＲＬの
電圧値（制御電圧ＶＣＴＲＬの設計中心値）、ｆ１はプ
ロセス条件及び温度が設計中心値である場合において制
御電圧ＶＣＴＲＬがＶＡ１である場合の出力周波数Ｆou
t（出力周波数Ｆoutの設計中心値）である。
【００１４】ここで、例えば、温度が設計中心値よりも
低くなると、電圧制御型発振器２の動作速度が速くなる
ため、制御電圧ＶＣＴＲＬの電圧値がＶＡ１のままだ
と、出力周波数Ｆoutはｆ１よりも高い周波数、例え
ば、ｆ２となるが、ＰＬＬ回路１は出力周波数Ｆoutが
ｆ１となるように電圧制御型発振器２の出力信号をフィ
ードバックして誤差を修正するように動作するので、制
御電圧ＶＣＴＲＬの電圧値は電圧制御型発振器２の動作
速度が速くなった分だけ下降して、例えば、ＶＡ２とな
り、出力周波数Ｆoutは設計中心値のｆ１となる。
低くなると、電圧制御型発振器２の動作速度が速くなる
ため、制御電圧ＶＣＴＲＬの電圧値がＶＡ１のままだ
と、出力周波数Ｆoutはｆ１よりも高い周波数、例え
ば、ｆ２となるが、ＰＬＬ回路１は出力周波数Ｆoutが
ｆ１となるように電圧制御型発振器２の出力信号をフィ
ードバックして誤差を修正するように動作するので、制
御電圧ＶＣＴＲＬの電圧値は電圧制御型発振器２の動作
速度が速くなった分だけ下降して、例えば、ＶＡ２とな
り、出力周波数Ｆoutは設計中心値のｆ１となる。
【００１５】逆に、温度が設計中心値よりも高くなる
と、電圧制御型発振器２の動作速度が遅くなるため、制
御電圧ＶＣＴＲＬの電圧値がＶＡ１のままだと、出力周
波数Ｆoutはｆ１よりも低い周波数、例えば、ｆ３とな
るが、ＰＬＬ回路１は出力周波数Ｆoutがｆ１になるよ
うに電圧制御型発振器２の出力信号をフィードバックし
て誤差を修正するように動作するので、制御電圧ＶＣＴ
ＲＬの電圧値は電圧制御型発振器２の動作速度が遅くな
った分だけ上昇して、例えば、ＶＡ３となり、出力周波
数Ｆoutは設計中心値のｆ１となる。
と、電圧制御型発振器２の動作速度が遅くなるため、制
御電圧ＶＣＴＲＬの電圧値がＶＡ１のままだと、出力周
波数Ｆoutはｆ１よりも低い周波数、例えば、ｆ３とな
るが、ＰＬＬ回路１は出力周波数Ｆoutがｆ１になるよ
うに電圧制御型発振器２の出力信号をフィードバックし
て誤差を修正するように動作するので、制御電圧ＶＣＴ
ＲＬの電圧値は電圧制御型発振器２の動作速度が遅くな
った分だけ上昇して、例えば、ＶＡ３となり、出力周波
数Ｆoutは設計中心値のｆ１となる。
【００１６】図４は電圧制御型発振器２の入出力特性の
プロセス依存性を示す図であり、横軸に制御電圧ＶＣＴ
ＲＬ、縦軸に出力周波数Ｆoutを示している。図４中、
Ｃ４は温度は設計中心値であるが、プロセス条件がトラ
ンジスタのスイッチング速度を設計中心値よりも速くす
るような条件であった場合の入出力特性、Ｃ５は温度は
設計中心値であるが、プロセス条件がトランジスタのス
イッチング速度を設計中心値よりも遅くするような条件
であった場合の入出力特性である。
プロセス依存性を示す図であり、横軸に制御電圧ＶＣＴ
ＲＬ、縦軸に出力周波数Ｆoutを示している。図４中、
Ｃ４は温度は設計中心値であるが、プロセス条件がトラ
ンジスタのスイッチング速度を設計中心値よりも速くす
るような条件であった場合の入出力特性、Ｃ５は温度は
設計中心値であるが、プロセス条件がトランジスタのス
イッチング速度を設計中心値よりも遅くするような条件
であった場合の入出力特性である。
【００１７】ここで、例えば、プロセス条件がトランジ
スタのスイッチング速度を設計中心値よりも速くするよ
うな条件であった場合、電圧制御型発振器２の動作速度
が速くなるため、制御電圧ＶＣＴＲＬの電圧値がＶＡ１
であると、出力周波数Ｆoutはｆ１よりも高い、例え
ば、ｆ４になるが、ＰＬＬ回路１は出力周波数Ｆoutが
ｆ１になるように電圧制御型発振器２の出力信号をフィ
ードバックして誤差を修正するように動作するので、制
御電圧ＶＣＴＲＬの電圧値は電圧制御型発振器２の動作
速度が速くなった分だけ下降して、例えば、ＶＡ４とな
り、出力周波数Ｆoutは設計中心値のｆ１となる。
スタのスイッチング速度を設計中心値よりも速くするよ
うな条件であった場合、電圧制御型発振器２の動作速度
が速くなるため、制御電圧ＶＣＴＲＬの電圧値がＶＡ１
であると、出力周波数Ｆoutはｆ１よりも高い、例え
ば、ｆ４になるが、ＰＬＬ回路１は出力周波数Ｆoutが
ｆ１になるように電圧制御型発振器２の出力信号をフィ
ードバックして誤差を修正するように動作するので、制
御電圧ＶＣＴＲＬの電圧値は電圧制御型発振器２の動作
速度が速くなった分だけ下降して、例えば、ＶＡ４とな
り、出力周波数Ｆoutは設計中心値のｆ１となる。
【００１８】逆に、プロセス条件がトランジスタのスイ
ッチング速度を設計中心値よりも遅くするような条件で
あった場合には、電圧制御型発振器２の動作速度が遅く
なるため、制御電圧ＶＣＴＲＬの電圧値がＶＡ１である
と、出力周波数Ｆoutはｆ１よりも低い、例えば、ｆ５
になるが、ＰＬＬ回路１は出力周波数Ｆoutがｆ１にな
るように電圧制御型発振器２の出力信号をフィードバッ
クして誤差を修正するように動作するので、制御電圧Ｖ
ＣＴＲＬの電圧値は電圧制御型発振器２の動作速度が遅
くなった分だけ上昇して、例えば、ＶＡ５となり、出力
周波数Ｆoutはｆ１となる。
ッチング速度を設計中心値よりも遅くするような条件で
あった場合には、電圧制御型発振器２の動作速度が遅く
なるため、制御電圧ＶＣＴＲＬの電圧値がＶＡ１である
と、出力周波数Ｆoutはｆ１よりも低い、例えば、ｆ５
になるが、ＰＬＬ回路１は出力周波数Ｆoutがｆ１にな
るように電圧制御型発振器２の出力信号をフィードバッ
クして誤差を修正するように動作するので、制御電圧Ｖ
ＣＴＲＬの電圧値は電圧制御型発振器２の動作速度が遅
くなった分だけ上昇して、例えば、ＶＡ５となり、出力
周波数Ｆoutはｆ１となる。
【００１９】このように、ＰＬＬ回路１では、プロセス
条件及び温度が設計中心値である場合には、制御電圧Ｖ
ＣＴＲＬの電圧値は設計中心値となり、出力周波数Ｆou
tは設計中心値のｆ１となる。また、プロセス条件や温
度変動が内部回路の動作速度を速くさせるものである場
合には、制御電圧ＶＣＴＲＬの電圧値が低くなり、出力
周波数Ｆoutは設計中心値のｆ１となり、プロセス条件
や温度変動が内部回路の動作速度を遅くさせるものであ
る場合には、制御電圧ＶＣＴＲＬの電圧値が高くなり、
出力周波数Ｆoutは設計中心値のｆ１となる。
条件及び温度が設計中心値である場合には、制御電圧Ｖ
ＣＴＲＬの電圧値は設計中心値となり、出力周波数Ｆou
tは設計中心値のｆ１となる。また、プロセス条件や温
度変動が内部回路の動作速度を速くさせるものである場
合には、制御電圧ＶＣＴＲＬの電圧値が低くなり、出力
周波数Ｆoutは設計中心値のｆ１となり、プロセス条件
や温度変動が内部回路の動作速度を遅くさせるものであ
る場合には、制御電圧ＶＣＴＲＬの電圧値が高くなり、
出力周波数Ｆoutは設計中心値のｆ１となる。
【００２０】図５はＡ／Ｄ変換器９の入出力特性を示す
図であり、横軸に制御電圧ＶＣＴＲＬ、縦軸に特性変動
情報信号ＢＨを示している。すなわち、制御電圧ＶＣＴ
ＲＬの電圧値がＶＡ１の場合（プロセス条件及び温度が
設計中心値である場合）には、特性変動情報信号ＢＨ＝
“１００”となり、制御電圧ＶＣＴＲＬの電圧値がＶＡ
１よりも小さい値の場合（プロセス条件や温度変動が内
部回路の動作速度を設計中心値よりも速くするようなも
のである場合）には、特性変動情報信号ＢＨは“１０
０”よりも小さい値となり、制御電圧ＶＣＴＲＬの電圧
値がＶＡ１よりも大きい値の場合（プロセス条件や温度
変動が内部回路の動作速度を設計中心値よりも遅くする
ようなものである場合）には、特性変動情報信号ＢＨは
“１００”よりも大きい値となる。
図であり、横軸に制御電圧ＶＣＴＲＬ、縦軸に特性変動
情報信号ＢＨを示している。すなわち、制御電圧ＶＣＴ
ＲＬの電圧値がＶＡ１の場合（プロセス条件及び温度が
設計中心値である場合）には、特性変動情報信号ＢＨ＝
“１００”となり、制御電圧ＶＣＴＲＬの電圧値がＶＡ
１よりも小さい値の場合（プロセス条件や温度変動が内
部回路の動作速度を設計中心値よりも速くするようなも
のである場合）には、特性変動情報信号ＢＨは“１０
０”よりも小さい値となり、制御電圧ＶＣＴＲＬの電圧
値がＶＡ１よりも大きい値の場合（プロセス条件や温度
変動が内部回路の動作速度を設計中心値よりも遅くする
ようなものである場合）には、特性変動情報信号ＢＨは
“１００”よりも大きい値となる。
【００２１】図６はデコーダ１０の入出力特性を示す図
であり、横軸に特性変動情報信号ＢＨ、縦軸にスイッチ
切換信号Ｓwitchの内容を示している。すなわち、デコ
ーダ１０は、例えば、特性変動情報信号ＢＨ＝“１０
０”の場合には、切換スイッチ１３のノードａ、ｂ５間
をＯＮとするスイッチ制御信号Ｓwitchを出力し、例え
ば、特性変動情報信号ＢＨ＝“０００”の場合には、切
換スイッチ１３のノードａ、ｂ１間をＯＮとするスイッ
チ制御信号Ｓwitchを出力し、特性変動情報信号ＢＨ＝
“１１１”の場合には、切換スイッチ１３のノードａ、
ｂ８間をオンとするスイッチ制御信号Ｓwitchを出力す
る。
であり、横軸に特性変動情報信号ＢＨ、縦軸にスイッチ
切換信号Ｓwitchの内容を示している。すなわち、デコ
ーダ１０は、例えば、特性変動情報信号ＢＨ＝“１０
０”の場合には、切換スイッチ１３のノードａ、ｂ５間
をＯＮとするスイッチ制御信号Ｓwitchを出力し、例え
ば、特性変動情報信号ＢＨ＝“０００”の場合には、切
換スイッチ１３のノードａ、ｂ１間をＯＮとするスイッ
チ制御信号Ｓwitchを出力し、特性変動情報信号ＢＨ＝
“１１１”の場合には、切換スイッチ１３のノードａ、
ｂ８間をオンとするスイッチ制御信号Ｓwitchを出力す
る。
【００２２】図７はＲＡＭ７の一般的なＶdd（電源電
圧）−ｔAAC（クロックが入力されてから、指定データ
が出力されるまでの時間）特性の温度依存性を示す図で
あり、横軸にＶdd、縦軸にｔAACを示している。図７
中、Ｃ11はプロセス条件及び温度が設計中心値である場
合のＶdd−ｔAAC特性、Ｃ12はプロセス条件は設計中心
値であるが、温度が設計中心値よりも低い場合のＶdd−
ｔAAC特性、Ｃ13はプロセス条件は設計中心値である
が、温度が設計中心値よりも高い場合のＶdd−ｔAAC特
性である。
圧）−ｔAAC（クロックが入力されてから、指定データ
が出力されるまでの時間）特性の温度依存性を示す図で
あり、横軸にＶdd、縦軸にｔAACを示している。図７
中、Ｃ11はプロセス条件及び温度が設計中心値である場
合のＶdd−ｔAAC特性、Ｃ12はプロセス条件は設計中心
値であるが、温度が設計中心値よりも低い場合のＶdd−
ｔAAC特性、Ｃ13はプロセス条件は設計中心値である
が、温度が設計中心値よりも高い場合のＶdd−ｔAAC特
性である。
【００２３】すなわち、例えば、温度が設計中心値より
も低い場合には、ｔAACは設計中心値のＴ１より小さい
値、例えば、Ｔ２となる。この場合には、電源電圧Ｖdd
を設計中心値のＶ５よりも低い電圧、例えば、Ｖ２とす
ることにより、ｔAACを設計中心値のＴ１とすることが
できる。これに対して、温度が設計中心値よりも高い場
合には、ｔAACは設計中心値のＴ１より大きい値、例え
ば、Ｔ３となる。この場合には、電源電圧ＶddをＶ５よ
りも高い電圧、例えば、Ｖ７とすることにより、ｔAAC
を設計中心値のＴ１とすることができる。
も低い場合には、ｔAACは設計中心値のＴ１より小さい
値、例えば、Ｔ２となる。この場合には、電源電圧Ｖdd
を設計中心値のＶ５よりも低い電圧、例えば、Ｖ２とす
ることにより、ｔAACを設計中心値のＴ１とすることが
できる。これに対して、温度が設計中心値よりも高い場
合には、ｔAACは設計中心値のＴ１より大きい値、例え
ば、Ｔ３となる。この場合には、電源電圧ＶddをＶ５よ
りも高い電圧、例えば、Ｖ７とすることにより、ｔAAC
を設計中心値のＴ１とすることができる。
【００２４】図８はＲＡＭ７の一般的なＶdd−ｔAAC特
性のプロセス依存性を示す図であり、横軸にＶdd、縦軸
にｔAACを示している。図８中、Ｃ14は温度は設計中心
値であるが、プロセス条件がトランジスタのスイッチン
グ速度を設計中心値よりも速くするような条件であった
場合のＶdd−ｔAAC特性、Ｃ15は温度は設計中心値であ
るが、プロセス条件がトランジスタのスイッチング速度
を設計中心値よりも遅くするような条件であった場合の
Ｖdd−ｔAAC特性である。
性のプロセス依存性を示す図であり、横軸にＶdd、縦軸
にｔAACを示している。図８中、Ｃ14は温度は設計中心
値であるが、プロセス条件がトランジスタのスイッチン
グ速度を設計中心値よりも速くするような条件であった
場合のＶdd−ｔAAC特性、Ｃ15は温度は設計中心値であ
るが、プロセス条件がトランジスタのスイッチング速度
を設計中心値よりも遅くするような条件であった場合の
Ｖdd−ｔAAC特性である。
【００２５】すなわち、例えば、プロセス条件がトラン
ジスタのスイッチング速度を速くするようなものであっ
た場合には、ｔAACは設計中心値のＴ１より小さい値、
例えば、Ｔ２となる。この場合には、電源電圧ＶddをＶ
５よりも低い電圧、例えば、Ｖ２とすることにより、ｔ
AACを設計中心値のＴ１とすることができる。これに対
して、プロセス条件がトランジスタのスイッチング速度
を遅くするようなものであった場合には、ｔAACは設計
中心値のＴ１より大きな値、例えば、Ｔ３となる。この
場合には、電源電圧ＶddをＶ５よりも高い電圧、例え
ば、Ｖ７とすることにより、ｔAACを設計中心値のＴ１
とすることができる。
ジスタのスイッチング速度を速くするようなものであっ
た場合には、ｔAACは設計中心値のＴ１より小さい値、
例えば、Ｔ２となる。この場合には、電源電圧ＶddをＶ
５よりも低い電圧、例えば、Ｖ２とすることにより、ｔ
AACを設計中心値のＴ１とすることができる。これに対
して、プロセス条件がトランジスタのスイッチング速度
を遅くするようなものであった場合には、ｔAACは設計
中心値のＴ１より大きな値、例えば、Ｔ３となる。この
場合には、電源電圧ＶddをＶ５よりも高い電圧、例え
ば、Ｖ７とすることにより、ｔAACを設計中心値のＴ１
とすることができる。
【００２６】そこで、特性変動抑圧回路８（Ａ／Ｄ変換
器９、デコーダ１０及び電源電圧供給回路１１）は、制
御電圧ＶＣＴＲＬを特性変動情報として、ＲＡＭ７が設
計中心値の速度で動作するような電源電圧Ｖoutを出力
するように入出力特性が設定される。
器９、デコーダ１０及び電源電圧供給回路１１）は、制
御電圧ＶＣＴＲＬを特性変動情報として、ＲＡＭ７が設
計中心値の速度で動作するような電源電圧Ｖoutを出力
するように入出力特性が設定される。
【００２７】このように構成された本実施形態において
は、プロセス条件及び温度が設計中心値である場合、制
御電圧ＶＣＴＲＬの電圧値は設計中心値のＶＡ１とな
り、特性変動情報信号ＢＨ＝“１００”となる。この結
果、スイッチ制御信号Ｓwitchは切換スイッチ１３のノ
ードａ、ｂ５間の接続を指示する内容となり、電源電圧
供給回路１１の出力電圧Ｖoutの電圧値は設計中心値の
Ｖ５となる。したがって、ＲＡＭ７を設計中心値の速度
で動作させることができる。
は、プロセス条件及び温度が設計中心値である場合、制
御電圧ＶＣＴＲＬの電圧値は設計中心値のＶＡ１とな
り、特性変動情報信号ＢＨ＝“１００”となる。この結
果、スイッチ制御信号Ｓwitchは切換スイッチ１３のノ
ードａ、ｂ５間の接続を指示する内容となり、電源電圧
供給回路１１の出力電圧Ｖoutの電圧値は設計中心値の
Ｖ５となる。したがって、ＲＡＭ７を設計中心値の速度
で動作させることができる。
【００２８】これに対して、プロセス条件や温度変動が
内部回路の動作速度を設計中心値よりも速くするような
ものである場合には、制御電圧ＶＣＴＲＬの電圧値は設
計中心値のＶＡ１よりも小さい値となり、特性変動情報
信号ＢＨは“１００”よりも小さい値で、かつ、スイッ
チ制御信号ＳwitchがＲＡＭ７を設計中心値の速度で動
作させる直流電圧を出力する直流電圧源を選択する値と
なる。したがって、この場合にも、ＲＡＭ７を設計中心
値の速度で動作させることができる。
内部回路の動作速度を設計中心値よりも速くするような
ものである場合には、制御電圧ＶＣＴＲＬの電圧値は設
計中心値のＶＡ１よりも小さい値となり、特性変動情報
信号ＢＨは“１００”よりも小さい値で、かつ、スイッ
チ制御信号ＳwitchがＲＡＭ７を設計中心値の速度で動
作させる直流電圧を出力する直流電圧源を選択する値と
なる。したがって、この場合にも、ＲＡＭ７を設計中心
値の速度で動作させることができる。
【００２９】また、プロセス条件や温度変動が内部回路
の動作速度を設計中心値よりも遅くするようなものであ
る場合には、制御電圧ＶＣＴＲＬの電圧値は設計中心値
のＶＡ１よりも大きい値となり、特性変動情報信号ＢＨ
は“１００”よりも大きい値で、かつ、スイッチ制御信
号ＳwitchがＲＡＭ７を設計中心値の速度で動作させる
直流電圧を出力する直流電圧源を選択する値となる。し
たがって、この場合にも、ＲＡＭ７を設計中心値の速度
で動作させることができる。
の動作速度を設計中心値よりも遅くするようなものであ
る場合には、制御電圧ＶＣＴＲＬの電圧値は設計中心値
のＶＡ１よりも大きい値となり、特性変動情報信号ＢＨ
は“１００”よりも大きい値で、かつ、スイッチ制御信
号ＳwitchがＲＡＭ７を設計中心値の速度で動作させる
直流電圧を出力する直流電圧源を選択する値となる。し
たがって、この場合にも、ＲＡＭ７を設計中心値の速度
で動作させることができる。
【００３０】以上のように、本実施形態によれば、制御
電圧ＶＣＴＲＬを特性変動情報としてＲＡＭ７が設計中
心値の速度で動作するような電源電圧Ｖoutを出力する
特性変動抑圧回路８を搭載しているので、プロセス条件
や温度が設計中心値から変化している場合であっても、
ＲＡＭ７を設計中心値の速度で動作させることができ、
この点から、電圧制御型発振器２を有するＰＬＬ回路１
及びＲＡＭ７を搭載する半導体集積回路に関し、性能の
向上を図ることができる。
電圧ＶＣＴＲＬを特性変動情報としてＲＡＭ７が設計中
心値の速度で動作するような電源電圧Ｖoutを出力する
特性変動抑圧回路８を搭載しているので、プロセス条件
や温度が設計中心値から変化している場合であっても、
ＲＡＭ７を設計中心値の速度で動作させることができ、
この点から、電圧制御型発振器２を有するＰＬＬ回路１
及びＲＡＭ７を搭載する半導体集積回路に関し、性能の
向上を図ることができる。
【００３１】（第１の発明の第２実施形態・・図９）図
９は第１の発明の第２実施形態の要部の回路図である。
本実施形態は、図１に示すＰＬＬ回路１及び特性変動抑
圧回路８の代わりに、これらＰＬＬ回路１及び特性変動
抑圧回路８と回路構成の異なるＰＬＬ回路１６及び特性
変動抑圧回路１７を設け、その他については、図１に示
す第１の発明の第１実施形態と同様に構成したものであ
る。
９は第１の発明の第２実施形態の要部の回路図である。
本実施形態は、図１に示すＰＬＬ回路１及び特性変動抑
圧回路８の代わりに、これらＰＬＬ回路１及び特性変動
抑圧回路８と回路構成の異なるＰＬＬ回路１６及び特性
変動抑圧回路１７を設け、その他については、図１に示
す第１の発明の第１実施形態と同様に構成したものであ
る。
【００３２】ＰＬＬ回路１６は、図１に示す電圧制御型
発振器２の代わりに、電流制御型発振器１８を設けると
共に、チャージポンプ回路５が出力する制御電圧ＶＣＴ
ＲＬを制御電流ＩＣＴＲＬに変換するＶ／Ｉ（電圧／電
流）変換器１９を設け、その他については、図１に示す
ＰＬＬ回路１と同様に構成したものである。
発振器２の代わりに、電流制御型発振器１８を設けると
共に、チャージポンプ回路５が出力する制御電圧ＶＣＴ
ＲＬを制御電流ＩＣＴＲＬに変換するＶ／Ｉ（電圧／電
流）変換器１９を設け、その他については、図１に示す
ＰＬＬ回路１と同様に構成したものである。
【００３３】特性変動抑圧回路１７は、Ａ／Ｄ変換器９
の前段に、制御電流ＩＣＴＲＬを電圧に変換するＩ／Ｖ
（電流／電圧）変換器２０を設け、その他については、
図１に示す特性変動抑圧回路８と同様に構成したもので
ある。
の前段に、制御電流ＩＣＴＲＬを電圧に変換するＩ／Ｖ
（電流／電圧）変換器２０を設け、その他については、
図１に示す特性変動抑圧回路８と同様に構成したもので
ある。
【００３４】本実施形態においては、プロセス条件及び
温度が設計中心値である場合、制御電流ＩＣＴＲＬの電
流値は設計中心値となり、Ｉ／Ｖ変換器２０の出力電圧
は設計中心値のＶＡ１となり、特性変動情報信号ＢＨ＝
“１００”となる。この結果、スイッチ制御信号Ｓwitc
hは切換スイッチ１３のノードａ、ｂ５間の接続を指示
する内容となり、電源電圧供給回路１１の出力電圧Ｖou
tの電圧値は設計中心値のＶ５となる。したがって、Ｒ
ＡＭ７を設計中心値の速度で動作させることができる。
温度が設計中心値である場合、制御電流ＩＣＴＲＬの電
流値は設計中心値となり、Ｉ／Ｖ変換器２０の出力電圧
は設計中心値のＶＡ１となり、特性変動情報信号ＢＨ＝
“１００”となる。この結果、スイッチ制御信号Ｓwitc
hは切換スイッチ１３のノードａ、ｂ５間の接続を指示
する内容となり、電源電圧供給回路１１の出力電圧Ｖou
tの電圧値は設計中心値のＶ５となる。したがって、Ｒ
ＡＭ７を設計中心値の速度で動作させることができる。
【００３５】これに対して、プロセス条件や温度変動が
内部回路の動作速度を設計中心値よりも速くするような
ものである場合には、制御電流ＩＣＴＲＬの電流値は設
計中心値よりも小さい値となり、Ｉ／Ｖ変換器２０の出
力電圧は設計中心値のＶＡ１よりも小さい値となる。こ
の結果、特性変動情報信号ＢＨは“１００”よりも小さ
い値で、かつ、スイッチ制御信号ＳwitchがＲＡＭ７を
設計中心値の速度で動作させる直流電圧を出力する直流
電圧源を選択する値となる。したがって、この場合に
も、ＲＡＭ７を設計中心値の速度で動作させることがで
きる。
内部回路の動作速度を設計中心値よりも速くするような
ものである場合には、制御電流ＩＣＴＲＬの電流値は設
計中心値よりも小さい値となり、Ｉ／Ｖ変換器２０の出
力電圧は設計中心値のＶＡ１よりも小さい値となる。こ
の結果、特性変動情報信号ＢＨは“１００”よりも小さ
い値で、かつ、スイッチ制御信号ＳwitchがＲＡＭ７を
設計中心値の速度で動作させる直流電圧を出力する直流
電圧源を選択する値となる。したがって、この場合に
も、ＲＡＭ７を設計中心値の速度で動作させることがで
きる。
【００３６】また、プロセス条件や温度変動が内部回路
の動作速度を設計中心値よりも遅くするようなものであ
る場合には、制御電流ＩＣＴＲＬの電流値は設計中心値
よりも大きい値となり、Ｉ／Ｖ変換器２０の出力電圧は
設計中心値のＶＡ１よりも大きい値となる。この結果、
特性変動情報信号ＢＨは“１００”よりも大きい値で、
かつ、スイッチ制御信号ＳwitchがＲＡＭ７を設計中心
値の速度で動作させる直流電圧を出力する直流電圧源を
選択する値となる。したがって、この場合にも、ＲＡＭ
７を設計中心値の速度で動作させることができる。
の動作速度を設計中心値よりも遅くするようなものであ
る場合には、制御電流ＩＣＴＲＬの電流値は設計中心値
よりも大きい値となり、Ｉ／Ｖ変換器２０の出力電圧は
設計中心値のＶＡ１よりも大きい値となる。この結果、
特性変動情報信号ＢＨは“１００”よりも大きい値で、
かつ、スイッチ制御信号ＳwitchがＲＡＭ７を設計中心
値の速度で動作させる直流電圧を出力する直流電圧源を
選択する値となる。したがって、この場合にも、ＲＡＭ
７を設計中心値の速度で動作させることができる。
【００３７】以上のように、本実施形態によれば、制御
電流ＩＣＴＲＬを特性変動情報としてＲＡＭ７が設計中
心値の速度で動作するような電源電圧Ｖoutを出力する
特性変動抑圧回路１７を搭載しているので、プロセス条
件や温度が設計中心値から変化している場合であって
も、ＲＡＭ７を設計中心値の速度で動作させることがで
き、この点から、電流制御型発振器１８を有するＰＬＬ
回路１６及びＲＡＭ７を搭載する半導体集積回路に関
し、性能の向上を図ることができる。
電流ＩＣＴＲＬを特性変動情報としてＲＡＭ７が設計中
心値の速度で動作するような電源電圧Ｖoutを出力する
特性変動抑圧回路１７を搭載しているので、プロセス条
件や温度が設計中心値から変化している場合であって
も、ＲＡＭ７を設計中心値の速度で動作させることがで
き、この点から、電流制御型発振器１８を有するＰＬＬ
回路１６及びＲＡＭ７を搭載する半導体集積回路に関
し、性能の向上を図ることができる。
【００３８】（第１の発明の第３実施形態・・図１０）
図１０は第１の発明の第３実施形態の要部の回路図であ
る。図１０中、２１は本実施形態であり、本実施形態２
１は、特性変動抑圧回路８を構成する電源電圧供給回路
１１を本実施形態を構成するチップに搭載せず、電源電
圧供給回路１１を外部回路として使用するようにし、そ
の他については、図１に示す第１の発明の第１実施形態
と同様に構成したものである。
図１０は第１の発明の第３実施形態の要部の回路図であ
る。図１０中、２１は本実施形態であり、本実施形態２
１は、特性変動抑圧回路８を構成する電源電圧供給回路
１１を本実施形態を構成するチップに搭載せず、電源電
圧供給回路１１を外部回路として使用するようにし、そ
の他については、図１に示す第１の発明の第１実施形態
と同様に構成したものである。
【００３９】本実施形態によれば、第１の発明の第１実
施形態と同様に、プロセス条件や温度が設計中心値から
変化している場合であっても、ＲＡＭ７を設計中心値の
速度で動作させることができ、この点から、電圧制御型
発振器２を有するＰＬＬ回路１及びＲＡＭ７を搭載する
半導体集積回路に関し、性能の向上を図ることができ
る。
施形態と同様に、プロセス条件や温度が設計中心値から
変化している場合であっても、ＲＡＭ７を設計中心値の
速度で動作させることができ、この点から、電圧制御型
発振器２を有するＰＬＬ回路１及びＲＡＭ７を搭載する
半導体集積回路に関し、性能の向上を図ることができ
る。
【００４０】なお、第１の発明の第２実施形態におい
て、電源電圧供給回路１１を外部回路とするようにして
も良い。また、制御電圧ＶＣＴＲＬや制御電流ＩＣＴＲ
Ｌを特性変動情報信号としてＲＡＭ７のバックバイアス
電圧を変化させることによりＲＡＭ７の特性変動を抑圧
するようにしても良い。
て、電源電圧供給回路１１を外部回路とするようにして
も良い。また、制御電圧ＶＣＴＲＬや制御電流ＩＣＴＲ
Ｌを特性変動情報信号としてＲＡＭ７のバックバイアス
電圧を変化させることによりＲＡＭ７の特性変動を抑圧
するようにしても良い。
【００４１】（第１の発明の第４実施形態・・図１１、
図１２）図１１は第１の発明の第４実施形態の要部の回
路図である。本実施形態は、特性変動抑圧対象回路とし
て、図１に示すＲＡＭ７の代わりに、アナログ回路２２
を設けると共に、図１に示す特性変動抑圧回路８の代わ
りに、特性変動抑圧回路８と回路構成の異なる特性変動
抑圧回路２３を設け、その他については、図１に示す第
１の発明の第１実施形態と同様に構成したものである。
図１２）図１１は第１の発明の第４実施形態の要部の回
路図である。本実施形態は、特性変動抑圧対象回路とし
て、図１に示すＲＡＭ７の代わりに、アナログ回路２２
を設けると共に、図１に示す特性変動抑圧回路８の代わ
りに、特性変動抑圧回路８と回路構成の異なる特性変動
抑圧回路２３を設け、その他については、図１に示す第
１の発明の第１実施形態と同様に構成したものである。
【００４２】特性変動抑圧回路２３は、図１に示す特性
変動抑圧回路８が備える電源電圧供給回路１１の代わり
に、アナログ回路２２にバイアス電圧ＶＢを供給するバ
イアス回路２４を設け、その他については、図１に示す
特性変動抑圧回路８と同様に構成したものである。
変動抑圧回路８が備える電源電圧供給回路１１の代わり
に、アナログ回路２２にバイアス電圧ＶＢを供給するバ
イアス回路２４を設け、その他については、図１に示す
特性変動抑圧回路８と同様に構成したものである。
【００４３】図１２はバイアス回路２４の回路図であ
る。図１２中、Ｖdd_biasは定電圧の電源電圧、２５〜
２７はｐＭＯＳトランジスタ、２８−１〜２８−８は抵
抗値をＲ１〜Ｒ８とする抵抗、２９はスイッチ制御信号
Ｓwitchにより切換動作が制御される切換スイッチであ
る。このバイアス回路２４は、切換スイッチ２９を図２
に示す切換スイッチ１３と同様に制御し、アナログ回路
２２の利得が設計中心値となるようなバイアス電圧ＶＢ
を出力するというものである。
る。図１２中、Ｖdd_biasは定電圧の電源電圧、２５〜
２７はｐＭＯＳトランジスタ、２８−１〜２８−８は抵
抗値をＲ１〜Ｒ８とする抵抗、２９はスイッチ制御信号
Ｓwitchにより切換動作が制御される切換スイッチであ
る。このバイアス回路２４は、切換スイッチ２９を図２
に示す切換スイッチ１３と同様に制御し、アナログ回路
２２の利得が設計中心値となるようなバイアス電圧ＶＢ
を出力するというものである。
【００４４】以上のように、本実施形態によれば、制御
電圧ＶＣＴＲＬを特性変動情報としてアナログ回路２２
の利得が設計中心値となるようなバイアス電圧ＶＢを出
力する特性変動抑圧回路２３を搭載しているので、プロ
セス条件や温度が設計中心値から変化している場合であ
っても、利得が設計中心値となるようにアナログ回路２
２を動作させることができ、この点から、電圧制御型発
振器２を有するＰＬＬ回路１及びアナログ回路２２を搭
載する半導体集積回路に関し、性能の向上を図ることが
できる。
電圧ＶＣＴＲＬを特性変動情報としてアナログ回路２２
の利得が設計中心値となるようなバイアス電圧ＶＢを出
力する特性変動抑圧回路２３を搭載しているので、プロ
セス条件や温度が設計中心値から変化している場合であ
っても、利得が設計中心値となるようにアナログ回路２
２を動作させることができ、この点から、電圧制御型発
振器２を有するＰＬＬ回路１及びアナログ回路２２を搭
載する半導体集積回路に関し、性能の向上を図ることが
できる。
【００４５】なお、ＰＬＬ回路１の代わりに図９に示す
ＰＬＬ回路１６を有するものである場合には、Ａ／Ｄ変
換器９の前段に制御電流を電圧に変換するＩ／Ｖ変換器
を設けることにより、電流制御型発振器を有するＰＬＬ
回路及びアナログ回路２２を搭載する半導体集積回路に
関し、性能の向上を図ることができる。
ＰＬＬ回路１６を有するものである場合には、Ａ／Ｄ変
換器９の前段に制御電流を電圧に変換するＩ／Ｖ変換器
を設けることにより、電流制御型発振器を有するＰＬＬ
回路及びアナログ回路２２を搭載する半導体集積回路に
関し、性能の向上を図ることができる。
【００４６】（第２の発明の第１実施形態・・図１３、
図１４）図１３は第２の発明の第１実施形態の要部の回
路図である。図１４中、３０はＰＬＬ回路であり、３１
は電圧制御型発振器、３２は電圧制御型発振器３１の出
力を分周する分周器、３３は入力信号ＣＫと分周器３２
の出力との位相差を検出する位相差検出器、３４は位相
差検出器３３の出力を受けて制御電圧ＶＣＴＲＬを出力
するチャージポンプ回路、３５は切換スイッチ、３６は
ローパスフィルタである。
図１４）図１３は第２の発明の第１実施形態の要部の回
路図である。図１４中、３０はＰＬＬ回路であり、３１
は電圧制御型発振器、３２は電圧制御型発振器３１の出
力を分周する分周器、３３は入力信号ＣＫと分周器３２
の出力との位相差を検出する位相差検出器、３４は位相
差検出器３３の出力を受けて制御電圧ＶＣＴＲＬを出力
するチャージポンプ回路、３５は切換スイッチ、３６は
ローパスフィルタである。
【００４７】また、３７はＰＬＬ制御回路であり、３８
は制御電圧ＶＣＴＲＬをデジタル化するＡ／Ｄ変換器、
３９はＡ／Ｄ変換器３８から出力される制御電圧ＶＣＴ
ＲＬのデジタル値を記憶するＲＡＭ、４０はＲＡＭ３９
から読み出した制御電圧ＶＣＴＲＬのデジタル値をアナ
ログ値に変換するＤ／Ａ変換器である。
は制御電圧ＶＣＴＲＬをデジタル化するＡ／Ｄ変換器、
３９はＡ／Ｄ変換器３８から出力される制御電圧ＶＣＴ
ＲＬのデジタル値を記憶するＲＡＭ、４０はＲＡＭ３９
から読み出した制御電圧ＶＣＴＲＬのデジタル値をアナ
ログ値に変換するＤ／Ａ変換器である。
【００４８】また、４１はカウンターであり、このカウ
ンター４１は、ＰＬＬ回路３０がパワーダウン後、パワ
ーオンとされた時にカウントを開始し、分周器３２、位
相差検出器３３及びチャージポンプ回路３４の合計遅延
時間と同一時間をカウントするまでは、切換スイッチ３
５のノードｃ、ｄ２間をオンとし、その他の期間は、切
換スイッチ３５のノードｃ、ｄ１間をオンとするもので
ある。
ンター４１は、ＰＬＬ回路３０がパワーダウン後、パワ
ーオンとされた時にカウントを開始し、分周器３２、位
相差検出器３３及びチャージポンプ回路３４の合計遅延
時間と同一時間をカウントするまでは、切換スイッチ３
５のノードｃ、ｄ２間をオンとし、その他の期間は、切
換スイッチ３５のノードｃ、ｄ１間をオンとするもので
ある。
【００４９】なお、ＰＬＬ回路３０は、チャージポンプ
回路３４がパワーダウン信号ＰＤによってパワーダウン
とされることによりパワーダウンとされる。また、Ａ／
Ｄ変換器３８、Ｄ／Ａ変換器４０及びカウンタ４１は、
パワーダウン信号ＰＤにより、ＰＬＬ回路３０のパワー
ダウンと同時にパワーダウンとされ、ＰＬＬ回路３０の
パワーオンと同時にパワーオンとされる。
回路３４がパワーダウン信号ＰＤによってパワーダウン
とされることによりパワーダウンとされる。また、Ａ／
Ｄ変換器３８、Ｄ／Ａ変換器４０及びカウンタ４１は、
パワーダウン信号ＰＤにより、ＰＬＬ回路３０のパワー
ダウンと同時にパワーダウンとされ、ＰＬＬ回路３０の
パワーオンと同時にパワーオンとされる。
【００５０】本実施形態においては、電源が投入される
と、切換スイッチ３５は、ノードｃ、ｄ１間がオンとさ
れ、その後、ＰＬＬ回路３０がロック状態になると、制
御電圧ＶＣＴＲＬの電圧値がＡ／Ｄ変換器３８によりデ
ジタル化されてＲＡＭ３９に記憶される。
と、切換スイッチ３５は、ノードｃ、ｄ１間がオンとさ
れ、その後、ＰＬＬ回路３０がロック状態になると、制
御電圧ＶＣＴＲＬの電圧値がＡ／Ｄ変換器３８によりデ
ジタル化されてＲＡＭ３９に記憶される。
【００５１】その後、ＰＬＬ回路３０、Ａ／Ｄ変換器３
８、Ｄ／Ａ変換器４０及びカウンター４１がパワーダウ
ンとされた後、ＰＬＬ回路３０、Ａ／Ｄ変換器３８、Ｄ
／Ａ変換器４０及びカウンター４１のパワーダウンが解
除されてパワーオンとされると、切換スイッチ３５のノ
ードｃ、ｄ２間がＯＮとされると共に、ＲＡＭ３９から
記憶されている制御電圧ＶＣＴＲＬの電圧値のデジタル
値が出力され、これがＤ／Ａ変換器４０でアナログ値に
変換されて電圧制御型発振器３１に供給される。
８、Ｄ／Ａ変換器４０及びカウンター４１がパワーダウ
ンとされた後、ＰＬＬ回路３０、Ａ／Ｄ変換器３８、Ｄ
／Ａ変換器４０及びカウンター４１のパワーダウンが解
除されてパワーオンとされると、切換スイッチ３５のノ
ードｃ、ｄ２間がＯＮとされると共に、ＲＡＭ３９から
記憶されている制御電圧ＶＣＴＲＬの電圧値のデジタル
値が出力され、これがＤ／Ａ変換器４０でアナログ値に
変換されて電圧制御型発振器３１に供給される。
【００５２】その後、カウンター４１が分周器３２、位
相差検出器３３及びチャージポンプ回路３４の合計遅延
時間と同一時間をカウントすると、切換スイッチ３５の
ノードｃ、ｄ１間がＯＮとされ、この結果、チャージポ
ンプ回路３４の出力である制御電圧ＶＣＴＲＬが電圧制
御型発振器３１に供給されるようになり、ＰＬＬ回路３
０はロック状態となる。
相差検出器３３及びチャージポンプ回路３４の合計遅延
時間と同一時間をカウントすると、切換スイッチ３５の
ノードｃ、ｄ１間がＯＮとされ、この結果、チャージポ
ンプ回路３４の出力である制御電圧ＶＣＴＲＬが電圧制
御型発振器３１に供給されるようになり、ＰＬＬ回路３
０はロック状態となる。
【００５３】図１４は第２の発明の第１実施形態の効果
を説明するための波形図であり、図１４Ａは切換スイッ
チ３５及びＰＬＬ制御回路３７を搭載しない場合に電圧
制御型発振器３１に供給される制御電圧ＶＣＴＲＬの時
間的変化、図１４Ｂは本実施形態において電圧制御型発
振器３１に供給される制御電圧ＶＣＴＲＬの時間的変化
を示している。
を説明するための波形図であり、図１４Ａは切換スイッ
チ３５及びＰＬＬ制御回路３７を搭載しない場合に電圧
制御型発振器３１に供給される制御電圧ＶＣＴＲＬの時
間的変化、図１４Ｂは本実施形態において電圧制御型発
振器３１に供給される制御電圧ＶＣＴＲＬの時間的変化
を示している。
【００５４】以上のように、本実施形態によれば、ＰＬ
Ｌ回路３０のパワーオン時に、電圧制御型発振器３１に
対して、ＰＬＬ回路３０のロック時に電圧制御型発振器
３１に供給される電圧値の制御電圧ＶＣＴＲＬを、分周
器３２、位相差検出器３３及びチャージポンプ回路３４
の合計遅延時間と同一時間だけ、ＰＬＬ制御回路３７か
ら供給するようにしているので、パワーダウン解除後の
再ロック時間の短縮化を図ることができ、この点から、
ＰＬＬ回路３０を搭載する半導体集積回路に関し、性能
の向上を図ることができる。
Ｌ回路３０のパワーオン時に、電圧制御型発振器３１に
対して、ＰＬＬ回路３０のロック時に電圧制御型発振器
３１に供給される電圧値の制御電圧ＶＣＴＲＬを、分周
器３２、位相差検出器３３及びチャージポンプ回路３４
の合計遅延時間と同一時間だけ、ＰＬＬ制御回路３７か
ら供給するようにしているので、パワーダウン解除後の
再ロック時間の短縮化を図ることができ、この点から、
ＰＬＬ回路３０を搭載する半導体集積回路に関し、性能
の向上を図ることができる。
【００５５】（第２の発明の第２実施形態・・図１５）
図１５は第２の発明の第２実施形態の要部の回路図であ
る。本実施形態は、図１３に示すＰＬＬ制御回路３７の
代わりに、ＰＬＬ制御回路３７と回路構成の異なるＰＬ
Ｌ制御回路４２を設け、その他については、図１３に示
す第２の発明の第１実施形態と同様に構成したものであ
る。
図１５は第２の発明の第２実施形態の要部の回路図であ
る。本実施形態は、図１３に示すＰＬＬ制御回路３７の
代わりに、ＰＬＬ制御回路３７と回路構成の異なるＰＬ
Ｌ制御回路４２を設け、その他については、図１３に示
す第２の発明の第１実施形態と同様に構成したものであ
る。
【００５６】ＰＬＬ制御回路４２は、図１３に示すＲＡ
Ｍ３９の代わりに、不揮発性メモリ４３を設けると共
に、カウンター４１は、電源が再投入された時と、ＰＬ
Ｌ回路３０のパワーダウンが解除された時に、それぞ
れ、同時にカウントを開始し、分周器３２、位相差検出
器３３及びチャージポンプ回路３４の合計遅延時間と同
一時間をカウントするまでは、切換スイッチ３５のノー
ドｃ、ｄ２間をオンとし、その他の期間は、切換スイッ
チ３５のノードｃ、ｄ１間をオンとするように動作さ
せ、その他については、図１３に示すＰＬＬ制御回路３
７と同様に構成したものである。
Ｍ３９の代わりに、不揮発性メモリ４３を設けると共
に、カウンター４１は、電源が再投入された時と、ＰＬ
Ｌ回路３０のパワーダウンが解除された時に、それぞ
れ、同時にカウントを開始し、分周器３２、位相差検出
器３３及びチャージポンプ回路３４の合計遅延時間と同
一時間をカウントするまでは、切換スイッチ３５のノー
ドｃ、ｄ２間をオンとし、その他の期間は、切換スイッ
チ３５のノードｃ、ｄ１間をオンとするように動作さ
せ、その他については、図１３に示すＰＬＬ制御回路３
７と同様に構成したものである。
【００５７】本実施形態においては、電源が投入される
と、切換スイッチ３５は、ノードｃ、ｄ１間がオンとさ
れ、その後、ＰＬＬ回路３０がロック状態になると、制
御電圧ＶＣＴＲＬの電圧値がＡ／Ｄ変換器３８によりデ
ジタル化されて不揮発性メモリ４３に記憶される。
と、切換スイッチ３５は、ノードｃ、ｄ１間がオンとさ
れ、その後、ＰＬＬ回路３０がロック状態になると、制
御電圧ＶＣＴＲＬの電圧値がＡ／Ｄ変換器３８によりデ
ジタル化されて不揮発性メモリ４３に記憶される。
【００５８】その後、ＰＬＬ回路３０、Ａ／Ｄ変換器３
８、Ｄ／Ａ変換器４０及びカウンター４１がパワーダウ
ンとされた後、ＰＬＬ回路３０、Ａ／Ｄ変換器３８、Ｄ
／Ａ変換器４０及びカウンター４１のパワーダウンが解
除されてパワーオンとされると、切換スイッチ３５のノ
ードｃ、ｄ２間がＯＮとされると共に、不揮発性メモリ
４３から記憶されている制御電圧ＶＣＴＲＬの電圧値の
デジタル値が出力され、これがＤ／Ａ変換器４０でアナ
ログ値に変換されて電圧制御型発振器３１に供給され
る。
８、Ｄ／Ａ変換器４０及びカウンター４１がパワーダウ
ンとされた後、ＰＬＬ回路３０、Ａ／Ｄ変換器３８、Ｄ
／Ａ変換器４０及びカウンター４１のパワーダウンが解
除されてパワーオンとされると、切換スイッチ３５のノ
ードｃ、ｄ２間がＯＮとされると共に、不揮発性メモリ
４３から記憶されている制御電圧ＶＣＴＲＬの電圧値の
デジタル値が出力され、これがＤ／Ａ変換器４０でアナ
ログ値に変換されて電圧制御型発振器３１に供給され
る。
【００５９】その後、カウンター４１が分周器３２、位
相差検出器３３及びチャージポンプ回路３４の合計遅延
時間と同一時間をカウントすると、切換スイッチ３５の
ノードｃ、ｄ１間がＯＮとされ、この結果、チャージポ
ンプ回路３４の出力である制御電圧ＶＣＴＲＬが電圧制
御型発振器３１に供給されるようになり、ＰＬＬ回路３
０はロック状態となる。
相差検出器３３及びチャージポンプ回路３４の合計遅延
時間と同一時間をカウントすると、切換スイッチ３５の
ノードｃ、ｄ１間がＯＮとされ、この結果、チャージポ
ンプ回路３４の出力である制御電圧ＶＣＴＲＬが電圧制
御型発振器３１に供給されるようになり、ＰＬＬ回路３
０はロック状態となる。
【００６０】また、その後、電源がＯＦＦとされ、再び
電源が投入されると、切換スイッチ３５のノードｃ、ｄ
２間がＯＮとされると共に、不揮発性メモリ４３から記
憶されている制御電圧ＶＣＴＲＬの電圧値のデジタル値
が出力され、これがＤ／Ａ変換器４０でアナログ値に変
換されて電圧制御型発振器３１に供給される。
電源が投入されると、切換スイッチ３５のノードｃ、ｄ
２間がＯＮとされると共に、不揮発性メモリ４３から記
憶されている制御電圧ＶＣＴＲＬの電圧値のデジタル値
が出力され、これがＤ／Ａ変換器４０でアナログ値に変
換されて電圧制御型発振器３１に供給される。
【００６１】その後、カウンター４１が分周器３２、位
相差検出器３３及びチャージポンプ回路３４の合計遅延
時間と同一時間をカウントすると、切換スイッチ３５の
ノードｃ、ｄ１間がＯＮとされ、この結果、チャージポ
ンプ回路３４の出力である制御電圧ＶＣＴＲＬが電圧制
御型発振器３１に供給されるようになり、ＰＬＬ回路３
０はロック状態となる。
相差検出器３３及びチャージポンプ回路３４の合計遅延
時間と同一時間をカウントすると、切換スイッチ３５の
ノードｃ、ｄ１間がＯＮとされ、この結果、チャージポ
ンプ回路３４の出力である制御電圧ＶＣＴＲＬが電圧制
御型発振器３１に供給されるようになり、ＰＬＬ回路３
０はロック状態となる。
【００６２】以上のように、本実施形態によれば、電源
の再投入時及びＰＬＬ回路３０のパワーダウン解除時
に、電圧制御型発振器３１に対して、ＰＬＬ回路３０の
ロック時に電圧制御型発振器３１に供給される電圧値の
制御電圧ＶＣＴＲＬを、分周器３２、位相差検出器３３
及びチャージポンプ回路３４の合計遅延時間と同一時間
だけ、ＰＬＬ制御回路４２から供給するようにしている
ので、電源の再投入後のロック時間及びパワーダウン解
除後の再ロック時間の短縮化を図ることができ、この点
から、ＰＬＬ回路３０を搭載する半導体集積回路に関
し、性能の向上を図ることができる。
の再投入時及びＰＬＬ回路３０のパワーダウン解除時
に、電圧制御型発振器３１に対して、ＰＬＬ回路３０の
ロック時に電圧制御型発振器３１に供給される電圧値の
制御電圧ＶＣＴＲＬを、分周器３２、位相差検出器３３
及びチャージポンプ回路３４の合計遅延時間と同一時間
だけ、ＰＬＬ制御回路４２から供給するようにしている
ので、電源の再投入後のロック時間及びパワーダウン解
除後の再ロック時間の短縮化を図ることができ、この点
から、ＰＬＬ回路３０を搭載する半導体集積回路に関
し、性能の向上を図ることができる。
【００６３】なお、第２の発明の第１実施形態及び第２
実施形態においては、電圧制御型発振器３１を使用した
場合について説明したが、電圧制御型発振器３１の代わ
りに電流制御型発振器を使用しても良く、この場合に
は、チャージポンプ回路３４が出力する制御電圧ＶＣＴ
ＲＬを制御電流ＩＣＴＲＬに変換するＶ／Ｉ変換器を設
けると共に、Ａ／Ｄ変換器３８の前段にＩ／Ｖ変換器を
設け、Ｄ／Ａ変換器４０の後段にＶ／Ｉ変換器を設ける
ようにする。
実施形態においては、電圧制御型発振器３１を使用した
場合について説明したが、電圧制御型発振器３１の代わ
りに電流制御型発振器を使用しても良く、この場合に
は、チャージポンプ回路３４が出力する制御電圧ＶＣＴ
ＲＬを制御電流ＩＣＴＲＬに変換するＶ／Ｉ変換器を設
けると共に、Ａ／Ｄ変換器３８の前段にＩ／Ｖ変換器を
設け、Ｄ／Ａ変換器４０の後段にＶ／Ｉ変換器を設ける
ようにする。
【００６４】
【発明の効果】以上のように、本発明中、第１の発明に
よれば、ＰＬＬ回路と特性変動抑圧対象回路を搭載する
半導体集積回路に関し、プロセス条件や温度変動による
特性変動抑圧対象回路の特性変動を抑圧することによる
性能向上を図ることができる。
よれば、ＰＬＬ回路と特性変動抑圧対象回路を搭載する
半導体集積回路に関し、プロセス条件や温度変動による
特性変動抑圧対象回路の特性変動を抑圧することによる
性能向上を図ることができる。
【００６５】また、本発明中、第２の発明によれば、Ｐ
ＬＬ回路を搭載する半導体集積回路に関し、ＰＬＬ回路
のパワーダウン解除後の再ロック時間の短縮化による性
能向上を図ることができる。
ＬＬ回路を搭載する半導体集積回路に関し、ＰＬＬ回路
のパワーダウン解除後の再ロック時間の短縮化による性
能向上を図ることができる。
【図１】本発明中、第１の発明の第１実施形態の要部の
回路図である。
回路図である。
【図２】本発明中、第１の発明の第１実施形態が搭載す
る特性変動抑圧回路を構成する電源電圧供給回路の回路
図である。
る特性変動抑圧回路を構成する電源電圧供給回路の回路
図である。
【図３】本発明中、第１の発明の第１実施形態が備える
ＰＬＬ回路を構成する電圧制御型発振器の入出力特性の
温度依存性を示す図である。
ＰＬＬ回路を構成する電圧制御型発振器の入出力特性の
温度依存性を示す図である。
【図４】本発明中、第１の発明の第１実施形態が備える
ＰＬＬ回路を構成する電圧制御型発振器の入出力特性の
プロセス依存性を示す図である。
ＰＬＬ回路を構成する電圧制御型発振器の入出力特性の
プロセス依存性を示す図である。
【図５】本発明中、第１の発明の第１実施形態が搭載す
る特性変動抑圧回路を構成するＡ／Ｄ変換器の入出力特
性を示す図である。
る特性変動抑圧回路を構成するＡ／Ｄ変換器の入出力特
性を示す図である。
【図６】本発明中、第１の発明の第１実施形態が備える
特性変動抑圧回路を構成するデコーダの入出力特性を示
す図である。
特性変動抑圧回路を構成するデコーダの入出力特性を示
す図である。
【図７】本発明中、第１の発明が備えるＲＡＭの一般的
なＶdd（電源電圧）−ｔAAC特性の温度依存性を示す図
である。
なＶdd（電源電圧）−ｔAAC特性の温度依存性を示す図
である。
【図８】本発明中、第１の発明が備えるＲＡＭの一般的
なＶdd（電源電圧）−ｔAAC特性のプロセス依存性を示
す図である。
なＶdd（電源電圧）−ｔAAC特性のプロセス依存性を示
す図である。
【図９】本発明中、第１の発明の第２実施形態の要部の
回路図である。
回路図である。
【図１０】本発明中、第１の発明の第３実施形態の要部
の回路図である。
の回路図である。
【図１１】本発明中、第１の発明の第４実施形態の要部
の回路図である。
の回路図である。
【図１２】本発明中、第１の発明の第４実施形態が備え
る特性変動抑圧回路を構成するバイアス回路の回路図で
ある。
る特性変動抑圧回路を構成するバイアス回路の回路図で
ある。
【図１３】本発明中、第２の発明の第１実施形態の要部
の回路図である。
の回路図である。
【図１４】本発明中、第２の発明の第１実施形態の効果
を説明するための波形図である。
を説明するための波形図である。
【図１５】本発明中、第２の発明の第２実施形態の要部
の回路図である。
の回路図である。
【符号の説明】
ＶＣＴＲＬ 制御電圧
ＢＨ 特性変動情報信号
Ｓwitch スイッチ制御信号
ＩＣＴＲＬ 制御電流
フロントページの続き
(72)発明者 佐藤 秀明
神奈川県川崎市高津区坂戸３丁目２番１号
富士通エルエスアイテクノロジ株式会社
内
(72)発明者 小澤 直樹
神奈川県川崎市高津区坂戸３丁目２番１号
富士通エルエスアイテクノロジ株式会社
内
Ｆターム(参考） 5F038 AV08 AV13 BB08 BG02 BG05
CD06 DF01 DF03 DF05 DF06
DF08 DF12 EZ20
5J106 AA04 CC01 CC24 CC41 CC52
DD32 KK11
Claims (3)
- 【請求項１】ＰＬＬ回路と特性変動抑圧対象回路を搭載
する半導体集積回路であって、 前記特性変動抑圧対象回路は、前記ＰＬＬ回路の発振器
に供給される制御信号を特性変動情報とする特性変動抑
圧回路によりプロセス条件や温度変動による特性変動が
抑圧されることを特徴とする半導体集積回路。 - 【請求項２】前記特性変動抑圧回路の一部分を搭載して
いることを特徴とする請求項１記載の半導体集積回路。 - 【請求項３】ＰＬＬ回路を搭載する半導体集積回路であ
って、 前記ＰＬＬ回路のロック時に前記ＰＬＬ回路の発振器に
供給される制御信号の値を記憶する記憶回路と、 前記ＰＬＬ回路のパワーダウン解除時に、前記発振器に
対して前記記憶回路に記憶されている値の制御信号を一
時的に供給するＰＬＬ制御回路を搭載していることを特
徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001207171A JP4396061B2 (ja) | 2001-07-09 | 2001-07-09 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001207171A JP4396061B2 (ja) | 2001-07-09 | 2001-07-09 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003023087A true JP2003023087A (ja) | 2003-01-24 |
| JP4396061B2 JP4396061B2 (ja) | 2010-01-13 |
Family
ID=19043192
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001207171A Expired - Fee Related JP4396061B2 (ja) | 2001-07-09 | 2001-07-09 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4396061B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7176727B2 (en) | 2003-07-14 | 2007-02-13 | Nec Corporation | Synthesizer |
| CN111106827A (zh) * | 2019-12-09 | 2020-05-05 | 中山大学 | 数字芯片片内电源波动的检测方法、系统和存储介质 |
-
2001
- 2001-07-09 JP JP2001207171A patent/JP4396061B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7176727B2 (en) | 2003-07-14 | 2007-02-13 | Nec Corporation | Synthesizer |
| US7495481B2 (en) | 2003-07-14 | 2009-02-24 | Nec Corporation | Synthesizer |
| CN111106827A (zh) * | 2019-12-09 | 2020-05-05 | 中山大学 | 数字芯片片内电源波动的检测方法、系统和存储介质 |
| CN111106827B (zh) * | 2019-12-09 | 2022-05-31 | 中山大学 | 数字芯片片内电源波动的检测方法、系统和存储介质 |
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| Publication number | Publication date |
|---|---|
| JP4396061B2 (ja) | 2010-01-13 |
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