JP2003007749A - Integrated circuit and display - Google Patents

Integrated circuit and display

Info

Publication number
JP2003007749A
JP2003007749A JP2001183349A JP2001183349A JP2003007749A JP 2003007749 A JP2003007749 A JP 2003007749A JP 2001183349 A JP2001183349 A JP 2001183349A JP 2001183349 A JP2001183349 A JP 2001183349A JP 2003007749 A JP2003007749 A JP 2003007749A
Authority
JP
Japan
Prior art keywords
diameter
film
insulating film
bump
display device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2001183349A
Other languages
Japanese (ja)
Inventor
Kuni Yamamura
久仁 山村
Ryoichi Yokoyama
良一 横山
Koji Miyajima
康志 宮島
Koji Hirozawa
考司 廣澤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd filed Critical Sanyo Electric Co Ltd
Priority to JP2001183349A priority Critical patent/JP2003007749A/en
Publication of JP2003007749A publication Critical patent/JP2003007749A/en
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits

Landscapes

  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Wire Bonding (AREA)
  • Liquid Crystal (AREA)

Abstract

PROBLEM TO BE SOLVED: To reduce a manufacturing cost by replacing gold used for bumps for connecting a display and a driving IC chip, with another metal. SOLUTION: Each bump is formed in a two-layer structure constituted of thick insulation films 20 and 25 and conductive films 21 and 26. The insulation films 20 and 25 is formed with many through holes 22. The conductive films 21 and 26 are formed of metal less expensive than gold, such as aluminum, molybdenum, and chrome, and the film thickness is smaller than the diameter of conductive particles 51. The height of the bump is secured by the insulation films 20 and 25. About the through holes 22, many through holes 22 having a small diameter are disposed.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【発明の属する技術分野】本発明は、集積回路の接続端
子に関し、特にACFを用いて圧着して外部機器に実装
される接続端子に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a connection terminal for an integrated circuit, and more particularly to a connection terminal mounted on an external device by crimping with an ACF.

【0002】[0002]

【従来の技術】図1は、表示装置の一例として液晶表示
装置(LCD)1を示す斜視図である。LCD1は、ガ
ラスよりなる第1の本体基板2と第2の本体基板3との
間に液晶を封入し、表示領域を形成している。表示領域
の第1の本体基板2上には、複数の画素電極4と薄膜ト
ランジスタ(Thin Film Transistor;TFT)よりなる
スイッチング素子5が行列状に配置されている。そし
て、表示領域全面の第2の基板上には共通電極6が配置
されている。LCD1は、画素電極4と共通電極6の間
に電圧を印加して液晶を駆動して表示を行う表示装置で
ある。表示領域の周囲には、複数のゲート線駆動IC7
と複数のデータ線駆動IC8が配置されている。ゲート
線駆動IC7からは、複数のゲート線9が延びており、
ゲート線駆動IC7は、ゲート線9を順次選択してゲー
ト信号を印加し、これに接続されたTFT5をオンす
る。データ線駆動IC8からは、複数のデータ線10が
延びており、データ線駆動IC8はオンしたTFT5を
介して画素電極4に映像信号を供給する。ゲート線駆動
IC7、駆動IC8、は本体基板に搭載されるICチッ
プである。
2. Description of the Related Art FIG. 1 is a perspective view showing a liquid crystal display device (LCD) 1 as an example of a display device. The LCD 1 encloses liquid crystal between a first body substrate 2 and a second body substrate 3 made of glass to form a display area. On the first main body substrate 2 in the display area, a plurality of pixel electrodes 4 and switching elements 5 each including a thin film transistor (TFT) are arranged in a matrix. Then, the common electrode 6 is arranged on the second substrate over the entire display area. The LCD 1 is a display device that applies a voltage between the pixel electrode 4 and the common electrode 6 to drive the liquid crystal and perform display. A plurality of gate line driving ICs 7 are provided around the display area.
And a plurality of data line driving ICs 8 are arranged. A plurality of gate lines 9 extend from the gate line driving IC 7,
The gate line driving IC 7 sequentially selects the gate lines 9 and applies a gate signal to turn on the TFTs 5 connected thereto. A plurality of data lines 10 extend from the data line driving IC 8, and the data line driving IC 8 supplies a video signal to the pixel electrode 4 via the turned-on TFT 5. The gate line driving IC 7 and the driving IC 8 are IC chips mounted on the main body substrate.

【0003】一般的にICチップは、半導体よりなるI
C基板上に半導体膜、導電膜、絶縁膜等を積層した回路
素子が複数形成されている。本明細書において、LCD
1を構成する基板を本体基板、ICチップを構成する基
板をIC基板と区別して表記する。
Generally, an IC chip is a semiconductor I
A plurality of circuit elements in which a semiconductor film, a conductive film, an insulating film, and the like are laminated are formed on a C substrate. In this specification, LCD
The substrate that constitutes 1 is distinguished from the main substrate, and the substrate that constitutes the IC chip is distinguished from the IC substrate.

【0004】図2は、ガラス基板ICチップを実装する
様子を示す斜視図である。本体基板2には、各種素子、
配線が形成されるとともに、ICチップを実装するため
の基板側端子41が形成されている。基板側端子41に
搭載されるICチップは、IC基板42上に各種素子、
配線が形成されるとともに、基板側端子41に対応する
位置にチップ側端子43が形成されている。基板側端子
43には、金よりなる突起であるバンプが形成され、微
細な導電粒子を含む樹脂接着剤、異方性導電膜(AC
F)によって端子同士が圧着されて固定される。
FIG. 2 is a perspective view showing how a glass substrate IC chip is mounted. Various elements,
The wiring is formed, and the board-side terminal 41 for mounting the IC chip is also formed. The IC chip mounted on the board-side terminal 41 includes various elements on the IC board 42,
The wiring is formed, and the chip-side terminal 43 is formed at a position corresponding to the board-side terminal 41. Bumps, which are protrusions made of gold, are formed on the board-side terminals 43, and a resin adhesive containing fine conductive particles and an anisotropic conductive film (AC
The terminals are crimped and fixed by F).

【0005】図7は、バンプの構造を示す断面図であ
る。本体基板2上に基板側端子41が設けられ、IC基
板42上にチップ側端子43が設けられている。端子4
1、43上には、端子41、43の接触面を開口した絶
縁膜44、45が設けられている。チップ側端子43上
には金バンプ46が設けられている。金バンプ46は、
高さが約5μm程度ある突起状構造である。この本体基
板2の基板側端子41上に、ACFを貼り、両基板2、
42を圧着して固定する。ACFは、接着剤50の中に
導電粒子51が散布されてなり、ACFを挟んで圧着す
ることにより、金バンプ46と基板側端子41とが導電
粒子51を介して導通する。
FIG. 7 is a sectional view showing the structure of the bump. Substrate side terminals 41 are provided on the main body substrate 2, and chip side terminals 43 are provided on the IC substrate 42. Terminal 4
On the layers 1 and 43, insulating films 44 and 45 having contact surfaces of the terminals 41 and 43 opened are provided. Gold bumps 46 are provided on the chip-side terminals 43. The gold bump 46 is
It is a projecting structure having a height of about 5 μm. ACF is attached on the board-side terminals 41 of the main board 2,
42 is crimped and fixed. The ACF is made of conductive particles 51 dispersed in the adhesive 50, and the gold bumps 46 and the substrate-side terminals 41 are electrically connected via the conductive particles 51 by sandwiching the ACF and pressing them.

【0006】[0006]

【発明が解決しようとする課題】上述した金バンプ46
は、材料として高純度の金を用いる。これは、導電粒子
51の直径がおよそ3μmであり、これよりも金バンプ
46を高く、例えば5μm程度に形成する必要があり、
電気抵抗が低く、かつバンプの高さを高く作れる材料と
して、金が最適であるためである。
The gold bumps 46 described above are to be solved.
Uses high-purity gold as a material. This is because the diameter of the conductive particles 51 is about 3 μm, and it is necessary to form the gold bump 46 higher than this, for example, about 5 μm.
This is because gold is the most suitable material as a material that has a low electric resistance and a high bump height.

【0007】しかしながら、金は貴金属であり、非常に
高価であるため、ICチップの製造コスト低減の妨げに
なっていた。
However, gold is a noble metal and is very expensive, which has been an obstacle to reducing the manufacturing cost of IC chips.

【0008】そこで、本発明は、金を用いずにバンプを
形成し、製造コストの低いICチップを供給することを
目的とする。
Therefore, an object of the present invention is to form bumps without using gold and to supply IC chips having a low manufacturing cost.

【0009】[0009]

【課題を解決するための手段】本発明は、上記課題を解
決するためになされたものであり、基板上に複数の素子
が配置されてなる集積回路及び表示装置であって、外部
機器に導電粒子を接着剤に散布してなる異方性導電膜を
介して圧着で実装するためのバンプを有し、バンプは、
基板上に形成される端子部と、端子部を覆って形成さ
れ、端子部上に複数の開口部が設けられた絶縁膜と、絶
縁膜を覆って形成され、複数の開口部を通して端子部に
接続される導電膜と、を有する集積回路及び表示装置で
ある。
The present invention has been made to solve the above-mentioned problems, and is an integrated circuit and a display device in which a plurality of elements are arranged on a substrate, and which is electrically conductive to an external device. It has bumps for mounting by pressure bonding through an anisotropic conductive film formed by dispersing particles in an adhesive.
A terminal portion formed on the substrate, an insulating film formed so as to cover the terminal portion and provided with a plurality of openings on the terminal portion, and an insulating film formed so as to cover the insulating film, and formed at the terminal portion through the plurality of openings. An integrated circuit and a display device each including a conductive film to be connected.

【0010】さらに、絶縁膜の膜厚は、導電粒子の径よ
りも大きい。
Further, the thickness of the insulating film is larger than the diameter of the conductive particles.

【0011】さらに、開口部同士の間隔は、開口部の径
よりも少なくとも10倍大きい。
Furthermore, the spacing between the openings is at least 10 times larger than the diameter of the openings.

【0012】さらに、開口部の径は、導電粒子の径より
も大きく、かつ導電粒子の径に、導電膜の膜厚の2倍を
加えた大きさよりも小さい。
Further, the diameter of the opening is larger than the diameter of the conductive particles and smaller than the diameter of the conductive particles plus twice the thickness of the conductive film.

【0013】さらに、開口部の径は、絶縁膜の膜厚とほ
ぼ等しい。
Further, the diameter of the opening is almost equal to the film thickness of the insulating film.

【0014】また、上記表示装置においては、基板上に
複数のスイッチング素子を有するアクティブマトリクス
型であり、バンプを構成する要素の少なくとも一部は、
スイッチング素子と同時に形成される。
Further, the display device is an active matrix type having a plurality of switching elements on the substrate, and at least a part of elements constituting the bump is
It is formed at the same time as the switching element.

【0015】さらに、スイッチング素子は、下層の凹凸
を平坦化する平坦化膜を有し、バンプの絶縁膜は、平坦
化膜と同時に形成される。
Further, the switching element has a flattening film for flattening the unevenness of the lower layer, and the insulating film of the bump is formed simultaneously with the flattening film.

【0016】[0016]

【発明の実施の形態】本発明の第1の実施形態について
述べる。本実施形態も、図1のような機器に搭載される
ICチップであり、図2のように、装置側端子41とチ
ップ側端子43とをACFを用いて圧着する点では従来
と同様である。本実施形態は、バンプの構造に特徴があ
る。図3は、本発明のバンプ構造を示す断面図である。
本体基板2上に基板側端子41が設けられ、IC基板4
2上にチップ側端子43が設けられている。端子41、
43上には、端子41、43の接触面を開口した絶縁膜
44、45が設けられている。以上の構造は、従来と同
様である。第1の実施形態のバンプは、複数のスルーホ
ールを有する絶縁膜20と絶縁膜20上に設けられた導
電膜21より形成される。
BEST MODE FOR CARRYING OUT THE INVENTION A first embodiment of the present invention will be described. This embodiment is also an IC chip to be mounted on a device as shown in FIG. 1, and is similar to the conventional one in that the device side terminal 41 and the chip side terminal 43 are crimped by using an ACF as shown in FIG. . The present embodiment is characterized by the bump structure. FIG. 3 is a cross-sectional view showing the bump structure of the present invention.
The board-side terminal 41 is provided on the main body board 2, and the IC board 4
The chip-side terminal 43 is provided on the upper part 2. Terminal 41,
On the 43, insulating films 44 and 45 are provided, the contact surfaces of the terminals 41 and 43 being opened. The above structure is the same as the conventional one. The bump of the first embodiment is formed of an insulating film 20 having a plurality of through holes and a conductive film 21 provided on the insulating film 20.

【0017】上述したように、ACFに含まれる導電粒
子51の直径は、およそ3μmであるので、バンプの高
さは少なくともそれよりも高く、例えば5μm程度必要
である。しかし、金以外の金属を単層で5μmの膜厚と
するためには、例えば長時間スパッタを継続するなどの
必要があり、非効率的である。そこで、本実施形態のバ
ンプは、絶縁膜20と導電膜21の2層構造とし、絶縁
膜20の厚さを5μmとした。絶縁膜上に形成される導
電膜は、例えばアルミニウム、モリブデン、クロムなど
の金よりも廉価な金属よりなり、膜厚は1μm程度であ
る。このような2層構造とし、絶縁膜20によって充分
な高さを備え、しかも導電膜21は薄く形成すれば充分
であるので、通常のスパッタ法などによって容易に形成
することができ、非効率的な製造方法を採用する必要は
ない。
As described above, since the diameter of the conductive particles 51 contained in the ACF is about 3 μm, the height of the bump is at least higher than that, for example, about 5 μm is required. However, it is inefficient because it is necessary to continue sputtering for a long time, for example, in order to obtain a single layer of metal other than gold with a film thickness of 5 μm. Therefore, the bump of this embodiment has a two-layer structure of the insulating film 20 and the conductive film 21, and the thickness of the insulating film 20 is 5 μm. The conductive film formed on the insulating film is made of a metal that is cheaper than gold, such as aluminum, molybdenum, or chromium, and has a film thickness of about 1 μm. Since such a two-layer structure is provided, the insulating film 20 has a sufficient height, and the conductive film 21 need only be thinly formed. Therefore, it can be easily formed by a normal sputtering method or the like, which is inefficient. It is not necessary to adopt a different manufacturing method.

【0018】図4は、絶縁膜20のみを示した斜視図で
ある。バンプのサイズは長さLp=1000μm、幅W
p=500μmである。絶縁膜20には、複数のスルー
ホール22が形成されている。スルーホール22同士の
間隔は幅方向Wh=100μm、長さ方向Lh=100
μmであり、スルーホール22は4行9列、合計36個
形成されている。この上に、図示しない導電膜21が形
成され、スルーホール22を介して下層のチップ側端子
43に接続される。このように多数のスルーホールを形
成することによって、電気抵抗を低減することができ
る。
FIG. 4 is a perspective view showing only the insulating film 20. The bump size is length Lp = 1000 μm, width W
p = 500 μm. A plurality of through holes 22 are formed in the insulating film 20. The distance between the through holes 22 is Wh = 100 μm in the width direction and Lh = 100 in the length direction.
μm, and there are 36 through holes 22 in 4 rows and 9 columns. A conductive film 21 (not shown) is formed on this, and is connected to the chip side terminal 43 in the lower layer through the through hole 22. By thus forming a large number of through holes, the electric resistance can be reduced.

【0019】電気抵抗の低減のみを考えた場合、スルー
ホール22の径を大きくした方がより電気抵抗を低減で
きるので良い。しかし、スルーホール22を大きくする
と、導電膜21がスルーホール22の位置で窪み、ここ
に導電粒子51が位置すると、バンプ、導電粒子51、
基板側端子41の圧着が充分とならず、接触不良となる
恐れがある。そこで本実施形態においては、スルーホー
ルの径を5μmとした。径5μmであれば、絶縁膜20
の厚さと等しく、スルーホール22のアスペクト比は1
であるので、導電膜21上に深い窪みは形成されない。
また、スルーホール22を覆って1μmの導電膜21が
形成されるので、窪みの径は大きくとも3μm以下とな
る。従って、導電膜21に窪みが形成されたとしても、
その径は導電粒子51の径と等しいか、それよりも小さ
いので、導電膜21と導電粒子51との接触が悪くなる
ことが防止される。このように、スルーホール22の径
は、絶縁膜20の厚み程度、もしくは、スルーホールの
径に導電膜21の厚みの2倍を減じた数値が、ACFの
導電粒子51の径と同等もしくはそれ以下となるように
するのが良い。
If only reducing the electric resistance is considered, it is better to increase the diameter of the through hole 22 because the electric resistance can be further reduced. However, when the size of the through hole 22 is increased, the conductive film 21 is dented at the position of the through hole 22, and when the conductive particle 51 is located there, the bump, the conductive particle 51,
The board-side terminals 41 may not be sufficiently crimped, resulting in poor contact. Therefore, in this embodiment, the diameter of the through hole is set to 5 μm. If the diameter is 5 μm, the insulating film 20
And the through hole 22 has an aspect ratio of 1
Therefore, no deep depression is formed on the conductive film 21.
Further, since the conductive film 21 having a thickness of 1 μm is formed so as to cover the through hole 22, the diameter of the recess is 3 μm or less at the maximum. Therefore, even if a depression is formed in the conductive film 21,
Since the diameter is equal to or smaller than the diameter of the conductive particles 51, the contact between the conductive film 21 and the conductive particles 51 is prevented from being deteriorated. As described above, the diameter of the through hole 22 is approximately equal to the thickness of the insulating film 20, or a value obtained by subtracting twice the thickness of the conductive film 21 from the diameter of the through hole is equal to or larger than the diameter of the conductive particles 51 of the ACF. The following is a good idea.

【0020】また、スルーホール22の間隔は、互いに
100μm離間している。スルーホール22の径5μm
に比較して充分大きな間隔を開けてスルーホール22を
形成することによって、導電膜21の表面は、ほとんど
平坦に形成することができる。従って、導電粒子51が
導電膜21と基板側端子41と確実に圧着され、確実に
導通させることができる。このように、スルーホール2
2同士の間隔は充分に広く、例えばスルーホールの径の
10倍以上開ける、望ましくは20倍程度開けることが
好適である。
The through holes 22 are separated from each other by 100 μm. Through hole 22 diameter 5 μm
By forming the through holes 22 with a sufficiently large interval as compared with the above, the surface of the conductive film 21 can be formed almost flat. Therefore, the conductive particles 51 are surely pressure-bonded to the conductive film 21 and the substrate-side terminal 41, so that the conductive particles 51 can be surely conducted. Thus, the through hole 2
The distance between the two is sufficiently wide, for example, it is preferable to open the diameter of the through hole by 10 times or more, preferably about 20 times.

【0021】本実施形態のバンプの製造方法を以下に述
べる。まず絶縁膜20を形成する。絶縁膜20は例えば
フォトリソグラフィのマスクに用いるアクリル樹脂を塗
布し、露光、現像することでチップ側端子43上に残存
させることで形成する。これと同時に、一つのチップ側
端子43に対して複数のスルーホール22を形成する。
次に、絶縁膜20の上、及びスルーホール22内に金属
よりなる導電膜21を形成する。
A method of manufacturing the bump of this embodiment will be described below. First, the insulating film 20 is formed. The insulating film 20 is formed by, for example, applying an acrylic resin used for a photolithography mask, exposing it, and developing it so that it remains on the chip-side terminals 43. At the same time, a plurality of through holes 22 are formed for one chip side terminal 43.
Next, a conductive film 21 made of metal is formed on the insulating film 20 and in the through holes 22.

【0022】次に、本発明の第2の実施形態について述
べる。図5は、本発明の第2の実施形態を示す断面図で
ある。一般的に、バンプはICチップ側に設けられる。
しかし、本実施形態では、バンプを表示装置側に設けた
点が従来及び第1の実施形態と異なる。即ち、表示装置
を構成する本体基板2上の端子43上に、複数のスルー
ホールを有する厚い絶縁膜25を設け、その上に導電膜
26を配置している。バンプはICチップ側に設けて
も、ICチップが搭載される機器側に設けても、導電粒
子51を含む接着剤52よりなるACFを介して接続す
る点でその働きは同等である。本実施形態においては、
ICチップが搭載される機器がアクティブマトリクス型
表示装置であることがポイントとなる。アクティブマト
リクス型表示装置には、複数のスイッチング素子5が配
置されている。バンプを表示装置側に設けることによっ
て、バンプをスイッチング素子5と同時に作り込むこと
ができるので、製造コストの増大を抑えることができ
る。
Next, a second embodiment of the present invention will be described. FIG. 5: is sectional drawing which shows the 2nd Embodiment of this invention. Generally, the bump is provided on the IC chip side.
However, the present embodiment is different from the conventional and first embodiments in that the bump is provided on the display device side. That is, the thick insulating film 25 having a plurality of through holes is provided on the terminal 43 on the main body substrate 2 forming the display device, and the conductive film 26 is arranged thereon. Whether the bumps are provided on the IC chip side or the device side on which the IC chip is mounted, the functions are the same in that they are connected via the ACF made of the adhesive 52 containing the conductive particles 51. In this embodiment,
The point is that the device on which the IC chip is mounted is an active matrix display device. A plurality of switching elements 5 are arranged in the active matrix display device. By providing the bumps on the side of the display device, the bumps can be formed at the same time as the switching element 5, so that an increase in manufacturing cost can be suppressed.

【0023】図6は、表示装置1のスイッチング素子5
を示す断面図である。ナトリウムなどのアルカリ元素を
含まない無アルカリガラスよりなる本体基板2上に、本
体基板2からの不純物拡散を防止するためのバッファ層
31が形成されている。バッファ層31上に活性層とし
て多結晶シリコン膜32が配置され、これを覆ってゲー
ト絶縁膜33が形成されている。ゲート絶縁膜33上に
は多結晶シリコン膜32の一部に重畳してゲート線9か
ら分岐して形成されたゲート電極34が配置され、これ
を覆って層間絶縁膜35が形成されている。層間絶縁膜
35上にはコンタクトホールを介して多結晶シリコン膜
32に接続されたデータ線10が配置され、これを覆っ
て平坦化膜36が形成されている。平坦化膜36上には
層間絶縁膜35、平坦化膜36に設けられたコンタクト
ホールを介して多結晶シリコン膜32に接続された画素
電極4が形成されている。
FIG. 6 shows the switching element 5 of the display device 1.
FIG. A buffer layer 31 for preventing impurity diffusion from the main body substrate 2 is formed on the main body substrate 2 made of alkali-free glass that does not contain an alkali element such as sodium. A polycrystalline silicon film 32 is arranged as an active layer on the buffer layer 31, and a gate insulating film 33 is formed so as to cover the polycrystalline silicon film 32. A gate electrode 34 is formed on the gate insulating film 33 so as to overlap a part of the polycrystalline silicon film 32 and branched from the gate line 9, and an interlayer insulating film 35 is formed to cover the gate electrode 34. A data line 10 connected to the polycrystalline silicon film 32 via a contact hole is arranged on the interlayer insulating film 35, and a flattening film 36 is formed so as to cover the data line 10. On the flattening film 36, the interlayer insulating film 35 and the pixel electrode 4 connected to the polycrystalline silicon film 32 via a contact hole provided in the flattening film 36 are formed.

【0024】ここで、平坦化膜36は、ゲート電極34
や多結晶シリコン膜32等に起因する凹凸を平坦化する
ために、アクリル樹脂を塗布し、これを固化することに
よって形成され、平坦な表面を有する。画素電極4は、
平坦化膜36上に配置されるので、コンタクトホール以
外の領域で平坦である。このように画素電極4を平坦に
し、表示品質を向上させている。この平坦化膜は、下層
の凹凸を吸収するために、他の絶縁膜に比較して数倍の
厚さを有し、バンプの絶縁膜25を構成するのに、材
質、膜厚の両面から最適である。そこで、本実施形態で
は、バンプを本体基板側に配置し、平坦化膜36を形成
すると同時にバンプの絶縁膜25を形成することによっ
て、工程数の増加を抑えている。
Here, the flattening film 36 is formed on the gate electrode 34.
It is formed by applying an acrylic resin and then solidifying the acrylic resin in order to flatten the irregularities caused by the polycrystalline silicon film 32 and the like, and has a flat surface. The pixel electrode 4 is
Since it is disposed on the flattening film 36, it is flat in the region other than the contact holes. In this way, the pixel electrode 4 is made flat and the display quality is improved. This flattening film has a thickness several times as large as that of other insulating films in order to absorb the unevenness of the lower layer. Optimal. Therefore, in the present embodiment, the bumps are arranged on the main body substrate side, and the flattening film 36 is formed, and at the same time, the insulating film 25 of the bumps is formed, thereby suppressing an increase in the number of steps.

【0025】もちろん、第1の実施形態においても、I
Cチップの回路の中に、絶縁膜20と同等の厚みを有す
る絶縁膜が単層もしくは複数層で形成されているのな
ら、その膜を絶縁膜20として用いれば、ICチップ側
にバンプを形成しつつ、製造工程数を抑えることが可能
である。
Of course, also in the first embodiment, I
If the insulating film having the same thickness as the insulating film 20 is formed in a single layer or a plurality of layers in the circuit of the C chip, the film can be used as the insulating film 20 to form bumps on the IC chip side. At the same time, it is possible to reduce the number of manufacturing steps.

【0026】[0026]

【発明の効果】以上に詳述したように、本発明によれ
ば、異方性導電膜によって圧着するバンプが、端子部を
覆って形成され端子部上に複数の開口部が設けられた絶
縁膜と、絶縁膜を覆って形成され複数の開口部を通して
端子部に接続される導電膜と、からなるので、金バンプ
に比較して材料コストを削減することができる。
As described in detail above, according to the present invention, an insulating film in which bumps to be pressed by an anisotropic conductive film are formed so as to cover the terminal portion and a plurality of openings are provided on the terminal portion. Since the film and the conductive film formed to cover the insulating film and connected to the terminal portion through the plurality of openings are formed, the material cost can be reduced as compared with the gold bump.

【0027】さらに、バンプを構成する絶縁膜の膜厚
は、導電粒子の径よりも大きいので、バンプを構成する
導電膜の膜厚を薄く形成しても、充分にバンプの高さを
確保でき、異方性導電膜を介して良好に接続することが
できる。
Further, since the thickness of the insulating film forming the bump is larger than the diameter of the conductive particles, the bump height can be sufficiently secured even if the conductive film forming the bump is formed thin. Good connection can be achieved through the anisotropic conductive film.

【0028】さらに、開口部同士の間隔は、開口部の径
よりも少なくとも10倍大きいので、バンプの上面は、
ほとんどの領域で平坦となり、導電粒子の位置によって
バンプの高さが異なることがなく、さらに良好に接続す
ることができる。
Furthermore, since the distance between the openings is at least 10 times larger than the diameter of the openings, the upper surface of the bump is
It becomes flat in almost all areas, and the height of the bump does not vary depending on the position of the conductive particles, so that the connection can be further improved.

【0029】さらに、開口部の径は、導電粒子の径より
も大きく、かつ導電粒子の径に、導電膜の膜厚の2倍を
加えた大きさよりも小さいので、開口部に起因するバン
プの上面の窪みは、導電粒子の径よりも小さくなるの
で、この窪みに導電粒子が入り、導通不良になることを
防止できる。
Further, since the diameter of the opening is larger than the diameter of the conductive particles and smaller than the diameter of the conductive particles plus twice the film thickness of the conductive film, the bumps caused by the openings can be formed. Since the dent on the upper surface is smaller than the diameter of the conductive particle, it is possible to prevent the conductive particle from entering the dent and causing conduction failure.

【0030】さらに、開口部の径は、絶縁膜の膜厚とほ
ぼ等しいので、開口部のアスペクト比がほぼ1となり、
開口部の上面に深い窪みができることを防止し、ほぼ平
坦とすることができる。従って、この窪みに導電粒子が
入ることがなく、導通不良になることを防止できる。
Further, since the diameter of the opening is almost equal to the film thickness of the insulating film, the aspect ratio of the opening becomes approximately 1,
It is possible to prevent the formation of a deep depression on the upper surface of the opening and make the surface substantially flat. Therefore, it is possible to prevent conductive particles from entering the recesses and prevent poor conduction.

【0031】また、特に集積回路が搭載される機器がア
クティブマトリクス型表示装置である場合、この本体基
板上には複数のスイッチング素子が配置されており、上
記バンプの少なくとも一部をこのスイッチング素子と同
時に形成することによって、製造工程の増加を最小限と
し、製造コストの増大を防止することができる。
Further, particularly when the device on which the integrated circuit is mounted is an active matrix type display device, a plurality of switching elements are arranged on this main body substrate, and at least a part of the bumps is used as this switching element. By forming them at the same time, it is possible to minimize the increase in the manufacturing process and prevent the manufacturing cost from increasing.

【0032】さらに、バンプの絶縁膜としては、スイッ
チング素子の平坦化膜が材質、膜厚の両面から最適であ
る。
Further, as the bump insulating film, the flattening film of the switching element is optimal in terms of material and film thickness.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の表示装置を示す斜視図である。FIG. 1 is a perspective view showing a display device of the present invention.

【図2】本発明の表示装置と集積回路を示す斜視図であ
る。
FIG. 2 is a perspective view showing a display device and an integrated circuit of the present invention.

【図3】本発明の第1の実施形態にかかるバンプを示す
断面図である。
FIG. 3 is a sectional view showing a bump according to the first embodiment of the present invention.

【図4】本発明のバンプを構成する絶縁膜20を示す斜
視図である。
FIG. 4 is a perspective view showing an insulating film 20 forming a bump of the present invention.

【図5】本発明の第2の実施形態にかかるバンプを示す
断面図である。
FIG. 5 is a sectional view showing a bump according to a second embodiment of the present invention.

【図6】本発明の第2の実施形態にかかるスイッチング
素子を示す断面図である。
FIG. 6 is a sectional view showing a switching element according to a second embodiment of the present invention.

【図7】従来の金バンプを示す断面図である。FIG. 7 is a cross-sectional view showing a conventional gold bump.

【符号の説明】[Explanation of symbols]

1:表示装置 2:本体基板 3:対向基板 4:画素電極 5:TFT(スイッチング素子) 6:共通電極 7,8:駆動ICチップ 9:ゲート線 10:データ線 41,43:端子部 20,25:バンプ絶縁膜 21,26:バンプ
導電膜 32:多結晶シリコン膜 34:ゲート電極 35:層間絶縁膜 36:平坦化膜 50:ACF接着剤 51:ACF導電粒
1: Display device 2: Main substrate 3: Counter substrate 4: Pixel electrode 5: TFT (Switching element) 6: Common electrode 7, 8: Driving IC chip 9: Gate line 10: Data line 41, 43: Terminal portion 20, 25: bump insulating film 21, 26: bump conductive film 32: polycrystalline silicon film 34: gate electrode 35: interlayer insulating film 36: flattening film 50: ACF adhesive 51: ACF conductive particles

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) G09F 9/30 330 G09F 9/30 348A 348 H05K 3/32 B H05K 3/32 H01L 21/92 602C 603C 602K (72)発明者 宮島 康志 大阪府守口市京阪本通2丁目5番5号 三 洋電機株式会社内 (72)発明者 廣澤 考司 大阪府守口市京阪本通2丁目5番5号 三 洋電機株式会社内 Fターム(参考) 2H092 GA48 GA55 JA24 JB21 JB56 KA04 KB13 MA05 NA15 NA27 NA29 5C094 AA43 AA44 AA45 BA03 BA43 CA19 DA15 DB01 EA02 FB12 5E319 AA03 AB05 BB16 GG20 5F044 KK01 LL09 QQ02 QQ04 5G435 AA17 BB12 CC09 EE40 EE42 EE45 KK02 KK05 KK09 ─────────────────────────────────────────────────── ─── Continuation of front page (51) Int.Cl. 7 Identification code FI theme code (reference) G09F 9/30 330 G09F 9/30 348A 348 H05K 3/32 B H05K 3/32 H01L 21/92 602C 603C 602K (72) Yasushi Miyajima, 2-5-5 Keihan Hondori, Moriguchi City, Osaka Prefecture Sanyo Electric Co., Ltd. (72) Koji Hirosawa, 2-5-5 Keihan Hondori, Moriguchi City, Osaka Sanyo Electric Co., Ltd. In-house F-term (reference) 2H092 GA48 GA55 JA24 JB21 JB56 KA04 KB13 MA05 NA15 NA27 NA29 5C094 AA43 AA44 AA45 BA03 BA43 CA19 DA15 DB01 EA02 FB12 5E319 AA03 AB05 BB16 KK20 KK20 KK16QQ02AQ4QQ02 AQ4QQ02AQ4

Claims (12)

【特許請求の範囲】[Claims] 【請求項1】 基板上に複数の素子が配置されてなる集
積回路であって、前記集積回路は、外部機器に、導電粒
子を接着剤に散布してなる異方性導電膜を介して圧着で
実装するためのバンプを有し、前記バンプは、前記基板
上に形成される端子部と、前記端子部を覆って形成さ
れ、前記端子部上に複数の開口部が設けられた絶縁膜
と、前記絶縁膜を覆って形成され、前記複数の開口部を
通して前記端子部に接続される導電膜と、を有すること
を特徴とする集積回路。
1. An integrated circuit in which a plurality of elements are arranged on a substrate, wherein the integrated circuit is pressure-bonded to an external device via an anisotropic conductive film formed by dispersing conductive particles in an adhesive. A bump for mounting on the substrate, the bump having a terminal portion formed on the substrate, and an insulating film formed to cover the terminal portion and having a plurality of openings formed on the terminal portion. And a conductive film formed to cover the insulating film and connected to the terminal portion through the plurality of openings.
【請求項2】 前記絶縁膜の膜厚は、前記導電粒子の径
よりも大きいことを特徴とする請求項1に記載の集積回
路。
2. The integrated circuit according to claim 1, wherein the thickness of the insulating film is larger than the diameter of the conductive particles.
【請求項3】 前記開口部同士の間隔は、前記開口部の
径よりも少なくとも10倍大きいことを特徴とする請求
項1に記載の集積回路。
3. The integrated circuit according to claim 1, wherein the distance between the openings is at least 10 times larger than the diameter of the openings.
【請求項4】 前記開口部の径は、前記導電粒子の径よ
りも大きく、かつ前記導電粒子の径に、前記導電膜の膜
厚の2倍を加えた大きさよりも小さいことを特徴とする
請求項1に記載の集積回路。
4. The diameter of the opening is larger than the diameter of the conductive particles, and smaller than the diameter of the conductive particles plus twice the film thickness of the conductive film. The integrated circuit according to claim 1.
【請求項5】 前記開口部の径は、前記絶縁膜の膜厚と
ほぼ等しいことを特徴とする請求項1に記載の集積回
路。
5. The integrated circuit according to claim 1, wherein a diameter of the opening is substantially equal to a film thickness of the insulating film.
【請求項6】 基板面上に導電粒子を接着剤に散布して
なる異方性導電膜を介して圧着で集積回路を実装するた
めのバンプを有する表示装置であって、前記バンプは、
前記基板上に形成された端子と、前記端子上に形成され
複数の開口部を有する絶縁膜と、前記絶縁膜上に形成さ
れ前記開口部を通して前記端子と導通される導電膜とを
備えることを特徴とする表示装置。
6. A display device having a bump for mounting an integrated circuit by pressure bonding on a substrate surface via an anisotropic conductive film formed by dispersing conductive particles in an adhesive, the bump comprising:
A terminal formed on the substrate; an insulating film formed on the terminal and having a plurality of openings; and a conductive film formed on the insulating film and electrically connected to the terminal through the openings. Characteristic display device.
【請求項7】 前記絶縁膜の膜厚は、前記導電粒子の径
よりも大きいことを特徴とする請求項6に記載の表示装
置。
7. The display device according to claim 6, wherein a film thickness of the insulating film is larger than a diameter of the conductive particles.
【請求項8】 前記開口部同士の間隔は、前記開口部の
径よりも少なくとも10倍大きいことを特徴とする請求
項6に記載の表示装置。
8. The display device according to claim 6, wherein the distance between the openings is at least 10 times larger than the diameter of the openings.
【請求項9】 前記開口部の径は、前記導電粒子の径よ
りも大きく、かつ前記導電粒子の径に、前記導電膜の膜
厚の2倍を加えた大きさよりも小さいことを特徴とする
請求項6に記載の表示装置。
9. The diameter of the opening is larger than the diameter of the conductive particles and smaller than the diameter of the conductive particles plus twice the film thickness of the conductive film. The display device according to claim 6.
【請求項10】 前記開口部の径は、前記絶縁膜の膜厚
とほぼ等しいことを特徴とする請求項6に記載の表示装
置。
10. The display device according to claim 6, wherein the diameter of the opening is substantially equal to the film thickness of the insulating film.
【請求項11】 前記表示装置は、基板上に複数のスイ
ッチング素子を有するアクティブマトリクス型であり、
前記バンプを構成する要素の少なくとも一部は、前記ス
イッチング素子と同時に形成されることを特徴とする請
求項6に記載の表示装置。
11. The display device is an active matrix type having a plurality of switching elements on a substrate,
7. The display device according to claim 6, wherein at least a part of elements forming the bump is formed at the same time as the switching element.
【請求項12】 前記スイッチング素子は、下層の凹凸
を平坦化する平坦化膜を有し、前記バンプの前記絶縁膜
は、前記平坦化膜と同時に形成されることを特徴とする
請求項6に記載の表示装置。
12. The switching element has a flattening film for flattening unevenness of a lower layer, and the insulating film of the bump is formed simultaneously with the flattening film. Display device described.
JP2001183349A 2001-06-18 2001-06-18 Integrated circuit and display Pending JP2003007749A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2001183349A JP2003007749A (en) 2001-06-18 2001-06-18 Integrated circuit and display

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001183349A JP2003007749A (en) 2001-06-18 2001-06-18 Integrated circuit and display

Publications (1)

Publication Number Publication Date
JP2003007749A true JP2003007749A (en) 2003-01-10

Family

ID=19023311

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001183349A Pending JP2003007749A (en) 2001-06-18 2001-06-18 Integrated circuit and display

Country Status (1)

Country Link
JP (1) JP2003007749A (en)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005301056A (en) * 2004-04-14 2005-10-27 Hitachi Displays Ltd Display apparatus and manufacturing method for same
CN100370591C (en) * 2004-11-29 2008-02-20 吉林大学 Forecasting method of single crystal internal connecting line-shaped nucleus and growth temp.
WO2010058619A1 (en) * 2008-11-19 2010-05-27 シャープ株式会社 Circuit substrate, display panel, and display device
CN102566099A (en) * 2012-01-11 2012-07-11 深超光电(深圳)有限公司 Contact circuit

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005301056A (en) * 2004-04-14 2005-10-27 Hitachi Displays Ltd Display apparatus and manufacturing method for same
US7948080B2 (en) 2004-04-14 2011-05-24 Hitachi Displays, Ltd. Display device and manufacturing method of the same
CN100370591C (en) * 2004-11-29 2008-02-20 吉林大学 Forecasting method of single crystal internal connecting line-shaped nucleus and growth temp.
WO2010058619A1 (en) * 2008-11-19 2010-05-27 シャープ株式会社 Circuit substrate, display panel, and display device
JP5043202B2 (en) * 2008-11-19 2012-10-10 シャープ株式会社 Circuit board, display panel and display device
RU2483389C2 (en) * 2008-11-19 2013-05-27 Шарп Кабусики Кайся Circuit substrate, display panel and display device
CN102566099A (en) * 2012-01-11 2012-07-11 深超光电(深圳)有限公司 Contact circuit

Similar Documents

Publication Publication Date Title
US10957719B2 (en) Semiconductor device and a method of manufacturing the same
US7403256B2 (en) Flat panel display and drive chip thereof
TWI381464B (en) The bump structure and its making method
JPH11305681A (en) Display device
JP2002277893A (en) Liquid crystal display and its manufacturing method
JPH05243333A (en) Thin film field-effect transistor substrate
JP4651367B2 (en) Semiconductor device and manufacturing method of semiconductor device
CN111584518B (en) Array substrate, manufacturing method thereof and display panel
JP2003007749A (en) Integrated circuit and display
JP2005321707A (en) Liquid crystal display device
EP1018761A1 (en) Semiconductor device and method of fabricating the same
JPH04281431A (en) Liquid crystal display device
CN218995843U (en) Array substrate, display panel and display device
JPH06110071A (en) Liquid crystal display device
JPH02259728A (en) Liquid crystal display device
JPH0962199A (en) Liquid crystal display device
JP3663293B2 (en) Liquid crystal display
JP2000321589A (en) Display panel
JP2004128183A (en) Semiconductor device and its manufacturing method
JP2003158146A (en) Semiconductor element and semiconductor element mounted substrate as well as semiconductor element mounting method employing the semiconductor element or the semiconductor element mounted substrate
JPH1068965A (en) Liquid crystal display panel
JPH1031423A (en) Liquid crystal display panel
JPH11340279A (en) Connection terminal for integrated circuit and connection structure for wiring board and integrated circuit

Legal Events

Date Code Title Description
RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20051227