JP2003005952A - 情報処理装置、レジスタ - Google Patents

Abstract

(57)【要約】 【課題】 低消費電力化を図る。 【解決手段】 プログラムカウンタ１は、グレイコード
体系のアドレスデータを保持するグレイコードカウンタ
２と、入力されたバイナリコード体系のアドレスデータ
をグレイコード体系のデータに変換するコード変換回路
３と、グレイコードカウンタ２に保持されているデータ
を１ずつインクリメントする加算回路４と、入力される
制御信号に従い入力されるコード変換回路３、加算回路
４又はグレイコードカウンタ２からの出力値をグレイコ
ードカウンタ２へ出力する。加算回路４は、グレイコー
ド体系のデータをインクリメントしていくのでアドレス
データの各ビット値の変化は少ないため回路素子の駆動
回数は少なくなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、上昇処理装置、特
に装置の低消費電力化に関する。

【０００２】

【従来の技術】携帯端末等のバッテリー駆動の情報処理
装置において、電力消費を極力抑えることは重要なこと
である。情報処理装置を構成するうえで、カウンタや累
算器の出力値をきっかけとして動作する回路部分は多
い。例えば、プロセッサは、プログラムカウンタと呼ば
れるカウンタ（実際はJUMP命令等に対応するため累算器
の作りとなる）にセットされた値により命令のフェッチ
動作が決められる。命令のフェッチ動作には、キャッシ
ュメモリアクセスやＭＭＵ（Memory Management Unit）
アクセスを伴うが、このアクセスの際には多くの回路素
子が駆動するため多くの電力を消費する。電力の消費
は、関連回路が処理するデータパタンに大きく依存す
る。例えば、プログラムカウンタであれば入力されるア
ドレスが変化すると、その変化に応じて回路素子が駆動
する。つまり、アドレスの変化の頻度が多くなると、プ
ログラムカウンタにより消費される電力が大きくなる。

【０００３】特に、Ｃ−ＭＯＳ構成のＬＳＩの場合、デ
ータパタンの変化の割合が電力消費に比例する。従っ
て、データパタンの変化の割合を極力抑えてしまえば、
カウンタが消費する電力量を少なくすることができる。

【０００４】

【発明が解決しようとする課題】しかしながら、従来に
おける情報処理装置は、データ処理の際には一般的にバ
イナリコードを用いているため、情報処理装置を構成す
るカウンタは２進カウンタである。バイナリコードにお
いては、例えば０から１ずつインクリメントしていくと
き、カウンタの最右ビットは０と１を交互に繰り返すよ
うに変化し、カウンタの最右ビットから２番目のビット
は０と１を２つずつ交互に繰り返すように変化する。こ
のように、ビット変化の多いコード体系であるバイナリ
コードを用いる従来の情報処理装置では、カウンタにお
いて消費される電力量を抑えることはできない。

【０００５】本発明は以上のような問題を解決するため
になされたものであり、その目的は、より一層の低消費
電力化を図ることのできる情報処理装置及びレジスタを
提供することにある。

【０００６】

【課題を解決するための手段】以上のような目的を達成
するために、本発明に係る情報処理装置は、搭載した少
なくとも１つのレジスタに保持され、順次インクリメン
トされるデータのコード体系としてグレイコードを用い
るものである。

【０００７】また、本発明に係るレジスタは、情報処理
装置に搭載されるレジスタにおいて、グレイコード体系
のデータを保持するカウンタと、入力されたバイナリコ
ード体系のデータをグレイコード体系のデータに変換す
るコード変換回路と、前記カウンタに保持されているデ
ータを１ずつインクリメントする加算回路と、入力され
る制御信号に従い前記コード変換回路の出力、前記加算
回路の出力、又は入力された前記カウンタに保持されて
いるデータのいずれかを選択して前記カウンタへ出力す
る選択回路とを有するものである。

【０００８】また、Ｎ（Ｎ≧２）ビットデータ用の前記
加算回路は、処理するデータを構成する各ビットに対応
させてグレイコード用加算器を配設し、かつＮ個縦列接
続することで形成され、第１ビット目に対応した前記グ
レイコード用加算器は、インクリメント値である１、前
記カウンタに保持されているデータの第１ビット目及び
第２ビット目に対応した前記グレイコード用加算器から
の桁下がりデータをそれぞれ入力とし、また、その各入
力データに基づき第２ビット目に対応した前記グレイコ
ード用加算器へ桁上がりデータ及び前記選択回路へ加算
結果をそれぞれ出力とし、第Ｎビット目に対応した前記
グレイコード用加算器は、前記カウンタに保持されてい
るデータの第Ｎビット目及び第（Ｎ−１）ビット目に対
応した前記グレイコード用加算器からの桁上がりデータ
をそれぞれ入力とし、また、その各入力データに基づき
第（Ｎ−１）ビット目に対応した前記グレイコード用加
算器へ桁下がりデータ及び前記選択回路へ加算結果をそ
れぞれ出力とし、Ｎ≧３のとき、第Ｍ（２≦Ｍ≦Ｎ−
１）ビット目に対応した前記各グレイコード用加算器
は、前記カウンタに保持されているデータの第Ｍビット
目、第（Ｍ＋１）ビット目に対応した前記グレイコード
用加算器からの桁下がりデータ及び第（Ｍ−１）ビット
目に対応した前記グレイコード用加算器からの桁上がり
データをそれぞれ入力とし、また、その各入力データに
基づき第（Ｍ＋１）ビット目に対応した前記グレイコー
ド用加算器へ桁上がりデータ、第（Ｍ−１）ビット目に
対応した前記グレイコード用加算器へ桁下がりデータ及
び前記選択回路へ加算結果をそれぞれ出力とするもので
ある。

【０００９】また、本発明に係るレジスタは、情報処理
装置に搭載されるレジスタにおいて、グレイコード体系
のデータを保持する累算値レジスタと、入力されたバイ
ナリコード体系のデータをグレイコード体系のデータに
変換すると共に、コード変換したデータ値を前記累算値
レジスタに保持されている累算値に加算するデータ変換
加算回路と、入力されたバイナリコード体系のデータを
グレイコード体系のデータに変換するコード変換回路
と、入力される制御信号に従い前記コード変換回路の出
力、前記データ変換加算回路の出力、又は入力された前
記累算値レジスタに保持されている累算値のいずれかを
選択して前記累算値レジスタへ出力する選択回路とを有
するものである。

【００１０】また、Ｎ（Ｎ≧２）ビットデータ用の前記
データ変換加算回路は、処理するデータを構成する各ビ
ットに対応させてグレイコード用加算器を配設し、かつ
Ｎ個縦列接続することで形成され、第１ビット目に対応
した前記グレイコード用加算器は、前記累算値レジスタ
に保持されているデータの第１ビット目、入力されたバ
イナリコード体系のデータの第１及び第２ビット目、並
びに第２ビット目に対応した前記グレイコード用加算器
からの桁下がりデータをそれぞれ入力とし、また、その
各入力データに基づき第２ビット目に対応した前記グレ
イコード用加算器へ桁上がりデータ及び前記選択回路へ
加算結果をそれぞれ出力とし、第Ｎビット目に対応した
前記グレイコード用加算器は、前記累算値レジスタに保
持されているデータの第Ｎビット目、入力されたバイナ
リコード体系のデータの第Ｎビット目及び第（Ｎ−１）
ビット目に対応した前記グレイコード用加算器からの桁
上がりデータをそれぞれ入力とし、また、その各入力デ
ータに基づき第（Ｎ−１）ビット目に対応した前記グレ
イコード用加算器へ桁下がりデータ及び前記選択回路へ
加算結果をそれぞれ出力とし、Ｎ≧３のとき、第Ｍ（２
≦Ｍ≦Ｎ−１）ビット目に対応した前記各グレイコード
用加算器は、前記累算値レジスタに保持されているデー
タの第Ｍビット目、入力されたバイナリコード体系のデ
ータの第Ｍ及び第（Ｍ＋１）ビット目、第（Ｍ＋１）ビ
ット目に対応した前記グレイコード用加算器からの桁下
がりデータ及び第（Ｍ−１）ビット目に対応した前記グ
レイコード用加算器からの桁上がりデータをそれぞれ入
力とし、また、その各入力データに基づき第（Ｍ＋１）
ビット目に対応した前記グレイコード用加算器へ桁上が
りデータ、第（Ｍ−１）ビット目に対応した前記グレイ
コード用加算器へ桁下がりデータ及び前記選択回路へ加
算結果をそれぞれ出力とするものである。

【００１１】また、本発明に係るレジスタは、情報処理
装置に搭載されるレジスタにおいて、グレイコード体系
のデータを保持する累算値レジスタと、入力されたグレ
イコード体系のデータ値を前記累算値レジスタに保持さ
れている累算値に加算する加算回路と、入力される制御
信号に従い入力されたグレイコード体系のデータ、前記
加算回路の出力、又は入力された前記累算値レジスタに
保持されている累算値のいずれかを選択して前記累算値
レジスタへ出力する選択回路とを有するものである。

【００１２】また、Ｎ（Ｎ≧２）ビットデータ用の前記
加算回路は、処理するデータを構成する各ビットに対応
させてグレイコード用加算器を配設し、かつＮ個縦列接
続することで形成され、第１ビット目に対応した前記グ
レイコード用加算器は、前記累算値レジスタに保持され
ているデータの第１ビット目、入力されたグレイコード
体系のデータの第１ビット目及び第２ビット目に対応し
た前記グレイコード用加算器からの桁下がりデータをそ
れぞれ入力とし、また、その各入力データに基づき第２
ビット目に対応した前記グレイコード用加算器へ桁上が
りデータ及び前記選択回路へ加算結果をそれぞれ出力と
し、第Ｎビット目に対応した前記グレイコード用加算器
は、前記累算値レジスタに保持されているデータの第Ｎ
ビット目、入力されたグレイコード体系のデータの第Ｎ
ビット目及び第（Ｎ−１）ビット目に対応した前記グレ
イコード用加算器からの桁上がりデータをそれぞれ入力
とし、また、その各入力データに基づき第（Ｎ−１）ビ
ット目に対応した前記グレイコード用加算器へ桁下がり
データ及び前記選択回路へ加算結果をそれぞれ出力と
し、Ｎ≧３のとき、第Ｍ（２≦Ｍ≦Ｎ−１）ビット目に
対応した前記各グレイコード用加算器は、前記累算値レ
ジスタに保持されているデータの第Ｍビット目、入力さ
れたグレイコード体系のデータの第Ｍビット目、第（Ｍ
＋１）ビット目に対応した前記グレイコード用加算器か
らの桁下がりデータ及び第（Ｍ−１）ビット目に対応し
た前記グレイコード用加算器からの桁上がりデータをそ
れぞれ入力とし、また、その各入力データに基づき第
（Ｍ＋１）ビット目に対応した前記グレイコード用加算
器へ桁上がりデータ、第（Ｍ−１）ビット目に対応した
前記グレイコード用加算器へ桁下がりデータ及び前記選
択回路へ加算結果をそれぞれ出力とするものである。

【００１３】また、本発明に係る情報処理装置は、搭載
した少なくとも１つのレジスタに保持されるデータの一
部分のコード体系としてグレイコードを用いることによ
って、グレイコード体系で表されるデータ部分とバイナ
リコード体系で表されるデータ部分が混在したコード体
系混在データを処理するものである。

【００１４】また、本発明に係るレジスタは、情報処理
装置に搭載されるレジスタにおいて、グレイコード体系
で表されたデータ部分と、バイナリコード体系で表され
たデータ部分とが混在して形成されたコード体系混合デ
ータを保持するカウンタと、前記カウンタに保持されて
いるコード体系混合データを１ずつインクリメントする
加算回路と、入力されたバイナリコード体系のデータの
うち前記グレイコード体系で表されたデータ部分に対応
するデータ部分のみをグレイコード体系に変換するコー
ド変換回路と、入力される制御信号に従い前記コード変
換回路の出力、前記加算回路の出力、又は入力された前
記カウンタに保持されているコード体系混合データのい
ずれかを選択して前記カウンタへ出力する選択回路とを
有し、グレイコード体系とバイナリコード体系とが混在
したコード体系混合データを保持するものである。

【００１５】また、前記加算回路は、処理するコード体
系混合データのうち前記グレイコード体系で表されたデ
ータ部分の加算を実行する１乃至複数のグレイコード体
系用加算器群と、処理するコード体系混合データのうち
前記バイナリコード体系で表されたデータ部分の加算を
実行する１乃至複数のバイナリコード体系用加算器群と
を有し、前記各加算器群を縦列接続することで形成され
るものである。

【００１６】また、前記データは、アドレスデータであ
るものとする。

【００１７】また、本発明に係るレジスタは、情報処理
装置に搭載されるレジスタにおいて、グレイコード体系
で表されたデータ部分と、バイナリコード体系で表され
たデータ部分とが混在して形成されたコード体系混合デ
ータを保持する累算値カウンタと、入力されたバイナリ
コード体系のデータのうち前記グレイコード体系で表さ
れたデータ部分に対応するデータ部分のみをグレイコー
ド体系に変換するコード変換回路と、入力されたバイナ
リコード体系のデータのうち前記グレイコード体系で表
されたデータ部分に対応するデータ部分のみをグレイコ
ード体系に変換することによって入力データからコード
体系混合データを生成すると共に、生成したコード体系
混合データ値を前記累算値カウンタに保持されているコ
ード体系混合データに加算するデータ変換加算回路と、
入力される制御信号に従い前記コード変換回路の出力、
前記データ変換加算回路の出力、又は入力された前記累
算値カウンタに保持されているコード体系混合データの
いずれかを選択して前記累算値カウンタへ出力する選択
回路とを有し、グレイコード体系とバイナリコード体系
とが混在したコード体系混合データを保持するものであ
る。

【００１８】また、前記データ変換加算回路は、処理す
るコード体系混合データのうち前記グレイコード体系で
表されたデータ部分の加算を実行する１乃至複数のグレ
イコード体系用加算器群と、処理するコード体系混合デ
ータのうち前記バイナリコード体系で表されたデータ部
分の加算を実行する１乃至複数のバイナリコード体系用
加算器群とを有し、前記各加算器群を縦列接続すること
で形成されるものである。

【００１９】また、上記発明に係る情報処理装置におい
て、保持するデータがアドレスデータであるレジスタの
場合、バイナリコード体系で表されたアドレス順に並ん
だデータを、グレイコード体系で表されたアドレス順に
並び替えてロードするアドレス変換機構を有するもので
ある。

【００２０】

【発明の実施の形態】以下、図面に基づいて、本発明の
好適な実施の形態について説明する。

【００２１】実施の形態１．図１は、本発明に係る情報
処理装置に搭載されるプログラムカウンタの一実施の形
態を示したブロック構成図である。プログラムカウンタ
は、レジスタの一形態であり、情報処理装置の基本構成
の一つである制御装置に搭載される。プログラムカウン
タには、次の実行すべき命令の格納場所を特定するアド
レスが書き込まれる。プログラムカウンタに保持されて
いる論理アドレスは、ＭＭＵによって読み取られ物理ア
ドレスに変換される。

【００２２】図１に示したプログラムカウンタ１には、
グレイコードカウンタ２、コード変換回路３、加算回路
４及び選択回路５が含まれている。グレイコードカウン
タ２は、グレイコード体系のデータを保持する。保持す
るデータというのは、本実施の形態の場合、論理アドレ
スである。コード変換回路３は、入力されたバイナリコ
ード体系の論理アドレスをグレイコード体系のデータに
変換する。加算回路４は、グレイコードカウンタ２に保
持されているデータを１ずつインクリメントする。そし
て、選択回路５は、入力される制御信号に従いコード変
換回路３の出力、加算回路４の出力、又は入力されたグ
レイコードカウンタ２に保持されているデータのいずれ
かを選択してグレイコードカウンタ２へ出力する。本実
施の形態の場合、初期ロード制御信号とインクリメント
制御信号が上記入力される制御信号に相当する。

【００２３】本実施の形態において特徴的なことは、グ
レイコードカウンタ２に保持させるアドレスデータのコ
ード体系として、グレイコードを利用するようにしたこ
とである。グレイコードは、バイナリコードと比較して
ビット遷移の少ないコード体系であるため、アドレスの
変化に対するグレイコードカウンタ２を構成する回路素
子の駆動回数を削減することができる。これにより、低
消費電力化を図ることができる。

【００２４】次に、本実施の形態における動作について
説明する。

【００２５】プログラム実行中において、プロセッサが
実行した命令がジャンプ命令のとき、その飛び先のアド
レスが初期値としてプログラムカウンタ１のコード変換
回路３に入力される。また、これと同時に初期値ロード
制御信号が出力される。なお、初期値ロード制御信号と
インクリメント制御信号は、正常に動作していれば同時
に出力されることはない。このプログラムカウンタ１よ
り前段に位置する回路の構成及び処理は、従来と同じな
ので、コード変換回路３に入力されるアドレスデータ
は、バイナリコード体系のデータ（以下、単に「バイナ
リデータ」とも言う）である。なお、プログラムカウン
タ１に初期値が送られてくるのは、ジャンプ命令等プロ
グラムを順番に処理しない命令実行時及びプログラム実
行開始時である。

【００２６】コード変換回路３は、バイナリデータが入
力されると、それをグレイコード体系のアドレスデータ
に変換する。そして、選択回路５は、初期値ロード制御
信号が入力されたことに応じてコード変換回路３の出力
を選択して出力する。その出力値は、グレイコードカウ
ンタ２に書き込まれる。

【００２７】また、プログラム実行時において、プログ
ラムされた順番に処理する命令（例えば、ＡＤＤ，ＳＵ
Ｂ）が実行されたとき、インクリメント制御信号が出力
される。加算回路４は、グレイコードカウンタ２に保持
されているデータをインクリメントして出力する。選択
回路５は、インクリメント制御信号が入力されたことに
応じて加算回路４の出力を選択して出力する。その出力
値は、グレイコードカウンタ２に書き込まれる。このよ
うに、実行している命令の次に実行すべき命令のアドレ
スを外部から入力するのではなく内部の加算回路４によ
りインクリメントして生成する処理は、プログラムカウ
ンタ１特有の回路構成である。

【００２８】ここで、バイナリコードとグレイコードの
相違について図２を用いて確認する。図２には、０から
１５までの数字をバイナリコードとグレイコードで表し
たときのビット構成が示されているが、この図から明ら
かなように１ずつ値をインクリメントさせたとき、グレ
イコードの方がビット変化が少ないことがわかる。すな
わち、順次インクリメントされるアドレスなどのデータ
を扱う場合、グレイコードを用いた方がそのデータを保
持するレジスタ（本実施の形態のグレイコードカウンタ
２）を構成する回路素子の駆動回数を少なくすることが
できる。このように、本実施の形態においては、グレイ
コードカウンタ２に保持するデータのコード体系として
グレイコードを用いるようにしたので、プログラムカウ
ンタ１の低消費電力化を図ることができる。

【００２９】また、初期値ロード制御信号もインクリメ
ント制御信号も出力されていないとき、選択回路５は、
グレイコードカウンタ２に保持されているデータを選択
して出力する。すなわち、グレイコードカウンタ２に保
持されているデータは、同じ値で更新されていることに
なるので、結果的にそのデータがそのまま保持されてい
る状態にある。

【００３０】以上のように、本実施の形態によれば、グ
レイコードカウンタ２に保持するデータのコード体系と
してグレイコードを用いるようにしたので、プログラム
カウンタ１、ひいては情報処理装置の低消費電力化を図
ることができる。すなわち、同じプログラムを従来のバ
ッテリー駆動型の情報処理装置と本実施の形態における
バッテリー駆動型の情報処理装置で実行させたとき、本
実施の形態の方が消費電力が少ないので、装置を長時間
利用することができる。なお、バッテリー駆動型の情報
処理装置には、モバイルコンピュータのみならずプログ
ラムの実行可能なインターネット機能付きの携帯電話も
該当する。

【００３１】実施の形態２．本実施の形態では、実施の
形態１に示したプログラムカウンタ１搭載の加算回路４
の具体的な構成を示す。図３は、加算回路４の回路構成
図であり、図４は、加算回路４を構成するグレイコード
用加算器（以下、単に「加算器」）６の構成図である。
加算回路４は、図３に示したように、処理するグレイコ
ードのデータを構成する各ビットに対応させて設けられ
た各加算器６−１〜６−３を縦列接続することで形成さ
れる。なお、図３は、３ビットデータを扱う加算回路４
の例が示されている。扱うビット数を増やすには、最上
位ビットを処理する加算器６−１と最下位ビットを処理
する加算器６−３の間に挟まれている加算器６−２を、
図示した接続構成のまま増やせばよい。

【００３２】各加算器６−１〜６−３は、全て同じ回路
構成で実現できるが、両端の加算器６−１，６−３の一
方側には加算器が接続されていないので、後述する入出
力信号値の条件が必要になる。加算器６は、図４に示し
たようにビットデータの入出力を行う。すなわち、加算
回路４がＮ（Ｎ≧３）ビットで表されるアドレスデータ
用である場合に、この加算回路４を構成する第Ｍ（２≦
Ｍ≦Ｎ−１）ビット目に対応した加算器６−２は、グレ
イコードカウンタに保持されているデータのうち第Ｍビ
ット目のビットデータ（第１の入力）Ａ、上位側に接続
された第（Ｍ＋１）ビット目に対応した加算器からの桁
下がりデータ（桁下がり入力）ＣＡｉｎ及び下位側に接
続された第（Ｍ−１）ビット目に対応した加算器からの
桁上がりデータ（桁上がり入力）Ｃｉｎをそれぞれ入力
としている。そして、選択回路５へ当該加算器の加算結
果Ｓ、第（Ｍ＋１）ビット目対応の加算器へ桁上がりデ
ータ（桁上がり出力）Ｃｏｕｔ及び第（Ｍ−１）ビット
目対応の加算器へ桁下がりデータ（桁下がり出力）ＣＡ
ｏｕｔをそれぞれ出力としている。各出力値は、上記各
入力値に基づき決定される。この入出力値の関係を図５
及び図６に示す。なお、出力値ＣＡｏｕｔは、２入力値
Ａ，ＣＡｉｎによって決まるので、３入力値によって決
まるＳ，Ｃｏｕｔとは別表にした。

【００３３】最下位ビット（第１ビット目）に対応する
加算器６−３は、第Ｍビット目対応の加算器６−２と基
本的には同じ構成であるが、下位側に加算器を接続しな
いので、下位側へ桁下がりデータＣＡｏｕｔを出力しな
い。また、加算回路４は、入力されたデータに１ずつイ
ンクリメントするための回路なので、インクリメント値
である１を、桁上がりデータＣｉｎとして常に固定入力
する。一方、最上位ビット（第Ｎビット目）に対応する
加算器６−１は、上位側に加算器を接続しないので、上
位側からの桁下がりデータＣＡｉｎからは常に０を固定
入力する。また、上位側への桁上がりデータＣｏｕｔを
出力しない。現実的ではないが、上記最上位用の加算器
６−１と最下位用の加算器６−３とを直接接続すれば、
Ｎ＝２ビットで表されるデータにも適用することはでき
る。加算回路は、通常、ビット毎に対応させたフルアダ
ーを並べて形成するが、本実施の形態においても、これ
と同じ発想でＮビットデータ用の加算回路を形成するこ
とができる。

【００３４】本実施の形態における加算回路４の動作の
一例として、３ビットデータ用のプログラムカウンタ１
に搭載された場合において、十進数の６を７へインクリ
メントするときの各加算器６の各入出力ビット値を図７
に示す。

【００３５】ところで、本実施の形態の加算器は、上位
側と下位側の双方向への桁上がり／桁下がりを行うため
に、上位ビット方向への桁上がりのみを行うバイナリー
コード対応の加算器より回路規模が大きくなり、また回
路構成も複雑になる。このため、加算器個々の消費電力
はバイナリコード用加算器より増加する。しかしなが
ら、データを保持する構成（実施の形態１のグレイコー
ドカウンタ２）を形成するメモリ素子の駆動回数が削減
するため、プログラムカウンタという記憶装置、あるい
は情報処理装置として捉えた場合には、トータルの消費
電力は削減することができる。

【００３６】実施の形態３．加算回路４における加算結
果が最大値（３ビットデータ用のプログラムカウンタで
は十進数の７）に達した場合において更に加算を行う場
合、ラップアラウンドさせる場合とさせない場合があ
る。実施の形態２の図５，６に基づき動作する加算器６
を搭載した加算回路４は、ラップアラウンドしない。つ
まり、各加算器６の出力値が全ての１となった場合には
それ以上はカウントアップされない。

【００３７】そこで、本実施の形態では、ラップアラウ
ンドすることのできる加算回路４を提供することにす
る。

【００３８】図８は、加算回路４を構成する最上位ビッ
ト対応の加算器６−１に適用する入出力ビット値の関係
を示した図であり、図５に相当する図である。なお、加
算器６−１に対する入力ＣＡｉｎは、常に０なので便宜
的に図８から削除した。図８と図５を比較するとＡ＝
１，Ｃｉｎ＝１のときの加算結果Ｓを１から０に変更し
ていることがわかる。最上位ビット対応の加算器６−１
に限り、図８に示した入出力ビットに基づき動作させる
ことにより、ラップアラウンドすることができる。この
十進数の７をインクリメントして０に戻すときの各加算
器６の各入出力ビット値を図９に示す。

【００３９】実施の形態４．上記各実施の形態は、保持
するデータがアドレスであるプログラムカウンタをレジ
スタの一例として説明した。プログラムカウンタは、基
本的に１ずつインクリメントしていけばよいので、グレ
イコードカウンタに保持したデータ値に対して１を加算
する加算回路を設けた。本実施の形態では、レジスタの
他の形態として、保持している累算値に対して外部から
入力された任意の加算値を加算することによって新たに
算出した累算値を保持する累算器を、グレイコード体系
のデータを扱うレジスタの一例として説明する。

【００４０】図１０は、本発明に係る情報処理装置に搭
載される累算器の一実施の形態を示したブロック構成図
である。本実施の形態における累算器７は、累算値レジ
スタ８、データ変換加算回路９、コード変換回路１０及
び選択回路１１を有している。累算値レジスタ８には、
グレイコード体系のデータ（累算値）が保持される。デ
ータ変換加算回路９は、入力されたバイナリコード体系
の加算値をグレイコード体系に変換すると共に、コード
変換した加算値を累算値レジスタ８に保持されている累
算値に加算することによって累算値を新たに算出する。
コード変換回路１０は、入力されたバイナリコード体系
の初期値をグレイコード体系のデータに変換する。選択
回路１１は、入力される制御信号に従いデータ変換加算
回路９の出力、コード変換回路１０の出力、又は入力さ
れた累算値レジスタ８に保持されている累算値のいずれ
かを選択して累算値レジスタ８へ出力する。本実施の形
態の場合、初期ロード制御信号と累算制御信号が上記入
力される制御信号に相当する。

【００４１】次に、本実施の形態における動作について
説明する。

【００４２】本実施の形態における累算器７は、入力さ
れた加算値を、累算値レジスタ８に保持されている値に
対して累算していく装置であるから、プログラム実行開
始後、累算を行う前に累算値レジスタ８に初期値を設定
しておく必要がある。従って、プロセッサが累算値レジ
スタ８に初期値を設定する命令を実行すると、これに応
じて初期値が累算器７に対して出力され、また、これと
同時に初期値ロード制御信号が出力される。なお、初期
値ロード制御信号とインクリメント制御信号は、正常に
動作していれば同時に出力されることはない。累算器７
より前段に位置する回路の構成及び処理は従来と同じな
ので、累算器７へ入力される初期値及び加算値はバイナ
リデータである。コード変換回路１０は、入力されたバ
イナリコード体系の初期値をグレイコード体系のデータ
に変換する。選択回路１１は、初期値ロード制御信号が
入力されたことに応じてコード変換回路１０の出力を選
択して出力する。その出力値は、累算値レジスタ８に書
き込まれる。

【００４３】また、プロセッサが累算命令を実行する
と、これに応じてバイナリコード体系の加算値が累算器
７に対して出力され、また、これと同時に累算制御信号
が出力される。データ変換加算回路９は、バイナリデー
タが入力されると、それをグレイコード体系に変換す
る。そして、累算値レジスタ８に保持されている累算値
と、コード変換した加算値とを加算することにより累算
値を新たに計算する。この加算結果はグレイコード体系
である。選択回路１１は、累算制御信号が入力されたこ
とに応じてコード変換加算回路９の出力を選択して出力
する。その出力値は、累算値レジスタ８に書き込まれ
る。

【００４４】また、初期値ロード制御信号も累算制御信
号も出力されていないとき、選択回路１１は、累算値レ
ジスタ８に保持されているデータを選択して出力する。
すなわち、累算値レジスタ８に保持されているデータ
は、同じ値で更新されていることになるので、結果的に
そのデータがそのまま累算値レジスタ８に保持されてい
る状態にある。

【００４５】以上のように、本実施の形態によれば、累
算値レジスタ８に保持するデータのコード体系としてグ
レイコードを用いるようにした。累算器７の場合は、プ
ログラムカウンタと異なり、任意の値が加算されること
になるのでどのようなビット変化が発生するかは不明で
あるが、扱うデータをビット遷移の少ないグレイコード
体系で扱うようにしたので、バイナリデータを扱う場合
と比較して相対的にビット変化が少なくなると考えられ
る。従って、本実施の形態における累算器７を用いるこ
とで累算器７、ひいては情報処理装置の低消費電力化を
図ることができるなど、実施の形態１に示したプログラ
ムカウンタ１と同様の効果を奏することができる。

【００４６】実施の形態５．本実施の形態では、実施の
形態４に示した累算器７搭載のデータ変換加算回路９の
具体的な構成を示す。図１１は、データ変換加算回路９
の回路構成図であり、図１２は、データ変換加算回路９
を構成する加算器１２の構成図である。データ変換加算
回路９は、図１１に示したように、処理するグレイコー
ドのデータを構成する各ビットに対応させて設けられた
各加算器１２−１〜１２−４を縦列接続することで形成
される。なお、図１１は、４ビットデータを扱うデータ
変換加算回路９の例が示されている。扱うビット数を増
やすには、最上位ビットを処理する加算器１２−１と最
下位ビットを処理する加算器１２−４の間に挟まれてい
る加算器１２−２，１２−３を、図示した接続構成のま
ま増やせばよい。

【００４７】各加算器１２−１〜１２−４は、全て同じ
回路構成で実現できるが、両端の加算器１２−１，１２
−４の一方側には加算器が接続されていないので、後述
する入出力信号値の条件が必要になる。加算器１２は、
図１２に示したようにビットデータの入出力を行う。す
なわち、データ変換加算回路９がＮ（Ｎ≧３）ビットで
表されるアドレスデータ用である場合に、データ変換加
算回路９を構成する第Ｍ（２≦Ｍ≦Ｎ−１）ビット目に
対応した加算器１２−２，１２−３は、累算値レジスタ
８に保持されているデータの第Ｍビット目のビットデー
タ（第１の入力）Ａ、入力されたバイナリコード体系の
データの第Ｍビット目のビットデータ（第２の入力）
Ｂ、入力されたバイナリコード体系のデータの第（Ｍ＋
１）ビット目のビットデータ（第３の入力）ＢＵ、上位
側に接続された第（Ｍ＋１）ビット目に対応した加算器
からの桁下がりデータ（桁下がり入力）ＣＡｉｎ及び下
位側に接続された第（Ｍ−１）ビット目に対応した加算
器からの桁上がりデータ（桁上がり入力）Ｃｉｎをそれ
ぞれ入力としている。そして、選択回路５へ当該加算器
の加算結果Ｓ、第（Ｍ＋１）ビット目対応の加算器へ桁
上がりデータ（桁上がり出力）Ｃｏｕｔ及び第（Ｍ−
１）ビット目対応の加算器へ桁下がりデータ（桁下がり
出力）ＣＡｏｕｔをそれぞれ出力としている。各出力値
は、上記各入力値に基づき決定される。この入出力値の
関係を図１３に示す。

【００４８】最下位ビット（第１ビット目）に対応する
加算器１２−４は、第Ｍビット目対応の加算器１２−
２，１２−３と基本的には同じ構成であるが、下位側に
加算器を接続しないので、下位側へ桁下がりデータＣＡ
ｏｕｔを出力しない。また、下位側に加算器を接続しな
いので、下位側からの桁上がりデータＣｉｎからは常に
０を固定入力する。一方、最上位ビット（第Ｎビット
目）に対応する加算器１２−１は、上位側に加算器を接
続しないので、上位側からの桁下がりデータＣＡｉｎか
らは常に０を固定入力する。また、上位側への桁上がり
データＣｏｕｔを出力しない。現実的ではないが、上記
最上位用の加算器１２−１と最下位用の加算器１２−４
とを直接接続すれば、Ｎ＝２ビットで表されるデータに
も適用することはできる。加算回路は、通常、ビット毎
に対応させたフルアダーを並べて形成するが、本実施の
形態においても、これと同じ発想でＮビットデータ用の
データ変換加算回路９を形成することができる。

【００４９】本実施の形態におけるデータ変換加算回路
９の動作の一例として、４ビットデータ用の累算器７に
搭載された場合において、グレイコードである十進数の
３に、入力されたバイナリコードである十進数の５を加
算するときの各加算器１２の各入出力ビット値を図１４
に示す。

【００５０】本実施の形態における加算器１２もプログ
ラムカウンタに搭載される加算器と同様に入出力するビ
ットデータ数が増えるため、加算器単体としての回路規
模は、バイナリコード対応の加算器より大きくなり、消
費電力も増える。しかしながら、データを保持する構成
（実施の形態４の累算値レジスタ８）を形成するメモリ
素子の駆動回数が削減するため、累算器７という記憶装
置、あるいは情報処理装置として捉えた場合には、トー
タルの消費電力は削減することができる。

【００５１】実施の形態６．データ変換加算回路９にお
ける加算結果が最大値（４ビットデータ用のプログラム
カウンタでは十進数の１５）に達した場合において更に
加算を行う場合、ラップアラウンドさせる場合とさせな
い場合がある。実施の形態５の図１３に基づき動作する
加算器１２を搭載したデータ変換加算回路９は、ラップ
アラウンドしない。つまり、各加算器１２の出力値が全
ての１となった場合にはそれ以上に加算できない。

【００５２】そこで、本実施の形態では、ラップアラウ
ンドすることのできるデータ変換加算回路９を提供する
ことにする。

【００５３】図１５は、データ変換加算回路９を構成す
る最上位ビット対応の加算器１２−１に適用する入出力
ビット値の関係を示した図であり、図１３に相当する図
である。なお、加算器１２−１に対する入力ＣＡｉｎ，
ＢＵは、常に０なので便宜的に図１５から削除した。最
上位ビット対応の加算器１２−１に限り、図１５に示し
た入出力ビットに基づき動作させることにより、ラップ
アラウンドさせることができる。グレイコードである十
進数の３に、入力されたバイナリコードである十進数の
１５を加算するときの各加算器１２の各入出力ビット値
を図１６に示す。

【００５４】実施の形態７．上記各実施の形態における
情報処理装置は、レジスタであるプログラムカウンタ及
び累算器へバイナリコード体系のままデータを出力して
いた。しかし、バイナリコード体系のデータをグレイコ
ード体系に変換する回路をレジスタより上流に別個に搭
載していたり、あるいは情報処理装置に入力されるデー
タそのものがグレイコード体系である可能性も将来的に
あり得る。そこで、本実施の形態においては、入力デー
タそのものがグレイコード体系である場合に適用するた
めの累算器を示すことにする。

【００５５】図１７は、本発明に係る情報処理装置に搭
載される累算器の一実施の形態を示したブロック構成図
である。本実施の形態における累算器１３は、累算値レ
ジスタ１４、加算回路１５及び選択回路１６を有してい
る。累算値レジスタ１４には、グレイコード体系のデー
タ（累算値）が保持される。加算回路１５は、入力され
たグレイコード体系の加算値を累算値レジスタ１４に保
持されている累算値に加算することによって累算値を新
たに算出する。選択回路１６は、入力される制御信号に
従い入力されたグレイコード体系のデータ、加算回路１
５の出力、又は入力された累算値レジスタ１４に保持さ
れている累算値のいずれかを選択して累算値レジスタ１
４へ出力する。本実施の形態の場合、初期ロード制御信
号と累算制御信号が上記入力される制御信号に相当す
る。

【００５６】次に、本実施の形態における動作について
説明する。

【００５７】本実施の形態における累算器１３は、入力
された加算値を、累算値レジスタ１４に保持されている
値に対して累算していく装置であるから、プログラム実
行開始後、累算を行う前に累算値レジスタ１４に初期値
を設定しておく必要がある。従って、プロセッサが累算
値レジスタ１４に初期値を設定する命令を実行すると、
これに応じて初期値が累算器１３に対して出力され、ま
た、これと同時に初期値ロード制御信号が出力される。
なお、初期値ロード制御信号とインクリメント制御信号
は、正常に動作していれば同時に出力されることはな
い。選択回路１６は、初期値ロード制御信号が入力され
たことに応じて入力されたグレイコード体系のデータを
選択して出力する。その出力値は、累算値レジスタ１４
に書き込まれる。

【００５８】また、プロセッサが累算命令を実行する
と、これに応じて加算値が累算器１３に対して出力さ
れ、また、これと同時に累算制御信号が出力される。加
算回路１５は、入力されたグレイコード体系の加算値
を、累算値レジスタ１４に保持されている累算値に加算
することにより累算値を新たに計算する。選択回路１６
は、累算制御信号が入力されたことに応じて加算回路１
５の出力を選択して出力する。その出力値は、累算値レ
ジスタ１４に書き込まれる。

【００５９】また、初期値ロード制御信号も累算制御信
号も出力されていないとき、選択回路１６は、累算値レ
ジスタ１４に保持されているデータを選択して出力す
る。すなわち、累算値レジスタ１４に保持されているデ
ータは、同じ値で更新されていることになるので、結果
的にそのデータがそのまま累算値レジスタ１４に保持さ
れている状態にある。

【００６０】以上のように、本実施の形態における累算
器１３は、入力されるデータがグレイコード体系の場合
に適用することができ、実施の形態４と同様に、累算値
レジスタ１４に保持するデータをグレイコード体系とす
ることにより累算器１３の低消費電力化を図ることがで
きる。

【００６１】実施の形態８．本実施の形態では、実施の
形態７に示した累算器１３搭載の加算回路１５の具体的
な構成を示す。図１８は、加算回路１５の回路構成図で
あり、図１９は、加算回路１５を構成する加算器１７の
構成図である。加算回路１５は、図１８に示したよう
に、処理するグレイコードのデータを構成する各ビット
に対応させて設けられた各加算器１７−１〜１７−４を
縦列接続することで形成される。なお、図１８は、４ビ
ットデータを扱う加算回路１５の例が示されている。扱
うビット数を増やすには、最上位ビットを処理する加算
器１７−１と最下位ビットを処理する加算器１７−４の
間に挟まれている加算器１７−２，１７−３を、図示し
た接続構成のまま増やせばよい。

【００６２】各加算器１７−１〜１７−４は、全て同じ
回路構成で実現できるが、両端の加算器１７−１，１７
−４の一方側には加算器が接続されていないので、後述
する入出力信号値の条件が必要になる。加算器１７は、
図１９に示したようにビットデータの入出力を行う。す
なわち、加算回路１５がＮ（Ｎ≧３）ビットで表される
アドレスデータ用である場合に、加算回路１５を構成す
る第Ｍ（２≦Ｍ≦Ｎ−１）ビット目に対応した加算器１
７−２，１７−３は、累算値レジスタ１４に保持されて
いるデータの第Ｍビット目のビットデータ（第１の入
力）Ａ、入力されたグレイコード体系のデータの第Ｍビ
ット目のビットデータ（第２の入力）Ｂ、上位側に接続
された第（Ｍ＋１）ビット目に対応した加算器からの桁
下がりデータとして第１の桁下がり入力ＣＡｉｎと第２
の桁下がり入力ＣＢｉｎ、及び下位側に接続された第
（Ｍ−１）ビット目に対応した加算器からの桁上がりデ
ータ（桁上がり入力）Ｃｉｎをそれぞれ入力としてい
る。そして、選択回路５へ当該加算器の加算結果Ｓ、第
（Ｍ−１）ビット目対応の加算器へ桁下がりデータとし
て第１の桁下がり出力ＣＡｏｕｔと第２の桁下がり出力
ＣＢｏｕｔ、及び第（Ｍ＋１）ビット目対応の加算器へ
桁上がりデータ（桁上がり出力）Ｃｏｕｔをそれぞれ出
力としている。各出力値は、上記各入力値に基づき決定
される。この入出力値の関係を図２０に示す。なお、本
実施の形態における加算器１７は、上位側に接続された
加算器からの桁下がりデータとして２種類の桁下がり入
力ＣＡｉｎ，ＣＢｉｎ、また、下位側に接続された加算
器からの桁上がりデータとして２種類の桁上がり出力Ｃ
Ａｏｕｔ，ＣＢｏｕｔが存在する。これは、上記各実施
の形態における各加算器には、一のグレイコード体系の
ビットデータのみが入力されていたのに対し、本実施の
形態においては、２つの入力データＡ，Ｂが共にグレイ
コードデータであるためにそれぞれの入力データに対応
した桁上げ／桁下げ信号が発生するからである。

【００６３】最下位ビット（第１ビット目）に対応する
加算器１７−４は、第Ｍビット目対応の加算器１７−
２，１７−３と基本的には同じ構成であるが、下位側に
加算器を接続しないので、下位側へ桁下がりデータＣＡ
ｏｕｔ，ＣＢｏｕｔを出力しない。また、下位側に加算
器を接続しないので、下位側からの桁上がりデータＣｉ
ｎからは常に０を固定入力する。一方、最上位ビット
（第Ｎビット目）に対応する加算器１７−１は、上位側
に加算器を接続しないので、上位側からの桁下がりデー
タＣＡｉｎ，ＣＢｉｎからは常に０を固定入力する。ま
た、上位側への桁上がりデータＣｏｕｔを出力しない。
現実的ではないが、上記最上位用の加算器１７−１と最
下位用の加算器１７−４とを直接接続すれば、Ｎ＝２ビ
ットで表されるデータにも適用することはできる。加算
回路は、通常、ビット毎に対応させたフルアダーを並べ
て形成するが、本実施の形態においても、これと同じ発
想でＮビットデータ用の加算回路１５を形成することが
できる。

【００６４】本実施の形態における加算回路１５の動作
の一例として、４ビットデータ用の累算器１３に搭載さ
れた場合において、グレイコードである十進数の累算値
３に、入力されたグレイコードである十進数の５を加算
するときの各加算器１７の各入出力ビット値を図２１に
示す。

【００６５】本実施の形態における加算器１７もプログ
ラムカウンタに搭載される加算器と同様に入出力するビ
ットデータ数が増えるため、加算器単体としての回路規
模は、バイナリコード対応の加算器より大きくなり、消
費電力も増える。しかしながら、累算値レジスタ１４を
形成するメモリ素子の駆動回数が削減するため、累算器
１３、あるいは情報処理装置として捉えた場合には、ト
ータルの消費電力は削減することができる。

【００６６】実施の形態９．実施の形態８の図２０に基
づき動作する加算器１７を搭載した加算回路１５は、ラ
ップアラウンドしないため、本実施の形態では、ラップ
アラウンドする加算回路１５を示す。

【００６７】図２２は、加算回路１５を構成する最上位
ビット対応の加算器１７−１に適用する入出力ビット値
の関係を示した図である。なお、加算器１７−１に対す
る入力ＣＡｉｎ，ＣＢｉｎは、常に０なので便宜的に図
２２から削除した。最上位ビット対応の加算器１７−１
に限り、図２２に示した入出力ビットに基づき動作させ
ることにより、ラップアラウンドさせることができる。
その他の加算器１７−２〜１７−４は、そのまま図２０
に示した入出力ビット値の関係に従い動作する。グレイ
コードである十進数の３に、入力されたバイナリコード
である十進数の１５を加算するときの各加算器１７の各
入出力ビット値を図２３に示す。

【００６８】実施の形態１０．上記各実施の形態におい
ては、プログラムカウンタ等のレジスタに保持するデー
タのコード体系をグレイコードとすることで低消費電力
化を図るようにしたことを特徴としている。これは、レ
ジスタに保持されたデータの各ビット値の変化する回数
を減らすことによってレジスタを構成する回路素子の駆
動回数を削減することで達成しようとするものである。
しかしながら、前述したように、加算回路を形成する加
算器自体は、グレイコード対応の方がバイナリコード対
応より電力を消費する。

【００６９】そこで、本実施の形態においては、それぞ
れの長所を組み合わせることによって更に低消費電力化
が図れるようにした。そのために、本実施の形態におい
ては、レジスタに保持されるデータの一部分のコード体
系としてグレイコードを用いることによって、グレイコ
ード体系で表されるデータ部分とバイナリコード体系で
表されるデータ部分が混在したコード体系混在データを
処理できるようにしたことを特徴としている。

【００７０】図２４は、本実施の形態における情報処理
装置に搭載されるプログラムカウンタに搭載される加算
回路の概略的な内部構成を示した図である。なお、プロ
グラムカウンタ自体の構成は、説明しない部分において
は図１と同じでよい。

【００７１】本実施の形態におけるプログラムカウンタ
が扱うデータは、（Ｐ＋Ｎ＋Ｑ）ビット長からなるアド
レスデータであり、上位Ｐビット及び下位Ｑビットをバ
イナリコード体系のデータ、その間のＮビットをグレイ
コード体系のデータとしたコード体系混合型のデータで
ある。本実施の形態における加算回路４は、このコード
体系混合型データのコード体系の構成にあわせた回路構
成となる。すなわち、図２４に示したように、加算回路
４は、入力されたコード体系混合データのうち上位Ｐビ
ットのデータ部分の加算を実行するバイナリコード体系
データ用のカウンタ（以下「バイナリコード用カウン
タ」）１８と、同様に下位Ｑビットのデータ部分の加算
を実行するバイナリコード体系データ用のバイナリコー
ド用カウンタ１９と、その間のＮビットのデータ部分の
加算を実行するグレイコード体系データ用のカウンタ
（以下「グレイコード用カウンタ」）２０とで構成され
ている。グレイコード用カウンタ２０は、実施の形態２
（図３）で示した加算回路とほぼ同様の構成を有してお
り、処理するＮビット個々に対応させてＮ個のグレイコ
ード用加算器を接続することで形成されるグレイコード
体系用加算器群である。グレイコード用カウンタ２０を
形成する各加算器は、図４に示した加算器をそのまま利
用できる。バイナリコード用カウンタ１８，１９も同様
に処理するＰ，Ｑビット個々に対応させてＰ，Ｑ個のバ
イナリコード体系用の加算器を接続することで形成され
るバイナリコード体系用加算器群である。なお、バイナ
リコード体系用の加算器は、従来からあるものを利用す
ることができる。

【００７２】本実施の形態において用いるＮビットデー
タ用の加算回路（グレイコード体系用加算器群）と実施
の形態２（図３）において説明した加算回路の異なると
ころは、以下の点である。まず、実施の形態２におい
て、加算回路４を形成する加算器のうち最上位ビットデ
ータを処理する加算器には、上位側に接続する加算器が
ないため上位側への桁上がり出力Ｃｏｕｔは出力しなか
ったが、本実施の形態では、上位側にバイナリコード用
カウンタ１８が存在するため桁上がり出力Ｃｏｕｔを出
力する。また、最下位ビットデータを処理する加算器に
は、１ずつインクリメントさせるために桁上がり入力
（桁上げ信号）Ｃｉｎとして常に１を入力させていた
が、本実施の形態では、下位側にバイナリコード用カウ
ンタ１９が存在するため、バイナリコード用カウンタ１
９からの桁上げ信号をＣｉｎとして入力させる。なお、
バイナリコードでは、桁下げ信号はないので、実施の形
態２と同様に最下位ビット対応の加算器は、桁下がり出
力（桁下げ信号）ＣＡｏｕｔを出力しない。また、最上
位の加算器は、ラップアラウンド対応の入出力ビットデ
ータ対応表（図８）を用いる。バイナリコード用カウン
タ１８，１９も同様にラップアラウンド対応のものとす
る。

【００７３】また、図示していないが、本実施の形態に
おけるバイナリコード用カウンタ１９は、アドレスデー
タの最下位ビットを処理するため、インクリメント値で
ある１が常に入力される。

【００７４】本実施の形態におけるプログラムカウンタ
自体の構成は、上記の通りほぼ図１と同じでよいが、コ
ード体系混合データを扱うため、コード変換回路は、入
力されたバイナリコード体系のデータのうちグレイコー
ド体系で表されたデータ部分に対応するデータ部分のみ
をグレイコード体系に変換する。すなわち、中位Ｎビッ
ト部分のデータのみをコード変換する。また、図１にお
いてグレイコードカウンタ２として図示されたカウンタ
には、コード体系混合データが保持されることになる。

【００７５】本実施の形態におけるプログラムカウンタ
の処理の流れは、実施の形態１と同じなので説明を省略
する。ここでは、加算回路４内における動作についての
み説明する。

【００７６】例えば、バイナリコード用カウンタ１９が
Ｑ＝２ビットデータ用であるとする。レジスタに０が保
持されているとき、バイナリコード用カウンタ１９に
は、“００”が入力されてくるのでインクリメントする
ことにより“０１”を加算結果として出力する。このと
き、桁上げ信号が入力されてこない（正確には０が入力
される）。従って、入力されたデータをそのまま出力す
ることになる。バイナリコード用カウンタ１９がインク
リメントを２回繰り返して“１１”が入力されてきたと
き、バイナリコード用カウンタ１９は、ラップアラウン
ドすることで“００”を加算結果として出力すると共
に、このとき初めて桁上げ信号を出力する。グレイコー
ド用カウンタ２０は、この桁上げ信号により初めてイン
クリメントを行う。グレイコード用カウンタ２０がＮ＝
３ビットデータ用であるとすると、グレイコード用カウ
ンタ２０には“０００”が入力されてくるのでインクリ
メントすることにより“００１”を加算結果として出力
する。グレイコード用カウンタ２０がインクリメントを
６回繰り返して“１００”（十進数の７）が入力されて
きたとき、グレイコード用カウンタ２０は、ラップアラ
ウンドすることで“０００”を加算結果として出力する
と共に、このとき初めて桁上げ信号を出力する。バイナ
リコード用カウンタ１８は、この桁上げ信号により初め
てインクリメントを行う。

【００７７】本実施の形態においては、加算回路を構成
する際、バイナリコード用カウンタとグレイコード用カ
ウンタを混在させること、バイナリコード用カウンタ又
はグレイコード用カウンタがそれぞれ複数搭載可能であ
ることを示すために図２４に示すような構成を例示し
た。ただ、１ずつインクリメントさせるプログラムカウ
ンタでは、下位ビット部分にビット値の変化の回数の少
ないグレイコード用カウンタを配設し、頻繁にインクリ
メントされてこない上位ビット部分にグレイコード用加
算器より消費電力の少ないバイナリコード用加算器搭載
のバイナリコード用カウンタを配設することで、より効
果的な低消費電力化を図ることができる。

【００７８】実施の形態１１．本実施の形態は、実施の
形態１０と同様に部分的にグレイコード体系のデータを
処理できるようにしたことを特徴としているが、実施の
形態１０が実施の形態１〜３に対応したプログラムカウ
ンタであるのに対し、本実施の形態では、実施の形態４
〜６に対応した累算器に適用した場合である。

【００７９】図２５は、本実施の形態における情報処理
装置に搭載される累算器に搭載されるデータ変換加算回
路の概略的な内部構成を示した図である。なお、累算器
自体の構成は、説明しない部分においては図１０と同じ
でよい。

【００８０】本実施の形態における累算器が扱うデータ
は、（Ｐ＋Ｎ＋Ｑ）ビット長からなるデータであり、上
位Ｐビット及び下位Ｑビットをバイナリコード体系のデ
ータ、その間のＮビットをグレイコード体系のデータと
したコード体系混合型のデータである。本実施の形態に
おけるデータ変換加算回路９は、このコード体系混合型
データのコード体系の構成にあわせた回路構成となる。
すなわち、図２５に示したように、データ変換加算回路
９は、処理するコード体系混合データのうちバイナリコ
ード体系で表された上位Ｐビットのデータ部分の加算を
実行するバイナリコード体系用加算器群（以下「バイナ
リコード用加算器」）２１と、同様に下位Ｑビットのデ
ータ部分の加算を実行するバイナリコード体系データ用
のバイナリコード用加算器２２と、その間のＮビットの
データ部分の加算を実行するグレイコード体系用加算器
群（以下「グレイコード用加算器」）２３とで構成され
ている。グレイコード用加算器２３は、実施の形態５
（図１１）で示したのと同様の構成を有しており、内部
に有する各加算器は、図１２に示した加算器をそのまま
利用できる。バイナリコード用加算器２１，２２も同様
に処理するＰ，Ｑビット個々に対応させてＰ，Ｑ個のバ
イナリコード体系用の加算器を接続することで形成され
るバイナリコード体系用加算器群である。なお、バイナ
リコード体系用の加算器は、従来からあるものを利用す
ることができる。

【００８１】本実施の形態において用いるＮビットデー
タ用のグレイコード用加算器２３と実施の形態５（図１
１）において説明したデータ変換加算回路の異なるとこ
ろは、実施の形態１０と同様に、グレイコード用加算器
２３内の最上位ビットデータを処理する加算器は、上位
側へ桁上がり出力（桁上げ信号）Ｃｏｕｔを出力する。
また、最下位ビットデータを処理する加算器は、下位側
からの桁上がり入力（桁上げ信号）Ｃｉｎを入力する。
なお、バイナリコードでは、桁下げ信号はないので、実
施の形態５と同様に最下位ビット対応の加算器は、桁下
がり出力（桁下げ信号）ＣＡｏｕｔを出力しない。ま
た、最上位の加算器は、ラップアラウンド対応の入出力
ビットデータ対応表（図１５）を用いる。バイナリコー
ド用カウンタ２１，２２も同様にラップアラウンド対応
のものとする。

【００８２】本実施の形態におけるプログラムカウンタ
自体の構成は、上記の通りほぼ図１０と同じでよいが、
コード体系混合データを扱うため、コード変換回路は、
入力されたバイナリコード体系のデータのうちグレイコ
ード体系で表されたデータ部分に対応するデータ部分の
みをグレイコード体系に変換する。すなわち、中位Ｎビ
ット部分のデータのみをコード変換する。また、言うま
でもないが、グレイコード用加算器２３は、コード変換
回路と同様に入力された初期値（又は加算値）のうち中
位Ｎビット部分のデータのみをコード変換する。

【００８３】本実施の形態における累算器の処理の流れ
は、実施の形態５と同じなので説明を省略する。また、
データ変換加算回路９内における動作については、上記
実施の形態１０と同じなので省略する。

【００８４】本実施の形態は、情報処理装置内において
扱うデータの特性に応じてデータ変換加算回路９の内部
構成を決定すればよい。

【００８５】例えば、情報処理装置が３２ビットマシン
の場合、４バイト刻みで命令が入ってくる。つまり、加
算値は４なので、下位アドレスの遷移は、初期値が０の
とき１６進数で０，４，８，Ｃである。これを２進数
（バイナリコード）で表すと、“００００”，“０１０
０”，“１０００”、“１１００”であり、下位２ビッ
トは常に“００”である。すなわち、バイナリデータで
あっても下位２ビットは、何も変化しないので、下位の
２ビットをグレイコード用加算器より相対的に消費電力
の少ないバイナリコード用加算器を割り当てるのが効果
的である。図２５に従うと、バイナリコード用加算器２
２をＱ＝２ビットデータ用とすればよい。

【００８６】このように、データビット値の変化の激し
いところのみにグレイコード用加算器を用い、そうでな
いところにはバイナリコード用加算器を用いることで、
より効果的な低消費電力化を図ることができる。なお、
本実施の形態におけるデータ変換加算回路９を形成する
グレイコード用加算器とバイナリコード用加算器の数や
並び順は、図２５に限定されるものではなく実施の形態
１０と同様、本実施の形態が適用されるレジスタの種類
や実行するプログラムの特質に応じて決めればよい。

【００８７】実施の形態１２．実施の形態１乃至３、１
０で示したプログラムカウンタに保持されるデータは、
実行中のプログラムに含まれている命令の格納位置を指
し示すアドレスポインタとして使用されるので、バイナ
リコード体系で表されたアドレス順に並んだ命令をその
ままメモリにロードしても、アドレスポインタは、コー
ド体系の相違からメモリ上において正しい位置を指し示
すことができない。

【００８８】そこで、本実施の形態においては、情報処
理装置にバイナリコード体系で表されたアドレス順をプ
ログラムカウンタが指し示す順番に置き換えてメモリに
ロードするアドレス変換機構を情報処理装置に設けたこ
とを特徴とする。

【００８９】図２６は、本実施の形態における情報処理
装置の概略構成図である。図２６には、前述したコード
変換処理機能を有するアドレス変換機構２４、メモリ２
５、メモリ２５にロードされるプログラムが格納された
プログラムファイル２６及び上記説明したプログラムカ
ウンタ１が示されている。

【００９０】アドレス変換機構２４は、プログラムをメ
モリ２５にロードするとき、図２に示したバイナリコー
ドとグレイコードとの対応表に基づく規則に従い命令の
アドレス順を並び替えてロードする。このように、アド
レス変換機構２４を設けたことにより、グレイコード体
系で表されたアドレスポインタを搭載したときでもプロ
グラムを正常に実行させることができる。

【００９１】以上のように、情報処理装置に搭載する少
なくとも１つのレジスタに、各実施の形態において前述
したいずれかのレジスタを採用することで、低消費電力
化を図ることができる。

【００９２】

【発明の効果】本発明によれば、カウンタで保持される
アドレスデータなど順次インクリメントされるデータ、
あるいは累算値レジスタで保持されるデータのコード体
系としてビット遷移の少ないグレイコードを利用するよ
うにしたので、レジスタを構成するメモリ素子の駆動回
数を削減することができ、この結果、低消費電力化を図
ることができる。

【００９３】また、入力されるデータがすでにグレイコ
ード体系の場合にもそのままのコード体系で累算値レジ
スタに保持することができる。

【００９４】また、レジスタに保持されるデータの一部
分のコード体系としてグレイコードを用いることによっ
て、グレイコード体系で表されるデータ部分とバイナリ
コード体系で表されるデータ部分が混在したコード体系
混在データを処理できるようにした。これにより、バイ
ナリコードではデータビット値の変化が激しくなるデー
タ部分に、ビット変化が少ないグレイコード体系で処理
し、そうでないところにはグレイコード体系の加算器よ
り相対的に消費電力が少なくなるバイナリコード体系の
加算器により、すなわちバイナリコード体系で処理する
ことができるので、より効果的な低消費電力化を図るこ
とができる。

【００９５】また、バイナリコード体系で表されたアド
レス順に並んだデータを、グレイコード体系で表された
アドレス順に並び替えてロードするアドレス変換機構を
設けたことで、グレイコード体系で表されたアドレスポ
インタを保持するレジスタを用いた場合でもプログラム
の明細を正しい順番で正常に実行させることができる。

【図面の簡単な説明】

【図１】 本発明に係る情報処理装置に搭載されるプロ
グラムカウンタの一実施の形態を示したブロック構成図
である。

【図２】 数字をバイナリコードとグレイコードで表し
たときのビット構成を示した図である。

【図３】 実施の形態２における加算回路の回路構成図
である。

【図４】 実施の形態２における加算回路を構成する加
算器の構成図である。

【図５】 実施の形態２における加算器の入出力値の関
係を示した図である。

【図６】 実施の形態２における加算器の入出力値の関
係を示した図である。

【図７】 実施の形態２において加算回路の動作時にお
ける各加算器の各入出力ビット値を示した図である。

【図８】 実施の形態３におけるラップアラウンド対応
の最上位ビット用加算器の入出力値の関係を示した図で
ある。

【図９】 実施の形態３において加算回路の動作時にお
ける各加算器の各入出力ビット値を示した図である。

【図１０】 実施の形態４の情報処理装置に搭載される
累算器を示したブロック構成図である。

【図１１】 実施の形態５におけるデータ変換加算回路
の回路構成図である。

【図１２】 実施の形態５におけるデータ変換加算回路
を構成する加算器の構成図である。

【図１３】 実施の形態５における加算器の入出力値の
関係を示した図である。

【図１４】 実施の形態５においてデータ変換加算回路
の動作時における各加算器の各入出力ビット値を示した
図である。

【図１５】 実施の形態６におけるラップアラウンド対
応の最上位ビット用加算器の入出力値の関係を示した図
である。

【図１６】 実施の形態６において加算回路の動作時に
おける各加算器の各入出力ビット値を示した図である。

【図１７】 実施の形態７の情報処理装置に搭載される
累算器を示したブロック構成図である。

【図１８】 実施の形態８における加算回路の回路構成
図である。

【図１９】 実施の形態８における加算回路を構成する
加算器の構成図である。

【図２０】 実施の形態８における加算器の入出力値の
関係を示した図である。

【図２１】 実施の形態８において加算回路の動作時に
おける各加算器の各入出力ビット値を示した図である。

【図２２】 実施の形態９におけるラップアラウンド対
応の最上位ビット用加算器の入出力値の関係を示した図
である。

【図２３】 実施の形態９において加算回路の動作時に
おける各加算器の各入出力ビット値を示した図である。

【図２４】 実施の形態１０においてプログラムカウン
タを構成する加算回路の概略的な内部構成を示した図で
ある。

【図２５】 実施の形態１１における情報処理装置に搭
載される累算器に搭載されるデータ変換加算回路の概略
的な内部構成を示した図である。

【図２６】 実施の形態１２における情報処理装置の概
略構成図である。

【符号の説明】 １ プログラムカウンタ、２ グレイコードカウンタ、
３，１０ コード変換回路、４，１５ 加算回路、５，
１１，１６ 選択回路、６，６−１〜６−３，１２，１
２−１〜１２−４，１７，１７−１〜１７−４ 加算
器、７，１３ 累算器、８，１４ 累算値レジスタ、９
データ変換加算回路、１８，１９ バイナリコード用
カウンタ、２０ グレイコード用カウンタ、２１，２２
バイナリコード用加算器、２３ グレイコード用加算
器、２４ アドレス変換機構、２５メモリ、２６ プロ
グラムファイル。

Claims (14)

【特許請求の範囲】
1. 【請求項１】 搭載した少なくとも１つのレジスタに保
   持され、順次インクリメントされるデータのコード体系
   としてグレイコードを用いることを特徴とする情報処理
   装置。
2. 【請求項２】 情報処理装置に搭載されるレジスタにお
   いて、 グレイコード体系のデータを保持するカウンタと、 入力されたバイナリコード体系のデータをグレイコード
   体系のデータに変換するコード変換回路と、 前記カウンタに保持されているデータを１ずつインクリ
   メントする加算回路と、 入力される制御信号に従い前記コード変換回路の出力、
   前記加算回路の出力、又は入力された前記カウンタに保
   持されているデータのいずれかを選択して前記カウンタ
   へ出力する選択回路と、 を有することを特徴とするレジスタ。
3. 【請求項３】 Ｎ（Ｎ≧２）ビットデータ用の前記加算
   回路は、処理するデータを構成する各ビットに対応させ
   てグレイコード用加算器を配設し、かつＮ個縦列接続す
   ることで形成され、 第１ビット目に対応した前記グレイコード用加算器は、
   インクリメント値である１、前記カウンタに保持されて
   いるデータの第１ビット目及び第２ビット目に対応した
   前記グレイコード用加算器からの桁下がりデータをそれ
   ぞれ入力とし、また、その各入力データに基づき第２ビ
   ット目に対応した前記グレイコード用加算器へ桁上がり
   データ及び前記選択回路へ加算結果をそれぞれ出力と
   し、 第Ｎビット目に対応した前記グレイコード用加算器は、
   前記カウンタに保持されているデータの第Ｎビット目及
   び第（Ｎ−１）ビット目に対応した前記グレイコード用
   加算器からの桁上がりデータをそれぞれ入力とし、ま
   た、その各入力データに基づき第（Ｎ−１）ビット目に
   対応した前記グレイコード用加算器へ桁下がりデータ及
   び前記選択回路へ加算結果をそれぞれ出力とし、 Ｎ≧３のとき、第Ｍ（２≦Ｍ≦Ｎ−１）ビット目に対応
   した前記各グレイコード用加算器は、前記カウンタに保
   持されているデータの第Ｍビット目、第（Ｍ＋１）ビッ
   ト目に対応した前記グレイコード用加算器からの桁下が
   りデータ及び第（Ｍ−１）ビット目に対応した前記グレ
   イコード用加算器からの桁上がりデータをそれぞれ入力
   とし、また、その各入力データに基づき第（Ｍ＋１）ビ
   ット目に対応した前記グレイコード用加算器へ桁上がり
   データ、第（Ｍ−１）ビット目に対応した前記グレイコ
   ード用加算器へ桁下がりデータ及び前記選択回路へ加算
   結果をそれぞれ出力とすることを特徴とする請求項２記
   載のレジスタ。
4. 【請求項４】 情報処理装置に搭載されるレジスタにお
   いて、 グレイコード体系のデータを保持する累算値レジスタ
   と、 入力されたバイナリコード体系のデータをグレイコード
   体系のデータに変換すると共に、コード変換したデータ
   値を前記累算値レジスタに保持されている累算値に加算
   するデータ変換加算回路と、 入力されたバイナリコード体系のデータをグレイコード
   体系のデータに変換するコード変換回路と、 入力される制御信号に従い前記コード変換回路の出力、
   前記データ変換加算回路の出力、又は入力された前記累
   算値レジスタに保持されている累算値のいずれかを選択
   して前記累算値レジスタへ出力する選択回路と、 を有することを特徴とするレジスタ。
5. 【請求項５】 Ｎ（Ｎ≧２）ビットデータ用の前記デー
   タ変換加算回路は、処理するデータを構成する各ビット
   に対応させてグレイコード用加算器を配設し、かつＮ個
   縦列接続することで形成され、 第１ビット目に対応した前記グレイコード用加算器は、
   前記累算値レジスタに保持されているデータの第１ビッ
   ト目、入力されたバイナリコード体系のデータの第１及
   び第２ビット目、並びに第２ビット目に対応した前記グ
   レイコード用加算器からの桁下がりデータをそれぞれ入
   力とし、また、その各入力データに基づき第２ビット目
   に対応した前記グレイコード用加算器へ桁上がりデータ
   及び前記選択回路へ加算結果をそれぞれ出力とし、 第Ｎビット目に対応した前記グレイコード用加算器は、
   前記累算値レジスタに保持されているデータの第Ｎビッ
   ト目、入力されたバイナリコード体系のデータの第Ｎビ
   ット目及び第（Ｎ−１）ビット目に対応した前記グレイ
   コード用加算器からの桁上がりデータをそれぞれ入力と
   し、また、その各入力データに基づき第（Ｎ−１）ビッ
   ト目に対応した前記グレイコード用加算器へ桁下がりデ
   ータ及び前記選択回路へ加算結果をそれぞれ出力とし、 Ｎ≧３のとき、第Ｍ（２≦Ｍ≦Ｎ−１）ビット目に対応
   した前記各グレイコード用加算器は、前記累算値レジス
   タに保持されているデータの第Ｍビット目、入力された
   バイナリコード体系のデータの第Ｍ及び第（Ｍ＋１）ビ
   ット目、第（Ｍ＋１）ビット目に対応した前記グレイコ
   ード用加算器からの桁下がりデータ及び第（Ｍ−１）ビ
   ット目に対応した前記グレイコード用加算器からの桁上
   がりデータをそれぞれ入力とし、また、その各入力デー
   タに基づき第（Ｍ＋１）ビット目に対応した前記グレイ
   コード用加算器へ桁上がりデータ、第（Ｍ−１）ビット
   目に対応した前記グレイコード用加算器へ桁下がりデー
   タ及び前記選択回路へ加算結果をそれぞれ出力とするこ
   とを特徴とする請求項４記載のレジスタ。
6. 【請求項６】 情報処理装置に搭載されるレジスタにお
   いて、 グレイコード体系のデータを保持する累算値レジスタ
   と、 入力されたグレイコード体系のデータ値を前記累算値レ
   ジスタに保持されている累算値に加算する加算回路と、 入力される制御信号に従い入力されたグレイコード体系
   のデータ、前記加算回路の出力、又は入力された前記累
   算値レジスタに保持されている累算値のいずれかを選択
   して前記累算値レジスタへ出力する選択回路と、を有す
   ることを特徴とするレジスタ。
7. 【請求項７】 Ｎ（Ｎ≧２）ビットデータ用の前記加算
   回路は、処理するデータを構成する各ビットに対応させ
   てグレイコード用加算器を配設し、かつＮ個縦列接続す
   ることで形成され、 第１ビット目に対応した前記グレイコード用加算器は、
   前記累算値レジスタに保持されているデータの第１ビッ
   ト目、入力されたグレイコード体系のデータの第１ビッ
   ト目及び第２ビット目に対応した前記グレイコード用加
   算器からの桁下がりデータをそれぞれ入力とし、また、
   その各入力データに基づき第２ビット目に対応した前記
   グレイコード用加算器へ桁上がりデータ及び前記選択回
   路へ加算結果をそれぞれ出力とし、 第Ｎビット目に対応した前記グレイコード用加算器は、
   前記累算値レジスタに保持されているデータの第Ｎビッ
   ト目、入力されたグレイコード体系のデータの第Ｎビッ
   ト目及び第（Ｎ−１）ビット目に対応した前記グレイコ
   ード用加算器からの桁上がりデータをそれぞれ入力と
   し、また、その各入力データに基づき第（Ｎ−１）ビッ
   ト目に対応した前記グレイコード用加算器へ桁下がりデ
   ータ及び前記選択回路へ加算結果をそれぞれ出力とし、 Ｎ≧３のとき、第Ｍ（２≦Ｍ≦Ｎ−１）ビット目に対応
   した前記各グレイコード用加算器は、前記累算値レジス
   タに保持されているデータの第Ｍビット目、入力された
   グレイコード体系のデータの第Ｍビット目、第（Ｍ＋
   １）ビット目に対応した前記グレイコード用加算器から
   の桁下がりデータ及び第（Ｍ−１）ビット目に対応した
   前記グレイコード用加算器からの桁上がりデータをそれ
   ぞれ入力とし、また、その各入力データに基づき第（Ｍ
   ＋１）ビット目に対応した前記グレイコード用加算器へ
   桁上がりデータ、第（Ｍ−１）ビット目に対応した前記
   グレイコード用加算器へ桁下がりデータ及び前記選択回
   路へ加算結果をそれぞれ出力とすることを特徴とする請
   求項６記載のレジスタ。
8. 【請求項８】 搭載した少なくとも１つのレジスタに保
   持されるデータの一部分のコード体系としてグレイコー
   ドを用いることによって、グレイコード体系で表される
   データ部分とバイナリコード体系で表されるデータ部分
   が混在したコード体系混在データを処理することを特徴
   とする情報処理装置。
9. 【請求項９】 情報処理装置に搭載されるレジスタにお
   いて、 グレイコード体系で表されたデータ部分と、バイナリコ
   ード体系で表されたデータ部分とが混在して形成された
   コード体系混合データを保持するカウンタと、前記カウ
   ンタに保持されているコード体系混合データを１ずつイ
   ンクリメントする加算回路と、 入力されたバイナリコード体系のデータのうち前記グレ
   イコード体系で表されたデータ部分に対応するデータ部
   分のみをグレイコード体系に変換するコード変換回路
   と、 入力される制御信号に従い前記コード変換回路の出力、
   前記加算回路の出力、又は入力された前記カウンタに保
   持されているコード体系混合データのいずれかを選択し
   て前記カウンタへ出力する選択回路と、 を有し、グレイコード体系とバイナリコード体系とが混
   在したコード体系混合データを保持することを特徴とす
   るレジスタ。
10. 【請求項１０】 前記加算回路は、 処理するコード体系混合データのうち前記グレイコード
    体系で表されたデータ部分の加算を実行する１乃至複数
    のグレイコード体系用加算器群と、 処理するコード体系混合データのうち前記バイナリコー
    ド体系で表されたデータ部分の加算を実行する１乃至複
    数のバイナリコード体系用加算器群と、 を有し、前記各加算器群を縦列接続することで形成され
    ることを特徴とする請求項９記載のレジスタ。
11. 【請求項１１】 前記データは、アドレスデータである
    ことを特徴とする請求項２、３、９、１０のいずれかに
    記載のレジスタ。
12. 【請求項１２】 情報処理装置に搭載されるレジスタに
    おいて、 グレイコード体系で表されたデータ部分と、バイナリコ
    ード体系で表されたデータ部分とが混在して形成された
    コード体系混合データを保持する累算値カウンタと、 入力されたバイナリコード体系のデータのうち前記グレ
    イコード体系で表されたデータ部分に対応するデータ部
    分のみをグレイコード体系に変換するコード変換回路
    と、 入力されたバイナリコード体系のデータのうち前記グレ
    イコード体系で表されたデータ部分に対応するデータ部
    分のみをグレイコード体系に変換することによって入力
    データからコード体系混合データを生成すると共に、生
    成したコード体系混合データ値を前記累算値カウンタに
    保持されているコード体系混合データに加算するデータ
    変換加算回路と、 入力される制御信号に従い前記コード変換回路の出力、
    前記データ変換加算回路の出力、又は入力された前記累
    算値カウンタに保持されているコード体系混合データの
    いずれかを選択して前記累算値カウンタへ出力する選択
    回路と、 を有し、グレイコード体系とバイナリコード体系とが混
    在したコード体系混合データを保持することを特徴とす
    るレジスタ。
13. 【請求項１３】 前記データ変換加算回路は、 処理するコード体系混合データのうち前記グレイコード
    体系で表されたデータ部分の加算を実行する１乃至複数
    のグレイコード体系用加算器群と、 処理するコード体系混合データのうち前記バイナリコー
    ド体系で表されたデータ部分の加算を実行する１乃至複
    数のバイナリコード体系用加算器群と、 を有し、前記各加算器群を縦列接続することで形成され
    ることを特徴とする請求項１２記載のレジスタ。
14. 【請求項１４】 請求項１１記載のレジスタに保持され
    ているデータをアドレスポインタとして使用する場合、
    バイナリコード体系で表されたアドレス順に並んだデー
    タを、グレイコード体系で表されたアドレス順に並び替
    えてロードするアドレス変換機構を有することを特徴と
    する請求項１記載の情報処理装置。