JP2002533767A - 能動バックプレーン回路、このような回路を包含する空間光変調器およびこのような空間光変調器を作動させる方法 - Google Patents

Abstract

(57)【要約】 マトリックス液晶ディスプレイ用の能動半導体バックプレーン(３)が、ピクセル・アレイ(４)を構成する複数の相互排他的セットの電気的にアドレス指定可能な要素と、一度に１つずつセットをアドレス指定するように配置した手段（４４）と、複数のセットのうち２つ以上のセットを同時にアドレス指定する手段（４４、４５）とを包含する。好ましくは、セットは、急速ブランキングのために同時にアドレス指定可能な行である。アレイを書き込み、再書き込みするための単一パス、ツーパス機構が記載してある。

Description

【発明の詳細な説明】

【０００１】 本発明は、アドレス指定可能なアレイおよびこのようなアレイを組み込んだ空
間光変調器に関する。

【０００２】 この明細書における好ましい実施例に関して説明する空間光変調器は、能動半
導体バックプレーンと共通の正面電極との間に配置したスメクチック液晶層の形
を採る。これは、ディスプレイ装置としてのみならず、他の光学処理形態（たと
えば、相関・ホログラフィック・スイッチング）についても潜在的な用途を有す
る、比較的多数のピクセルを包含する急速で、できるならば、安価な空間光変調
器についての要求に応じて開発されたものである。この装置の他の態様は、整然
とした出願日、優先権日を持つ我々の係属中の国際特許出願で扱われている（P2
0957WO,優先権GB9827952.4; P20958WO, 20958WO1、共に優先権GB9827965.6; P20
959WO,優先権GB9827900.3; P20960WO,優先権GB9827901.1; P20962WO,優先権GB98
27945.8および20963WO, P20963WO1、共に優先権GB9827944.1参照）。

【０００３】 この空間光変調器の開発途中、一連の問題に遭遇し、処理したが、これらの問
題の解決策（構造、機能または方法の形を問わず）は、必ずしも実施例に適用す
るように制限されるわけではなく、他の用途を見出すことになろう。したがって
、本発明の態様のすべては、必ずしも液晶装置に限られるものではなく、また、
空間光変調器に限られるわけでもない。それにもかかわらず、後述する実施例を
開発するに際して遭遇した問題についての論議で始まることが役立つであろう。

【０００４】 液晶相は、前世紀から認識されていたが、光変調器で液晶材料を利用する早期
の試みが２、３あったが、いずれも、商業的な用途ではかなり成功していた。し
かしながら、１９６０年代の終わりに向かって、１９７０年代では、より多くの
材料で成功する率が高まり、より純度の高い材料が利用できるようになり、そて
、技術の全般的な進歩により、光変調器において液晶材料を使用することに関心
が再び高まってきた。

【０００５】 一般的に言って、この１９７０年代の期間は、ネマティック、コレステリック
液晶材料を用いることで始まった。コレステリック液晶材料は、主として温度を
測定したり、温度変化を示したりすることができるという点で、また、たとえば
、不純物の存在に応答することができるという点で、センサとしての用途が見出
されていた。このような場合、コレステリック・へリックスのピッチは、検出し
ようとしているパラメータに敏感であり、それ相応に波長を変化させ、へリック
スによる円偏光のワンハンドの選択的な反射がある。

【０００６】 また、電気光学式変調器においてコレステリック材料を使用する試みもなされ
たが、この時期、この分野での主たる研究目標はネマティック材料であった。初
期の装置は、ネマティック動的散乱効果のような効果を使用していたが、表面誘
起アラインメント、偏光についての効果および細長い色素分子その他の細長い分
子／粒子の再配向のような特性を使用するますます複雑な装置がそれを受け継い
だ。

【０００７】 この装置のいくつかは、表面アラインメントを適当に配置するか、あるいは、
液晶相に光学的に能動的な材料を組み込むことによって、ネマティック相がねじ
れた構造を採用したセルを使用していた。このような材料は、特殊な形態のネマ
ティック相と考えられることが多いコレステリック材料に似ているという点で意
味がある。

【０００８】 最初は、液晶光変調器は、対向した電極支持プレートに挟まれた液晶材料層を
包含する単一セルの形をしており、これらのプレートの少なくとも１つが透明で
あった。このようなセルは、動作が遅く、液晶材料の劣化により寿命が短くなる
傾向があった。非常に早期に、液晶セルに平均的な直流電圧を印加するのは得策
ではなく、少なくとも或る場合には、液晶材料そのものの電気分解によって劣化
が生じることが認識されており、平均直流電圧をゼロにする機構が案出された。

【０００９】 現在は、直流電圧を印加したときに、他の効果も作用することが認められてい
る。任意の時間にわたって液晶電気光学装置を駆動すると、イメージ・スティキ
ングとして知られる現象が生じる可能性がある。この効果の正確な原因は未知で
あるが、直流電界全体に応答して材料内にイオンが閉じ込められるか、あるいは
、空間電荷が誘起され、これが、外部直流電界が除かれたときでも残留電界を生
じさせるという理論がある。電気分解破壊を避けるためにも、あるいは、イメー
ジ・スティッキングを避けるためにも、液晶材料に印加される時間平均化電圧（
すなわち、電圧が実際に外部ソースから液晶に印加されている時間にわたる平均
）がゼロであることが、明らかに望ましい。

【００１０】 ネマティックセルの液晶層の厚さは、普通、約２０〜１００ミクロンである。
そして、ネマティック液晶セルと関連した単位キャパシタンスがそれ相応に小さ
くなる。さらに、全「ＯＦＦ」状態から全「ＯＮ」状態へのスイッチング時間が
むしろ比較的長くなる、普通、約１ミリ秒となる傾向がある。確実に駆動されな
い限り、「ＯＦＦ」状態へ戻る緩和もいくぶん長くなる可能性があるが、この「
ＯＦＦ」状態は唯一の安定状態である。

【００１１】 同時に、複数のピクセルを包含する電気光学ネマティック装置も考案されてい
た。最初は、セルの片側に共通電極を有し、セルの反対側に複数の個々にアドレ
ス指定可能な受動電極を有する形態（たとえば、７セグメント・ディスプレイ装
置）であるか、あるいは、セルの両側に交差する受動電極アレイ（たとえば、ス
キャンされる行、列の電極）の形態であった。後の配置はかなりの融通性を持っ
ていたが、ピクセル間のクロストークに関連した問題があった。

【００１２】 アナログ（グレイ・スケール）ディスプレイが印加電圧のアナログ変調によっ
て必要なときには、状況は悪化した。その理由は、光学応答性が印加電圧に非線
形に関係することにある。特に直流バランスも必要な場合、アドレス指定機構が
比較的複雑となった。ネマティックセルの切換が比較的遅いことに関連して、こ
のようなことを考えると、妥当な解像度を有するリアルタイム・ビデオ画像を得
ることは難しい。

【００１３】 その後、能動バックプレーン装置が製造された。これは、バックプレーンとそ
れから隔たって対向する基板との間に配置した液晶材料層を包含する。バックプ
レーンは、対応するピクセルを付勢するための複数の能動要素（たとえば、トラ
ンジスタ）を包含する。付勢は、通常、対向基板上に配置された１つまたはそれ
以上の逆電極との協働作用を伴うが、液晶層の平面とほぼ平行な電界のためにバ
ックプレーンそのものに逆電極を設けることが可能となった。

【００１４】 普通のバックプレーン形態は、シリカ／ガラス・バックプレーン上の薄膜トラ
ンジスタと半導体バックプレーンの２つある。能動要素は、或る種の形態のメモ
リ機能を実施するように配置することができる。この場合、能動要素のアドレス
指定は、ピクセルをアドレス指定し、切り換えるのに必要な時間に比べて、加速
され、ビデオ・フレーム率で表示することについての問題を軽減する。

【００１５】 能動バックプレーンは、普通、動的ランダム・アクセス・メモリ（ＤＲＡＭ）
または静的ランダム・アクセス・メモリ（ＳＲＡＭ）に非常に類似した配置で提
供される。分布型アレイのアドレス指定可能ロケーションの各々で、ＳＲＡＭタ
イプ能動バックプレーンは、２つの安定状態を有するように配置された少なくと
も２つの接続したトランジスタを包含するメモリ・セルを包含し、その結果、セ
ル（したがって、関連した液晶ピクセル）は、後のアドレス指定段階で変えられ
るまで最後に切り換えられた状態に留まる。各ロケーションは、その関連した液
晶ピクセルを電気的に駆動し、それ自体が双安定となる。すなわち、ピクセル・
キャパシタンスがない。ピクセルを駆動して既存の切り換えられた状態を維持す
るパワーは、ＳＲＡＭロケーションのアレイにも給電するバスバーから得られる
。アドレス指定は、ここでも、通常、周辺論理回路および列、行アドレス指定ラ
インから実施される。

【００１６】 或るＤＲＡＭタイプ能動バックプレーンにおいては、単一の能動要素（トラン
ジスタ）が、各ロケーションに設けてあり、関連した液晶ピクセルのキャパシタ
ンスと共に、電荷蓄積セルを形成している。したがって、この場合、そして、Ｓ
ＲＡＭバックプレーンとは異なり、液晶ピクセルは、バックプレーンのＤＲＡＭ
の一体部分となる。液晶ピクセルそれ自体が双安定でない限り、ロケーションと
関連した双安定性はない。これは、通常、ネマティック・ピクセルが関係する限
り事実ではない。その代わりに、アドレス指定されていないときに高いインピー
ダンスを与え、キャパシタンスからの電荷の漏洩を防ぐ能動要素と、ＤＲＡＭロ
ケーションの周期的なリフレッシングとに信頼が置かれる。

【００１７】 コンピューティングと関連したＲＡＭのタイプとは対照的に、ピクセル回路、
より重要には、ピクセル・トランジスタは、しばしば、少なくとも部分的に光に
さらされる。このことは、特にピクセルがＤＲＡＭ回路の一部であるＤＲＡＭタ
イプ・バックプレーンの場合、光誘起導電率および電荷漏洩を含む問題の原因に
なり得る。この局面は、我々の係属中の出願でより詳しく扱われている（P20960
WO参照）。

【００１８】 薄膜トランジスタ（ＴＦＴ）バックプレーンは、かなりの面積となり得る面積
にわたって基板（普通は、透明）上に、トランジスタをアドレス指定する周辺論
理回路ともに分布させられる薄膜トランジスタのアレイを包含し、それによって
、直接見ることのできる大面積ピクセル付き装置を得ることが容易になる。それ
にもかかわらず、製造中のバックプレーンの歩留りと関連した問題があり、アド
レス指定コンダクタの長さは、スキャニングに遅延をもたらす。透明な基板（た
とえば、ガラス基板）上に設けるとき、ＴＦＴアレイは、実際に、液晶ディスプ
レイ装置の前面あるいは後面上に設置することができる。

【００１９】 それらの全体的なサイズに鑑みて、トランジスタ、関連したコンダクタおよび
他の電気素子（たとえば、コンデンサ）によって占有されるＴＦＴアレイの面積
は、比較的重要ではない。したがって、ＤＲＡＭ構成に比べて、ＳＲＡＭ構成を
使用する際に重大な欠点はない。この種のバックプレーンは、したがって、液晶
ピクセルの遅いスイッチング時間と関連した問題の多くを克服する。

【００２０】 一般的に、ＴＦＴバックプレーンにおける能動要素は、ＦＥＴＳと異なり、拡
散トランジスタなどであり、その結果、関連するインピーダンスが比較的低く、
関連した電荷漏洩が「ＯＦＦ」状態で比較的高くなる。

【００２１】 半導体能動バックプレーンは、利用できる半導体基板のサイズに対してサイズ
が制限されており、光学素子の介在なしに直接見るには適していない。それにも
かかわらず、これらが非常に小さいということは、能動要素のアドレス指定速度
を助ける。このタイプのバックプレーンは、普通、ＦＥＴ、たとえば、ＭＯＳＦ
ＥＴあるいはＣＭＯＳ回路を包含し、「ＯＦＦ」状態において比較的高い関連イ
ンピーダンスおよび比較的低い関連電荷漏洩を有する。

【００２２】 しかしながら、小型であるということは、また、特にＤＲＡＭタイプより多く
の要素を必要とするＳＲＡＭタイプにおいて、トランジスタ、関連コンダクタそ
の他の電気素子（たとえば、コンデンサ）によって占有される全光変調（アレイ
）面積が、比較的重要となることを意味する。可視光に対して不透明であること
で、半導体バックプレーンは、光変調器あるいはディスプレイ装置の後部基板と
なろう。

【００２３】 さらに後の時期に、スメクチック液晶の使用でかなりの開発が行われた。この
開発によれば、スイッチング速度が著しく大きくない限りネマティック相よりも
潜在的に有利となったが、適切な表面安定化で、強誘電性ネマティックＣ相が、
２つの安定したアラインメント状態、すなわち、メモリ機能を有する装置となら
なければならない。

【００２４】 このような装置における液晶材料の層の厚さは、普通、対応するネマティック
装置よりもかなり小さい。通常、せいぜい２、３ミクロンのオーダーである。潜
在的なスイッチング速度を変えることに加えて、これは、ピクセルの単位キャパ
シタンスを増大させ、次のアドレスが生じるまで１つのピクセルのところで切り
換えられた状態を保持する際にＤＲＡＭ能動バックプレーンの機能を容易にする
。

【００２５】 しかしながら、液晶厚さがバックプレーンの下層構造と関連した厚さに近くな
るほど、また、液晶セル構造が基板の撓みあるいは他の動きによって変形する可
能性があるため、問題が生じる。たとえば、ピルセル面積を横切っての応答の一
様性およびセル厚さを横切っての短絡の可能性についての問題が生じる。これら
のファクタは、我々の係属中の出願でより詳しく扱われている（P20959WO参照）
。

【００２６】 液晶セルまたはピクセルの長い緩和時間が可能であることまたは双安定性さえ
可能であることにより、グレイ・スケール画像が必要なときに比較的新しいデジ
タル技術の導入が容易になる。その場合、ピクセルは、グレイ・レベルに従って
観察期間の一部にわたって「ＯＮ」となる。本質的に、画像は、一連のビット・
プレーンに演算分解される。この場合、各ピクセルは「ＯＮ」あるいは「ＯＦＦ
」のいずれかであり、ビット・プレーンが順次に表示される。好ましい形態にお
いては、すなわち、（通常バイナリの）重み付けビット・プレーン技術において
は、ビット・プレーンの持続時間に重み付けがなされ、それによって、画像の合
成に必要なビット・プレーンの数を減らし、アドレス指定要件をいくぶんか減ら
すことになる。

【００２７】 ピクセル構造−スイッチング、アドレス時間 容量性要素を切り換えるのにＳＲＡＭタイプ・バックプレーンを使用する場合
、バックプレーン上のロケーションをアドレス指定するのに必要な時間は、容量
性要素が応答したかどうかにかかわらず、そのロケーションを切り換えるのに必
要なだけに短くてもよい。ロケーションは、常に、電源に接続されており、アド
レス指定パルスが停止した後も容量性要素にパワー（電流／電圧）を供給し続け
ることができる。

【００２８】 対照的に、パワーは、アドレス指定が行われている間のみＤＲＡＭロケーショ
ンから容量性要素に供給され、その後、能動要素（トランジスタ）がオフにされ
る。もしアドレス指定パルスが必要な電荷量を転送するには不十分な長さである
ならば、容量性要素は完全に切り換えられることがない。これは、たとえば、容
量性要素が、或る種のスメクチック液晶セルの場合と同様に強誘電性材料を含む
場合に、生じがちであり、たとえば、大スケール・アレイにおいて、アドレス指
定時間が短くなる。

【００２９】 １つの解決策は、アドレス指定パルス中に急速に荷電される付加的な「スラグ
」キャパシタンスを与えることであり、こうすれば、容量性要素がより長い時間
にわたって切り換えを行いながら電荷溜めを得ることができる。この局面は、我
々の係属中の出願においてさらに詳しく扱われている（P20960WO参照）。この参
考資料は、それぞれの第１電極を付勢するための半導体基板上のアドレス指定可
能な能動要素のアレイを包含する半導体能動バックプレーンを提供することに関
するものであり、そこでは、少なくとも、前記電極の下方にある領域の一部が、
コンデンサとして作用するようになっている。特に、前記部分は空乏領域として
形成することができ、それによって、使用時、逆バイアス・ダイオードとして作
用する。あるいは、個別のコンデンサ・プレートを電極下方に形成し、１つを基
板に接続し、他方を電極に接続するようにしてもよい。

【００３０】 スメクチック液晶電気光学セル スメクチック液晶相においては、分子は、コレステリック、ネマティック相に
よって示される方位オーダーに加えて、位置オーダー（「層」）を示す。そこに
ある多数の異なったスメクチック下位相は、スメクチック層の構造全体において
方位オーダーが異なっており、最も普通なのは、スメクチックＡ相（ＳｍＡ）お
よびスメクチックＣ相（ＳｍＣ）である。

【００３１】 スメクチック材料についての普通のアラインメントは、セル厚さを横切って電
界を印加することができるので、平らであり（分子が主セル面とほぼ平行であり
）、スメクチック層がセルの平面に対して直角である。セル平面においてスメク
チック層とのホメオトロピック・アラインメントを得ることが可能であり、この
ような装置は急速屈折率変調器となることができる。しかしながら、切り換えの
ために適切な電界を印加するためには、非常に小さい電極ギャップが必要であり
、したがって、このような装置は、非常に小さい能動領域を有する傾向がある。
その結果、このタイプの装置は比較的珍しい。

【００３２】 スメクチックＡ相において、ディレクタは層の平面に対して直角である。ディ
レクタに対して直角に電界を印加することにより、電界強さにほぼ線形に従属す
る量だけ、ディレクタを、印加電界に対して平行な軸線まわりに傾斜させ、アナ
ログ・グレイ・スケール変調を達成することが可能になる。光の偏光が影響を受
けるので、強度変調または位相変調を達成することができる。そして、ディレク
タの回転がセルの平面において行われるので、通常、入射光は、常に、材料の光
軸に対して垂直である。セルの厚さと関連して、このことは、このような装置の
ため視角を向上させることになる。この効果（エレクトロクリニック効果と呼ば
れる）は、極めて急速であり、約１００ナノ秒までのスイッチング時間短縮が観
察された。

【００３３】 スメクチックＣ相において、ディレクタは、スメクチック層の平面と一定（「
傾斜」）角度をなす。傾斜角度は、材料および温度に依存し、スメクチック層に
その先端があり、その軸線がこの層に対して直角であり、ディレクタのすべての
可能性ある位置が表面にある円錐を構成する。キラル・スメクチックＣ相（Ｓｍ
Ｃ＊）のバルクにおいて、ディレクタは、へリックスと同様に層から層へ前進す
る。

【００３４】 キラル・スメクチックＣ相において、液晶材料は強誘電体であり、永久双極子
を有する。これは、時に、自発分極（Ｐ_ｓ）と呼ばれる。バルク材料においては
、Ｐ_ｓは、ディレクタが前進するにつれて層の平面において回転するので、正味
効果は観測できない。もし前進が、装置の平面に位置するディレクタの２つの向
きだけが可能であるようにディレクタの表面安定化および／または反対の手のキ
ラル物質でバック・ドーピングすることによって抑制されるならば、バルク強誘
電性は観察され得る。

【００３５】 スメクチックＣ＊材料は、それぞれ、高低の傾斜材料として知られる２つのク
ラスに広範囲にわたって分割され得る。クラスI材料は、層シーケンス、アイソ
トロピック−ネマティックＡ＊−スメクチックＣ＊を有し、約２２．５°まで全
般的にグループ分けされた傾斜角を有する低傾斜材料となる傾向がある（４５°
の円錐角度）。クラスII材料は、相シーケンス、アイソトロピック−ネマティッ
ク−スメクチックＣ＊を有し、より大きい傾斜角を有する高傾斜材料となる傾向
がある。７５°より大きい円錐角度を有する材料は、希であるが、位相変調を必
要とするホログラフィック用途の場合、９０°の円錐角度が理想であろう。

【００３６】 低傾斜材料の場合、スメクチック層は、直角以外の角度でセル表面に対して傾
斜し、その結果、ディレクタ円錐は、傾斜軸線を有し、その表面は、セル表面に
対して接線方向となる。高傾斜材料の場合には、円錐軸線は、セル表面に対して
直角となる。

【００３７】 構造が表面安定化されると、理論的には、少なくともクラスI材料の場合、低
傾斜材料の２つの状態間には優先度はなく、双安定構造となるはずである。表面
安定化は、単にセル内の層を薄くすることによって達成され得る。２つの状態は
、偏光に異なった効果を奏し、したがって、強度変調または位相変調を提供でき
る。実際、特にシリコン・バックプレーンで真の双方向性を得ることは非常に難
しいか、不可能であり、一方の状態が他方の状態に対して軽い優先度がある。そ
れにもかかわらず、これは、比較的長い緩和時間を生じるはずである。

【００３８】 高傾斜材料の場合、２つの状態は同等ではなく、一方の状態が他方の状態より
も優先し、その結果、なんら他のファクタのない状態で単安定性となる。これら
２つの状態は、光の位相変調を得ることができるようにするものであり、間接的
に、たとえば、ホログラフィック用途において、強度変調を行うことができる。
高低両方の傾斜材料は、本発明の空間光変調器において使用することができる。

【００３９】 安定性／緩和 自発偏光の存在および液晶分子が電界の影響の下にリアラインするときのその
リアラインメントは、たとえば、スメクチック層の両側の電極間のリアラインメ
ント中に有意の付加的な電流あるいは電荷を生じさせることになる。領域Ａのピ
クセルは、スイッチング中、２ＡＰ_ｓの電荷を消費することになる。このファク
タは、ピクセル・スイッチングがＤＲＡＭタイプの能動バックプレーンによって
制御されるとき、すなわち、ピクセル・キャパシタンスおよびＰ_ｓが重要な設計
パラメータとなっているとき、特に重要である。また、本発明の好ましい実施例
におけると同様に、アドレス指定パルスがピクセル・スイッチングに順応するに
は不充分に長い場合、電荷消費がこのような装置において電極を横切る電界を低
減することに注目されたい。

【００４０】 既に説明したように、ここに記載したバックプレーンの使用は、液晶装置に限
らない。しかしながら、これらのバックプレーンは、液晶装置の製造で使用する
のに特に適している。ここで再び、このような装置においてネマティックあるい
はコレステリック材料を使用することは可能であるが、スイッチング作用がより
急速であるため、スメクチック材料を使用すると好ましい。

【００４１】 スメクチック材料が好ましいとする他の理由は、急速スイッチング時間である
。ＤＲＡＭタイプ能動バックプレーンを使用する場合（（バックプレーンがＳＲ
ＡＭタイプであるときには、パワー／電流が各ピクセルに連続的に与えられる可
能性があるので、これは適用できない）、ひとたびピクセルが所望の状態に置か
れたならば、緩和時間を延ばすことができ、双安定効果さえ得ることができる。
緩和が生じる場合における急速なスイッチング時間を有することの１つの利点は
、観察時間に使用できるピクセル繰り返しアドレス期間の一部を増大させること
にある。別の利点、特に光学処理が関係する場合、データ・スループットの増大
にある。

【００４２】 静電安定化 ピクセルが一方向へ切り換えられたときに生じる電荷消費は、ピクセルが他方
向に切り換えられたときに対応する電荷を発生させる。したがって、切り換えら
れたピクセルが完全に電気的に隔離されている場合には、電荷は流れることがで
きず、ピクセルは緩和できない。ＤＲＡＭタイプ・アレイの動作において、これ
は、アレイのすべてのトランジスタをオフにすることによって実施され得る。そ
して、好ましい実施例においては、これは、行スキャナに大域リセット信号ＮＲ
ＡＲを与えることによって可能となる。また、アドレス指定機構の或る種の実施
例においては、ひとたびフレーム内のすべての行がスキャンされてしまったなら
ば、次のフレーム・スキャンのスタートまで、すべてのトランジスタがオフ状態
のままにされる。（交流安定化を有するものを含めた、アドレス指定機構の他の
実施例は、トランジスタをオンにしたままにしなければならない）。

【００４３】 実際には、電荷漏洩は完全に除去することはできず、したがって、緩和が、長
期間にわって生じることになる。電荷漏洩の普通の原因は、先に延べたスラグ・
キャパシタンスと関連した光導電性および／またはＤＲＡＭアレイの関連したス
イッチング・トランジスタにおける光導電性または他の漏洩電流である。

【００４４】 したがって、電気絶縁は、緩和時間を長くするには有用であるが、ツールとし
ては不完全である。いうまでもなく、長い緩和時間が材料およびセル設計の適切
な選択によって、または、電気絶縁によって、達成されるかどうか、重要なファ
クタは、本質的に所望状態に維持する任意のピクセルの引き続くアドレス指定間
で充分な時間が可能となるということである。

【００４５】 ＡＣ安定化 緩和中、ディレクタは装置の平面から他の位置に回転する。電界が材料に付与
された場合、電界それ自体が材料の偏光を誘発する。そして、偏光が電界に反応
し、電界の正方形に比例し、したがって、電界極性から独立したトルクを生じさ
せる。負の誘電率異方性を有する材料の場合、このトルクは、ピクセルの平面に
分子を維持するように作用し、それによって、液晶のディレクタ向きをその切り
換えられた状態のいずれかに「錠止」する。こうして、連続したアドレス指定（
通常、スイッチング電圧に対する低振幅）間の交互の電界の連続付与が、ディレ
クタの、別の向きへの緩和を防ぐ。２つの好ましい向きのいずれかからディレク
タが回転するいかなる傾向も、ディレクタをそれが持つべき向きに回転させる交
流電界によって効果的に直ちに反作用を受ける。この効果は、交流電界が存在す
る限りその間に得られるはずであり、その結果、装置は、あたかも双安定性であ
るかのようにふるまう。

【００４６】 ＤＲＡＭアレイ装置においては、この効果は、ＤＲＡＭスイッチング・トラン
ジスタのすべてを大域的にオンとし、列電極のすべてに同じ直流信号（たとえば
、ゼロまたはＶボルト）を印加し、列電極に付与された直流レベルと一致する直
流レベルを有する共通正面電極に交流電圧を印加することによって、得ることが
できる。

【００４７】 切り換えられたピクセル状態のこの無限延長は、同じ光学状態を数日、数ヶ月
あるいは数年にもわたって維持する必要がある或る種のタイプの光学的処理にお
いて特に重要である。

【００４８】 したがって、アレイの動作中、複数の行を、より好ましくは、すべての行を同
時に使用可能とすることができ、各列にある使用可能とされたピクセルが、すべ
て、同時に同じ状態にされ得ることが望ましことは明らかである。これは、１つ
のピクセルの切り換え状態を延長させるためにブランキング、交流安定化を行う
ことに関連して既に説明した。それは、また、電位の直流パルスを付与する時間
を明確かつ精密に定めることができるので、望ましい。このことは、直流バラン
シングを考慮するときに望ましい。この段階に続いて、交流安定化を使用しない
場合には、また、使用可能とされたトランジスタを無効にする、好ましくは、ア
レイ全体にわたって大域的に無効にし、たとえば、液晶セルの短絡による緩和を
防ぐことも望ましい。

【００４９】 後述する実施例においては、列に送られた並列データが同じであり、すべての
行が使用可能とされるので、アレイ全体がゼロまたは１にされ、それによって、
アレイをブランキングすることができる。もし列に沿った並列データが変化する
ならば、垂直方向へ筋の入った画像が生成される。

【００５０】 ブランキング中の正面電極と列の間の電位差がゼロである場合、ピクセルが短
絡されることになり、それによって、緩和が生じ得る。あるいは、電位差は、正
または負の直流であってもよく、その場合、すべてのピクセルを比較的急速にオ
ンまたはオフに駆動する。もし直流電位差がゼロであるが、小さい交流電圧が存
在する、好ましくは、付与を容易にすべく共通正面電極上に存在するならば、或
る種の環境において、ピクセルは、本明細書のどこかでより詳しく説明したよう
に、現在の状態に維持され得る（交流安定化）。

【００５１】 したがって、本発明は、電気的にアドレス指定可能な要素のアレイまたはこの
ようなアレイを包含する能動バックプレーンを提供する。そこにおいては、前記
アレイは、前記要素の複数の相互排他的なセットと、一度に１つずつ前記セット
をアドレス指定するように配置した手段と、前記複数のセットの２つ以上（好ま
しくは、すべて）のセット（「選択セット」）を同時にアドレス指定する手段と
を包含する。多くのアレイは、直交するコンダクタ・セットを経てアドレス指定
される。そして、たいていの普通のアレイ形態は、アドレス指定可能な行（セッ
ト）と列として配置されるが、他の配置も可能である。たとえば、極座標（距離
および角度）に基づいた配置も可能である。しかしながら、現代のコンピューテ
ィング法および標準変換器は、大多数の場合、他のフォーマットを冗長にする傾
向があった。

【００５２】 好ましくは、アドレス手段は、複数のステージを有する少なくとも１つのシフ
ト・レジスタを包含し、前記セットの各々が、それぞれのステージの出力部に接
続する。したがって、１つのレジスタの開始時に挿入されるトークンは、このレ
ジスタをクロック・ダウンし、順次に各セットをアドレス指定することができる
。好ましくは、レジスタあるいはそれ以降の回路からの出力、さらに別のセット
の要素がアドレス指定される前に、（クロック）パルスに応答してアドレスを除
去するように配置される。

【００５３】 シフト・レジスタの出力ステージまたは出力ステージと（「選択」）セットの
間の回路は、第１制御入力部を包含し得る。これは、活性化されたときに、「選
択セット」のすべてに第１の所定信号を送る。この第１の所定信号は、選択セッ
トのすべての要素を同じ第１の所定状態に切り換えるのに使用され得る。そして
、使用時、好ましい実施例においては、それは、ＤＲＡＭタイプ・アレイのすべ
てのスイッチング・トランジスタをオンにするのに役立つ。

【００５４】 シフト・レジスタの出力ステージまたは出力ステージと（「選択」）セットの
間の回路は、さらに、第２制御入力部を包含することができる。これは、活性化
されたときに、選択セットのすべてに第２の所定信号を送る。この第２の所定信
号は、第１の所定信号と異なっており、選択セットのすべての要素を同じ第２の
所定状態へ切り換えるのに使用され得る。使用時、好ましい実施例においては、
ＤＲＡＭタイプ・アレイのすべてのスイッチング・トランジスタをオフにするの
に役立つ。

【００５５】 好ましくは、第１、第２の所定信号のうちの１つが他方よりも優先権を持つよ
うに配置される。

【００５６】 要素が行（セット）および列として配置されているとき、２つのシフト・レジ
スタがあり得る。１つは奇数行に対して、もう１つは偶数行に対してあってもよ
い。１つのシフト・レジスタだけからの出力がいつでも能動であり、先の行のア
ドレスの除去に続いて１つだけの行がアドレス指定されるように配置してもよい
。

【００５７】 シフト・レジスタは、一度に１つレジスタだけをクロッキングするように配置
した手段でクロックされ得る。このクロッキング作用は、たとえば、１つのフル
・レジスタをクロッキングし、次いで他のレジスタをクロッキングすることによ
って、あるいは、各レジスタを交互にクロッキングすることによって、必要に応
じて逐次的（累進的）あるいは飛び越しスキャンを行い、一度に１つの行をアド
レス指定するように変更可能である。しかしながら、たとえば、隣り合った対の
奇数行、偶数行について両レジスタからの出力を同時にアクティブにすることも
可能である。

【００５８】 シフト・レジスタ（単数または複数）によってアドレス指定される要素セット
の数を増やすために、その出力部の後にデマルチプレクサを設けてもよい。これ
は、また、行をアドレス指定することができるオーダーを増大させる。

【００５９】 アレイの要素が第２のアドレス指定可能な入力部を有する場合、複数の前記列
（好ましくは、すべての列）の第２のアドレス指定可能な入力部を同時にアドレ
ス指定することができる。

【００６０】 第２のアドレス指定可能な入力部は、デマルチプレクサを経てより少ない数ｎ
の並列データ・ラインからデータを受け取るように配置することができる。デマ
ルチプレクサは、並列の入力ラインからデータを受け取るための複数（ｎ個）の
選択的に作動可能なラッチを包含してもよい。この場合、ラッチの選択動作はオ
ーバーライドされ得る。その結果、データをラッチし、すべての列に同時に送る
ことができる。これは、アレイがブランクのとき等に使用できる。

【００６１】 本発明のさらなる特徴および利点は、特許請求の範囲を考察したとき、および
、添付図面を参照しながらの以下の実施例の説明から明らかとなろう。

【００６２】 図１は、厚膜アルミナ・ハイブリッド基板またはチップ・キャリア２上に装着
した液晶セル１の概略横断面図である。このセル１は、図２の展開図に示してあ
る。電気光学装置を装着するためのハイブリッド基板の使用は、我々の係属中の
出願でさらに詳しく論議されている（P20957WO参照）。

【００６３】 セル１は、能動シリコン・バックプレーン３を包含し、これの中心領域は、３
２０列、２４０行に配置された能動ミラー・ピクセル要素のアレイ４を提供する
ように形成してある。アレイの外側で、バックプレーン３の縁から隔たって、周
縁接着剤シール５があり、これは、正面電極６の周縁領域領域にバックプレーン
３をシールする。図２は、接着剤シールが壊され、組み立て済みのセル内に液晶
材料を挿入できるようになっており、その後、シールが、同じ接着剤のより多く
によって、あるいは、それ自体公知の任意他の材料または手段によって完成する
。

【００６４】 正面電極６は、バックプレーン３に対面する下面上に被覆されたほぼ矩形の平
らなガラスまたはシリカの基板７を包含し、連続的な導電性のシルク・スクリー
ン加工したインジウム・スズ酸化物層８を備える。基板７の１つの側縁には、蒸
発加工したアルミニウム縁接点９が設けてあり、この接点は基板の縁まわり、そ
して、層８の一部を覆って延びており、それによって、組み立て済みセル１にお
ける層８に対する電気接続部となる。

【００６５】 バックプレーン３のシリコン基板上に形成された絶縁スペーサ２５が、シリコ
ン基板から所定の精密で安定した距離のところに正面電極６を設置するように上
方へ延びており、それによって、液晶材料が後述するようにスペースを満たす。
後に説明するように、スペーサ２５およびバックプレーン３が、シリコン基板上
に形成されると同時に、同じステップのすべてあるいは少なくとも若干を用いて
能動バックプレーンの要素がその上に形成される。

【００６６】 図３は、セル１の動作と密接に関連したＰＣＢ１１上の回路の概略図であり、
ここには、バックプレーン３および正面電極６として概略的に示してある。バッ
クプレーン３は、インタフェース１３を経てメモリ１２からデータを受け取り、
そして、バックプレーン３、正面電極６、メモリ１２およびインタフェース１３
のすべては、プログラム可能な論理回路モジュール１４の制御下にあり、このモ
ジュールそれ自体はインタフェース１５を経てＰＣのパラレル・ポートに接続し
ている。

【００６７】 図４は、能動バックプレーン３のレイアウト（「平面図」）の全般的な概略図
を示している。

【００６８】 図５、６を参照しながらの値に説明するように、ピクセル能動要素の中央アレ
イ４の各々は、本質的に、１セットの行コンダクタの１つに接続したゲートを有
するＮＭＯＳトランジスタと、１セットの列コンダクタの１つに接続したドレン
電極と、ソミラー電極の形をしているか、あるいは、ミラー電極に接続している
ース電極または領域とを包含する。普通の正面電極６の対向部分と介在したキラ
ル・スメクチック液晶材料２０と共に、後部設置ミラー電極は、容量特性を有す
る液晶ピクセル・セルを形成する。

【００６９】 奇数行、偶数行のコンダクタは、アレイの両側に隔たったそれぞれのスキャナ
４４、４５に接続している。各スキャナは、シフト・レジスタ４４ａ、４５ａと
アレイの間に介在するレベルシフタ４４ｂ、４５ｂを包含する。使用時、トーク
ン信号は、レジスタに沿って送られ、順番に個々の行を使用可能にする（関連し
たトランジスタに通電する）。そして、レジスタの適当な制御によって、異なっ
たタイプのスキャン、たとえば、インタレース式またはノンインタレース式のス
キャンを所望に応じて実施することができる。

【００７０】 偶数列、奇数列のコンダクタは、アレイの頂部、底部から隔たったそれぞれの
ドライバ４２、４３に接続している。各ドライバは、３２〜１６０のデマルチプ
レクサ４２ａ、４３ａ、供給ラッチ４２ｂ、４３ｂおよびラッチ、列コンダクタ
間のレベルシフタ４２ｃ、４３ｃを包含する。使用時、５相クロックの制御の下
に、連続したセットの３２の奇数または偶数列コンダクタのためのメモリ２４か
らのデータが、縁結合パッド４６，４７のセットからデマルチプレクサ４２ａ、
４３ａへ送られ、列コンダクタに駆動電圧として供給するために４２ｃ、４３ｃ
のところでレベルシフトされる前に４２ｂ、４２ｃのところでラッチされる。行
スキャニングと列駆動との同期により、適切なデータ駆動電圧が、１つの行の使
用可能なトランジスタを経て液晶ピクセルに与えられる。この目的のために、種
々の制御回路４８およびテスト回路４８’が設けてある。

【００７１】 引き続いてその行を無効にすることで、トランジスタが高インピーダンス状態
になり、データに対応する電荷が、たとえば、別の画像を書き込む（あるいは同
じ画像を書き直す）かまたは現在の画像を安定させるために、この行が再びアド
レス指定されるまで、或る延期期間にわたって容量性液晶ピクセル上に維持され
る。

【００７２】 図５に概略的に示すように、能動バックプレーンは、ｐ型シリコン基板５１に
基づいている。アレイ４の領域において、それは、ＮＭＯＳトランジスタ５２、
ピクセル・ミラー５３および絶縁スペーサ列２５を包含する。基板５１は、まず
、下方のほぼ連続するシリコン酸化物層５７によって覆われ、次いで、上方のほ
ぼ連続するシリコン酸化物層５８によって覆われる。スペーサに類似し、そして
、同様の高さを有するように構成した絶縁リッジがアレイ４１の領域外側に形成
される。絶縁性のピラーおよびリッジの機能は、正面電極２２とシリコン基板５
１との間に一定の正確な間隔を確保し、バックプレーンと正面電極間との短絡を
防ぐと共に、液晶ピクセル・アレイにおける電気的、光学的な一様性および動作
を得ることにある。

【００７３】 ここで、図５が単にバックプレーンにおいて遭遇する異なった高さを示し、要
素の他の空間的配置が実際に見出されるものと一致しているわけではないことは
了解されたい。図６は、全般的に図５のものに類似する、トランジスタおよびミ
ラー・電極の実際の配置の平面図であるが、列２５は図示していない。トランジ
スタ５２は、回路それ自体の最も高い部分である。

【００７４】 これらの層に加えて、トランジスタ５２は、さらに、層５７上の金属ゲート電
極５９と、層５８上の金属ドレン電極６０とよって構成されている。電極５９、
６０は、それぞれ、行コンダクタ６１、列コンダクタ６２に接続されている。ト
ランジスタ５２のところで、層５７は、非常に薄いゲート酸化物層５５によって
基板５１から隔たったポリシリコン領域５６を含むように修正されている。

【００７５】 トランジスタ・ソースは、層５８内の大きい拡散領域６３の形をしており、こ
れは、ピクセル・ミラー５３の電極６５に接続され、ゲート領域６４は、ほぼ列
、行コンダクタ６１、６２の交差領域の下に位置し、充填ファクタを最大にする
と共に、それを入射光から保護している。

【００７６】 ピクセル・ミラーは、層５８上のピクセル電極６５によって形成される。この
電極は、ドレン電極６０と同じ金属で作ってあり、そして、ドレン電極６０と同
時に形成される。ミラー電極６５の大部分の下方には、基板５１内に空乏領域６
６が形成されている。組み立て済みの装置において、ピクセル電極は、２ミクロ
ンよりいくぶん小さい距離だけ対向した正面電極から隔たっており、間に、スメ
クチック液晶材料２０が介在する。

【００７７】 ピクセル・ミラーはほぼ平らである。これは、下層の別個の回路要素が内から
である。また、ピクセル・ミラーは、ピクセル面積の６５％の割合（充填ファク
タ）を占める。充填ファクタを最大にするという必要性は、２つのトランジスタ
およびそれらに関連した要素により多くのスペースを振り向ける必要のあるＳＲ
ＡＭタイプよりもむしろ、ＤＲＡＭタイプ・バックプレーンを使用することを決
定する際の１つの重要点である。

【００７８】 各ピクセルと関連したある絶縁性の列またはピラー５４は、他のバックプレー
ン２１のトポロジより上方に延びるが、これもまた、基板５１を覆う層５７、５
８と、層５７、５８間の第１金属膜６７と、層５８と正面電極（使用時）２２と
の間の第２金属膜６８とからなる。第１、第２の金属膜６７、６８は、同じ金属
で、トランジスタ５２の電極５９、６０と同時に蒸着される。スペーサの領域に
おいて、基板は、電界酸化物層６９を得るように修正されており、層５７の底部
は、薄い酸化物層７１によって隔たった２つのポリシリコン層７０、７２を得る
ように修正されている。

【００７９】 金属層を含むにもかかわらず、スペーサは、正面電極と能動バックプレーンと
の間に良好な絶縁を与える。このように絶縁スペーサを形成することによって、
バックプレーン上の他の要素に対して正確にこれら絶縁スペースを位置決めする
ことができる。それによって、光学的あるいは電気的な特性との任意の干渉を回
避することができる。そして、同じプロセスをそこで使用して、バックプレーン
の能動および他の要素と同時に、同じプロセスを用いてそれらを製作することに
よって、コストおよび効率に関して有利となる。

【００８０】 上述したように、このように形成したピクセル・セルは、キャパシタンスを有
する。キラル・スメクチック液晶材料は強誘電性であるから、分子のリアライン
メントを生じさせるに充分な電界を付与することで、付加的な電荷転送を行うこ
とができる。この効果は、液晶材料がリアラインメントするのに時間がかかるの
で、時定数と関連している。

【００８１】 リアラインメント時に電荷が流れるための要件および関連した時定数は、多数
の帰結を有する。特に、リアラインメントが比較的急速であり得る場合、装置の
急速スキャニングのために必要なよりもかなり小さくてよい。

【００８２】 ＳＲＡＭタイプ・バックプレーンの場合、ピクセルの状態は、次のアドレス指
定まで保持され、バス電流から供給されるパワーは、リアラインメントが完了す
るまで供給され得る。しかしながら、ＤＲＡＭタイプ・バックプレーンの場合、
パワーは、アドレス指定期間中にのみ各ピクセルに供給される。セルのキャパシ
タンスは、比較的小さく、リアラインメントが完了するのに充分な電荷を保持す
ることができない。

【００８３】 この問題を処理する１つの方法は、ピクセルがアドレス指定されたときに急速
に荷電される付加的な「スラグ」キャパシタンスを各ピクセルに与えることであ
る。この電荷は、その後、液晶分子がリアラインメントし、次のピクセルがアド
レス指定されるにつれて消費される。したがって、スラグ・キャパシタンスは、
リアラインメント時間と同じくらい長いアドレス指定パルスの必要性を効果的に
排除する。

【００８４】 図５において、拡散層６６は、使用時、逆バイアスされたダイオードを形成し
、その空乏領域が、スラグ・キャパシタンスとして作用する。

【００８５】 この実施例において使用されるスメクチック液晶は、単安定アラインメントを
有し、次のアドレス指定まで切り換えられた状態に留まるＤＲＡＭタイプ・ピク
セル要素の場合、電荷漏洩を制限することが重要である。ある意味では、当初の
状態に緩和を可能にする電荷漏洩の量が比較的大きいという点で、リアラインメ
ント中に付加的な電荷変位があるという事実は有用である。その場合、オリジナ
ル状態への緩和を許す電荷漏洩量は比較的大きい。

【００８６】 普通のカプセル化コンピュータＤＲＡＭと異なって、照明光は、バックプレー
ンに浸透する可能性がある。もしそれが敏感な要素に達するならば、光導電性が
、スキャニング期間よりも短い時間でピクセルの緩和を生じさせる可能性がある
。これは、偶発的として許すべきではない。したがって、（ａ）できるだけ敏感
な要素に光が浸透するのを減らし、（ｂ）それにもかかわらずなお浸透する光の
影響を軽減するステップを採用する必要がある。

【００８７】 図５、６において、ステップ(ａ)は、トランジスタ５２、特にそのゲート領域
が金属コンダクタ６０、６１の直ぐ下に位置している限り実施される。この場合
、領域６６（特に感光性が強い）によって提供されるダイオードは、ミラー層６
５によって大きく隠されている。スラグ・キャパシタンスおよび光導電性効果の
回避に関するさらなる詳細は、我々の係属中の出願に見出される（P20960WO参照
）。

【００８８】 図１〜６の配置における６５％の充填ファクタは許容できるほど充分に高い場
合、ミラー電極の反射率は最適化されない。その理由は、それの材料がバックプ
レーンの能動要素を製造する際に使用されるものと同じだからである。

【００８９】 平面全体を覆って蒸着された連続頂部絶縁層をバックプレーンに設けることは
、通常の半導体製造工場の実務である。そして、先の図の配置を製造するために
は、この絶縁層を除くか、または、それを第１平面に付与するのを避ける必要が
ある。

【００９０】 しかしながら、バックプレーンの部分的あるいは完全平面化によって、ミラー
電極の充填ファクタおよび反射率を向上させることができる。

【００９１】 部分的な平面化の場合、頂部絶縁層は保持されるが、下層電極パッド６５まで
延びる通路は、ミラーとしてもはや機能しないほど小さくなる可能性がある。そ
れぞれの非常に反射率の高いミラー・コーティングが、ピクセル面積の大部分を
覆って蒸着され、その通路に接続される。

【００９２】 この構造は、とりわけ、高い充填ファクタ、非常に反射率の高いミラー電極お
よび下層の半導体材料までの光の浸透を低減することに有利である。絶縁列およ
びリッジを保持してバックプレーンに対して正面電極を支持、隔離し、充填ファ
クタを僅かに減らすことが好ましいが、いまや頂部絶縁層がこれらの加わる。唯
一の工場後ステップは、反射ミラー材料の蒸着である。ここで、バックプレーン
の下層構造により、後者が以前ほど平らでないことは了解されたい。

【００９３】 フル平面化は、バックプレーンのトポロジを絶縁材料（たとえば重合体）で充
填することによって効果的に除去する公知のプロセスである。ここで再び、これ
は、製造工場で導入された頂部絶縁層の有無にかかわらず、現在のバックプレー
ンに実行され得る。そして、非常に平らで、非常に反射率が高いミラーを高充填
ファクタで各ピクセル上へ蒸着する。しかしながら、製品は部分的平面化と同じ
利点を有し、性能でも優れているかも知れないが、現在の技術によるその製造は
多数の工場後ステップを含み、あるものは容易にあるいは効率的に実施されず（
たとえば、絶縁性材料の平坦さを確保すること）、したがって、当面好ましくな
い。

【００９４】 キラル・スメクチック液晶材料は、それ自体公知の手段によって一方あるいは
両方の基板のところで所望の表面アラインメントを与えられる。能動半導体バッ
クプレーンの場合、処理は、もし行われるとして、部分平面化あるいはフル平面
化となろう。

【００９５】 回路 ここまで説明してきた実施例は、３２０列および２４０行の矩形ピクセル・ア
レイを有し、列は、平行データ・ラインによって給電され、行は、望ましいシー
ケンスにおいてデータを受け取るか、あるいは、受け取ったデータに作用するよ
うに使用可能にされる。このアレイは、各方向において標準の半分のＶＧＡ解像
度である。アレイの解像度をＶＧＡ規格まで高めることが望ましいであろう。こ
れは、変形例に関して後に説明する。

【００９６】 駆動される要領に依存して、そして、印加電圧の値に依存して、スメクチック
液晶空間光変調器の本実施例は、少なくとも１０ＭＨｚのライン率および１５〜
２０ｋＨｚまでのフレーム率で駆動され得るが、秒あたり約１〜１．５ギガピク
セルのデータ入力を必要とする。代表的には、ピクセル・アドレス時間が約１０
０ナノ秒である場合、ピクセルは、実際に、約１〜５マイクロ秒かかって光学状
態間の切り換えを行う。全フレーム書き込み時間が２４マイクロ秒のオーダーに
ある場合、フレーム間書き込み期間は、約８０マイクロ秒である。

【００９７】 ライン周波数で決定されるような、空間変調器の実フレーム率とアレイの潜在
フレーム率（約８０ｋＨｚ）との不一致は、ピクセル要素が完全に切り換わるの
に必要な時間（ラインまたはピクセルのアドレス指定時間よりかなり大きく、そ
の間に、電荷がセル・キャパシタンスおよびスラグ・キャパシタンスから引き出
される）とか、交流バランシングを許すようにアレイを空白化する必要性とか、
連続したフレームの書き込み間での空間光変調器への光学的アクセスとかの種々
のファクタから生じる。

【００９８】 マスタ・クロックが５０ＭＨｚで作動する。このマスタ・クロックからパルス
ＣＬが公知の要領で発生し、その波形ＮＴＥ、ＮＴＯ、ＮIＳＥ、ＮＣ０〜ＮＣ
５が図７、７ａに示してある。頭文字「Ｎ」は、信号がロー状態で活動状態であ
る負論理回路の使用を示している。使用時、これらの信号の逆数は、この頭文字
「Ｎ」を除いた同じ用語を有する。アレイの行または列に適用したときなど、最
終文字「Ｅ」おおび「Ｏ」は偶数、奇数を表している。

【００９９】 図８は、図４の制御回路４８の諸部分を示している。ここには、すべての行を
セット（アレイを空白化）し、すべての行をリセット（アレイの再書き込みを可
能に）するための別の信号ＮＳＡＲおよびＮＲＡＲがある。

【０１００】 図８（ａ）は、列ドライバ４２、４３を制御する際に使用するために、信号Ｎ
ＳＡＲが非活動状態にあるときに信号ＮＣ０〜ＮＣ４からの、１０ＭＨｚライン
周波数での５つの非オーバーラップ・クロック（Ｎ）ＣＣ０〜（Ｎ）ＣＣ４の発
生を示している。

【０１０１】 図４に関して既に指摘したように、３２本の入力並列データ・ラインのグルー
プが、アレイの頂部でドライバ４２によって１６０個の偶数列に１：５デマルチ
プレクスされ、そして、３２本の入力並列データ・ラインの相補的なグループが
、アレイの底部でドライバ４３によって１６０個の奇数列に１:５デマルチプレ
クスされる。さもなければ、ドライバ４２、４３は同様に配置される。

【０１０２】 図９は、ドライバ４２の３２個の同様な回路のうちの１つを示している。各回
路は、第１セットの３２個の偶数列におけるそれぞれ単一の列に対するものであ
る。３２本の入力データ・ラインのそれぞれに接続した入力部１３１からのデー
タ信号ＤＤは、クロックＮＣＣ０の活動期間中にゲート１３２によって伝送され
、クロック・パルスＮＣＣ４によって制御されるゲート１３４がラッチ１３５へ
の信号の伝送を可能にするまで、インバータ１３３のゲート・コンデンサ上に保
持される。ラッチ１３５は、双安定であり、本質的に、ゲート・パルスＣＣ４に
よって制御される別のゲート１３６を経てリング状に接続された２つのインバー
タからなる。このリングは、信号がゲート１３４を経てラッチに送られていると
きに開き、その後、閉じてラッチ出力部に信号を保持する。ラッチの出力部は、
レベルシフタ１３７および２つの直列接続バッファ１３８を経て列コンダクタに
接続している。

【０１０３】 第１セットの列コンダクタのこの配置全体は、残りの４つのセットについても
繰り返され、同じ３２本の入力データ・ラインを有し、妥当ならば、第１ゲート
１３２上にそれぞれ異なったクロック信号ＮＣＣ１〜ＮＣＣ４がある。ゲート１
３４に付与された信号は、ＮＣＣ４およびＣＣ４として残る。その結果、ライン
全体についてのデータ信号が、信号ＮＣＣ４に応答してすべての３２０個の列に
同時に付与され、次のパルスＮＣＣ４までそこに維持される。

【０１０４】 ＮＳＡＲが活動状態のとき、それは、クロック・パルスＮＣＣ０〜ＮＣＣ４を
オーバーライドし、３２０個の列すべてを６４本のデータ入力ラインに同時に利
用できるようにする。

【０１０５】 図８（ｂ）は、行ドライバ４４、４５を制御する際に使用するために、信号Ｎ
IＳＥまたはＮIＳＯが活動状態にあるときに信号ＮＣ０〜ＮＣ４から１０ＭＨｚ
で５つの非オーバーラップ・クロック（Ｎ）ＣＲ０〜（Ｎ）ＣＲ４を発生させる
ことを示している。

【０１０６】 図４に関して既に説明したように、アレイの偶数、奇数行は、それぞれのスキ
ャナ４４、４５によって駆動（使用可能に）される。各スキャナは、出力部ある
いは１２０個の隣接出力部に関連したレベルシフタを有するシフト・レジスタを
包含する。シフト・レジスタの各ステージは、完全に双安定であり、クロック・
パルスＮＣ０、ＮＣ２、ＮＣ４によって制御される。単一のトークン・パルスＮ
ＴＥ、ＮＴＯが、各フレームのスタートでそれぞれのシフト・レジスタの第１ス
テージに接続され、次いで、要求されるスキャニングのタイプに依存して、必要
な要領でレジスタをクロック・ダウンする。

【０１０７】 図１０は、好ましい実施例の奇数行スキャナ４４の単一ステージを示しており
、これは、シフト・レジスタ４４ａの単一ステージ１４０と２つのバッファ１４
９との間に接続されたレベルシフタ４４ｂの関連したレベルシフタ・ユニット１
４１を含む。偶数行スキャナ４５も、同様の要領で配置する。

【０１０８】 ステージ１４０は、伝送ゲート１４５を経てリング状に接続された一対の反転
論理ゲート１４３、１４４を包含する。論理ゲート１４３の入力部１４２は、普
通、ゲート１４５の出力部および伝送ゲート１４６の出力部に接続される。伝送
ゲートは、レジスタ内の先行ステージからの出力１４７（トークンＮＴＥ）を受
け取るように作用する。ゲート１４５、１４６は、それぞれ、反転クロック信号
ＮＣＲ０、ＣＲ０によって使用可能にされる。それによって、伝送ゲート１４６
からの信号がゲート１４３の入力部に送られたときにリングが壊され、次いで、
再形成され、受信信号の反転状態を出力ポイント１４８で維持する。

【０１０９】 ゲート１４３’、１４４’、１４５’および１４６’は、ゲート１４３〜１４
６に対して同様の要領で配置され、クロック・パルスＮＣＲ４、ＣＲ４に応答し
て同様に作用する。それによって、ポイント１４８での信号の反転は、出力ポイ
ント１４８’で保持される。そこにおいて、この信号は、回路１２１によってレ
ベルシフとされ、それぞれの行に送られる。したがって、各行は、信号ＮＣＲ４
に応答して使用可能にされる。

【０１１０】 ゲート１４３、１４４および１４４’の各々は、２つの入力部を有するＮＡＮ
Ｄゲートであり、ゲート１４３’は、３つの入力部を備えたＮＡＮＤゲートであ
る。ゲート１４３および１４４’への第２入力は、信号ＮＳＡＲであり、ゲート
１４３’、１４４への第２入力は、信号ＮＲＡＲであり、そして、ゲート１４３
’への第３入力は、信号ＮＣＲ２’である。信号ＮＳＡＲ、ＮＲＡＲおよびＮＣ
Ｒ２’が非活動状態のとき、ゲートは、インバータとして作用し、リングは、双
安定となる。

【０１１１】 信号ＮＣＲ２’は、図８（ｃ）に示すように発生させられる。これは、信号Ｎ
ＣＲ２と同様であるが、信号ＮＳＡＲが活動状態のとき、オーバーライドされる
。ＮＳＡＲが非活動状態のとき、クロック信号ＮＣＲ２の効果は、第２リングを
リセットし、次の行の前に向こうとされていた行を使用可能にすることにあり、
したがって、データ供給が単一行に確実になされ、行間の同じデータがオーバー
ラップすることがない。

【０１１２】 制御信号ＮＳＡＲは、信号ＮＣＲ２’を使用不能にするように作用し、そして
、レジスタの出力のすべてをセット（ラッチ）するように作用し、それによって
、すべての行を使用可能にしてこのセクションの始めに説明した要領でブランキ
ングを行う。制御信号ＮＲＡＲは、次いで、すべての行を再びオフにするように
作用する。したがって、信号ＮＳＡＲは、シフト・レジスタの通常動作をオーバ
ーライドする。

【０１１３】 信号ＮＳＡＲの作用は、こうして、(ａ)列クロックＮＣＣ０〜ＮＣＣ５をオー
バーライドし、５セットの列すべてに６４個のデータ入力部からデータを同時に
与えること、そして、(ｂ)クロック・パルスＮＣＲ２’およびレジスタの通常作
用を使用不能にし、そして、すべての行をラッチすることにある。これによって
、全ピクセル・アレイを同時に空白化することができる。

【０１１４】 トークンＮＴＯおよびＮＴＥが最初に導入されたとき以外は、信号ＮIＳＥお
よびＮIＳＯは、相補的である。活動状態のとき、これらの作用は、行クロック
・パルス（Ｎ）ＣＲ０〜（N）ＣＲ４の発生を禁止する（図８（ｂ））。こうし
て、シフト・レジスタ４４ａ、４４ｂのうち一方だけが、任意の時点で活動状態
になり、トークンが行をパスダウンされる方法を制御することが可能になる。た
とえば、図示したように、ＮIＳＥおよびＮIＳＯが半ライン周波数を有するよう
に発生させられた場合、レジスタが代わりに使用可能にされ、アレイの下に向か
って累進的あるいはノンインタレース・ライン・スキャンを行わせる。代替案と
して、フレーム・アドレス期間の半分のパルスの形で信号ＮIＳＥおよびＮIＳＯ
を与えることがある。その結果、１つのレジスタが完全にスキャンされ、次いで
、他のレジスタが完全にスキャンされ、インタレース・スキャンを可能にする。

【０１１５】 他のモードも可能である。たとえば、隣り合った奇数行と偶数行を同時に使用
可能にし、半分の垂直解像度でフレーム率を二倍にすることができる。

【０１１６】 この実施例では、シフト・レジスタ・ステージが信号ＮＳＡＲ、ＮＲＡＲに直
接応答するようになっているが、レジスタと行の間に別個のエンティティとして
別の手段を設けてもよい。たとえば、レジスタ出力部と関連した行との間に直列
に接続したＮＳＡＲ用のＯＲゲート、ＮＲＡＲ用のＡＮＤゲートを設けてもよい
。 ＶＧＡ解像度 ＶＧＡ解像度 本実施例の変形例において、単一のピクセル・ミラー能動要素の代わりに、４
つ（２×２）のグループを使用する。そして、それに対応して、行、列アドレス
・ラインを二重にしている。各寸法でアドレス・ラインの二重化に順応させるべ
く、列ドライバ、行スキャナは、１：２でデマルチプレクサを備える。

【０１１７】 列回路は、単に数を倍にしただけであり、各対が、伝送ゲート１５０、１５１
によって交互に使用可能にされる。相補的な従動制御入力部１５２、１５３が図
１１に概略的に示してある。

【０１１８】 図１２ａ〜１２ｃは、行スキャナについての３つの可能性のある機構を示して
いる。図１２ａの好ましい機構においては、論理ゲート１６０、１６１が、出力
ポイント１４８’と、それぞれのレベルシフタ１４１、バッファ１４９の間に配
置されている。ゲートの第２入力部１６２、１６３は、相補的なやり方で駆動さ
れ、上方対あるいは下方対のピクセル（ＲＵおよびＲＬ）のいずれかを使用可能
にする。

【０１１９】 しかしながら、図１２ｂ、１２ｃに概略的に示すように、デマルチプレクシン
グは、それぞれ、ゲート１６４、レベルシフタ１４１、最終出力ステージ１４９
’間のゲート１６４、１６５のところ、あるいは、最終出力ステージを構成する
ゲート１６６、１６７のところで、レベルシフタ１４１の後に実施され得る。

【０１２０】 信号１５２、１５３および／または１６２、１６３を適当に制御することによ
って、種々の他のアレイ書き込みモードが可能となることは明らかであろう。た
とえば、４:１行インターレース機構がある。

【０１２１】 この変形例においては、ミラー面積対ピクセル面積の比は縮小される。入射光
から下層能動要素を遮断するのに注意が必要である。全ピクセル・キャパシタン
ス対液晶セル・キャパシタンスの比率もまた、１０：１〜８．４：１にいくぶん
縮小される。それにもかかわらず、解像度の増大との妥協は、まったく不利とな
らないと考えられる。

【０１２２】 動作 空間光変調は、光学処理用途、たとえば、ホログラフィック用途と、スイッチ
ング用途の両方に機会を与える。その場合、必要条件は、普通に、ファクタ（た
とえば、タイミング、照明連続性、観察長など）に関して非常に厳しい。これに
対抗すべく、たいていの光学処理は、像平面を横切ってのバイナリ変調だけを必
要とする。

【０１２３】 表示目的のために、目による順応および一時的平均化が前述のファクタに関し
てより大きい許容範囲を許すが、普通は、ディスプレイの領域を横切ってグレイ
・スケール変調を行う必要がある。

【０１２４】 部分的に能動バックプレーン設計によって与えられる融通性により、好ましい
実施例の空間光変調器を駆動できる方法は多数ある。

【０１２５】 （ａ）バイナリ／グレイ・スケール したがって、たとえば、バイナリ変調とグレイ・スケール変調の選択がある。
グレイ・スケール変調それ自体は、各ピクセルを横切って印加される振幅電圧の
適当な制御によってアナログ的に達成され得る（先に述べたelectroclinicな効
果参照）が、表示目的のためには、アレイに可変仮変調を行って見かけ上のグレ
イ・スケールを得る方が有利である。さらに有利には、アレイをデジタル的にこ
のように駆動する。この局面は、我々の係属中の出願にさらに詳しく記載されて
いる（P20963WOおよびP20963WO1参照）。

【０１２６】 （ｂ）多数回リフレッシュ ここで再び、液晶材料は、連続した画像を発生させているときの所望時点をカ
バーするに充分な長さの緩和時間を処理しても処理しなくてもよい。処理しない
場合には、画像は、２度以上書き込んで所望時間を得る必要がある。本実施例で
利用できる高書き込み速度は、この局面において有用であり、１つの画像が利用
できる時間全体の割合を増大させることになる。

【０１２７】 （ｃ）正面電極電圧 さらに、広義に言えば、共通正面電極と能動バックプレーン要素の間に印加さ
れる電圧は、少なくとも２つの方法で管理され得る。バックプレーンから利用で
きる全電圧がＶであると仮定するならば、正面電極をＶ／２にセットし、それに
よって、ただ１回のフレーム・スキャン中に、全ピクセル要素を所望に応じてオ
ンあるいはオフにすることができる。ペナルティは、とりわけ、各ピクセルを横
切ってより低い電圧Ｖ／２を印加すること、スイッチング時間が長くなると言う
ことである。

【０１２８】 あるいは、正面電極をＶとゼロに交互に駆動し、バックプレーンを同期制御し
て１つのフレーム・スキャン中に選択ピクセルを光学的にオンとし、他のフレー
ム・スキャン中に他の選択ピクセルを光学的にオフにしてもよい。各ピクセルに
印加される電圧は、より高く、Ｖであり、したがって、スイッチング速度を増大
させるが、２つのフレーム・スキャンを実施してデータ入力を完了する必要があ
る。

【０１２９】 これらの２つの方法は、これからは、それぞれ「ワンパス」、「ツーパス」と
呼ぶ。本実施例において、ワンパス機構は、最大の使用可能電圧でいくぶん高い
フレーム率を可能にする。

【０１３０】 これらの考察および全直流バランシングを達成するかどうか（もしそうである
ならば、直流バランシングを達成しようとしている時間）のような他の考察は、
空間光変調が作動する方法を正確に決定する。

【０１３１】 ワンパス機構 図１３は、正面電極電圧ＶＥＥがＶ／２であるときにワンパス機構において使
うことができる電圧波形を示している。オフからオンにされるべきアドレス指定
されたラインにおけるピクセルＤＵＰのミラー電極のところの電圧Ｖｐａｄは、
列電極から値Ｖへ駆動される。また、オンからオフにしようとしているピクセル
ＵＤＰの場合、ミラー電極は、ゼロ電圧に駆動される。液晶セルを横切って生じ
る電圧は、ＶＬＣである。付勢は、代表的には、約１０ｎｓを採用するが、本実
施例においては、実際に、１００ｎｓが許される。実際にピクセルが切り換わる
のにかなり長い期間Ｔが許されるが、それに続いて、すべてのピクセル電極電圧
（Ｖｐａｄ）は、レベルシフタへの電圧を変え、図１３ａに示すように、信号Ｎ
ＳＡＲ、ＮＲＡＲを使用して第２スキャンまたはセット／リセット動作を実施、
すべてのピクセル・トランジスタをオン、オフすることによって、電圧Ｖ／２ま
で戻される。Ｖ／２までピクセルを戻すことにより、直流印加長さが定まり、反
復可能となる。

【０１３２】 図１３ａ、１３ｂにおいて、パルス１３１は、個々の行の選択を示し、Ｔ_Ｌは
、アレイをロードする時間（液晶を落ち着くまでの期間を含む）を示し、Ｔ_Ｒは
、画像が読み込まれる時間を示しており、この時間のスタートのみが図示してあ
る。パルス１３２は、第２スキャン中の個々の行の選択またはセット／リセット
・オプションのための大域的行選択を示している。

【０１３３】 セット／リセット・オプションは、より急速であり、好ましい。すべてのピク
セルへの直流印加の長さは、アレイに書き込みを行うのに取られる時間が有限で
あるため、セット／リセット・オプションを使用するときに、行毎に異なるが、
同じピクセルへの直流パルスの付与長さがフレーム毎に等しいため、これは重要
ではないが、直流バランスを意図しているときは重要なファクタとなる。いずれ
にしても、トランジスタは、その後、オフにされ、静電的な安定化を可能にする
（後述する）である。

【０１３４】 すべてのピクセルが各フレーム・スキャン中に付勢されるので、フレーム毎に
同じ状態を保つ液晶要素は、同じ方向に繰り返し駆動される。これは、ゼロ直流
バランスを得る際の問題を提起する。

【０１３５】 さらに、Ｖ／２まですべてのピクセル電極を戻すことは、光導電性が重要な場
合に問題を提起する。この場合、図１３ｂに示すように、フレームの書き込みに
続いて正面電極電圧ＶＦＥをゼロに戻すのと同期をとって、すべてのピクセル電
極をゼロボルトにゲート制御すると好ましい。

【０１３６】 ツーパス機構 図１４は、アレイ全体に書き込みをするのに必要な２つのフレーム・スキャン
期間またはパスＰ１、Ｐ２にわたってツーパス機構において使用され得る電圧波
形を示している。第１パスＰ１において、選定ピクセルがアドレス指定されて光
学的にオンにされ、第２パスにおいて、ピクセルＰ２がアドレス指定されて光学
的にオフにされる。パス以外の期間では、すべての直流電圧がゼロとなり、オプ
ションとして、切り換え状態の交流安定化のために低レベル交流電圧となる。

【０１３７】 プロット（ｉ）は、正面電極での電圧ＶＦＥを示しており、これは、第２パス
Ｐ２の期間にわたってだけＶボルトまで上昇する。

【０１３８】 プロット（ｉｉ）、（ｉｉｉ）は、それぞれＯＮまたはＯＦＦとなっているピ
クセル・ミラー・パッドにおける電圧Ｖｐａｄのプロットである。第１パス中、
任意のパッドを０ボルトからＶボルトへ切り換えることができる。第１の大域的
ブランクＢＶは、２つのパス間ですべてのミラー・パッドをＶボルトに駆動する
ように印加される。第２パス中、任意のパッドを、Ｖボルトから０ボルトに切り
換えることができる。第２の大域的ブランクＢ０は、第２パスの終わりですべて
のパッドを０ボルトに駆動するように印加される。ブランクＢＶおよびＢ０は、
第２電極の切り換えと実質的に同期して印加される。

【０１３９】 プロット(ｉｉ)は、第１パスの行スキャン中にオンとされ、したがって、プロ
ット（ｉｖ）に示すような関連する液晶要素を横切って正の電位差パルスを与え
る選択ピクセルのためのパッドにおける電圧を示している。第１パス後、ＶＦＥ
の切り換えと関連して第１の大域的ブランクＢＶが作用し、切り換えられてしま
っているかどうかに無関係に、すべての液晶要素を横切る電位差をゼロに低下さ
せる。液晶セルの両側は、こうして、Ｖボルトとなる。

【０１４０】 プロット(ｉｉｉ)は、第２パスの行スキャン中にオフとされ、したがって、プ
ロット（ｖ）で示す関連する液晶要素を横切って負の電位差を与える、選択ピク
セルのためのパッドにおける電圧を示している。第２パス後、ＶＦＥの切り換え
と関連して第２大域的ブランクＢ０が作用し、切り換えられてしまっているかど
うかと関係なく、すべての液晶要素を横切る電位差をゼロに低下させる。こうし
て、液晶セルの両側が０ボルトとなる。

【０１４１】 いずれのパス中にもアドレス指定されない（オプションとして）任意のピクセ
ルは、ブランクＢＶ、Ｂ０の効果のみによるパッド電圧を有する。ＢＶおよびＢ
０は、ＶＦＥの切り換えとほぼ同期しており、その結果、これらのピクセルは、
２つのパスを通じてゼロ電位差となる。すべての場合に、ＶＦＥに対するＢＶ、
Ｂ０のタイミングは、不要なピクセルのスイッチングが生じないようにしなけれ
ばならない。

【０１４２】 さらに、２つのパスは、互いに直ぐに続いているように図示してあるが、好ま
しくは、機構が必要なピクセル・スイッチングと矛盾しない限り、そうである必
要はまったくない。たとえば、パス間に小さい遅延があって、最後にアドレス指
定されたピクセルを完全に切り換えることが可能であるかも知れない。このよう
な場合、第２パスの開始と同期してＢＶを印加し、ＶＦＥをスイッチングするこ
とが望ましいであろう。

【０１４３】 ここで、単一のパスおよび単一パス機構の低電圧Ｖ／２（したがって、スイッ
チングが遅い）に比して、２つのパスの要件および利用できるフル電圧Ｖの印加
が相反するファクタであることは了解されたい。また、図１４のパスのシーケン
スの逆転、その結果、ブランキング・プロセスの変更などがあり得ることも明ら
かであろう。

【０１４４】 さらに説明すると、図１５は、アレイ全体に書き込みを行うのに必要な第１、
第２のフレーム・スキャン期間またはパスＰ１、Ｐ２にわたって同様のツーパス
機構で使用され得る単純化した電圧波形を示している。Ｐ１において、選定ピク
セルがアドレス指定されて光学的にオンにされ、Ｐ２において、選択ピクセルが
アドレス指定され、光学的にオフにされる。Ｐ１、Ｐ２以外の期間では、すべて
の電圧はゼロ直流となり、オプションとして、切り換え状態の交流安定化のため
に交流電圧が低レベルとなる。

【０１４５】 プロット（ｉ）は、Ｐ１の期間中だけＶボルトまで上昇する、正面電極におけ
る電圧ＶＦＥを示している。

【０１４６】 プロット（ｉｉ）は、任意のピクセル・ミラー・パッドで得られる電圧Ｖｐａ
ｄの全般的なプロットである。Ｐ１中の第１期間Ａの間、任意のパッドが０ボル
トからＶボルトへ切り換えられる。第１の大域ブランクＢＶは、Ｐ１、Ｐ２間に
すべてのミラー・パッドをＶボルトに駆動するように印加される。Ｐ２中の期間
Ｂの間、任意のパッドが、Ｖボルトから０ボルトへ切り換えられ得る。第２の大
域ブランクＢ０は、第２パスの終わりですべてのパッドを０ボルトへ駆動するよ
うに印加される。ブランクＢＶおよびＢ０は、第２電極のスイッチングと同期し
て印加される。

【０１４７】 プロット(ｉｉｉ)は、Ｐ１の行スキャン中にオンにされ、したがって、プロッ
ト（ｖ）に示すように関連した液晶要素を横切って正の電位差パルスを与える選
定ピクするのためのパッドにおける電圧を示している。Ｐ１後、ＶＦＥのスイッ
チングと関連して第１の大域ブランクＢＶが作用し、切り換えられてしまってい
るかどうかにかかわらず、すべての液晶要素を横切る電位差をゼロまで低下させ
る。こうして、液晶セルの両側がＶボルトとなる。

【０１４８】 プロット（ｖ）は、Ｐ２の行スキャン中にオフとされ、プロット（ｖｉ）で示
すような関連する液晶要素を横切る負の電位差を与える、選択ピクセルのための
パッドにおける電圧を示している。Ｐ２後、ＶＦＥのスイッチングと関連して第
２の大域ブランクＢ０が作用し、切り換えられてしまっているかどうかに関わり
なく、すべての液晶要素を横切る電位差をゼロまで低下させる。こうして、液晶
セルの両側が０ボルトになる。

【０１４９】 プロット（ｖｉｉ）は、Ｐ１またはＰ２のいずれかでもアドレス指定されず（
オプションとして）、ブランクＢＶ、Ｂ０の効果のみによる任意のピクセルのた
めのパッドにおける電圧パルスを示している。ＢＶ、Ｂ０は、ＶＦＥのスイッチ
ングと実質的に同期であり、その結果、これらのピクセルは、２つのパスを通じ
てゼロ電位差を経験する。すべてのケースにおいて、ＶＦＥに対するＢＶ、Ｂ０
のタイミングは、ピクセルの不要なスイッチングを生じさせないようになってい
なければならない。

【０１５０】 さらに、Ｐ１、Ｐ２は互いに直ぐに続いているように示したが、機構が必要な
ピクセル・スイッチングと矛盾しない限り、このような配置である必要はまった
くない。たとえば、Ｐ１、Ｐ２間に小さい遅延があって最後にアドレス指定され
たピクセルを完全に切り換えることが可能になるかも知れないが、このような場
合、Ｐ２の開始時点と同期してＢＶを印加し、ＶＦＥのスイッチングを行うのが
望ましいであろう。

【０１５１】 ここで、２つのパスについての要件および利用できるフル電圧Ｖの印加が、単
一のパスおよび単一パス機構の低電圧Ｖ／２（従って、スイッチングが遅い）に
比して、相反するファクタであることは了解されたい。また、 ブランキング・プロセスの必然的な変更態様で、図１５のＰ１、Ｐ２のシーケン
スを逆転させることが可能であり、対応する参考資料の同じ概略タイプの説明を
用いて、図１６に示すように、ブランキング・プロセスを変更したりすることが
できることも明らかであろう。

【０１５２】 バイナリ画像形成 バイナリ画像は、上述したようなワンパス方法によってブランク画像または既
存の画像から書き込むことができる。

【０１５３】 しかしながら、ブランク画像から始めた場合、新しい画像を書き、次いで、直
流バランスを達成すべく各ピクセルに印加した電圧を反転させることは、光学像
のブランク像への反転とならず、反転光学像を生じることになる。それに加えて
、時間平均光学像は、正像および反転像が同じ時間にわたって保持される場合、
ゼロであり、したがって、照明（すなわち、観察ステップ）を中断して正像を見
ることが必要である。

【０１５４】 さらに、たとえば、大域セット信号ＮＳＡＲをアレイに印加すると共に列電圧
、正面電極電圧を制御してすべてのピクセルを短絡（０ボルトに）するかあるい
はこれらのピクセルを（プラスまたはマイナスのＶ）へ駆動することによって、
アドレス指定されたピクセルを緩和させたり、すべてのピクセルを１つの状態（
比較的急速）に駆動したりするだけで、直流バランスを得ることはできないが、
光学的に均一な画像が生じる。

【０１５５】 既存の画像で始まる場合、類似した問題点がある。

【０１５６】 ツーパス機構、たとえば、図１４に示すタイプの機構は、多数の方法で作動さ
せ得る。

【０１５７】 第１ツーパス機構においては、既存の画像は、単に、第１パス中にすべての適
切なピクセルをオンにし、第２パス中に対応するセットのピクセルをオフにする
ことによって新しい画像と置き換えることができる。すなわち、ピクセルが既に
「１」であるかどうかに関係なく、新しい画像のすべての「１」を最初にアドレ
ス指定し、次いで、ピクセルが既に「０」であるかどうかに関わりなく、新しい
画像内のすべての「０」をアドレス指定するのである。ピクセルがアドレス指定
されないことはない。

【０１５８】 この機構は、すべてのピクセルがそれらの既存の状態に関係なく各画像につい
てアドレス指定され、直流バランスが直接影響することがない単一パス機構と同
じ欠点を有する。しかしながら、それは、コンピュータ的には容易であり迅速で
ある。

【０１５９】 第２のツーパス機構においては、状態変化が必要なときに任意の液晶要素のみ
をオンあるいはオフにする。さもなければ、無アドレス指定状態の留まる。各ピ
クセルは、したがって、明確で等しい長さの交互のオン、オフ・パルスのみを受
け、したがって、自動的に直流バランスを長期間にわたって与える。

【０１６０】 延長期間にわたってうまくこの機構が作動するためには、連続した付勢の間に
、たとえば、上述したようなスキャン間の交流安定化の付与によって、ピクセル
が緩和し得ないようになっている必要がある。

【０１６１】 自動的な長期間直流バランスの利点は、第１のツーパス機構に対する計算の困
難さを高めるということで、部分的に相殺される。

【０１６２】 第３の好ましい機構は、図１４のツーパス機構の変更例であり、図１７に示し
てあるが、これは、直流バランスおよび急速あるいは従動消去を持って、一連の
バイナリ画像を連続的に書き込むことを可能にする。図１７のプロット(ｉｉｉ)
、（ｉｖ）は、選ばれたピクセルについてのミラー・パッド電圧およびピクセル
電位差を示している。

【０１６３】 第１のＷＲIＴＥ期間ｔ０〜ｔ１の間、第１の画像が、オンにする必要のある
要素のみを駆動し（プロット（ｉｉ）の期間Ａの間）、他のすべての要素が０ボ
ルトを受け取るように書き込みプロセスを制御することによって、要素のブラン
ク・アレイから書き込む。図１４のツーパス機構の第１パスと同様に、第１の大
域ブランクＢ０を０ボルトにすることによって、ＷＲIＴＥステップが、好まし
くは、時刻ｔ１の直後に行われ、そして、ＶＦＥは、図１７のプロット（ｉ）に
示すように、０ボルトに留まる。IＭＡＧＥ期間ｔ１〜ｔ２については、必要な
バイナリ画像は無変更に留まる。

【０１６４】 ぶらんく・アレイに対する引き続く消去は、負の画像を書き出されたピクセル
にのみ書き込むことによって、ＥＲＡＳＥ期間ｔ２〜ｔ３中に行われる。これは
、ＶＦＥのスイッチングと同期して、時刻ｔ２で第２大域ブランクＢＶにＶボル
トを印加し、期間Ｂ中に、先にオンとされた要素のみをアドレス指定し、他の要
素が０ボルトを受けるようにすることによって行われる。ｔ３で、０ボルトに対
する第３の大域ブランクＢ０が、ＶＦＥの０ボルトへのスイッチングと同期して
印加される。従って、この消去ステップは、全般的に、図１４の第２パスと同様
である。

【０１６５】 こうして、従動要素は、交互に、反対の電圧を受け、直流バランスを与え、他
の非選定要素は、電圧を受けず、平衡状態に留まる。

【０１６６】 時刻ｔ３の後、別のバイナリ画像の書き込みを開始することができる。図示し
たように、これは、ほぼ時刻ｔ３で開始し得る。

【０１６７】 こうして、この第３ツーパス機構は、書き込み、消去の２つのパス中に異なっ
た方向にフル電圧Ｖが印加され得る第２のツーパス方法に類似しているが、時刻
毎にアドレス指定されるのが、異なった非相補的なグループではなくて、同じグ
ループの選定ピクセルであり、したがって、計算要件を縮小することができると
いう点で異なっている。また、それは、すべての要素がフレーム・スキャン中に
必ず一方向へあるいは他の方向へ駆動されるワンパス方法とも異なる。

【０１６８】 この第３機構の利点は、時間平均画像が、書き込み、消去および「観察」プロ
セスの長さに無関係に非ゼロであるということにある。これは、画像と反転画像
の間ではなく、画像とブランクの間で交替するためである。このことは、光学的
照明を連続的にすることができる。

【０１６９】 さらなる重要点は、書き込みステージが或る時間だけ行われ、この時間中に画
像が「観察」あるいは利用されるのに対し、消去後に得られるブランク画像を任
意の時間にわたって保持する必要がまったくないということである。図１７に特
に示したように、ひとたびすべてのピクセルが初期状態に切り換えられてしまっ
たならば、さらなる書込ステージを直ちに開始することができる。IＭＡＧＥ期
間対ＷＲIＴＥ、ＥＲＡＳＥ期間の比率が大きくてもよいので、画像は、時間全
体の大きい割合の部分にわたって利用でき、そして、そのコントラスト比がそれ
相応に改善される。

【０１７０】 上記および他の像形成機構が大域ブランクを使用しているものとして図示した
が、ブランクの任意のものあるいはすべてを、すべての列がブランキング電圧に
保持されるさらに別のフレーム・スキャンと取り替え得ることは了解されたい。
これらの機構は、我々の係属中の出願の主題をなしている（Ｐ２0962WO参照）。

【０１７１】 ここで、上記の説明のかなりの部分がアドレス指定可能なアレイを包含するバ
ックプレーンを組み込んでいる液晶セルに関したものであるが、本発明のアレイ
が、セルが光変調器またはディスプレイとして機能することを意図されているか
どうかに無関係に、また、セルのコンテンツが液晶相を有することを意図してい
るかどうかに無関係に、任意のセル構造で使用できることは了解されたい。

【０１７２】 「グレイ・スケール」なる用語を本願明細書において使用したが、この用語が
、白色を含む任意の色に関して使用されていることは了解されたい。さらに、本
発明の方法、アレイ、バックプレーン、回路などを、白色を含む単一の色に関し
て説明したが、可変カラー・ディスプレイなどをそれ自体公知の方法で製造する
ことになることは了解されたい。たとえば、単一アレイを異なった色のピクセル
に空間的に細分化し、たとえば、投影あるいは一時的なマルチプレクシング、た
とえば、赤、緑、青の画像の逐次的な投影によって異なった着色モノクローム・
アレイからディスプレイを重畳することによって製造できることは了解されたい
。

【図面の簡単な説明】

【図１】は、能動バックプレーンを組み込んであり、基板上に装着した液
晶セルの概略横断面図を示している。

【図２】は、図１に示す液晶セルの構成要素の展開図である。

【図３】は、液晶セルと密接に関連した回路を示す、図３のインタフェー
スの一部の概略ブロック回路図である。

【図４】は、中心ピクセル・アレイを含む、図１の液晶セルの能動バック
プレーンの概略平面図である。

【図５】は、図４のバックプレーンの一部を示す概略横断面図であり、ピ
クセル・アレイの領域において遭遇する種々の層および高さを説明する図である
。

【図６】は、図４のバックプレーンのアレイの単一ピクセルの概略平面図
である。

【図７および７ａ】は、波形図である。

【図８】は、図４の制御回路の一部を示す概略回路図である。

【図９】は、図４の列ドライバの一部を示す概略回路図である。

【図１０】は、図４の行スキャナの一部を示す概略図である。

【図１１】は、アドレス指定される列の数を増やすための図９の回路の変
更態様を示している。

【図１２】は、アドレス指定される行の数を増やすための図１０の変更態
様を示している。

【図１３】は、ワンパス画像書き込み機構を説明するのに用いる波形を示
している。

【図１４〜１６】は、ツーパス画像書き込み機構を説明するのに用いる波
形を示している。

【図１７】は、図１４の機構の変更態様を説明するための波形を示してい
る。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 ６２４ Ｇ０９Ｇ 3/20 ６２４Ｂ (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＬ，ＳＺ，ＴＺ，ＵＧ，ＺＷ )，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ， ＴＪ，ＴＭ)，ＡＥ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ， ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，Ｃ Ｒ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＤＭ，ＥＥ，ＥＳ，ＦＩ ，ＧＢ，ＧＤ，ＧＥ，ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ， ＩＬ，ＩＮ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，Ｋ Ｚ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＡ ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ， ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，Ｓ Ｋ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ ，ＵＳ，ＵＺ，ＶＮ，ＹＵ，ＺＡ，ＺＷ (72)発明者 ユ タト チ ビー イギリス ケンブリッジ シービー２ １ ピーゼット トランピントン ストリート （番地なし） ユニヴァーシティー オ ブ ケンブリッジ エンジニアリング デ パートメント Ｆターム(参考） 2H093 NC11 NC22 NC34 NF17 5C006 AC15 BA12 BB16 BC06 BC20 BF03 BF24 5C080 AA10 BB05 FF11 JJ02 JJ03 JJ04 JJ06

Claims (37)

【特許請求の範囲】
1. 【請求項１】 電気的にアドレス指定可能な要素のアレイであって、前記
   要素の複数の相互排他的セットを包含するアレイと、一度に１つずつ前記セット
   をアドレス指定するように配置した手段と、前記複数のセットのうち２つ以上を
   同時にアドレス指定する手段とを包含する能動バックプレーン。
2. 【請求項２】 請求項１による能動バックプレーンにおいて、前記複数の
   セットのうち２つ以上を同時にアドレス指定する前記手段が、前記複数のセット
   のすべてを同時にアドレス指定するように配置してあることを特徴とする能動バ
   ックプレーン。
3. 【請求項３】 請求項１または請求項２による能動バックプレーンにおい
   て、一度に１つずつ前記セットをアドレス指定するように配置した前記手段が、
   複数のステージを有する少なくとも１つのシフト・レジスタを包含し、前記セッ
   トの各々が、それぞれのステージの出力部に接続していることを特徴とする能動
   バックプレーン。
4. 【請求項４】 請求項３による能動バックプレーンにおいて、前記複数の
   セットのうち２つ以上を同時にアドレス指定する前記手段が、前記複数のセット
   のうち前記２つ以上のセットに接続したシフト・レジスタ（単数または複数）の
   関連したステージ上にある第１制御入力部を包含し、前記制御入力部が、シフト
   ・レジスタ（単数または複数）の前記関連したステージをラッチするように配置
   してあることを特徴とする能動バックプレーン。
5. 【請求項５】 請求項４による能動バックプレーンにおいて、前記関連し
   たステージが、また、前記関連したステージをラッチ解除して通常のシフト・レ
   ジスタ動作を再開させる第２制御入力部を包含することを特徴とする能動バック
   プレーン。
6. 【請求項６】 請求項３〜５のうちいずれか１つによる能動バックプレー
   ンにおいて、前記出力部の各々が、デマルチプレクサを伴うことを特徴とする能
   動バックプレーン。
7. 【請求項７】 請求項３による能動バックプレーンにおいて、前記複数の
   セットのうち２つ以上を同時にアドレス指定する前記手段が、前記複数のセット
   の各々とそれに関連した前記出力部との間に論理回路を包含し、前記論理回路が
   、前記関連した出力部をオーバーライドする所定の第１信号を提供する第１制御
   入力部を有することを特徴とする能動バックプレーン。
8. 【請求項８】 請求項７による能動バックプレーンにおいて、前記論理回
   路が、また、前記第１信号と異なる、前記関連した出力部をオーバーライドする
   所定の第２信号を提供する第２制御入力部を包含することを特徴とする能動バッ
   クプレーン。
9. 【請求項９】 請求項８による能動バックプレーンにおいて、前記第１、
   第２の信号のうちの一方が他方をオーバーライドするように論理回路を配置した
   ことを特徴とする能動バックプレーン。
10. 【請求項１０】 請求項７〜９のうちいずれか１つによる能動バックプレ
    ーンにおいて、前記出力部の各々が、デマルチプレクサを伴うことを特徴とする
    能動バックプレーン。
11. 【請求項１１】 請求項１〜１０のうちいずれか１つによる能動バックプ
    レーンにおいて、前記要素が、行と列に配置してあり、前記セットが、前記行に
    よって構成してあることを特徴とする能動バックプレーン。
12. 【請求項１２】 請求項１または請求項２による能動バックプレーンにお
    いて、前記要素が、行および列に配置してあり、前記サブセットが、前記行によ
    る構成してあり、一度に１つずつ前記サブセットをアドレス指定するように配置
    した前記手段が、偶数行のための第１の前記シフト・レジスタと、奇数行のため
    の第２シフト・レジスタとを包含することを特徴とする能動バックプレーン。
13. 【請求項１３】 請求項１２による能動バックプレーンにおいて、レジス
    タまたはそれに続く回路が、さらに別のクロック信号に応答し、１つの行につい
    てのアドレスを次の行をアドレス指定する前に除去することを特徴とする能動バ
    ックプレーン。
14. 【請求項１４】 請求項１２または請求項１３による能動バックプレーン
    において、シフト・レジスタが、クロック信号（単数または複数）に応答して作
    動し、前記アレイが、前記クロック信号（単数または複数）を生成する手段と、
    一度に１つのレジスタにのみ前記クロック信号（単数または複数）を転送するよ
    うに配置した手段とを包含することを特徴とする能動バックプレーン。
15. 【請求項１５】 請求項１４による能動バックプレーンにおいて、前記転
    送手段が、１半改行率で前記シフト・レジスタの各々に交互に前記クロック信号
    （単数または複数）を転送するように配置してあるか、あるいは、そのように制
    御できるようになっていることを特徴とする能動バックプレーン。
16. 【請求項１６】 請求項１４または請求項１５による能動バックプレーン
    において、前記転送手段が、前記クロック信号（単数または複数）を前記シフト
    ・レジスタの１つへ、その行に属する前記レジスタのすべてのステージを通して
    トークンを移動させ得る期間にわたって転送し、次いで、前記クロック信号（単
    数または複数）を他のシフト・レジスタへ、その行に属する前記他のシフト・レ
    ジスタのすべてのステージを通してトークンを移動させ得る期間にわたって転送
    するように配置するかあるいはそのように制御できるようになっており、それに
    よって、偶数（または奇数）行のすべてを奇数（または偶数）行のすべての前に
    アドレス指定することを特徴とする能動バックプレーン。
17. 【請求項１７】 請求項１２〜１６のうちいずれか１つによる能動バック
    プレーンにおいて、前記要素が、第２アドレス指定可能入力部を有し、前記複数
    の列の第２アドレス指定可能入力部を同時にアドレス指定することを特徴とする
    能動バックプレーン。
18. 【請求項１８】 請求項１７による能動バックプレーンにおいて、前記複
    数の列が、アレイのすべての列によって構成されていることを特徴とする能動バ
    ックプレーン。
19. 【請求項１９】 請求項１７または請求項１８による能動バックプレーン
    において、複数のデータ入力ラインに接続した１：ｎデマルチプレクス手段を包
    含し、この１：ｎデマルチプレクス手段が、ｎ個の連続した同様の列出力部を前
    記入力ラインから順次に供給されるデータで順次にラッチするようになっており
    、前記列出力部が、前記第２アドレス指定可能入力部に接続していることを特徴
    とする能動バックプレーン。
20. 【請求項２０】 請求項１９による能動バックプレーンにおいて、前記デ
    マルチプレクス手段が、デマルチプレクス機能をオーバーライドし、複数の列出
    力部のすべてを前記入力ラインからの同じデータでラッチする制御入力部を包含
    することを特徴とする能動バックプレーン。
21. 【請求項２１】 請求項１２〜２０のうちいずれか１つによる能動バック
    プレーンにおいて、デマルチプレクサが、前記行と前記シフト・レジスタ（単数
    または複数）との間に接続してあることを特徴とする能動バックプレーン。
22. 【請求項２２】 請求項１〜２１のうちいずれか１つによる能動バックプ
    レーンにおいて、前記能動バックプレーンが、半導体バックプレーンであること
    を特徴とする能動バックプレーン。
23. 【請求項２３】 請求項１〜２２のうちいずれか１つによる能動バックプ
    レーンにおいて、前記バックプレーンが、その上に設置され、分布するスペーサ
    を包含し、これらのスペーサが、電気的にアドレス指定可能な要素の上方へ延び
    ており、本質的に同じ材料で作られ、電気的にアドレス指定可能な要素のうち少
    なくとも１つに見出される順序と同じ順序で存在する少なくとも２つの層を包含
    することを特徴とする能動バックプレーン。
24. 【請求項２４】 請求項１〜２３のうちいずれか１つによる能動バックプ
    レーンにおいて、前記バックプレーンの電気的にアドレス指定可能な要素の各々
    が、キャパシタンスと関連した単一のトランジスタを包含することを特徴とする
    能動バックプレーン。
25. 【請求項２５】 請求項１〜２４による能動バックプレーンにおいて、 前記電気的にアドレス指定可能な要素の各々が、双安定電気回路を包含すること
    を特徴とする能動バックプレーン。
26. 【請求項２６】 請求項１〜２５のうちいずれか１つによる能動バックプ
    レーンを包含し、アレイの前記電気的にアドレス指定可能な要素の各々が、１つ
    のピクセルを提供することを特徴とする空間光変調器。
27. 【請求項２７】請求項２６による空間光変調器において、電気的にアドレ
    ス指定可能な要素のアレイが、対向する基板から間隔を置いて配置してあり、電
    気光学材料が、アレイと基板との間に配置してあることを特徴とする空間光変調
    器。
28. 【請求項２８】 請求項２７による空間光変調器において、対向する基板
    が、アレイの１つの要素に逆電極を提供することを特徴とする空間光変調器。
29. 【請求項２９】 請求項２８または請求項２９による空間光変調器におい
    て、電気光学材料が、液晶材料であることを特徴とする空間光変調器。
30. 【請求項３０】 請求項２９による空間光変調器において、電気光学材料
    が、スメクチック液晶材料であることを特徴とする空間光変調器。
31. 【請求項３１】請求項３１による空間光変調器において、電気光学材料が
    、キラル・スメクチック液晶材料であることを特徴とする空間光変調器。
32. 【請求項３２】 請求項２７〜３３のうちいずれか１つによる空間光変調
    器を作動させる方法であって、すべてのピクセルに同じ電界を印加する段階を包
    含することを特徴とする方法。
33. 【請求項３３】 請求項２６〜３２のうちいずれか１つによる空間光変調
    器を作動させる方法であって、前記アレイの前記要素が、行および列として配置
    してあり、前記セットが、前記行によって構成してあり、そして、前記方法が、
    各列に同じ信号を付与し、前記行の２つ以上を同時にアドレス指定する段階を包
    含することを特徴とする方法。
34. 【請求項３４】 請求項３３による方法において、前記複数のすべてが同
    時にアドレス指定されることを特徴とする方法。
35. 【請求項３５】 請求項３４による方法において、前記段階中に各ピクセ
    ルに印加される電界がゼロであることを特徴とする方法。
36. 【請求項３６】 請求項３４による方法において、前記段階中に各ピクセ
    ルに印加される電界が交流電界であることを特徴とする方法。
37. 【請求項３７】 請求項３４による方法において、前記段階中に各ピクセ
    ルに印加される電界が、有限直流電界であることを特徴とする方法。