JP2002521788A

JP2002521788A - チャネルコード制約に整合されるトレリスシーケンス検出器を用いるサンプル振幅読出しチャネルおよび信号サンプルおよびエラーシンドロームを用いる検出されたバイナリシーケンス中のエラーを訂正するためのポストプロセッサ

Info

Publication number: JP2002521788A
Application number: JP2000562904A
Authority: JP
Inventors: ウイリアムジー．ブリス，; ジェイエヌ．リビングストン，
Original assignee: Cirrus Logic Inc
Current assignee: Cirrus Logic Inc
Priority date: 1998-07-31
Filing date: 1999-07-27
Publication date: 2002-07-16
Also published as: US6185173B1; TWI223798B; EP1101224A1; KR20010072116A; WO2000007187A1; AU5238499A; KR100658382B1

Abstract

(57)【要約】特定のコード制約を行うことによってトレリスシーケンス検出器の特定の最小距離エラー事象を取出して符号化する高率チャネルコードを実施するための符号化器／復号器を備えるディスク格納システムについて、サンプル振幅読出しチャネルが開示される。トレリスシーケンス検出器は、検出された出力シーケンスから対応する最小距離エラーを有効に除去するコード制約に整合される状態マシーンを備える。さらに、チャネルコードは、エラー検出コードを実施するために冗長ビットを書込みデータに符号化する。冗長ビットは読出し動作の間に処理され、ＮＲＺ（＋）および（＋−＋）エラー事象などの他の支配的なエラー事象を検出および訂正するために用いられるエラーシンドロームを生成させる。このように、トレリスシーケンス検出器の最も蓋然性の高いエラー事象は、チャネルコード制約によって取出して符号化されるか、あるいはエラーシンドロームを用いて検出および訂正されるかのいずれかである。その結果、本発明は、システムのコード率を低下させずに、従来技術に対して著しい距離増大性能利得を提供し、それによって線形ビット密度および記憶容量全体が実質的に増大される。

Description

【発明の詳細な説明】

【０００１】 (発明の分野）本発明は、デジタルコンピュータ（磁気および光ディスクドライブなど）のた
めの格納システム中でのバイナリデータの記録および再生に関し、特に、読出し
動作の間にバイナリシーケンスを検出するためのコード制約に整合されるトレリ
スシーケンス検出器を用いるサンプル振幅読出しチャネル、および読出し信号の
サンプルおよび記録されたデータに符号化された冗長ビットから生成されたエラ
ーシンドロームを用いて、検出されたバイナリシーケンス中のエラーを訂正する
ためのポストプロセッサに関する。（関連出願および特許への相互参照）本願は、他の係属米国特許出願、すなわち、特許出願第０８，８６２，４９３
号、発明の名称「ＳＡＭＰＬＥＤＡＭＰＬＩＴＵＤＥＲＥＡＤＣＨＡＮＮ
ＥＬＥＭＰＬＯＹＩＮＧＡＲＥＭＯＤ／ＤＥＭＯＤＥＳＥＱＵＥＮＣＥ
ＤＥＴＥＣＴＯＲＧＵＩＤＥＤＢＹＡＮＥＲＲＯＲＳＹＮＤＲＯＭ
Ｅ」、第０９／０１６，００４号、発明の名称「ＡＰＡＲＩＴＹＣＨＡＮＮ
ＥＬＣＯＤＥＦＯＲＥＮＨＡＮＣＩＮＧＴＨＥＯＰＥＲＡＴＩＯＮ
ＯＦＡＲＥＭＯＤ／ＤＥＭＯＤＳＥＱＵＥＮＣＥＤＥＴＥＣＴＯＲＩ
ＮＡＤ＝１ＳＡＭＰＬＥＤＡＭＰＬＩＴＵＤＥＲＥＡＤＣＨＡＮＮ
ＥＬ」、および第０８／８１５，８８１号、発明の名称「ＴＲＥＬＬＩＳＣＯ
ＤＩＮＧＳＹＳＴＥＭＷＨＩＣＨＣＯＮＳＴＲＡＩＮＳＴＨＥＯＣＣ
ＵＲＲＥＮＣＥＯＦＴＲＩＢＩＴＳＴＯＫ−ＭＯＤＵＬＯ−ＴＨＲＥＥ
」に関する。本願は、いくつかの米国特許、すなわち、米国特許第５，２９１，
４９９号、発明の名称「ＭＥＴＨＯＤＡＮＤＡＰＰＡＲＡＴＵＳＦＯＲ
ＲＥＤＵＣＥＤ−ＣＯＭＰＬＥＸＩＴＹＶＩＴＥＲＢＩ−ＴＹＰＥＳＥＱＵ
ＥＮＣＥＤＥＴＥＣＴＯＲＳ」、第５，６９６，６３９号、発明の名称「ＳＡ
ＭＰＬＥＤＡＭＰＬＩＴＵＤＥＲＥＡＤＣＨＡＮＮＥＬＥＭＰＬＯＹＩ
ＮＧＩＮＴＥＲＰＯＬＡＴＥＤＴＩＭＩＮＧＲＥＣＯＶＥＲＹ」、第５，
４２４，８８１号、「ＳＹＮＣＨＲＯＮＯＵＳＲＥＡＤＣＨＡＮＮＥＬ」、
および第５，５８５，９７５号、「ＥＱＵＡＬＩＺＡＴＩＯＮＦＯＲＳＡＭ
ＰＬＥＶＡＬＵＥＥＳＴＩＭＡＴＩＯＮＡＮＤＳＥＱＵＥＮＣＥＤＥ
ＴＥＣＴＩＯＮＩＮＡＳＡＭＰＬＥＤＡＭＰＬＩＴＵＤＥＲＥＡＤ
ＣＨＡＮＮＥＬ」にも関する。上記の特許出願および特許の全てが同１人に譲渡
され、全てが本明細書において参考として援用される。

【０００２】（発明の背景）光学および磁気ディスクドライブなどのコンピュータ格納装置において、最大
蓋然性（ＭＬ）シーケンス検出を伴う部分応答（ＰＲ）信号法を用いるサンプル
振幅読出しチャネルは、大幅により高い線形ビット濃度を可能にすることによっ
て、記憶容量を実質的に増大させていた。部分応答信号法は、通信媒体を介して
アナログパルスとして表されるシンボルを伝送するための特定の方法を指す。信
号時点（ボー速度）で、直接隣接する重畳パルスからの制御された量を除いて、
他のパルスからの符号間干渉（ＩＳＩ）がないことである。パルスの制御された
重畳を可能にすることによって、信号対雑音比（ＳＮＲ）の面で性能を犠牲にす
ることなく、シンボル速度（線形記録密度）が上昇することに利点がある。

【０００３】部分応答チャネルは、多項式（１−Ｄ）（１＋Ｄ）ⁿ によって特徴付けられ、ここでＤは１つのシンボル時間の遅延を表し、ｎは整数
である。ｎ＝１、２、３について、部分応答チャネルはＰＲ４、ＥＰＲ４および
ＥＥＰＲ４と称され、それら各々の周波数応答は図１Ａに示される。チャネルの
ダイパルス応答、すなわち、隔離されたシンボルに対する応答は、システムの伝
達関数（与えられた入力に対する出力）を特徴付ける。正のダイパルス応答を変
調するバイナリ「１」ビットおよび負のダイパルス応答を変調するバイナリ「０
」ビットを用いると、チャネルの出力は時間シフトダイパルス応答の線形結合で
ある。ＰＲ４チャネル（１−Ｄ²）についてのダイパルス応答は、図１Ｂにおい
て実線として示される。シンボル時点（ボー速度）では、ｔ＝０およびｔ＝２の
時を除いてダイパルス応答はゼロであることに留意されたい。従って、時間シフ
トＰＲ４ダイパルス応答の線形結合は、直接隣接するパルスが重畳する場合を除
いて、シンボル時点ではゼロＩＳＩとなる。

【０００４】時間シフトＰＲ４ダイパルス応答の線形結合は、バイナリ入力シーケンスに依
存して、シンボル時点で＋２、０または−２のチャネル出力となることが明らか
であるべきである。従って、チャネルの出力は、バイナリ入力シーケンスによっ
て駆動される状態マシーンとして特徴付けられ得、それとは逆に、入力シーケン
スは、「逆」状態マシーンを介するチャネルの出力で信号サンプルを実行するこ
とによって推定または復調され得る。雑音は信号サンプルを不明瞭にするので、
逆状態マシーンは、実際には、信号サンプルと関連付けられた最も蓋然性の高い
入力シーケンスを計算するトレリスシーケンス検出器として実施される。

【０００５】ＰＲ４トレリスシーケンス検出器の動作は、図２Ａに示されるその状態遷移図
から理解される。各状態１００は、最後の２つの入力シンボル（予備符号化後の
ＮＲＺ）で表され、１つの状態から別の状態への各分岐は、ＮＲＺ１０２での現
在の入力シンボルおよびそれが読返しの間に生じさせる対応するサンプル値１０
４とで標識付けられる。ＰＲ４シーケンス検出器の復調工程は、図２Ａの状態遷
移図を図２Ｂに示されるトレリス図として表すことによって理解される。トレリ
ス図は、サンプル値の時間シーケンスおよびサンプルシーケンスを生じさせ得た
可能な記録された入力シーケンスを表す。各可能な入力シーケンスについて、雑
音の無いシステム中で生成された予期されるサンプル値のシーケンスとチャネル
によって出力された実際のサンプル値との間の差に関して、エラー計量が計算さ
れる。例えば、予期されるサンプル値と実際のサンプル値との間の累算平方差と
して、ユークリッド計量が計算される。最小のユークリッド計量を生じさせる入
力シーケンスは、実際のサンプル値を生じさせた蓋然性が最も高いシーケンスで
ある。従って、このシーケンスはシーケンス検出器の出力として選択される。

【０００６】復調工程を容易にするために、シーケンス検出器は、各可能な入力シーケンス
および対応する計量を格納するための経路メモリを備える。シーケンス検出器の
公知の特性は、入力シーケンスが適切に制約される限り、ある数のサンプル値が
処理された後で最も蓋然性の高い入力シーケンスに「マージ」することである。
実際に、必要とされる経路メモリの最大数は、トレリス図中の状態数に等しい。
最も蓋然性の高い入力シーケンスは、これらの経路の１つによって常に表され、
これらの経路は、ある数のサンプル値が処理されると、１つの経路（すなわち、
最も蓋然性の高い入力シーケンス）に最終的にマージされる。

【０００７】経路メモリの「マージ」は図２Ｂのトレリス図から理解され、この図において
「残存」シーケンスは実線として表される。トレリス図中の各状態は、２つの状
態のうちの１つから達し得ること、すなわち、各状態に至る２つの遷移分岐があ
ることに留意されたい。各新しいサンプル値を用いて、ビタビアルゴリスムは、
新しいエラー計量を反復して計算し、最小エラー計量に対応する各状態について
１つの残存シーケンスを保持する。言い換えれば、分岐のうちの１つのみが最小
エラー計量に対応するので、ビタビアルゴリスムは２つの入力分岐の１つを選択
し、各状態にし、選択されない分岐に対応するトレリスを通る経路は選択された
経路にマージする。最終的には、全ての残存シーケンスは、図２Ｂに示されるよ
うにサンプル値を生じさせた蓋然性が最も高い推定データシーケンスを表すトレ
リスを介して１つの経路にマージする。

【０００８】ある場合、入力シーケンスがチャネルコードの使用によって適切に制約されな
い場合には、経路メモリが１つの残存シーケンスにマージしない場合がある。図
２Ｂ中に示されるＰＲ４トレリスを考える。全てゼロまたは全て１の入力シーケ
ンスは経路のマージを防止し、それにより検出器によって出力される複数の可能
な残存シーケンスが生じる。経路メモリのマージを防止するデータシーケンスは
、出力シーケンス中で準破局（ｑｕａｓｉ−ｃａｔａｓｔｒｏｐｈｉｃ）エラー
となるために、「準破局」データシーケンスと称される。準破局エラーを回避す
るために、経路メモリのマージを防止し得る全てのシーケンスを記録データから
符号化するチャネルコードが代表的に用いられる。

【０００９】準破局データシーケンスが入力シーケンスから符号化された場合でも、十分な
破壊雑音が読出し信号中に存在する場合は、シーケンス検出器は出力シーケンス
の検出において未だにエラーを行い得る。可能な出力シーケンスは、最小ユーク
リッド距離の分だけ互いに異なる。信号雑音が有効な出力シーケンス間のこの最
小距離から外れるとき、検出エラーが代表的に生じる。図３Ａ〜図３Ｄは、それ
ぞれＮＲＺ、ＰＲ４、ＥＰＲ４およびＥＥＰＲ４空間中のＰＲ４シーケンス検出
器の支配的な最小距離エラー事象と関連付けられたサンプルエラーシーケンスを
図示する。概して、より高次のシーケンス検出器は、エラー事象が影響を与える
データサンプルの数のために、低次のシーケンス検出器よりも性能が優れている
。例えば、図３Ａに示されているＮＲＺ空間中の第１のエラー事象を考える。こ
のエラー事象は、図３Ｂ中のＰＲ４空間中の２つのデータサンプル（２つの出力
ビット）を転化する２つの雑音サンプル、図３ＣのＥＰＲ４空間中の４つの雑音
サンプル、および図３Ｄ中のＥＥＰＲ４空間中の４つの雑音サンプルで、そのう
ちの２つの大きさが増大されている、雑音サンプルを生じさせる。このエラー事
象の「広がり」によって、検出エラーの確率が低下する。

【００１０】最小距離エラー事象は、データシーケンスがトレリス中の特定の状態から発散
し、次いで、後の状態で再びマージする場合に生じ得る。完全なシステム中では
、全ての最小距離エラー事象は等しい確率で生じる。しかし、チャネルイコライ
ザは信号サンプル中の雑音を相関させるので、最小長さ最小距離エラー事象が生
じる蓋然性が高くなる。従って、図３Ａ〜図３Ｄに示されるエラー事象は長さが
最も短いものであるので、「支配的」最小距離エラー事象である。最短エラー事
象である第１のエラー事象（ＮＲＺで（＋））が、代表的には最も支配的である
。しかし、用いられる部分応答多項式に依存して、線形ビット密度が増大するに
従って、他のエラー事象が最も支配的になり得る。

【００１１】性能の増大は、最小距離エラー事象（準破局データシーケンスの取出し符号化
に類似する）に関連付けられたデータシーケンスを取り出して符号化し、次いで
、従来のトレリス符号化変調（ＴＣＭ）技術を用いたこのチャネルコードにシー
ケンス検出器を整合させるるためにチャネルコードを用いることによって達成さ
れ得る。例えば、図３Ａに示される最小距離エラー値は、入力シーケンスから（
１、０、１）または（０、１、０）から成るビットシーケンスを除去することに
よって取り出されて符号化され得る。次いで、ＰＲ４シーケンス検出器の状態マ
シーンは、図２Ａに示される内部分岐を除去することによって、このコード制約
に整合され得る。これらの分岐が除去されると、ＰＲ４シーケンス検出器の最小
距離はｄｍｉｎ²＝２からｄｍｉｎ²＝４（信号サンプルが＋１、０、−１に正規
化された状態で）に増大する。

【００１２】ディスク記憶媒体を介するデジタルデータの記録および再生は、通信チャネル
としてモデル化され得る。ディスク記憶システムは本質的に帯域通過チャネルで
あり、従って、所望される部分応答多項式へ応答全体を整合させるために必要に
なる等化が少ないために、部分応答信号法はディスク格納システムに特に適して
いる。図１Ａを参照すると、ＥＥＰＲ４などのより高次の部分応答多項式は、特
に、より高い線形密度で、より低次の多項式よりもチャネルの自然応答により近
く整合される。従って、チャネルの応答を所望される部分応答に整合させるため
に必要な等価が少ないので、より高次の部分応答チャネルは、図３に示されるよ
うにエラーサンプルを広がらせることに加えて、代表的にはより良好な性能を提
供する。しかし、性能の代償として複雑さが犠牲になる。状態マシーン中の状態
の数は２ⁿ⁺¹だけ増加し、これは複雑さが指数関数的に増大することを意味する
。ＰＲ４状態マシーン中に４つの状態しかないことと比較すると、完全ＥＥＰＲ
４状態マシーンは１６の状態（ｎ＝３）を含む。

【００１３】上記のＰＲ４読出しチャネルと同様に、ＥＥＰＲ４状態マシーンをランレング
ス制限（ＲＬＬ）ｄ＝１制約（連続するＮＲＺＩ「１」ビットを防止する）に整
合させることによって、ＥＥＰＲ４シーケンス検出器の最小距離エラー事象を取
り出して符号化し、有効出力シーケンス間の最小距離をｄｍｉｎ²＝６からｄｍ
ｉｎ²＝１０に実質的に増大させる。しかし、ＲＬＬｄ＝１制約に不都合なの
は、それに伴ってコード率、すなわち、ユーザデータビットのコードワードビッ
トに対する比であり、代表的には、ＲＬＬ（１、７）システム中で２／３である
コード率が低下することである。コード率の低下によって、ユーザデータ密度、
従って、ディスクの記憶容量全体が減少するために望ましくない。ユーザデータ
密度および記憶容量は、チャネルデータ密度を増大させることによって増大され
得るが、これによってＳＮＲが実質的に低下するために、ビットエラー率が高く
なる。さらに、チャネル密度の増大には、チャネルデータ率の増加を補償するた
めに、より高速の読出しチャネル回路が必要となる。また、ＲＬＬｄ＝１制約
がＥＥＰＲ４シーケンス検出器の最小距離エラー事象を取出し符号化しても、次
の最も支配的なエラー事象、すなわち、（＋）エラー事象によって生じるビット
シフトを取出し符号化しない。

【００１４】従って、格納システムのコード率を低下させずに距離増大性能利得を提供する
ディスク格納システムで用いるための改善されたサンプル振幅読出しチャネルが
必要とされている。特に、本発明の目的は、高速のコスト有効なチャネルコード
を用いて、ビットシフトエラー事象を含むいくつかの最小距離エラー事象を減衰
させることによって、トレリスシーケンス検出器の動作を向上させることである
。

【００１５】（発明の要旨）サンプル振幅読出しチャネルが、特定のコード制約を行うことによって、トレ
リスシーケンス検出器の特定の最小距離エラー事象を取出し符号化する高速チャ
ネルコードを実施するための符号化器／復号化器を備えたディスク格納システム
について開示されている。トレリスシーケンス検出器は、検出された出力シーケ
ンスから対応する最小距離エラーを有効に除去するコード制約に整合される状態
マシーンを備える。さらに、チャネルコードは、エラー検出コードを実施するた
めに冗長ビットを書込みデータに符号化する。冗長ビットは読出し動作の間に処
理され、ＮＲＺ（＋）および（＋−＋）エラー事象などの他の支配的なエラー事
象を検出し訂正するために用いられるエラーシンドロームを生成する。このよう
に、トレリスシーケンス検出器の最も蓋然性の高いエラー事象は、チャネルコー
ド制約によって取り出されて符号化されるか、あるいはエラーシンドロームを用
いて検出および訂正されるかのいずれかである。その結果、本発明は、システム
のコード率を低下させずに、従来技術に対して優れた距離増大性能利得を提供し
、それによって線形ビット密度および記憶容量全体を実質的に増大させる。

【００１６】１つの実施の形態において、本発明のチャネルコードは、書込みデータの偶数
および奇数インターリーブの１つから、５つまたはそれ以上の連続したＮＲＺＩ
「１」ビットおよび４つの連続したＮＲＺＩ「１」ビット（すなわち、クアドビ
ット）のシーケンスを取り出して符号化する。クアドビット−モジューロ−２す
なわち、クアドビット−モジューロ−２、すなわちＱＭ２コードと称されるこの
コードは、従来のＲＬＬｄ＝１チャネルコードについてのコード率の２／３よ
りも大幅に高い１７／１８のコード率でコスト有効に実施され得る。シーケンス
検出器の状態マシーンをＱＭ２コード制約に整合させるためには、４つの連続す
るＮＲＺＩ「１」ビットに対応する分岐が他の全てのサンプル間隔で除去される
。そのような状態マシーンの構造は時間に渡って変化するので、この状態マシー
ンは「時間変化」であると考えられる。

【００１７】ＱＭ２コード制約は、長さ４またはそれ以上の長さの対応する最小距離エラー
事象を取出して符号化する。次いで、単純なパリティエラー検出コードが、最短
の最小距離エラー事象（＋−＋）および支配的な（＋）エラー事象を訂正するた
めに用いられる。ＱＭ２コードをパリティコードと組み合わせることによって、
システムの有効な信号対雑音比（ＳＮＲ）の大幅な増大が提供される。これは、
両方のコード制約に整合されたトレリスシーケンス検出器の性能に近づくが、回
路コストおよび複雑さが大幅に低下している。さらに、本発明のＱＭ２パリティ
コードは、従来のＲＬＬｄ＝１コードの２／３コード率に対して４８／５２の
高いコード率でコスト有効に実施され得、それによってチャネルデータ率を高く
することなくシステムの記憶容量を増大させる。

【００１８】本発明の上記および他の局面および利点は、図面と共に以下の本発明の詳細な
記載を読むことによってより良く理解される。

【００１９】（好適な実施形態の詳細な説明）データフォーマット図４Ａは、一連の同心円放射状に間隔を空けられたデータトラック１４を含む
磁気ディスク格納媒体の従来のデータフォーマットを示し、ここで各データトラ
ック１４は、埋込みサーボウェッジ１８を有する複数のセクタ１６を含む。サー
ボ制御器（図示せず）は、サーボウェッジ１８中のサーボデータを処理し、それ
に応答して、選択されたトラック上に読出し／書込みヘッドを配置する。さらに
、サーボ制御器は、データの書込みおよび読出しを行うと同時に、サーボウェッ
ジ１８内のサーボバーストを処理し、選択されたトラックの中心線上にヘッドを
位置合わせした状態で保持する。サーボウェッジ１８は、単純な離散時間パルス
検出器または離散時間シーケンス検出器によって検出され得る。サーボウェッジ
１８のフォーマットは、図４Ｂを参照して以下に記載されるユーザデータセクタ
１６に類似するプリアンブルおよび同期マークを含む。

【００２０】ゾーン記録は、内径トラックと外径トラックとの間の予め規定されたゾーンに
異なる速度でユーザデータを記録することによって記録密度を増大させるための
、当該分野で公知の技術である。データ率は、円周方向記録領域の増大および符
号間干渉の減少によって、外径トラックで増大され得る。これによって、図４Ａ
に示されるように、外径トラックにより多くのデータを格納することが可能にな
り、ここでディスクは、トラック毎に１４のデータセクタを含む外側ゾーン２０
と、トラック毎に７つのデータセクタを含む内側ゾーン２２とに分割される。実
施において、ディスクは実際には、内径ゾーンから外径ゾーンへデータ率が増大
する状態でいくつかのゾーンに分割される。

【００２１】図４Ｂは、獲得プリアンブル２４、同期マーク２６、ユーザデータフィールド
２８、および読返しの際にユーザデータ中でのエラーの検出および訂正に用いら
れる付属ＥＣＣバイト３０から成るデータセクタ１６のフォーマットを示す。図
５のタイミング回復６８は獲得プリアンブル２４を処理し、ユーザデータフィー
ルド２８を読み出す前に正しいデータ周波数および位相を獲得し、同期マーク２
６は、ユーザデータのシンボル同期化に用いるためのユーザデータフィールド２
８の開始にマーク付けをする。本発明において、ユーザデータ２８は、従来技術
に対して距離増大改善を与えるチャネルコードによって符号化され、これは以下
でさらに詳細に記載される。

【００２２】サンプル振幅読出しチャネル図５を参照すると、本発明のサンプル振幅読出しチャネルのブロック図が示さ
れている。書込み動作の間に、読出しチャネルは、ホストシステムから線３２を
通ってユーザデータを受取る。データ生成器３４は、ユーザデータ２８を書込む
前に、ディスクへ書込まれる図４Ｂのプリアンブル２４（例えば、２Ｔプリアン
ブルデータ）を生成させる。データ生成器３４は、読出し動作の間にユーザデー
タへのシンボル同期化に用いるための同期マーク２６も生成させる。ＱＭ２パリ
ティ符号化器３６は、クアドビット−モジュール−２（ＱＭ２）およびパリティ
制約に従ってユーザデータ３２を符号化し、符号化されたバイナリシーケンスｂ
（ｎ）３８を生成させる。ＱＭ２制約は、入力データから５つまたはそれ以上の
連続する遷移（すなわち、連続するＮＲＺＩ「１」ビット）の全シーケンスを削
除し、四つの連続する遷移（クアドビット）のシーケンスが偶数インターリーブ
のみで開始することを可能にすることによって、[＋−＋−]、[＋−＋−＋]、[
＋−＋−＋−]などの形態の全てのエラー事象を取り出し符号化する。以下に説
明するように、シーケンス検出器８８の状態遷移図は、有意な距離増大性能利得
を与えるＱＭ２制約に整合される。さらに、パリティ制約は書込みシーケンス〜
ｂ（ｎ）４６に符号化され、ポストプロセッサ９５は、支配的なＮＲＺ（＋）お
よび（＋−＋）エラー事象などのシーケンス検出器８８によって出力された推定
バイナリシーケンス^ｂ（ｎ）９０中の他のエラーを検出および訂正するために
用いられるパリティシンドロームを生成する。

【００２３】ＱＭ２およびパリティ制約を符号化３６した後、プリコーダ４０は、記録チャ
ネル４２および等化フィルタの伝達関数を補償するために、バイナリ入力シーケ
ンスｂ（ｎ）３８をプリコードする。次いで、結果として得られた書込みシーケ
ンス〜ｂ（ｎ）４６は書込み回路５２の電流を変調し４８、それによってゾーン
ボー速度で記録ヘッドコイル中の電流（またはレーザビームの強度）を変調して
、記録されたデータを表すディスク４２上に遷移のシーケンスを記録する。ＮＲ
Ｚ記録において、「１」ビットは書込み電流中の正の極性を変調し４８、「０」
ビットは負の極性を変調する４８。周波数シンセサイザ５４は、書込み回路５２
にボー速度書込みクロック５６を与え、書込みヘッドが上にある現在のゾーンに
従って、ボーまたはチャネルデータ率信号（ＣＤＲ）５８によって調整される。

【００２４】媒体から記録されたバイナリシーケンスを読み出すとき、タイミング回復６８
は、書込みクロック５６をマルチプレクサ７０を介して読出しチャネルへの入力
として選択することによって、ゾーンの書込み周波数へのロックを初めに行う。
公称サンプリング周波数である書込み周波数へ一旦ロックされると、マルチプレ
クサ７０は、図４Ｂに示されるような記録されたユーザデータ２８の前にディス
ク上に記録された獲得プリアンブル２４を獲得するために、読出しヘッドから読
出しチャネルへの入力として信号７２を選択する。可変利得増幅器６２はアナロ
グ読出し信号６０の振幅を調整し、アナログ受取りフィルタ６１は所望の応答に
向って初期等化を提供し、エイリアシング雑音を減衰させる。サンプリング装置
６４はアナログフィルタ６１からアナログ読出し信号６６をサンプリングし、離
散時間イコライザフィルタ７４は、所望の応答に向ってサンプル値７６の等化を
さらに与える。表１は、図１ＢのＰＲ４、ＥＰＲ４およびＥＥＰＲ４ダイパルス
応答についての正規化された値を示す。

【００２５】

【表１】離散イコライザフィルタ７４は、ディスク半径（すなわち、ゾーン）、ディスク
角度、および温度ドリフトなどの環境条件に対するパラメータ変動を補償する実
時間適応フィルタとして実施され得る。

【００２６】等化後、等化されたサンプル値７８は、読出し信号６０の振幅、ならびにサン
プリング装置６４の周波数および位相をそれぞれ調整するための決定指向利得制
御８０およびタイミング回復６８回路に与えられる。利得制御８０は、所望され
る部分応答へチャネルの周波数応答の大きさを整合させるために、線８２を通っ
て可変利得増幅器６２の利得を調整し、タイミング回復６８は、ボー速度に等化
サンプル７８を同期化させるために、線８４を通ってサンプリング装置６４の周
波数を調整する。周波数シンセサイザ５４は、温度、圧力、および処理変化に渡
ってタイミング回復周波数を中心付けるために、線８６を通ってタイミング回復
回路６８にコース中心周波数設定を与える。

【００２７】好ましい実施の形態において、離散時間イコライザ７４は、単純なスライサ回
路（図示せず）がタイミング回復６８および利得制御８０決定指向フィードバッ
クループ中で使用するための推定サンプル値を生成し得るように、サンプル値を
ＰＲ４応答に等化する７６。次いで、ＰＲ４等化サンプル７８は（１＋Ｄ）ⁿフ
ィルタを通過させられ、シーケンス検出器８８の部分応答ドメイン中でサンプル
値が生成される。タイミング回復６８および利得制御８０のためのサンプル値推
定のための様々な代替的実施形態に関する実施の詳細については、上記で参照し
た米国特許第５，５８５，９７５号、「ＥＱＵＡＬＩＺＡＴＩＯＮＦＯＲＳ
ＡＭＰＬＥＶＡＬＵＥＥＳＴＩＭＡＴＩＯＮＡＮＤＳＥＱＵＥＮＣＥ
ＤＥＴＥＣＴＩＯＮＩＮＡＳＡＭＰＬＥＤＡＭＰＬＩＴＵＤＥＲＥＡ
ＤＣＨＡＮＮＥＬ」を参照のこと。

【００２８】同期等化サンプル７８は、サンプル値から推定バイナリシーケンス^ｂ（ｎ）
９０を検出する時間変化ＱＭ２シーケンス検出器８８に最終的に入力される。ポ
ストプロセッサ９５は、シーケンス検出器８８がいつ検出エラーを行ったかを示
す推定バイナリシーケンス^ｂ（ｎ）９０からパリティシンドロームを生成する
。エラーが検出されると、ポストプロセッサ９５は、エラーが生じる推定バイナ
リシーケンス^ｂ（ｎ）９０内の最も蓋然性の高い位置を決定し、それを訂正す
る。ＱＭ２パリティ復号化器９２は、訂正されたバイナリシーケンス９７を復号
化し、推定ユーザデータ９４にする。データ同期検出器９６は、ＱＭ２パリティ
復号化器９２のフレーム動作のために、データセクタ１６内の同期マーク２６（
図４Ｂに示される）を検出する。エラーが無い場合は、推定バイナリシーケンス
^ｂ（ｎ）９０は記録バイナリシーケンスｂ（ｎ）３８に整合し、復号化ユーザ
データ９４は記録ユーザデータ３２に整合する。ＱＭ２およびパリティチャネル
コードの性能強化局面を含む時間変化ＱＭ２シーケンス検出器８８およびポスト
プロセッサ９５の詳細な記載は以下に与えられる。

【００２９】時間変化ＱＭ２シーケンス検出器およびポストプロセッサ本発明の好ましい実施の形態において、図５のトレリスシーケンス検出器８８
がＥＥＰＲ４ドメインで実施される。出力ビットがＮＲＺで標識されず、１６の
状態を含む従来のＥＥＰＲ４状態遷移図が図６に示される。状態遷移図をＱＭ２
制約に整合させるために、状態５と１０の間の内部分岐が他の全てのシンボル期
間で削除される（すなわち、状態マシーンが時間変化である）。これは、状態５
と１０との間の内部分岐を点線で示し、これらの分岐が他の全てのシンボル時間
でのトレリスのみに存在することを意味する図７に示される。奇数（または偶数
）シンボル期間中にこれらの分岐を削除することによって、シーケンス検出器を
ＱＭ２制約に整合させ、それによって偶数（奇数）インターリーブのみでクアド
ビット遷移が開始することが可能になる。これにより、[＋−＋−]、[＋−＋−
＋]、[＋−＋−＋−]などの形態のエラーを有効に取り出して符号化することに
よって、シーケンス検出器内の距離増大性能利得が提供される。しかし、ＱＭ２
制約は、最短[＋−＋]最小距離エラー事象も、支配的（＋）エラー事象のいずれ
も取り出し符号化しない。

【００３０】ＱＭ２コードによって取出し符号化されないエラー事象を補償するために、ユ
ーザデータが、エラー検出コード（ＥＤＣ）、例えば、書込み電流４６（ＮＲＺ
書込みデータ）のブロックに渡るパリティに従って、符号化される。あるいは、
パリティはＮＲＺＩドメイン中の書込みデータの偶数または奇数インターリーブ
のブロックに渡って生成され得る（上記で参照した同時係属特許出願、発明の名
称「ＡＰＡＲＩＴＹＣＨＡＮＮＥＬＣＯＤＥＦＯＲＥＮＨＡＮＣＩＮ
ＧＴＨＥＯＰＥＲＡＴＩＯＮＯＦＡＲＥＭＯＤ／ＤＥＭＯＤＳＥＱ
ＵＥＮＣＥＤＥＴＥＣＴＯＲＩＮＡＤ＝１ＳＡＭＰＬＥＤＡＭＰＬ
ＩＴＵＤＥＲＥＡＤＣＨＡＮＮＥＬ」を参照）。読出し動作の間、図５のポ
ストプロセッサ９５は、推定読出しデータのブロックに渡ってエラーシンドロー
ムを生成させ、（＋）および（＋−＋）エラー事象によって生じたエラーを検出
および訂正する。パリティチャネルコードおよびポストプロセッサ９５によって
提供された改善は、従来のトレリス符号化変調（ＴＣＭ）技術を用いる検出器の
トレリス状態マシーンのパリティコード制約への整合によって達成された性能利
得に近づくが、コストおよび複雑さが大幅に低減される。

【００３１】図８Ａは、図５のポストプロセッサ９５のブロック図を示す。再変調器１１６
は、シーケンス検出器８８によって出力されたバイナリシーケンス９０を理想的
なサンプル値１１７の推定シーケンスに再変調し、これらの理想的なサンプル値
は、チャネルサンプル７８（シーケンス検出器８８中の遅延を補償するために遅
延１１８を通過後）から減算されて、サンプルエラー値１２０のシーケンスが生
成される。エラーパターン検出器１２２はサンプルエラー１２０のシーケンスを
処理し、シーケンス検出器８８が検出エラーを行う蓋然性が最も高いときを検出
する。エラーパターン検出器１２２は、ＱＭ２コードによって取出し符号化され
ないシーケンス検出器８８の支配的なエラー事象（例えば、ＮＲＺ（＋）および
（＋−＋）エラー事象）に整合された複数の有限インパルス応答（ＦＩＲ）フィ
ルタを含む。エラーパターン検出器１２２がエラー事象を検出すると、エラー訂
正器１２４に信号を与えて、シーケンス検出器８８によって出力されたバイナリ
シーケンス９０を訂正させる。エラーパターン検出器１２２のみが著しい性能利
得を提供するが、偽のエラー事象を検出することもあり得、その結果としてバイ
ナリシーケンス９０の訂正誤りが生じる。

【００３２】好ましい実施の形態において単純なパリティコードであるエラー検出コード（
ＥＤＣ）によって、検出されたバイナリシーケンス９０の所定数のビット（すな
わち、ブロックまたはコードワード）中でいつエラーが生じるかを検出すること
によって、訂正誤りの確率が低くなる。図８Ａのシンドローム生成器１１０は、
シーケンス検出器８８によって出力された検出バイナリシーケンス９０を処理し
、エラーがＥＤＣコードワード中で生じたかを示すエラーシンドローム１２６を
生成する。エラーが検出されると、エラー訂正器１２４は、エラーを生じさせた
蓋然性が最も高い、エラーパターン検出器１２２によって検出されたエラー事象
（例えば、最大エラー事象）を用いて、検出されたバイナリシーケンス９０を訂
正する。このように、ＥＤＣのエラーシンドローム１２６はエラーが存在すると
きのみ訂正が行われることを可能にするので、訂正誤りの確率は低くなる。訂正
を行うために用いられた選択されたエラー事象が誤ったエラー事象である場合は
訂正誤りが未だに生じ得るが、それでもこれは従来技術に対する大幅な改善であ
る。

【００３３】現在のＥＤＣコードワード中で生じるエラーは、コードワード境界を渡って前
または次のＥＤＣコードワードに伝播し得る。この可能性を補償するためにエラ
ーパターン検出器１２２中に回路が設けられる。この回路の１つの実施態様は、
図８Ｃ〜図８Ｆおよび本発明のポストプロセッサ９５の好ましい実施の形態を示
す図８Ｂを参照してさらに詳細に述べられる。

【００３４】図５を参照して上記したように、単純なスライサ回路がタイミング回復６８お
よび利得制御８０によって用いられるための推定されたサンプル値を生成し得る
ように、チャネルサンプル７８はＰＲ４応答に等化される。ＰＲ４サンプル７８
は、図８Ｂに示される単純な（１＋Ｄ）²フィルタ１３０によってＥＥＰＲ４サ
ンプルに変換される。ＥＥＰＲ４シーケンス検出器８８はＥＥＰＲ４サンプルか
らの予備ＮＲＺシーケンス９０を検出し、次いで、ＮＲＺシーケンス９０は再変
調器１３８によって再変調され、図８Ａに類似する推定サンプル値１４０のシー
ケンスが生成される。推定サンプル値１４０はＰＲ４チャネルサンプル７８から
減算され（ＥＥＰＲ４検出器８８中の遅延を補償するために遅延１４２を通過し
た後）、サンプルエラー値１４４のシーケンスが生成される。ＰＲ４／ＥＰＲ４
エラーパターン検出器１４６はサンプルエラー値１４４を処理し、最も蓋然性の
高いエラー事象の訂正値および位置をセーブする。シンドローム生成器１４８は
、ＮＲＺシーケンス９０のブロックに渡ってエラーシンドローム（例えば、パリ
ティ）を生成し、ＥＥＰＲ４検出器８８が検出エラーを行ったことをエラーシン
ドロームが示す場合は、エラーパターン検出器１４６によって生成される最も蓋
然性の高いエラー事象を用いて符号付きＮＲＺＩシーケンス１５４（再変調器１
３８によって生成される）が訂正される。

【００３５】図８Ｂの再変調器１３８は、ＮＲＺシーケンス９０を符号付きＮＲＺＩ（ＳＮ
ＲＺＩ）シーケンス１５４に変換するための１−Ｄフィルタ１５２と、ＳＮＲＺ
Ｉシーケンス１５４を推定ＰＲ４サンプル値１４０のシーケンスに変換するため
のＳＮＲＺＩシーケンス１５４に変換するための１＋Ｄフィルタ１５８とを備え
る。次いで、推定ＰＲ４サンプルシーケンス１４０は加算器１７８で実際の読出
し信号サンプル値１７６から減算され、エラーパターン検出器１４６によって処
理されるＰＲ４サンプルエラーシーケンス１４４が生成される。エラーパターン
検出器１４６のさらなる詳細は、図８Ｃに示される。

【００３６】コンピュータシミュレーションにより、１．８〜２．５のユーザ密度について
、最も支配的なエラー事象（（＋）エラー事象）はＥＰＲ４ドメインにおいて最
も良く検出され、次に最も支配的なエラー事象（（＋−＋）エラー事象）はＰＲ
４ドメインにおいて最も良く検出されることが決定された。従って、本発明のＰ
Ｒ４／ＥＰＲ４エラーパターン検出器１４６は以下の形態の２つのＦＩＲフィル
タ１８０を備える。（１＋２Ｄ＋Ｄ²）（１−Ｄ²）および１−Ｄ＋Ｄ³−Ｄ⁴ 第１のＦＩＲフィルタは、ＥＰＲ４ドメイン中のＮＲＺ（＋）またはＳＮＲＺＩ
（＋１、−１）エラー事象に整合され、第２のＦＩＲフィルタは、ＰＲ４ドメイ
ン中のＮＲＺ（＋−＋）またはＳＮＲＺＩ（＋１、−２、＋２、−１）エラー事
象に整合される。

【００３７】さらなるフレキシビリティを可能にするために、ＰＲ４ドメインではなくＥＰ
Ｒ４ドメイン中のエラー事象を検出するように第２のＦＩＲエラーフィルタを選
択的に構成するために、マルチプレクサ１８５が設けられる。すなわち、マルチ
プレクサ１８５は、第２のＦＩＲフィルタを以下の形態に構成するために、第１
のＦＩＲフィルタから中間出力１８７を選択し得る。すなわち、（１＋２Ｄ＋Ｄ²）（１−Ｄ＋Ｄ³−Ｄ⁴）であり、こではＥＰＲ４ドメイン中のＳＮＲＺＩ（＋１、−２、＋２、−１）最
小距離エラー事象に整合される。ＥＰＲ４ドメイン中の両方のエラー事象を検出
することは、用いられるシステムダイナミクスおよび／または記録密度に依存し
て望ましくあり得る。

【００３８】エラーパターン検出器に入力された各エラーサンプルについて、コンパレータ
１８２は、下記のように有効なエラーシーケンスに対応する最大絶対大きさ出力
を有するＦＩＲフィルタを選択する。次いで、コンパレータ１８２の出力はコン
パレータ１８４での「現在の最大値」およびコンパレータ１８６での次の最大値
と比較される。「現在の最大値」は、処理されている現在のＥＤＣコードワード
のために最大ＦＩＲ出力をセーブし、「次の最大値」は次のＥＤＣコードワード
について最大ＦＩＲ出力をセーブする。

【００３９】再変調器１３８によって生成されたＳＮＲＺＩシーケンス１５４はＦＩＦＯバ
ッファ１８８中でバッファされ、参照用テーブル１９０中に格納される予想され
るエラーシーケンスと比較される。各新しいサンプル値が処理されると、エラー
フィルター１８０の出力は線１９２を通って参照用テーブル１９０を指標付けし
、検出されたＳＮＲＺＩシーケンス１５４が有効エラーシーケンスと整合するか
を決定する。コンパレータ１８２は、エラーフィルタ１８０の出力を対応する有
効エラーシーケンスのみと比較する（無効エラーシーケンスに対応するエラーフ
ィルタの出力はゼロに設定される）。最大有効ＦＩＲ出力１８０がコンパレータ
１８４または１８６での現在の最大値または次の最大値を越えるので、潜在的な
エラー事象が検出されると、参照用テーブル１９０は現在および／または次のＥ
ＤＣコードワードについての検出されたエラーに対応する訂正シーケンスを出力
し、訂正シーケンスはレジスタ１９４および１９６にそれぞれセーブされる。

【００４０】図８Ｃの参照用テーブル１９０は、２つの検出されたエラー事象Ｅ１およびＥ
２から生じる予想されるＳＮＲＺＩシーケンスおよび対応する訂正された出力シ
ーケンスを示す以下の表２および表３に従って動作する。

【００４１】

【表２】表２−ＳＮＲＺＩエラー（＋１、−１）

【００４２】

【表３】表３−ＳＮＲＺＩエラー（＋１、−２、＋２、−１）エラー事象Ｅ１およびＥ２は、サンプルエラーシーケンス１４４の極性に依存し
て正または負であり得る。図８ＣのＦＩＦＯバッファ１８８に格納された検出さ
れたＳＮＲＺＩシーケンスは、上記の参照用テーブル中の「予想されるＳＮＲＺ
Ｉ」シーケンスと比較され、有効な訂正が行われ得るかを決定する。参照用テー
ブル１９０は、ＳＮＲＺＩＦＩＦＯ１８８中に格納される周囲ビットに対する
上記の表中の「訂正されたＳＮＲＺＩ」シーケンスを評価し、訂正がＱＭ２コー
ド制約を違反するかを決定する回路も含み得る。ＱＭ２制約が違反される場合、
訂正は無効だと考えられ、対応するエラーフィルタの出力がゼロに設定される。

【００４３】コンパレータ１８４および１８６の出力は参照用テーブル１９０の出力をイネ
ーブルにし、現在および次のＥＤＣコードワードについてのＳＮＲＺＩシーケン
ス１５４中のエラー事象の位置を示す。エラーの位置は、レジスタ１９８および
２００にそれぞれ格納される。図８Ｂのパリティ生成器１４８によって生成され
るパリティシンドロームが現在のＥＤＣコードワード中の検出エラーを示すとき
、エラー訂正器１５０は、レジスタ１９４中に格納される訂正されたシーケンス
および図８Ｃのレジスタ１９８に格納されるエラーの対応する位置を用いてＳＮ
ＲＺＩシーケンス１５４を訂正する。

【００４４】最大ＦＩＲ出力および対応する訂正シーケンスおよび次のＥＤＣコードワード
のエラー位置を格納する理由は、現在のＥＤＣコードワード中のエラーがコード
ワード境界を通って前または次のＥＤＣコードワードに伝播し得るためである。
従って、エラーパターン検出器１４６は、前のＥＤＣコードワードの最後の２ビ
ットから始まり、次のＥＤＣコードワードの最初の３つのビットを通って拡張す
るエラー事象を検索する。本発明のこの局面は、データセクタを処理する際に実
行されるフローチャートである図８ＤおよびエラーがＥＤＣコードワード境界を
越えて拡張する場合を含むパリティ生成および最大エラー事象検出の両方を示す
図８Ｅおよび８Ｆを参照するとより良く理解される。

【００４５】本発明の好ましい実施の形態において、ＥＤＣコードワードは、ＮＲＺドメイ
ン中の偶数パリティ（偶数のＮＲＺ「１」ビット）を有する５２ビットを含む。
図８Ｅは、前のＥＤＣコードワードの最後の２ビット、現在のＥＤＣコードワー
ドの５２ビット、および次のＥＤＣコードワードの最初の３ビットを含む、ＦＩ
ＦＯバッファ２０２中でバッファされる現在のセクタの５７ビットを示す。ＦＩ
ＦＯバッファ２０２に格納されたデータは、図８Ｄのフローチャートに従って処
理され、この図においてステップ２０４で現在のパリティＣＵＲ＿ＰＡＲＩＴＹ
、次のパリティＮＥＸＴ＿ＰＡＲＩＴＹ、現在の最大ＦＩＲ出力ＣＵＲ＿ＭＡＸ
および次の最大ＦＩＲ出力ＮＥＸＴ＿ＭＡＸがゼロに初期化される。ＣＯＵＮＴ
ＥＲは３に初期化され、図８Ｅに示されるようにセクタの第１のＥＤＣコードワ
ードの第１のビットから開始する。

【００４６】ステップ２０６で、ＦＩＦＯバッファ２０２中へのポインタを表す現在のＣＯ
ＵＮＴＥＲ値に依存して、分岐が実行される。ステップ２０６でＣＯＵＮＴＥＲ
値が３〜５４の場合、再変調／復調検出器は現在のＥＤＣコードワードのデータ
ビットを処理する。ステップ２０８で、現在のパリティＣＵＲ＿ＰＡＲＩＴＹは
、ＥＥＰＲ４シーケンス検出器８８によって出力される現在のＮＲＺビット９０
で更新され、ステップ２１０で、現在のサンプルエラー値１４４は、図８Ｃのエ
ラーパターン検出器１４６中のＦＩＲフィルタ１８０によってフィルタされる。
表２または表３からの有効な訂正シーケンスに対応する最大出力ＭＡＸ＿ＦＩＲ
を有するＦＩＲフィルタがステップ２１２で選択され、選択されたＦＩＲフィル
タはＣＵＲ＿ＦＩＲに割り当てられる。ステップ２１４で最大ＦＩＲフィルタ出
力ＭＡＸ＿ＦＩＲが現在の最大ＣＵＲ＿ＭＡＸよりも大きい場合、ステップ２１
６で図８Ｃの参照用テーブル１９０はＦＩＦＯバッファ１８８中に格納される検
出されたＳＮＲＺＩシーケンスを、表２および表３に示されるような検出された
エラー事象に対応する予想されたＳＮＲＺＩシーケンスと比較する。有効な訂正
が行われ得ることを示す整合がステップ２１６に存在する場合、ステップ２１８
で、現在の最大ＣＵＲ＿ＭＡＸがＭＡＸ＿ＦＩＲに更新され、検出されたエラー
ＬＯＣ[ＣＵＲ＿ＦＩＲ]の対応する位置がＣＵＲ＿ＬＯＣに割り当てられ、表２
または表３からの対応する訂正シーケンスがＣＵＲ＿ＣＯＲに割り当てられる。
ステップ２１４で最大ＦＩＲ出力ＭＡＸ＿ＦＩＲが現在の最大ＣＵＲ＿ＭＡＸよ
りも大きくない場合、または有効な訂正がステップ２１６で行われ得ない場合、
ステップ２１８は飛ばされる。

【００４７】ＣＯＵＮＴＥＲの現在の値に基づいて、別の分岐がステップ２２０で実行され
る。ＣＯＵＮＴＥＲ値が５３〜５７である場合、エラーパターン検出器１４６は
、次のＥＤＣコードワード中の最大エラー事象の検索を開始する。ステップ２２
２で、最大ＦＩＲ出力はＮＥＸＴ＿ＭＡＸと比較され、最大値は次のＥＤＣコー
ドワードについてセーブされる。この出力が大きい場合、図８Ｃの参照用テーブ
ル１９０が、ＦＩＦＯバッファ１８８中に格納される検出されたＳＮＲＺＩシー
ケンスを表２または表３に格納される予想されるＳＮＲＺＩシーケンスと再び比
較する。有効訂正が行われ得ることを示す整合がステップ２２４で存在する場合
、ステップ２２６で、次のＥＤＣコードワードＮＥＸＴ＿ＭＡＸについての最大
ＦＩＲ出力がＭＡＸ＿ＦＩＲに更新され、検出されたエラーＬＯＣ[ＣＵＲ＿Ｆ
ＩＲ]の対応する位置がＮＥＸＴ＿ＬＯＣに割り当てられ、表２または表３から
の対応する訂正シーケンスがＮＥＸＴ＿ＣＯＲに割り当てられる。ステップ２２
２で最大ＦＩＲ出力ＭＡＸ＿ＦＩＲがＮＥＸＴ＿ＭＡＸよりも大きくない場合、
または有効訂正がステップ２２４で行われ得ない場合、ステップ２２６は飛ばさ
れる。

【００４８】ステップ２２８で、ＣＯＵＮＴＥＲは増分され、制御はループの初めに分岐す
る。ステップ２０６でＣＯＵＮＴＥＲ値が５５〜５７である場合、現在のＥＤＣ
コードワードについてのパリティが完全に生成されている。従って、ステップ２
０８で現在のＮＲＺビットをＮＥＸＴ＿ＰＡＲＩＴＹに加算し、現在のＥＤＣコ
ードワードについてのパリティ更新を飛ばすことによって、次のＥＤＣコードワ
ードについてのパリティがステップ２３０で更新される。

【００４９】ステップ２０６でＣＯＵＮＴＥＲ値が５８である場合、エラーパターン検出器
１４６は、現在のＥＤＣコードワードの処理を完了している。従って、ステップ
２３２で、現在のＥＤＣコードワードＣＵＲ＿ＰＡＲＩＴＹについてのパリティ
シンドロームが評価される。ゼロではなく、検出エラーが生じていることを示す
場合、ステップ２３４で、図８Ｃのレジスタ１９４中に格納される現在の訂正シ
ーケンスＣＵＲ＿ＣＯＲおよびレジスタ１９８に格納される現在の位置ＣＵＲ＿
ＬＯＣを用いてエラーが訂正される。次いで、ステップ２３６で、システム変数
が再初期化される。ＣＯＵＮＴＥＲは５にリセットされる。現在のパリティＣＵ
Ｒ＿ＰＡＲＩＴＹがＮＥＸＴ＿ＰＡＲＩＴＹに設定され、次のＥＤＣコードワー
ドについてパリティが計算される。現在のＦＩＲ最大ＣＵＲ＿ＭＡＸがＮＥＸＴ
＿ＭＡＸに設定され、次のＥＤＣコードワードについて最大ＦＩＲ出力がセーブ
される。次のＥＤＣコードワードについてのパリティおよび訂正シーケンス、Ｎ
ＥＸＴ＿ＰＡＲＩＴＹおよびＮＥＸＴ＿ＣＯＲがゼロに設定される。次いで、ス
テップ２３８でセクタの最後に達するまで、図８Ｄのフローチャートが次のＥＤ
Ｃコードワードについて再実行される。

【００５０】図８Ｆは、現在および次のＥＤＣコードワードについてのパリティおよび最大
ＦＩＲエラー事象をトラックするために用いられる回路のさらなる詳細を示す。
図８ＢのＥＥＰＲ４シーケンス検出器８８によって出力される検出されたＮＲＺ
シーケンス９０は、レジスタ２４２ａおよび２４２ｂのそれぞれにおける現在お
よび次のＥＤＣコードワードについて累算されている。ＣＯＵＮＴＥＲ２４０ａ
が３〜５４に等しいとき、現在のＥＤＣコードワードについてのパリティが更新
され、ＣＯＵＮＴＥＲ２４０ｂが５５〜５７に等しいとき、次のＥＤＣコードワ
ードについてのパリティが更新される。ＣＯＵＮＴＥＲが５８に等しい場合、レ
ジスタ２４２ｂに格納されている次のＥＤＣコードワードについてのパリティは
、レジスタ２４２ａ中の現在のＥＤＣコードワードについてのパリティに転送さ
れる。

【００５１】図８Ｂの再変調器１３８によって生成されたＳＮＲＺＩシーケンス１５４が、
図８Ｅに示されるＦＩＦＯと同一である図８Ｆに示されるＦＩＦＯ２０２中でバ
ッファされる。レジスタ２４２ａ中に格納される現在のＥＤＣコードワードにつ
いてのパリティが、ＥＥＰＲ４シーケンス検出器８８によって検出エラーが行わ
れたことを示す場合、エラー訂正器１５０は、エラーパターン検出器１４６によ
って検出される最大エラー事象を用いて、ＳＮＲＺＩシーケンス１５４中のエラ
ーを訂正する。

【００５２】図８Ｃの２つのＦＩＲエラーフィルタ１８０によって検出される２つのエラー
事象Ｅ１（ｎ）およびＥ２（ｎ）は比較器１８２で比較され、絶対値の最大値が
比較器１８２の出力として選択される。ＣＯＵＮＴＥＲ２４０ｃが３〜５７に等
しいとき、最大エラーフィルタ出力が比較器２４４ａで現在のＥＤＣコードワー
ドについての最大値と比較され、ＣＯＵＮＴＥＲ２４０ｄが５３〜５７に等しい
とき、比較器２４４ｂで次のＥＤＣコードワードについての最大値と比較される
。現在のＥＤＣコードワードについての最大エラー事象（位置および訂正シーケ
ンス）がレジスタ２４６ａ中に格納され、次のＥＤＣコードワードについての最
大エラー事象はレジスタ２４６ｂ中に格納される。カウンタが５８と等しいとき
、レジスタ２４２ａ中に格納される現在のパリティがゼロではない場合、現在の
ＥＤＣコードワードについての最大エラー事象（位置および訂正シーケンス）が
現在のＥＤＣコードワードを訂正するために用いられる。次いで、レジスタ２４
６ｂに格納される次のＥＤＣコードワードについての最大エラー事象（訂正およ
び位置シーケンス）は、レジスタ２４６ａに格納される現在の最大エラー事象に
転送される。ＣＯＵＮＴＥＲは５にリセットされ、次のＥＤＣコードワードにつ
いて手順が再び開始する。

【００５３】図８Ｂのエラー訂正器１５０が検出されたＳＮＲＺＩシーケンス中のエラーを
どのように訂正するかは、図８Ｇのブロック図を参照してよりよく理解される。
図８Ｂのシンドローム生成器１４８によって生成されるエラーシンドローム（パ
リティ）が現在のＥＤＣコードワード中で検出エラーが生じたことを示すとき、
エラー訂正器１５０は、図８ＣのＰＲ４／ＥＰＲ４エラーパターン検出器１４６
から線２５０を通って最大エラー事象の位置を、線２５２を通って対応する訂正
されたＳＮＲＺＩシーケンスを受け取る。訂正されたＳＮＲＺＩシーケンスはレ
ジスタ２５４中に格納され、マルチプレクサ２５６ａ〜２５６ｄの第１の入力に
与えられる。検出されたＳＮＲＺＩシーケンス１５４はシフトレジスタ２５８を
介してシフトされ、ここで遅延要素２６０ａ〜２６０ｄの出力がマルチプレクサ
２５６ａ〜２５６ｄの第２の入力に与えられる。最大エラー事象の位置であるＬ
ＯＣＡＴＩＯＮ２５０は、検出されたＳＮＲＺＩシーケンス中の誤りビットを適
切な時間に訂正されたＳＮＲＺＩシーケンスで置き換えるために、マルチプレク
サ２５６ａ〜２５６ｄの動作を制御する。Ｓ_n、Ｓ_n-1、Ｓ_n-2およびＳ_n-3と標識
されるレジスタ２５４の出力線は、上述の表２および表３に示される訂正された
ＳＮＲＺＩシーケンスに対応する。

【００５４】ＱＭ２パリティ符号化器図５のＱＭ２パリティ符号化器３６が、ＱＭ２およびパリティ制約に従ってユ
ーザデータ３２を符号化する方法が述べられる。重要な設計基準は、システムの
有効性および記憶容量を最大化するために最高の実用コード率（チャネルコード
ワード毎のユーザビット数）を用いるコード制約を実施するものであり、ここで
「実用」とは最もコスト有効な実施を意味する。ＱＭ２コードの最高の可能なコ
ード率または「容量」は０．９６１３であるが、この率の実施費用は非常に高い
。本発明は、新規な符号化技術を用いることによって得られるコスト有効な符号
化回路を用いて、コード率４８／５２（０．９２３１）を達成する。

【００５５】ＱＭ２についての状態遷移図（ＳＴＤ）は図９Ａに示され、この図は以下の遷
移行列を有する。

【００５６】

【数１】この行列の２乗をとることによって、１つは２つの状態を有し、他方は３つの
状態を有する２つの行列および対応するＳＴＤが生じる。２乗２状態ＳＴＤは図
９Ｂに示され、この図は以下の行列を有する。

【００５７】

【数２】上記の２乗行列の４乗および８乗（元の行列の８乗および１６乗）をとることに
よって、図９Ｃおよび図９Ｄにそれぞれ示されるＳＴＤがそれぞれ生じる。

【００５８】図９Ｄの１６乗ＳＴＤは、状態１を残し、状態１で終わる、１５／１６コード
率（最小で３２７６８が必要とされる）を生じさせるために十分な数を超える分
岐を有することに留意されたい。図９Ｄの１６乗ＳＴＤは、図９Ｃの８乗ＳＴＤ
の２度の使用から構成され得る。符号化器の実施を単純化するために、１５／１
６コード率を実施するために８乗ＳＴＤの２度の使用において十分な分岐を保持
し続けながら、複数の分岐が除去される。状態１への自己ループ中の分岐のうち
の３つ、状態１から状態２への分岐の５つ、状態２への自己ループ中の全ての分
岐、および状態２から状態１への分岐の７つを図９ＣのＳＴＤから除去すること
によって、図９Ｅの変更された８乗ＳＴＤが生じる。図９ＥのＳＴＤの２度使用
は、図９Ｄの１６乗ＳＴＤよりも少ない分岐を全体で有する図９Ｆの変更された
１６乗ＳＴＤが生じるが、状態１への自己ループ中では１５／１６コード率を実
施するために十分である。

【００５９】図９Ｆの変更された１６乗ＳＴＤ中の状態１への自己ループ中の全てのシーケ
ンスは、図９Ｅの変更された８乗ＳＴＤの２度の使用から生成され得る。２つの
可能な状態シーケンスが存在し、それらの両方が状態１で開始および終了する。
すなわち、遷移１−＞−１＞−１または遷移１−＞２−＞１である。これは、図
９Ｅの変更された８乗ＳＴＤ中の分岐数で標識付けされた２つの可能な状態シー
ケンスを示す図１０Ａに図示されている。標識の積によって、各リーガル状態遷
移シーケンスについて利用可能なシーケンスの総数が生じ、１５／１６コード中
の各有効コードワードは２つの有効な状態遷移シーケンスの１つに対応する。

【００６０】図１０Ａ中の各状態から広がる分岐を、単純なアドレッシングスキームを可能
にする２乗に因数分解することによって、複雑さのさらなる低減が達成される。
これは、（１２８、３２、８）に因数分解された１−＞１シーケンス中の１６８
の分岐、（３２、８）に因数分解された１−＞２シーケンス中の４０の分岐、お
よび変更されない２−＞１シーケンス中の１２８の分岐を図示する図１０Ｂに示
される。生成され得る１６ビットコードワードの総数は、表４中に示されるよう
に因数分解された分岐のクロス乗積を取ることによって決定される。

【００６１】

【表４】生成され得る１６ビットコードワードの総数（３３，３４４）は必要とされる数
（３２，７６８）よりも大きいので、最後の３つのクロス乗積は、図５に示され
るように１５／１６コード率を実施するために必要とされるコードワードの数を
ちょうど残して削除される。

【００６２】

【表５】表５は６つの異なるサブセット分岐１２８₁₁、３２₁₁、８₁₁、３２₁₂、８₁₂およ
び１２８₂₁を用いて８つのエントリを含むことに留意されたい。各遷移シーケン
スについてのサブセット分岐は、図１１に示されるようにメモリバンク中に格納
され得、適切なメモリバンクが選択されて１６ビット出力コードワードが形成さ
れる。３ビットを用いて分岐の６つのサブセットを用いることには、いずれもの
特定の１５ビット入力コードワードについての遷移シーケンスを特定するために
８×３×２＝６バイトの総数を必要とする。１５ビット入力コードワードの最上
位５ビットが表５中のエントリを選択するために用いられ、ここで表５中の各エ
ントリは図１１中の対応するメモリバンクを選択するために２つの３ビットシー
ケンスを含む。１５ビット入力コードワードの最下位１４ビットは、２つのサブ
セット分岐から特定の分岐を選択するために用いられ、次いで、選択された分岐
は連結され、１６ビット出力コードワードを形成する。

【００６３】符号化工程は、ｂ₁₄−ｂ₀として表される１５ビット入力コードワードを用い
て以下の符号化アルゴリスムを実施する、図１２のコード木構造図からさらに理
解される。

【００６４】１．ｂ₁₄がゼロの場合、図１１の１２８₁₁メモリバンクから２つの８ビットシ
ーケンスを選択するために、７ビットの２つのグループに分割された残りの１４
ビット（ｂ₁₃−ｂ₀）との１２８₁₁×１２８₁₁の連結を選択する。

【００６５】２．ｂ₁₄が１であり、次の２つのビット（ｂ₁₃、ｂ₁₂）が００に等しい場合、
１２８₁₁×３２₁₁と、１２８₁₁メモリバンクから８ビットシーケンスを選択する
ために用いられる次の７ビット（ｂ₁₁−ｂ₅）および３２₁₁メモリバンクから８
ビットシーケンスを選択するために用いられる最後の５ビット（ｂ₄−ｂ₀）との
連結を選択する。

【００６６】０１に等しい場合、３２₁₁×１２８₁₁と、３２₁₁メモリバンクから８ビットシ
ーケンスを選択するために用いられる次の５ビット（ｂ₁₁−ｂ₇）および１２８₁ ₁ メモリバンクから８ビットシーケンスを選択するために用いられる最後の７ビ
ット（ｂ₆−ｂ₀）との連結を選択する。

【００６７】１０に等しい場合、３２₁₂×１２８₂₁と、３２₁₂メモリバンクから８ビットシ
ーケンスを選択するために用いられる次の５ビット（ｂ₁₁−ｂ₇）および１２８₂ ₁ メモリバンクから８ビットシーケンスを選択するために用いられる最後の７ビ
ット（ｂ₆−ｂ₀）との連結を選択する。

【００６８】３．初めの３ビット（ｂ₁₄−ｂ₁₂）が１の場合、次の２ビット（ｂ₁₁、ｂ₁₀）
が、それぞれ７＋３、５＋５、３＋７および３＋７のグループに分割された残り
の１０ビット（ｂ₉−ｂ₀）を用いて適切なメモリバンクを選択するため、および
図１１の適切なメモリバンクから８ビットシーケンスを選択するために用いられ
る。上記の符号化スキームを実施するために必要とされる全メモリは容易に計算
される。３３６バイトの総バイトについて、図１１のメモリバンク中に格納され
る合計で１２８＋３２＋８＋３２＋８＋１２８の８ビットシーケンスが存在する
。図１２の符号化木構造図は、配線によるものであり得るか、あるいは表５の各
エントリ中の２つのメモリバンクについて２つの３ビットアドレス（すなわち、
合計で６つの付加的なバイト）の８つのエントリを含む参照用テーブルを用いて
実施され得る。これは、２¹⁵×１６ビットすなわち６５，５３６バイトを必要と
する直線１５−１６参照用テーブルと比較すると、ハードウエアの大幅な減少に
なる。

【００６９】上記の符号化法は、複雑さが多少増すが、さらにより高いコード率を生じさせ
るために拡張され得る。さらに、本発明の符号化法は、８乗ＳＴＤに制限されな
い。他の乗数は、設計を実際に単純化するものであり得る。例えば、四乗ＳＴＤ
を４度使用し、次いで、２乗２ＴＤを用いることによって１７／１８コード率を
生成することが可能である。これは図１３Ａ〜図１３Ｇに図示されている。図１
３Ａは図９Ａの４乗ＳＴＤであり、図１３Ｂは２乗ＳＴＤであり、図１３Ｃは４
つの４乗ＳＴＤへの１つの２乗ＳＴＤの連結である。１７／１８コード率を実施
するために十分な分岐が、図１３ＣのＳＴＤ中の状態１への自己ループ中に存在
することに留意されたい。コードワードシーケンスが常に状態１で開始するので
、図１３Ｄは状態２からの全ての分岐が除去された状態の図１３Ａの４乗ＳＴＤ
である。図１３Ｅは、変更されていない４乗ＳＴＤであり、図１３Ｆは、コード
ワードシーケンスが常に状態１で開始するので、状態２で終了する全ての分岐が
除去された状態の図１３Ｂの２乗ＳＴＤである。図１３ＤのＳＴＤを図１３Ｅの
３度の使用および図１３Ｆの１度の使用と連結することによって、１７／１８コ
ード率を実施するために十分な状態１の自己ループ中の分岐を有する単純なブロ
ックコードである、図１３ＧのＳＴＤが得られる。状態１で開始および終了する
この特定の連結の１６個の許容可能な状態シーケンスが存在する。

【００７０】本発明の好ましい実施の形態において、書込み電流中の偶数パリティを有する
４８／５２ＱＭ２コード率は、１７／１８コード率の２度の使用および１４／１
６コード率の１度の使用を連結することによって構成される。２つの１７／１８
コードワードのパリティが生成され、次いで、１４／１６コード率ワードのパリ
ティは、４８／５２コード率の総パリティが偶数であるように選択される。これ
は、１５／１６ＱＭ２コード率についてのコードブックを、偶数および奇数パリ
ティのコードワードを含む２つのコードブックに分割することによって達成され
る。

【００７１】元の１５／１６ＱＭ２コード（図９Ｃ）は、表６に示されるように８４の偶数
パリティコードワードおよび８６の奇数パリティコードワードに分割される、状
態１への自己ループ中の１７１個の分岐を含む。状態１から状態２へは、２２の
偶数パリティコードワードおよび２２の奇数パリティコードワードに分割される
４５の元の分岐が存在する。状態２から状態１へは、６７の偶数パリティコード
ワードおよび６８のパリティコードワードへ分割される１３５の元の分岐が存在
する。図１４は、各コードワードセットについてのメモリバンクがどのように２
乗に分割されるかを含む、偶数および奇数パリティコードブックを示す。

【００７２】１６ビット出力コードワードの構成は、実質的に上記と同じである。コード木
構造図（または参照用テーブル）は、図１４のメモリバンクから２つの８ビット
コードワードを選択し、１５ビット入力コードワードからの１つのビットは偶数
パリティと奇数パリティの間での選択に用いられる。偶数パリティ１６ビットコ
ードワードは、偶数−偶数または奇数−奇数８ビットコードワードを連結するこ
とによって生成され、奇数パリティ１６ビットコードワードは、偶数−奇数また
は奇数−偶数８ビットコードワードを連結することによって生成される。コード
木構造図（または参照用テーブル）は、図１４中のメモリバンクの十分な置換が
、必要とされる２×２¹⁴すなわち３２，７６８個の１６ビットコードワードを生
成するために用いられるように構成される。

【００７３】図１４のメモリバンクは、図５の書込みシーケンス〜ｂ（ｎ）４６中の所望の
パリティを生成させる８ビットコードワードを用いて構成される。図５のプリコ
ーダ４０は、単純な１／（１−Ｄ）フィルタであり、従って、８ビットコードワ
ードは、書込みシーケンス〜ｂ（ｎ）４６中のＮＲＺパリティがプリコーダ４０
の出力で偶数または奇数であるように選択される。以下の表は、図１４の偶数お
よび奇数コードブックについての８ビットコードワードを一覧にする。

【００７４】

【表６】図５のＱＭ２パリティ復号器９２は、上述の符号化工程とは逆の動作を行う。
まず、この復号器は１７／１８コードに従って２つの１８ビットコードワードを
復号化し、次いで、１５／１６コードに従って１６ビットコードワードを復号化
する。上記で開示された符号化工程を用いて、当業者は図５のＱＭ２パリティ復
号器９２を構成し得る。従って、本発明を理解するために詳細は必要ではないの
で、詳細は開示されない。

【００７５】本発明の目的は、本明細書で開示される実施の形態を通じて十分に実現される
。本発明の様々な局面が、本質的な機能から逸脱することなく異なる実施の形態
を通じて達成され得ることを当業者は理解する。例えば、本発明の局面は、ＥＥ
ＰＲ４以外のシーケンス検出器中のエラー事象を減衰するために適用され得る。
ＱＭ２およびパリティエラー検出コードを構成するための別の実施の形態は、ま
ずＱＭ２制約を符号化し、次いで、複数のビットを追加してパリティ制約を生成
させることである。さらに、シーケンス検出器がいつ検出エラーを行ったかを検
出するために、パリティ以外のＥＤＣコードが用いられ得ることを当業者は理解
する。開示された特定の実施の形態は例示的なものであり、以下の請求の範囲か
ら適切に解釈されるように、本発明の範囲を制限することを意図するものではな
い。

【図面の簡単な説明】

【図１Ａ】図１Ａは、ＰＲ４、ＥＰＲ４およびＥＥＰＲ４読出しチャネルについての周波
数応答を示す図である。

【図１Ｂ】図１Ｂは、図１ＡのＰＲ４、ＥＰＲ４およびＥＥＰＲ４読出しチャネルについ
てのダイパルス応答を示す図である。

【図２Ａ】図２Ａは、ＰＲ４シーケンス検出器のための状態遷移図である。

【図２Ｂ】図２Ｂは、与えられた入力シーケンスについての経路メモリおよび残存シーケ
ンスを示す、図２ＡのＰＲ４状態遷移図に対応するトレリス図である。

【図３Ａ】図３Ａは、ＮＲＺ空間中のＰＲ４シーケンス検出器の支配的な最小距離エラー
事象を示す図である。

【図３Ｂ】図３Ｂは、ＰＲ４空間中のＰＲ４シーケンス検出器の支配的な最小距離エラー
事象を示す図である。

【図３Ｃ】図３Ｃは、ＥＰＲ４空間中のＰＲ４シーケンス検出器の支配的な最小距離エラ
ー事象を示す図である。

【図３Ｄ】図３Ｄは、ＥＥＰＲ４空間中のＰＲ４シーケンス検出器の支配的な最小距離エ
ラー事象を示す図である。

【図４Ａ】図４Ａは、各データトラックが複数のデータセクタに分割されている、予め規
定されたゾーン中にグループ化された複数の同心円状データトラックを含む、磁
気ディスク格納媒体のための代表的なデータフォーマットを示す図である。

【図４Ｂ】図４Ｂは、データセクタのための代表的なデータフォーマットを示す図である
。

【図５】図５は、ＱＭ２コードに整合された時間変化ＥＥＰＲ４シーケンス検出器と、
エラー検出コードを用いる最小距離エラー事象を訂正するためのポストプロセッ
サとを含む、本発明のサンプル振幅読出しチャネルのブロック図である。

【図６】図６は、ＮＲＺで標識された出力ビットを有する、完全１６状態ＥＥＰＲ４シ
ーケンス検出器の状態遷移図である。

【図７】図７は、ＱＭ２コード制約に整合された１６状態時間変化ＥＥＰＲ４シーケン
ス検出器の状態遷移図である。

【図８Ａ】図８Ａは、シンドローム生成器、再変調器、エラーパターン検出器およびエラ
ー訂正器を含むポストプロセッサの詳細を示す図である。

【図８Ｂ】図８Ｂは、図５のポストプロセッサの好ましい実施の形態のさらなる詳細を示
す図である。

【図８Ｃ】図８Ｃは、図８Ａのポストプロセッサのエラーパターン検出器の詳細を示す図
である。

【図８Ｄ】図８Ｄは、図８Ａのポストプロセッサの動作を記載するフローチャートである
。

【図８Ｅ】図８Ｅは、コードワード境界を横切ってエラー事象が生じたときの、シンドロ
ーム生成（パリティ）を示す図である。

【図８Ｆ】図８Ｆは、コードワード境界を横切ってエラー事象が生じたときの、シンドロ
ーム生成（パリティ）を示す図である。

【図８Ｇ】図８Ｇは、図８Ａのポストプロセッサ中のエラー訂正器のブロック図である。

【図９Ａ】図９Ａは、本発明のＱＭ２についての状態遷移図（ＳＴＤ）である。

【図９Ｂ】図９Ｂは、図９Ａの２乗ＳＴＤに対応する２状態ＳＴＤである。

【図９Ｃ】図９Ｃは、図９ＢのＳＴＤの４乗および図９Ａの８乗ＳＴＤに対応する２状態
ＳＴＤである。

【図９Ｄ】図９Ｄは、図９ＣのＳＴＤの２乗および図９ＡのＳＴＤの１６乗に対応する２
状態ＳＴＤである。

【図９Ｅ】図９Ｅは、図９ＣのＳＴＤのある分岐を削除することによって生じる２状態Ｓ
ＴＤである。

【図９Ｆ】図９Ｆは、図９ＥのＳＴＤの２乗に対応する２状態ＳＴＤである。

【図１０Ａ】図１０Ａは、図９ＥのＳＴＤの２例を用いるＱＭ２コード率１５／１６を実施
するために選択される状態シーケンスを示す図である。

【図１０Ｂ】図１０Ｂは、符号化器中で単純なアドレッシングスキームを達成するために図
１０Ａの状態分岐のコードワード組がどのように２乗に因数分解されるかを示す
図である。

【図１１】図１１は、図１０Ｂの可能なコードワード連結を実施するために用いられるメ
モリバンクを示す図である。

【図１２】図１２は、ＱＭ２コード率１５／１６の符号化法を示す木構造図である。

【図１３Ａ】図１３Ａは、ＱＭ２コード率１５／１６を生成するために用いられる技術に類
似した技術を用いるＱＭ２コード率１７／１８を生成するために用いられる状態
遷移図である。

【図１３Ｂ】図１３Ｂは、ＱＭ２コード率１５／１６を生成するために用いられる技術に類
似した技術を用いるＱＭ２コード率１７／１８を生成するために用いられる状態
遷移図である。

【図１３Ｃ】図１３Ｃは、コード率１５／１６を生成するために用いられる技術に類似した
技術を用いるＱＭ２コード率１７／１８を生成するために用いられる状態遷移図
である。

【図１３Ｄ】図１３Ｄは、１５／１６コード率を生成するために用いられる技術に類似した
技術を用いるＱＭ２コード率１７／１８を生成するために用いられる状態遷移図
である。

【図１３Ｅ】図１３Ｅは、コード率１５／１６を生成するために用いられる技術に類似した
技術を用いるＱＭ２コード率１７／１８を生成するために用いられる状態遷移図
である。

【図１３Ｆ】図１３Ｆは、コード率１５／１６を生成するために用いられる技術に類似した
技術を用いるＱＭ２コード率１７／１８を生成するために用いられる状態遷移図
である。

【図１３Ｇ】図１３Ｇは、コード率１５／１６を生成するために用いられる技術に類似した
技術を用いるＱＭ２コード率１７／１８を生成するために用いられる状態遷移図
である。

【図１４】図１４は、図８Ａのポストプロセッサのためにパリティエラー検出コードを実
施するために用いられる偶数および奇数パリティのメモリバンクに分割されるＱ
Ｍ２コード率１５／１６のメモリバンクを示す図である。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０３Ｍ 13/25 Ｈ０３Ｍ 13/25 (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ，ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ，ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＺ，ＶＮ，ＹＵ，ＺＡ，ＺＷ (71)出願人 3100 ＷｅｓｔＷａｒｒｅｎＡｖｅｎｕｅ，Ｆｒｅｍｏｎｔ，Ｃａｌｉｆｏｒｎｉａ 94538，Ｕ．Ｓ．Ａ． (72)発明者リビングストン，ジェイエヌ．アメリカ合衆国コロラド 80026，ラファイエット，ジェイムズサークル 1124 Ｆターム(参考） 5D044 AB01 BC01 BC04 CC04 GL02 GL13 GL31 5J065 AA01 AA03 AB01 AC03 AD02 AE06 AF02 AG01 AG02 AH01 AH02 AH04 AH06 (54)【発明の名称】チャネルコード制約に整合されるトレリスシーケンス検出器を用いるサンプル振幅読出しチャネルおよび信号サンプルおよびエラーシンドロームを用いる検出されたバイナリシーケンス中のエラーを訂正するためのポストプロセッサ【要約の続き】ット密度および記憶容量全体が実質的に増大される。

Claims

【特許請求の範囲】

【請求項１】ディスク格納媒体の上に位置する読出しヘッドから発せられ
るアナログ読出し信号をサンプリングすることによって生成される離散時間サン
プル値のシーケンスから予想されたバイナリシーケンスを検出することによって
、該ディスク格納媒体上に記録されたデータを読み出すためのサンプル振幅読出
しチャネルであって、該サンプル振幅読出しチャネルは、（ａ）該アナログ読出し信号をサンプリングして該離散時間サンプル値のシー
ケンスを生成させるためのサンプリング装置と、（ｂ）該離散時間サンプル値のシーケンスから予備バイナリシーケンスを検出
するためのトレリスシーケンス検出器であって、該トレリスシーケンス検出器は
、該ディスク格納媒体上に記録された該データに符号化された所定のコード制約
に整合された時間変化状態マシーンを備える、トレリスシーケンス検出器と、（ｃ）該離散時間サンプル値に応答して、該予備バイナリシーケンス中のエラ
ーを訂正するためのエラー訂正器を備えるポストプロセッサと、を備える、サンプル振幅読出しチャネル。
【請求項２】前記トレリスシーケンス検出器がビットの所定のシーケンス
を検出しない、請求項１に記載のサンプル振幅読出しチャネル。
【請求項３】前記ビットの所定のシーケンスを表す信号サンプルは、前記
予備バイナリシーケンス中の対応する数のビットを表す信号サンプルと、ユーク
リッド空間中の最小距離だけ異なる、請求項２に記載のサンプル振幅読出しチャ
ネル。
【請求項４】前記ビットの所定のシーケンスは、４つを超える連続するＮ
ＲＺＩ「１」ビットを含む、請求項２に記載のサンプル振幅読出しチャネル。
【請求項５】（ａ）前記シーケンス検出器は、前記予備バイナリシーケン
スの偶数および奇数インターリーブを検出し、（ｂ）前記ビットの所定のシーケンスは、該偶数または奇数インターリーブ中
の４つの連続ＮＲＺＩ「１」ビットを含む、請求項２に記載のサンプル振幅読出
しチャネル。
【請求項６】前記訂正の結果、前記ビットの所定のシーケンスを含む前記
予備バイナリシーケンスとなる場合、前記エラー訂正器は該予備バイナリシーケ
ンスを訂正しない、請求項２に記載のサンプル振幅読出しチャネル。
【請求項７】（ａ）前記チャネルのダイパルス応答は、複数のゼロではな
いサンプル値を含み、（ｂ）前記離散時間サンプル値は時間シフトダイパルス応答の線形結合を含み
、（ｃ）完全トレリス状態マシーンは、時間シフトダイパルス応答の全ての可能
な組合せを規定し、（ｄ）前記コード制約は、該完全トレリス状態マシーンの第１の最小距離エラ
ー事象を取り出して符号化し、（ｅ）前記エラー訂正器は、該完全トレリス状態マシーンの第２の最小距離エ
ラー事象を訂正する、請求項２に記載のサンプル振幅読出しチャネル。
【請求項８】前記ダイパルス応答は、ＥＰＲ４ダイパルス応答およびＥＥ
ＰＲ４ダイパルス応答からなるグループから選択される、請求項７に記載のサン
プル振幅読出しチャネル。
【請求項９】（ａ）前記ポストプロセッサは、前記予備バイナリシーケン
スからエラーシンドロームを生成させるためのシンドローム生成器をさらに含み
、（ｂ）前記エラー訂正器は、該エラーシンドロームを用いて前記予備バイナリ
シーケンスを訂正する、請求項２に記載のサンプル振幅読出しチャネル。
【請求項１０】前記エラーシンドロームは、前記予備バイナリシーケンス
中の所定数のビットに対して生成されたパリティエラーシンドロームである、請
求項９に記載のサンプル振幅読出しチャネル。
【請求項１１】ディスク格納媒体へユーザデータを書込みおよび該ディス
ク格納媒体から該ユーザデータを読み出すためのサンプル振幅読出し／書込みチ
ャネルであって、（ａ）ユーザデータのｎ個のビットを符号化してｍビットコードワードにする
ための符号化器であって、該ｍビットコードワードは、チャネルコード制約と、
連続するＮＲＺＩ「１」ビットと、エラー検出コードの少なくとも１つの冗長ビ
ットとを含む、符号化器と、（ｂ）該ｍビットコードワードを該ディスク格納媒体に書込むための書込み回
路と、（ｃ）アナログ読出し信号をサンプリングし、離散時間サンプル値のシーケン
スを生成するためのサンプリング装置と、（ｄ）該離散時間サンプル値のシーケンスから予備バイナリシーケンスを検出
するためのトレリスシーケンス検出器と、（ｅ）ポストプロセッサであって、（ｉ）該予備バイナリシーケンスに応答してエラーシンドロームを生成させるためのシンドローム生成器と、（ｉｉ）該離散時間サンプル値および該エラーシンドロームに応答して、該予備バイナリシーケンス中のエラーを訂正するためのエラー訂正器と、を備え
たポストプロセッサと、を備えた、サンプル振幅読出し／書込みチャネル。
【請求項１２】前記冗長ビットは、前記ｍビットコードワード中の所定数
のビットに対するパリティとして生成される、請求項１１に記載のサンプル振幅
読出し／書込みチャネル。
【請求項１３】前記パリティは、ＮＲＺの所定数のビットに対して生成さ
れる、請求項１２に記載のサンプル振幅読出し／書込みチャネル。
【請求項１４】前記チャネルコード制約は、前記ｍビットコードワードか
ら所定のデータシーケンスを取り出して符号化する、請求項１１に記載のサンプ
ル振幅読出し／書込みチャネル。
【請求項１５】前記所定のデータシーケンスは、４つを超える連続したＮ
ＲＺＩ「１」ビットを含む、請求項１４に記載のサンプル振幅読出し／書込みチ
ャネル。
【請求項１６】（ａ）前記ｍビットコードワードは偶数および奇数インタ
ーリーブを含み、（ｂ）前記所定のデータシーケンスは、該偶数および奇数インターリーブの１
つにおいて４つの連続するＮＲＺＩ「１」ビットを含む、請求項１４に記載のサ
ンプル振幅読出し／書込みチャネル。
【請求項１７】前記トレリスシーケンス検出器は、前記チャネルコード制
約に整合された状態マシーンを備える、請求項１１に記載のサンプル振幅読出し
／書込みチャネル。
【請求項１８】前記状態マシーンは時間変化である、請求項１７に記載の
サンプル振幅読出し／書込みチャネル。
【請求項１９】前記ポストプロセッサは、（ａ）前記予備バイナリシーケンスを予想されるサンプル値のシーケンスに再
変調するための再変調器と、（ｂ）前記離散時間サンプル値および前記予想されたサンプル値に応答して、
サンプルエラーシーケンスを生成するためのサンプルエラー生成器と、（ｃ）該サンプルエラーシーケンス中のエラー事象を検出するためのエラーパ
ターン検出器と、をさらに備えた、請求項１１に記載のサンプル振幅読出し／書込みチャネル。
【請求項２０】前記エラーパターン検出器は、前記トレリスシーケンス検
出器の最小距離エラー事象に整合された離散時間フィルタを備える、請求項１９
に記載のサンプル振幅読出し／書込みチャネル。
【請求項２１】ディスク格納媒体へ、および該ディスク格納媒体からの書
込みおよび読出し方法であって、（ａ）ユーザデータのｎ個のビットをｍビットコードワードに符号化するステ
ップであって、該ｍビットコードワードは所定のデータシーケンスを有さず、コ
ード率ｎ／ｍは２／３よりも大きい、ステップと、（ｂ）該ディスク格納媒体上に配置される読出しヘッドから発せられるアナロ
グ読出し信号をサンプリングし、離散時間サンプル値のシーケンスを生成させる
ステップと、（ｃ）該離散時間サンプル値のシーケンスから予備バイナリシーケンスを検出
するステップと、（ｄ）該予備バイナリシーケンスに応答してエラーシンドロームを生成させる
ステップと、（ｅ）該離散時間サンプル値および該エラーシンドロームを用いて、該予備バ
イナリシーケンス中のエラーを訂正するステップと、を包含する、方法。
【請求項２２】前記所定のデータシーケンスは、４つを超える連続するＮ
ＲＺＩ「１」ビットを含む、請求項２１に記載のユーザデータの読出しおよび書
込み方法。
【請求項２３】（ａ）前記ｍビットコードワードは偶数および奇数インタ
ーリーブを含み、（ｂ）前記所定のデータシーケンスは、該偶数または奇数インターリーブの１
つ中に４つの連続するＮＲＺＩ「１」ビットを含む、請求項２１に記載のユーザ
データの読出しおよび書込み方法。