【発明の詳細な説明】
電子デバイスとその製造方法
本発明は一般に電子デバイスとその製造方法に関し、特に絶縁材料の（５０乃
至３００ミクロン以上の）深い溝により分離された複数の回路素子を有する半導
体デバイス及びその製造方法に関する。本発明の特定用途はトランジスタによる
高周波マイクロウェーブ及びモノリシック回路の製造分野にあるが、他のタイプ
の電子及び集積回路の製造分野などの他の分野においても適用可能である。
トランジスタによる半導体デバイスは電子分野においては周知である。これら
デバイスの１つは多段モノリシックマイクロウェーブ増幅器である。一般に斯る
増幅器は複数のトランジスタと例えば抵抗等のバイアス素子がサブストレート上
に形成又は配置され、増幅器を高入力インピーダンスとする為の少なくとも１段
の入力段と、高電流利得と低出力インピーダンスを付与する出力段とを有する。
また、増幅器は１段以上の中間利得段を、入力段と出力段間に含み、増幅器の総
合利得を増加するキャパシタや抵抗器などの種々の受動素子が含まれ、増幅器の
入出力インピーダンスを増幅器が接続され及び／又は増幅器に機能を付加する外
部回路網のインピーダンスとマッチングさせる。
当業者には周知の如く、斯る増幅器の総合動作特性を決定する主要因の１つは
、増幅器の各トランジスタの能動領域間をアイソレーション（隔離）するのが好
ましいとき、（ＤＣ及びＲＦの双方で）どの程度のアイソレーションが維持でき
るかである。一般に、増幅器の斯る素子間に十分な電気的アイソレーションが維
持できないとき、増幅器の動作特性が影響を受けることとなる。
斯る回路素子を形成し且つアイソレートする従来方法の１つは、多くのトラン
ジスタをサブストレート上に形成することに始る。最初、トランジスタの全てを
「共通」コレクタ層にて連結しておく。次に比較的浅い（即ち５乃至１０ミクロ
ンの深さの）溝をコレクタ層に形成しコレクタ層を各トランジスタのコレクタ領
域に対応する分離したコレクタ領域に区画する。次に、この溝を埋め、デバイス
の表面をポリクリスタル（多結晶）シリコンガラス及び／又は有機物薄膜等の１
以上の誘電体層で被覆する。典型的には溝の外面の誘電体材料の深さは比較的浅
い（即ち約１ミクロン）。時として、この溝は埋められないまま放置することも
あり、その場合には空気を誘電体として使用する。次に、必要とするバイアス及
び帰還抵抗及び／又はインピーダンスマッチング用回路網をトランジスタ近傍し
かし溝領域外の誘電体材料表面に形成して
デバイスは完成する。
インピーダンスマッチング及びバイアス及び帰還回路網は、比較的薄い誘電体
層（厚さ約１ミクロン）上に形成されるので、この誘電体層とデバイスの残りの
部分との間に大きいＲＦカップリング（高周波結合）を生じる。更に別の欠点と
して、薄い誘電体材料層は一般に高い誘電体膜を有するので、大きい寄生キャパ
シタンスを生じる。最後に、比較的浅い溝はトランジスタのコレクタ領域を他か
ら電気的に十分アイソレートすることができない。これらの問題により、電子デ
バイスの動作性能を大幅に低減することとなる。
本発明に関連する一般的な従来技術として、チャン等発明の米国特許第５，０
２４，９６５号、ネチトフ等発明の米国特許第３，８７４，９１８号、クサカ発
明の米国特許第５，２３１，０４６号、ヒュイ等発明の米国特許第５，０９１，
３２１号、ゴールドスティン等発明の米国特許第４，０９３，７７１号、プラグ
プ等発明の米国特許第４，３６９，２２０号及びミュラー発明の米国特許第４，
１３３，６９０号がある。しかしこれらの従来技術は全て上述した及ひ／又はそ
の他の欠点を有する。
従って、本発明の目的は、上述した従来技術の課題ないし欠点を解決する電子
又は半導体デバイス及びその製造方法を提供することである。特に、デバイスの
総合動作性能を最適化する為に、複数のトランジスタ使用デバイスのトランジス
タ（及び／又はデバイスの他の回路素子）の各コレクタを十分に電気的にアイソ
レートできるデバイス及びその製造方法を提供することである。
本発明は、従来技術の欠点及び短所を克服するトランジスタ使用電子デバイス
及びその製造方法を提供する。本発明の製造方法の一好適実施例は、先ずサブス
トレート上に多数のトランジスタを形成することから始まる。これを行う為にサ
ブストレート上に第１導電タイプの層をデポジットして、サブストレート上に複
数のトランジスタの共通コレクタ領域を形成する。次にトランジスタのベース領
域を上述した共通コレクタ領域内に形成する。次にトランジスタのエミッタ領域
をベース領域に形成する。次に、共通コレクタ層をエッチングしてキャビティを
形成して共通コレクタ層を各トランジスタの個別コレクタ領域に分離又は隔離す
る。本発明によると、これらキャビティは深さ約５０乃至３００ミクロン間とす
るべきである。次に、ガラス層を形成して上述したキャビティの実質的に全て又
は少なくとも一部分を埋める。次に、１個以上の電子部品（例えばインダクタ、
キャパシタ等）をガラス上に形成し、デバイスの選択された能動領域に接続する
。
本発明による電子デバイスの製造方法によると、デバイスの素子間の寄生ＲＦ
カップリングキャパシタンスが従来技術に比して少なくとも５０％減少できるこ
とが判明した。加えて、本発明の誘電体ガラス層は従来技術に比して損失が極め
て小さくトランジスタのコレクタ領域間の電気的アイソレーションが極めて大き
い。更に、ガラス層上に形成される電気部品がインダクタの場合には、本発明に
よるとインダクタの実際のＱが約５０になるが、従来技術によると最高でも約８
−９でしかない。従って、本発明によると、トランジスタを使用する電子デバイ
ス動作性能を従来技術のものに比して大幅に改善することか可能になる。
本発明の上述した及びその他の作用効果は、以下の詳細な説明と添付図を参照
すると明らかとなろう。図中、同様部分には同じ参照符号を付している。
図１は本発明によるトランジスタ使用電子デバイスの好適実施例の物理的レイ
アウトを示す上面図であり、この実施例は多段モノリシック増幅器である。
図２乃至図２２は、図２４の線Ａ−Ａに沿う種々の側断面図であり、図１のデ
バイスの好適製造工程を示す。
図２３は、図１の実施例の等価回路図である。
図２４は、図１の実施例の物理レイアウトの斜視図であり、外側被覆層、イン
ダクタ、ガラス層及びデバイスの構成部品（即ち、トランジスタ、抵抗器等）間
の相互接続は除いている。
本発明は好適実施例とその使用方法につき説明するが、本発明は斯る好適実施
例や使用方法に限定されるべきではない。むしろ、本発明は後述する請求の範囲
に定義される如く広い範囲のものであるとみなすべきである。
図１及び図２４は、本発明のデバイスの好適実施例１０の２つの物理レイアウ
ト図である、この実施例１０の電気的等価回路を図２３に示す。図２３から明ら
かな如く、実施例１０は多段トランジスタ増幅器である。増幅器１０は、図２３
のトランジスタＱ１、Ｑ２、Ｑ３に夫々対応する３個のトランジスタ１００、１
０２、１０５を具え、これらトランジスタはバイアス及び帰還抵抗器Ｒ２、・・
・・Ｒ６及びシャントキャパシタＣ７（２１６）及びインダクタＬ１（２１４）
により相互接続され、エミッタフォロワ入力段２５０及びダーリントン対出力段
２５２を形成する。抵抗器Ｒ２、・・・・Ｒ６は図１及び図２４中に夫々物理的
抵抗パターン２０２、２０６、２０８、２０７、２２４及び２２６として示す。
メタライゼーション（まとめて参照番号２２４で示す）は、回路１０の各抵抗素
子を組立接続する、入出力バイアスは図１中２４２、２３４で示し、夫々図２３
の素子ＲＦ−ｉｎ及びＲＦ−ｏｕｔに対応する。接地
バイアスは図１中に２３４、２３２、２２０、２２２、２３６、２３８で示す。
本発明の製造方法につき詳しく後述する如く、デバイス１０において、各種素
子及び／又はデバイス１０の電子部品は絶縁ガラス材料によりうまく分離してい
る。
次に、特に図２乃至図２２を参照して、図１に示したデバイス１０を形成する
好適な方法を説明する。図２乃至図２２の番号は、本発明の製法の実施例の工程
順序と一致することが理解されよう。また、図２乃至図２２の断面図はデバイス
１０の特定の部品（即ちトランジスタ、抵抗器等）の形成のみにつき示すがこれ
ら素子の製造に使用したのと同じ原理及び工程は、図２乃至図２２に示されない
デバイスの他の素子の形成にも使用されることが理解されよう。
図２に示す如く、図１のデバイスを形成する好適実施例の工程は、サブストレ
ート１４の前表面に（好ましくは）ｎ−ドーピングした材料の第１エピタキシャ
ル層１２のデポジッションで始まる。好ましくは、サブストレート１４はｎ＋ド
ーピングしたシリコンであり、＜１−０−０＞の結晶方向を有し、厚さは約３５
ミル（約０．９ミリ）である。サブストレート１４のドーピング材料としては、
アンチモン又はひ素であり、ドーピング材の濃度は約１０19原子／ｃｃである。
エピタキャシタル層１２は厚さ約３ミクロンであり且つドーピング材の濃度は約
４×１０15乃至２×１０16原子／ｃｃである。
図３に示す如く、サブストレート１４上に一度エピタキシャル層１２が形成さ
れると、二酸シリコンのマスク層１６をエピタキシャル層１２上に形成する。好
ましくは、マスク層１６は従来の低温ケミカル気相蒸着（ＣＤＶ）プロセスで形
成され、約６，０００乃至８，０００Å以上の厚さを有する。次に図４に示す如
く、従来のドライエッチングのフォトレジスト技法を用い、層１２及びサブスト
レート１４の領域２２、２３、２４及び２５に対応する酸化物層１６の位置に夫
々開口１８、１９、２０、２１を形成する。これにより、低抵抗コレクタコンタ
クト２６、２７、２８、２９を形成する。図５に示す如く、マスキング酸化物層
１６に、サブストレート１４及びエピタキシャル層１２のドーパント濃度より高
く、好ましくは約１０20原子／ｃｃのｎ形イオンを領域２２、２３、２４、２５
に注入してコンタクト２６、２７、２８、２９を形成する。
次に、マスク層１６を、従来技法を用いて除去し、且つ従来のＬＯＣＯＳ技法
を用いて層１２上に約２００Åの厚さを有する二酸化シリコン層３０を形成する
。次に約１２００Åの厚さの窒化シリコン層３２を従来の低圧ＣＤＶ技法を用い
て酸化物層３０上に形成する。
次に図６に示す如く、従来のフォトレジスト及びエッチング技法を用い窒化物
層３２、酸化
物層３０及びエピタキシャル層１２をエッチングし、窒化物層３２と酸化物層３
０を完全に貫通し、エピタキシャル層１２を一部分貫通する深さ約５，７００Å
の凹部３４を形成する。次に、図７に示す如く、約８，０００乃至１２，０００
Åの厚さのフィールド酸化物層３６を従来技法を用いて凹部３４内に成長させる
。次に、窒化物層３２をデバイスの全表面から除去し、（図８に示す如く）厚さ
約１，０００Åのパターン状酸化物層３８を従来技法によりその上に成長させる
。
次に、低圧ＣＶＤ技法を用い、パターン状酸化物３８上にポリシリコン層を形
成する。次に、このポリシリコン層に従来のイオン注入技法を用いてこの層の抵
抗が約８０乃至１５０Ω／ｃｍ2となるに十分なｎ形のドーピングを行う。
次に、図９に示す如く、従来のフォトリソグラフィ技法を用い、ポリシリコン
層に所望形状及び抵抗値の抵抗器４３の形状にパターン化し、デバイス１０の各
種素子の相互接触とバイアス付与を行う。
次に、図１０を参照する。標準エッチング技法を用い、略環状リング４２をパ
ターン化した酸化物層３８及び酸化物層３０（パターン化した酸化物層３８と併
合して示す）を通るコンタクト領域間をエッチングする。次にホウ素イオン（或
は他のＰ形ドーパント）をリング４２を介して層１２内に注入又は拡散させ、ベ
ース領域となる場所４４Ａ、４４Ｂの外縁にエッジ破壊領域４６Ａ、４６Ｂを形
成する。好ましくは、領域４６は約１０17乃至１０20原子／ｃｃのＰ形ドーパン
ト濃度を有する。次に、破壊領域４６Ａ、４６ＢのＰ形ドーパントを従来の熱活
性技法を用いて活性化する。
次に図１１に示す如く、パターン状の酸化物層３８とベース領域４４Ａ、４４
Ｂ近傍の酸化物層を除去する。約４００Åの厚さのスクリーン酸化物層４８を従
来技法を用いてベース領域４４Ａ、４４Ｂに形成し、注入したイオンのチャンネ
リングを防止する。次に（ホウ酸等の）Ｐ形イオンをスクリーン酸化物層４８を
介してベース領域４４Ａ、４４Ｂに注入し、ベース領域４４Ａ、４４Ｂを形成す
る。好ましくは、Ｐ形イオンはｎ形層１２内に約２，８００Åの深さで注入され
、約１０17乃至１０18原子／ｃｃのＰ形ドーパント濃度を得る。
図１２を参照して説明すると、別の酸化物層５０がパターン状酸化物３８、抵
抗器４３及びベース領域４４Ａ、４４Ｂに低温ＣＤＶ技法を用いて形成される。
好ましくは、酸化物層５０は二酸化シリコンで形成され、約２，０００乃至４，
０００Åの厚さを有する。次に、ベース領域４４Ａ、４４Ｂに注入されたＰ形イ
オンは熱活性化技法により活性化し、これはまた酸化
物層５０の高密度化の作用も有する。
次に層５０、３８、４８をエッチングして、ベース領域４４Ａ、４４Ｂへの開
口５２、・・・・６４、抵抗器コンタクト領域開口６６、６８、コレクタコンタクと
領域上の開口７０、７１、７２、７３を形成する。次に図１３から明らかな如く
、開口７０、７１、７２、７３を形成する。次に図１３から明らかな如く、開口
５４、６０、６６、６８、７０、７１、７２、及び７３を従来のフオトレジスト
７４でマスクして、更にＰ形イオンを、このフオトレジスト７４でマスクされて
いないベース領域４４Ａ、４４Ｂに部分注入する。
図１４に示す如く、フォトレジスト７４を除去し、フォトレジスト７６の鏡像
パターンに置換し、開口５４、６０、６６、６８、７０、７１、７２及び７３を
露出する。ｎ形イオン（例えば、ひ素又は燐）をマスクされないコレクタコンタ
クと領域２６、２７、２８、２９に注入して、ベース領域４４Ａ、４４Ｂ内にエ
ミッタ領域７８、８０を形成する。更に、抵抗コンタクト領域７４、８１にも注
入し、これら領域が約５×１０20−１×１０21原子／ｃｃのドーパント濃度とな
るようにする。当業者には明らかな如く、形成されるエミッタ領域の数は形成さ
れるトランジスタの希望動作電力（パワー）に依存して変化する。
図１５乃至図１９はデバイス１０の図２乃至図１４より拡大した所謂「ジェオ
メトリ」断面図であり、特に本発明の特徴を示すものである。図１６に示す如く
、ｎ形イオンの注入後、フォトレジスト７６を除去し、デバイスに最終熱活性化
を実施する。トランジスタ１００、１０２及び抵抗器１０３の能動領域外の酸化
物層３８、５０を除去する。次に窒化シリコン層８４を、低圧ＣＶＤ技法を使用
してデバイス上に形成して能動領域１００、１０２、１０３がデバイスの後工程
で破損するのを阻止する。次に、窒化物層８４をエッチングして、能動領域のみ
を被覆するようにする。次に、ｎ形層１２とサブストレート１４にキャビティ８
５、８６、８８、４０を形成し、共通コレクタ層１２を入力バイア１０１、トラ
ンジスタ１００、１０２、抵抗器１０３及び出力バイア１０５用の夫々コレクタ
領域９１、９２、９３、９４、９５を分離する。キャビティ８５、８６、８８、
９０の形成は好ましくは、サブストレート１４とｎ形層１２の異方エッチングを
実行することにより行う。本発明によると、キャビティは少なくとも深さ５０ミ
クロン、好ましくは５０乃至３００ミクロンの範囲で形成される。次に、窒化物
層８４を除去する。
キャビティの形成後、窒化シリコン層１１０及びポリシリコン又は他の「ポリ
ッシュストップ」材料の層１１１をオプションで形成する。しかし窒化シリコン
層１１０の形成は、本発明
から逸脱することなく省略可能である。その後、ガラス層１１２をデバイス上に
形成して、キャビティを埋ると共にトランジスタを被覆する。好ましくは、ガラ
ス層１１２の形成は、グッドリッチ及びサウチャンス発明で本件出願人に譲渡さ
れた米国特許第５，２６８，３１０号に開示する寸法により実施可能である（こ
の文献の全てをここに参考として組み込むこととする）。ガラス層１１２は好ま
しくは、コーニング７０７０ホウケイ酸ガラス製であり、このガラス材料は特に
好ましい電気的及び熱膨張特性を有することが判明した。しかし、熱膨張特性が
シリコンのそれと近似し、最低誘電率が約４．１で且つ２０℃、１ＭＨｚでも最
大誘電体損失角が約０．０６％である限り、他のガラスを使用してもよい。事実
ある実施例では、ガラス層はまったく省略してもよく、その場合には空気を絶縁
体とするが、他の気体以外の材料を用いてもよい。
形成後、ガラス層１１２を機械的に削り、化学的に研磨して、キャビティ以外
の全領域からガラスを除去する。これにより、デバイス全面を略平坦とする。こ
のようにポリッシュストップ層１１０は、この工程中にトランジスタが破損する
のを効果的に防止する。
再度拡大率の小さい図２０及び図２１に戻って説明すると、ガラス以外のポリ
シリコン及び窒化物層を除去する。オーミックコンタクト１２０、・・・、１４０
及び金属化部１４２、・・・１６２を能動領域とコンタクト領域に形成する。オー
ミックコンタクトは、好ましくはチタンプラチナ（白金）、パラジウム及び／又
はコバルトシリサイドで形成され、金属化はチタン・プラチナ金の合金である。
付加電子部品（例えば、従来エアブリッジ接続１６６及びボンドパッド１６８）
が形成され且つ各種メタライゼーション（金属化部）１５８に接続され、デバイ
スの能動領域２７を相互接続してデバイス１０の総合機能を発揮させる。次に、
デバイス１０の全体をプラズマ窒化物１６４及びポリイミドキャップ１７２層で
包囲する。このポリイミドキャップ１７２はデバイスへの破損を防止する作用を
し且つエアブリッジ接続１６６などの構造物をサポートする。
最後に、図２２のジェオメトリ図に示す如く、サブストレート１４の背面１７
４を機械的に削り、化学的に研磨してサブストレート１４の相当部分を除去して
、キャビティを埋めるガラス層の背面部１９０を裸にし、トランジスタのコレク
タ領域、抵抗器及び入出力バイアを完全に電気的に隔離する。その後、背面の金
属及び／又は電子構成部品及び／又は相互接続１７５、１７６、１７７、１７８
、１７９（これらは例えばキャパシタまたはボンドパッドである）がデバイスの
背面に形成される。背面コンタクト１７５、１７６、１７７、１７８及び１７９
は
デバイス１０の各種部品の相互接続を完成し、回路を表面実装構成となし、デバ
イス１０の機能性を改善する。この構成はデバイス１０のワイヤポンディング接
続を不要とし、背面のメタライゼーションは従来の回路板（図示せず）を介して
外部回路（図示せず）に直接接続し、デバイス１０にワイヤボンディング接続を
含むことなく相互接続を可能にするという効果をもたらす。勿論、メタライゼー
ションの一部又は全部は、バイアの上のデバイス１０の前面１８２に形成するこ
とも可能である。能動領域１００、１０１、１０２、１０３及び１０５へのメタ
ライゼーション及び相互接続は参照番号２００により一括指示している。
厚いガラス層が電子デバイスのトランジスタを分離すると共に実質的に完全に
電気的アイソレーション（隔離）するという効果を有する。事実、本発明による
とデバイスの素子間の寄生ＲＦカップリングキャパシタンスが従来技術により可
能であったものより、少なくとも５０％も低減可能であることが判明した。
従って、上述した目的ないし課題解決が十分に満足できるデバイス及びその製
造方法が得られることが明らかである。しかし、本発明の範囲を逸脱することな
く、上述した好適実施例及び使用方法に種々の変更が可能である。例えば、本発
明を逸脱することなくガラス層の他の形成方法が使用可能である。同様に、デバ
イス１０の形成には好適技法を説明したが、先に限定した設計要件を満足する限
り、、本発明を逸脱することなく、他の技法が使用可能である。更に、材料、ド
ーパント、厚さ、及びドーパント濃度等は、例示にすぎず、これらを種々変更す
ることが可能である。更に、ここで説明したトランジスタ構造はｎｐｎ形バイポ
ーラトランジスタであったが、当業者に明らかな方法でデバイス及び方法を適当
に変更することにより、ｐｎｐ形トランジスタ、ＭＯＳ（金属酸化物）半導体ま
たは接合形電界効果トランジスタを含む他のタイプのトランジスタであってもよ
い。事実、本発明の制限なく、他の能動及び／又は受動素子が電気的にアイソレ
ーション可能である。また、他の変更も可能である。従って、本発明は、これら
全ての変形、変更を含み、且つ以下の請求の範囲にのみ限定されるものである。DETAILED DESCRIPTION OF THE INVENTION Electronic devices and a manufacturing method thereof The present invention relates generally to electronic devices and a manufacturing method thereof, a semiconductor, in particular having a plurality of circuit elements that are separated by a (50 to over 300 microns) deep grooves of insulating material The present invention relates to a device and a method for manufacturing the device. The particular application of the present invention is in the field of manufacturing high frequency microwave and monolithic circuits with transistors, but can be applied in other fields such as the field of manufacturing other types of electronic and integrated circuits. Semiconductor devices based on transistors are well known in the electronics field. One of these devices is a multi-stage monolithic microwave amplifier. Generally, such an amplifier has a plurality of transistors and bias elements such as resistors formed or arranged on a substrate, and has at least one input stage for providing the amplifier with a high input impedance, and a high current gain and a low output impedance. Output stage to be applied. The amplifier also includes one or more intermediate gain stages between the input stage and the output stage, and includes various passive elements such as capacitors and resistors that increase the overall gain of the amplifier. To match the impedance of the external network that is connected and / or adds functionality to the amplifier. As is well known to those skilled in the art, one of the key factors that determines the overall operating characteristics of such an amplifier is when it is desirable to isolate between the active areas of each transistor of the amplifier (DC and RF). How much isolation can be maintained). Generally, when sufficient electrical isolation cannot be maintained between such elements of the amplifier, the operating characteristics of the amplifier will be affected. One conventional method of forming and isolating such circuit elements begins with forming many transistors on a substrate. Initially, all of the transistors are connected at a "common" collector layer. Next, a relatively shallow (i.e., 5-10 microns deep) groove is formed in the collector layer to partition the collector layer into separate collector regions corresponding to the collector region of each transistor. Next, the trenches are filled and the surface of the device is covered with one or more dielectric layers such as polycrystalline (polycrystalline) silicon glass and / or organic thin films. Typically, the depth of the dielectric material on the outer surface of the trench is relatively shallow (ie, about 1 micron). Occasionally, the trench is left unfilled, in which case air is used as the dielectric. Next, the required bias and feedback resistors and / or impedance matching networks are formed on the surface of the dielectric material near the transistors but outside the trench regions to complete the device. Because the impedance matching and bias and feedback networks are formed on a relatively thin dielectric layer (approximately 1 micron thick), a large RF coupling (high frequency) between this dielectric layer and the rest of the device Bonding). As yet another drawback, thin dielectric material layers typically have a high dielectric film, resulting in large parasitic capacitance. Finally, relatively shallow trenches do not fully isolate the collector region of the transistor from others. Due to these problems, the operating performance of the electronic device will be significantly reduced. General prior art related to the present invention includes U.S. Pat. No. 5,024,965 to Chang et al., U.S. Pat. No. 3,874,918 to Netetov et al., And U.S. Pat. No. 5,231 to Kusaka et al. U.S. Pat. No. 5,091,321 to Huys et al., U.S. Pat. No. 4,093,771 to Goldstin et al., U.S. Pat. There is U.S. Pat. No. 4,133,690. However, all of these prior arts have the above and / or other disadvantages described above. Accordingly, it is an object of the present invention to provide an electronic or semiconductor device and a method of manufacturing the same that solve the above-mentioned problems or disadvantages of the prior art. In particular, in order to optimize the overall operation performance of the device, a device and a method of manufacturing the same that can sufficiently electrically isolate the collectors of the transistors (and / or other circuit elements of the device) of a device using a plurality of transistors are provided. To provide. The present invention provides a transistor-based electronic device and a method of manufacturing the same that overcomes the disadvantages and shortcomings of the prior art. One preferred embodiment of the manufacturing method of the present invention begins by first forming a number of transistors on a substrate. To do this, a layer of the first conductivity type is deposited on the substrate to form a common collector region for a plurality of transistors on the substrate. Next, a base region of the transistor is formed in the common collector region described above. Next, the emitter region of the transistor is formed in the base region. Next, the common collector layer is etched to form a cavity to separate or isolate the common collector layer into individual collector regions of each transistor. According to the invention, these cavities should be between about 50 and 300 microns deep. Next, a glass layer is formed to fill substantially all or at least a portion of the cavities described above. Next, one or more electronic components (eg, inductors, capacitors, etc.) are formed on the glass and connected to selected active areas of the device. According to the method of manufacturing an electronic device according to the present invention, it has been found that the parasitic RF coupling capacitance between elements of the device can be reduced by at least 50% compared with the prior art. In addition, the dielectric glass layer of the present invention has extremely low loss compared to the prior art and has extremely high electrical isolation between the collector regions of the transistors. Furthermore, if the electrical component formed on the glass layer is an inductor, the actual Q of the inductor is about 50 according to the present invention, but at most about 8-9 according to the prior art. Therefore, according to the present invention, it becomes possible to greatly improve the operation performance of an electronic device using a transistor as compared with the prior art. The above and other advantages of the present invention will become apparent with reference to the following detailed description and the accompanying drawings. In the drawings, the same parts are denoted by the same reference numerals. FIG. 1 is a top view showing the physical layout of a preferred embodiment of a transistor-based electronic device according to the present invention, which is a multi-stage monolithic amplifier. 2 to 22 are various cross-sectional side views taken along the line AA of FIG. 24, showing preferred manufacturing steps for the device of FIG. FIG. 23 is an equivalent circuit diagram of the embodiment of FIG. FIG. 24 is a perspective view of the physical layout of the embodiment of FIG. 1, excluding the outer cladding layers, inductors, glass layers, and interconnections between device components (ie, transistors, resistors, etc.). Although the present invention will be described with reference to preferred embodiments and methods of use, the present invention should not be limited to such preferred embodiments and methods of use. Rather, the invention is to be considered broad in scope as defined in the following claims. 1 and 24 are two physical layout diagrams of a preferred embodiment 10 of the device of the present invention. FIG. 23 shows an electrical equivalent circuit of the preferred embodiment 10 of the present invention. As is clear from FIG. 23, the tenth embodiment is a multi-stage transistor amplifier. The amplifier 10 comprises three transistors 100, 102, 105 respectively corresponding to the transistors Q1, Q2, Q3 in FIG. 23, which transistors comprise bias and feedback resistors R2,... R6 and a shunt capacitor C7 ( 216) and inductor L1 (214) to form an emitter follower input stage 250 and a Darlington-to-output stage 252. The resistors R2,... R6 are shown in FIGS. 1 and 24 as physical resistance patterns 202, 206, 208, 207, 224, and 226, respectively. The metallization (collectively indicated by reference numeral 224) connects and connects the respective resistive elements of the circuit 10, the input and output biases are indicated by 242 and 234 in FIG. 1 and the elements RF-in and RF-out in FIG. Corresponding. The ground bias is shown at 234, 232, 220, 222, 236, 238 in FIG. As will be described later in detail with respect to the manufacturing method of the present invention, in the device 10, various elements and / or electronic components of the device 10 are well separated by the insulating glass material. Next, a preferred method of forming the device 10 shown in FIG. 1 will be described with particular reference to FIGS. It will be understood that the numbers in FIGS. 2 to 22 correspond to the order of steps in the embodiment of the manufacturing method of the present invention. Also, the cross-sectional views of FIGS. 2 through 22 show only the formation of specific components (ie, transistors, resistors, etc.) of device 10, but the same principles and processes used to fabricate these elements are described in FIGS. It will be appreciated that they may also be used to form other elements of the device not shown at 22. As shown in FIG. 2, the process of the preferred embodiment for forming the device of FIG. 1 begins with the deposition of a first epitaxial layer 12 of (preferably) n-doped material on the front surface of the substrate 14. Preferably, substrate 14 is n + doped silicon, has a <1-0-0> crystal orientation, and is about 35 mils (about 0.9 mm) thick. The doping material of the substrate 14 is antimony or arsenic, and the concentration of the doping material is about 10 19 atoms / cc. The epitaxy layer 12 is about 3 microns thick and has a doping material concentration of about 4 × 10 15 to 2 × 10 16 atoms / cc. As shown in FIG. 3, once the epitaxial layer 12 is formed on the substrate 14, a silicon dioxide mask layer 16 is formed on the epitaxial layer 12. Preferably, the mask layer 16 is formed by a conventional low temperature chemical vapor deposition (CDV) process and has a thickness of about 6,000 to 8,000 mm or more. Next, as shown in FIG. 4, using conventional dry etching photoresist techniques, openings 18, 19, 20 and 21 are formed. Thereby, low resistance collector contacts 26, 27, 28, 29 are formed. As shown in FIG. 5, the masking oxide layer 16 is implanted with n-type ions at a concentration higher than the dopant concentration of the substrate 14 and the epitaxial layer 12, preferably about 10 20 atoms / cc, into the regions 22, 23, 24, 25. Then, contacts 26, 27, 28 and 29 are formed. Next, mask layer 16 is removed using conventional techniques, and a silicon dioxide layer 30 having a thickness of about 200 ° is formed on layer 12 using conventional LOCOS techniques. Next, a silicon nitride layer 32 of about 1200 degrees thick is formed on oxide layer 30 using conventional low pressure CDV techniques. Next, as shown in FIG. 6, the nitride layer 32, the oxide layer 30 and the epitaxial layer 12 are etched using a conventional photoresist and etching technique to completely penetrate the nitride layer 32 and the oxide layer 30. A recess 34 having a depth of about 5,700 ° is formed partially penetrating the epitaxial layer 12. Next, as shown in FIG. 7, a field oxide layer 36 of about 8,000 to 12,000 degrees thick is grown in the recess 34 using conventional techniques. Next, the nitride layer 32 is removed from the entire surface of the device, and a patterned oxide layer 38 having a thickness of about 1,000 ° (as shown in FIG. 8) is grown thereon by conventional techniques. Next, a polysilicon layer is formed on the patterned oxide 38 using a low pressure CVD technique. The polysilicon layer is then doped using conventional ion implantation techniques with n-type doping sufficient to provide a resistance of the layer of about 80-150 Ω / cm 2 . Next, as shown in FIG. 9, using a conventional photolithography technique, the polysilicon layer is patterned into a resistor 43 having a desired shape and a resistance value, and various elements of the device 10 are mutually contacted and biased. Next, reference is made to FIG. Using a standard etching technique, the generally annular ring 42 is etched between the patterned oxide layer 38 and the contact region through the oxide layer 30 (shown in conjunction with the patterned oxide layer 38). Boron ions (or other P-type dopants) are then implanted or diffused into layer 12 through ring 42 to form edge breakdown regions 46A, 46B at the outer edges of base regions 44A, 44B. Preferably, region 46 has a P-type dopant concentration of about 10 17 to 10 20 atoms / cc. Next, the P-type dopants in the breakdown regions 46A, 46B are activated using conventional thermal activation techniques. Next, as shown in FIG. 11, the patterned oxide layer 38 and the oxide layers near the base regions 44A and 44B are removed. A screen oxide layer 48 of about 400 degrees thick is formed in base regions 44A, 44B using conventional techniques to prevent channeling of the implanted ions. Next, P-type ions (such as boric acid) are implanted into the base regions 44A, 44B through the screen oxide layer 48 to form the base regions 44A, 44B. Preferably, the P-type ions are implanted into the n-type layer 12 at a depth of about 2,800 ° to obtain a P-type dopant concentration of about 10 17 to 10 18 atoms / cc. Referring to FIG. 12, another oxide layer 50 is formed on the patterned oxide 38, the resistor 43 and the base regions 44A, 44B using a low temperature CDV technique. Preferably, oxide layer 50 is formed of silicon dioxide and has a thickness of about 2,000 to 4,000 degrees. Next, the P-type ions implanted into the base regions 44A, 44B are activated by a thermal activation technique, which also has the effect of densifying the oxide layer 50. The layers 50, 38, 48 are then etched to provide openings 52,... 64 to the base regions 44A, 44B, resistor contact region openings 66, 68, collector contacts and openings 70, 71, 72 on the regions. , 73 are formed. Next, as apparent from FIG. 13, openings 70, 71, 72, 73 are formed. 13, the openings 54, 60, 66, 68, 70, 71, 72, and 73 are masked with a conventional photoresist 74, and the P-type ions are further masked with the photoresist 74. Partial implantation is performed on the base regions 44A and 44B which are not yet formed. As shown in FIG. 14, the photoresist 74 is removed and replaced with a mirror image pattern of the photoresist 76 to expose the openings 54, 60, 66, 68, 70, 71, 72 and 73. N-type ions (eg, arsenic or phosphorus) are implanted into the unmasked collector contacts and regions 26, 27, 28, 29 to form emitter regions 78, 80 in base regions 44A, 44B. In addition, implants are also made in the resistive contact regions 74, 81 so that these regions have a dopant concentration of about 5 × 10 20 -1 × 10 21 atoms / cc. As will be apparent to those skilled in the art, the number of emitter regions formed will vary depending on the desired operating power of the transistor being formed. FIGS. 15 to 19 are so-called “geometry” cross-sectional views of the device 10 which are enlarged from FIGS. 2 to 14 and particularly show the features of the present invention. As shown in FIG. 16, after implantation of the n-type ions, the photoresist 76 is removed and the device is subjected to a final thermal activation. The oxide layers 38, 50 outside the active areas of the transistors 100, 102 and the resistor 103 are removed. Next, a silicon nitride layer 84 is formed over the device using a low pressure CVD technique to prevent the active areas 100, 102, 103 from being damaged in later steps of the device. Next, the nitride layer 84 is etched to cover only the active areas. Next, cavities 85, 86, 88, and 40 are formed in the n-type layer 12 and the substrate 14, and the common collector layer 12 is formed as a collector for the input via 101, the transistors 100 and 102, the resistor 103, and the output via 105, respectively. Regions 91, 92, 93, 94 and 95 are separated. The cavities 85, 86, 88, 90 are preferably formed by performing anisotropic etching of the substrate 14 and the n-type layer 12. According to the invention, the cavities are formed at least 50 microns in depth, preferably in the range of 50 to 300 microns. Next, the nitride layer 84 is removed. After forming the cavities, a silicon nitride layer 110 and a layer 111 of polysilicon or other "polish stop" material are optionally formed. However, the formation of the silicon nitride layer 110 can be omitted without departing from the present invention. Thereafter, a glass layer 112 is formed on the device to fill the cavity and cover the transistor. Preferably, the formation of the glass layer 112 can be performed with the dimensions disclosed in U.S. Pat. No. 5,268,310, assigned to the assignee of the invention of Goodrich and Sauchanth (the entirety of which is hereby incorporated by reference). It will be incorporated for reference). The glass layer 112 is preferably made of Corning 7070 borosilicate glass, which has been found to have particularly favorable electrical and thermal expansion properties. However, as long as the thermal expansion characteristic is close to that of silicon, and the minimum dielectric constant is about 4.1 and the maximum dielectric loss angle is about 0.06% even at 20 ° C. and 1 MHz, other glasses can be used. Good. In some embodiments, the glass layer may be omitted altogether, in which case the air is the insulator, but other materials besides gas may be used. After formation, the glass layer 112 is mechanically ground and chemically polished to remove glass from all regions except the cavity. Thereby, the entire surface of the device is made substantially flat. Thus, the polish stop layer 110 effectively prevents the transistor from being damaged during this step. Returning to FIG. 20 and FIG. 21 having a small magnification again, the polysilicon and nitride layers other than glass are removed. The ohmic contacts 120,..., 140 and the metallizations 142,. The ohmic contacts are preferably formed of titanium platinum (platinum), palladium and / or cobalt silicide, and the metallization is an alloy of titanium platinum gold. Additional electronic components (eg, conventional air bridge connections 166 and bond pads 168) are formed and connected to various metallizations (metallizations) 158 to interconnect the active areas 27 of the device to perform the overall function of the device 10. Let it. Next, the entire device 10 is surrounded by a layer of plasma nitride 164 and a layer of polyimide cap 172. The polyimide cap 172 serves to prevent damage to the device and supports structures such as the air bridge connection 166. Finally, as shown in the geometry diagram of FIG. 22, the back surface 174 of the substrate 14 is mechanically shaved and chemically polished to remove a substantial portion of the substrate 14 so that the back surface of the glass layer filling the cavity is removed. 190 is bare, providing complete electrical isolation of the transistor collector region, resistors and input / output vias. Thereafter, backside metal and / or electronic components and / or interconnects 175, 176, 177, 178, 179 (which are, for example, capacitors or bond pads) are formed on the backside of the device. The back contacts 175, 176, 177, 178 and 179 complete the interconnection of the various components of the device 10, make the circuit a surface mount configuration, and improve the functionality of the device 10. This configuration eliminates the need for wire bonding connections of device 10, and the backside metallization connects directly to external circuitry (not shown) via a conventional circuit board (not shown) to provide wire bonding connections to device 10. This has the effect of enabling interconnection without inclusion. Of course, some or all of the metallization may be formed on the front surface 182 of the device 10 above the via. The metallization and interconnections to the active areas 100, 101, 102, 103 and 105 are collectively indicated by reference numeral 200. The thick glass layer has the effect of isolating the transistors of the electronic device and providing substantially complete electrical isolation. In fact, it has been found that the present invention can reduce the parasitic RF coupling capacitance between the elements of the device by at least 50% over what was possible with the prior art. Therefore, it is apparent that a device and a method for manufacturing the same that can sufficiently satisfy the above objects and problems can be obtained. However, various modifications can be made to the preferred embodiments and methods of use described above without departing from the scope of the invention. For example, other methods of forming the glass layer can be used without departing from the invention. Similarly, while preferred techniques have been described for forming device 10, other techniques can be used without departing from the invention, as long as the previously defined design requirements are met. Further, the materials, dopants, thicknesses, dopant concentrations, and the like are merely examples, and these can be variously changed. Further, while the transistor structure described herein was an npn-type bipolar transistor, pnp-type transistors, MOS (metal oxide) semiconductors or junction-type transistors can be obtained by appropriately modifying the devices and methods in a manner apparent to those skilled in the art. Other types of transistors, including field effect transistors, may be used. In fact, without limitation of the invention, other active and / or passive components can be electrically isolated. Other changes are also possible. Accordingly, the present invention includes all such modifications and changes and is limited only by the following claims.