JP2002514814A - 複数のシステム・プロセッサ間での切換方法 - Google Patents
複数のシステム・プロセッサ間での切換方法Info
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Abstract
(57)【要約】
CompactPCIバス（１１０，１２０）上の複数のシステム・プロセッサ（１５２，１７２）の間で切換を行う方法において、スタンバイ・システム・プロセッサ（１７２，１５２）が、CompactPCIバス（１１０，１２０）上のアクティブ・システム・プロセッサ（１５２，１７２）に影響を与える不良を判定すると、スタンバイ・システム・プロセッサ（１７２，１５２）は、特殊アービタ（８２０）を１マスタ・モードに配する。スタンバイ・システム・プロセッサ（１７２，１５２）が装置が破壊的行動をとるおそれがあると判断すると、スタンバイ・システム・プロセッサ（１７２，１５２）は装置を休止させる。次に、スタンバイ・システム・プロセッサ（１７２，１５２）は、特殊アービタ（８２０）を多重マスタ・モードに配する。
Description
（産業上の利用分野） 本発明は、一般にバス・アーキテクチャに関する。
【０００１】 （従来の技術） 従来のコンピュータ・システムは、システムの構成部間でのデータ転送のため
にバスを利用する。一般的なバス・アーキテクチャはPCI（Peripheral Componen
t Interconnect：周辺部品相互接続）バス・アーキテクチャであり、これは当技
術では周知の数多くの望ましい特徴を備える。PCIバス・アーキテクチャは、た
とえば「PCI Local Bus Specification」（PCI Special Interest Group (5300
N.E. Elam Young Parkway, Hillsborough, Oregon)発行）に説明される。さらに
新しく開発されたCompactPCIバス・アーキテクチャは、産業用および／または埋
込アプリケーションのために設計されるPCI技術装置である。CompactPCIバス・
アーキテクチャは、「CompactPCI Specification」（PCI Industrial Computer
Manufacturers Group(PCIMG)(301 Edgewater Place Suite 220, Wakefield, Mas
sachusetts)発行）に説明される。CompactPCIおよびPCIMGは、PCI Industrial C
omputer Manufacturers Groupの登録商標である。
にバスを利用する。一般的なバス・アーキテクチャはPCI（Peripheral Componen
t Interconnect：周辺部品相互接続）バス・アーキテクチャであり、これは当技
術では周知の数多くの望ましい特徴を備える。PCIバス・アーキテクチャは、た
とえば「PCI Local Bus Specification」（PCI Special Interest Group (5300
N.E. Elam Young Parkway, Hillsborough, Oregon)発行）に説明される。さらに
新しく開発されたCompactPCIバス・アーキテクチャは、産業用および／または埋
込アプリケーションのために設計されるPCI技術装置である。CompactPCIバス・
アーキテクチャは、「CompactPCI Specification」（PCI Industrial Computer
Manufacturers Group(PCIMG)(301 Edgewater Place Suite 220, Wakefield, Mas
sachusetts)発行）に説明される。CompactPCIおよびPCIMGは、PCI Industrial C
omputer Manufacturers Groupの登録商標である。
【０００２】 CompactPCIバス・アーキテクチャの利点を、システム不良の危険性にアプリケ
ーションをさらすことなく、電話交換システムまたはデータベース・サーバなど
の重要なアプリケーションを実行することのできる高度に利用可能な、あるいは
障害に耐性のあるシステムにおいて提供できると有利である。システム・プロセ
ッサの不良は、このようなシステム不良を招きやすい。従って、システム動作を
中断せずにシステム・プロセッサの不良に耐えることのできるCompactPCIバス・
アーキテクチャ上に提供される高度に利用可能で障害に耐性を持つシステムを有
することが望まれる。
ーションをさらすことなく、電話交換システムまたはデータベース・サーバなど
の重要なアプリケーションを実行することのできる高度に利用可能な、あるいは
障害に耐性のあるシステムにおいて提供できると有利である。システム・プロセ
ッサの不良は、このようなシステム不良を招きやすい。従って、システム動作を
中断せずにシステム・プロセッサの不良に耐えることのできるCompactPCIバス・
アーキテクチャ上に提供される高度に利用可能で障害に耐性を持つシステムを有
することが望まれる。
【０００３】 （好適な実施例の説明） 本発明の好適な実施例においては、CompactPCIバス上の複数のプロセッサ・シ
ステムの間で切り換える方法が提供される。スタンバイ・システム・プロセッサ
が、CompactPCIバス上のアクティブ・システム・プロセッサに影響を与える不良
を判定すると、スタンバイ・システム・プロセッサは特殊アービタを１マスタ・
モードに配する。次に、スタンバイ・プロセッサは、たとえば、装置に対する割
込が可能化されるか否か、装置がアクティブ・システム・プロセッサに対する直
接メモリ・アクセスを実行中であるか否か、および／または装置が不良ボード上
にあるか否かを判断することによって、CompactPCIバス上の各装置が破壊的行動
をとるおそれがあるか否かを判断する。スタンバイ・システム・プロセッサが、
装置が破壊的行動を実行するおそれがあると判断すると、スタンバイ・システム
・プロセッサは、たとえば、装置が動作を停止するようプログラミングするか、
あるいは装置が書き込もうとしているアドレスを変更することによって、装置を
休止させる。次に、スタンバイ・システム・プロセッサは、特殊アービタを多重
マスタ・モードに入れる。多重構造バックプレーン 図１は、本発明の好適な実施例の多重構造バックプレーンの回路図である。図
１において、バックプレーン１００は、CompactPCIバス[1]１１０とCompactPCI
バス［２］１２０とを有する。CompactPCIバス［１］１１０にはシステム・プロ
セッサ・スロット［１］１１２と、ブリッジ・スロット［１］１１４と、入力／
出力スロット［１］１１６とが接続される。入力／出力スロット［１］１１６は
、入力／出力ボード［１］１１８の挿入を可能にして、対応する装置を構築する
。CompactPCIバス［２］１２０にはシステム・プロセッサ・スロット［２］１２
２と、ブリッジ・スロット［２］１２４と、入力／出力スロット［２］１２６と
が接続される。入力／出力スロット［２］は、入力／出力ボード［２］１２８の
挿入を可能にして、対応する装置を構築する。クロス接続部［１］１３０は、シ
ステム・プロセッサ・スロット［１］１１２をブリッジ・スロット［２］１２４
に結合する。クロス接続部［２］１４０は、システム・プロセッサ・スロット［
２］１２２をブリッジ・スロット［１］１１４に結合する。好ましくは、クロス
接続部［１］１３０は、第１ローカル周辺部品相互接続（PCI）バスであり、ク
ロス接続部［２］１４０は第２ローカルPCIバスである。
ステムの間で切り換える方法が提供される。スタンバイ・システム・プロセッサ
が、CompactPCIバス上のアクティブ・システム・プロセッサに影響を与える不良
を判定すると、スタンバイ・システム・プロセッサは特殊アービタを１マスタ・
モードに配する。次に、スタンバイ・プロセッサは、たとえば、装置に対する割
込が可能化されるか否か、装置がアクティブ・システム・プロセッサに対する直
接メモリ・アクセスを実行中であるか否か、および／または装置が不良ボード上
にあるか否かを判断することによって、CompactPCIバス上の各装置が破壊的行動
をとるおそれがあるか否かを判断する。スタンバイ・システム・プロセッサが、
装置が破壊的行動を実行するおそれがあると判断すると、スタンバイ・システム
・プロセッサは、たとえば、装置が動作を停止するようプログラミングするか、
あるいは装置が書き込もうとしているアドレスを変更することによって、装置を
休止させる。次に、スタンバイ・システム・プロセッサは、特殊アービタを多重
マスタ・モードに入れる。多重構造バックプレーン 図１は、本発明の好適な実施例の多重構造バックプレーンの回路図である。図
１において、バックプレーン１００は、CompactPCIバス[1]１１０とCompactPCI
バス［２］１２０とを有する。CompactPCIバス［１］１１０にはシステム・プロ
セッサ・スロット［１］１１２と、ブリッジ・スロット［１］１１４と、入力／
出力スロット［１］１１６とが接続される。入力／出力スロット［１］１１６は
、入力／出力ボード［１］１１８の挿入を可能にして、対応する装置を構築する
。CompactPCIバス［２］１２０にはシステム・プロセッサ・スロット［２］１２
２と、ブリッジ・スロット［２］１２４と、入力／出力スロット［２］１２６と
が接続される。入力／出力スロット［２］は、入力／出力ボード［２］１２８の
挿入を可能にして、対応する装置を構築する。クロス接続部［１］１３０は、シ
ステム・プロセッサ・スロット［１］１１２をブリッジ・スロット［２］１２４
に結合する。クロス接続部［２］１４０は、システム・プロセッサ・スロット［
２］１２２をブリッジ・スロット［１］１１４に結合する。好ましくは、クロス
接続部［１］１３０は、第１ローカル周辺部品相互接続（PCI）バスであり、ク
ロス接続部［２］１４０は第２ローカルPCIバスである。
【０００４】 図１には、バックプレーン１００に接続してコンピュータ・システム全体を画
定するシステム・プロセッサ・ボードおよびブリッジ・ボードも図示される。上
記の如く、バックプレーン１００は、コンピュータ・システムの複数の潜在的な
構造を提供する。バックプレーン１００の選択される構造により、図１に示され
るシステム・プロセッサ・ボードとブリッジ・ボードとのなんらかの組み合わせ
が存在する、さらに／あるいはアクティブになる。システム・プロセッサ［１］
１５２とシステム・ホスト［１Ｓ］１５４とを有するシステム・プロセッサ・ボ
ード［１］１５０がシステム・プロセッサ・スロット［１］１１２に挿入される
。システム・ホスト［１Ｂ］１６４とホット・スワップ・コントローラ［１］１
６６とを有するブリッジ・ボード［１］１６０が任意で、ブリッジ・スロット［
１］１１４に挿入される。システム・プロセッサ［２］１７２とシステム・ホス
ト［２Ｓ］１７４とを有するシステム・プロセッサ・ボード［２］１７０がシス
テム・プロセッサ・スロット［２］１２２に挿入される。システム・ホスト［２
Ｂ］１８４とホット・スワップ・コントローラ［２］１８６とを有するブリッジ
・ボード［２］１８０が任意で、ブリッジ・スロット［２］１２４に挿入される
。システム・プロセッサは、たとえばモトローラ社製MPCプロセッサ・システム
である。
定するシステム・プロセッサ・ボードおよびブリッジ・ボードも図示される。上
記の如く、バックプレーン１００は、コンピュータ・システムの複数の潜在的な
構造を提供する。バックプレーン１００の選択される構造により、図１に示され
るシステム・プロセッサ・ボードとブリッジ・ボードとのなんらかの組み合わせ
が存在する、さらに／あるいはアクティブになる。システム・プロセッサ［１］
１５２とシステム・ホスト［１Ｓ］１５４とを有するシステム・プロセッサ・ボ
ード［１］１５０がシステム・プロセッサ・スロット［１］１１２に挿入される
。システム・ホスト［１Ｂ］１６４とホット・スワップ・コントローラ［１］１
６６とを有するブリッジ・ボード［１］１６０が任意で、ブリッジ・スロット［
１］１１４に挿入される。システム・プロセッサ［２］１７２とシステム・ホス
ト［２Ｓ］１７４とを有するシステム・プロセッサ・ボード［２］１７０がシス
テム・プロセッサ・スロット［２］１２２に挿入される。システム・ホスト［２
Ｂ］１８４とホット・スワップ・コントローラ［２］１８６とを有するブリッジ
・ボード［２］１８０が任意で、ブリッジ・スロット［２］１２４に挿入される
。システム・プロセッサは、たとえばモトローラ社製MPCプロセッサ・システム
である。
【０００５】 図２は、多重構造バックプレーンの二重構造の回路図である。二重構造におい
ては、第１および第２サブシステムが、互いに独立して機能する。図２において
、システム・プロセッサ・ボード［１］１５０がシステム・プロセッサ・スロッ
ト［１］１１２に挿入され、システム・プロセッサ・ボードト［２］１７０がシ
ステム・プロセッサ・スロット［２］１２２に挿入される。システム・プロセッ
サ［１］１５２は、CompactPCIバス［１］１１０上で入力／出力ボード［１］１
１８を制御して、それと共に第１サブシステム内に構築される装置を制御する。
システム・ホスト［１Ｓ］１５４は、CompactPCIバス［１］１１０のバス機能を
制御する。システム・プロセッサ［２］１７２は、CompactPCIバス［２］１２０
上で入力／出力ボード［２］１２８を制御して、それと共に第２サブシステム内
に構築される装置を制御する。システム・ホスト［２Ｓ］１７４は、CompactPCI
バス［２］１２０のバス機能を制御する。クロス接続部［１］１３０もクロス接
続部［２］１４０も用いられない。
ては、第１および第２サブシステムが、互いに独立して機能する。図２において
、システム・プロセッサ・ボード［１］１５０がシステム・プロセッサ・スロッ
ト［１］１１２に挿入され、システム・プロセッサ・ボードト［２］１７０がシ
ステム・プロセッサ・スロット［２］１２２に挿入される。システム・プロセッ
サ［１］１５２は、CompactPCIバス［１］１１０上で入力／出力ボード［１］１
１８を制御して、それと共に第１サブシステム内に構築される装置を制御する。
システム・ホスト［１Ｓ］１５４は、CompactPCIバス［１］１１０のバス機能を
制御する。システム・プロセッサ［２］１７２は、CompactPCIバス［２］１２０
上で入力／出力ボード［２］１２８を制御して、それと共に第２サブシステム内
に構築される装置を制御する。システム・ホスト［２Ｓ］１７４は、CompactPCI
バス［２］１２０のバス機能を制御する。クロス接続部［１］１３０もクロス接
続部［２］１４０も用いられない。
【０００６】 図３は、多重構造バックプレーンの拡張構造の回路図である。拡張構造におい
ては、１つのシステム・プロセッサが、両方のバス上に構築される装置を制御す
る。図３において、システム・プロセッサ・ボード［１］１５０がシステム・プ
ロセッサ・スロット［１］１１２に挿入され、ブリッジ・ボード［２］１８０が
ブリッジ・スロット［２］１２４に挿入される。システム・プロセッサ［１］１
５２は、CompactPCIバス［１］１１０上の入力／出力ボード［１］１１８を制御
して、それと共に構築される装置を制御する。システム・ホスト［１Ｓ］１５４
は、CompactPCIバス［１］１１０のバス機能を制御する。システム・プロセッサ
［１］１５２は、CompactPCIバス［２］１２０上の入力／出力ボード［２］１２
８も、クロス接続部［１］１３０を介して制御し、それと共に構築される装置を
制御する。システム・ホスト［２Ｂ］１８４は、CompactPCIバス［２］１２０の
バス機能を制御する。クロス接続部［２］１４０は用いられない。
ては、１つのシステム・プロセッサが、両方のバス上に構築される装置を制御す
る。図３において、システム・プロセッサ・ボード［１］１５０がシステム・プ
ロセッサ・スロット［１］１１２に挿入され、ブリッジ・ボード［２］１８０が
ブリッジ・スロット［２］１２４に挿入される。システム・プロセッサ［１］１
５２は、CompactPCIバス［１］１１０上の入力／出力ボード［１］１１８を制御
して、それと共に構築される装置を制御する。システム・ホスト［１Ｓ］１５４
は、CompactPCIバス［１］１１０のバス機能を制御する。システム・プロセッサ
［１］１５２は、CompactPCIバス［２］１２０上の入力／出力ボード［２］１２
８も、クロス接続部［１］１３０を介して制御し、それと共に構築される装置を
制御する。システム・ホスト［２Ｂ］１８４は、CompactPCIバス［２］１２０の
バス機能を制御する。クロス接続部［２］１４０は用いられない。
【０００７】 図４は、アクティブ・モードにおける多重構造バックプレーンのアクティブ／
スタンバイ構造の回路図である。アクティブ／スタンバイ・システムにおいては
、１つのアクティブ・システム・プロセッサがアクティブ・モードにおいて両バ
ス上に構築される装置を制御する。アクティブ・システム・プロセッサに不良が
ある場合、スタンバイ・プロセッサがスタンバイ・モードにおいて装置の制御を
引き継ぐ。図４では、システム・プロセッサ・ボード［１］１５０がシステム・
プロセッサ・スロット［１］１１２に挿入され、システム・プロセッサ・ボード
［２］１７０がシステム・プロセッサ・スロット［２］１２２に挿入される。ブ
リッジ・ボード［１］１６０がブリッジ・スロット［１］１１４に挿入され、ブ
リッジ・ボード［２］１８０がブリッジ・スロット［２］１２４に挿入される。
アクティブ・モードにおいては、システム・プロセッサ・ボード［１］１５０と
ブリッジ・ボード［２］１８０がコンパニオン・ボードとして用いられる。シス
テム・プロセッサ［１］１５２がCompactPCIバス［１］１１０上の入力／出力ボ
ード［１］１１８を制御し、さらにクロス接続部［１］１３０を介してCompactP
CIバス［２］１２０上の入力／出力ボード［２］１２８も制御する。システム・
ホスト［１Ｓ］１５４がCompactPCIバス［１］１１０のバス機能を制御し、シス
テム・ホスト［２Ｂ］１８４がCompactPCIバス［２］１２０のバス機能を制御す
る。クロス接続部［２］１４０は用いられない。
スタンバイ構造の回路図である。アクティブ／スタンバイ・システムにおいては
、１つのアクティブ・システム・プロセッサがアクティブ・モードにおいて両バ
ス上に構築される装置を制御する。アクティブ・システム・プロセッサに不良が
ある場合、スタンバイ・プロセッサがスタンバイ・モードにおいて装置の制御を
引き継ぐ。図４では、システム・プロセッサ・ボード［１］１５０がシステム・
プロセッサ・スロット［１］１１２に挿入され、システム・プロセッサ・ボード
［２］１７０がシステム・プロセッサ・スロット［２］１２２に挿入される。ブ
リッジ・ボード［１］１６０がブリッジ・スロット［１］１１４に挿入され、ブ
リッジ・ボード［２］１８０がブリッジ・スロット［２］１２４に挿入される。
アクティブ・モードにおいては、システム・プロセッサ・ボード［１］１５０と
ブリッジ・ボード［２］１８０がコンパニオン・ボードとして用いられる。シス
テム・プロセッサ［１］１５２がCompactPCIバス［１］１１０上の入力／出力ボ
ード［１］１１８を制御し、さらにクロス接続部［１］１３０を介してCompactP
CIバス［２］１２０上の入力／出力ボード［２］１２８も制御する。システム・
ホスト［１Ｓ］１５４がCompactPCIバス［１］１１０のバス機能を制御し、シス
テム・ホスト［２Ｂ］１８４がCompactPCIバス［２］１２０のバス機能を制御す
る。クロス接続部［２］１４０は用いられない。
【０００８】 図５は、スタンバイ・モードにおけるアクティブ／スタンバイ構造の回路図で
ある。スタンバイ・モードにおいては、システム・プロセッサ・ボード［２］１
７０とブリッジ・ボード［１］１６０がコンパニオン・ボードとして用いられる
。システム・プロセッサ［２］１７２がCompactPCIバス［１］１１０上の入力／
出力ボード［２］１２８を制御し、クロス接続部［２］１４０を介してCompactP
CIバス［２］１２０上の入力／出力ボード［１］１１８も制御する。システム・
ホスト［１Ｂ］１６４がCompactPCIバス［１］１１０のバス機能を制御し、シス
テム・ホスト［２Ｓ］１７４がCompactPCIバス［２］１２０のバス機能を制御す
る。クロス接続部［１］１３０は用いられない。
ある。スタンバイ・モードにおいては、システム・プロセッサ・ボード［２］１
７０とブリッジ・ボード［１］１６０がコンパニオン・ボードとして用いられる
。システム・プロセッサ［２］１７２がCompactPCIバス［１］１１０上の入力／
出力ボード［２］１２８を制御し、クロス接続部［２］１４０を介してCompactP
CIバス［２］１２０上の入力／出力ボード［１］１１８も制御する。システム・
ホスト［１Ｂ］１６４がCompactPCIバス［１］１１０のバス機能を制御し、シス
テム・ホスト［２Ｓ］１７４がCompactPCIバス［２］１２０のバス機能を制御す
る。クロス接続部［１］１３０は用いられない。
【０００９】 アクティブ／アクティブ構造においては、図１に示されるように両方のシステ
ム・プロセッサ・ボードと両方のブリッジ・ボードとが挿入される。システム・
プロセッサ・ボード［１］１５０がシステム・プロセッサ・スロット［１］１１
２に挿入され、システム・プロセッサ・ボード［２］１７０がシステム・プロセ
ッサ・スロット［２］１２２に挿入される。ブリッジ・ボード［１］１６０がブ
リッジ・スロット［１］１１４に挿入され、ブリッジ・ボード［２］１８０がブ
リッジ・スロット［２］１２４に挿入される。二重モードにおいては、上記の二
重構造のように、第１システムおよび第２システムが互いに独立して機能する。
システム・プロセッサ［１］１５２がCompactPCIバス［１］１１０上の入力／出
力ボード［１］１１８を制御して、第１システムにおいてそれと共に構築される
装置を制御する。システム・プロセッサ［２］１７２がCompactPCIバス［２］１
２０上の入力／出力ボード［２］１２８を制御して、第２システムにおいてそれ
と共に構築される装置を制御する。システム・ホスト［１Ｓ］１５４がCompactP
CIバス［１］１１０のバス機能を制御し、システム・ホスト［２Ｓ］１７４がCo
mpactPCIバス［２］１２０のバス機能を制御する。クロス接続部［１］１３０も
クロス接続部［２］１４０も用いられない。
ム・プロセッサ・ボードと両方のブリッジ・ボードとが挿入される。システム・
プロセッサ・ボード［１］１５０がシステム・プロセッサ・スロット［１］１１
２に挿入され、システム・プロセッサ・ボード［２］１７０がシステム・プロセ
ッサ・スロット［２］１２２に挿入される。ブリッジ・ボード［１］１６０がブ
リッジ・スロット［１］１１４に挿入され、ブリッジ・ボード［２］１８０がブ
リッジ・スロット［２］１２４に挿入される。二重モードにおいては、上記の二
重構造のように、第１システムおよび第２システムが互いに独立して機能する。
システム・プロセッサ［１］１５２がCompactPCIバス［１］１１０上の入力／出
力ボード［１］１１８を制御して、第１システムにおいてそれと共に構築される
装置を制御する。システム・プロセッサ［２］１７２がCompactPCIバス［２］１
２０上の入力／出力ボード［２］１２８を制御して、第２システムにおいてそれ
と共に構築される装置を制御する。システム・ホスト［１Ｓ］１５４がCompactP
CIバス［１］１１０のバス機能を制御し、システム・ホスト［２Ｓ］１７４がCo
mpactPCIバス［２］１２０のバス機能を制御する。クロス接続部［１］１３０も
クロス接続部［２］１４０も用いられない。
【００１０】 アクティブ／アクティブ構造においては、CompactPCIバス［２］１２０上のシ
ステム・プロセッサに不良があると、処理負荷は第１共有モードにおいてシステ
ム・プロセッサ［１］１５２に移転される。第１共有モードは、上記に説明され
図４に示されるアクティブ／スタンバイ構造のアクティブ・モードと等しく機能
する。CompactPCIバス［１］１１０上のシステム・プロセッサに不良があると、
処理負荷は第２共有モードにおいてシステム・プロセッサ［２］１７２に移転さ
れる。第２共有モードは、上記に説明され図５に示されるアクティブ／スタンバ
イ構造のスタンバイ・モードと等しく機能する。ホスト・ボードの交換 上記に図示されるように、各バス上に複数のシステム・ホストが設けられる。
システム・プロセッサ・ボード［１］１５０，ブリッジ・ボード［１］１６０，
システム・プロセッサ・ボード［２］１７０およびブリッジ・ボード［２］１８
０はそれぞれ、その上にシステム・ホストが常駐する「ホスト・ボード」である
。その結果、アクティブ・ホスト・ボードに不良がある場合は、いずれのバス上
でもバス機能の制御をアクティブ・システム・ホストからスタンバイ・システム
・ホストに切り換えることができる。従来のCompactPCIバス・アーキテクチャで
は、入力／出力ボード１１８の一方または入力／出力ボード１２８の一方などCo
mpactPCIバス上の非ホスト・ボードを「ホット・スワップ」することが可能であ
る。すなわち、装置をリセットしてコンピュータ・システムの動作を中断するこ
となく、ボードを取り出して入れ替えることができる。これについては、たとえ
ば「Compact PCI Hot Swap Specification」（PCI Industrial Computer Manufa
cturers Group (301 Edgewater Place Suite 220, Wakefield, Massachusetts)
発行）に説明される。よって、各CompactPCIバス上に複数のシステム・ホストを
設けることによって、本発明の好適な実施例はホスト・ボードをホット・スワッ
プする機能を提供し、動作を続けながら故障したホスト・ボードを交換すること
ができる。その結果、CompactPCIバス・アーキテクチャの利点を高度に利用可能
なまたは障害に耐性を持つアプリケーションに与えることができる。
ステム・プロセッサに不良があると、処理負荷は第１共有モードにおいてシステ
ム・プロセッサ［１］１５２に移転される。第１共有モードは、上記に説明され
図４に示されるアクティブ／スタンバイ構造のアクティブ・モードと等しく機能
する。CompactPCIバス［１］１１０上のシステム・プロセッサに不良があると、
処理負荷は第２共有モードにおいてシステム・プロセッサ［２］１７２に移転さ
れる。第２共有モードは、上記に説明され図５に示されるアクティブ／スタンバ
イ構造のスタンバイ・モードと等しく機能する。ホスト・ボードの交換 上記に図示されるように、各バス上に複数のシステム・ホストが設けられる。
システム・プロセッサ・ボード［１］１５０，ブリッジ・ボード［１］１６０，
システム・プロセッサ・ボード［２］１７０およびブリッジ・ボード［２］１８
０はそれぞれ、その上にシステム・ホストが常駐する「ホスト・ボード」である
。その結果、アクティブ・ホスト・ボードに不良がある場合は、いずれのバス上
でもバス機能の制御をアクティブ・システム・ホストからスタンバイ・システム
・ホストに切り換えることができる。従来のCompactPCIバス・アーキテクチャで
は、入力／出力ボード１１８の一方または入力／出力ボード１２８の一方などCo
mpactPCIバス上の非ホスト・ボードを「ホット・スワップ」することが可能であ
る。すなわち、装置をリセットしてコンピュータ・システムの動作を中断するこ
となく、ボードを取り出して入れ替えることができる。これについては、たとえ
ば「Compact PCI Hot Swap Specification」（PCI Industrial Computer Manufa
cturers Group (301 Edgewater Place Suite 220, Wakefield, Massachusetts)
発行）に説明される。よって、各CompactPCIバス上に複数のシステム・ホストを
設けることによって、本発明の好適な実施例はホスト・ボードをホット・スワッ
プする機能を提供し、動作を続けながら故障したホスト・ボードを交換すること
ができる。その結果、CompactPCIバス・アーキテクチャの利点を高度に利用可能
なまたは障害に耐性を持つアプリケーションに与えることができる。
【００１１】 図６は、アクティブ／スタンバイ構造においてホスト・ボードを交換するため
に好適な実施例のコンピュータ・システムにより実行されるプロセスの流れ図で
ある。図６に説明される基本的機能は、システム・プロセッサ１５２または１７
２と、システム・ホスト１５４，１６４，１７４または１８４と、ホット・スワ
ップ・コントローラ１６６または１８６との組み合わせにより実行されるが、こ
れについては明細書において後でさらに詳しく説明する。当業者は手元のアプリ
ケーションに最適な方法でこれらの機能を実現する方法を、ただし本明細書の説
明に基づいて、認識されよう。段階６０５において、ホスト・ボードに不良が検
出されると、制御は段階６１０に進む。段階６１０において、クロス接続部［２
］１４０がクロス接続部［１］１３０の代わりに用いられる。段階６１５におい
て、システム処理はシステム・プロセッサ［１]１５２からシステム・プロセッ
サ［２］１７２に移転される。段階６１５は後でさらに詳細に説明する。段階６
２０において、CompactPCIバス［１］１１０のバス機能の制御がシステム・ホス
ト［１Ｓ］１５４からシステム・ホスト［１Ｂ］１６４に移転される。段階６２
５において、CompactPCIバス［２］１２０のバス機能の制御がシステム・ホスト
［２Ｂ］１８４からシステム・ホスト［２Ｓ］１７４に移転される。システム・
ホストの移転については、図８および図９を参照して、さらに詳しく後述する。
段階６３０において、故障を起こしたホスト・ボードがホット・スワップされ、
ホスト・ボード不良はシステム動作を中断することなく修正される。
に好適な実施例のコンピュータ・システムにより実行されるプロセスの流れ図で
ある。図６に説明される基本的機能は、システム・プロセッサ１５２または１７
２と、システム・ホスト１５４，１６４，１７４または１８４と、ホット・スワ
ップ・コントローラ１６６または１８６との組み合わせにより実行されるが、こ
れについては明細書において後でさらに詳しく説明する。当業者は手元のアプリ
ケーションに最適な方法でこれらの機能を実現する方法を、ただし本明細書の説
明に基づいて、認識されよう。段階６０５において、ホスト・ボードに不良が検
出されると、制御は段階６１０に進む。段階６１０において、クロス接続部［２
］１４０がクロス接続部［１］１３０の代わりに用いられる。段階６１５におい
て、システム処理はシステム・プロセッサ［１]１５２からシステム・プロセッ
サ［２］１７２に移転される。段階６１５は後でさらに詳細に説明する。段階６
２０において、CompactPCIバス［１］１１０のバス機能の制御がシステム・ホス
ト［１Ｓ］１５４からシステム・ホスト［１Ｂ］１６４に移転される。段階６２
５において、CompactPCIバス［２］１２０のバス機能の制御がシステム・ホスト
［２Ｂ］１８４からシステム・ホスト［２Ｓ］１７４に移転される。システム・
ホストの移転については、図８および図９を参照して、さらに詳しく後述する。
段階６３０において、故障を起こしたホスト・ボードがホット・スワップされ、
ホスト・ボード不良はシステム動作を中断することなく修正される。
【００１２】 図７は、アクティブ／アクティブ構造においてホスト・ボードを交換するプロ
セスの流れ図である。図６と同様に、図７に説明される基本的機能は、システム
・プロセッサ１５２または１７２と、システム・ホスト１５４，１６４，１７４
または１８４と、ホット・スワップ・コントローラ１６６または１８６との組み
合わせにより実行されるが、これについては本明細書において後でさらに詳しく
説明する。当業者は手元のアプリケーションに最適な方法でこれらの機能を実現
する方法を、ただし本明細書の説明に基づいて、認識されよう。段階７０５にお
いて、ホスト・ボードに不良が検出されると、制御は段階７１０に進む。段階７
１０において、クロス接続部［２］１４０が用いられる。システム・プロセッサ
［２］１７２は、段階７１５に示すようにCompactPCIバス［２］１２０上での処
理の制御を続行する。段階７２０において、CompactPCIバス［１］１１０上の装
置の処理制御が、システム・プロセッサ［２］１７２に移転される。システム・
プロセッサの移転については図１０を参照して、さらに詳細に後述する。システ
ム・ホスト［２Ｓ］１７４は、段階７２５に示すように、CompactPCIバス［２］
１２０のバス機能の制御を続行する。段階７３０において、CompactPCIバス［１
］１１０のバス機能の制御が、システム・ホスト［１Ｓ］１５４からシステム・
ホスト［１Ｂ］１６４に移転される。段階７３５において、故障を起こしたホス
ト・ボードがホット・スワップされ、ホスト・ボード不良はシステム動作を中断
することなく修正される。
セスの流れ図である。図６と同様に、図７に説明される基本的機能は、システム
・プロセッサ１５２または１７２と、システム・ホスト１５４，１６４，１７４
または１８４と、ホット・スワップ・コントローラ１６６または１８６との組み
合わせにより実行されるが、これについては本明細書において後でさらに詳しく
説明する。当業者は手元のアプリケーションに最適な方法でこれらの機能を実現
する方法を、ただし本明細書の説明に基づいて、認識されよう。段階７０５にお
いて、ホスト・ボードに不良が検出されると、制御は段階７１０に進む。段階７
１０において、クロス接続部［２］１４０が用いられる。システム・プロセッサ
［２］１７２は、段階７１５に示すようにCompactPCIバス［２］１２０上での処
理の制御を続行する。段階７２０において、CompactPCIバス［１］１１０上の装
置の処理制御が、システム・プロセッサ［２］１７２に移転される。システム・
プロセッサの移転については図１０を参照して、さらに詳細に後述する。システ
ム・ホスト［２Ｓ］１７４は、段階７２５に示すように、CompactPCIバス［２］
１２０のバス機能の制御を続行する。段階７３０において、CompactPCIバス［１
］１１０のバス機能の制御が、システム・ホスト［１Ｓ］１５４からシステム・
ホスト［１Ｂ］１６４に移転される。段階７３５において、故障を起こしたホス
ト・ボードがホット・スワップされ、ホスト・ボード不良はシステム動作を中断
することなく修正される。
【００１３】 上記の如く、従来のCompactPCI標準はホット・スワップ機能を提供する。ブリ
ッジ・ボード［１］１６０上のホット・スワップ・コントローラ［１］１６６と
、ブリッジ・ボード［２］１８０上のホット・スワップ・コントローラ［２］１
８６とは、それ自体、上記に引用される「CompactPCI Hot Swap Specification
」に定義されるように従来のCompactPCIホット・スワップに準拠する。当業者は
、本明細書の説明に基づき、「CompactPCI Hot Swap Specification」に基づき
、さらに手元のアプリケーションへの設計上の優先事項や適性に基づいて、ホッ
ト・スワップ・コントローラを容易に構築できよう。しかし、ホスト・ボードの
ホット・スワップには、バス制御機能がバス上の２つのシステム・ホストの存在
により損傷を受けないようにするために、従来のCompactPCIシステム・ホストに
対して多少の修正を加えることが必要である。
ッジ・ボード［１］１６０上のホット・スワップ・コントローラ［１］１６６と
、ブリッジ・ボード［２］１８０上のホット・スワップ・コントローラ［２］１
８６とは、それ自体、上記に引用される「CompactPCI Hot Swap Specification
」に定義されるように従来のCompactPCIホット・スワップに準拠する。当業者は
、本明細書の説明に基づき、「CompactPCI Hot Swap Specification」に基づき
、さらに手元のアプリケーションへの設計上の優先事項や適性に基づいて、ホッ
ト・スワップ・コントローラを容易に構築できよう。しかし、ホスト・ボードの
ホット・スワップには、バス制御機能がバス上の２つのシステム・ホストの存在
により損傷を受けないようにするために、従来のCompactPCIシステム・ホストに
対して多少の修正を加えることが必要である。
【００１４】 図８は、このような修正を加えたシステム・ホストの回路図である。図８のシ
ステム・ホスト８００は、システム・ホスト［１Ｓ］１５４，システム・ホスト
［１Ｂ］１６４，システム・ホスト［２Ｓ］１７４またはシステム・ホスト［２
Ｂ］１８４に相当する。システム・ホスト８００は、CompactPCIバスをホスト・
ボード上のローカルPCIバスに接続する従来のPCI−PCIブリッジ８１０を備える
。ブリッジ８１０は、たとえば、DEC 21154 PCIブリッジ・アービタである。シ
ステム・ホスト８００は、特殊アービタ（調停装置）８２０をさらに備える。こ
の特殊アービタ８２０が、ブリッジ８１０に含まれる従来のバス・アービタの機
能に置き換わり、ブリッジ８１０は不能化される。特殊アービタ８２０は、従来
のPCIバス・アービタと同じであるが、システム・ホストの切換を可能にするい
くつかの追加の機能がある点が異なる。これらの機能については、図９を参照し
て下記に説明する。
ステム・ホスト８００は、システム・ホスト［１Ｓ］１５４，システム・ホスト
［１Ｂ］１６４，システム・ホスト［２Ｓ］１７４またはシステム・ホスト［２
Ｂ］１８４に相当する。システム・ホスト８００は、CompactPCIバスをホスト・
ボード上のローカルPCIバスに接続する従来のPCI−PCIブリッジ８１０を備える
。ブリッジ８１０は、たとえば、DEC 21154 PCIブリッジ・アービタである。シ
ステム・ホスト８００は、特殊アービタ（調停装置）８２０をさらに備える。こ
の特殊アービタ８２０が、ブリッジ８１０に含まれる従来のバス・アービタの機
能に置き換わり、ブリッジ８１０は不能化される。特殊アービタ８２０は、従来
のPCIバス・アービタと同じであるが、システム・ホストの切換を可能にするい
くつかの追加の機能がある点が異なる。これらの機能については、図９を参照し
て下記に説明する。
【００１５】 図９は、システム・ホストを切り換えるプロセスの流れ図である。このプロセ
スは、上記の様々な状況における場合のように、システム・ホスト［１Ｓ］１５
４またはシステム・ホスト［１Ｂ］１６４内でホット・スワップ・コントローラ
１６６および特殊アービタ８２０によって実行され、CompactPCIバス［１］１１
０上でシステム・ホスト［１Ｓ］１５４とシステム・ホスト［１Ｂ］１６４との
間での切換を行うか、あるいは、システム・ホスト［２Ｓ］１７４またはシステ
ム・ホスト［２Ｂ］１８４内でホット・スワップ・コントローラ１８６および特
殊アービタ８２０によって実行され、CompactPCIバス［２］１２０上でシステム
・ホスト［２Ｓ］１７４とシステム・ホスト［２Ｂ］１８４との間での切換を行
う。段階９０５において、ホット・スワップ・コントローラがバスを休止させる
。さらに詳しくは、ホット・スワップ・コントローラが、特殊アービタ８２０に
優先度の高い要求信号を送る。この信号は、バスがアイドル状態のときに限り、
特殊アービタ８２０が許諾するものである。特殊な対の要求／許諾線が特殊アー
ビタ８２０において、ホット・スワップ・コントローラがこの目的で用いるため
に提供される。段階９１０において、コンピュータ・システムは、アクティブ・
システム・ホストにより与えられるシステム・ホスト信号を不能化する。詳しく
は、ホット・スワップ・コントローラが特殊アービタ８２０に対して、アクティ
ブなときに与えるシステム・ホスト信号を特殊アービタ８２０が不能化させる浮
動信号を送る。特殊浮動線が特殊アービタ８２０に加えられ、ホット・スワップ
・コントローラがこの目的のためにそれを用いる。浮動信号により不能化される
システム・ホスト信号には、バス上の装置に対するバス・アクセスを許諾する許
諾信号，バス上の装置をリセットするリセット信号およびバス上の装置に送られ
るクロック信号と割込とが含まれる。特殊アービタ８２０は、その許諾信号，リ
セット信号およびクロック信号を３状態信号と定義し、高インピーダンス状態が
第３の状態として加えられる。浮動信号により、特殊アービタ８２０が、第３の
状態にある３状態許諾信号，リセット信号およびクロック信号を配して、割込を
不能化する。段階９１５において、ホット・スワップ・コントローラは、不良の
アクティブ・システム・ホストからスタンバイ・システム・ホストに制御を移転
する。説明を簡単にするために図示される順序で説明したが、本発明の好適な実
施例は、アクティブ・システム・ホストにより不能化される前に、リセット信号
およびクロック信号をスタンバイ・システム・ホストに移転して、リセット信号
とクロック信号が、いずれの装置にも望ましくない信号が送られる可能性がある
中間的な状態に到達することを許さないようにする。また、好ましくは、クロッ
ク信号は短サイクルを防ぐために終端部における第３状態に置かれる。システム・プロセッサ・ボードの交換 システム・プロセッサ・ボードの交換には、システム・プロセッサの制御を切
り換えることが必要である。たとえば、システム・プロセッサ・ボード［１］１
５０に影響を与える不良の場合には、制御はシステム・プロセッサ［１］１５２
からシステム・プロセッサ［２］１７２に移転され、あるいは、システム・プロ
セッサ・ボード［２］１７０に影響を与える不良の場合には、システム・プロセ
ッサ［２］１７２からシステム・プロセッサ［１］１５２に移転される。高度に
利用可能なあるいは障害に耐性を持つアプリケーションは、システム上の装置を
リセットせずに、あるいはシステムの動作を中断せずに、システム・プロセッサ
の切換が行われることを要求する。しかし、システム・プロセッサ［１］１５２
とシステム・プロセッサ［２］１７２は独立して動作するので、このような切換
はシステムを危険な状況に陥らせる。たとえば、CompactPCIバス上の装置が切換
中にアクティブ・システム・プロセッサのメモリに直接的にメモリ・アクセスを
実行しているかもしれない。しかし、スタンバイ・システム・プロセッサは同じ
アドレス法を利用せずに、装置が当初意図したアドレスに書き込むと重要なデー
タが破壊されてしまう場合がある。本発明の好適な実施例は、スタンバイ・シス
テム・プロセッサによる継ぎ目のない切換を行い、このような破壊を防ぐ。
スは、上記の様々な状況における場合のように、システム・ホスト［１Ｓ］１５
４またはシステム・ホスト［１Ｂ］１６４内でホット・スワップ・コントローラ
１６６および特殊アービタ８２０によって実行され、CompactPCIバス［１］１１
０上でシステム・ホスト［１Ｓ］１５４とシステム・ホスト［１Ｂ］１６４との
間での切換を行うか、あるいは、システム・ホスト［２Ｓ］１７４またはシステ
ム・ホスト［２Ｂ］１８４内でホット・スワップ・コントローラ１８６および特
殊アービタ８２０によって実行され、CompactPCIバス［２］１２０上でシステム
・ホスト［２Ｓ］１７４とシステム・ホスト［２Ｂ］１８４との間での切換を行
う。段階９０５において、ホット・スワップ・コントローラがバスを休止させる
。さらに詳しくは、ホット・スワップ・コントローラが、特殊アービタ８２０に
優先度の高い要求信号を送る。この信号は、バスがアイドル状態のときに限り、
特殊アービタ８２０が許諾するものである。特殊な対の要求／許諾線が特殊アー
ビタ８２０において、ホット・スワップ・コントローラがこの目的で用いるため
に提供される。段階９１０において、コンピュータ・システムは、アクティブ・
システム・ホストにより与えられるシステム・ホスト信号を不能化する。詳しく
は、ホット・スワップ・コントローラが特殊アービタ８２０に対して、アクティ
ブなときに与えるシステム・ホスト信号を特殊アービタ８２０が不能化させる浮
動信号を送る。特殊浮動線が特殊アービタ８２０に加えられ、ホット・スワップ
・コントローラがこの目的のためにそれを用いる。浮動信号により不能化される
システム・ホスト信号には、バス上の装置に対するバス・アクセスを許諾する許
諾信号，バス上の装置をリセットするリセット信号およびバス上の装置に送られ
るクロック信号と割込とが含まれる。特殊アービタ８２０は、その許諾信号，リ
セット信号およびクロック信号を３状態信号と定義し、高インピーダンス状態が
第３の状態として加えられる。浮動信号により、特殊アービタ８２０が、第３の
状態にある３状態許諾信号，リセット信号およびクロック信号を配して、割込を
不能化する。段階９１５において、ホット・スワップ・コントローラは、不良の
アクティブ・システム・ホストからスタンバイ・システム・ホストに制御を移転
する。説明を簡単にするために図示される順序で説明したが、本発明の好適な実
施例は、アクティブ・システム・ホストにより不能化される前に、リセット信号
およびクロック信号をスタンバイ・システム・ホストに移転して、リセット信号
とクロック信号が、いずれの装置にも望ましくない信号が送られる可能性がある
中間的な状態に到達することを許さないようにする。また、好ましくは、クロッ
ク信号は短サイクルを防ぐために終端部における第３状態に置かれる。システム・プロセッサ・ボードの交換 システム・プロセッサ・ボードの交換には、システム・プロセッサの制御を切
り換えることが必要である。たとえば、システム・プロセッサ・ボード［１］１
５０に影響を与える不良の場合には、制御はシステム・プロセッサ［１］１５２
からシステム・プロセッサ［２］１７２に移転され、あるいは、システム・プロ
セッサ・ボード［２］１７０に影響を与える不良の場合には、システム・プロセ
ッサ［２］１７２からシステム・プロセッサ［１］１５２に移転される。高度に
利用可能なあるいは障害に耐性を持つアプリケーションは、システム上の装置を
リセットせずに、あるいはシステムの動作を中断せずに、システム・プロセッサ
の切換が行われることを要求する。しかし、システム・プロセッサ［１］１５２
とシステム・プロセッサ［２］１７２は独立して動作するので、このような切換
はシステムを危険な状況に陥らせる。たとえば、CompactPCIバス上の装置が切換
中にアクティブ・システム・プロセッサのメモリに直接的にメモリ・アクセスを
実行しているかもしれない。しかし、スタンバイ・システム・プロセッサは同じ
アドレス法を利用せずに、装置が当初意図したアドレスに書き込むと重要なデー
タが破壊されてしまう場合がある。本発明の好適な実施例は、スタンバイ・シス
テム・プロセッサによる継ぎ目のない切換を行い、このような破壊を防ぐ。
【００１６】 図１０は、システム・プロセッサの継ぎ目のない切換の流れ図である。図１０
の機能は、アクティブ・システム・プロセッサからスタンバイ・システム・プロ
セッサに切り換えるためにスタンバイ・システム・プロセッサによって実行され
る。段階１００５において、スタンバイ・システム・プロセッサは、アクティブ
・システム・プロセッサに影響を与える不良があるか否かを判断する。すなわち
、上記のような、アクティブ・システム・プロセッサからスタンバイ・システム
・プロセッサへの切換を要するアクティブ・システム・プロセッサ・ボードまた
はコンパニオン・ブリッジ・ボード上の不良である。段階１０１０において、ス
タンバイ・システム・プロセッサが、特殊アービタ８２０を１マスタ・モードに
置いて、スタンバイ・システム・プロセッサ以外の装置にバス許諾を与えないよ
うにする。段階１０１５において、スタンバイ・システム・プロセッサは、バス
上の装置を検証して、段階１０２０において装置が破壊的行動をとるおそれがあ
るか否かを判断する。たとえば、スタンバイ・システム・プロセッサが装置上の
状況情報にアクセスし、装置に対する割込が可能化されるか否かを判断し、装置
がアクティブ・システム・プロセッサに直接メモリ・アクセスを行う能力を有す
るか否かを判断し、さらに／あるいは、装置がアクティブ・システム・プロセッ
サ・ボード上またはコンパニオン・ボード上の不良などの不良ボード上にあるか
否かを判断する。
の機能は、アクティブ・システム・プロセッサからスタンバイ・システム・プロ
セッサに切り換えるためにスタンバイ・システム・プロセッサによって実行され
る。段階１００５において、スタンバイ・システム・プロセッサは、アクティブ
・システム・プロセッサに影響を与える不良があるか否かを判断する。すなわち
、上記のような、アクティブ・システム・プロセッサからスタンバイ・システム
・プロセッサへの切換を要するアクティブ・システム・プロセッサ・ボードまた
はコンパニオン・ブリッジ・ボード上の不良である。段階１０１０において、ス
タンバイ・システム・プロセッサが、特殊アービタ８２０を１マスタ・モードに
置いて、スタンバイ・システム・プロセッサ以外の装置にバス許諾を与えないよ
うにする。段階１０１５において、スタンバイ・システム・プロセッサは、バス
上の装置を検証して、段階１０２０において装置が破壊的行動をとるおそれがあ
るか否かを判断する。たとえば、スタンバイ・システム・プロセッサが装置上の
状況情報にアクセスし、装置に対する割込が可能化されるか否かを判断し、装置
がアクティブ・システム・プロセッサに直接メモリ・アクセスを行う能力を有す
るか否かを判断し、さらに／あるいは、装置がアクティブ・システム・プロセッ
サ・ボード上またはコンパニオン・ボード上の不良などの不良ボード上にあるか
否かを判断する。
【００１７】 スタンバイ・システム・プロセッサが段階１０２０で装置が破壊的行動をとる
おそれがあると判断すると、段階１０２５において、スタンバイ・システム・プ
ロセッサが装置を休止させる。たとえば、スタンバイ・システム・プロセッサは
、装置が動作を停止するようプログラミングするか、あるいは装置が書き込もう
としているアドレスを変更する。段階１０３０で検証すべき装置が他にもある限
りは、スタンバイ・システム・プロセッサは段階１０１５ないし１０３０を繰り
返す。最後に、段階１０３５において、破壊的行動をとるおそれのあるすべての
装置が休止されると、スタンバイ・システム・プロセッサは特殊アービタ８２０
を多重マスタ・モードに入れる。このモードでは、スタンバイ・システム・プロ
セッサ以外の装置にバス許諾を与えることが許される。
おそれがあると判断すると、段階１０２５において、スタンバイ・システム・プ
ロセッサが装置を休止させる。たとえば、スタンバイ・システム・プロセッサは
、装置が動作を停止するようプログラミングするか、あるいは装置が書き込もう
としているアドレスを変更する。段階１０３０で検証すべき装置が他にもある限
りは、スタンバイ・システム・プロセッサは段階１０１５ないし１０３０を繰り
返す。最後に、段階１０３５において、破壊的行動をとるおそれのあるすべての
装置が休止されると、スタンバイ・システム・プロセッサは特殊アービタ８２０
を多重マスタ・モードに入れる。このモードでは、スタンバイ・システム・プロ
セッサ以外の装置にバス許諾を与えることが許される。
【００１８】 言うまでもなく、ここに開示される本発明は、バス上の複数のプロセッサ間で
継ぎ目のない切換を行うという利点を提供する。本発明は、好適な実施例を参照
して上記に説明された。しかし、本発明の範囲から逸脱せずにこれらの好適な実
施例に変更および修正を加えることができることを当業者には認識頂けよう。
継ぎ目のない切換を行うという利点を提供する。本発明は、好適な実施例を参照
して上記に説明された。しかし、本発明の範囲から逸脱せずにこれらの好適な実
施例に変更および修正を加えることができることを当業者には認識頂けよう。
【図１】 本発明の好適な実施例の多重構造バックプレーンの回路図である
。
。
【図２】 多重構造バックプレーンの二重構造の回路図である。
【図３】 多重構造バックプレーンの拡張構造の回路図である。
【図４】 アクティブ／スタンバイ・モードにおける多重構造バックプレー
ンのアクティブ／スタンバイ構造の回路図である。
ンのアクティブ／スタンバイ構造の回路図である。
【図５】 アクティブ／アクティブ・モードにおける多重構造バックプレー
ンのアクティブ／スタンバイ構造の回路図である。
ンのアクティブ／スタンバイ構造の回路図である。
【図６】 アクティブ／スタンバイ構造におけるホスト・ボードを交換する
プロセスの流れ図である。
プロセスの流れ図である。
【図７】 アクティブ／アクティブ構造におけるホスト・ボードを交換する
プロセスの流れ図である。
プロセスの流れ図である。
【図８】 システム・ホストの回路図である。
【図９】 システム・ホストを切り換えるプロセスの流れ図である。
【図１０】 システム・プロセッサを切り換えるプロセスの流れ図である。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＬ，ＳＺ，ＵＧ，ＺＷ)，Ｅ Ａ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ，ＣＺ， ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＥ，ＧＨ，Ｇ Ｍ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＳ，ＪＰ，ＫＥ，ＫＧ ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ， ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，Ｎ Ｏ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ， ＵＧ，ＵＺ，ＶＮ，ＹＵ，ＺＷ (72)発明者 マーク・ラーナス アメリカ合衆国アリゾナ州テンペ、サウ ス・ジュニパー・ストリート9317 Ｆターム(参考） 5B034 BB02 CC01 CC05 5B045 JJ02 JJ38 5B083 AA04 AA08 BB03 CD01 CD09 CD11 CE01 DD09 DD13 EE02 GG04
Claims (16)
- 【請求項１】 CompactPCIバス上の複数のシステム・プロセッサ間で切り換
える方法であって、前記方法はスタンバイ・システム・プロセッサにより実行さ
れ、前記方法が： 前記CompactPCIバス上のアクティブ・システム・プロセッサに影響を与える不
良を判定する段階； 特殊アービタを１マスタ・モードに配する段階； 前記CompactPCIバス上の装置が破壊的行動をとるおそれがあるか否かを判断す
る段階； 前記装置が破壊的行動をとるおそれがあると判断されると、前記装置を休止さ
せる段階；および 前記特殊アービタを多重マスタ・モードに配する段階； によって構成されることを特徴とする方法。 - 【請求項２】 前記CompactPCIバス上の装置が破壊的行動をとるおそれがあ
るか否かを判断する段階と、前記装置が破壊的行動をとるおそれがあると判断さ
れる場合に前記装置を休止させる段階とを、前記CompactPCIバス上の各装置に関
して反復する段階によってさらに構成されることを特徴とする請求項１記載の方
法。 - 【請求項３】 前記CompactPCIバス上の装置が破壊的行動をとるおそれがあ
るか否かを判断する段階と、前記装置が破壊的行動をとるおそれがあると判断さ
れる場合に前記装置を休止させる段階とを、複数のCompactPCIバス上の各装置に
関して反復する段階によって構成されることを特徴とする請求項１記載の方法。 - 【請求項４】 前記CompactPCIバス上の装置が破壊的行動をとるおそれがあ
るか否かを判断する前記段階が、前記装置に対する割込が可能化されるか否かを
判断する段階によって構成されることを特徴とする請求項１記載の方法。 - 【請求項５】 前記CompactPCIバス上の装置が破壊的行動をとるおそれがあ
るか否かを判断する前記段階が、前記装置が前記アクティブ・システム・プロセ
ッサに対する直接的なメモリ・アクセスを実行する能力があるか否かを判断する
段階によって構成されることを特徴とする請求項１記載の方法。 - 【請求項６】 前記CompactPCIバス上の装置が破壊的行動をとるおそれがあ
るか否かを判断する前記段階が、前記装置が不良ボード上にあるか否かを判断す
る段階によって構成されることを特徴とする請求項１記載の方法。 - 【請求項７】 前記装置を休止する前記段階が、前記装置が動作を停止する
ようプログラミングする段階によって構成されることを特徴とする請求項１記載
の方法。 - 【請求項８】 前記装置を休止する前記段階が、前記装置が書き込もうとし
ているアドレスを変更する段階によって構成されることを特徴とする請求項１記
載の方法。 - 【請求項９】 バス上の複数のシステム・プロセッサ間で切り換える方法で
あって、前記方法はスタンバイ・システム・プロセッサにより実行され、前記方
法が： 前記バス上のアクティブ・システム・プロセッサに影響を与える不良を判定す
る段階； 特殊アービタを１マスタ・モードに配する段階； 前記バス上の装置が破壊的行動をとるおそれがあるか否かを判断する段階； 前記装置が破壊的行動をとるおそれがあると判断されると、前記装置を休止さ
せる段階；および 前記特殊アービタを多重マスタ・モードに配する段階； によって構成されることを特徴とする方法。 - 【請求項１０】 前記バス上の装置が破壊的行動をとるおそれがあるか否か
を判断する段階と、前記装置が破壊的行動をとるおそれがあると判断される場合
に前記装置を休止させる段階とを、前記バス上の各装置に関して反復する段階に
よってさらに構成されることを特徴とする請求項９記載の方法。 - 【請求項１１】 前記バス上の装置が破壊的行動をとるおそれがあるか否か
を判断する段階と、前記装置が破壊的行動をとるおそれがあると判断される場合
に前記装置を休止させる段階とを、複数のバス上の各装置に関して反復する段階
によって構成されることを特徴とする請求項９記載の方法。 - 【請求項１２】 前記バス上の装置が破壊的行動をとるおそれがあるか否か
を判断する前記段階が、前記装置に対する割込が可能化されるか否かを判断する
段階によって構成されることを特徴とする請求項９記載の方法。 - 【請求項１３】 前記バス上の装置が破壊的行動をとるおそれがあるか否か
を判断する前記段階が、前記装置が前記アクティブ・システム・プロセッサに対
する直接的なメモリ・アクセスを実行する能力があるか否かを判断する段階によ
って構成されることを特徴とする請求項９記載の方法。 - 【請求項１４】 前記バス上の装置が破壊的行動をとるおそれがあるか否か
を判断する前記段階が、前記装置が不良ボード上にあるか否かを判断する段階に
よって構成されることを特徴とする請求項９記載の方法。 - 【請求項１５】 前記装置を休止する前記段階が、前記装置が動作を停止す
るようプログラミングする段階によって構成されることを特徴とする請求項９記
載の方法。 - 【請求項１６】 前記装置を休止する前記段階が、前記装置が書き込もうと
しているアドレスを変更する段階によって構成されることを特徴とする請求項９
記載の方法。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020135405A1 (zh) * | 2018-12-24 | 2020-07-02 | 广州视源电子科技股份有限公司 | 智能平板 |
Families Citing this family (58)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6148414A (en) * | 1998-09-24 | 2000-11-14 | Seek Systems, Inc. | Methods and systems for implementing shared disk array management functions |
| US7266706B2 (en) * | 1999-03-03 | 2007-09-04 | Yottayotta, Inc. | Methods and systems for implementing shared disk array management functions |
| US6510529B1 (en) * | 1999-09-15 | 2003-01-21 | I-Bus | Standby SBC backplate |
| US6618783B1 (en) * | 1999-10-29 | 2003-09-09 | Hewlett-Packard Development Company, L.P. | Method and system for managing a PCI bus coupled to another system |
| US7213167B1 (en) * | 2000-01-18 | 2007-05-01 | Verso Technologies, Inc. | Redundant state machines in network elements |
| WO2001071524A1 (en) * | 2000-03-22 | 2001-09-27 | Yotta Yotta, Inc. | Method and system for providing multimedia information on demand over wide area networks |
| US6725317B1 (en) * | 2000-04-29 | 2004-04-20 | Hewlett-Packard Development Company, L.P. | System and method for managing a computer system having a plurality of partitions |
| US6708285B2 (en) * | 2001-03-15 | 2004-03-16 | Hewlett-Packard Development Company, L.P. | Redundant controller data storage system having system and method for handling controller resets |
| US6950893B2 (en) * | 2001-03-22 | 2005-09-27 | I-Bus Corporation | Hybrid switching architecture |
| US7263620B2 (en) * | 2001-08-07 | 2007-08-28 | Hewlett-Packard Development Company, L.P. | System and method for graceful shutdown of host processor cards in a server system |
| US7395323B2 (en) * | 2001-08-07 | 2008-07-01 | Hewlett-Packard Development Company, L.P. | System and method for providing network address information in a server system |
| US6456498B1 (en) | 2001-08-07 | 2002-09-24 | Hewlett-Packard Co. | CompactPCI-based computer system with mid-plane connector for equivalent front and back loading |
| US7103654B2 (en) * | 2001-08-07 | 2006-09-05 | Hewlett-Packard Development Company, L.P. | Server system with segregated management LAN and payload LAN |
| US6968470B2 (en) | 2001-08-07 | 2005-11-22 | Hewlett-Packard Development Company, L.P. | System and method for power management in a server system |
| US6724635B2 (en) | 2001-08-07 | 2004-04-20 | Hewlett-Packard Development Company, L.P. | LCD panel for a server system |
| US7685348B2 (en) * | 2001-08-07 | 2010-03-23 | Hewlett-Packard Development Company, L.P. | Dedicated server management card with hot swap functionality |
| US7103761B2 (en) * | 2001-08-07 | 2006-09-05 | Hewlett-Packard Development Company, Lp. | Server system with multiple management user interfaces |
| US20030065861A1 (en) * | 2001-09-28 | 2003-04-03 | Clark Clyde S. | Dual system masters |
| KR20030035316A (ko) * | 2001-10-31 | 2003-05-09 | 엘지전자 주식회사 | 핫 스왑을 위한 메인 프로세싱 회로 데이터 보드의 구조 |
| KR100405598B1 (ko) * | 2001-12-29 | 2003-11-14 | 엘지전자 주식회사 | 컴팩트 피씨아이 시스템에서의 보드 이중화 구조 |
| JP4219602B2 (ja) * | 2002-03-01 | 2009-02-04 | 株式会社日立製作所 | 記憶制御装置および記憶制御装置の制御方法 |
| US6931568B2 (en) * | 2002-03-29 | 2005-08-16 | International Business Machines Corporation | Fail-over control in a computer system having redundant service processors |
| US20040059862A1 (en) * | 2002-09-24 | 2004-03-25 | I-Bus Corporation | Method and apparatus for providing redundant bus control |
| US7228345B2 (en) * | 2002-10-15 | 2007-06-05 | Hewlett-Packard Development Company, L.P. | Server with LAN switch that connects ports based on boot progress information |
| US8051210B2 (en) * | 2002-10-15 | 2011-11-01 | Hewlett-Packard Development Company, L.P. | Server with LAN switch that connects ports based on connection information received from first and second LANs |
| US7206963B2 (en) * | 2003-06-12 | 2007-04-17 | Sun Microsystems, Inc. | System and method for providing switch redundancy between two server systems |
| US7251746B2 (en) * | 2004-01-21 | 2007-07-31 | International Business Machines Corporation | Autonomous fail-over to hot-spare processor using SMI |
| US7480736B2 (en) * | 2004-04-12 | 2009-01-20 | Emerson Network Power - Embedded Computing, Inc. | Method of discovering and operating a payload node |
| US20080320287A1 (en) * | 2004-10-25 | 2008-12-25 | Roberts Bosch Gmbh | Method and Device for Performing Switchover Operations in a Computer System Having at Least Two Processing Units |
| US7493477B2 (en) * | 2006-06-30 | 2009-02-17 | Intel Corporation | Method and apparatus for disabling a processor core based on a number of executions of an application exceeding a threshold |
| CN1909559B (zh) * | 2006-08-30 | 2010-04-14 | 杭州华三通信技术有限公司 | 基于快速外围组件互连的接口板及其切换主控板的方法 |
| US8959307B1 (en) | 2007-11-16 | 2015-02-17 | Bitmicro Networks, Inc. | Reduced latency memory read transactions in storage devices |
| US8665601B1 (en) | 2009-09-04 | 2014-03-04 | Bitmicro Networks, Inc. | Solid state drive with improved enclosure assembly |
| US8447908B2 (en) | 2009-09-07 | 2013-05-21 | Bitmicro Networks, Inc. | Multilevel memory bus system for solid-state mass storage |
| US8560804B2 (en) | 2009-09-14 | 2013-10-15 | Bitmicro Networks, Inc. | Reducing erase cycles in an electronic storage device that uses at least one erase-limited memory device |
| TW201142608A (en) * | 2010-05-31 | 2011-12-01 | Hon Hai Prec Ind Co Ltd | Multiple processors based system and method for controlling PCI-E slots |
| US9372755B1 (en) | 2011-10-05 | 2016-06-21 | Bitmicro Networks, Inc. | Adaptive power cycle sequences for data recovery |
| US9043669B1 (en) | 2012-05-18 | 2015-05-26 | Bitmicro Networks, Inc. | Distributed ECC engine for storage media |
| US9423457B2 (en) | 2013-03-14 | 2016-08-23 | Bitmicro Networks, Inc. | Self-test solution for delay locked loops |
| US9430386B2 (en) | 2013-03-15 | 2016-08-30 | Bitmicro Networks, Inc. | Multi-leveled cache management in a hybrid storage system |
| US9858084B2 (en) | 2013-03-15 | 2018-01-02 | Bitmicro Networks, Inc. | Copying of power-on reset sequencer descriptor from nonvolatile memory to random access memory |
| US10489318B1 (en) | 2013-03-15 | 2019-11-26 | Bitmicro Networks, Inc. | Scatter-gather approach for parallel data transfer in a mass storage system |
| US9934045B1 (en) | 2013-03-15 | 2018-04-03 | Bitmicro Networks, Inc. | Embedded system boot from a storage device |
| US9501436B1 (en) | 2013-03-15 | 2016-11-22 | Bitmicro Networks, Inc. | Multi-level message passing descriptor |
| US9842024B1 (en) | 2013-03-15 | 2017-12-12 | Bitmicro Networks, Inc. | Flash electronic disk with RAID controller |
| US9400617B2 (en) | 2013-03-15 | 2016-07-26 | Bitmicro Networks, Inc. | Hardware-assisted DMA transfer with dependency table configured to permit-in parallel-data drain from cache without processor intervention when filled or drained |
| US9798688B1 (en) | 2013-03-15 | 2017-10-24 | Bitmicro Networks, Inc. | Bus arbitration with routing and failover mechanism |
| US9672178B1 (en) | 2013-03-15 | 2017-06-06 | Bitmicro Networks, Inc. | Bit-mapped DMA transfer with dependency table configured to monitor status so that a processor is not rendered as a bottleneck in a system |
| US9916213B1 (en) | 2013-03-15 | 2018-03-13 | Bitmicro Networks, Inc. | Bus arbitration with routing and failover mechanism |
| US9875205B1 (en) | 2013-03-15 | 2018-01-23 | Bitmicro Networks, Inc. | Network of memory systems |
| US10055150B1 (en) | 2014-04-17 | 2018-08-21 | Bitmicro Networks, Inc. | Writing volatile scattered memory metadata to flash device |
| US9952991B1 (en) | 2014-04-17 | 2018-04-24 | Bitmicro Networks, Inc. | Systematic method on queuing of descriptors for multiple flash intelligent DMA engine operation |
| US10078604B1 (en) | 2014-04-17 | 2018-09-18 | Bitmicro Networks, Inc. | Interrupt coalescing |
| US10042792B1 (en) | 2014-04-17 | 2018-08-07 | Bitmicro Networks, Inc. | Method for transferring and receiving frames across PCI express bus for SSD device |
| US10025736B1 (en) | 2014-04-17 | 2018-07-17 | Bitmicro Networks, Inc. | Exchange message protocol message transmission between two devices |
| CN106776468B (zh) * | 2016-12-23 | 2020-03-17 | 山东航天电子技术研究所 | 一种基于cpci总线的双冗余可重构星载计算机系统 |
| US10552050B1 (en) | 2017-04-07 | 2020-02-04 | Bitmicro Llc | Multi-dimensional computer storage system |
| CN109739694A (zh) * | 2019-01-03 | 2019-05-10 | 中国兵器装备集团自动化研究所 | 一种双机仲裁切换系统及方法 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06187257A (ja) * | 1992-12-17 | 1994-07-08 | Fujitsu Ltd | システムバス制御方式 |
| JPH09146875A (ja) * | 1995-11-02 | 1997-06-06 | Internatl Business Mach Corp <Ibm> | ホット・プラギング用のアダプタ・カード・スロットの分離 |
| WO1997046941A1 (en) * | 1996-06-05 | 1997-12-11 | Stratus Computer | Digital data processing methods and apparatus for fault isolation |
| JPH1055334A (ja) * | 1996-06-05 | 1998-02-24 | Compaq Computer Corp | コンピュータ・システムにおけるバス裁定 |
| JPH10116206A (ja) * | 1996-06-05 | 1998-05-06 | Compaq Computer Corp | 第１と第２のサーバ間の制御の切り換え方法およびシステム |
| JPH10116208A (ja) * | 1996-06-05 | 1998-05-06 | Compaq Computer Corp | 障害隔離機能を備えたコンピュータ・システム |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3631086C2 (de) * | 1986-09-12 | 1994-04-14 | Telefonbau & Normalzeit Gmbh | Schaltungsanordnung zur Fehlerbearbeitung in Mikroprozessorsystemen |
| US5434998A (en) * | 1988-04-13 | 1995-07-18 | Yokogawa Electric Corporation | Dual computer system |
| GB2268817B (en) * | 1992-07-17 | 1996-05-01 | Integrated Micro Products Ltd | A fault-tolerant computer system |
| US5991900A (en) * | 1998-06-15 | 1999-11-23 | Sun Microsystems, Inc. | Bus controller |
-
1998
- 1998-05-14 US US09/079,091 patent/US6138247A/en not_active Expired - Lifetime
-
1999
- 1999-05-07 AU AU39745/99A patent/AU3974599A/en not_active Abandoned
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- 1999-05-07 CA CA002332284A patent/CA2332284A1/en not_active Abandoned
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- 1999-05-07 JP JP2000548807A patent/JP2002514814A/ja active Pending
- 1999-05-07 KR KR1020007010942A patent/KR100610152B1/ko not_active IP Right Cessation
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06187257A (ja) * | 1992-12-17 | 1994-07-08 | Fujitsu Ltd | システムバス制御方式 |
| JPH09146875A (ja) * | 1995-11-02 | 1997-06-06 | Internatl Business Mach Corp <Ibm> | ホット・プラギング用のアダプタ・カード・スロットの分離 |
| WO1997046941A1 (en) * | 1996-06-05 | 1997-12-11 | Stratus Computer | Digital data processing methods and apparatus for fault isolation |
| JPH1055334A (ja) * | 1996-06-05 | 1998-02-24 | Compaq Computer Corp | コンピュータ・システムにおけるバス裁定 |
| JPH10116206A (ja) * | 1996-06-05 | 1998-05-06 | Compaq Computer Corp | 第１と第２のサーバ間の制御の切り換え方法およびシステム |
| JPH10116208A (ja) * | 1996-06-05 | 1998-05-06 | Compaq Computer Corp | 障害隔離機能を備えたコンピュータ・システム |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020135405A1 (zh) * | 2018-12-24 | 2020-07-02 | 广州视源电子科技股份有限公司 | 智能平板 |
Also Published As
| Publication number | Publication date |
|---|---|
| AU3974599A (en) | 1999-11-29 |
| KR100610152B1 (ko) | 2006-08-09 |
| DE69909467D1 (de) | 2003-08-14 |
| CA2332284A1 (en) | 1999-11-18 |
| US6138247A (en) | 2000-10-24 |
| KR20010042374A (ko) | 2001-05-25 |
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| CN1300394A (zh) | 2001-06-20 |
| DE69909467T2 (de) | 2004-02-26 |
| EP1078317B1 (en) | 2003-07-09 |
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| DK1078317T3 (da) | 2003-11-03 |
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