DE69909467T2 - Umschaltsverfahren zwischen mehreren systemprozessoren - Google Patents

Umschaltsverfahren zwischen mehreren systemprozessoren Download PDF

Info

Publication number
DE69909467T2
DE69909467T2 DE69909467T DE69909467T DE69909467T2 DE 69909467 T2 DE69909467 T2 DE 69909467T2 DE 69909467 T DE69909467 T DE 69909467T DE 69909467 T DE69909467 T DE 69909467T DE 69909467 T2 DE69909467 T2 DE 69909467T2
Authority
DE
Germany
Prior art keywords
bus
processor
host
standby
active
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE69909467T
Other languages
English (en)
Other versions
DE69909467D1 (de
Inventor
Mark Lanus
Brent Mckay
Bruce Rosenkrantz
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Motorola Solutions Inc
Original Assignee
Motorola Solutions Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to US79091 priority Critical
Priority to US09/079,091 priority patent/US6138247A/en
Application filed by Motorola Solutions Inc filed Critical Motorola Solutions Inc
Priority to PCT/US1999/009988 priority patent/WO1999059065A1/en
Application granted granted Critical
Publication of DE69909467D1 publication Critical patent/DE69909467D1/de
Publication of DE69909467T2 publication Critical patent/DE69909467T2/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING; COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00Error detection; Error correction; Monitoring
    • G06F11/07Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16Error detection or correction of the data by redundancy in hardware
    • G06F11/20Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
    • G06F11/2002Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where interconnections or communication control functionality are redundant
    • G06F11/2007Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where interconnections or communication control functionality are redundant using redundant communication media
    • GPHYSICS
    • G06COMPUTING; CALCULATING; COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00Error detection; Error correction; Monitoring
    • G06F11/07Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16Error detection or correction of the data by redundancy in hardware
    • G06F11/20Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
    • G06F11/202Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where processing functionality is redundant
    • G06F11/2023Failover techniques

Description

  • Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft Busarchitekturen im Allgemeinen.
  • Hintergrund der Erfindung
  • Ein herkömmliches Rechnersystem verwendet zur Datenübertragung zwischen Komponenten eines Systems einen Bus. Eine populäre Busarchitektur ist die PCI-Busarchitektur (PCI = Peripheral Component Interconnect = Peripheriekomponentenverbindung), die zahlreiche wünschenswerte, in der Technik wohlbekannte Eigenschaften aufweist. Die PCI-Busarchitektur wird beispielsweise in PCI Local Bus Specification von der PCI Special Interest Group, 5300 N. E. Elam Young Parkway, Hillsborough, Oregon, beschrieben. Die erst kürzlich entwickelte CompactPCI® Busarchitektur ist eine Implementierung von für industrielle und/oder eingebetteten Anwendungen konstruierter PCI-Technologie. Die CompactPCI-Busarchitektur wird in CompactPCI Specification von PCI Industrial Computer Manufacturers Group (PCIMG®), 301 Edgewater Place Suite 220, Wakefield, Massachusetts, beschrieben. CompactPCI und PCIMG sind eingetragene Marken der PCI Industrial Computer Manufacturers Group.
  • Es wäre vorteilhaft, die Vorteile der CompactPCI-Busarchitektur in einem hochverfügbaren oder fehlertoleranten System bereitzustellen, das zur Ausführung kritischer Anwendungen geeignet ist, wie etwa Telefonvermittlungssysteme oder Datenbankserver, ohne die Anwendungen durch das Risiko eines Systemausfalls zu gefährden. Ein Ausfall des Systemprozessors kann einen solchen Systemausfall zur Folge haben. Dementsprechend wäre es wünschenswert, in einer CompactPCI-Busarchitektur über ein hochverfügbares und fehlertolerantes System zu verfügen, das einen Systemprozessorausfall ohne Unterbrechung des Betriebs des Systems verkraften kann.
  • Die US-A-0 500 945 offenbart ein Verfahren zur Steuerung eines Mulitprozessorsystems durch Verwenden eines einen Systembus des Multiprozessorsystems steuernden Busarbiters, wobei das Verfahren das Ermitteln einer Abnormität in dem Multiprozessorsystem und das Ergreifen von Maßnahmen zum Reinitialisieren des Systems zum Neustarten des Busarbiters im Falle einer ermittelten Abnormität umfasst. Der Systembus wird gestoppt und neu gestartet, um das Umschalten zu vollbringen. Das Umschalten zwischen Multiprozessoren in einem kontinuierlichen Betrieb wird dort nicht offenbart.
  • Zusammenfassung der Erfindung
  • Die vorliegende Erfindung stellt ein Verfahren zum Umschalten zwischen mehreren Systemprozessoren auf einem Bus bereit, wie in Anspruch 1 beansprucht.
  • Kurze Beschreibung der Zeichnungen
  • 1 ist ein Schaltdiagramm der Multikonfigurations-Rückwandplatine der bevorzugten Ausführungsform der Erfindung;
  • 2 ist ein Schaltdiagramm einer Dualkonfiguration der Multikonfigurations-Rückwandplatine;
  • 3 ist ein Schaltdiagramm einer erweiterten Konfiguration der Multikonfigurations-Rückwandplatine;
  • 4 ist ein Schaltdiagramm einer Aktiv/Standby-Konfiguration der Multikonfigurations-Rückwandplatine in einem Aktiv/Standby-Modus;
  • 5 ist ein Schaltdiagramm einer Aktiv/Standby-Konfiguration der Multikonfigurations-Rückwandplatine in einem Aktiv/Aktiv-Modus;
  • 6 ist ein Flussdiagramm des Prozesses des Swappings der Hostplatine in eine Aktiv/Standby-Konfiguration;
  • 7 ist ein Flussdiagramm des Prozesses des Swappings der Hostplatine in eine Aktiv/Aktiv-Konfiguration;
  • 8 ist ein Schaltdiagramm des Systemhosts;
  • 9 ist ein Flussdiagramm des Prozesses des Umschaltens des Systemhosts; und
  • 10 ist ein Flussdiagramm des Prozesses des Umschaltens des Systemprozessors.
  • Beschreibung einer bevorzugten Ausführungsform
  • In einer bevorzugten Ausführungsform der Erfindung wird ein Verfahren zum Umschalten zwischen mehreren Systemprozessoren auf einem CompactPCI-Bus zur Verfügung gestellt. Wenn ein Standby-Systemprozessor einen Ausfall feststellt, der einen Aktiv-Systemprozessor auf dem CompactPCI-Bus beeinträchtigt, stellt der Standby-Systemprozessor einen speziellen Arbiter in einen Ein-Mastermodus. Dann stellt der Standby-Prozessor fest, ob jedes Gerät auf dem CompactPCI-Bus Gefahr läuft, eine destruktive Aktion auszuführen, indem beispielsweise festgestellt wird, ob Interrupts an das Gerät möglich sind, ob das Gerät über die Fähigkeit des Ausführens eines direkten Speicherzugriffs auf den Aktiv-Systemprozessor verfügt und/oder ob sich das Gerät auf einer ausgefallenen Platine befindet. Falls der Standby-Systemprozessor feststellt, dass ein Gerät Gefahr läuft, eine destruktive Aktion auszuführen, unterdrückt der Standby-Systemprozessor das Gerät beispielsweise durch Programmieren des Geräts auf Einstellung des Betriebs oder durch Verändern einer Adresse, an die das Gerät schreibt. Dann stellt der Standby-Systemprozessor den speziellen Arbiter in einen Mehrfach-Mastermodus.
  • Multikonfigurations-Rückwandplatine
  • 1 ist ein Schaltdiagramm einer Multikonfigurations-Rückwandplatine der bevorzugten Ausführungsform der Erfindung. In 1 weist eine Rückwandplatine 100 einen CompactPCI-Bus [1] 110 und einen CompactPCI-Bus [2] 120 auf. Mit dem CompactPCI-Bus [1] 110 sind ein Systemprozessorslot [1] 112, ein Brückenslot [1] 114 und Ein-/Ausgabe-Slots [1] 116 verbunden. Die Ein-/Ausgabe-Slots [1] 116 sind zum Einsetzen der Ein-/Ausgabe-Platinen [1] 118 zur Implementierung entsprechender Geräte vorgesehen. Mit dem CompactPCI-Bus [2] 120 sind ein Systemprozessorslot [2] 122, ein Brückenslot [2] 124 und Ein-/Ausgabe-Slots [2] 126 verbunden. Die Ein-/Ausgabe-Slots [2] sind zum Einsetzen der Ein-/Ausgabe-Platinen [2] 128 zum Implementieren entsprechender Geräte vorgesehen. Eine Querverbindung [1] 130 koppelt den Systemprozessorslot [1] 112 an den Brückenslot [2] 124. Eine Querverbindung [2] 140 koppelt den Systemprozessorslot [2] 122 an den Brückenslot [1] 114. Vorzugsweise ist die Querverbindung [1] 130 ein erster lokaler Peripheriekomponentenverbindungs (PCI)-Bus und die Querverbindung [2] 140 ein zweiter lokaler PCI-Bus.
  • In 1 sind ebenfalls die Systemprozessorplatinen und die Brückenplatinen gezeigt, die zur Bildung des gesamten Rechnersystems mit der Rückwandplatine 100 verbunden sind. Wie oben angemerkt, sieht die Rückwandplatine 100 mehrere potentielle Konfigurationen von Rechnersystemen vor. Je nach der ausgewählten Konfiguration der Rückwandplatine 100, wird irgendeine Kombination der in 1 gezeigten Systemprozessorplatinen und Brückenplatinen vorliegen und/oder aktiv sein. Eine Systemprozessorplatine [1] 150 mit einem Systemprozessor [1] 152 und einem Systemhost [1S] 154 wird in den Systemprozessorslot [1] 112 eingefügt. Eine Brückenplatine [1] 160 mit einem Systemhost [1B] 164 und einem Hot-Swap-Controller [1] 166 ist optional in den Brückenslot [1] 114 eingefügt. Eine Systemprozessorplatine [2] 170 mit einem Systemprozessor [2] 172 und einem Systemhost [2S] 174 wird in den Systemprozessorslot [2] 122 eingefügt. Eine Brückenplatine [2] 180 mit einem Systemhost [2B] 184 und einem Hot-Swap-Controller [2] 186 ist optional in den Brückenslot [2] 124 eingefügt. Der Systemprozessor ist zum Beispiel das Motorola-MPC750-Prozessorsystem.
  • 2 ist ein Schaltdiagramm einer Dualkonfiguration der Multikonfigurations-Rückwandplatine. In der Dualkonfiguration funktionieren ein erstes und ein zweites Teilsystem unabhängig voneinander. In 2 wird die Systemprozessorplatine [1] 150 in den Systemprozessorslot [1] 112 eingefügt und die Systemprozessorplatine [2] 170 wird in den Systemprozessorslot [2] 122 eingefügt. Der Systemprozessor [1] 152 steuert die Ein-/Ausgabe-Platinen [1] 118 auf dem CompactPCI-Bus [1] 110, um die damit implementierten Geräte in einem ersten Teilsystem zu steuern. Der Systemhost [1S] 154 steuert die Busfunktionen des CompactPCI-Busses [1] 110. Der Systemprozessor [2] 172 steuert die Ein-/Ausgabe-Platinen [2] 128 auf dem CompactPCI-Bus [2] 120, um die damit implementierten Geräte in einem zweiten Teilsystem zu steuern. Der Systemhost [2S] 174 steuert die Busfunktionen des CompactPCI-Busses [2] 120. Weder die Querverbindung [1] 130 noch die Querverbindung [2] 140 werden verwendet.
  • 3 ist ein Schaltdiagramm einer erweiterten Konfiguration der Multikonfigurations-Rückwandplatine. In der erweiterten Konfiguration steuert ein einzelner Systemprozessor die auf beiden Bussen implementierten Geräte. In 3 wird die Systemprozessorplatine [1] 150 in den Systemprozessorslot [1] 112 eingefügt, und die Brückenplatine [2] 180 wird in den Brückenslot [2] 124 eingefügt. Der Sys temprozessor [1] 152 steuert die Ein-/Ausgabe-Platinen [1] 118 auf dem CompactPCI-Bus [1] 110, um die damit implementierten Geräte zu steuern. Der Systemhost [1S] 154 steuert die Busfunktionen des CompactPCI-Busses [1] 110. Der Systemprozessor [1] 152 steuert über die Querverbindung [1] 130 ebenfalls die Ein-/Ausgabe-Platinen [2] 128 auf dem CompactPCI-Bus [2] 120, um die damit implementierten Geräte zu steuern. Der Systemhost [2B] 184 steuert die Busfunktionen des CompactPCI-Busses [2] 120. Die Querverbindung [2] 140 wird nicht verwendet.
  • 4 ist ein Schaltdiagramm einer Aktiv/Standby-Konfiguration der Multikonfigurations-Rückwandplatine in einem Aktiv-Modus. In dem Aktiv/Standby-System steuert ein einzelner Aktiv-Systemprozessor die auf beiden Bussen implementierten Geräte in einem Aktiv-Modus. Im Fall eines Ausfalls in dem Aktiv-Systemprozessor übernimmt ein Standby-Prozessor die Steuerung der Geräte in einem Standby-Modus. In 4 wird die Systemprozessorplatine [1] 150 in den Systemprozessorslot [1] 112 eingefügt, und die Systemprozessorplatine [2] 170 wird in den Systemprozessorslot [2] 122 eingefügt. Die Brückenplatine [1] 160 wird in den Brückenslot [1] 114 eingefügt, und die Brückenplatine [2] 180 wird in den Brückenslot [2] 124 eingefügt. In einem Aktiv-Modus werden die Systemprozessorplatine [1] 150 und die. Brückenplatine [2] 180 als Anschlussplatinen verwendet. Der Systemprozessor [1] 152 steuert die Ein-/Ausgabe-Platinen [1] 118 auf dem CompactPCI-Bus [1] 110 und steuert über die Querverbindung [1] 130 ebenfalls die Ein-/Ausgabe-Platinen [2] 128 auf dem CompactPCI-Bus [2] 120. Der Systemhost [1S] 154 steuert die Busfunktionen des CompactPCI-Busses [1] 110, und der Systemhost [2B] 184 steuert die Busfunktionen des CompactPCI-Busses [2] 120. Die Querverbindung [2] 140 wird nicht verwendet.
  • 5 ist ein Schaltdiagramm der Aktiv/Standby-Konfiguration der Multikonfigurations-Rückwandplatine in einem Standby-Modus. In dem Standby-Modus werden die Systemprozessorplatine [2] 170 und die Brückenplatine [1] 160 als Anschlussplatinen verwendet. Der Systemprozessor [2] 172 steuert die Ein-/Ausgabe-Platinen [2] 128 auf dem CompactPCI-Bus [1] 110 und steuert über die Querverbindung [2] 140 ebenfalls die Ein-/Ausgabe-Platinen [1] 118 auf dem CompactPCI-Bus [2] 120. Der Systemhost [1B] 164 steuert die Busfunktionen des CompactPCI-Busses [1] 110, und der Systemhost [2S] 174 steuert die Busfunktionen des CompactPCI-Busses [2] 120. Die Querverbindung [1] 130 wird nicht verwendet.
  • In einer Aktiv/Aktiv-Konfiguration werden beide Systemprozessorplatinen und beide Brückenplatinen eingefügt, wie in 1 gezeigt. Die Systemprozessorplatine [1] 150 wird in den Systemprozessorslot [1] 112 eingefügt, und die Systemprozessorplatine [2] 170 wird in den Systemprozessorslot [2] 122 eingefügt. Die Brückenplatine [1] 160 wird in den Brückenslot [1] 114 eingefügt, und die Brückenplatine [2] 180 wird in den Brückenslot [2] 124 eingefügt. In einem Dualmodus funktionieren ein erstes und ein zweites System, wie in der oben beschriebenen Dualkonfiguration, unabhängig voneinander. Der Systemprozessor [1] 152 steuert die Ein-/Ausgabe-Platinen [1] 118 auf dem CompactPCI-Bus [1] 110, um die damit implementierten Geräte in einem ersten System zu steuern. Der Systemprozessor [2] 172 steuert die Ein-/Ausgabe-Platinen [2] 128 auf dem CompactPCI-Bus [2] 120, um die damit implementierten Geräte in einem zwei ten System zu steuern. Der Systemhost [1S] 154 steuert die Busfunktionen des CompactPCI-Busses [1] 110, und der Systemhost [2S] 174 steuert die Busfunktionen des CompactPCI-Busses [2] 120. Weder die Querverbindung [1] 130 noch die Querverbindung [2] 140 werden verwendet.
  • Falls in der Aktiv/Aktiv-Konfiguration in dem Systemprozessor auf dem CompactPCI-Bus [2] 120 ein Ausfall vorliegt, wird die Verarbeitungsbelastung in einem ersten gemeinsamen ("shared") Modus zu dem Systemprozessor [1] 152 verschoben. Der erste gemeinsame Modus arbeitet auf eine mit dem oben besprochenen und in 4 gezeigten Aktiv-Modus der Aktiv/Standby-Konfiguration identische Weise. Falls in dem Systemprozessor auf dem CompactPCI-Bus [1] 110 ein Ausfall vorliegt, wird die Verarbeitungsbelastung in einem zweiten gemeinsamen Modus zu dem Systemprozessor [2] 172 verschoben. Der zweite gemeinsame Modus arbeitet auf eine mit dem oben besprochenen und in 5 gezeigten Standby-Modus der Aktiv/Standby-Konfiguration identische Weise.
  • Hostplatinen-Swap
  • Wie oben gezeigt, werden auf jedem Bus mehrere Systemhosts bereitgestellt. Die Systemprozessorplatine [1] 150, die Brückenplatine [1] 160, die Systemprozessorplatine [2] 170 und die Brückenplatine [2] 180 sind jede eine Hostplatine ("host board"), auf der ein Systemhost residiert. Als Folge kann im Falle eines Ausfalls auf der Aktiv-Systemhostplatine die Steuerung der Busfunktionen auf jedem Bus von einem Aktiv-Systemhost zu einem Standby-Systemhost umgeschaltet werden. Herkömmliche CompactPCI-Busarchitektur berücksichtigt den "Hot-Swap" einer Nichthostplatine auf einem CompactPCI-Bus, wie etwa einer der Ein-/Ausgabe-Platinen 118 oder einer der Ein-/Ausgabe-Platinen 128. Das heisst, dass die Platine entfernt und ausgewechselt werden kann, ohne den Betrieb des Rechners durch ein Zurücksetzen ("resetting") der Geräte zu unterbrechen. Dies wird zum Beispiel in CompactPCI Hot Swap Specification von PCI Industrial Computer Manufacturers Group, 301 Edgewater Place Suite 220, Wakefield, Massachusetts, beschrieben. Dementsprechend schafft die bevorzugte Ausführungsform der Erfindung durch das Bereitstellen mehrerer Systemhosts auf jedem CompactPCI-Bus die Fähigkeit für das Hot-Swapping der Hostplatine, was während der Fortführung von Operationen den Austausch einer ausgefallenen Hostplatine zulässt. Als Folge können die Vorteile der CompactPCI-Busarchitektur einer hochverfügbaren oder fehlertoleranten Anwendung zur Verfügung gestellt werden.
  • 6 ist ein Flussdiagramm des durch das Rechnersystem der bevorzugten Ausführungsform für das Swapping in einer Aktiv/Standby-Konfiguration durchgeführten Prozesses. Die in 6 beschriebenen Grundfunktionen werden durch eine Kombination des Systemprozessors 152 oder 172, des Systemhosts 154, 164, 174 oder 184 und des Hot-Swap-Controllers 166 oder 186 durchgeführt, und diese werden später in der Beschreibung näher erläutert. Dem Fachmann ist klar, wie diese Funktionen in einer für die vorliegende Anwendung am Besten geeigneten Weise, jedoch auf der Grundlage der vorliegenden Beschreibung zu implementieren sind. Wenn bei Schritt 605 in der Hostplatine ein Ausfall ermittelt wird, schreitet die Steuerung zu Schritt 610. Bei Schritt 610 wird die Querverbindung [2] 140 anstelle der Querverbindung [1] 130 verwendet. Bei Schritt 615 wird die Systemverarbeitung von dem Systemprozessor [1] 152 an den Systemprozessor [2] 172 übertragen. Der Schritt 615 wird später ausführlicher erläutert. Bei Schritt 620 wird die Steuerung der Busfunktionen des CompactPCI-Busses [1] 110 von dem Systemhost [1S] 154 an den Systemhost [1B] 164 übertragen. Bei Schritt 625 wird die Steuerung der Busfunktionen des CompactPCI-Busses [2] 120 von dem Systemhost [2B] 184 an den Systemhost [2S] 174 übertragen. Die Systemhostübertragung wird später mit Bezug auf 8 und 9 ausführlicher erläutert. Bei Schritt 630 wird die ausgefallene Hostplatine Hot-Swap-ausgewechselt und der Hostplatinenausfall wird ohne Unterbrechung des Betriebs des Systems behoben.
  • 7 ist ein Flussdiagramm des Prozesses des Swappings der Hostplatine in einer Aktiv/Aktiv-Konfiguration. Wie in 6 werden die in 7 beschriebenen Grundfunktionen durch eine Kombination des Systemprozessors 152 oder 172, des Systemhosts 154, 164, 174 oder 184 und des Hot-Swap-Controllers 166 oder 186 durchgeführt, und dies wird später in der Beschreibung näher erläutert. Dem Fachmann ist klar, wie diese Funktionen in einer für die vorliegende Anwendung am Besten geeignete Weise, jedoch auf der Grundlage der vorliegenden Beschreibung zu implementieren sind. Wenn bei Schritt 705 in der Hostplatine ein Ausfall ermittelt wird, schreitet die Steuerung zu Schritt 710. Bei Schritt 710 wird die Querverbindung [2] 140 verwendet. Wie bei Schritt 715 angegeben, fährt der Systemprozessor [2] 172 mit der Steuerung der Verarbeitung auf dem CompactPCI-Bus [2] 120 fort. Bei Schritt 720 wird die Verarbeitungssteuerung der Geräte auf dem CompactPCI-Bus [1] 110 an den Systemprozessor [2] 172 übertragen. Die Systemprozessorübertragung wird später mit Bezug auf 10 ausführlicher erläutert. Wie bei Schritt 725 angegeben, fährt der Systemhost [2S] 174 mit der Steuerung der Busfunktionen des CompactPCI-Busses [2] 120 fort. Bei Schritt 730 wird die Steuerung der Busfunktionen des CompactPCI-Busses [1] 110 von dem Systemhost [1S] 154 an den Systemhost [1B] 164 übertragen. Bei Schritt 735 wird die ausgefallene Hostplatine Hot-Swap-ausgewechselt und der Hostplatinenausfall wird ohne Unterbrechung des Systembetriebs behoben.
  • Wie oben erwähnt, stellt der herkömmliche CompactPCI-Standard eine Hot-Swap-Fähigkeit zur Verfügung. Somit basieren der Hot-Swap-Controller [1] 166 auf der Brückenplatine [1] 160 und der Hot-Swap-Controller [2] 186 auf der Brückenplatine [2] 180 auf einem herkömmlichen CompactPCI Hot Swap, wie in der oben zitierten CompactPCI Hot Swap Specification definiert. Dem Fachmann wird es leichtfallen, auf der Grundlage der vorliegenden Beschreibung, auf der Grundlage der CompactPCI Hot Swap Specification und auf der Grundlage von Konstruktionspräferenz und Eignung für die vorliegende Anwendung, den Hot-Swap-Controller zu implementieren. Das Hot-Swapping der Hostplatine erfordert jedoch einige Modifikationen an dem herkömmlichen CompactPCI-Systemhost, um sicherzustellen, dass die Busfunktionen durch die Existenz von zwei Systemhosts auf einem Bus nicht gestört werden.
  • 8 ist ein Schaltdiagramm eines derartige Modifikationen aufweisenden Systemhosts. Der Systemhost 800 in 8 entspricht dem Systemhost [1S] 154, dem Systemhost [1B] 164, dem Systemhost [2S] 174 oder dem Systemhost [2B] 184. Der Systemhost 800 enthält eine herkömmliche PCI-PCI- Brücke 810, welche den CompactPCI-Bus mit einem örtlichen PCI-Bus auf der Hostplatine verbindet. Die Brücke 810 ist zum Beispiel ein DEC-21154-PCI-Brückenarbiter. Weiterhin enthält der Systemhost 800 einen speziellen Arbiter 820. Der spezielle Arbiter 820 ersetzt die Funktion des in der Brücke 810 enthaltenen herkömmlichen Busarbiters, der gesperrt wird. Der spezielle Arbiter 820 gleicht dem herkömmlichen PCI-Busarbiter, mit der Ausnahme, dass verschiedene zusätzliche Eigenschaften bereitgestellt werden, die ein Systemhostumschalten berücksichtigen. Diese Eigenschaften werden nachstehend mit Bezug auf 9 erläutert.
  • 9 ist ein Flussdiagramm des Prozesses des Umschaltens des Systemhosts. wie in den verschiedenen oben beschriebenen Szenarien, wird der Prozess zum Umschalten zwischen dem Systemhost [1S] 154 und dem Systemhost [1B] 164 auf dem CompactPCI-Bus [1] 110 durch den Hot-Swap-Controller 166 und den speziellen Arbiter 820 in dem Systemhost [1S] 154 oder in dem Systemhost [1B] 164 durchgeführt, oder er wird zum Umschalten zwischen dem Systemhost [2S] 174 und dem Systemhost [2B] 184 auf dem CompactPCI-Bus [2] 120 durch den Hot-Swap-Controller 186 und den speziellen Arbiter 820 in dem Systemhost [2S] 174 oder in dem Systemhost [2B] 184 durchgeführt. Bei Schritt 905 unterdrückt der Hot-Swap-Controller den Bus. Genauer gesagt, übermittelt der Hot-Swap-Controller dem speziellen Arbiter 820 ein Anforderungssignal von hoher Dringlichkeit-, dem der spezielle Arbiter 820 nur stattgibt, wenn sich der Bus im Ruhezustand befindet. Ein spezielles Paar von Anforderungs/Bewilligungsleitungen werden in dem speziellen Arbiter 820 für den Hot-Swap-Controller zur Verwendung für diesen Zweck bereitgestellt.
  • Bei Schritt 910 sperrt das Rechnersystem die durch den Aktiv-Systemhost übermittelten Systemhostsignale. Im Besonderen übermittelt der Hot-Swap-Controller dem speziellen Arbiter 820 ein Schwebe ("float")-Signal, das den speziellen Arbiter 820 veranlasst, das Systemhostsignal zu sperren, das er in seinem Aktiv-Zustand übermittelt. Eine spezielle Floatleitung wird dem speziellen Arbiter 820 für den Hot-Swap-Controller zur Verwendung für diesen Zweck hinzugefügt. Die Systemhostsignale, die durch das Floatsignal gesperrt werden, enthalten Bewilligungssignale zum Bewilligen eines Buszugriffs auf Geräte auf dem Bus, Reset-Signale zum Zurücksetzen von Geräten auf dem Bus und Taktsignale und Interrupts, die an die Geräte auf dem Bus übermittelt werden. Der spezielle Arbiter 820 definiert seine Bewilligungssignale, Reset-Signale und Taktsignale als Dreiphasensignale, wobei eine hochohmige Phase als dritte Phase hinzugefügt wird. Das Floatsignal veranlasst den speziellen Arbiter 820, die Bewilligungssignale, die Reset-Signale und die Taktsignale in der dritten Phase zu setzen und die Unterbrechungen zu sperren. Bei Schritt 915 überträgt der Hot-Swap-Controller die Steuerung von dem ausgefallenen Aktiv-Systemhost auf den Standby-Systemhost. Obwohl zur Vereinfachung der Beschreibung in der gezeigten Reihenfolge beschrieben, überträgt die bevorzugte Ausführungsform der Erfindung die Reset-Signale und Taktsignale an den Standby-Systemhost bevor sie durch den Aktiv-Systemhost gesperrt werden, so dass nicht zugelassen wird, dass die Reset- und Taktsignale eine Zwischenphase erreichen, in der ein unerwünschtes Signal zu irgendeinem der Geräte gesendet werden könnte. Weiterhin werden die Taktsignale zur Verhinderung von kurzen Zyklen in der dritten Phase vorzugsweise auf die Abschlusskante gesetzt.
  • Systemprozessorplatinen-Swap
  • Das Swapping der Systemprozessorplatine macht das Umschalten der Steuerung des Systemprozessors erforderlich. Zum Beispiel wird, im Falle eines die Systemprozessorplatine [1] 150 beeinträchtigenden Ausfalls, die Steuerung von dem Systemprozessor [1] 152 an den Systemprozessor [2] 172 oder, im Falle eines die Systemprozessorplatine [2] 170 beeinträchtigenden Ausfalls, von dem Systemprozessor [2] 172 an den Systemprozessor [1] 152 übertragen. Hochverfügbare oder fehlertolerante Anwendungen erfordern, dass die Systemprozessorumschaltung ohne Zurücksetzen der Geräte auf dem System oder anderweitig den Betrieb des Systems unterbrechend bewerkstelligt wird. Da jedoch der Systemprozessor [1] 152 und der Systemprozessor [2] 172 unabhängig operieren, gefährdet eine solche Umschaltung das System. Zum Beispiel kann ein Gerät auf dem CompactPCI-Bus während der Umschaltung einen direkten Speicherzugriff auf den Speicher des Systemprozessors durchführen. Der Standby-Systemprozessor könnte jedoch. nicht das gleiche Adressierschema verwenden, so dass kritische Daten beschädigt werden würden, wenn das Gerät an die ursprünglich vorgesehene Adresse schreibt. Zur Verhinderung einer derartigen Beschädigung, stellt die bevorzugte Ausführungsform der Erfindung durch den Standby-Systemprozessor eine nahtlose Umschaltung der Systemprozessorsteuerung bereit.
  • 10 ist ein Flussdiagramm einer nahtlosen Umschaltung des Systemprozessors. Die Funktionen von 10 wer den zum Umschalten von dem Aktiv-Systemprozessor zu dem Standby-Systemprozessor durch den Standby-Systemprozessor durchgeführt. Bei Schritt 1005 stellt der Standby-Systemprozessor fest, ob ein den Aktiv-Systemprozessor beeinträchtigender Ausfall besteht, wie etwa ein Ausfall auf der Aktiv-Systemprozessorplatine oder auf einer Anschlussbrückenplatine, der, wie oben beschrieben wurde, das Umschalten von dem Aktiv-Systemprozessor zu dem Standby-Systemprozessor erforderlich macht. Bei Schritt 1010 stellt der Standby-Systemprozessor den speziellen Arbiter 800 so in einen Ein-Mastermodus, dass er mit Ausnahme des Standby-Systemprozessors keinem Gerät eine Busbewilligung erteilen wird. Bei Schritt 1015 überprüft der Standby-Systemprozessor ein Gerät auf dem Bus und stellt bei Schritt 1020 fest, ob das Gerät Gefahr läuft, eine destruktive Aktion durchzuführen. Zum Beispiel greift der Standby-Systemprozessor auf Informationen auf dem Gerät zu und stellt fest, ob Interrupts an das Gerät freigegeben sind, stellt fest, ob das Gerät über die Fähigkeit des Durchführens eines direkten Speicherzugriffs auf den Aktiv-Systemprozessor verfügt und/oder stellt fest, ob sich das Gerät auf einer ausgefallenen Platine befindet, wie etwa bei einem Ausfall auf der Aktiv-Systemprozessorplatine oder einer Begleitplatine.
  • Wenn der Standby-Systemprozessor bei Schritt 1025 feststellt, dass das Gerät Gefahr läuft, eine destruktive Aktion durchzuführen, dann unterdrückt der Standby-Systemprozessor das Gerät. Zum Beispiel programmiert der Standby-Systemprozessor das Gerät zum Einstellen des Betriebs oder er verändert eine Adresse, an die das Gerät schreibt. So lange es mehrere bei Schritt 1030 zu überprü fende Geräte gibt, wiederholt der Standby-Systemprozessor die Schritte 1015 bis 1030. Letztendlich sind bei Schritt 1035 alle Geräte unterdrückt worden, die Gefahr laufen, eine destruktive Aktion durchzuführen, und der Standby-Systemprozessor stellt den speziellen Arbiter 800 in einen Mehrfach-Mastermodus, der es ihm gestattet, anderen Geräten als dem Standby-Systemprozessor eine Busbewilligungen zu erteilen.
  • Es sollte klar sein, dass die hierin beschriebene Erfindung den Vorteil eines nahtlosen Umschaltens zwischen mehreren Prozessoren auf einem Bus zur Verfügung stellt. Die vorliegende Erfindung ist oben mit Bezug auf die bevorzugten Ausführungsformen beschrieben worden. Jedoch ist Fachleuten klar, dass Veränderungen und Modifikationen dieser bevorzugten Ausführungsformen durchgeführt werden können, ohne von dem Rahmen der vorliegenden Erfindung abzuweichen.

Claims (9)

  1. Verfahren für das Umschalten zwischen mehreren Systemprozessoren auf einem Bus (120), wobei das Verfahren durch einen Standby-Systemprozessor bei kontinuierlichem Betrieb durchgeführt wird und die folgenden Schritte umfasst: Feststellen eines einen Aktiv-Systemprozessor auf dem Bus beeinträchtigenden Ausfalls mittels eines funktionellen Aktiv-Prozessors; Versetzen eines speziellen Arbiters (800) in einen Ein-Mastermodus, wobei der spezielle Arbiter lediglich dem Standby-Systemprozessor eine Busbewilligung erteilt; Feststellen, ob ein Gerät auf dem Bus (120) Gefahr läuft, eine destruktive Aktion durchzuführen; Stilllegen des Geräts, wenn festgestellt wird, dass das Gerät Gefahr läuft, eine destruktive Aktion durchzuführen; und Versetzen des speziellen Arbiters (800) in einen Mehrfach-Mastermodus ohne Zurücksetzen des funktionellen Aktiv-Prozessors, wobei der spezielle Arbiter die Busbewilligung zumindest dem Standby-Systemprozessor erteilt.
  2. Verfahren nach Anspruch 1, das weiterhin den Schritt des Wiederholens der Schritte des Feststellens, ob ein Ge rät auf dem Bus (120) Gefahr läuft, eine destruktive Aktion durchzuführen, und des Stilllegens des Geräts, wenn festgestellt wird, dass das Gerät Gefahr läuft, eine destruktive Aktion durchzuführen, für jedes Gerät auf dem Bus (120) umfasst.
  3. Verfahren nach Anspruch 1, das den Schritt des Wiederholens der Schritte des Feststellens, ob ein Gerät auf dem Bus (120) Gefahr läuft, eine destruktive Aktion durchzuführen und des Stilllegens des Geräts, wenn festgestellt wird, dass das Gerät Gefahr läuft, eine destruktive Aktion durchzuführen, für jedes Gerät auf mehreren Bussen umfasst.
  4. Verfahren nach Anspruch 1, wobei der Schritt des Feststellens, ob ein Gerät auf dem Bus (120) Gefahr läuft, eine destruktive Aktion durchzuführen, umfasst, dass festgestellt wird, ob Interrupts an das Gerät ermöglicht sind.
  5. Verfahren nach Anspruch 1, wobei der Schritt des Feststellens, ob ein Gerät auf dem Bus (120) Gefahr läuft, eine destruktive Aktion durchzuführen, umfasst, dass festgestellt wird, ob das Gerät über eine Fähigkeit zum Durchführen eines direkten Speicherzugriffs auf den Aktiv-Systemprozessor verfügt.
  6. Verfahren nach Anspruch 1, wobei der Schritt des Feststellens, ob ein Gerät auf dem Bus (120) Gefahr läuft, eine destruktive Aktion durchzuführen, umfasst, dass festgestellt wird, ob sich das Gerät auf einer ausgefallenen Platine befindet.
  7. Verfahren nach Anspruch 1, wobei der Schritt des Stilllegens des Geräts das Programmieren des Geräts zum Einstellen des Betriebs umfasst.
  8. Verfahren nach Anspruch 1, wobei der Schritt des Stilllegens des Geräts das Verändern einer Adresse, an die das Gerät schreibt, umfasst.
  9. Verfahren nach einem der Ansprüche 1 bis 8, wobei der Bus (120) ein CompactPCI-Bus ist.
DE69909467T 1998-05-14 1999-05-07 Umschaltsverfahren zwischen mehreren systemprozessoren Expired - Fee Related DE69909467T2 (de)

Priority Applications (3)

Application Number Priority Date Filing Date Title
US79091 1998-05-14
US09/079,091 US6138247A (en) 1998-05-14 1998-05-14 Method for switching between multiple system processors
PCT/US1999/009988 WO1999059065A1 (en) 1998-05-14 1999-05-07 Method for switching between multiple system processors

Publications (2)

Publication Number Publication Date
DE69909467D1 DE69909467D1 (de) 2003-08-14
DE69909467T2 true DE69909467T2 (de) 2004-02-26

Family

ID=22148371

Family Applications (1)

Application Number Title Priority Date Filing Date
DE69909467T Expired - Fee Related DE69909467T2 (de) 1998-05-14 1999-05-07 Umschaltsverfahren zwischen mehreren systemprozessoren

Country Status (10)

Country Link
US (1) US6138247A (de)
EP (1) EP1078317B1 (de)
JP (1) JP2002514814A (de)
KR (1) KR100610152B1 (de)
CN (1) CN1300394A (de)
AU (1) AU3974599A (de)
CA (1) CA2332284A1 (de)
DE (1) DE69909467T2 (de)
DK (1) DK1078317T3 (de)
WO (1) WO1999059065A1 (de)

Families Citing this family (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7266706B2 (en) * 1999-03-03 2007-09-04 Yottayotta, Inc. Methods and systems for implementing shared disk array management functions
US6148414A (en) * 1998-09-24 2000-11-14 Seek Systems, Inc. Methods and systems for implementing shared disk array management functions
US6510529B1 (en) * 1999-09-15 2003-01-21 I-Bus Standby SBC backplate
US6618783B1 (en) * 1999-10-29 2003-09-09 Hewlett-Packard Development Company, L.P. Method and system for managing a PCI bus coupled to another system
US7213167B1 (en) * 2000-01-18 2007-05-01 Verso Technologies, Inc. Redundant state machines in network elements
CA2404095A1 (en) * 2000-03-22 2001-09-27 Yottayotta, Inc. Method and system for providing multimedia information on demand over wide area networks
US6725317B1 (en) * 2000-04-29 2004-04-20 Hewlett-Packard Development Company, L.P. System and method for managing a computer system having a plurality of partitions
US6708285B2 (en) * 2001-03-15 2004-03-16 Hewlett-Packard Development Company, L.P. Redundant controller data storage system having system and method for handling controller resets
US6950893B2 (en) * 2001-03-22 2005-09-27 I-Bus Corporation Hybrid switching architecture
US7263620B2 (en) * 2001-08-07 2007-08-28 Hewlett-Packard Development Company, L.P. System and method for graceful shutdown of host processor cards in a server system
US6456498B1 (en) 2001-08-07 2002-09-24 Hewlett-Packard Co. CompactPCI-based computer system with mid-plane connector for equivalent front and back loading
US6968470B2 (en) 2001-08-07 2005-11-22 Hewlett-Packard Development Company, L.P. System and method for power management in a server system
US7103761B2 (en) * 2001-08-07 2006-09-05 Hewlett-Packard Development Company, Lp. Server system with multiple management user interfaces
US7103654B2 (en) * 2001-08-07 2006-09-05 Hewlett-Packard Development Company, L.P. Server system with segregated management LAN and payload LAN
US6724635B2 (en) * 2001-08-07 2004-04-20 Hewlett-Packard Development Company, L.P. LCD panel for a server system
US7685348B2 (en) * 2001-08-07 2010-03-23 Hewlett-Packard Development Company, L.P. Dedicated server management card with hot swap functionality
US7395323B2 (en) * 2001-08-07 2008-07-01 Hewlett-Packard Development Company, L.P. System and method for providing network address information in a server system
US20030065861A1 (en) * 2001-09-28 2003-04-03 Clark Clyde S. Dual system masters
KR20030035316A (ko) * 2001-10-31 2003-05-09 엘지전자 주식회사 핫 스왑을 위한 메인 프로세싱 회로 데이터 보드의 구조
KR100405598B1 (ko) * 2001-12-29 2003-11-14 엘지전자 주식회사 컴팩트 피씨아이 시스템에서의 보드 이중화 구조
JP4219602B2 (ja) * 2002-03-01 2009-02-04 株式会社日立製作所 記憶制御装置および記憶制御装置の制御方法
US6931568B2 (en) * 2002-03-29 2005-08-16 International Business Machines Corporation Fail-over control in a computer system having redundant service processors
US20040059862A1 (en) * 2002-09-24 2004-03-25 I-Bus Corporation Method and apparatus for providing redundant bus control
US8051210B2 (en) * 2002-10-15 2011-11-01 Hewlett-Packard Development Company, L.P. Server with LAN switch that connects ports based on connection information received from first and second LANs
US7228345B2 (en) * 2002-10-15 2007-06-05 Hewlett-Packard Development Company, L.P. Server with LAN switch that connects ports based on boot progress information
US7206963B2 (en) * 2003-06-12 2007-04-17 Sun Microsystems, Inc. System and method for providing switch redundancy between two server systems
US7251746B2 (en) * 2004-01-21 2007-07-31 International Business Machines Corporation Autonomous fail-over to hot-spare processor using SMI
US7480736B2 (en) * 2004-04-12 2009-01-20 Emerson Network Power - Embedded Computing, Inc. Method of discovering and operating a payload node
CN100565466C (zh) * 2004-10-25 2009-12-02 罗伯特·博世有限公司 在具有至少两个处理单元的计算机系统中进行模式转换和信号比较的方法和设备
US7493477B2 (en) * 2006-06-30 2009-02-17 Intel Corporation Method and apparatus for disabling a processor core based on a number of executions of an application exceeding a threshold
CN1909559B (zh) * 2006-08-30 2010-04-14 杭州华三通信技术有限公司 基于快速外围组件互连的接口板及其切换主控板的方法
US8959307B1 (en) 2007-11-16 2015-02-17 Bitmicro Networks, Inc. Reduced latency memory read transactions in storage devices
US8665601B1 (en) 2009-09-04 2014-03-04 Bitmicro Networks, Inc. Solid state drive with improved enclosure assembly
US8447908B2 (en) 2009-09-07 2013-05-21 Bitmicro Networks, Inc. Multilevel memory bus system for solid-state mass storage
US8560804B2 (en) 2009-09-14 2013-10-15 Bitmicro Networks, Inc. Reducing erase cycles in an electronic storage device that uses at least one erase-limited memory device
TW201142608A (en) * 2010-05-31 2011-12-01 Hon Hai Prec Ind Co Ltd Multiple processors based system and method for controlling PCI-E slots
US9372755B1 (en) 2011-10-05 2016-06-21 Bitmicro Networks, Inc. Adaptive power cycle sequences for data recovery
US9043669B1 (en) 2012-05-18 2015-05-26 Bitmicro Networks, Inc. Distributed ECC engine for storage media
US9423457B2 (en) 2013-03-14 2016-08-23 Bitmicro Networks, Inc. Self-test solution for delay locked loops
US9430386B2 (en) 2013-03-15 2016-08-30 Bitmicro Networks, Inc. Multi-leveled cache management in a hybrid storage system
US9934045B1 (en) 2013-03-15 2018-04-03 Bitmicro Networks, Inc. Embedded system boot from a storage device
US9916213B1 (en) 2013-03-15 2018-03-13 Bitmicro Networks, Inc. Bus arbitration with routing and failover mechanism
US9798688B1 (en) 2013-03-15 2017-10-24 Bitmicro Networks, Inc. Bus arbitration with routing and failover mechanism
US9501436B1 (en) 2013-03-15 2016-11-22 Bitmicro Networks, Inc. Multi-level message passing descriptor
US10489318B1 (en) 2013-03-15 2019-11-26 Bitmicro Networks, Inc. Scatter-gather approach for parallel data transfer in a mass storage system
US9842024B1 (en) 2013-03-15 2017-12-12 Bitmicro Networks, Inc. Flash electronic disk with RAID controller
US9858084B2 (en) 2013-03-15 2018-01-02 Bitmicro Networks, Inc. Copying of power-on reset sequencer descriptor from nonvolatile memory to random access memory
US9672178B1 (en) 2013-03-15 2017-06-06 Bitmicro Networks, Inc. Bit-mapped DMA transfer with dependency table configured to monitor status so that a processor is not rendered as a bottleneck in a system
US9400617B2 (en) 2013-03-15 2016-07-26 Bitmicro Networks, Inc. Hardware-assisted DMA transfer with dependency table configured to permit-in parallel-data drain from cache without processor intervention when filled or drained
US9875205B1 (en) 2013-03-15 2018-01-23 Bitmicro Networks, Inc. Network of memory systems
US10055150B1 (en) 2014-04-17 2018-08-21 Bitmicro Networks, Inc. Writing volatile scattered memory metadata to flash device
US10078604B1 (en) 2014-04-17 2018-09-18 Bitmicro Networks, Inc. Interrupt coalescing
US10042792B1 (en) 2014-04-17 2018-08-07 Bitmicro Networks, Inc. Method for transferring and receiving frames across PCI express bus for SSD device
US10025736B1 (en) 2014-04-17 2018-07-17 Bitmicro Networks, Inc. Exchange message protocol message transmission between two devices
US9952991B1 (en) 2014-04-17 2018-04-24 Bitmicro Networks, Inc. Systematic method on queuing of descriptors for multiple flash intelligent DMA engine operation
CN106776468B (zh) * 2016-12-23 2020-03-17 山东航天电子技术研究所 一种基于cpci总线的双冗余可重构星载计算机系统
US10552050B1 (en) 2017-04-07 2020-02-04 Bitmicro Llc Multi-dimensional computer storage system
WO2020135405A1 (zh) * 2018-12-24 2020-07-02 广州视源电子科技股份有限公司 智能平板

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3631086C2 (de) * 1986-09-12 1994-04-14 Telefonbau & Normalzeit Gmbh Schaltungsanordnung zur Fehlerbearbeitung in Mikroprozessorsystemen
US5434998A (en) * 1988-04-13 1995-07-18 Yokogawa Electric Corporation Dual computer system
GB2268817B (en) * 1992-07-17 1996-05-01 Integrated Micro Products Ltd A fault-tolerant computer system
JPH06187257A (ja) * 1992-12-17 1994-07-08 Fujitsu Ltd システムバス制御方式
US5838899A (en) * 1994-09-20 1998-11-17 Stratus Computer Digital data processing methods and apparatus for fault isolation
US5822512A (en) * 1995-05-19 1998-10-13 Compaq Computer Corporartion Switching control in a fault tolerant system
TW299404B (en) * 1995-11-02 1997-03-01 Ibm Adapter card slot isolation for hot plugging
US5872939A (en) * 1996-06-05 1999-02-16 Compaq Computer Corporation Bus arbitration
US6032271A (en) * 1996-06-05 2000-02-29 Compaq Computer Corporation Method and apparatus for identifying faulty devices in a computer system
US5991900A (en) * 1998-06-15 1999-11-23 Sun Microsystems, Inc. Bus controller

Also Published As

Publication number Publication date
KR20010042374A (ko) 2001-05-25
DK1078317T3 (da) 2003-11-03
DE69909467D1 (de) 2003-08-14
CA2332284A1 (en) 1999-11-18
WO1999059065A1 (en) 1999-11-18
JP2002514814A (ja) 2002-05-21
EP1078317B1 (de) 2003-07-09
EP1078317A1 (de) 2001-02-28
KR100610152B1 (ko) 2006-08-09
CN1300394A (zh) 2001-06-20
AU3974599A (en) 1999-11-29
US6138247A (en) 2000-10-24

Similar Documents

Publication Publication Date Title
CA1176337A (en) Distributed signal processing system
US5491787A (en) Fault tolerant digital computer system having two processors which periodically alternate as master and slave
US6073251A (en) Fault-tolerant computer system with online recovery and reintegration of redundant components
DE19737214B4 (de) Verfahren zum Betreiben eines Computersystems, Computersystem und Sekundärbus-Controller
US7843811B2 (en) Method of solving a split-brain condition
EP0306244B1 (de) Fehlertolerantes Rechnersystem mit Fehler-Eingrenzung
EP0829049B1 (de) Kontinuierlich verfügbarer datenbankserver mit mehreren knotengruppen mit sich minimal überschneidenden sätzen von datenbankteilkopien
US5327553A (en) Fault-tolerant computer system with /CONFIG filesystem
USRE41293E1 (en) Multiprocessor computer having configurable hardware system domains
DE112010003554B4 (de) Symmetrische Direktmigration von Virtuellen Maschinen
EP0306209B1 (de) Doppelschienen-Prozessoren mit Fehlerprüfung an der Einfachschienenschnittstelle
US5553266A (en) Update vs. invalidate policy for a snoopy bus protocol
DE10297433B4 (de) Speicherverwaltungseinheit, Verfahren zum Bereitstellen einer Speicherzugriffssicherheit auf der Basis einer linearen Adresse und Prozessor
AU2001245760B2 (en) Cache coherency system and method for a multiprocessor architecture
DE69629630T2 (de) Struktur zur Gruppenzugehörigkeitsverwaltung in einem Mehrfachrechnersystem
EP0010198B1 (de) Vorrichtung zur Steuerung des Seitenaustausches in einem Datenverarbeitungssystem mit virtuellem Speicher
US5907849A (en) Method and system for recovery in a partitioned shared nothing database system using virtual share disks
JP3866426B2 (ja) クラスタ計算機におけるメモリ障害処理方法及びクラスタ計算機
US7032123B2 (en) Error recovery
DE69907776T2 (de) Verfahren und Vorrichtung zur Identifizierung gefährdeter Bauteile in einem System mit redundanten Bauteilen
DE102004039237B4 (de) Lüfter-Steuerungssystem
DE69724354T2 (de) Ein Mehrprozessorrechnersystem mit lokalen und globalen Adressräumen und mehreren Zugriffsmoden
US6668309B2 (en) Snoop blocking for cache coherency
EP0306252B1 (de) Eingabe/Ausgabe Schnittstelle eines fehlertoleranten Computersystems
DE60031404T2 (de) Verfahren und vorrichtung zur dynamischen änderung der grössen von pools, die die leistungsaufnahme von speichern steuern

Legal Events

Date Code Title Description
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee