JP2002511958A - 汎用プログラム制御バスアーキテクチャの方法および装置 - Google Patents

Abstract

(57)【要約】 本発明のシステムおよび方法は、プログラムすることができ、バスシステムによって相互接続された論理回路（７０１〜７０２）にデータ、制御、およびアドレス情報を提供する線（７０５）の革新的バスシステムを提供する。この柔軟な構造およびプロセスにより、構成可能なシステムを形成し、メガセル（７０１〜７０２）などの１つ以上の論理回路をプログラム可能に接続することができる。バスシステムのプログラム可能性により、複数のメガセルを任意の形式（つまり、横方向、縦方向、または両方）に縦続し、かつシステムレベルの通信のために共通線を共用することが可能になる。

Description

【発明の詳細な説明】 汎用プログラム制御バスアーキテクチャの方法および装置発明の背景 １．発明の分野 本発明は、電気／電子システムの電気的構成要素を相互接続する線のプログラ ム可能に構成できるバスシステムに向けられる。 ２．背景技術 メガセルは、スタティックランダムアクセスメモリ（ＳＲＡＭ）、マイクロコ ントローラ、マイクロプロセッサ、およびバッファなどのブロック構成要素とし て記述される。時には、複数のメガセルを一緒に相互接続して、より大きい機能 を持たせることが望ましい。複数のメガセルおよび論理回路を相互接続する１つ の方法は、ハードワイヤードバスシステムによるものである。例を第１ａ図、第 １ｂ図、および第１ｃ図に示す。第１ａ図は、二重ポートＳＲＡＭメガセルのバ スインタフェースを示す。バスラインはＤＡＴＡ０−ＤＡＴＡ１５、ＲＥＡＤＡ ０−ＲＥＡＤＡ９、ＷＲＩＴＥＡ０−ＷＲＩＴＥＡ９を含む。複数のメガセルを 結合するために、データ線は、結合されるセル間で共用される。しかし、各メガ セルに対し別個の読取り線と書込み線が必要になる。反対に、メガセルを結合し てより厚みのある複合メガセルを生成する場合、データ線は各メガセルに対し別 々になり、読取り線と書込み線はメガセル間で共用される。特定の演算に対して 特定のメガセルを選択するために制御信号が使用される。これを第１ｂ図および 第１ｃ図に示す。 このような構成は実配線されており、異なる構成を受け入れるために容易に変 更することができない。さらに、生成したマスクに誤りが発生した場合、構成可 能性は最小であるので、容易に修正を行うことができない。複数のメガセルを相 互接続するためにバスシステムを設けること以外に、複数の入力を特定のバスラ インに入力できるようにし、したがって論理からメガセルの間またはメガセルか らメガセルの間のシステムレベルの通信を可能にするために、時には三値状態可 能な入力ポートが使用される。しかし、単一の三値状態は直接には１つの線にし か結合できない。発明の概要 本発明のシステムおよび方法は、電気／電子システムの文脈内でバスシステム によって相互接続された論理回路にデータ、制御、およびアドレス情報を提供す るためにプログラムできる線の革新的なバスシステムを提供する。この柔軟な構 造およびプロセスにより、構成可能なシステムが、メガセルなどの１つ以上の論 理回路を外部論理装置およびその他のメガセルにプログラム可能に接続すること ができるようになる。したがって、論理回路からの入力信号および出力信号を選 択的に結合することによって、線のバス構造を使用するシステムを形成すること ができる。バスシステムのプログラム可能性により、複数のメガセルを任意の方 式（つまり横方向、縦方向、または両方）に縦続すること、およびシステムレベ ルの通信に共通線を共用することが可能になる。 一実施態様では、複数のバス化された線をメガセルのデータポートに結合する 。第１組のプログラム可能論理は、線のシステムの中の選択線およびインタフェ ース論理に結合する。インタフェース論理は、外部入力の受信と構成要素の外へ 出すデータの出力とに際して構成要素の入力／出力パッドに結合される。メガセ ルへのデータの入出力ができるように、第１組の論理の個々の要素は、特定のイ ンタフェース論理要素を特定の線およびデータポートに選択的に結合するように プログラムされる。線のバスシステムの中の選択線を各々メガセルの制御ポート に結合し、第２組のプログラム可能論理を複数の線およびインタフェース論理要 素に結合して、特定のインタフェース論理要素を特定の線および制御ポートに選 択的に結合し、制御データの選択的入力を可能にすることが好ましい。別の実施 態様では、インタフェース論理は複数のプログラム可能な三値状態両方向入出力 論理を含む。各々の三値状態両方向入出力論理要素は、第１組のプログラム可能 論理に結合され、２つの外部入力または出力の１つをバスシステムの複数の線の 中 の１つに選択的に結合するために、さらなるプログラム可能性を有する。 別の実施態様では、Ｉ／Ｏパッドと処理論理の間に結合された状態でゲートウ ェイ論理を用意する。インタフェース論理は、バスシステムを介したメガセルと の間の洗練された通信を可能にするプロトコルなどの通信増強機能を設けるよう に構成することができ、したがってバスシステムを有するチップ上に柔軟な機構 のシステムを設けることができる。 別の実施態様では、Ｉ／Ｏパッドとメガセルとの間、およびゲートウェイ論理 とメガセルとの間にプログラム可能な接続を用意する。 さらに、プログラム可能なバス構造により、データ、アドレス、および制御情 報を追加メガセルに伝達するために使用される線を選択的に延長する、第１組の プログラム可能論理、第２組のプログラム可能論理、および第３組のプログラム 可能論理を単にプログラムすることによって、複数のメガセルを１つに結合する ことが可能になる。したがってこの構造により、接続を実配線してメガセルを水 平（幅方向）配向または垂直（深さ方向）配向のどちらかに追加するという先行 技術の制限を受けることなく、追加メガセルを結合することが可能になる。さら に、このシステムにより、メガセル間の通信に共通システムバスを共用すること が可能になる。図面の簡単な説明 本発明の目的、特徴、および利点は、以下の詳細な説明から当業者には明らか であろう。 第１ａ図、第１ｂ図、および第１ｃ図は、先行技術のメガセルの相互接続を示 す図である。 第２図は、論理をプログラム可能にメガセルに結合する第１実施形態を示す図 である。 第３図は、本発明の構成可能なバスシステムの一実施形態を実現するために利 用される典型的なプログラム可能論理のブロック図である。 第４Ａ図および第４Ｂ図は、第３図のプログラム可能論理の編成を示す図であ る。 第５Ａ図および第５Ｂ図は、第３図のプログラム可能論理の編成を示す別の図 である。 第６図は、本発明の教示に係る複数のメガセルへのバス化信号線の接続のプロ グラム可能性を示す図である。 第７ａ図は、バスシステムおよびＩ／Ｏに接続されたメガセルの一実施形態の ブロック図である。 第７ｂ図は、フィールドプログラム可能ゲートアレイ（ＦＰＧＡ）を備えた二 重ポート静的ランダムアクセスメモリ（ＳＲＡＭ）メガセルの一実施形態を示す 図である。 第８ａ図は、代替実施形態のブロック図であり、第８ｂ図は、ＦＰＧＡを備え た二重ポートＳＲＡＭに組み込まれた実施形態を示す図である。詳細な説明 本発明のシステムは、入力および出力用の１つ以上の回路を結合すると共に相 互結合するための線の柔軟なプログラム可能なバス構造システムを提供する。以 下の記述では、説明のために、本発明を完全に理解していただくために、多数の 詳細を示している。しかし、これらの特定の詳細は、本発明を実施するために必 要ではないことが、当業者には明らかになるであろう。別の例では、本発明を不 必要にあいまいにしないために、周知の電気的構造および回路をブロック図の形 で示す。 プログラム可能なバスシステムの一実施形態を第２図に示す。メガセル回路を 使用したシステムが示されているが、システムが様々な種類の回路および／また は構成要素に利用できることは容易に理解できるであろう。以下の説明で使用す るメガセル構成要素の種類は、２５６×８二重ポートスタティックランダムアク セスメモリ（ＳＲＡＭ）である。しかし、ここで説明するバスシステムは、ＳＲ ＡＭ構成要素のみに限定されない。マイクロコントローラ、バッファ、ディジタ ル信号プロセッサ（ＤＳＰ）など様々な構成要素を、ここで説明するバスシステ ムに結合することができる。 第２図は、本発明の構成可能なバスシステムの一実施形態を示す。第２図を参 照すると、線の構成可能なバスシステムは、線２１０のグループ、線２１５のグ ループ、および線２２０、２２５のグループを含む。メガセル２０５の各データ 入力／出力ポートは、線２１０の１つの線に接続される。例えば、ＤＩ［０］は Ｄａｔａ［０］に接続され、ＤＩ［１］はＤａｔａ［１］に接続される、等々。 さらに、メガセル２０５の各読取りまたは書込みアドレスポートは、線２１５の グループの１つに接続される。さらに、線２２５はメガセル２０５の制御ポート に接続される。ここで説明する典型的なシステムは、線のバスシステムを形成す る線のうち特定の線を介してアドレス、データおよび制御情報を伝達するように プログラムされていることを認識されたい。他の適用例では、システムが、デー タと制御など他の情報の組合せを伝達するだけであることは、容易に理解される 。さらに、ここで述べる情報の型以外に様々な型の情報用に線をプログラムでき 、かつ構成できることを、当業者は理解されよう。 本実施形態では、データをメガセル２０５に入力し、このメガセルからインタ フェース論理２３０を介して出力することが好ましい。以下で説明するように、 インタフェース論理は、フィールドプログラム可能ゲートアレイ（ＦＰＧＡ）な どのプログラム可能論理素子で実施されるが、他の種類の論理を使用することも できる。第１組のプログラム可能接続は、インタフェース論理２３０をメガセル ２０５のデータ入力／出力ポート（例えば要素２３５、２４０、２４５、２５０ ）にプログラム可能に結合する。例えば、プログラム可能要素２３５、２４０は 、インタフェース論理２３０からの第１線２５５を線Ｄａｔａ［０］２１１およ びDaｔａ[8]２１２に選択的に接続する。さらに、本実施形態では、第１組のプ ログラム可能要素の中のプログラム可能要素は、インタフェース論理２３０を線 ２１５にプログラム可能に結合する。例えば、プログラム可能要素２３７、２４ ７は入力／出力論理２３０からの第１線２５６をバス化線ＲＥＡＤＡ［０］２１ ６およびＷＲＩＴＥＡ［０］２１７に選択的に接続する。さらに、プログラム可 能要素および各プログラム可能要素を選択的に接続する線の配置は、適用によっ て変化することができる。第２図は、線のバスシステムの構成において柔軟性を 提供する第１組のプログラム可能要素の中のプログラム可能要素の一配列を示す 。 メガセル２０５への制御信号は同様に、ここで説明する構成可能なバスシステ ムにより伝送することができる。第２組のプログラム可能な接続は、インタフェ ース論理２３０から受信した制御信号を線２２５およびメガセル２０５へ選択的 に接続するために使用される。例えば、プログラム可能要素２６１、２６２は、 グローバルクロック入力を線２２６、２２７に選択的に接続する。さらに、本実 施形態では、線ＲＥＡＤＡ［８］、ＲＥＡＤＡ［９］、ＷＲＩＴＥＡ［８］、Ｗ ＲＩＴＥＡ［９］（集合的に２２０）は、他の結合メガセルを選択するための制 御入力としての上位アドレスビットとするために利用される。これは、システム レベルの統合を実行するこの革新的バスシステムの能力を示している。 第３組のプログラム可能接続を使用して、構成可能なバスシステムに結合され るメガセルの数を選択的に拡大することが好ましい。バスシステムは、第３組の プログラム可能接続を使用して、１つ以上のメガセルをバスシステムの線に選択 的に接続するように構成することができる。第３組のプログラム可能接続は、必 要なときにだけ線を延長する（かつ、したがって負荷を増大する）ことによって 、性能の向上のために、線に対する負荷を選択的に制限する。例えば、本実施形 態では、プログラム可能要素２７０、２７１は線２１０および線２１５を選択的 に延長する。 さらに、インタフェース論理２３０はプログラム可能であり、かつバス上で両 方向性を持つことが好ましい。さらに、インタフェース論理がバスの三値状態制 御を実行することが好ましい。特に、制御ビットおよび関連論理を使用して、両 方向三値状態制御およびバスシステムの線への複数の外部接続の選択的入力／出 力を実行する。第２図を参照すると、入力／出力論理２３０は複数の要素、例え ば２３１、２３２、２３３、２３４を含む。各要素は２つの外部接続２８０、２ ８１に結合される。各要素はさらに、イネーブル制御信号ｅ０ ２８２、ｅ１２ ８３に結合される。イネーブル制御信号ｅ０、ｅ１および制御ビット２８４、２ ８５は、バスへの入力またはバスからの出力のために２つの外部接続のうちの１ つを選択する三値状態バス機能を実行するように機能する。制御ビット２８４は 接続をメガセル２０５への入力として制御し、制御ビット２８５は接続をメガセ ル２０５からの出力として制御する。制御ビット２８４が第１状態、例えば０ （ゼロ）にセットされると、三値状態接続は使用不能になる。制御ビット２８４ が第２状態、例えば１にセットされると、接続の状態は、エネーブル制御信号ｅ ０、ｅ１によって制御される。本実施形態は線のバスシステムに両方向三値状態 アクセスを組み込んだが、インタフェース論理とは別個に、両方向三値状態アク セス機構を実現することも考えられる。 線のバスシステムのプログラミングは、様々な方法で実行することができる。 １つの方法は、線のバスシステムの中の特定の線に関係する様々なプログラム可 能な接続を手動的にプログラムすることである。他の自動化方法も考えられる。 いったんプログラムすると、プログラム可能な接続はプログラムされた状態に維 持できることは明らかである。 代替的に、動的なプログラム可能システムとすることもできる。そこでは、デー タ転送の前に、バスシステムへ結合される制御回路と、データを転送するように 線のバスシステムを構成するためにプログラムするプログラム可能接続とを決め る。この制御回路機構は、データ転送のためのバスシステムに結合される回路、 またはバスシステムおよび接続回路の外部の回路に存在することができる。例え ば、バスシステムはプロセッサまたは算術論理演算装置とメモリを結合すること ができる。プロセッサまたはＡＬＵは、バスを各データ転送または複数の転送用 に構成する制御回路機構を含むことができる。 さらに、バスシステムをデータの一般的な転送または特定の転送用として構成 するために、プログラムする接続を様々な方法で決定できることが考えられる。 例えば、制御回路機構は、転送要求の前またはそれと同時に、転送されるデータ および送出される制御信号の内容を検査するか、あるいはデータを示す信号を転 送して（例えば読取りまたは書込み信号またはコマンド）、プログラムすべきプ ログラム可能接続を決定することができる。 説明したバスシステムは、１つ以上の要素にまたがる構成要素、論理回路など を接続するために使用することができる。本例では、上述の通り、メモリ（ＳＲ ＡＭ）をフィールドプログラム可能ゲートアレイ（ＦＰＧＡ）などのプログラム 可能論理装置（ＰＬＤ）の論理に接続するために、このバスシステムを使用する 。さらに詳しくは、本実施形態では、メモリをＦＰＧＡと同一構成要素に組み込 む ために、バスシステムを使用する。本実施形態ではインタフェース論理として実 現されるＦＰＧＡは、ＳＲＡＭにアクセスするための制御論理として、またはＳ ＲＡＭとその他の装置との間のインタフェース論理として機能することが好まし い。米国特許第５，４５７，４１０号および１９９５年９月２７日出願の米国特 許出願第０８／５３４，５００号に記載されているようなプログラム可能論理装 置を使用することが好ましい。 第３図は、典型例のＦＰＧＡ３００のブロック図である。Ｉ／Ｏ論理ブロック ３０２、３０３、３１１、３１２は、ＦＰＧＡ３００の外部パッケージピンと内 部ユーザ論理との間に、直接またはＩ／Ｏ−コア間インタフェース３０４、３０ ５、３１３、３１４を介したインタフェースを形成している。外部パッケージピ ンは、バスシステムの線（第２図の２１０、２１５）を介して処理される信号、 入力／出力論理（第２図の２３０）、およびメガセルのポート（第２図の２０５ ）に結合される。４つのインタフェースブロック３０４および３０５、３１３お よび３１４は、コア３０６と論理３０２、３０３、３１１、３１２との間のデカ ップリングを行う。 コア３０６は、構成可能論理および相互接続階層構造を含む。本実施形態では 、論理は、Ｉ−マトリックス３０１によって相互接続され、ＭＬＡ経路選択ネッ トワーク３０８によって相互接続された多数の論理クラスタ３０７で編成される 。コアはまた、内部接続線および相互接続性をプログラムするためのビットを制 御する制御／プログラミング論理３０９をも含む。ここで記載する実施形態では 、ＳＲＡＭ技術を利用する。しかし、ヒューズまたはアンチヒューズ、ＥＥＰＲ ＯＭ／強誘電技術または同様の技術を使用することもできる。スキューを最小に するために、別個のクロック／リセット論理３１０を使用して、グループ単位で クロックおよびリセット線を設ける。 本実施形態は、クラスタと呼ばれるグループ単位で論理を設ける。第４ａ図は 、論理クラスタの一例である。第４ａ図によって示される論理クラスタは例証で あり、論理クラスタは論理ゲートおよびフリップフロップなど他の要素で形成で きると考える。第４ａ図を参照すると、論理クラスタ４００は４個の論理要素で 形成される。これらの要素は１個の二入力組合せ論理または構成可能関数発生器 （ＣＦＧ）４０２、２個の三入力ＣＦＧ４０４、４０６、およびＤフリップフロ ップ４０８を含む。ＣＦＧ４０２は三入力ＣＦＧとすることもできる。ＣＦＧ４ ０２、４０４、４０６は、２つの入力値（ＣＦＧ４０２の場合）または３つの入 力値（ＣＦＧ４０４、４０６の場合）を使用して所定の出力を提供するプログラ ム可能組合せ論理である。ＣＦＧは、所望の論理関数を表す出力を提供するため の値によりプログラムされる。Ｄフリップフロップ４０８は、レジスタなどの一 時的記憶要素として機能する。 １個の二入力一出力ＧＦＧ、２個の三入力一出力ＣＦＧ、およびＤフリップフ ロップのこの組合せにより、様々な論理および算術関数を実行することができる 。例えば、比較器関数または累算器関数などの関数を実行するように、要素をプ ログラムすることができる。本実施形態では、バス信号線をメガセルの入力／出 力および入力／出力論理に選択的に結合するために使用する。要素のこの組合せ により、ダイのサイズおよび処理速度を追加する冗長要素を追加することなく、 細かい粒度（ｇｒａｎｕｌａｒｉｔｙ）が得られることに留意されたい。さらに 、この要素の組合せにより、要素の使用量も最大になり、それによりダイのサイ ズ空間の使用量も最大になる。結果的により多くの出力点をタップできるように なる細かい粒度特性は、要素の特定の組合せによって生成される中間信号がしば しば必要になるので、望ましい特性である。 さらに、クラスタ内の局所的相互接続は、最小限の遅延内で信号を処理できる ように構成される。クラスタ要素４０２、４０４、４０６、４０８は、論理クラ スタ内を水平方向および垂直方向に配向された相互接続線Ｉ−Ｍ０からＩ−Ｍ５ （以下では集合的にＩマトリックス線という）を介して接続される。クラスタの これらの内部接続はスイッチ、例えばスイッチ４２０〜４４４を介してプログラ ムすることができる。内部接続線Ｉ−Ｍ０からＩ−Ｍ５およびスイッチ４２０〜 ４４４は、本書でＩマトリックスと呼ばれるものを形成する。Ｉマトリックスは 、要素４０２、４０４、４０６、４０８間にクラスタの少なくとも１つの別の要 素への接続可能性を与える。例えば、ＣＦＧ２０２の出力は、スイッチ４２４、 ４２８を動作させることによって、ＣＦＧ４０４の入力に接続することができる 。 処理中の最小限の信号遅延を確実にするために、Ｄフリップフロップ４０８と 三入力ＣＦＧ４０４、４０６との間に直接接続を設ける。引き続き第４ａ図を参 照すると、スイッチ４５０〜４５５および接続線がそうした接続を実行する。三 入力ＣＦＧ４０４、４０６の入力および出力はしばしば、レジスタ４０８と共に 、プログラムされた関数を実行することが決定されてきた。例えば、三入力ＣＦ Ｇをレジスタと一緒に利用して、１ビットの多重化関数を実行することができる 。 両方向スイッチ４５０〜４５５は、信号の経路を選択して特定の関数を実行す るように様々な方法でプログラムすることができる。例えば、ＣＦＧ４０４によ って出力される信号は、スイッチ４５１を動作させることによって、Ｄフリップ フロップ４０８を駆動することができる。代替的に、スイッチ４５０を動作させ ることによって、信号をＩマトリックス上に導くこともできる。同様に、ＣＦＧ ４０６の出力は、スイッチ４５５を動作させることによってＤフリップフロップ ４０８の入力を駆動することができる。スイッチを選択的に動作させることによ る別の信号経路選択も可能である。さらに、ＣＦＧ４０２の出力は、Ｉマトリッ クスを介した間接接続によってＤフリップフロップ４０８を駆動することができ る。したがって、極めて高い柔軟性が得られる。 Ｄフリップフロップの出力信号の経路選択も、スイッチ４５２、４５３を介し てプログラムすることができる。スイッチ４５２または４５３およびＩマトリッ クスの選択スイッチを選択的に動作させることによって、出力信号をクラスタま たは他のクラスタの要素の任意の１つに経路選択することができる。信号出力は 、ＣＦＧ２０４に隣接するスイッチ４３３〜４３５内に、またはＣＦＧ４０６に 隣接するスイッチ４４１、４４２、４４３に選択的に経路選択される。ダイの節 約は、装置内の要素の使用量のレベルを低下することなく達成される。 各論理クラスタは、隣接するクラスタ間にＩマトリックスを延長するスイッチ を介して論理ブロック内の別の論理クラスタへ接続できる。第４ｂ図は、スイッ チ４６４、４６５、４６６、４６７、４７５、４７６を介してそれぞれ隣接する 論理クラスタ４６１、４６３のＩマトリックス線に選択的に接続される第１論理 クラスタ４６０のＩマトリックス相互接続線Ｉ−Ｍ０からＩ−Ｍ５を示す。 ここで述べる柔軟性は、使用する多数の両方向スイッチを介して部分的に達成 される。また、スイッチは様々な方法で実現できることも前に述べた。例えば、 スイッチは、ヒューズを溶断してスイッチを開放または短絡することによってプ ログラムされる可溶リンク（ｆｕｓｉｂｌｅ ｌｉｎｋ）として実現することが できる。代替的に、スイッチはＳＲＡＭ配列の１ビットによって制御される通路 とすることができる。配列のビットの状態により、対応する通路が開くか閉じる かが決定する。 キャリーチェーン（ｃａｒｒｙ ｃｈａｉｎ）およびその他の応用例の効果的 な実装を可能にするために、クラスタ間のスタガー接続またはバレル接続を使用 して、連結性を増大する。第４ｂ図は、論理クラスタ内のＩマトリックスの隣接 クラスタへの延長を示す。例えば、スイッチ４７５は、クラスタ４６０のＩ−Ｍ ５をクラスタ４６１のＩ−Ｍ０に接続し、スイッチ４７６はクラスタ４６０のＩ −Ｍ１をクラスタ４６１のＩ−Ｍ２に接続する。 複数の相互接続された論理クラスタは論理ブロックを形成する。本実施形態で は、各論理ブロックは、一般に第５ａ図に示すように２×２の配列に編成された ４個の論理クラスタで構成される。各論理ブロックは、論理クラスタ内の全ての ＣＦＧがプログラム可能に接続された一組の両方向経路選択線を有する。両方向 経路選択線は、信号が論理ブロック内へ移動し、かつ論理ブロックから出て階層 の様々なレベルに複数の長さの相互接続を有する階層的経路選択アーキテクチャ の経路選択線に移動するための経路を提供する。また、ブロックコネクタも、同 ーブロックと隣接するブロックの論理クラスタのＣＦＧ間の接続を行うことがで きることが分かる。論理ブロックの各論理クラスタの各要素の入力および出力は 、各ブロックコネクタに選択的に接続することができるが、ダイのサイズの拡張 を制御するために、各入力および出力をブロックコネクタの小集合に選択的に接 続することが好ましい。そのような実施形態の一例を第５ｂ図に示す。 第５ｂ図を参照すると、ブロック３００内のブロックコネクタの接続の一実施 形態を表す記号表現が示されている。各クラスタ５００の各要素、例えばＣＦＧ １、ＣＦＧ２、およびＣＦＧ３は、入力部で２つの識別されたブロックコネクタ （ＢＣ）に接続される。２つのブロックコネクタは、二入力ＣＦＧ１の出力に結 合されることが示され、３つのブロックコネクタは三入力ＣＦＧ（ＣＦＧ２、Ｃ ＦＧ３）の出力に結合される。各要素に結合される特定のブロックコネクタは、 連結性を最大にするように、ブロックの要素間に分散される。 ブロックコネクタは、多重レベルアーキテクチャ（ＭＬＡ）経路選択ネットワ ークと呼ばれる経路選択階層構造のより上位の接続に相互接続する入力および出 力機構を構成する。ネットワークは、階層構造に編成された多重レベルの経路選 択線（例えばＭＬＡ−１、ＭＬＡ−２、ＭＬＡ−３、ＭＬＡ−４など）で構成さ れ、より上位の経路選択線はより低位の経路選択線より数倍長い。例えば、ＭＬ Ａ−２経路選択線は、ＭＬＡ−１経路選択線の２倍の長さであり、ＭＬＡ−３経 路選択線はＭＬＡ−２経路選択線の２倍の長さであり、ＭＬＡ−４経路選択線は ＭＬＡ−３経路選択線の２倍の長さである。 上述の論理および相互接続階層構造を使用して、ユーザは、構成要素に著しい 空間を必要とすることなく、様々な構成のメモリにアクセスするためにＰＬＤお よびバスをプログラムすることができる。 本発明の構成可能なバスシステムの柔軟性および有用性を、第６図を参照しな がら説明する。第６図は、２×２の構成に配列された４ＳＲＡＭメガセルに結合 するように構成されたバスシステムを示す。プログラム可能要素は、ＳＲＡＭの １つまたはその他の結合されたメモリにおける１ビットによって制御される通路 として構成される。図示するように、バスシステム構成のために余分な論理また は相互接続は必要ない。相互接続を制御する適切なリンクを動作可能状態にする ことにより、バスシステムは、特定の配列のメガセル用に簡単に構成することが できる。 本例では、バスシステムをＰＬＤ（例えばブロックコネクタ（ｂｃ）、Ｉマト リックス線（ＩＭ）およびＭＬＡ線（ＭＬＡ−１）の相互接続に結合し、ＰＬＤ の論理を作動可能状態にして、ＳＲＡＭをシステム外部の構成要素または装置に インタフェースするために必要なインタフェース論理が得られるようにプログラ ムする。例えば、ＰＬＤは、アドレス情報を送信し、かつデータを送受信するた めに必要な制御信号をアサートする論理を提供する。第６図に示す例では、デー タおよびアドレス情報が双方向ブロックコネクタを介して伝送される。イネーブ ル信号（ｅ０、ｅ１）の状態を制御する制御信号を含め、制御情報はＩマトリッ クス線およびＭＬＡ−１線を介して伝達される。 第７ａ図は、本発明のバスシステムに結合されたメガセル７０１、７０２の一 実施形態を示すブロック図である。バスシステムの線７０５およびメガセル７０ １へのプログラム制御インタフェース７０３、７０４が設けられている。コアバ ス７０５からＩ／Ｏ７０６、７０７へのインタフェースは、実配線接続またはプ ログラム制御接続７０８、７０９を用いて実行することができる。さらに柔軟性 を得るために、これらの接続は、プログラム可能な周辺バスシステムの線７１０ 、７１１を使用して実行することが望ましい。周辺バスシステムは、第２図に関 連して上述したのと同じ方法でプログラム可能にすることが好ましい。本実施形 態では、インタフェース論理（第２図の２３０）は、バスシステム７０５へのプ ログラム制御インタフェース７０３、７０４であり、バスシステム７０５もまた プログラム制御される。 第７ｂ図は、二重ポートＳＲＡＭメガセルおよびＦＰＧＡを用いて構成した典 型例の構成要素の概要を示す。その相互接続構造を含むＦＰＧＡは、要素７１２ 、７１５、７２０、７２５によって表される。各要素７１２、７１５、７２０、 ７２５は、１６×１６の配列に編成された複数の論理ブロックを含み、米国特許 第５，４５７，４１０号および米国特許出願第０８／５３４、５００号に記載さ れるような対応する階層相互接続構造を備えている。ＦＰＧＡ要素７１２、７１ ５、７２０、７２５は、相互接続線、例えばブロックコネクタ、Ｉマトリックス 線、およびＭＬＡ線（第６図参照）によって、構成可能バスシステムの線（例え ば要素７３０、７３５、７４０によって表される）を介して、ＳＲＡＮ（例えば ７４５、７５０、７５５、７６０）に接続される。ＳＲＡＭ７４５、７５０、７ ５５、７６０および要素７３０、７３５、７４０は、第６図に示す構造に対応す る。バスシステムは、構成要素全体にまたがりプログラム可能な要素（図示せず ）を介して、隣接するＳＲＡＭ７７５、７８０、７８５、７９０の配列に及ぶこ とが好ましい。バスシステムは、システムへの入力／システムから外部構成要素 または装置への出力のためにＩ／Ｏポートまたはパッド（例えば７９１、７９２ ）にさらに結合される。バスシステムは実配線接続を介して結合することができ るが、接続は、プログラム可能要素、例えば７６５、７７０およびバスシステム の線７７５を介して行うことが好ましい。 第８ａ図は、ゲートウェイインタフェース論理８０１を使用してコアバスシス テム８０２をＩ／Ｏ８０３に接続する代替実施形態のブロック図である。さらに 、この図は、システムのプログラム可能性および柔軟性をさらに高めるために実 現できる代替プログラム可能接続を示す。 ゲートウェイインタフェース論理８００は、実配線論理、金属プログラム可能 論理、または複数の論理クラスタなどのプログラム可能論理で構成され、メガセ ル８０４に直接または間接に結合される（すなわち、直接実配線接続または間接 プログラム制御接続）。第８ａ図は、ゲートウェイインタフェース論理８００が 周辺バス８０５を介してメガセル８０４に結合される状態を示し、周辺バス８０ ５は両方向三値状態接続（例えば８０８）を含むことが好ましい。ゲートウェイ インタフェース論理８００は、メガセルと外部構成要素または装置へのＩ／Ｏパ ッドまたはポートとの間のインタフェースに論理の追加レベルを与える。ゲート ウェイインタフェース論理は、情報をより高い速度で転送することができる。例 えば、ゲートウェイインタフェース論理は、外部装置へのインタフェースに必要 な特定のバスプロトコルまたはハンドシェーキングを行うように構成することが できる。ゲートウェイインタフェース論理はまた、アドレス復号機能性（例えば 幅広復号（ｗｉｄｅ ｄｅｃｏｄｅ））を与えて情報の処理を促進することもで きる。 本実施形態では、ゲートウェイインタフェース論理８００を、本書および米国 特許第５，４５７，４１０号および米国特許出願第０８／５３４、５００号で言 及する論理クラスタと一致する論理クラスタ８０１として実現する。Ｉマトリッ クス線を使用して、ゲートウェイ論理を周辺バス８０５に接続する。ゲートウェ イインタフェース論理は、ここで記載する特定の実現に限定されず、様々な論理 実現を使用できることを認識する必要がある。 第８ｂ図は、ＦＰＧＡおよび構成可能なバスシステムを備えた二重ポートＳＲ ＡＭを示す。この実施形態では、ゲートウェイインタフェース論理を使用して、 さらなるプログラム可能性をシステムのＩ／Ｏポートに与える。特に、コアバス システムの線（例えば要素８１０、８１５、８２０）とＩ／Ｏ（例えば８２５） との間にプログラム可能ゲートウェイ論理（例えば８３０）を配置する。本実施 形態では、第４ａ図に示した論理クラスタを使用するが、上述の通り、他の形態 の論理も利用できることが認識される。さらに、この実施形態は周辺バスシステ ムの線８４０を含み、これはコアバスシステムの線と同様に機能し、情報を転送 するためのプログラム可能バスシステムになる。バスシステム（例えば８４６、 ８４７）の各々のプログラム可能な接続は、両方向三値状態接続であることが好 ましい。 コアバス（例えば８２０）から周辺バス８４０へ向かうプログラム可能接続、 およびメガセル（例えば８４５）から周辺バス８４０へ向かうプログラム可能な 接続とすることによって、さらなる増強および相互接続の柔軟性が達成される。 例えば、プログラム可能接続８２２は、バス要素８２０を周辺バス８４０に接続 することを選択的に可能にする。同様に、プログラム可能要素８２４は、メガセ ル８４５を選択的に周辺バス８４０に直接接続する。このような柔軟性は、速度 を考慮する場合に有利である。例えば、外部から受信する制御入力データをメガ セルに直接接続したい場合がある。 本発明を、好適な実施形態に関連して説明した。当業者には、上述の説明に照 らして多数の代替例、修正例、変化例、および使用法がはっきりと理解できるで あろうことは明白である。

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Claims (1)

1. 【特許請求の範囲】 １．複数のデータ入力／出力ポートおよび複数の制御入力を有する、少なくと も１つの回路およびインタフェース論理に結合された線のプログラム可能バスシ ステムにおいて、 それぞれが複数の入力／出力ポートの少なくとも１つの入力／出力ポートに選 択的に結合される第１複数の線と、 第１の複数の線の部分的な集合に結合され、その部分的な集合の第１の複数の 線の少なくとも１つを選択的に結合して回路への入力データまたは回路からの出 力データを受信する複数の第１のプログラミング手段と、 を含むプログラム可能バスシステム。 ２．それぞれが複数の制御入力の少なくとも１つに結合される第２の複数の線 と、 第２の複数の線の部分的な集合の少なくとも１つに結合して制御入力データを 受信する複数の第２プログラミング手段と、 をさらに含む請求項１に記載のプログラム可能バスシステム。 ３．前記複数の第１のプログラミング手段がさらにインタフェース論理に結合 され、回路からの出力データがインタフェース論理を介して処理され、回路への 入力データがインタフェース論理から受信されるようにした請求項１に記載のプ ログラム可能バスシステム。 ４．インタフェース論理がプログラム可能論理装置を含む請求項３に記載のプ ログラム可能バスシステム。 ５．複数の第１プログラミング手段に結合されて回路からの出力データまたは 回路への入力データを受信する複数の両方向ポートをさらに含む請求項１に記載 のプログラム可能バスシステム。 ６．複数の両方ポートがさらにインタフェース論理に結合され、回路からの出 力データがインタフェース論理を介して処理され、回路への入力データがインタ フェース論理から受信されるようにした請求項５に記載のプログラム可能バスシ ステム。 ７．複数の両方向ポートが各々プログラム可能三値状態入力−出力論理を含む 請求項５に記載のプログラム可能バスシステム。 ８．複数の第１のプログラミング手段に結合され、少なくとも１つの回路の第 １の回路と第２の回路との間で第１の複数の線を介するデータの転送を可能にす る複数の両方向ポートをさらに含む請求項１に記載のプログラム可能バスシステ ム。 ９．それぞれが第１の複数の線を第１の回路から第２の回路へ選択的に延長す る複数の第３のプログラミング手段の集合をさらに含む請求項１に記載のプログ ラム可能バスシステム。 １０．それぞれが第２の複数の線を第１の回路から第２の回路へ選択的に延長 する複数の第４のプログラミング手段の集合をさらに含む請求項１に記載のプロ グラム可能バスシステム。 １１．システムの複数の入力／出力パッドに結合された第３の複数の線と、 それぞれが複数の第１のプログラミング手段と第３の複数の線との間に選択的 に結合される複数の第５のプログラミング手段と、 をさらに含む請求項１に記載のプログラム可能バスシステム。 １２．システムの複数の入力／出力パッドに結合された第３の複数の線と、 それぞれが複数の第２のプログラミング手段と第３の複数の線との間に選択的 に結合される複数の第５のプログラミング手段と、 をさらに含む請求項２に記載のプログラム可能バスシステム。 １３．入力／出力パッドと第３の複数の線との間に結合されたゲートウェイ論 理をさらに含む請求項１１に記載のプログラム可能バスシステム。 １４．入力／出力パッドと第３の複数の線との間に結合されたゲートウェイ論 理をさらに含む請求項１２に記載のプログラム可能バスシステム。 １５． システムの入力／出力パッドに結合された第４の複数の線と、 それぞれが第４の複数の線を回路の入力／出力ポートに選択的に結合する複数 の第６のプログラミング手段と、 をさらに含む請求項１に記載のプログラム可能バスシステム。 １６．入力／出力パッドと第４の複数の線との間に結合されたゲートウェイ論 理をさらに含む請求項１５に記載のプログラム可能バスシステム。 １７．システムの複数の入力／出力パッドに結合された第３の複数の線と、 それぞれがインタフェース論理と第３の複数の線との間に選択的に結合される 複数の第５のプログラミング手段と、 をさらに含む請求項３に記載のプログラム可能バスシステム。 １８．入力／出力パッドと第３の複数の線との間に結合されるゲートウェイ論 理をさらに含む請求項１７に記載のプログラム可能バスシステム。 １９．複数のデータ入力／出力ポートおよび複数の制御入力を有し、少なくと も１つの回路およびインタフェース論理に結合された線のプログラム可能バスシ ステムにおいて、 それぞれが複数の入力／出力ポートの少なくとも１つの入力／出力ポートに選 択的に結合される第１の複数の線と、 それぞれが第１の複数の線の部分的な集合に結合された複数の第１のプログラ ミング手段と、 複数の第１のプログラミング手段に結合された両方向ポートを含み、回路から データを出力するか、または回路への入力データを受信するために結合されたイ ンタフェース論理と、 を含み、 前記第１のプログラミング手段の各々が、部分的な集合の第１の複数の線の少 なくとも１つをインタフェース論理の少なくとも１つの両方向ポートに結合して 、回路への入力データまたは回路からの出力データを受信する、 プログラム可能バスシステム。 ２０．システムの入力／出力パッドとインタフェース論理との間に結合された ゲートウェイ論理をさらに含む請求項１９に記載のプログラム可能バスシステム 。 ２１．システムの入力／出力パッドに結合された第２の複数の線と、 それぞれがインタフェース論理と第２の複数の線との間に選択的に結合される 複数の第２のプログラミング手段と、 をさらに含む請求項１９に記載のプログラム可能バスシステム。 ２２．入力／出力パッドと第２の複数の線との間に結合されたゲートウェイ論 理をさらに含む請求項２１に記載のプログラム可能バスシステム。 ２３． それぞれが複数の制御入力の少なくとも１つに結合された第３の複数 の線と、 第３の複数の線の部分的な集合の少なくとも１つを結合して制御入力データを 受信する複数の第３のプログラミング手段と をさらに含む請求項１９に記載のプログラム可能バスシステム。 ２４．システムの入力／出力パッドに結合された第４の複数の線と、 それぞれが第２の複数の線と第４の複数の線との間に選択的に結合される複数 の第４のプログラミング手段と、 をさらに含む請求項２３に記載のプログラム可能バスシステム。 ２５．システムの入力／出力パッドに結合された第５複数の線と、 それぞれが第１の複数の線と第５複数の線との間に選択的に結合される複数の 第５プログラミング手段と、 をさらに含む請求項１９に記載のプログラム可能バスシステム。 ２６．入力／出力パッドと第５複数の線との間に結合されたゲートウェイ論理 をさらに含む請求項２５に記載のプログラム可能バスシステム。 ２７．入力／出力パッドと第４の複数の線との間に結合されたゲートウェイ論 理をさらに含む請求項２４に記載のプログラム可能バスシステム。 ２８．第６プログラミング手段の集合であって、各集合が第１の複数の線を第 １の回路から第２の回路へ選択的に延長する第６プログラミング手段をさらに含 む請求項１９に記載のプログラム可能バスシステム。 ２９．電気システムにおける少なくとも１つの回路から、または該回路ヘデー タを転送する方法であって、 複数の線のバスシステムと、回路からの、または回路へのデータの転送を実行 するように線のバスシステムを構成するための複数の対応付けられたプログラミ ング手段とを用意する段階と、 線のバスシステムから、データ転送を実行するために使用する選択線を決定す る段階であって、転送されるデータの内容および送出される対応付けられた制御 信号を参照することによって選択線を決定する段階と、 選択線に対応付けられる選択されたプログラミング手段を、データ転送を実行 するようにプログラムする段階と、 を含む方法。 ３０．少なくとも１つの回路から、または該回路へデータの転送が可能な電気 システムであって、 複数の線のバスシステムと、 データを転送するように前記複数の線を構成するための複数の対応付けられた プログラミング手段と、 前記複数の線の中で、回路からの、または回路へのデータ転送を実行するため に使用する選択線を決定するための回路機構であって、転送されるデータの内容 および送出される対応付けられた制御信号を参照することによって選択線を決定 し、データ転送を実行するように線を構成するために選択された線に対応付けら れた選択プログラミング手段をプログラミングする前記回路機構と、 を含む電気システム。 ３１．回路機構が回路内に配置された請求項３０に記載のバスシステム。 ３２．回路機構が回路外に配置された請求項３０に記載のバスシステム。