JP2002511167A - チップカード専用通信周辺機器向けの自動的基本単位時間測定方法 - Google Patents
チップカード専用通信周辺機器向けの自動的基本単位時間測定方法Info
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- JP2002511167A JP2002511167A JP50173399A JP50173399A JP2002511167A JP 2002511167 A JP2002511167 A JP 2002511167A JP 50173399 A JP50173399 A JP 50173399A JP 50173399 A JP50173399 A JP 50173399A JP 2002511167 A JP2002511167 A JP 2002511167A
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
- G06K7/00—Methods or arrangements for sensing record carriers, e.g. for reading patterns
- G06K7/0008—General problems related to the reading of electronic memory record carriers, independent of its reading method, e.g. power transfer
Abstract
(57)【要約】
本発明は、読取り装置の配置(dispositif de lecture)を構成するべく、読取り装置とチップカードの間の対話の際に基本単位時間(ETU=Elementary Time Unit)を測定する方法に関する。この方法は、スタートビットの下降エッジを考慮に入れること、前記スタートビットの上昇エッジを考慮に入れること及び前記下降エッジと上昇エッジの間の時間を測定することから成り、かくして通信用オートマトンの自動較正が可能となる。本発明は、好ましくは、チップカード専用通信周辺機器において応用される。
Description
【発明の詳細な説明】
チップカード専用通信周辺機器向けの自動的基本単位時間測定方法
本発明は、読取り装置の配置(dispositif de lecture)を構成するべく、読
取り装置とチップカードの間での対話の際に基本単位時間(ETU=Elementary
Time Unit)を測定する方法に関する。
今日までの従来技術では、最初の1バイト(8ビット)又は文字をサンプリン
グしその後にソフトウェアにより較正することが推奨されている。
読取り装置とチップカードの間での対話の初期化手順の際には、読取り装置は
、カードにより非同期的に連続して(直列的に)伝送されるデータをサンプリン
グするように構成されていなければならない(伝送される各ビットの幅=1ET
U)。
端数を切り捨てた近似値で考えると、ETU=372CLKつまり3.57メ
ガヘルツ(MHz)でクロッキングされるカードについての各ビットの幅は、1
/9600秒である。
本発明によれば、対話の初期化の際に基本単位時間を測定するオートマトン(
自動機構)が、異なる近似ETUを有するカードで透過モード(maniere transp
arente)で機能することを可能にしている。
従来のサンプリング技術は、多大な時間を要し、そのためにマイクロプロセッ
サを利用する。本発明は、ソフトウェアを利用せず従来の情報処理機器(ハード
ウェア)を利用することによって、基本単位時間の考慮時間を増大させることが
できる。
このため、本発明は、読取り装置の配置(dispositif de lecture)を構成す
るべく、読取り装置とチップカードの間の対話の際に基本単位時間(ETU=El
ementary Time Unit)を測定する方法において、
− スタートビットの下降エッジを考慮に入れること
− 前記スタートビットの上昇エッジを考慮に入れること及び
− 前記下降エッジと上昇エッジの間の時間を測定すること
から成り、かくして通信用オートマトンの自動較正が可能となることを特徴とす
る方法に関する。
測定された時間がスタートビットの低レベルに対応する。
時間は、カードのクロックサイクル数で測定される。
自動較正は、
− 1/2基本単位時間の値を定義づけすること、
− 後続ビットの中央を定義づけするためスタートビットの上昇エッジの後に
この値を移動すること、
− 連続する各ビットの位置を定義づけするため、1基本単位時間の値を連続
的に移動すること、
から成る。
このオートマトンは、ETU=372CLK又はETU=512CLKといっ
たような、基本単位時間の異なる値に適合することができる。
最初の文字がスタートビット(1基本単位時間の間低レベル)そして次に時分
割ビット又はTSと呼ばれるビット(1基本単位時間の間高レベル)で構成され
ているこの方法は、TSビットの後、測定された基本単位時間の値をプログラミ
ングし直すつまり調整することが可能であるということを特徴とする。
オートマトンは、雑音すなわち過度に小さい基本単位時間の値を除去すること
を可能にする。
本発明は、読取り装置とチップカードの間の信号の交換を支配する基本単位時
間の測定方法に関する。
この方法は、かくして、基本単位時間の値の如何に関わらず読取り装置の配置
を構成することを可能にする。
対話の初期化(ATR:Answer to Reset)に際し、基本単位時間つまりET
Uの較正は、規格によって規定されている最初の文字TSの受信時点で自動的に
行なわれる。
形式(直接又は逆転)の如何に関わらず、この文字は、スタートビットと呼ば
れる開始ビットから成ることを特徴としている。
このスタートビットは、1から0への遷移、及び1ETUの間の0での安定化
、
そして最後に再度少なくとも1ETUの間の高レベルで構成されている。
従って、本発明による方法の利用を可能にする手段を有する通信用オートマト
ンは、スタートビットの1から0への遷移である下降エッジと、同じくこのスタ
ートビットの0から1への上昇エッジの間の時間を測定することによって自動的
に較正されることになる。
カードのクロックサイクル数で測定されるこの時間は、カードのETUに等し
い。当然のことながらクロックは、クォーツシステムを用いて機能する。
ETUの値はその後、文字TSを構成するビットの残りの部分のサンプリング
のために利用される。
TSの受信が終わると、測定されたETUの値をプログラミングし直し調整す
ることが可能である。
さらに、このオートマトンは、基本単位時間の値が小さすぎる場合に雑音を除
去するように設計されている。
本発明は、異なる又は標準化されていないスループットで作動するカードとの
透過モードでの対話を可能にするという利点を有する。
従って自動的較正は、スタートビットの下降エッジと上昇エッジの間で計算さ
れているはずの1/2基本単位時間の値を定義づけすること、そして次に、後続
ビットの中央を定義づけするためスタートビットのエッジの後にこの値を移動す
ることから成る。
これがひとたび実施された時点で、位置は、後続ビットの中央にあり、その後
は、連続する各ビットの位置を定義づけするのに1基本単位時間の値だけ連続的
に移動するだけでよい。
この技術により、オートマトンは、利用される構成の如何に関わらず、基本単
位時間の異なる値に適合されうることになる。
最も一般的なケースにおいては、基本単位時間の値は、372CLK又は51
2CLKと考えられる。
しかしながら、将来の規格の中にその他の値が現われることもつねに可能であ
る。
利用されるチップカードは、ISO7916−3規格に適合するものであって
よい。
このタイプのチップカードは、非同期的に機能し、このため本発明に従った方
法が有利である。
【手続補正書】特許法第184条の8第1項
【提出日】平成11年6月4日(1999.6.4)
【補正内容】
端数を切り捨てた近似値で考えると、ETU=372CLKつまり3.57メ
ガヘルツ(MHz)でクロッキングされるカードについての各ビットの幅は、1
/9600秒である。
文献EP−A−0,347,894に示されているように、装入されたカード(
23)が識別可能な周波数を呈するか否かを決定するための認識手段(22)を
有する集積回路式カード読取り装置が知られている。
しかしながら、この技術に従うと、制限された周波数しか識別できない。
又、日本特許抄録JP.04319756に示されているように、直列リンク
内での伝送周波数を再構築することのできる直列通信インタフェースも知られて
いる。
本発明によれば、対話の初期化の際に基本単位時間を測定するオートマトン(
自動機構)が、異なる近似ETUを有するカードで透過モード(maniere transp
arente)で機能することを可能にしている。
従来のサンプリング技術は、多大な時間を要し、そのためにマイクロプロセッ
サを利用する。本発明は、ソフトウェアを利用せず従来の情報処理機器(ハード
ウェア)を利用することによって、基本単位時間の考慮時間を増大させることが
できる。
このため、本発明は、読取り装置の配置(dispositif de lecture)を構成す
るべく、読取り装置とチップカードの間の対話の際に基本単位時間(ETU=El
ementary Time Unit)を測定する方法において、
− スタートビットの下降エッジを考慮に入れること
− 前記スタートビットの上昇エッジを考慮に入れること及び
− 前記下降エッジと上昇エッジの間の時間を測定すること
から成り、かくして通信用オートマトンの自動較正が可能となることを特徴とす
る方法に関する。
測定された時間がスタートビットの低レベルに対応する。
時間は、カードのクロックサイクル数で測定される。
自動較正は、
− 1/2基本単位時間の値を定義づけすること、
− 後続ビットの中央を定義づけするためスタートビットの上昇エッジの後に
この値を移動すること、
− 連続する各ビットの位置を定義づけするため、1基本単位時間の値を連続
的に移動すること、
から成る。
このオートマトンは、ETU=372CLK又はETU=512CLKといっ
たような、基本単位時間の異なる値に適合することができる。
最初の文字がスタートビット(1基本単位時間の間低レベル)そして次に時分
割ビット又はTSと呼ばれるビット(1基本単位時間の間高レベル)で構成され
ているこの方法は、TSビットの後、測定された基本単位時間の値をプログラミ
ングし直すつまり調整することが可能であるということを特徴とする。
オートマトンは、雑音すなわち過度に小さい基本単位時間の値を除去すること
を可能にする。
本発明は、読取り装置とチップカードの間の信号の交換を支配する基本単位時
間の測定方法に関する。
この方法は、かくして、基本単位時間の値の如何に関わらず読取り装置の配置
を構成することを可能にする。
対話の初期化(ATR:Answer to Reset)に際し、基本単位時間つまりET
Uの較正は、規格によって規定されている最初の文字TSの受信時点で自動的に
行なわれる。
形式(直接又は逆転)の如何に関わらず、この文字は、スタートビットと呼ば
れる開始ビットから成ることを特徴としている。
このスタートビットは、1から0への遷移、及び1ETUの間の0での安定化
、そして最後に再度少なくとも1ETUの間の高レベルで構成されている。
従って、本発明による方法の利用を可能にする手段を有する通信用オートマト
ンは、スタートビットの1から0への遷移である下降エッジと、同じくこのスタ
ートビットの0から1への上昇エッジの間の時間を測定することによって自動的
に較正されることになる。
カードのクロックサイクル数で測定されるこの時間は、カードのETUに等し
い。当然のことながらクロックは、クォーツシステムを用いて機能する。
ETUの値はその後、文字TSを構成するビットの残りの部分のサンプリング
のために利用される。
TSの受信が終わると、測定されたETUの値をプログラミングし直し調整す
ることが可能である。
さらに、このオートマトンは、基本単位時間の値が小さすぎる場合に雑音を除
去するように設計されている。
本発明は、異なる又は標準化されていないスループットで作動するカードとの
透過モードでの対話を可能にするという利点を有する。
従って自動的較正は、スタートビットの下降エッジと上昇エッジの間で計算さ
特許請求の範囲
1.読取り装置の配置(dispositif de lecture)を構成するべく、読取り装置
とチップカードの間の対話の際に、カードから読取り装置へ連続して(直列に)
伝送される1ビットの長さに相当する基本単位時間を測定する方法において、
− カードから読取り装置べ伝送されるスタートビットの下降エッジを考慮に
入れること、
− 前記スタートビットの上昇エッジを考慮に入れること、
− 前記下降エッジと前記上昇エッジの間の時間をカードのクロックサイクル
数で測定すること、及び
− 測定された時間により、読取り装置の通信用オートマトンの自動較正を行
うことを特徴とする方法。
2.測定された時間がスタートビットの低レベルに対応することを特徴とする請
求項1に記載の方法。
3.自動較正が、
− 1/2基本単位時間の値を定義づけすること、
− 後続ビットの中央を定義づけするためスタートビットの上昇エッジの後に
この値を移動すること
− 連続する各ビットの位置を定義づけするため1基本単位時間の値を連続的
に移動することから成ることを特徴とする請求項1に記載の方法。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 ブルシエ,アルノー
フランス国 エフ―06000 ニース リュ
ー マセナ 24 キャビネ オティエ―オ
フィス メディテラネアン ドゥ ブルベ
ダンヴァンシオン エ ドゥ マーク
(72)発明者 ジュネヴォワ クリストフ
フランス国 エフ―06000 ニース リュ
ー マセナ 24 キャビネ オティエ―オ
フイス メディテラネアン ドゥ ブルベ
ダンヴァンシオン エ ドゥ マーク
Claims (1)
- 【特許請求の範囲】 1.読取り装置の配置(dispositif de lecture)を構成するべく、読取り装置 とチップカードの間の対話の際に基本単位時間(ETU=Elementary Time Unit )を測定する方法において、 − スタートビットの下降エッジを考慮に入れること、 − 前記スタートビットの上昇エッジを考慮に入れること、及び − 前記下降エッジと上昇エッジの間の時間を測定すること から成り、かくして通信用オートマトンの自動較正が可能となることを特徴とす る方法。 2.測定された時間がスタートビットの低レベルに対応することを特徴とする請 求項1に記載の方法。 3.時間が、カードのクロックサイクル数で測定されることを特徴とする請求項 1又は2のいずれか1項に記載の方法。 4.自動較正が、 − 1/2基本単位時間の値を定義づけすること、 − 後続ビットの中央を定義づけするためスタートビットの上昇エッジの後に この値を移動すること − 連続する各ビットの位置を定義づけするため1基本単位時間の値を連続的 に移動することから成ることを特徴とする請求項1に記載の方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR97/07454 | 1997-06-12 | ||
FR9707454A FR2764758B1 (fr) | 1997-06-12 | 1997-06-12 | Procede de mesure automatique de l'unite de temps pour peripheriques de communication dedies aux cartes a puce |
PCT/FR1998/001129 WO1998057288A1 (fr) | 1997-06-12 | 1998-06-04 | Procede de mesure automatique de l'unite de temps pour peripheriques de communication dedies aux cartes a puce |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2002511167A true JP2002511167A (ja) | 2002-04-09 |
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ID=9508033
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP50173399A Pending JP2002511167A (ja) | 1997-06-12 | 1998-06-04 | チップカード専用通信周辺機器向けの自動的基本単位時間測定方法 |
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JPS63239579A (ja) * | 1987-03-27 | 1988-10-05 | Toshiba Corp | 携帯可能電子装置 |
JPH025192A (ja) * | 1988-06-24 | 1990-01-10 | Oki Electric Ind Co Ltd | Icカードリーダライタ装置 |
US5159337A (en) * | 1990-05-01 | 1992-10-27 | U.S. Philips Corp. | Self-aligning sampling system and logic analyzer comprising a number of such sampling systems |
US5149945A (en) * | 1990-07-05 | 1992-09-22 | Micro Card Technologies, Inc. | Method and coupler for interfacing a portable data carrier with a host processor |
JPH04319756A (ja) * | 1991-04-19 | 1992-11-10 | Matsushita Electron Corp | 調歩同期式シリアルインターフェース |
GB2273834B (en) * | 1992-12-22 | 1997-04-09 | Motorola Inc | Clock signal conditioning circuit |
JP3425177B2 (ja) * | 1993-03-24 | 2003-07-07 | 株式会社東芝 | データ伝送システム |
JP3466738B2 (ja) * | 1994-11-21 | 2003-11-17 | ヤマハ株式会社 | 非同期シリアルデータ受信装置 |
-
1997
- 1997-06-12 FR FR9707454A patent/FR2764758B1/fr not_active Expired - Fee Related
-
1998
- 1998-06-04 JP JP50173399A patent/JP2002511167A/ja active Pending
- 1998-06-04 AT AT98929481T patent/ATE209797T1/de not_active IP Right Cessation
- 1998-06-04 EP EP98929481A patent/EP0988613B1/fr not_active Revoked
- 1998-06-04 DE DE69802685T patent/DE69802685T2/de not_active Revoked
- 1998-06-04 WO PCT/FR1998/001129 patent/WO1998057288A1/fr not_active Application Discontinuation
- 1998-06-04 US US09/445,577 patent/US6431442B1/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
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FR2764758A1 (fr) | 1998-12-18 |
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