JP2002510889A - 断続充電キャパシタンスを有するスイッチ回路 - Google Patents
断続充電キャパシタンスを有するスイッチ回路Info
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- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
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Abstract
(57)【要約】
第１電圧を受け取る第１ノードと；出力を発する第２ノード（５０２）と；第２電圧を受け取る第３ノードと；第２ノード（５０２）と前記第３ノードとの間に結合されたキャパシタンス（５０６）と；第２ノード（５０２）から第１出力電圧を発するために断続的にキャパシタンス（５０６）を充電する手段と；開いている時には前記第１ノードから第２ノード（５０２）を絶縁するために、そして、閉じている時には第２出力電圧を発するキャパシタンス（５０６）を放電するために、前記第１ノードと第２ノード（５０２）との間に結合されるスイッチ（５０１）と、を含むスイッチ回路。
Description
【０００１】 本発明は、スイッチ回路に関する。特に、本発明は作動時にはキャパシタンス
を放電させるスイッチを含んだスイッチ回路に関する。 一般的には、スイッチ回路は電気回路を完結させるためのスイッチを利用する
。スイッチが閉じられていると回路も閉じられており、またスイッチが開いてい
ると回路も開いている。そのようなスイッチの不都合な点は、スイッチが閉じら
れたままだと、電力を消耗することである。 消費する電力がより少ないスイッチ回路が提供されることが望まれている。
を放電させるスイッチを含んだスイッチ回路に関する。 一般的には、スイッチ回路は電気回路を完結させるためのスイッチを利用する
。スイッチが閉じられていると回路も閉じられており、またスイッチが開いてい
ると回路も開いている。そのようなスイッチの不都合な点は、スイッチが閉じら
れたままだと、電力を消耗することである。 消費する電力がより少ないスイッチ回路が提供されることが望まれている。
【０００２】 従って、本発明は次のものを含むスイッチ回路を提供する：第１電圧を受け取
る第１ノード；出力を発する第２ノード；第２電圧を受け取る第３ノード；前記
第２ノードと前記第３ノードとの間に結合されたキャパシタンス；前記第２ノー
ドから第１出力電圧を発するために断続的に前記キャパシタンスを充電する手段
；開いている時には前記第１ノードから前記第２ノードを絶縁するために、そし
て、回路が閉じている時には第２出力電圧を発するよう前記キャパシタンスを放
電するために、前記第１ノードと前記第２ノードとの間に結合されるスイッチ。
る第１ノード；出力を発する第２ノード；第２電圧を受け取る第３ノード；前記
第２ノードと前記第３ノードとの間に結合されたキャパシタンス；前記第２ノー
ドから第１出力電圧を発するために断続的に前記キャパシタンスを充電する手段
；開いている時には前記第１ノードから前記第２ノードを絶縁するために、そし
て、回路が閉じている時には第２出力電圧を発するよう前記キャパシタンスを放
電するために、前記第１ノードと前記第２ノードとの間に結合されるスイッチ。
【０００３】 １つの実施の形態において、スイッチ回路は前記第２ノードに接続されるバッ
ファを更に含む。 もう１つ別の実施の形態において、スイッチ回路は前記第２ノードに接続され
るラッチを更に含む。 好ましくは、前記ラッチはシュミット・トリガ・ラッチ回路である。 好ましくは、前記キャパシタンスを充電する前記手段は、前記第２ノードを電
圧源に接続するために制御信号に反応する第２スイッチを含む。
ファを更に含む。 もう１つ別の実施の形態において、スイッチ回路は前記第２ノードに接続され
るラッチを更に含む。 好ましくは、前記ラッチはシュミット・トリガ・ラッチ回路である。 好ましくは、前記キャパシタンスを充電する前記手段は、前記第２ノードを電
圧源に接続するために制御信号に反応する第２スイッチを含む。
【０００４】 好ましい実施の形態において、前記制御信号はパルス信号である。 好ましくは、前記パルスの持続時間はパルス間の時間よりも大幅に短い。 より好ましくは、前記パルスの持続時間はその周期の５００分の１である。 好ましくは、前記パルスの持続時間は１ｍ秒である。 好ましくは、前記電圧源は正の電圧で第１及び第２電圧が接地されている。 １つの実施の形態では、前記キャパシタンスは浮遊キャパシタンスからなる。 好ましくは、前記スイッチ回路は前記キャパシタンスの少なくとも１部を提供
するコンデンサを含む。
するコンデンサを含む。
【０００５】 本発明において、前記第１スイッチが開いている時は、電力はキャパシタンス
が充電している間のみ消費されることが理解されよう。前記キャパシタンスがい
ったん充電され前記第１スイッチが開いていると、ごくわずかな電流が前記コン
デンサによって流され、ごくわずかな電力が消費される。前記第１スイッチが閉
じられると、前記第２ノードの電圧がすぐに放電される。その後、前記第２スイ
ッチが閉じられると、前記キャパシタンスが断続的に充電されるに従って、前記
第２ノードの電圧は段階的に増加する。前記第２ノードの電圧は、断続的に前記
キャパシタンスを充電するための手段によって供給される全充電量と前記キャパ
シタンスの容量とに依存する。 本発明の好ましい実施の形態は、添付の図面を参照して例示のみの目的で以下
に記載される。
が充電している間のみ消費されることが理解されよう。前記キャパシタンスがい
ったん充電され前記第１スイッチが開いていると、ごくわずかな電流が前記コン
デンサによって流され、ごくわずかな電力が消費される。前記第１スイッチが閉
じられると、前記第２ノードの電圧がすぐに放電される。その後、前記第２スイ
ッチが閉じられると、前記キャパシタンスが断続的に充電されるに従って、前記
第２ノードの電圧は段階的に増加する。前記第２ノードの電圧は、断続的に前記
キャパシタンスを充電するための手段によって供給される全充電量と前記キャパ
シタンスの容量とに依存する。 本発明の好ましい実施の形態は、添付の図面を参照して例示のみの目的で以下
に記載される。
【０００６】 スイッチ回路５００は、第１及び第２電極を含むスイッチ５０１を含み、また
前記第１電極が前記第２電極に接続された第１の配置と、前記第１及び前記第２
電極が相互に電気的に絶縁されている第２の配置とを有する機構を含む。スイッ
チ５０１の前記第１電極はアースに接続され、スイッチ５０１の前記第２電極は
入力ノード５０２に接続されている。キャパシタンス５０６は、入力ノード５０
２とアースの間に存在している。このキャパシタンスは、入力ノード５０２とア
ースの間の浮遊キャパシタンス、または入力ノード５０２とアースの間に接続さ
れているコンデンサであってもよい。スイッチ回路５００は、ｐチャンネルＦＥ
Ｔ５０８を含み、ソース電極は正の電圧ＶDDに接続され、ドレイン電極は入力ノ
ード５０２に接続されている。スイッチ回路５００は更にシュミット・トリガ回
路（Schmitt trigger）５１０を含む。入力ノード５０２は、シュミット・トリ
ガ回路５１０の入力に接続されており、シュミット・トリガ回路５１０の出力は
出力信号１０５を発する。出力信号１０５はその後、リセット信号１３０１及び
Ｆデバウンス（Fdebounce）信号４０３に制御されるデバウンス回路（debounce
circuit）６０２に供給される。ｐチャンネルＦＥＴ５０８のゲートはクロック
信号発生装置４００からパルス信号６０３を受信する。パルス信号６０３の形式
は図４に表されている。全般に、パルス信号６０３は高く、１ｋＨｚの周波数と
いう一定間隔で低いパルスとなる。前記パルスの持続時間は１.５〜３μ秒で、
約５００分の１のデューティ・サイクルに等しい。パルス信号６０３が高いとき
には、ｐチャンネル・トランジスタ５０８はスイッチが切れている。パルス信号
６０３が低いパルスになると、トランジスタ５０８はすぐにスイッチが入り、コ
ンデンサ５０６を充電する。第１スイッチ５０１が閉じられていると、入力ノー
ド５０２がアースに接続されコンデンサ５０６はすぐに放電する。前記コンデン
サ５０６の放電は、シュミット・トリガ回路５１０の出力状態の変化を起こし、
出力信号１０５を高める。第１スイッチ５０１が開かれると、コンデンサ５０６
はトランジスタ５０８によって充電され、入力ノード５０２の電圧は高くなる。
高まる電圧は、閾値を通過する時、シュミット・トリガ回路５１０の出力状態を
低値に戻す。入力ノード５０２の電圧は、トランジスタ５０８によって供給され
る電流及びキャパシタンス５０６の数値に依存する。キャパシタンス５０６及び
／またはトランジスタ５０８のサイズを選択することにより、スイッチ５０１の
開放から出力信号１０５における変化までの潜伏時間を制御することができる。
ｐチャンネル・トランジスタ５０８を操作するためにパルス信号を使用すること
で、電力の消費を減少させることができる。
前記第１電極が前記第２電極に接続された第１の配置と、前記第１及び前記第２
電極が相互に電気的に絶縁されている第２の配置とを有する機構を含む。スイッ
チ５０１の前記第１電極はアースに接続され、スイッチ５０１の前記第２電極は
入力ノード５０２に接続されている。キャパシタンス５０６は、入力ノード５０
２とアースの間に存在している。このキャパシタンスは、入力ノード５０２とア
ースの間の浮遊キャパシタンス、または入力ノード５０２とアースの間に接続さ
れているコンデンサであってもよい。スイッチ回路５００は、ｐチャンネルＦＥ
Ｔ５０８を含み、ソース電極は正の電圧ＶDDに接続され、ドレイン電極は入力ノ
ード５０２に接続されている。スイッチ回路５００は更にシュミット・トリガ回
路（Schmitt trigger）５１０を含む。入力ノード５０２は、シュミット・トリ
ガ回路５１０の入力に接続されており、シュミット・トリガ回路５１０の出力は
出力信号１０５を発する。出力信号１０５はその後、リセット信号１３０１及び
Ｆデバウンス（Fdebounce）信号４０３に制御されるデバウンス回路（debounce
circuit）６０２に供給される。ｐチャンネルＦＥＴ５０８のゲートはクロック
信号発生装置４００からパルス信号６０３を受信する。パルス信号６０３の形式
は図４に表されている。全般に、パルス信号６０３は高く、１ｋＨｚの周波数と
いう一定間隔で低いパルスとなる。前記パルスの持続時間は１.５〜３μ秒で、
約５００分の１のデューティ・サイクルに等しい。パルス信号６０３が高いとき
には、ｐチャンネル・トランジスタ５０８はスイッチが切れている。パルス信号
６０３が低いパルスになると、トランジスタ５０８はすぐにスイッチが入り、コ
ンデンサ５０６を充電する。第１スイッチ５０１が閉じられていると、入力ノー
ド５０２がアースに接続されコンデンサ５０６はすぐに放電する。前記コンデン
サ５０６の放電は、シュミット・トリガ回路５１０の出力状態の変化を起こし、
出力信号１０５を高める。第１スイッチ５０１が開かれると、コンデンサ５０６
はトランジスタ５０８によって充電され、入力ノード５０２の電圧は高くなる。
高まる電圧は、閾値を通過する時、シュミット・トリガ回路５１０の出力状態を
低値に戻す。入力ノード５０２の電圧は、トランジスタ５０８によって供給され
る電流及びキャパシタンス５０６の数値に依存する。キャパシタンス５０６及び
／またはトランジスタ５０８のサイズを選択することにより、スイッチ５０１の
開放から出力信号１０５における変化までの潜伏時間を制御することができる。
ｐチャンネル・トランジスタ５０８を操作するためにパルス信号を使用すること
で、電力の消費を減少させることができる。
【０００７】 前記デバウンス回路は、図２に更に詳しく表されている。前記デバウンス回路
は、デバウンスされる信号１０５、リセット信号１３０１及び周波数が約１ｋＨ
ｚの規則的な方形波クロック信号であるＦデバウンス信号４０３を受け取る。デ
バウンスされる信号１０５は、第１Ｄフリップ−フロップ６０６の入力に供給さ
れる。第１Ｄフリップ−フロップ６０６の非変換出力は、入力として第２Ｄフリ
ップ−フロップ６０８に供給され、第１入力として第１の三入力ＮＡＮＤゲート
６１２に供給される。第１フリップ−フロップ６０６の変換された出力は、第２
の三入力ＮＡＮＤゲート６１４の第１入力に供給される。第２フリップ−フロッ
プ６０８の非変換出力は、入力として第３Ｄフリップ−フロップ６１０に供給さ
れ、第２入力として第１の三入力ＮＡＮＤゲート６１２に供給される。第２フリ
ップ−フロップ６０８の変換された出力は、第２の三入力ＮＡＮＤゲート６１４
の第２入力に供給される。第３フリップ−フロップ６１０の非変換出力は、第３
入力として第１の三入力ＮＡＮＤゲート６１４に供給される。第３フリップ−フ
ロップ６１０の変換された出力は、第２の三入力ＮＡＮＤゲート６１４の第３入
力に供給される。第１及び第２ＮＡＮＤゲート６１２、６１４の出力は、入力と
してＳＲフリップ−フロップ６１６に供給され、その出力はデバウンスされた信
号である。各フリップ−フロップは、リセット信号１３０１によってリセットさ
れる。各Ｄフリップ−フロップは、Ｆデバウンス信号４０３によってクロック作
動される。その結果、例えばもし入力信号１０５が低から高に変換すれば、そし
てＦデバウンス信号４０３の３クロックサイクルの間高いままであれば、デバウ
ンスされた信号１０５’も低から高に変換する。もし、入力信号が低くなれば、
デバウンスされた信号１０５’も低くなるか、低いままである。
は、デバウンスされる信号１０５、リセット信号１３０１及び周波数が約１ｋＨ
ｚの規則的な方形波クロック信号であるＦデバウンス信号４０３を受け取る。デ
バウンスされる信号１０５は、第１Ｄフリップ−フロップ６０６の入力に供給さ
れる。第１Ｄフリップ−フロップ６０６の非変換出力は、入力として第２Ｄフリ
ップ−フロップ６０８に供給され、第１入力として第１の三入力ＮＡＮＤゲート
６１２に供給される。第１フリップ−フロップ６０６の変換された出力は、第２
の三入力ＮＡＮＤゲート６１４の第１入力に供給される。第２フリップ−フロッ
プ６０８の非変換出力は、入力として第３Ｄフリップ−フロップ６１０に供給さ
れ、第２入力として第１の三入力ＮＡＮＤゲート６１２に供給される。第２フリ
ップ−フロップ６０８の変換された出力は、第２の三入力ＮＡＮＤゲート６１４
の第２入力に供給される。第３フリップ−フロップ６１０の非変換出力は、第３
入力として第１の三入力ＮＡＮＤゲート６１４に供給される。第３フリップ−フ
ロップ６１０の変換された出力は、第２の三入力ＮＡＮＤゲート６１４の第３入
力に供給される。第１及び第２ＮＡＮＤゲート６１２、６１４の出力は、入力と
してＳＲフリップ−フロップ６１６に供給され、その出力はデバウンスされた信
号である。各フリップ−フロップは、リセット信号１３０１によってリセットさ
れる。各Ｄフリップ−フロップは、Ｆデバウンス信号４０３によってクロック作
動される。その結果、例えばもし入力信号１０５が低から高に変換すれば、そし
てＦデバウンス信号４０３の３クロックサイクルの間高いままであれば、デバウ
ンスされた信号１０５’も低から高に変換する。もし、入力信号が低くなれば、
デバウンスされた信号１０５’も低くなるか、低いままである。
【０００８】 図３を参照すると、発振装置からの出力信号は入力信号２０１としてクロック
発生装置４００へ供給される。クロック発生装置４００はパルス信号６０３及び
Ｆデバウンス信号４０３を発する。入力信号２０１は図３に示されている。パル
ス信号６０３及びＦデバウンス信号４０３は、約１ｋＨｚの周波数を有している
。しかしながら、パルス信号６０３は通常は高いが、１周期につき数マイクロ秒
間は低いパルスとなり、一方、Ｆデバウンス信号４０３は周期の半分は高く半分
は低い規則的な対称信号である。
発生装置４００へ供給される。クロック発生装置４００はパルス信号６０３及び
Ｆデバウンス信号４０３を発する。入力信号２０１は図３に示されている。パル
ス信号６０３及びＦデバウンス信号４０３は、約１ｋＨｚの周波数を有している
。しかしながら、パルス信号６０３は通常は高いが、１周期につき数マイクロ秒
間は低いパルスとなり、一方、Ｆデバウンス信号４０３は周期の半分は高く半分
は低い規則的な対称信号である。
【０００９】 図３を参照すると、クロック発生装置４００は、入力信号２０１を変換する変
換装置４１０を有し、変換された信号４１１を発する。変換された信号４１１は
その後、５つが直列に配置された周波数分割器４２０の最初の１つに供給される
。各周波数分割器４２０の出力は、その入力信号の立ち上がり端で切換接続（to
ggle）する。各周波数分割器はクロック信号を受け取り、線状に直列に配置され
た次の周波数分割器への入力として、入力信号の半分の周波数での規則的な方形
波クロック信号を発する。Ｆデバウンス信号４０３は５番目の周波数分割器の出
力から取り出される。変換された信号４１１、第１周波数分割器４２０の出力及
び第２周波数分割器４２０の出力は、ＮＯＲゲート４３０に結合され、信号４１
３を発生する。第３、第４及び第５周波数分割器４２０の出力は、信号４１５を
発するＮＯＲゲート４３０にそれぞれ供給される。信号４１３及び４１５は、Ｎ
ＡＮＤゲート４３２に入力されパルス信号６０３を発する。
換装置４１０を有し、変換された信号４１１を発する。変換された信号４１１は
その後、５つが直列に配置された周波数分割器４２０の最初の１つに供給される
。各周波数分割器４２０の出力は、その入力信号の立ち上がり端で切換接続（to
ggle）する。各周波数分割器はクロック信号を受け取り、線状に直列に配置され
た次の周波数分割器への入力として、入力信号の半分の周波数での規則的な方形
波クロック信号を発する。Ｆデバウンス信号４０３は５番目の周波数分割器の出
力から取り出される。変換された信号４１１、第１周波数分割器４２０の出力及
び第２周波数分割器４２０の出力は、ＮＯＲゲート４３０に結合され、信号４１
３を発生する。第３、第４及び第５周波数分割器４２０の出力は、信号４１５を
発するＮＯＲゲート４３０にそれぞれ供給される。信号４１３及び４１５は、Ｎ
ＡＮＤゲート４３２に入力されパルス信号６０３を発する。
【００１０】 最後に、本発明はその好ましい実施の形態で記載されたものであり、多くの様
々な方法により請求の範囲内で変更することが可能であることが理解されよう。
々な方法により請求の範囲内で変更することが可能であることが理解されよう。
【図１】 本発明の好ましい実施の態様にかかるスイッチ回路の概略図であ
る。
る。
【図２】 図１のスイッチ回路におけるデバウンス回路の概略図である。
【図３】 図１のスイッチ回路と共に使用するためのクロック発生装置の概
略図である。
略図である。
【図４】 図３のクロック発生装置から出力されるパルス信号を表したもの
である。
である。
【図５】 図３のクロック発生装置に入力される信号を表したものである。
１０５…信号、１０５’…信号、１３０１…リセット信号、２０１…入力信号
、４００…クロック発生装置、４０３…Ｆデバウンス信号、４１０…変換装置、
４１１…信号、４１３…信号、４１５…信号、４２０…周波数分割器、４３０…
ＮＯＲゲート、４３２…ＮＡＮＤゲート、５００…スイッチ回路、５０１…スイ
ッチ、５０２…第２ノード、５０６…キャパシタンス（コンデンサ）、５０８…
トランジスタ、５１０…シュミット・トリガ・ラッチ回路、６０２…デバウンス
回路、６０３…制御信号、６０６…第１Ｄフリップ−フロップ、６０８…第２Ｄ
フリップ−フロップ、６１０…第３Ｄフリップ−フロップ、６１２…第１の三入
力ＮＡＮＤゲート、６１４…第２の三入力ＮＡＮＤゲート、６１６…ＳＲフリッ
プ−フロップ。
、４００…クロック発生装置、４０３…Ｆデバウンス信号、４１０…変換装置、
４１１…信号、４１３…信号、４１５…信号、４２０…周波数分割器、４３０…
ＮＯＲゲート、４３２…ＮＡＮＤゲート、５００…スイッチ回路、５０１…スイ
ッチ、５０２…第２ノード、５０６…キャパシタンス（コンデンサ）、５０８…
トランジスタ、５１０…シュミット・トリガ・ラッチ回路、６０２…デバウンス
回路、６０３…制御信号、６０６…第１Ｄフリップ−フロップ、６０８…第２Ｄ
フリップ−フロップ、６１０…第３Ｄフリップ−フロップ、６１２…第１の三入
力ＮＡＮＤゲート、６１４…第２の三入力ＮＡＮＤゲート、６１６…ＳＲフリッ
プ−フロップ。
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１２年４月１１日（２０００．４．１１）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＬ，ＳＺ，ＵＧ，ＺＷ)，Ｅ Ａ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ ，ＴＭ)，ＡＥ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ， ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，Ｇ Ｅ，ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ， ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，Ｍ Ｎ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ， ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＳ，ＵＺ，ＶＮ，ＹＵ，Ｚ Ａ，ＺＷ 【要約の続き】
Claims (12)
- 【請求項１】 第１電圧を受け取る第１ノードと； 出力を発する第２ノード５０２と； 第２電圧を受け取る第３ノードと； 第２ノード５０２と前記第３ノードとの間に結合されたキャパシタンス５０６
と； 第２ノード５０２から第１出力電圧を発するために断続的にキャパシタンス５
０６を充電する手段と； 開いている時には前記第１ノードから第２ノード５０２を絶縁するために、閉
じている時には第２出力電圧を発するキャパシタンス５０６を放電するために、
前記第１ノードと第２ノード５０２との間に結合されるスイッチ５０１と、 を含むスイッチ回路。 - 【請求項２】 第２ノード５０２に接続されたバッファ５１０を更に含む、
請求項１に記載のスイッチ回路。 - 【請求項３】 第２ノード５０２に接続されたラッチ５１０を更に含む、請
求項１に記載のスイッチ回路。 - 【請求項４】 ラッチ回路５１０はシュミット・トリガ・ラッチ回路である
、請求項３に記載のスイッチ回路。 - 【請求項５】 キャパシタンス５０６を充電する前記手段が、電圧源ＶDDに
第２ノード５０２を接続するために制御信号６０３に反応する第２スイッチ５０
８を含む、請求項１から請求項４のいずれか一に記載のスイッチ回路。 - 【請求項６】 制御信号６０３がパルス信号である、請求項５に記載のスイ
ッチ回路。 - 【請求項７】 パルスの持続時間がパルス間の時間よりも大幅に短い、請求
項６に記載のスイッチ回路。 - 【請求項８】 パルスの持続時間がその周期の５００分の１である、請求項
７に記載のスイッチ回路。 - 【請求項９】 パルスの持続時間が約１ｍ秒である、請求項５から請求項８
のいずれか一に記載のスイッチ回路。 - 【請求項１０】 電圧源ＶDDは正の電圧であり、第１及び第２電圧は接地さ
れている、請求項５に記載のスイッチ回路。 - 【請求項１１】 キャパシタンス５０６が浮遊キャパシタンスからなる、請
求項１から請求項１０のいずれか一に記載のスイッチ回路。 - 【請求項１２】 キャパシタンス５０６の少なくとも１部を提供するコンデ
ンサを含む、請求項１から請求項１１のいずれか一に記載のスイッチ回路。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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