JP2002505018A - ウォッチドッグ機能を不能化するための改善された方法および装置 - Google Patents

Abstract

(57)【要約】 ウォッチドッグ回路の入力ピン（１０８）が外部パルス信号を第１のタイムアウト期間内に受け取ることができないとき、ウォッチドッグ回路のウォッチドッグ機能を不能化する装置（１０６）。この装置（１０６）は、ウォッチドッグ・タイムアウト期間よりも短い第２のタイムアウト期間を持つパルス信号を発生するためのパルス発生回路（４０１）を含む。さらに、この装置（１０６）は、パルス発生回路（４０１）およびウォッチドッグ入力ピン（１０８）へ結合された駆動回路（４１０）を含む。駆動回路（４１０）は、パルス発生回路（４０１）からのパルス信号に応答を示し、予め規定された電流で内部パルス信号を入力ピン（１０８）へ与える。この予め規定された電流は、ウォッチドッグ入力ピン（１０８）が外部パルス信号を受け取らないときに、ウォッチドッグ入力ピン（１０８）を内部パルス信号の電位へ引くために十分である。この電流レベルは、ウォッチドッグ入力ピン（１０８）が外部パルス信号を受け取るとき、導体を内部パルス信号の電位へ引く能力がない。

Description

【発明の詳細な説明】 ウォッチドッグ機能を不能化するための改善された方法および装置 発明の背景 本発明はマイクロプロセッサの監督（supervisory）回路に関する。特には、 本発明はウォッチドッグ（ＷＤ）回路として知られるマイクロプロセッサの監督 回路に関する。 監督回路はすでに知られている。監督回路の機能は、その回路によって監視さ れる（monitored）回路が期待されたように動作することを保証することである 。監視される回路が働かなく（fail）なれば、監督回路は、予め規定された課程 の動作を取り、不具合を修復するか、起こりうる損傷を制限するか、あるいは単 に警告を出す。監督回路の特殊なクラスを表すウォッチドッグ回路は、マイクロ プロセッサまたはマイクロコントローラ（以後、「被監視プロセッサ」と呼ぶ） 上のソフトウェアの実行を監視するためにしばしば採用される。被監視プロセッ サ上におけるソフトウェアに関連した不具合が検出されるとき、ウォッチドッグ 回路が応答する。 図１は、簡単なウォッチドッグ回路の構成を図示する。図１においては、被監 督回路１００が示され、この回路は監督回路１０４によって監視されている回路 ／システムを表す。典型的には、被監視回路１００は、１つまたはそれ以上のマ イクロプロセッサまたはマイクロコントローラ１０２を含む。監督回路１０４は 、ウォッチドッグ回路１０６を含む。ウォッチドッグ入力ピン１０８は、ウォッ チドッグ回路１０６を被監視プロセッサ１０２へ結合する。 動作の際に、ウォッチドッグ回路１０６は、被監視プロセッサ１０２上のソフ トウェアの実行を監視する。典型的には、被監視プロセッサ１０２上で動作する ソフトウェアのプログラマは、そのコード中に、ソフトウェアが適正に動作すれ ば、被監視プロセッサ上の指定されたアウト・ピン１１０に定期的にパルス出力 を行うコマンドを含める。アウト・ピン１１０は、ある実施例では、被監視プロ セッサ１０２の入力／出力（Ｉ／Ｏ）ピンまたはバス線を表す。ウォッチドッグ 回路１０６のウォッチドッグ入力ピン１０８がアウト・ピン１１０へ結合されて いるので、ウォッチドッグ入力ピン１０８は、また、被監視プロセッサ１０２上 で動作するソフトウェアが適正に動作するときに発生される外部からパルス駆動 される（externally pulsed）信号によって、定期的にパルス駆動される。 ウォッチドッグ入力ピン１０８がパルスを受ける度に、ウォッチドッグ回路１ ０６内のウォッチドッグ・タイマはゼロへリセットされて、例えば発振回路を使 用して、再びカウントを開始する。万一、ウォッチドッグ入力ピン１０８が予め 規定されたウォッチドッグ・タイムアウト期間の終わりまでにパルス駆動されな い場合、例えば、被監視プロセッサ１０２において動作するソフトウェアが無限 ループにあるか、またはソフトウェア不具合を経験するとき、ウォッチドッグ回 路１０６内の内部ウォッチドッグ・タイマが時間切れになって、それによってウ ォッチドッグ・フォールト状態が発生する。各予め規定されたウォッチドッグ・ タイムアウト期間の満了前にパルスが受け取られる限り、ウォッチドッグ・フォ ールト状態は発生されない。 ある実施例では、ウォッチドッグ・フォールト状態の存在は、ウォッチドッグ 出力ピン１１２上のウォッチドッグ出力信号を真の状態にすること（assertion ）によって明示される。次に、このウォッチドッグ出力信号は被監視プロセッサ １０２へ提供され、例えば、ウォッチドッグ・フォールト状態を修理する（serv ice）ためのノン・マスカブル（non-maskable）割り込みを引き起こすようにし てもよい。また、ウォッチドッグ出力信号は、例えばフリップ・フロップを設定 することによってウォッチドッグ・フォールト状態が生じたことを示すために使 用されるようにしてもよい。さらに、ウォッチドッグ出力信号は、監督されてい るシステム、例えば被監視回路１００、をリセットするためにリセット回路へ入 力されるようにしてもよい。 ある状況では、ウォッチドッグ回路１０６によって実行されるウォッチドッグ 機能を不能化する（disable）ことが望ましく、または不能化することが必要で ある。例えば、あるソフトウェアは、ウォッチドッグ入力ピン１０８に定期的パ ルスを与えるコマンドを提供することなしに書かれることがある。他の状態では 動 作する被監督回路上においてウォッチドッグ・フォールト状態の頻繁な発生を避 けるために、この場合、ウォッチドッグ回路を単純に不能化するのが望ましい。 別の例として、被監督回路１００が、ときどき故意にスリープモードに置かれる ことができて、このスリープモードは被監督プロセッサ１０２内におけるソフト ウェアの実行を効果的に中断させる。この場合、被監督回路１００が望みどおり に動作しているとき、ウォッチドッグ・フォールト状態を継続的に発生すること は望ましくない。 先行技術では、ウォッチドッグ回路１０６内で様々な回路を使用して、多くの 方法でウォッチドッグ機能を不能化することができる。例示の目的のために、図 ２は、ウォッチドッグ不能化回路２００を有するウォッチドッグ回路１０６を示 す。ウォッチドッグ入力ピン１０８が（図２には示されていない）被監督回路に よってパルス駆動されるとき、この外部パルス信号は遷移検出回路２０２によっ て検出されて、遷移検出回路２０２の出力はＯＲゲート２０４を通って処理され て、導体２０６上にウォッチドッグ・リセット信号を提供する。この例では、導 体２０６がハイ（high）であるとき、ウォッチドッグ回路がリセットされる。前 述したように、このウォッチドッグ・リセット信号は、予め規定されたウォッチ ドッグ・タイムアウト期間の満了前にウォッチドッグ入力ピン１０８がパルス駆 動された場合に、ウォッチドッグ回路１０６内のウォッチドッグ・タイマをリセ ットする。 外部パルス(externally pulsed)信号がない場合、例えば被監督回路１００が スリープモードにあるか、または被監督回路１００がＩ／Ｏピン１１０を高イン ピーダンスにした場合、ウォッチドッグピン１０８は浮いて、この外部パルス信 号によってもはやパルス駆動されない。ウォッチドッグ入力ピン１０８は浮くの で、内部の電圧分割器２１０はウォッチドッグ入力ピン１０８を予め規定された 電圧レベルへ引く。この予め規定された電圧レベルの値は、抵抗Ｒ１およびＲ２ の値、および、これらの抵抗が結合されるそれぞれの電圧レベルに依存する。こ の例では、抵抗Ｒ１およびＲ２はそれぞれ５ボルトのＶｃｃおよびアースへ結合 される。抵抗Ｒ１は３２０ｋΩの値を有し、抵抗Ｒ２は１８０ｋΩの値を有する 。一緒になって、それらは、ウォッチドッグ入力ピン１０８をＶｃｃの約三分の 一の電位 レベルにサーボ制御する（servo）ことを引き起こす。 比較器２１２および２１４は、ウォッチドッグ入力ピン１０８における電位を 基準電圧Ｖ１およびＶ２と比較する。ある場合には、比較器２１２および２１４ は、偏ったトリップ点（skewed trip point）を有する単純なＣＭＯＳインバー タを表す。この例では、Ｖ１は約２．７ボルトであり、Ｖ２は約１ボルトである 。ウォッチドッグ入力ピンにおける電位レベルが約１／３Ｖｃｃであるとき、比 較器２１２および２１４はＡＮＤゲート２１６の入力をハイに引き、導体２１８ を効果的にハイにラッチする。このようにして、導体２０６上のウォッチドッグ ・リセット信号は（ＯＲゲート２０４を通して）継続的にハイにラッチされて、 それによって予め規定されたウォッチドッグ・タイムアウト期間の満了時におい て、ウォッチドッグ・フォールト状態の発生を妨げる。明らかなように、ウォッ チドッグ機能は効果的に不能化される。 図２のウォッチドッグ不能化回路はその目的を達するけれども、なお改良の余 地がある。例えば、ウォッチドッグ入力ピン１０８が浮いて、また内部の電圧分 割器２１０によって前述した予め規定された電圧レベルへ引かれたとき、電流は 抵抗Ｒ１およびＲ２によって消費される。ある場合には、ウォッチドッグ入力ピ ン１０８が浮くとき、約１０μＡの電流が消費される。 さらに、被監督回路の動作電圧が、例えば３．３ボルト又は更に低い電圧で動 作する現在のプロセッサにおいて低くされるとき、電圧分割器２１０、比較器２ １２および２１４を介して、ウォッチドッグ入力ピンにおけるより接近した間隔 をもって離れた電圧しきい値を区別するのはますます難しい。例えば、ウォッチ ドッグ入力ピン１０８が、（例えば内部の電圧分割器２１０によって引き上げら れた後に）予め規定された値にあるかどうかを確かめるために、被監督回路１０ ０の動作電圧が降下するとき、高い耐性を有する比較器が必要である。知られて いるように、より高く耐性を有する比較器は複雑になり、このため製造はより困 難になる。ある場合には、接近したしきい値を区別するために、より精巧な比較 器の方式（scheme）が採用されなければならない。認識され得るように、この望 ましくないことに製造の複雑性およびコストを増加させる。 図３は、異なるウォッチドッグ不能化方式を採用するウォッチドッグ回路１０ ６を示す。図３においては、ウォッチドッグ機能を不能化するために、余分のピ ン３００が必要される。ウォッチドッグ回路がウォッチドッグ・フォールト状態 を検出したとき、リセット信号を直接に駆動する代わりに、ウォッチドッグ回路 １０６は、ウォッチドッグ・アウト信号がピン３００上において真の状態にされ る（asserted）を引き起こす。このピン３００がマニュアル・リセット（ＭＲ） ピンへ結合されているならば、ウォッチドッグ・アウト信号を真の状態にすると 、ウォッチドッグ・フォールト状態が発生されるとき、リセット信号を真の状態 にすることを引き起こす。しかしながら、ピン３００が、例えばその間のジャン パを除去することによって、ＭＲピンから切り離されると、ウォッチドッグ・フ ォールト状態の存在するかにかかわらず、リセット信号は真の状態にされない。 ピン３００がそのように切り離されるとき、ウォッチドッグ機能は不能化される 。 ウォッチドッグ機能を不能化するための余分のピンの要求は、この先行技術方 式の欠点である。ＩＣパッケージがますます小型になるにつれて、より少ないピ ンがＩＣチップ当たりに与えられることができる。したがって、ピンは希少価値 があり、ウォッチドッグ機能の不能化することを容易にするために余分のピンを 持つことはしばしば不可能である。 前述したことを考慮すると、望まれるのは、ウォッチドッグ回路が監視する回 路が外部パルス信号をもはや発生しないときウォッチドッグ回路のウォッチドッ グ機能を不能化するための改善された方法及び装置である。電力を節減するため に、改善されたウォッチドッグ不能化回路は、さらに、電力の経済的な方法でウ ォッチドッグ機能を不能化できることが望まれる。 発明の要約 本発明は、ある実施例では、ウォッチドッグ回路のウォッチドッグ入力ピンが 外部パルス信号を受け取ることができない（fail）とき、ウォッチドッグ回路の ウォッチドッグ機能を不能化するための方法に関連し、この外部パルス信号は第 １の予め規定された期間を有する。ウォッチドッグ回路は、ウォッチドッグ機能 が可能化されている一方で、外部パルス信号が予め規定されたウォッチドッグ・ タイムアウト期間の終わりまでにウォッチドッグ入力ピンにおいて受け取られな い場合にウォッチドッグ・フォールト状態を発生する。 この方法は、第２の予め規定された期間を有するパルス信号を発生するための パルス発生回路を設けるステップを含み、この第２の予め規定された期間はウォ ッチドッグ・タイムアウト期間よりも短い。さらに、この方法は、パルス発生回 路およびウォッチドッグ入力ピンに駆動回路を結合するステップを含む。駆動回 路は、パルス発生回路からのパルス信号に応答を示して、予め規定された電流レ ベルにおいてウォッチドッグ入力ピンへ内部パルス信号を提供する。この予め規 定された電流レベルは、ウォッチドッグ入力ピンが外部パルス信号を受けていな いとき、ウォッチドッグ入力ピンを内部パルス信号の電位レベルへ引くために十 分である。さらに、この予め規定された電流レベルは、ウォッチドッグ入力ピン が外部パルス信号を受けているとき、導体を内部パルス信号の電位レベルへ引く 能力がない。 別の実施例において、本発明は、導体が第１の回路へ結合されているかどうか を決定するための装置に関連する。本発明の装置は、予め規定された時間間隔で パルスを発生するためのパルス発生回路を含む。さらに、本発明の装置は、パル ス発生回路および導体へ結合された駆動回路を含む。この実施例では、駆動回路 は、パルス発生回路からのパルスに応答を示して、予め規定された電流レベルで 内部パルス信号を導体に提供する。この予め規定された電流レベルは、導体が第 １の回路へ結合されていないとき、内部パルス信号の電位レベルへ導体を引くた めに十分である。さらに、この予め規定された電流レベルは、導体が第１の回路 へ結合されているとき、内部パルス信号の電位レベルへ導体を引く能力がない。 更なる別の実施例では、本発明は、ウォッチドッグ回路のウォッチドッグ入力 ピンが、外部パルス信号を受けることができない（fail）とき、ウォッチドッグ 回路のウォッチドッグ機能を不能化するための装置に関し、この外部パルス信号 は第１の予め規定された期間を有する。ウォッチドッグ回路は、ウォッチドッグ 機能が可能化されている一方で、外部パルス信号が予め規定されたウォッチドッ グ・タイムアウト期間の終わりまでにウォッチドッグ入力ピンにおいて受けられ ない場合にウォッチドッグ・フォールト状態を発生する。 本発明の装置は、第２の予め規定された期間を有するパルス信号を発生するた めのパルス発生回路を含み、この第２の予め規定された期間はウォッチドッグ・ タイムアウト期間よりも短い。さらに、本発明の装置は、パルス発生回路および ウォッチドッグ入力ピンへ結合された駆動回路を含む。駆動回路は、パルス発生 回路からのパルス信号に応答を示し、予め規定された電流レベルでウォッチドッ グ入力ピンへ内部パルス信号を提供する。この予め規定された電流レベルは、ウ ォッチドッグ入力ピンが外部パルス信号を受けていないとき、ウォッチドッグ入 力ピンを内部パルス信号の電位レベルへ引くために十分である。さらに、この予 め規定された電流レベルは、ウォッチドッグ入力ピンが外部パルス信号を受けて いるとき、内部パルス信号の電位レベルへ導体を引く能力がない。 図面の簡単な説明 本発明の追加の利点は、図面を参照して引き続く詳細な説明を読む際に明らか となる。 図１は、例証として、ウォッチドッグ回路の簡単な構成を示す。 図２は、例証として、先行技術のウォッチドッグ不能化回路を示す。 図３は、別の先行技術のウォッチドッグ回路を示し、この回路はウォッチドッ グ機能を不能化するために余分のピンを必要とする。 図４は、本発明のある実施例に従うウォッチドッグ不能化回路を図示する。 図５Ａ〜図５Ｃは、外部パルス信号が存在するとき、内部パルス信号および外 部パルス信号の間の関係を図示する。 図６Ａ〜図６Ｃは、外部パルス信号が存在しないとき、内部パルス信号および 外部パルス信号の間の関係を図示する。 図７は、カウンタ連鎖回路から短い期間を有する信号を得るための一手法を、 例証として、図示し、このカウンタ連鎖回路は長い期間を有する第２の信号を発 生する能力もある。好ましい実施例の詳細な説明 図１〜図３は、先行技術のウォッチドッグ不能化（watchdog disabling）回路 を図示する。 図４は、本発明のある実施例に従うウォッチドッグ不能化回路を図示する。ウ ォッチドッグ・フォールト状態の発生を妨げるためには、ウォッチドッグ入力ピ ン１０８が予め規定されたウォッチドッグ・タイムアウト期間の満了前にパルス 駆動されなければならないことを思い起こすと、本発明は、ウォッチドッグ回路 １０６自体に対して内部にあるパルス発生回路を使用して、このピンをパルス駆 動する。ウォッチドッグ回路１０６の残りの部分に関する限り、被監視回路がウ ォッチドッグ入力１０８に外部からパルス駆動することを停止するときでさえも 、ウォッチドッグ入力１０８は適時にパルス駆動され続ける。 図４を参照すると、パルス発生回路４０１が示され、パルス発生回路４０１は 発振回路４０２およびカウンタ連鎖回路４０４を備える。遷移検出器２０２は導 体４０５上にリセット信号を発生し、遷移が検出されたときカウンタ連鎖回路４ ０４をリセットする。発振回路４０２およびカウンタ連鎖回路４０４は、パルス 信号を発生するための、当技術分野で知られた回路を表す。発振器およびカウン タ連鎖回路は例証のためにここで示されているけれど、パルス発生回路４０１は 予め規定された時間間隔でパルスを発生するための任意の手法によって実現され 得ることが予測されることを胸に抱くべきである。 ある実施例では、発振回路４０２およびカウンタ連鎖回路４０４は、予め規定 されたウォッチドッグ・タイムアウト期間を決定するためにウォッチドッグ回路 １０６内に存在したカウンタ連鎖回路および発振器を表す。ある実施例では、既 存のカウンタ連鎖内の前のタップ（tap）からタップを引き出す（tapping）こと によって、導体４０６上により短い時間期間のパルス信号が獲得されることがで きる。この手法は図７に詳細に説明される。 しかしながら、導体４０６を駆動するためにパルス発生回路４０１によって発 生されたパルス信号は、好ましくは、予め規定されたウォッチドッグ・タイムア ウト期間よりも短い期間を有する。この内部的に発生されたパルス信号のより短 い期間は、有利なことに、外部発生パルス信号が存在しない場合でさえもウォッ チドッグ・フォールト状態の発生を妨げて、この外部発生パルス信号は監督され ている回路によって発生される。 パルス発生回路４０１によって発生されたパルス信号は、駆動回路４１０へ入 力される。駆動回路４１０は、パルス信号入力に応答を示して、内部パルス信号 をウォッチドッグ入力ピン１０８へ提供する。監督されている回路によってウォ ッチドッグ入力ピン１０８が駆動されないときウォッチドッグ入力ピン１０８を 駆動するために十分な電流を持ってはいるが、この内部パルス信号は、パルス発 生回路４０１によって発生されたパルス信号と同じ期間を有する。 ある実施例において、駆動回路４１０は、抵抗４２２と直列接続のインバータ ４２０を使用して実現される。インバータ４２０は、ある実施例では、標準のＣ ＭＯＳインバータである。抵抗４２２は、インバータ４２０によって退かせ（si nked、シンクされる）又はインバータ４２０が源とされる（sourced、ソースさ れる）電流を制限する。この特徴には利点がある。なぜなら、ウォッチドッグ回 路１０６の構成要素がＩＣチップ上で実現される場合、典型的には、インバータ ４２０が吸い込み目となり（sink）または供給口となる（source）電流を制御す ることよりも抵抗４２２の値を制御することの方が容易であるからである。 駆動回路４１０によって提供される内部パルス信号の強さは、ウォッチドッグ 入力ピン１０８へ接続される任意の浮遊トライ・ステート（３値状態）・ゲート の潜在的な漏れ電流に打ち勝つために十分に強いことが好ましい。このようなト ライ・ステート・ゲートは、例えばソフトウェアが動作する被監督プロセッサに あることができる。ある実施例では、駆動回路４１０は、ウォッチドッグ入力ピ ン１０８に対して約１０μＡを供給し（source）また吸い込み（sink）すること が好ましい。 しかしながら、この内部パルス信号は、もし存在するならば、ウォッチドッグ 入力ピン１０８上に、外部パルス信号を打ち消す（overwhelm）ほど強いもので あってはならない。詳細に説明すると、ウォッチドッグ回路１０６のウォッチド ッグ入力ピン１０８が被監視プロセッサ、例えばマイクロプロセッサまたはマイ クロコントローラ、へ接続され、ウォッチドッグ機能が可能化されている（enab led）とき、外部パルス信号がウォッチドッグ入力ピン１０８へ提供される。こ の場合、被監視プロセッサによって出力された外部パルス信号は内部パルス信号 にまさり（override）、この内部パルス信号は弱い（weak）駆動回路４１０によ って出力される。 内部パルス信号と外部パルス信号との関係は、図５Ａ〜図５Ｃに図示される。 説明の目的のために、予め規定されたウォッチドッグ・タイムアウトの期間は、 １．８秒であると仮定する。外部パルス信号の期間は、外部パルス信号がウォッ チドッグ入力ピン１０８に存在するときウォッチドッグ・フォールト状態の発生 を妨げるために、予め規定されたウォッチドッグ・タイムアウト期間よりも小さ い、言ってみれば例えば１．６秒である。この外部パルス信号は図５Ａに示され る。 図５Ｂは、駆動回路４１０によって出力される内部パルス信号の存在を示し、 この内部パルス信号は、言ってみれば例えば１．４秒の期間を有する。現例示の ウォッチドッグ・タイムアウトの期間、外部パルス信号の期間、および内部パル ス信号の期間は、単なる例示であって、実際にはアプリケーション毎によって変 化することができるということを胸に止めるべきである。例示によれば、それら の期間は数百ミリ秒（ｍｓ）から数分までへ変更できる。 図５Ｃには、ウォッチドッグ入力ピン１０８の応答が示される。外部パルス信 号が存在するときは、ウォッチドッグ入力ピンの電圧レベルは、内部パルス信号 の状態とかかわなく、外部パルス信号の電圧レベルに従うことに注目すべきであ る。例えば、パルス５０２が外部パルス信号に存在するとき、ウォッチドッグ入 力ピン１０８は、パルス５０４によって示されるように、それに対応して従う。 注意すべきは、パルス５０２が（図５Ａに示されるように）外部パルス信号に現 れたちょうどその時、内部パルス信号は（図５Ｂに示されるように）ロウに引く ことに注目すべきである。しかしながら、内部パルス信号は外部パルス信号より も弱いので、ウォッチドッグ入力ピン１０８上の電位レベルは、外部信号が存在 するときにのみ、外部信号の電位レベルに従う。 さらに、内部パルス信号内のパルス５０６を真の状態にすることは、ウォッチ ドッグ入力ピン１０８に影響しない。なぜなら、この内部パルス信号は比較的に 弱く、外部パルス信号によって打ち消されるからであり、この外部パルス信号は 、パルス５０６が図５Ｂの内部パルス信号において真の状態にされているその時 に、ウォッチドッグ入力ピン１０８をロウに駆動する。 図６Ａでは、例えば、監督されている回路がスリープモードにあるとき、外部 パルス信号は取り去られている。この場合、ウォッチドッグ入力ピン１０におけ る電位レベルは、内部パルス信号の電位レベルによってのみ影響される。図６Ｂ および図６Ｃでは、ウォッチドッグ入力ピン１０８における電位レベルは、内部 パルス信号の電位レベルと実質的に対応するように示される。 明らかなように、内部パルス信号は、外部パルス信号がウォッチドッグ入力ピ ン１０８に存在しているとき、その外部パルス信号と干渉しない。しかしながら 、外部パルス信号が存在しないとき、内部パルス信号は、ウォッチドッグ入力ピ ン１０８へパルスを適時に提供することによって、ウォッチドッグ・タイムアウ ト期間の満了を妨げるように働く。どちらの場合でも、ウォッチドッグ・フォー ルト状態が真の状態になることは避けられる。 図７は、例証のために、カウンタ連鎖回路からより短い期間を有する信号を得 る１つの手法を示していて、このカウンタ連鎖回路はより長い期間を有する信号 を発生する能力がある。この手法によれば、同じカウンタ連鎖が短い方の内部パ ルス信号期間および長い方のウォッチドッグ・タイムアウト期間の双方を発生す ることができる。例証のために、ウォッチドッグ・タイムアウト期間は１．６秒 であるように任意に選択され、また内部パルス信号の期間は１．４秒であるよう に選択される。当業者に明らかであるように、これらの値はアプリケーション毎 によって変化し、図７の回路は、信号の期間のための他の値を得るために適した ように修正されることができるということは明かなはずである。 図７を参照すると、９つのフリップ・フロップ７００〜７１６が示され、これ らはフリップ・フロップの連鎖として結合されている。ある実施例では、フリッ プ・フロップ７００〜７１６は既知のＤフリップ・フロップを表す。フリップ・ フロップ７００〜７０８は４分周フリップ・フロップであり、一方フリップ・フ ロップ７１０〜７１６は２分周フリップ・フロッブである。フリップ・フロップ ７１０、７１２、および７１４の出力は、約１．４秒の期間を有する信号を得る ためにＮＡＮＤゲート７２０へ入力される。フリップ・フロップ７１６の出力は 約１．６秒の期間を有する信号を得るために使用される。 本発明において、内部の電圧分割器を排除すると、ウォッチドッグ機能が不能 化されている間、有利なことに、電力消費が減少する。この電力節約の特徴は、 削減された電力消費が最も重要であるアプリケーションでは非常に望ましい。例 示によれば、現在のマイクロプロセッサおよびマイクロコントローラは２０μＡ のオーダで電力消費する。先行技術において提供されるような、かなりの電力、 言ってみれば例えば１０μＡを消費するウォッチドッグ不能化回路が存在するこ とは、ある場合には受け入れ不可能な場合がある。別の例として、被監視回路、 例えば、ウォッチドッグ回路による監督の下にあるマイクロプロセッサまたはマ イクロコントローラは、しばしば意図的にスリープモードに置かれて、それによ って無視できる程度の電流を消費するアプリケーションがある。このようなアプ リケーションでは、ほとんど電力を消費しないウォッチドッグ不能化回路によっ てウォッチドッグ機能を不能化できる能力は、非常に価値がある。 さらに、本発明のウォッチドッグ不能化回路は、有利なことに、比較器を必要 としない。先行技術のウォッチドッグ不能化回路の比較器を除くと、有利なこと に、製造上の複雑性および費用が削減される。さらに、本発明のウォッチドッグ 不能化回路では、比較器に関連付けられた耐性の問題は、もはや争点とならない 。本発明のウォッチドッグ不能化回路を採用した監督回路は、低減された動作電 圧レベルＶｃｃにおいて動作するマイクロプロセッサまたはマイクロコントロー ラと一緒に容易に使用されることができる。 本発明のウォッチドッグ不能化回路は、有利なことに、図３の回路と比較する と、そのウォッチドッグ機能を不能化するための余分のピンを必要としない。結 果的に、本発明はより少ないピン数を持つより小さいパッケージにおいて実現さ れることができ、有利なことに、スペースを節約できる。 ウォッチドッグ不能化回路が主として監督回路と関連してここに記述されてい るけれど、本発明のウォッチドッグ不能化回路は他の重要なアプリケーションを 有することができることが意図される。例えば、本発明のウォッチドッグ不能化 回路はトライ・レベル（tri-level）入力の浮遊（フロート、floating)状態を検 出するために使用されることができる。３状態、すなわち、ハイ、ロウ、および フロートを有する信号を検出するために、本技術分野において、３レベル入力ピ ンが使用される。このような３レベル入力ピンは弱い内部パルス信号を用いてそ のピンをパルス駆動することによっていつそのピンがフロートになるかを検出す ることと、また、このような内部パルス信号がそのトライ・レベル入力ピンの電 位レベルに著しい影響するかを検出することとが、本発明のウォッチドッグ不能 化回路を使用することによって可能になる。トライ・レベル入力ピンが外部回路 によってハイまたはロウへ駆動される場合、弱い内部パルス信号は、打ち消され て、結果的にトライ・レベル入力ピンの電位レベルに著しく影響することができ ない。他方では、そのようなトライ・レベル入力ピンがフロートになると、その ビンは弱い内部パルス信号に応答してパルスを出す。 別の例として、このようなウォッチドッグ不能化回路は、デバイスまたは導体 のピンが外界へ接続されているかどうかを検出するために使用されることができ る。このアプリケーションでは、駆動回路４１０によって提供される電流レベル は、好ましくは、導体／ピンが外部回路またはデバイスへ接続されている間、駆 動回路４１０が導体／ピンの電位レベルに著しい影響することがないように調整 される。ピンが接続されていない場合、駆動回路４１０によって供給された弱い 電流レベルは、対応してそのピンがパルスを出すことを引き起こして、それによ ってそのピンが他の回路またはデバイスに接続されていないことを示す。 本発明はいくつかの好ましい実施例を参照して説明されたが、本発明の範囲内 にある変更、置換、および均等物がある。さらに、本発明の方法および装置を実 施する多くの代替の道があることもまた、注目されるべきである。したがって、 以下に添付した請求項は、本発明の真の趣旨および範囲の内に入るそのような代 替、置換、および均等物を含むものとして解釈されることが意図される。

【手続補正書】特許法第１８４条の４第４項 【提出日】平成９年４月２５日（１９９７．４．２５） 【補正内容】 ４． 前記発振回路、前記カウンタ連鎖回路、および前記駆動回路は、単一の集 積回路チップ上に製造されている、請求項３の方法。 ５． 前記カウンタ連鎖回路は、一連のＤフリップ・フロップを備える、請求項 ３に記載の方法。 ６． 前記ウォッチドッグ・タイムアウト期間は、前記カウンタ連鎖回路を使用 して確かめられる、請求項５に記載の方法。 ７． 導体が第１の回路へ結合されているかどうかを決定するための装置であっ て、 予め規定された時間間隔でパルスを発生するためのパルス発生回路を備え、 前記パルス発生回路および前記導体へ結合された駆動回路を備え、前記駆動回 路は、前記パルス発生回路からの前記パルスに応答を示し、予め規定された電流 レベルで前記導体へ内部パルス信号を提供し、前記予め規定された電流レベルは 、前記導体が前記第１の回路へ結合されないときに、前記導体を前記内部パルス 信号の電位レベルへ引くために十分であり、前記予め規定された電流レベルは、 前記導体が前記第１の回路に結合されるときに、前記内部パルス信号の前記電位 レベルへ前記導体を引く能力がある、装置。 ８． 前記駆動回路は抵抗に直列のインバータを備える、請求項７に記載の装置 。 ９． 前記パルス発生回路は、 発振回路と、 前記発振回路へ結合されたカウンタ連鎖回路と、 を備えた請求項７に記載の装置。 １０． 前記発振回路、前記カウンタ連鎖回路、および前記駆動回路は、単一の 集積回路チップ上に製造されている、請求項９に記載の装置。 １１． 前記カウンタ連鎖回路は、一連のＤフリップ・フロップを備える、請求 項９に記載の装置。 １２． ウォッチドッグ回路のウォッチドッグ入力ピンが第１の予め規定された 期間を有する外部パルス信号を受け取ることができないとき、前記ウォッチドッ グ回路のウォッチドッグ機能を不能化するための装置であって、前記ウォッチド ッグ回路は、前記ウォッチドッグ機能が可能化されている間に、前記外部パルス 信号が予め規定されたウォッチドッグ・タイムアウト期間の終わりまでに前記ウ ォッチドッグ入力ピンにおいて受け取られない場合に、ウォッチドッグ・フォー ルト状態を発生し、 第２の予め規定された期間を有するパルス信号を発生するためのパルス発生回 路を備え、前記第２の予め規定された期間は前記ウォッチドッグ・タイムアウト 期間よりも短く、 前記パルス発生回路および前記ウォッチドッグ入力ピンへ結合された駆動回路 を備え、前記駆動回路は、前記パルス発生回路からの前記パルス信号に応答を示 し、予め規定された電流レベルで前記ウォッチドッグ入力ピンへ内部パルス信号 を提供し、前記予め規定された電流レベルは、前記ウォッチドッグ入力ピンが前 記外部パルス信号を受けていないときに、前記ウォッチドッグ入力ピンを前記内 部パルス信号の電位レベルへ引くために十分であり、前記予め規定された電流レ ベルは、前記ウォッチドッグ入力ピンが前記外部パルス信号を受けているときに 、前記内部パルス信号の前記電位レベルへ前記導体を引く能力がある、装置。 １３． 前記駆動回路は抵抗と直列にインバータを備える、請求項１２に記載の 装置。 １４． 前記パルス発生回路は、 発振回路と、 前記発振回路へ結合されたカウンタ連鎖回路と、 を備えた請求項１２に記載の装置。 １５． 前記発振回路、前記カウンタ連鎖回路、および前記駆動回路は、単一の 集積回路チップ上に製造されている、請求項１４に記載の装置。 １６． 前記カウンタ連鎖回路は一連のＤフリップ・フロップを備える、請求項 １４に記載の装置。 １７． 前記ウォッチドッグ・タイムアウト期間が前記カウンタ連鎖回路を使用 して確かめられる、請求項１６に記載の装置。

Claims (1)

1. 【特許請求の範囲】 １． ウォッチドッグ回路のウォッチドッグ入力ピンが第１の予め規定された期 間を有する外部パルス信号を受け取ることができないとき、前記ウォッチドッグ 回路のウォッチドッグ機能を不能化する方法であって、前記ウォッチドッグ回路 は、前記ウォッチドッグ機能が可能化されている間に、前記外部パルス信号が予 め規定されたウォッチドッグ・タイムアウト期間の終わりまでに前記ウォッチド ッグ入力ピンにおいて受け取られない場合に、ウォッチドッグ・フォールト状態 を発生し、 第２の予め規定された期間を有するパルス信号を発生するためのパルス発生回 路を設けるステップを備え、前記第２の予め規定された期間は前記ウォッチドッ グ・タイムアウト期間よりも短く、 前記パルス発生回路および前記ウォッチドッグ入力ピンへ駆動回路を結合する ステップを備え、前記駆動回路は、前記パルス発生回路からの前記パルス信号に 応答を示し、予め規定された電流レベルで前記ウォッチドッグ入力ピンへ内部パ ルス信号を提供し、前記予め規定された電流レベルは、前記ウォッチドッグ入力 ピンが前記外部パルス信号を受けていないときに、前記ウォッチドッグ入力ピン を前記内部パルス信号の電位レベルへ引くために十分であり、前記予め規定され た電流レベルは、前記ウォッチドッグ入力ピンが前記外部パルス信号を受けてい るときに、前記内部パルス信号の前記電位レベルへ前記導体を引く能力がある、 ウォッチドッグ機能を不能化する方法。 ２． 前記パルス発生回路および前記ウォッチドッグ入力ピンへ前記駆動回路を 結合する前記ステップは、 前記ウォッチドッグ入力ピンへ抵抗を結合するステップと、 前記抵抗と前記パルス発生回路との間にインバータを結合するステップと、 を備える請求項１に記載の方法。 ３． 前記パルス発生回路を設ける前記ステップは、 発振回路を設けるステップと、 前記発振回路へカウンタ連鎖回路を結合するステップと、 を備える請求項１に記載の方法。 ４． 前記発振回路、前記カウンタ連鎖回路、および前記駆動回路は、単一の集 積回路チップ上に製造されている、請求項３の方法。 ５． 前記カウンタ連鎖回路は、一連のＤフリップ・フロップを備える、請求項 １に記載の方法。 ６． 前記ウォッチドッグ・タイムアウト期間は、前記カウンタ連鎖回路を使用 して確かめられる、請求項５に記載の方法。 ７． 導体が第１の回路へ結合されているかどうかを決定するための装置であっ て、 予め規定された時間間隔でパルスを発生するためのパルス発生回路を備え、 前記パルス発生回路および前記導体へ結合された駆動回路を備え、前記駆動回 路は、前記パルス発生回路からの前記パルスに応答を示し、予め規定された電流 レベルで前記導体へ内部パルス信号を提供し、前記予め規定された電流レベルは 、前記導体が前記第１の回路へ結合されないときに、前記導体を前記内部パルス 信号の電位レベルへ引くために十分であり、前記予め規定された電流レベルは、 前記導体が前記第１の回路に結合されるときに、前記内部パルス信号の前記電位 レベルへ前記導体を引く能力がある、装置。 ８． 前記駆動回路は抵抗に直列のインバータを備える、請求項７に記載の装置 。 ９． 前記パルス発生回路は、 発振回路と、 前記発振回路へ結合されたカウンタ連鎖回路と、 を備えた請求項７に記載の装置。 １０． 前記発振回路、前記カウンタ連鎖回路、および前記駆動回路は、単一の 集積回路チップ上に製造されている、請求項９に記載の装置。 １１． 前記カウンタ連鎖回路は、一連のＤフリップ・フロップを備える、請求 項７に記載の装置。 １２． ウォッチドッグ回路のウォッチドッグ入力ピンが第１の予め規定された 期間を有する外部パルス信号を受け取ることができないとき、前記ウォッチドッ グ回路のウォッチドッグ機能を不能化するための装置であって、前記ウォッチド ッグ回路は、前記ウォッチドッグ機能が可能化されている間に、前記外部パルス 信号が予め規定されたウォッチドッグ・タイムアウト期間の終わりまでに前記ウ ォッチドッグ入力ピンにおいて受け取られない場合に、ウォッチドッグ・フォー ルト状態を発生し、 第２の予め規定された期間を有するパルス信号を発生するためのパルス発生回 路を備え、前記第２の予め規定された期間は前記ウォッチドッグ・タイムアウト 期間よりも短く、 前記パルス発生回路および前記ウォッチドッグ入力ピンへ結合された駆動回路 を備え、前記駆動回路は、前記パルス発生回路からの前記パルス信号に応答を示 し、予め規定された電流レベルで前記ウォッチドッグ入力ピンへ内部パルス信号 を提供し、前記予め規定された電流レベルは、前記ウォッチドッグ入力ピンが前 記外部パルス信号を受けていないときに、前記ウォッチドッグ入力ピンを前記内 部パルス信号の電位レベルへ引くために十分であり、前記予め規定された電流レ ベルは、前記ウォッチドッグ入力ピンが前記外部パルス信号を受けているときに 、前記内部パルス信号の前記電位レベルへ前記導体を引く能力がある、装置。 １３． 前記駆動回路は抵抗と直列にインバータを備える、請求項１２に記載の 装置。 １４． 前記パルス発生回路は、 発振回路と、 前記発振回路へ結合されたカウンタ連鎖回路と、 を備えた請求項１２に記載の装置。 １５． 前記発振回路、前記カウンタ連鎖回路、および前記駆動回路は、単一の 集積回路チップ上に製造されている、請求項１４に記載の装置。 １６． 前記カウンタ連鎖回路は一連のＤフリップ・フロップを備える、請求項 １２に記載の装置。 １７． 前記ウォッチドッグ・タイムアウト期間が前記カウンタ連鎖回路を使用 して確かめられる、請求項１６に記載の装置。