JP2002502171A - 対称送信ライン駆動用出力バッファ - Google Patents

対称送信ライン駆動用出力バッファ

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JP2002502171A JP2000529791A JP2000529791A JP2002502171A JP 2002502171 A JP2002502171 A JP 2002502171A JP 2000529791 A JP2000529791 A JP 2000529791A JP 2000529791 A JP2000529791 A JP 2000529791A JP 2002502171 A JP2002502171 A JP 2002502171A
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Abstract

(57)【要約】 電源供給入力（１１，１２）と送信ライン（ＴＬ）と接続するための出力（Ｘ，Ｙ）とを有するブリッジ駆動回路（１）を含む対称送信ラインを差分的に駆動するための出力バッファ回路である。電源供給回路（２）は上位電源供給電位（Ｖｕ）と下位電源供給電位（Ｖｌ）をブリッジ駆動回路に提供する。電源供給回路（２）はソース・インピーダンス（Ｒｓ）を具備した電圧源を構成する。ソース・インピーダンス（Ｒｓ）とブリッジ駆動回路のブリッジ対角線のＯＮインピーダンス（Ｒｕ，Ｒｌ）の合計は、送信ラインの特性インピーダンスに整合されている。電圧発生器回路（２２）は定電圧源電位を予め定められたレベルにバイアスする。本発明に基づく出力バッファ回路は、送信機側の送信ラインを差分特性インピーダンスとコモンモード特性インピーダンスの両方に関して整合させる。

Description

【発明の詳細な説明】
【０００１】 本発明は、請求項１記載の対称送信ラインを差分的に駆動するための出力バッ
ファに関する。この種類の出力バッファは米国特許第５，５１９，７２８号で知
られている。
【０００２】 ディジタル通信システムは複雑さと速度を連続的に増加させている。この結果
ディジタルデータを高いデータ速度で送信することを可能とする、異なるシステ
ム区分間でのインタフェースに対する強い要求が存在する。その様なインタフェ
ースは複雑なシステムの総合的な電力消費を適切な範囲内に維持するために電力
効率を良くすべきである。
【０００３】 米国特許第５，５１９，７２８号から差分シグナリング技法を適用して高速で
また送信ライン上で低電力でデータ送信することが知られている。差分シグナリ
ング技法は送信ライン間の差分信号振幅を低く保ち、従って信号を送信するため
に必要な電力を低く保つことが可能である。この文献から受信機側で送信ライン
を終端し信号品質を改善することが更に知られている。この文献は更に対称送信
ライン上でのコモンモード電圧を予め定められたレベルに維持するための手段を
提供している。この文献の中ではこれは定電流をブリッジ駆動回路に送信機側で
ブリッジ駆動回路の中に供給し、ブリッジ駆動回路の低電圧供給端子を抵抗器を
直列に接続して接地することにより実現されている。定電流がブリッジならびに
この抵抗器を流れる結果、抵抗器で一定の電圧降下が生じ、これは送信ライン上
でコモンモード電圧として現れる。効率的な電力設計を意図している場合は、こ
の抵抗器はかなり高い値を持たなければならない。
【０００４】 何らかの理由、例えば送信ラインの経路内の特性インピーダンスの変化、また
は受信機側での不適切な終端処理、のために送信ライン上で反射が発生すると、
この文献で知られている出力バッファはその様な反射を吸収することはできない
はずである。むしろ出力バッファに到達した反射は受信機に反射して戻されるは
ずであり、それは定電流源は主力バッファを非常に高い出力インピーダンスとす
るからである。このような前後への反射は、特に高いビット速度で急峻な立ち上
がりの送信信号を乱す。このことは米国特許第５，５１９，７２８号で知られる
種類の回路を高いビット速度で動作させる際の制限となる。
【０００５】 本発明の目的は対称送信ラインを差分的に駆動するための出力バッファ回路を
提供することであり、これは省電力で非常に高いビット速度で動作しかつ送信ラ
イン上のコモンモード電圧を予め定められた狭い範囲内に保持することが可能で
ある。
【０００６】 本発明に基づけば、この目的は請求項１に記載の通りに解決される。本発明に
基づけば、出力バッファ回路はブリッジ駆動回路に給電するための電源供給回路
を有し、この電源供給回路はソース・インピーダンスを具備した電圧源のように
振る舞う。電源供給回路のソース・インピーダンスとブリッジ駆動回路のＯＮ状
態でのそれぞれ対角線成分に寄与するインピーダンスの和は、出力バッファ回路
の出力インピーダンスが送信ラインの特性インピーダンスと基本的に整合するよ
うに選択されている。電圧発生器回路は低電圧源電位を予め定められたバイアス
・レベルにバイアスして、送信ライン上で望ましいコモンモード・レベルが得ら
れるようにしている。好適に電圧発生器回路は特性インピーダンス、好適に送信
ラインのコモンモード特性インピーダンスよりも低いインピーダンスを有してい
る。
【０００７】 本発明に基づく出力バッファ回路の特長は、送信ラインの送信側で送信ライン
の特性インピーダンスに整合させることが可能な一方で、同時に電圧発生器回路
は送信ラインの受信機で予想されるコモンモード・レベルを提供することである
。生成された電圧のインピーダンスが十分低い場合、出力バッファ回路は送信ラ
インの差分ならびにコモンモード特性インピーダンスの両方を整合させることが
できる。差分特性インピーダンスは対称送信ラインの２本の信号導体の間に出現
する。コモンモード特性インピーダンスはそれぞれの信号導体と接地電位との間
に出現する。特長的な実施例は添付の請求項に記載されている。
【０００８】 本発明の１つの実施例によれば、出力バッファ回路の電源供給回路の電圧源回
路はソース・フォロアとして接続されたトランジスタを含む。このトランジスタ
はその制御端子に基準電位を受ける。トランジスタのソースはブリッジ駆動回路
の上位電源供給電位を提供する。下位電源供給電位は電圧発生器回路から提供さ
れる。
【０００９】 電圧発生器回路は好適に１つのダイオードまたは直列接続された複数のダイオ
ードを、希望するコモンモード・レベルに応じて含むか、または一定のドレイン
・ソース電圧を提供するように接続されたトランジスタを含む。これは例えばそ
のトランジスタのゲートとドレインを互いに接続することにより実現できる。前
記電圧発生器回路から提供されるバイアス・レベルが接地レベルの場合、その電
圧発生器は単に１つの抵抗器のみで構成される。
【００１０】 好適な実施例によれば、ソースフォロワ・トランジスタの制御端子に与えられ
る基準電位は、電圧発生器回路で発生された電圧を基準として生成される。しか
しながら、回路は送信ライン上のコモンモード電位を検出して、その送信コモン
モード・レベルがほぼ希望するレベルになるように電圧発生器回路を制御するよ
うに用意することができる。
【００１１】 好適にブリッジ駆動回路を構成するこれらのトランジスタは、ブリッジの対角
線を構成するトランジスタのＯＮインピーダンスの合計が、差分特性ライン・イ
ンピーダンスに近いかまたは等しくなるように選択されている。この構成は簡単
で集積回路の表面上でわずかな領域しか必要としない。好適に電圧発生器回路で
発生された電圧のインピーダンスは、少なくとも１つの出力端子とバッファ回路
の接地電位との間のインピーダンスが送信ラインのコモンモード特性インピーダ
ンスに近いかまたは等しくなるように選択されている。
【００１２】 本発明の好適な実施例によれば、ブリッジ駆動回路はその電源を供給増幅器か
ら受け取り、その出力段は出力電流が出力段から外に流れ出すだけではなく、出
力電流が出力段に流れ込むことができるように適合されている。この機能を有す
る出力段はプッシュ・プル段と呼ばれている。この種の出力段を備えた供給増幅
器を用意することは、ブリッジ駆動回路へ電力を供給するための理想電圧源の挙
動をより良く近似することを可能とするので有益である。抵抗器を供給増幅器と
ブリッジ駆動回路の間に直列接続して、ブリッジ駆動回路の出力インピーダンス
を調整することが可能である。
【００１３】 好適に、電圧発生器回路はプッシュ・プル段を具備しブリッジ駆動回路に低位
供給電源電位を供給するための追加供給増幅器として組み込まれる。この様にし
て、反射が送信機に到達した結果、一時的に電力を送信ラインから出力バッファ
の電源供給回路に供給された場合でも、出力バッファ回路が高度に線形として振
る舞えるようにできる。
【００１４】 以下に本発明の好適な実施例を添付図を参照して説明する。
【００１５】 図１ａは本発明に基づく出力バッファ回路の一般的ブロック図を示す。このブ
ロック図の中で、参照番号１は送信ラインＴＬと接続するための出力端子Ｘおよ
びＹを有するブリッジ駆動回路を表わす。参照番号１１および１２はそれぞれブ
リッジ駆動回路の上位電源供給端子と下位電源供給端子を表わす。上位および下
位電源供給端子１１および１２はブリッジ駆動回路の電源供給入力を構成する。
Ｄｉｎは送信ラインＴＬ上で送信されるディジタル・データ信号を受信するため
の信号入力を表わす。ブリッジ駆動回路１は各々の出力端子Ｘ，Ｙを電源供給端
子１１，１２の１つと、送信される入力信号の論理状態に基づいて、差分信号が
Ｄｉｎに基づき出力端子Ｘ，Ｙの間に現れるように接続するように適合されてい
る。ＲｕおよびＲｌはブリッジ駆動回路１を構成するスイッチ構成部品に固有な
インピーダンスを表わす。
【００１６】 参照番号２はブリッジ駆動回路１に電力を供給するための電源供給回路を表す
。電源供給回路２はソース・インピーダンスＲｓを有する電圧源２１を含む。Ｖ
ｓは電圧源２１で発生される電圧を表す。ソース・インピーダンスＲｓを具備し
た電圧源２１はブリッジ駆動回路の上位側電源供給端子１１に上位側電源供給電
位Ｖｕを供給するように接続されており、上位側電源供給電位Ｖｕはブリッジ駆
動回路１の下位側電源供給入力１２の下位側電源供給電位Ｖｌを基準としている
。
【００１７】 参照番号２２は電圧発生器回路を表し、出力端子Ｘ，Ｙにおけるコモンモード
電圧を希望する予め定められたレベルに維持するように接続されている。この電
圧発生器回路２２は電圧源２１に接続されブリッジ駆動回路１の下位側電源供給
端子１２に供給される下位側電圧源電位Ｖｌを、設置電位ＧＮＤから予め定めら
れたレベルにほぼ維持する。
【００１８】 電圧発生器回路２２は発生された電圧Ｖｃｏｎｓｔを低インピーダンスＲｇで
提供するように適合されている。好適にＲｕ，ＲｌおよびＲｓの合計は送信ライ
ンＴＬの差分特性インピーダンス、すなわちそれぞれＸおよびＹに接続されてい
る２本の信号導体間の送信ラインの特性インピーダンスと整合するように選択さ
れている。この様にして、出力バッファへ戻る差分信号反射は出力バッファで吸
収され、受信機側での信号品質の劣化は引き起こさない。
【００１９】 Ｒｇは出力バッファ回路が送信ラインＴＬのコモンモード特性インピーダンス
、すなわち送信ラインＴＬと接地電位ＧＮＤの信号導体間の特性インピーダンス
と整合するように選択できる。この目的のためにＲｇは送信ラインＴＬのコモン
モード特性インピーダンスよりも低く選択できる。この様にして、出力バッファ
回路へ戻るコモンモード反射は出力バッファ回路で吸収され、受信機側での信号
品質の劣化は引き起こさない。
【００２０】 受信機側での差分信号の劣化を可能な限り少なくするために、出力バッファ回
路の両端子ＸおよびＹに対するコモンモード・ソース・インピーダンスを可能な
限りバランスさせて維持することが好適である。従って、電圧源２１のソース・
インピーダンスＲｓをＲｕとＲｌに比較して小さく保つことが好適である。好適
に、ＲｓはＲｕ，ＲｌおよびＲｓの合計の１５％よりも小さい。
【００２１】 図１ｂは本発明の第１実施例に基づく出力バッファ回路を示す。
【００２２】 この図の中で、ＡおよびＢはディジタル・データ信号ＤｉｎとＤｉｎの反転と
をそれぞれ受信するための入力端子を表す。Ｎ３からＮ６はブリッジ駆動回路を
構成するために接続されているＮＭＯＳトランジスタを表す。トランジスタＮ３
とＮ６はこのブリッジ駆動回路の第１対角線を形成し、一方トランジスタＮ５と
Ｎ４はこのブリッジ駆動回路の第２対角線を形成する。トランジスタＮ３および
Ｎ５のドレインは互いに接続され、ブリッジ駆動回路の上位電源供給端子１１を
構成する。トランジスタＮ４およびＮ６のソースは互いに接続されてブリッジ駆
動回路の下位電源供給入力１２を構成する。トランジスタＮ３のソースはトラン
ジスタＮ４のドレインおよびブリッジ駆動回路の出力端子Ｘに接続されている。
トランジスタＮ５とトランジスタＮ６のドレインは互いに接続され、ブリッジ駆
動回路の出力端子Ｙに接続されている。図１ｂの中でその差分特性インピーダン
スとして表記されている、送信ラインＴＬは出力端子ＸおよびＹの間に接続され
ている。トランジスタＮ３とＮ６のゲートは互いに入力端子Ａに接続されている
。トランジスタＮ５とＮ４のゲートは互いに入力端子Ｂに接続されている。
【００２３】 Ｎ９はＮＭＯＳトランジスタを表し、そのゲートおよびドレインは互いにブリ
ッジ駆動回路の下位電源供給入力１２に接続されている。トランジスタＮ９のソ
ースは接地電位ＧＮＤに接続されている。
【００２４】 Ｎ２はソース・フォロワとして接続されている。トランジスタＮ２のソースは
ブリッジ駆動回路１の上位電源供給端子１１に接続されている。トランジスタＮ
２のドレインは出力段の供給電圧を受信するための外部端子Ｖｅｘｔに接続され
ている。これに代わってトランジスタＮ２のドレインを出力バッファ回路の正の
供給電圧Ｖｃｃに接続することも可能である。外部端子Ｖｅｘｔを具備すること
が好適であるが、それは低供給電圧Ｖｅｘｔを供給してＮ２内での電力消費を押
さえることが出来るためである。Ｖｅｘｔへ供給される低供給電圧は省電力手法
で複数の信号チャンネル用に複数の出力バッファ回路用に生成することが可能で
ある。
【００２５】 Ｉ１は定電流ＣＩ１を提供する定電流源を表す。定電流源Ｉ１の１つの端子は
Ｖｃｃに接続されている。Ｉ１のもう一方の端子はＮＭＯＳトランジスタＮ１の
ドレイン並びにゲートおよび、ＮＭＯＳトランジスタＮ２のゲートに接続されて
いる。トランジスタＮ１のソースは抵抗器Ｒ０の一方の端に接続されている。抵
抗器Ｒ０のもう一方の端はブリッジ駆動回路１の下位電源供給入力１２に接続さ
れている。
【００２６】 動作に際して、ブリッジ駆動回路そして特にトランジスタＮ３およびＮ６のゲ
ートは相補データ信号を端子Ａ，Ｂで受信し、これはブリッジ駆動回路１の対角
線の１つを完全にオンとし、一方もう１つの対角線を完全にオフとするように駆
動する。この様にして、その符号が入力端子Ａ，Ｂでの相補データ信号に基づく
差分信号が出力端子Ｘ，Ｙの間に現れる。ＯＮ状態のトランジスタはそのトラン
ジスタをＯＮ状態とするのに十分高いゲート電圧を受信し、基本的にオーム的イ
ンピーダンスとして振る舞う。言葉を変えれば、ＯＮ状態のトランジスタは「飽
和」している。それぞれの上側トランジスタのＯＮインピーダンスは図１ａのＲ
ｕに相当する。それぞれの下側トランジスタのＯＮインピーダンスは図１ａのＲ
ｌに相当する。
【００２７】 電流源Ｉ１は、Ｎ１のドレインとソース間のチャンネル、抵抗器Ｒ０およびト
ランジスタＮ９のドレインとソース間のチャンネルを通って定電流ＣＩ１を流す
。この結果トランジスタＮ９のドレイン・ソース間の閾値電圧に相当するほぼ一
定の電圧降下が生じる。トランジスタＮ９で生成された電圧はＮ９を流れる電流
には基本的に従属しない。本実施例のトランジスタＮ９は図１ａの電圧発生回路
を構成する。ドレイン・ソース間の電圧は図１ａの中で次のようにモデル化され
、
【数１】 Ｖｃｏｎｓｔ＝Ｖ０＋Ｒｇ・Ｉｓ ここでＩｓは端子１２から流れ出る電流である。Ｒｇは動作点Ｖ０に於けるＮ
９のドレイン・ソース間の差分インピーダンスである。Ｒｇが低い場合、Ｖｃｏ
ｎｓｔは一定と言える。
【００２８】 トランジスタＮ１およびＮ２は電圧ミラーとして動作する。トランジスタＮ１
のソース電圧はトランジスタＮ２のソース、すなわちブリッジ駆動回路１の上位
電源供給端子１１に反映される。Ｎ１のソースの電圧は低電流ＣＩ１によるＲ０
での電圧降下と、トランジスタＮ９での電圧降下の合計である。この様にして、
Ｒ０は基準電位差を提供し、トランジスタＮ１のソースはトランジスタＮ９のド
レインでの電位を基準とする基準電位を受け取る。その結果、ブリッジ駆動回路
１の上位電源供給端子１１と下位電源供給入力１２の間の電圧はトランジスタＮ
９に掛かる電圧とから基本的に無関係となる。
【００２９】 図１ｂの回路において、ＲｕとＲｌは対応するトランジスタＮ３からＮ６のチ
ャンネル長さとチャンネル幅の比率で決定される。このトランジスタＮ９の形式
の電圧発生器回路のインピーダンスＲｇは、トランジスタＮ９の傾斜コンダクタ
ンス、幅および長さの様な物理的パラメータで決定される。ソース・フォロワと
して接続されているトランジスタＮ２の形式の電源２１のソース・インピーダン
スはトランジスタＮ２の傾斜コンダクタンス、幅および長さの様な物理的パラメ
ータに依存する。
【００３０】 図１ｂの回路において、トランジスタＮ２の物理的パラメータおよびトランジ
スタＮ３からＮ６のチャンネル長さとチャンネル幅の比率は、ＯＮインピーダン
スＲｕおよびＲｌ並びにトランジスタＮ２で提供されるソース・インピーダンス
の合計が、送信ラインＴＬの差分特性インピーダンスに整合するように好適に選
択される。
【００３１】 好適に、現在導通している上位側トランジスタＮ３，Ｎ５の１つのＯＮインピ
ーダンスＲｕとＮ２のソース・インピーダンスＲｓの合計は、現在導通している
下位側トランジスタＮ４，Ｎ６の１つのＯＮインピーダンスＲｌとＮ９で提供さ
れる差分インピーダンスＲｇの合計にほぼ等しくなるように選択される。この様
にして出力バッファ回路は対称インピーダンスを両端子ＸおよびＹに具備し、コ
モン・モード反射が送信ラインＴＬの信号導体を通じて差分信号に伝達されない
ようにし、また差分反射が効果的に制動されるようにしている。
【００３２】 図２ａは本発明に基づく出力バッファ回路の第２実施例のブロック図を示す。
【００３３】 図２ａにおいて、図１ａ内の対応する構成要素と同一または類似の構成要素は
、同一参照番号で表されている。これらの構成要素に関して、繰り返しを避ける
ために図１ａの説明を参照している。
【００３４】 図２ａにおいて、電圧源回路２１がブリッジ駆動回路１の上位電源供給端子１
１と接続されてブリッジ駆動回路の上位電源供給電位Ｖｕを供給している。電源
２１のもう一方の端子は接地電位ＧＮＤに接続されている。
【００３５】 電圧発生器回路２２がブリッジ駆動回路１の下位電源供給入力１２に接続され
て、下位電源供給電位を端子１２に供給している。電圧発生器回路２２のもう一
方の端子は接地電位に接続されている。
【００３６】 図２ｂは第２実施例の図２ａのブロック図を実現するための回路を示す。この
図において、図１ｂの対応する構成要素に類似しているかまたは同一の構成要素
は同一の参照番号で表されている。この様な構成要素に関して、繰り返しを避け
るために図１ｂに関してなされた説明を参照する。
【００３７】 図２ｂで、Ｖｒｅｆ２はトランジスタＮ９のゲートとドレイン間に一定電圧を
生成するための回路を表す。この電圧は多くの異なる方法で発生させることが可
能であり、それらの各々は当技術分野で良く知られている。トランジスタＮ９の
ドレイン・ソース電圧は従ってＶｒｅｆ２とＮＭＯＳトランジスタＮ９の閾値電
圧の合計量となる。電圧発生器回路２２内に電圧源Ｖｒｅｆ２を用意することは
、Ｎ９の閾値電圧とは異なる一定電圧Ｖｃｏｎｓｔを発生させる必要が有る場合
に好適である。図２ｂに示すＶｒｅｆ２とＮ９の配置は図１ｂの電圧発生器回路
に代わる実施例である。逆に、図２ｂの中でトランジスタＮ９で具備される閾値
電圧で十分な場合、電圧源Ｖｒｅｆ２は削除できる。
【００３８】 Ｖｒｅｆ１はトランジスタＮ１に供給される、接地電位ＧＮＤを基準とした基
準電圧を表す。図１ｂと同様、トランジスタＮ１およびＮ２は電圧ミラーとして
動作し、端子１１における上位電源供給電位Ｖｕは、Ｖｒｅｆ１に等しいソース
電位Ｖｓを具備し、トランジスタＮ２の物理的パラメータで決定されるソース・
インピーダンスＲｓの電圧源２１から供給されると見なすことができる。
【００３９】 出力バッファ回路の出力端子ＸおよびＹにおける差分出力インピーダンスは、
ブリッジ駆動回路の現在導通している対角線内のトランジスタのインピーダンス
、図２ａでＲｕとＲｌと模式化されている、とソース・フォロワＮ２で提供され
るインピーダンス、図２ａでＲｓと模式化されている、そして更に電圧発生器回
路２２のインピーダンスＲｇの合計である。好適にこの合計は、少なくとも送信
ラインの差分特性インピーダンスにほぼ等しくして、差分信号に対する発信元側
での終端処理を実現している。好適にＮ２およびＮ９の物理的パラメータは、ト
ランジスタＮ２で提供されるインピーダンスＲｓとトランジスタＮ９で提供され
るインピーダンスＲｇが少なくともほぼ等しくなるように選択され、トランジス
タＮ３からＮ６の物理的パラメータは、これらのトランジスタのインピーダンス
Ｒｕ，Ｒｌが少なくともほぼ等しくなるように好適に選択されている。この様に
して、端子Ｘにおけるコモン・モード出力インピーダンスは、端子Ｙにおけるコ
モン・モード出力インピーダンスとほぼ等しくなり、受信機側から出力バッファ
回路に到達する送信ライン上のコモン・モード反射が端子ＸおよびＹに掛かる差
分信号に伝達されることは無い。
【００４０】 トランジスタＮ１のソースに供給される基準電圧Ｖｒｅｆ１は、例えば基準抵
抗器をトランジスタＮ１のソースと接地電位ＧＮＤとの間に接続することで生成
できる。これに代わる方法として、Ｖｒｅｆ１を発生するための別の定電圧回路
を用意することも可能である。この場合、定電流源Ｉ１は１本の単純な抵抗器に
置き換えられる。
【００４１】 図２ｃは本発明の第２実施例に基づく出力バッファ回路のブロック図を実現す
るための別の回路を示す。図２ｃ内の構成部品で図１ｂ内の構成部品に類似して
いるかまたは同一のものは、同じ参照番号で表されている。この様な構成部品に
関して、繰り返しを避けるために図１ｂでなされた説明を参照する。
【００４２】 図２ｃに示される回路は上位供給増幅器Ａ１を含み、その出力はブリッジ駆動
回路１の上位電源供給端子１１に接続されている。図２ｃの回路は更に下位供給
増幅器Ａ２を含み、その出力はブリッジ駆動回路１の下位電源供給入力１２に接
続されている。両方の増幅器Ａ１およびＡ２はそれぞれ電源供給端子（図示せず
）を有し、それらは電源供給バスに接続され、上位供給電源電位ＶＣＣと下位供
給電源電位ＧＮＤを提供している。増幅器Ａ１およびＡ２に電源を供給するその
他の方法も等しく可能である。この実施例の上位供給増幅器Ａ１は上位基準電位
Ｖｒｅｆｈを受信するための入力を含む。増幅器Ａ１は好適に１の増幅係数を具
備し、増幅器Ａ１の出力電圧が基準電位Ｖｒｅｆｈに対応するようにしている。
【００４３】 同様に、下位供給増幅器Ａ２は低位基準電位Ｖｒｅｆｌを受信するための入力
を含み、そして好適に１の増幅率を具備し、増幅器Ａ２の出力電圧が基準電位Ｖ
ｒｅｆｌに対応するようにしている。もちろん、別の増幅率も可能である。例え
ば、良く知られている型式の抵抗フィードバック・ネットワークが採用出来る。
この場合、各々の増幅器の出力電圧はその増幅率を乗算されたそれぞれの基準電
位に対応する。
【００４４】 各々の供給増幅器Ａ１，Ａ２はプッシュ・プル型出力段を含み、増幅器の出力
に電流が入り込んだりまたは増幅器の出力から電流が流れ出すことに関わりなく
、増幅器の出力電圧が基本的に一定となるようにしている。この様な供給増幅器
Ａ１およびＡ２を用いて、図２ａの電圧源回路２１と電圧発生器回路２２を実現
することは、有効であるがそれはこれらの供給増幅器が、電力が出力端子Ｘ，Ｙ
から出力バッファ回路の中へ供給されるような場合でも、出力バッファ回路がほ
ぼ線形な挙動を保証するからである。この電源の逆流は、例えば強烈な反射が送
信ラインで生じた際に起こりうる。別の理由は、受信側がバイアス電流を出力バ
ッファ回路の中に供給したりまたはそこから引き出すことである。
【００４５】 図２ｃに示されるように、供給増幅器Ａ１およびＡ２は好適に良く知られてい
る演算増幅器を含む。この演算増幅器の出力はその演算増幅器の反転入力に接続
されている。増幅器の十分に高い開ループ増幅利得を与えることにより、各々の
増幅器Ａ１，Ａ２の出力インピーダンスはブリッジ駆動回路１の現在導通状態の
対角線内のトランジスタのＯＮインピーダンスに比較して無視できるほど小さく
なる。供給増幅器Ａ１、Ａ２のソース・インピーダンスを増やしたい場合は、直
列インピーダンスをそれぞれの増幅器の出力とブリッジ駆動回路１の対応する電
源供給端子１１または１２との間に接続することができる。この様な直列インピ
ーダンスを供給増幅器Ａ１の出力とブリッジ駆動回路１の電源供給端子１１を具
備することで、図２ａのブロック図内のＲｓを増し、一方直列インピーダンスを
供給増幅器Ａ２の出力とブリッジ駆動回路１の下位電源供給入力１２を具備する
ことで、図２ａのブロック図内の電圧発生器回路２２のＲｇが増加する。
【００４６】 キャパシタＣ１およびＣ２は高い周波数での増幅器Ａ１およびＡ２の増幅率の
低下を補償するためのデカップリング・キャパシタを表す。キャパシタＣ１は供
給増幅器Ａ１の出力と接地電位との間に接続されている。キャパシタＣ２は供給
増幅器Ａ２と接地電位との間に接続されている。これらのキャパシタは小さいが
、それは低い周波数では供給増幅器Ａ１およびＡ２は低いソース・インピーダン
スを能動的に提供するからである。
【００４７】 図２ｃの実施例において、図２ａ内のブロック図の電圧源２１とそのブロック
図の電圧発生器回路２２の両方が供給増幅器で実現されている。もちろん、電圧
源２１または電圧発生器回路２２のいずれかを供給増幅器で実現し、もう一方を
図１ｂまたは２ｂに示す方法で実現することも可能である。
【００４８】 図３は図２ｃに示される種類の複数の出力バッファを接続した実施例を示す。
図３の中で、図２ｃ内の構成部品と同一または類似の構成部品は同じ参照番号で
表されている。その様な構成部品に関して、繰り返しを避けるために図２ｃに関
連してなされた説明を参照する。
【００４９】 図３において、Ｒ１およびＲ２は供給増幅器Ａ１およびＡ２の出力に直列接続
された抵抗器を表し、それぞれ上位電源供給電位Ｖｕをブリッジ駆動回路１の上
位電源供給端子１１に供給し、また低位電源供給電位Ｖｌをブリッジ駆動回路１
の下位電源供給入力１２に供給するためのものである。Ｒ３はブリッジ駆動回路
１の上位電源供給端子１１と上位デカップリング・レイルＶｂｈｅとの間に接続
された抵抗器を表す。Ｒ４はブリッジ駆動回路１の下位電源供給入力１２と低位
デカップリング・レイルＶｂｌｅとの間に接続された抵抗器を表す。上位デカッ
プリング・レイルＶｂｈｅは、図３に示すように複数の出力バッファに対応する
複数の抵抗器Ｒ３に接続されている。同様に、低位デカップリング・レイルＶｂ
ｌｅは、複数の出力バッファの対応する複数の抵抗器Ｒ４に接続されている。複
数の出力バッファ回路は複数の独立の信号チャンネルに対して働く。
【００５０】 Ｃ３は上位デカップリング・レイルＶｂｈｅと接地電位との間に接続されたデ
カップリング・キャパシタを表す。Ｃ４は低位デカップリング・レイルＶｂｌｅ
と接地電位との間に接続されたデカップリング・キャパシタを表す。Ｃｄｓは上
位デカップリング・レイルＶｂｈｅと低位デカップリング・レイルＶｂｌｅとの
間に接続されたオプションのデカップリング・キャパシタを表す。
【００５１】 抵抗器Ｒ１およびＲ２は出力端子ＸおよびＹに接続された送信ラインの特性イ
ンピーダンスよりも非常に小さな値を持つことが可能であり、または短絡回路で
置き換えることも可能である。抵抗器Ｒ３およびＲ４はそれぞれのデカップリン
グ・レイルＶｂｈｅおよびＶｂｌｅに対する抵抗経路を構成し、これらはキャパ
シタＣ３およびＣ４が具備されていることで高い周波数に対して非常に低いイン
ピーダンスの点である。抵抗性出力バッファ回路内の供給増幅器のカットオフ周
波数を超えるその様な高い周波数に対して、抵抗器Ｒ３およびＲ４は、現在導通
中のブリッジ駆動回路１の対角線のＯＮインピーダンスと共にバッファのソース
・インピーダンスを決定する。低い周波数に対してそれぞれの供給増幅器は、そ
れぞれのブリッジ駆動回路の上位電源供給端子１１および下位電源供給入力１２
で低いソース・インピーダンスを提供し、デカップリング・レイルを介した異な
る出力バッファ回路間の相互カップリングが効果的に押さえられ、無視できるよ
うにしている。図３に示される回路が有効であるのは、電力が送信ラインから出
力端子Ｘ及びＹの中に戻された場合でも、出力端子ＸおよびＹにおいて、大きな
デカップリング・キャパシタまたは多数のデカップリング・キャパシタを不要と
して線形の挙動を示すからである。
【００５２】 図３は図示されていない修正変更を行うことにより、デカップリング部品がノ
ード１１と１２の間、そして／またはノード１１と接地電位との間およびノード
１２と接地電位との間に、各々の複数の出力バッファ回路で接続されている。こ
れらのデカップリング部品はキャパシタである。好適に、各々のデカップリング
部品は抵抗器とキャパシタを直列接続したものであるか、またはその様に直列接
続されたものに類似の電気特性を有する。抵抗性部品は高い周波数で整合された
条件を維持する。デカップリング部品は、それぞれの出力バッファ回路のノード
１１および１２の１つに接続されたソースとドレインを有するＭＯＳＦＥＴトラ
ンジスタであり、そのゲートはこれらのノード１１および１２のもう一方に接続
されている。チャンネルの形状はチャンネルの抵抗が２つのキャパシタ電極の１
つとして動作し、高い周波数で整合された条件を維持するために必要な抵抗性部
品を提供するように選択されている。
【００５３】 この修正変更がなされた場合、デカップリング・レイルＶｂｈｅおよびＶｂｌ
ｅは不要であるかまたは、外部電源と接続するための代わりの外部使用者選択可
能電源供給レイルの機能をとる。この場合、抵抗器Ｒ３およびＲ４は、それぞれ
Ｒ３およびＲ４の相当するＯＮ抵抗を有するＭＯＳＦＥＴトランジスタで置き換
えられる。増幅器Ａ１およびＡ２は従って、外部から供給される選択信号を受信
するための可能化／不能化入力が具備されている。Ｒ３およびＲ４と置き換えら
れるＭＯＳＦＥＴトランジスタのゲートはこの選択信号から導かれた制御信号を
受信し、選択信号の状況によって供給増幅器はＭＯＳＦＥＴのＯＮ状態によって
不能化されたりまたはその逆となる。
【００５４】 図４は供給増幅器の１つの実施例を示す。この図において、参照番号３は基準
電位を受信するための入力を表す。参照番号４は供給増幅器の出力を表す。Ｖｃ
ｃは供給増幅器の電源供給ラインを表す。ＧＮＤは接地電位を表す。
【００５５】 供給増幅器のこの実施例において、ＮＭＯＳトランジスタＮ１４およびＮ１５
はプッシュ・プル段を構成する。「プッシュ・プル」という用語は一般的に、２
つの能動素子を含み出力段がその出力から電流の出力と受信の両方が出来るよう
に相互作用するように、それらの能動素子が接続されている出力段を言う。能動
素子の出力段の１つは正の電源Ｖｃｃと出力端子４との間の経路を提供し、一方
もう一つの能動素子はプッシュ・プル段の出力端子４と接地電位との間の経路を
提供する。
【００５６】 図４に示す実施例において、トランジスタ１５のドレインはＶｃｃに接続され
、そのトランジスタのソースは供給増幅器の出力４に接続されている。トランジ
スタＮ１４のドレインは出力４に接続され、トランジスタＮ１４のソースは接地
電位に接続されている。
【００５７】 Ｐ７およびＰ８はＰＭＯＳトランジスタを表し、それらのソースは互いに接続
されて電圧差動増幅器を構成している。Ｐ８のゲートは供給増幅器の出力４に接
続されている。この接続は図４の供給増幅器がユニティゲインを有することを保
証している。トランジスタＰ７のゲートは供給増幅器の入力端子３に接続され、
基準電位を受信しこれは供給増幅器の出力４での電位を決定する。
【００５８】 Ｐ１およびＰ４はＰＭＯＳトランジスタを表し、それらのチャンネルは直列に
接続されている。トランジスタＰ１のソースはＶｃｃに接続されている。トラン
ジスタＰ４のドレインはＮＭＯＳトランジスタＮ１０のドレインに接続されてい
る。トランジスタＮ１０のソースは接地電位ＧＮＤに接続されている。トランジ
スタＰ４のドレインは更にトランジスタＮ１５のゲートに接続されている。
【００５９】 Ｐ２およびＰ５はＰＭＯＳトランジスタを表し、それらのチャンネルは直列に
接続されている。トランジスタＰ２のソースはＶｃｃに接続されている。トラン
ジスタＰ５のドレインはトランジスタＰ７およびＰ８のソースに接続されている
。Ｎ１１はＮＭＯＳトランジスタを表し、そのドレインはトランジスタＰ７のド
レインに接続されている。トランジスタＮ１１のソースはトランジスタＮ１０の
ゲートおよびトランジスタＮ１１のゲートに接続されている。
【００６０】 Ｐ３はＰＭＯＳトランジスタを表し、そのソースはＶｃｃに接続されている。
トランジスタＰ３のドレインはＰＭＯＳトランジスタＰ６のソースに接続されて
いる。トランジスタＰ６のドレインはＮＭＯＳトランジスタＮ３のドレインに接
続されている。ＮＭＯＳトランジスタＮ１３のソースは接地電位ＧＮＤに接続さ
れている。トランジスタＮ１３のドレインは更にトランジスタＮ１４のゲートに
接続されている。
【００６１】 Ｎ１２はＮＭＯＳトランジスタを表し、そのドレインはトランジスタＰ８のド
レインに接続されている。トランジスタＮ１２のソースは接地電位ＧＮＤに接続
されている。トランジスタＮ１２のドレインはトランジスタＮ１２のゲートとト
ランジスタＮ１３のゲートに接続されている。
【００６２】 Ｎ１６はＮＭＯＳトランジスタを表し、そのドレインはトランジスタＰ３のド
レインとトランジスタＰ６のソースに接続されている。トランジスタＮ１６のソ
ースは供給増幅器の出力４に接続されている。トランジスタＮ１６のゲートはト
ランジスタＰ４のドレインに接続されている。Ｃ６はキャパシタを表し、出力４
とトランジスタＮ１４のゲートの間に接続されている。Ｃ５はキャパシタを表し
、トランジスタＰ４と接地電位との間に接続されている。
【００６３】 図４に示す回路は非反転入力をトランジスタＰ７のゲートに、そして反転入力
をトランジスタＰ８のゲートに有する演算増幅器を構成し、この反転入力は出力
４に直接接続されている。トランジスタＰ１，Ｐ２およびＰ３のゲートは正の供
給電圧Ｖｃｃを基準とする基準電圧ＶＲ４を受信する。トランジスタＰ４，Ｐ５
およびＰ６のゲートは正の供給電圧Ｖｃｃを基準とする基準電圧ＶＲ３を受信す
る。電位ＶＲ３は電位ＶＲ４よりも低く保たれている。この様にして、トランジ
スタＰ１およびＰ４は相互にカスケード型の電流源を構成する。同様に、Ｐ２お
よびＰ５はカスケード型の電流源を構成する。トランジスタＮ１６の効果を別に
すれば、トランジスタＰ３およびＰ６もまたカスケード型の電流源を構成する。
【００６４】 動作に際して、トランジスタＰ２およびＰ５は一定電流をトランジスタＰ７お
よびＰ８で構成された電圧差動増幅器の中に提供する。トランジスタＮ１０とＮ
１１は一方で、またトランジスタＮ１２とＮ１３はもう一方で、それぞれ電流ミ
ラーを構成する。トランジスタＰ２およびＰ５から電圧差分段Ｐ７，Ｐ８の中に
供給される電流は、これら２つのトランジスタの中で、トランジスタＰ７とＰ８
のゲートでの電圧差に基づいて分割される。このトランジスタＰ７とＰ８を通る
電流差は、トランジスタＮ１０とＮ１３のドレイン間の電圧差として現れ、これ
はトランジスタＮ１５，Ｎ１４で構成されたプッシュ・プル段を駆動する。トラ
ンジスタＮ１６は正の供給電源ＶｃｃからトランジスタＮ１５とトランジスタＮ
１４を通って接地電位に流れる電流を制限するように動作する。出力段Ｎ１４，
Ｎ１５を通るこの電流が増加すると、トランジスタＮ１６が開いて電流源Ｐ３，
Ｐ６から供給される電流を短絡させて、トランジスタＮ１４のゲート電位を低下
させる。これは続いて結果としてトランジスタＮ１５のゲート電位を低下させ、
それぞれＮ１５およびＮ１４を通る電流を制限する。
【００６５】 図４に示す供給増幅器の実施例は例としてのみ示されたものである。非常に多
数の種々の増幅器回路が、その増幅器の出力段がその増幅器の出力が電流の出力
することと電流を受け入れることが出来るように設計されている限り供給増幅器
として適切であることは理解されよう。
【図面の簡単な説明】
【図１ａ】 図１ａは本発明の第１実施例の一般的ブロック図を示す。
【図１ｂ】 図１ｂは本発明の第１実施例に基づく出力バッファを示す。
【図２ａ】 図２ａは本発明に基づく出力バッファ回路の第２実施例のブロック図を示す。
【図２ｂ】 図２ｂは図２ａに示す第２実施例のブロック図を実施するための回路を示す。
【図２ｃ】 図２ｃは図２ａに示す第２実施例のブロック図を実施するための別の回路を示
す。
【図３】 図３は複数の出力バッファ回路をデカップリングするための実施例を示す。
【図４】 図４は図２ｃおよび図３の実施例の供給増幅器の実施例を示す。
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１２年１月１１日（２０００．１．１１）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正内容】
【０００４】 ＤＥ−Ａ−１９６ ０１ ３８６から電源供給回路が知られており、これはＤ Ｃ／ＤＣ変換器を有し、これは非常に高いソースインピーダンスで電流Ｉを発生 させる電流源と見なすことの出来るコイルＬを含む。この電流源はキャパシタＣ に掛かる電圧を傾けて上下させ、このキャパシタは送信ラインを駆動するための 駆動段に対して非常に低いソース・インピーダンスの供給電圧を提供する。この 文献で知られている回路の目的は、ＤＣ／ＤＣ変換器を駆動段と同一チップ上に 集積する事を可能とする省電力設計を提供することである。 ＵＳ−Ａ−４，１６７，５０１は基準電圧を生成するための電圧調整回路を開 示している。この基準電圧はディジタル論理信号を論理レベルと比較する役割を 担っている。 何らかの理由、例えば送信ラインの経路内の特性インピーダンスの変化、また
は受信機側での不適切な終端処理、のために送信ライン上で反射が発生すると、
この文献で知られている出力バッファはその様な反射を吸収することはできない
はずである。むしろ出力バッファに到達した反射は受信機に反射して戻されるは
ずであり、それは定電流源は主力バッファを非常に高い出力インピーダンスとす
るからである。このような前後への反射は、特に高いビット速度で急峻な立ち上
がりの送信信号を乱す。このことは米国特許第５，５１９，７２８号で知られる
種類の回路を高いビット速度で動作させる際の制限となる。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ) ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ， ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，Ｄ Ｋ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ，ＧＨ，ＧＭ ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，ＪＰ，ＫＥ， ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，Ｌ Ｔ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ， ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，Ｕ Ａ，ＵＧ，ＵＳ，ＵＺ，ＶＮ，ＹＵ，ＺＷ

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 対称送信ライン（ＴＬ）を差分的に駆動するための出力バッ
    ファ回路であって、 ・ 各々制御可能な導電性経路を有する出力トランジスタ（Ｎ３からＮ６）で
    、該出力トランジスタのこの導電性経路がブリッジ駆動回路（１）を構成するよ
    うに接続されている、出力トランジスタ（Ｎ３からＮ６）と； ・ 前記送信ライン（ＴＬ）上で送信されるデータ信号を受信するための信号
    入力（Ｄｉｎ）、前記送信ライン（ＴＬ）と接続するための信号出力（Ｘ，Ｙ）
    、および電源供給入力（１１，１２）とを要する前記ブリッジ駆動回路（１）と
    ； ・ 前記ブリッジ駆動回路（１）に上位電源供給電位（Ｖｕ）と下位電源供給
    電位（Ｖｌ）を供給するための電源供給回路（２） とを含み、 ・ 前記電源供給回路（２）が低位電圧源電位と上位電圧源電位とソース・イ
    ンピーダンス（Ｒｓ）とを有する電圧源（２１）を構成するように適合され； ・ 前記ソース・インピーダンス（Ｒｓ）と前記ブリッジ駆動回路（１）の対
    角線のオンインピーダンス（Ｒｕ，Ｒｌ）の合計が、前記送信ラインの特性イン
    ピーダンスと整合するように選択され； ・ 前記電源供給回路（２）が低位電圧源電位を予め定められたレベルにバイ
    アスするための電圧発生器回路（２２）を含むことを 特徴とする、前記出力バッファ回路。
  2. 【請求項２】 請求項１記載の出力バッファにおいて、 ・ 前記電源供給回路（２）が基準電位発生器回路（ＣＩ１，Ｎ１）とソース
    ・フォロワとして接続されたトランジスタ（Ｎ２）を含み； ・ トランジスタ（Ｎ２）のソースが前記上位電源供給電位（Ｖｕ）を前記ブ
    リッジ駆動回路（１）に提供するように接続されており； ・ トランジスタ（Ｎ２）のゲートが基準電位を前記基準電位発生器回路（Ｃ
    Ｉ１，Ｎ１）から受けるように接続されている、 前記出力バッファ回路。
  3. 【請求項３】 請求項１または２記載の出力バッファ回路において、 ・ 前記低位電圧源電位を予め定められたレベルにバイアスするための前記装
    置（２２）がダイオードまたは定ドレイン・ソース電位を提供するように接続さ
    れているトランジスタ（Ｎ９）を含み； ・ 前記手段（２２）が前記ブリッジ駆動回路（１）の前記電源供給入力（１
    １，１２）と接地電位との間に接続されている、 前記出力バッファ回路。
  4. 【請求項４】 請求項２および３のいずれか１つに記載の出力バッファ回路
    において、 前記基準電位発生器回路（ＣＩ１，Ｎ１，Ｒ０）が前記下位電源供給電位（Ｖｌ
    ）を基準とする前記基準電位を発生するように適合されている、前記出力バッフ
    ァ回路。
  5. 【請求項５】 請求項３または４に記載の出力バッファ回路において、 ・ 前記基準電位発生器回路が基準インピーダンス（Ｒ０）の１つの端子に直
    列に接続されている定電流源（ＣＩ１）を含み； ・ 前記基準インピーダンス（Ｒ０）のもう一方の端子が前記装置（２２）に
    接続されて前記低位電圧電位を予め定められたレベルにバイアスし； ・ 前記基準インピーダンス（Ｒ０）の前記１つの端子が前記基準電位を提供
    するように接続されている、前記出力バッファ回路。
  6. 【請求項６】 請求項１記載の出力バッファ回路において、 ・ 前記電源供給回路（２）がプッシュ・プル段を構成するように接続された
    直列接続されたトランジスタ（Ｎ１４，Ｎ１５）を含み； ・ 前記プッシュ・プル段の出力が前記ブリッジ駆動回路（１）の前記電源供
    給入力（１１，１２）に接続されている、 前記出力バッファ回路。
  7. 【請求項７】 請求項６記載の出力バッファ回路において、 前記電源供給回路（２）が前記プッシュ・プル段から供給される出力電圧を検出
    し、前記プッシュ・プル段を制御してそれが前記プッシュ・プル段から前記ブリ
    ッジ駆動回路（１）に供給される供給電流とは基本的に独立な供給電圧を出力す
    るための回路を含む、前記出力バッファ回路。
  8. 【請求項８】 請求項６または７記載の出力バッファ回路において、インピ
    ーダンス手段（Ｒ１，Ｒ２）が前記プッシュ・プル段（Ａ１，Ａ２）の前記出力
    と前記ブリッジ駆動回路（１）の前記電源供給入力（１１，１２）との間に接続
    されている、前記出力バッファ回路。
  9. 【請求項９】 請求項６記載の出力バッファ回路において、 ・ 低位電圧源電位を予め定められたレベルにバイアスするための前記手段（
    ２２）が、その出力が前記ブリッジ駆動回路（１）の前記下位電源供給入力（１
    ２）に接続されている第２プッシュ・プル段（Ａ２）を含む、前記出力バッファ
    回路。
  10. 【請求項１０】 請求項９記載の出力バッファ回路において、前記電源供給
    回路が、 ・ 前記第２プッシュ・プル段（Ａ２）から供給された出力電圧を検出し、前
    記プッシュ・プル段を制御してそれが前記プッシュ・プル段（Ａ２）から前記ブ
    リッジ駆動回路（１）に供給される供給電流とは基本的に独立な供給電圧を出力
    するための回路を含む、前記出力バッファ回路。
  11. 【請求項１１】 請求項１０記載の出力バッファ回路において、 抵抗器（Ｒ２）が前記第２プッシュ・プル段と前記ブリッジ駆動回路（１）の前
    記下位電源供給入力（１２）の間に直列に接続されている、前記出力バッファ回
    路。
  12. 【請求項１２】 先行の請求項のいずれかに記載の出力バッファ回路であっ
    て、前記ブリッジ駆動回路（１）の前記電源供給入力（１１，１２）に接続され
    、高い周波数で前記電源供給回路（Ａ１，Ａ２）のソース・インピーダンスの周
    波数特性を補償するためのデカップリング回路（Ｃ１，Ｃ２）を含む、前記出力
    バッファ回路。
  13. 【請求項１３】 先行の請求項のいずれかに記載の出力バッファ回路におい
    て、 ・ 前記ブリッジ駆動回路（１）の前記出力トランジスタ（Ｎ３からＮ６）の
    制御端子が、前記ブリッジ駆動回路（１）の第１対角線のトランジスタが低イン
    ピーダンス状態と高インピーダンス状態を取るときに、一方で前記ブリッジ駆動
    回路の第２対角線のトランジスタが前記状態の反対を、前記データ信号（Ｄｉｎ
    ）に基づいて取るように接続されている、前記出力バッファ回路。
  14. 【請求項１４】 先行の請求項のいずれかに記載の出力バッファ回路におい
    て、 ・ 低位電圧源電位をバイアスするための前記手段（２２）が前記低位電圧源
    電位を接地電位から予め定められたレベルに保つように適合されている、前記出
    力バッファ回路。
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