JP2002368104A

JP2002368104A - 論理集積回路及び論理集積回路設計方法及び論理集積回路のハードウェア動作記述を生成するハードウェア記述生成方法

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Publication number: JP2002368104A
Application number: JP2001170636A
Authority: JP
Inventors: Masaki Ito; 雅樹伊藤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2001-06-06
Filing date: 2001-06-06
Publication date: 2002-12-20
Anticipated expiration: 2021-06-06
Also published as: US6708322B2; JP4078435B2; US20040158803A1; US20020188916A1; US7107569B2

Abstract

(57)【要約】【課題】機能ブロックのインタフェース動作の正しさ
を検証する機能ブロックをインタフェース記述から生成
し、ＬＳＩ中に集積する。【解決手段】インタフェース記述から、合成可能なイ
ンタフェース・チェッカのハードウェア記述を生成す
る。また、チェックするインタフェース項目の選択の手
段を与え、集積される回路のオーバヘッドの削減を可能
とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は複数の論理ブロック
により構成される論理集積回路やシステムＬＳＩ、及び
その設計方法、及びその量産方法に関わる。

【０００２】

【従来の技術】従来、論理集積回路やシステムＬＳＩを
設計する際、いくつかの機能ブロックに分割し、ブロッ
クごとに設計し、全体を結合することにより設計する方
法が用いられている。近年、予め設計しておいた機能ブ
ロック、すなわちＩＰ（Intellectual Property）を再
利用する設計手法も知られている。さらにＩＰは自社で
設計したもののみならず、他社から購入することもあ
る。

【０００３】機能ブロックを組み合わせてシステム全体
を構築する際、機能ブロックの入出力信号のやり取りを
インタフェースと呼び、機能ブロックを正しく機能させ
るためにはそのインタフェース仕様に適合した信号を入
出力する必要がある。機能ブロックに入出力される信号
がそのインタフェース仕様に適合しているか否かを判定
する方法として、システムＬＳＩ全体の論理シミュレー
ションを行う際、機能ブロックの入出力信号を監視し、
仕様とつき合わせて正しいか否かを論理シミュレーショ
ン中に判定するブロックを論理シミュレーション・モデ
ルに付加し、これを合わせて論理シミュレーションを行
う方法が知られている。

【０００４】一方、機能ブロックのインタフェース仕様
を記述する方法として、例えば、特開２０００−１２３
０６４がある。この発明では機能ブロックのインタフェ
ース信号の信号値の組合せをアルファベットとし、その
インタフェースをアルファベットの系列の集合として定
義する。系列の表現方法及びその集合の表現方法として
正規表現を用いることにより、小さな記述量で多彩なイ
ンタフェースの表現を可能としている。以下ではこの記
法を特開２０００−１２３０６４のインタフェース記法
と呼ぶ。

【０００５】また、ＬＳＩに製造上の不良や製造後の故
障がないかを調べる手法として組込み自己テスト（ＢＩ
ＳＴ:Build-In Self Test）やオンライン・テストとい
う手法が知られている。これは、ＬＳＩ自身にそのＬＳ
Ｉが正しく動作しているか否かをテストする機能を持た
せる手法である。組込み自己テストは通常の動作とは異
なるテスト専用の動作モードを設け、ＬＳＩをこのモー
ドにして動作させることにより、故障の有無を判定す
る。一方、オンライン・テストでは、通常の動作中に故
障の有無を判定する機能を持つ。これらによりＩＰその
ものに故障がある場合は摘出することができる。

【０００６】

【発明が解決しようとする課題】複数の機能ブロックを
組み合わせてシステムＬＳＩ全体を構成し、その機能を
検証する際、従来、論理シミュレーションを用いている
が、論理シミュレーションには膨大な時間が必要であ
り、全ての機能を検証しきれないという問題がある。こ
のため、ＬＳＩ製造後にＬＳＩが誤動作する危険性が残
される。ＬＳＩが誤動作したとき、ＬＳＩの誤動作の原
因がどこにあるのかを特定し、修正する必要がある。こ
のとき、ある機能ブロックが期待通りの動作をしていな
いと思われる場合、機能ブロックの設計不良なのか、機
能ブロックの使用方法を間違えたことにより、機能ブロ
ックの仕様外の動作をひき起こしたのかを特定し、修正
すべき対象が機能ブロックなのか、機能ブロックを使用
している機能ブロック外部なのかを判断する必要があ
る。

【０００７】このため、ＬＳＩの製造以前に行う論理シ
ミュレーションにおいて、機能ブロックのインタフェー
スに現れる信号を監視し、機能ブロックの仕様通りに入
出力信号がやりとりされているかを検査する、インタフ
ェース検査ブロックを付加して論理シミュレーションを
実施することが行われるが、上述の通り、論理シミュレ
ーションに多大な時間を要するため、起こりうる全ての
論理パターンについての論理シミュレーションを実施す
ることは不可能である。そのため、インタフェースの検
査も完全とはいえない。

【０００８】一方、このインタフェース検査ブロックは
論理シミュレーションの効率を向上させるため、ＬＳＩ
内に実装するための論理合成を無視し、シミュレーショ
ンの効率のみに着目した記述が用いられている。そのた
め、この記述に対応した論理回路をＬＳＩ内に組み込む
ことができず、従って、製造後のシステムＬＳＩに含ま
れる設計不良が、上述した機能ブロックの不良なのか、
機能ブロックを使用している機能ブロック外部の不良な
のかを弁別して判断する手段がなかった。

【０００９】本発明の課題は、システムＬＳＩが製造後
に誤動作を起こしたときに機能ブロックそのものに設計
不良があるのか、機能ブロックの使用法が誤っているの
かを判断する手段を与えることである。

【００１０】また、前述の通り、システムＬＳＩ製造後
の誤動作を摘出する手段としてＢＩＳＴやオンライン・
テストがあるが、これらが用いるテストデータは設計デ
ータを元に作られる。このため、設計不良があり、設計
データそのものに誤りがある場合も、テストデータはそ
れが正しいものと考えて作成されるため、ＢＩＳＴやオ
ンライン・テストでは設計不良に起因する誤動作を摘出
できないという問題がある。

【００１１】

【課題を解決するための手段】機能ブロックのインタフ
ェース仕様記述を入力として、その機能ブロックの入出
力信号がその仕様を満たしているか否かを判定するイン
タフェース検査ブロックを、論理合成可能なハードウェ
ア記述で生成することにより、製造後のシステムＬＳＩ
内にインタフェース検査ブロックを作りこむことのでき
る手段を提供する。

【００１２】

【発明の実施の形態】図１は本発明の一実施例を説明す
るための図である。図１において、６０は本発明の対象
となる半導体集積回路を示す。この例では、半導体集積
回路６０は機能ブロック（ＩＰ）６０₁および６０₂が集
積された形で模式的に示され、両者の間で信号のやり取
りがなされるとともに、周辺に、適宜、入出力ピンが配
置されている。図では、ＩＰ６０₁は設計データＡを基
礎に設計されたものであり、ＩＰ６０₂は設計データＢ
を基礎に設計されたものであることを示すためにそれぞ
れの設計データの記憶装置５０および９０から各ＩＰ向
きに太い矢印が描かれている。半導体集積回路６０に
は、さらに、本発明の特徴とする設計データＡのインタ
フェース・チェッカ７０が集積される。この構成につい
ては、後述するが、この実施例では、ＩＰ６０₁の不良
なのか、ＩＰ６０₁を使用している機能ブロック外部の
不良なのかを弁別して判断することを目的とした例とさ
れているので、インタフェース・チェッカ７０は設計デ
ータＡのインタフェース・チェッカとされる。８０はイ
ンタフェース・チェッカ７０による合否判定を外部に知
らせるための外部出力ピンである。

【００１３】１０は設計データＡのインタフェース記述
を格納した記憶装置、２０は合成可能インタフェース・
チェッカ生成プログラム、３０は合成可能インタフェー
ス・チェッカのハードウェア記述を格納した記憶装置で
ある。４０は論理合成プログラムであり、記憶装置３０
のハードウェア記述から論理構成を合成する。ここで記
憶装置５０に格納されている設計データＡは記憶装置１
０に格納されている設計データＡのインタフェース記述
を基礎に作成されるものである。

【００１４】前述の設計データＡのインタフェース・チ
ェッカ７０は、半導体集積回路６０内に作りこまれた論
理回路からなるものである。この論理回路は、記憶装置
１０に格納された設計データＡのインタフェース記述を
基礎として、合成可能インタフェース・チェッカ生成プ
ログラム２０により生成されるインタフェース・チェッ
カのハードウェア記述から、論理合成プログラム４０に
より生成されるものである。ここで「合成可能」と言う
のは、論理回路によるハードウエアとして生成できると
言う意味である。これは、本発明のインタフェース・チ
ェッカが、従来のインタフェース検査ブロックは論理シ
ミュレーションの効率を向上させるため、ＬＳＩ内に実
装するための論理合成を無視し、シミュレーションの効
率のみに着目した記述であったのに反し、ＬＳＩ内に組
み込めるものであることを意味する。

【００１５】インタフェース記述１０は設計データＡの
インタフェースを表すデータである。データの記述に用
いる言語によって表現は異なるが、例えば前述の特開２
０００−１２３０６４のインタフェース記法などを用い
る。インタフェース記述１０に含まれる一つのインタフ
ェース機能の例を図９に示す。通常、インタフェース記
述が表すのは図９のようにクロックに同期したタイミン
グ情報である。図９は、メモリの読み出しを実行する際
の各信号のクロックごとの変化の様子を表しているが、
図９が表すのはあくまでプロトコルを制御する各信号の
変化状況のみであり、この信号変化状況からだけでは、
メモリの読み出しという機能が実現されることは分から
ない。ただし、設計データＡがこのインタフェースに則
った動作を行うことは分かるため、設計データＡと信号
をやり取りする設計データＢもまたこのインタフェース
を実現している必要がある。

【００１６】インタフェース記述１０には、図９に示す
ような、設計データＡが実現しているあらゆるインタフ
ェース機能が記載されている。合成可能インタフェース
・チェッカ生成プログラム２０は、このインタフェース
記述１０を読み込み、合成可能インタフェース・チェッ
カのハードウェア記述を生成、出力する。このハードウ
ェア記述は記憶装置３０に格納される。合成可能インタ
フェース・チェッカのハードウェア記述とは、論理合成
プログラム４０で論理合成できる範囲のハードウェア記
述であり、設計データＡの入出力信号を監視し、設計デ
ータＡのインタフェース記述１０と合致しているか否か
を判定する機能が記述されている。なお、論理合成可能
な範囲のハードウェア記述とは、例えばIEEE Standard
for VHDLRegister Transfer Level (RTL) Synthesis, I
EEE Std 1076.6-1999に定義されている。インタフェー
ス・チェッカ生成プログラム２０の内容については後述
する。

【００１７】記憶装置３０に格納された合成可能インタ
フェース・チェッカのハードウェア記述は、論理合成プ
ログラム４０により、ハードウェアとして実現されるゲ
ートレベル記述へと合成される。これにより、設計デー
タＡのインタフェース・チェッカをハードウェアの中に
実装することが可能となり、インタフェース・チェッカ
７０を持つＬＳＩ６０を実現できる。インタフェース・
チェッカ７０は、設計データＡのインタフェース記述１
０と合致しない波形が設計データＡの入出力信号に現れ
たとき、それを外部に知らせるために外部出力ピン８０
をドライブする。この値は正常動作時の値を０とすれ
ば、異常時の値を１とすればよい。

【００１８】一方、図２に示すように、記憶装置３０に
格納された合成可能インタフェース・チェッカのハード
ウェア記述はそのままシミュレーション可能な記述でも
あるため、記憶装置１００に格納されたテストベンチ記
述と記憶装置５０に格納された設計データＡ、記憶装置
９０に格納された設計データＢとともに、論理シミュレ
ータ／論理エミュレータ用モデルにより論理シミュレー
ションを実行することもできる。また、従来、インタフ
ェース・チェッカはシミュレーションの効率を重視する
ため合成可能性が無視されたものであったため、専用ハ
ードウェアである論理エミュレータ用の実行モデルとし
ては使用できなかったが、本発明では、合成可能インタ
フェース・チェッカのハードウェア記述は論理回路とし
て合成可能であるため、論理エミュレータ用実行モデル
に組込むこともでき、高速な論理検証が可能となる。

【００１９】次に合成可能インタフェース・チェッカ生
成プログラム２０の内容を説明する。最も簡単な場合の
フローの実施例をパッド図で図３に示す。プログラム２
０は、まずインタフェース記述１０を読みこみ構文解析
を行う（ステップ３０１）。インタフェース記述１０に
記述されるべき情報は、下記の通りである。（１）：インタフェースに使用される信号名の宣言。（２）：各信号の方向（入力方向か、出力方向か、双方
向か）。（３）：各信号の幅（ビット数）。（４）：クロック信号の指定。（５）：制御信号の指定。（６）：データ信号の指定。（７）：機能名。（８）：機能ごとの、制御信号の値のクロック・サイク
ルごとの系列。（９）：機能ごとの、データ信号の有効なクロック・サ
イクルの範囲の指定と、双方向の場合は信号の方向。

【００２０】例えば特開２０００−１２３０６４のイン
タフェース記法はこれを満たす。特開２０００−１２３
０６４のインタフェース記法を用いると、例えば図９の
波形は図１０のように表現される。図１０では図９の波
形にｂｙｔｅ＿ｒｅａｄという名称をつけて表現してい
る。インタフェース記述には様々な記法が考えられる
が、本発明の実施では、上記（１）ないし（９）の内容
を持つ記述であれば他の記法でも構わない。

【００２１】図９および図１０では単純なメモリのイン
タフェースのうち、読み出し動作について記述してお
り、メモリ読み出し時の各信号の取るべき値を時系列に
沿って示している。

【００２２】プログラム２０は図１０のインタフェース
記述を読みこみ構文解析を行う。以下の説明では、出力
する合成可能インタフェース・チェッカ記述にVerilog
ハードウェア記述言語を用いるが、他の言語でも同等の
記述が可能である。まず、alphabetに記載された各信号
値をそれぞれalphabet名をマクロ名に用いてマクロ記述
を生成する。たとえば、図１０において、NOPというalp
habetは次の信号値の組合せを表している。 clk = posedge, rst_n = 1, en_n = 1, rw = *, addr = *, wait_n = 1, d = Z これをVerilogハードウェア記述言語のマクロに変換す
ると次のようになる。｀define NOP(nstate) if ((clk == 1’b1) && (rst_n
== 1’b1) && (en_n ==1’b1) && (wait_n == 1’b1))
begin state <= nstate; end else ここで、信号値posedgeは０から１への立上りを示す
が、マクロでは変化後の値１を記述する。posedgeは原
則として、port部でclock属性の信号に対してのみ許さ
れる。また、マクロ中には信号値が＊やＺの信号は記述
しない。全てのalphabetに対してマクロを生成し終わっ
たら、特別なマクロREJECTを下記のように生成してお
く。｀define REJECT begin reject <= 1’b1; state <= ｀
reject_state; end また、有限状態機械の状態もマクロで定義しておく。こ
のとき、特別な状態を表すマクロ名initial_stateを値
０、reject_stateを全ビット１の値として定義する。す
なわち、例えば図１２の有限状態機械であれば、５状態
であるので、上記の特別な２状態を合わせて７状態であ
るから、３ビットあればよいので、｀define initaial_state 3’h0 ｀define reject_state 3’h7 ｀define s1 3’h1 ｀define s2 3’h2 以下同様に｀define s5 3’s5 となる。以上の結果を図１３に示す。なお、マクロを使
用するのは、後で人の目で読みやすくするためであり、
マクロを展開した記述をはじめから生成してもよい。

【００２３】インタフェース記述のword部は正規表現で
あるため、等価な非決定性の有限状態機械に変換するこ
とができ、例えば図１０の記述を非決定性の有限状態機
械に変換する（ステップ３０２）と図１１のようにな
る。この有限状態機械は一つの入力系列に対して複数の
経路があり得る非決定性であるため、これを決定性の有
限状態機械に変換（ステップ３０３）し、簡単化する
（ステップ３０４）。正規表現から非決定性の有限状態
機械に変換したり、非決定性の有限状態機械から決定性
の有限状態機械に変換したり、簡単化するアルゴリズム
は、例えば岩波書店「岩波講座情報科学６オートマト
ン・形式言語理論と計算論」に記載されている。ただ
し、簡単化は有限状態機械の動作を変えるわけではない
ので、実施してもよいし実施しなくともよい。図１１の
非決定性有限状態機械を決定性有限状態機械に変換し、
簡単化すると図１２に示す有限状態機械となる。

【００２４】決定性有限状態機械はVerilogハードウェ
ア記述言語などのハードウェア記述言語やＣ言語などの
ソフトウェア・プログラミング言語に容易に変換でき
る。

【００２５】以下ではVerilogハードウェア記述言語を
例にとり、図１０のインタフェース記述から図１３のハ
ードウェア記述言語表現への変換の方法を詳細に記す。

【００２６】図１２の決定性有限状態機械を、図１３の
マクロ定義を使用してVerilogハードウェア記述言語で
表したものを図１４に示す。まずalphabet部の記述から
マクロを作成する部分については既に述べた。これによ
り図１３のマクロ定義が生成される。

【００２７】次にmodule本体の作成方法を述べる。モジ
ュール名はインタフェース記述のinterface宣言部の名
前を用いる。ポート信号として、インタフェース記述の
port宣言部の信号の全てとrejectを並べる。例えば、図
１０では、clk、rst_n、rw、en_n、addr、wait_n、dの７つの
信号が記述されているので、モジュール名とポート信号
を並べて書くと、 module simple_memory(clk, rst_n, rw, en_n, addr, w
ait_n, d, reject); となる。次に、同じくport宣言部の信号を全てinputと
して並べる。これにより次の行が生成される。 input clk、rst_n、rw、en_n、addr、wait_n、d; さらに、この記述で幅を持たない信号はwire型、幅を持
つ信号（ここではaddrとd）はwire [n:m]型とする。た
だし、n、mはport宣言部で宣言された通りの値（ここで
はaddrもdもnが７、mは０）とする。これにより次の行
が生成される。 wire clk, rst_n, rw, en_n, wait_n; wire[7:0] addr, d; 次に状態を保持するレジスタstateを宣言する。この
際、ビット幅を有限状態機械の状態数に２を加えた値の
２を底とする対数より小さくない最小の整数とする。図
１２の有限状態機械では５状態であるから、５＋２＝７
の２を底とする対数より小さくない最小の整数は３であ
るから、 reg [2:0] state; となる。

【００２８】次にインタフェースに従わない信号が現れ
たことを表す信号rejectをoutputおよびregで宣言す
る。この信号は図１あるいは図２のピン８０に出力され
る信号となる。 output reject; reg reject; さらに、モジュール内部の動作記述を作成する。このモ
ジュールに含まれるプロセスは一つだけであり、portで
クロック属性で宣言された信号の値が、alphabetでpose
dgeの場合はクロックの立上り変化ごとに、negedgeの場
合はクロックの立下り変化ごとに実行する。図１０のイ
ンタフェース記述の場合はposedgeであるから、 always @(posedge clk) begin を生成する。alphabetがnegedgeの場合は、上文のposed
geをnegedgeに変更すればよい。

【００２９】次に、状態遷移の動作を表す記述を生成す
る。有限状態機械は状態に応じて動作が変わるため、ま
ず状態をチェックする記述を生成する。 case(state) 次に、初期状態の動作を記述するが、図１２の有限状態
機械の初期状態１とは異なる初期状態｀initial_state
を作成する。ただし、この初期状態を始点とする遷移
は、図１２の初期状態１を始点とする遷移と同じとす
る。すなわち、図１２の初期状態１はalphabet RSTによ
り状態２へ遷移するため、初期状態｀initial_stateもa
lphabet RSTにより状態２へ遷移するようにする。この
状態｀initial_stateを終点とする遷移は存在しない。
この状態｀initial_stateの動作は出力信号rejectを値
０に初期化することである。以上から、図１３のマクロ
を用いると、次の文が生成できる。｀initial_state: begin reject <= 1’b0; ｀RST(｀s2) begin end end 次に、図１２の有限状態機械の各状態について状態遷移
を記述する。これは各状態について、各状態を始点とす
る遷移を記述し、最後にマクロ｀REJECTを記述すること
で達成される。例えば、状態２であれば、alphabet RS
T、NOPで状態２へ、RREQであれば状態３へ遷移するの
で、次のようになる。｀s2: begin ｀RST(｀s2) ｀NOP(｀s2) ｀RREQ(｀s3) ｀REJECT end 全ての状態に対して記述を生成した後、次の行を生成す
る。 default: begin state <= ｀initial_state; reject <= 1’b0; end 以上でこのプロセス、及びモジュールの動作の記述を終
わるため、最後に end endmodule を生成して、記述を完了する。すなわち、決定性有限状
態機械の動作をチェックするハードウエア記述への変換
（ステップ３０５）ができる。

【００３０】このようにして、図１２の有限状態機械か
ら図１３のマクロ定義、及び図１４の動作記述が生成で
きる。なお、図１４の動作記述は合成可能である。

【００３１】以上により、インタフェース記述から合成
可能なインタフェース・チェッカを生成することができ
る。

【００３２】本発明はインタフェース・チェッカを内蔵
したＬＳＩの製造、販売のビジネスのみならず、合成可
能インタフェース・チェッカのハードウエア記述を提供
するビジネスとしても展開することができる。すなわ
ち、ＬＳＩの製造、販売を業とするもの（以下ユーザと
言う）に対して提供できる設計データあるいは設計デー
タインタフェースを提示し、これに対応してユーザが希
望する設計データのインタフェースを明示して要求する
ときには、設計データに対応する合成可能インタフェー
ス・チェッカのハードウエア記述を提供することによ
り、ユーザから対価を得るビジネスとすることができ
る。勿論、提供者側は対応できる設計データあるいは設
計データインタフェースのラインナップをユーザに提示
してユーザが欲している設計データあるいは設計データ
インタフェースを指定できるようにするのが良い。

【００３３】先に、図３に例示したように、記述される
べき情報を持つインタフェース記述は合成可能インタフ
ェース・チェッカ生成プログラムにより合成可能インタ
フェース・チェッカのハードウエア記述を得ることがで
きるから、インタフェース記述の複雑さ、言い換えれ
ば、ユーザに提供される合成可能インタフェース・チェ
ッカのハードウエア記述の複雑さに対応してユーザに課
金するビジネスとすることができる。

【００３４】一般に、プログラムを販売する場合には、
プログラム単位に課金されているが、本発明のプログラ
ムの場合には、生成されるインタフェース・チェッカの
動作が複雑なほど自動的に生成される合成可能インタフ
ェース・チェッカのハードウエア記述の恩恵をユーザが
得ることになる。従って、生成される記述の複雑さに応
じて、プログラムの使用料金を得ることとするビジネス
が成り立つ。課金方法の一つの実施形態として、生成し
たインタフェース・チェッカの行数、あるいは生成した
インタフェース・チェッカの実現している有限状態機械
の状態数を複雑さの指標とした課金を行うビジネスとす
ることができる。

【００３５】図４は、図３のプログラムに、ユーザに設
計データのインタフェースに対応して生成される合成可
能インタフェース・チェッカのハードウエア記述を提供
するための課金を行う機能を組込んだ場合の本発明の実
施例としてのプログラムの処理手順を表すパッド図であ
る。４０１から４０４は、図３で説明したインタフェー
ス記述の読み込み、構文解析から決定性有限状態の簡単
化のステップである。４０５は簡単化された決定性有限
状態機械の状態数を数え状態数が多いほど課金を多くす
る課金のためのステップ、４０６は、図３で説明した決
定性有限状態機械の動作をチェックするハードウエア記
述への変換（ステップ３０５）に対応するステップであ
る。この実施例では、合成可能インタフェース・チェッ
カのハードウエア記述の複雑さに応じた代価で提供する
ことができる。プログラム中に課金機能を組込んだ場
合、料金体系の変更を行うには、料金情報をプログラム
外のファイルに保持しておき、そのファイルを置き換え
ることとするのが簡便である。

【００３６】図５は本発明の他の実施例を示すフロー図
で、課金機能を専門とする課金認証プログラムを別に作
成した例である。この実施例によれば料金体系の変更に
ついて考慮する必要は無く課金認証プログラムに任せて
おける。

【００３７】合成可能インタフェース・チェッカ生成プ
ログラム５００は、図４で説明したステップ４０５の課
金の処理が課金認証プログラム５２０との通信に置換さ
れた点を除き、全体としては同じである。すなわち、イ
ンタフェースの記述の読み込み・構文解析（ステップ５
０１）、非決定性有限状態機械への変換（ステップ５０
２）、決定性有限状態機械への変換（ステップ５０
３）、決定性有限状態機械の簡単化（ステップ５０４）
を経て、合成可能ハードウエア記述を生成する（ステッ
プ５０５）。図４に示す実施例では、合成可能インタフ
ェース・チェッカ生成プログラム内に簡単化された決定
性有限状態機械の状態数に応じた課金のためのステップ
４０５を設けたのに対して、図５に示す実施例では、ス
テップ５０４で行なわれた決定性有限状態機械の簡単化
の結果を評価して、複雑さ指標を計算するステップ５１
１と、その指標を課金認証プログラム５２０へ転送する
ステップ５１２、及び、課金認証プログラム５２０から
転送される認証情報を受信するステップ５１３に置き換
えられる。課金認証プログラム５２０はインターネット
や専用回線などの通信回線を通して合成可能インタフェ
ース・チェッカ生成プログラム５００と交信し、合成可
能インタフェース・チェッカ生成プログラム５００から
送られてきた複雑さ指標を受信するステップ５２１と、
その複雑さを元に課金情報を生成するステップ５２２
と、実際の課金を行うステップ５２３と、課金を終了し
たことを確認し、実際の合成可能インタフェース・チェ
ッカ記述の生成を許可する認証情報を生成し、合成可能
インタフェース・チェッカ生成プログラム５００へ転送
するステップ５２４を持つ。このような構成をとること
により、課金情報をプログラム提供元あるいは課金サー
ビス提供元で管理できるため、課金の変更を行い易くな
る。

【００３８】図６は、合成可能インタフェース・チェッ
カでチェックする機能を選択する手段をユーザに与える
方法を示している。設計データのインタフェース記述
は、機能ブロックのあらゆるインタフェース機能が記載
されているが、その全てをインタフェース・チェッカで
チェックする必要がない場合がある。そのような場合
は、ユーザがチェックしたい機能のみを選択し、選択さ
れた機能のチェック機能のみを実現すれば、生成される
チェッカ記述の記述量も削減され、シミュレーション速
度やＬＳＩとして実装する際の面積などのオーバヘッド
を削減することができる。

【００３９】図１０に示すように特開２０００−１２３
０６４のインタフェース記法は、機能ごとに別々の正規
表現で記述される。従って、機能ごとに有限状態機械に
変換、簡単化することができる。このとき、機能一覧を
ユーザに提示し、ユーザに機能の選択する機会を与える
ことができる。選択された機能は、最終的には一つの合
成可能インタフェース・チェッカにまとめる必要がある
ため、選択された機能の簡単化された有限状態機械を一
つの有限状態機械にまとめ、さらに決定性有限状態機械
へ変換し、再び簡単化した後、上述の変換方法に従っ
て、合成可能インタフェース・チェッカの記述を生成す
ればよい。なお、複数の有限状態機械を一つにまとめる
には、新たな状態を一つ初期状態として生成し、複数の
有限状態機械の各初期状態へのイプシロン遷移を生成
し、また、新たな状態を一つ終端状態として生成し、複
数の有限状態機械の各終端状態から新たな一つの終端状
態へのイプシロン遷移を生成すればよい。以上により、
ユーザによる機能選択の手段が提供される。

【００４０】図６において、６０１はインタフェース記
述の読み込み・構文解析のステップ、６０２から６０４
はインタフェース記述の機能ごとに行なわれる正規表現
から非決定性有限状態機械への変換のステップ、非決定
性有限状態機械から決定性有限状態機械への変換のステ
ップおよび決定性有限状態機械の簡単化のステップであ
る。６０５はインタフェース記述の機能の一覧表示のス
テップ、６０６はユーザによる機能の選択のステップで
ある。６０７は選択された機能の非決定性有限状態機械
を一つの非決定性有限状態機械に統合するステップであ
り、その生成方法の一例は上述した通りである。６０８
および６０９は統合された一つの非決定性有限状態機械
についての非決定性有限状態機械から決定性有限状態機
械への変換のステップおよび決定性有限状態機械の簡単
化のステップである。６１０は簡単化された決定性有限
状態機械の動作をチェックするハードウエア記述への変
換とユーザへの提供のステップである。

【００４１】さらに、このプログラムの使用に課金する
場合、図４に示したように最終的な簡単化された有限状
態機械の状態数や最終的に生成されたハードウェア記述
の行数を複雑さの指標として課金することも考えられる
が、よりきめ細かく、選択した機能ごとに課金すること
もできる。その方法の一例を図７に示す。図７では、機
能ごとに簡単化した決定性有限状態機械の複雑さ、すな
わち状態数に応じて課金情報を生成し、機能一覧をユー
ザに提示する際、同時に機能ごとに課金情報も提示す
る。これにより、ユーザは課金情報を参照しながら機能
を選択することができるようになる。図７において７０
１から７０４は、図６におけるステップ６０１から６０
４と同様に、インタフェース記述の読み込み・構文解析
のステップから決定性有限状態機械の簡単化のステップ
である。７０５は簡単化された決定性有限状態機械の状
態数に応じた課金情報を生成するステップである。７０
６は、図６におけるインタフェース記述の機能の一覧表
示のステップであるが、本実施例では、これに加えて課
金情報も表示される。７０７は、図６におけるユーザに
よる機能の選択のステップである。７０７は選択された
機能の分だけの課金を行なうステップである。７０９か
ら７１２は、図６におけるステップ６０７から６１０と
同様に、選択された機能の非決定性有限状態機械を一つ
の非決定性有限状態機械に統合するステップから簡単化
された決定性有限状態機械の動作をチェックするハード
ウエア記述への変換とユーザへの提供のステップであ
る。

【００４２】図７の実施例の場合も、課金情報の生成を
プログラム内では行わず、外部の課金認証プログラムに
分離することができる。その場合の処理手順を図８に示
す。図８の合成可能インタフェース・チェッカ生成プロ
グラム８００は、大きな流れは図７の方法と同じである
が、各機能単位に機能ごとの複雑さの指標を基礎に課金
情報を生成する処理を全ての機能について行うため繰り
返しの処理をする形になっている点で、複雑になってい
るように見える。８０１はインタフェース記述の読み込
み・構文解析のステップ、８０２は全ての機能の変換処
理が完了したか否かを監視するステップであり、完了し
ていないときはステップ８０２へ、完了したときはステ
ップ８１０へ進めるものである。８０３はインタフェー
ス記述の機能ごとに行なわれる正規表現から非決定性有
限状態機械への変換のステップ、８０４は非決定性有限
状態機械から決定性有限状態機械への変換のステップ、
８０５は決定性有限状態機械の簡単化のステップであ
る。８０６は機能単位の複雑さ指標を計算するステッ
プ、８０７はその指標を課金認証プログラム９００へ転
送するステップである。

【００４３】課金認証プログラム９００はインターネッ
トや専用回線などの通信回線を通して合成可能インタフ
ェース・チェッカ生成プログラム８００と交信する機能
を持つものであり、２段構成となっており、その前段は
合成可能インタフェース・チェッカ生成プログラム８０
０から送られてきた複雑さ指標を受信するステップ９０
１と、その複雑さを元に課金情報を生成するステップ９
０２と、課金情報を合成可能インタフェース・チェッカ
生成プログラム８００に転送するステップ９０３よりな
る。

【００４４】合成可能インタフェース・チェッカ生成プ
ログラム８００は、転送された課金情報を受け取る（ス
テップ８０８）とステップ８０２に処理を戻す。ここ
で、上述したように、全ての機能についての変換処理が
終わっているかどうかをチェックして、終わっていなけ
れば、上述したステップ８０３からステップ８０８まで
の処理を繰り返す。終わっていれば、ステップ８１０に
進み、ユーザに機能一覧を示す。８１１はユーザによる
機能選択ステップである。ユーザにより機能が選択され
ると、図７におけるステップ７０９と同様の、非決定性
有限状態機械に統合するステップ８２１に選択された機
能についての情報を伝送するが、実際の合成操作は、図
５で説明した認証情報受信のステップ５１３と同様、認
証情報受信のステップ８２０の信号を待って行なわれる
ことになる。一方、ユーザによる機能選択が行なわれる
と、ステップ８１２において選択された機能の情報が課
金認証プログラム９００の後段の選択された機能の情報
を受信するステップ９０４に送られる。課金認証プログ
ラム９００は選択された機能に応じた課金処理を行い
（ステップ９０５）、課金が正当に行なわれた旨の認証
情報を合成可能インタフェース・チェッカ生成プログラ
ム８００に転送する（ステップ９０６）。

【００４５】認証情報が受信されると、図６で説明した
ステップ６０７から６１０と同様、ステップ８２１から
ステップ８２４までの過程を経て、簡単化された決定性
有限状態機械の動作をチェックするハードウエア記述へ
の変換とユーザへの提供が行なわれる。

【００４６】以上に述べたいずれかの方法により、合成
可能インタフェース・チェッカ記述が生成される。この
記述は合成可能であるから、従来の方法により論理合成
を行い、最終的なＬＳＩ内にその機能を実装できる。イ
ンタフェース・チェッカが実装されたＬＳＩは論理シミ
ュレーションや論理エミュレーションによる模擬動作よ
り高速に動作するため、このＬＳＩにより量産テストや
突発不良テストを行うことにより、論理シミュレーショ
ンや論理エミュレーションでは検査し切れなかった設計
不良を、量産出荷前に摘出したり、どの機能ブロックに
不良が存在するかを特定したりすることが可能となる。

【００４７】上述の実施例の図１、図２では、説明を簡
単にするために、二つの設計データによる集積回路と
し、この内の一つの設計データのインタフェースを基礎
にインタフェースをチェックする機能についてのみ説明
したが、図６から図８で説明したように、集積回路に
は、実際は多数の機能ブロックが集積されるから、前記
インタフェース検査ブロックが論理回路構成ブロックご
とに異なる指標を与えられるものとして、前記構成ブロ
ックの各々の仕様で定められた入出力信号パタンに実際
の入出力信号が適合しないブロックが発見されたとき、
該ブロックの指標とともに、外部入出力ピンを通して仕
様に適合しないことをユーザに知らせる機能を持たせる
ことにより実用上充実した機能のインタフェース検査ブ
ロックを持つ論理集積回路とできる。

【００４８】なお、この合成可能インタフェース・チェ
ッカ記述が実装されたＬＳＩが使用され、十分な検証も
終了したと判断される時期に、インタフェース・チェッ
カを取り外し、より高速、より小さな面積のＬＳＩを製
造することも可能となる。

【００４９】

【発明の効果】システムＬＳＩが誤動作し、その原因が
設計不良に起因するものだった場合、インタフェース・
チェッカを回路内に実装しておく手段を提供することに
より、どの機能ブロックに設計不良が存在するかを特定
することが可能となる。これにより、不具合修正、保証
の責任を明確にすることができる。

【図面の簡単な説明】

【図１】本発明の一実施例を説明するための図。

【図２】本発明の応用の構成を示す概念図。

【図３】本発明の実施例のフローを示すパッド図。

【図４】図３のプログラムに課金を行う機能を組込んだ
実施例のフローを示すパッド図。

【図５】課金機能を専門とする課金認証プログラムを備
える実施例を示すフロー示すパッド図。

【図６】合成可能インタフェース・チェッカでチェック
する機能を選択する手段をユーザに与える実施例を示す
フロー示すパッド図。

【図７】合成可能インタフェース・チェッカでチェック
した機能ごとに課金する実施例を示すフロー示すパッド
図。

【図８】課金情報の生成を外部の課金認証プログラムに
分離した実施例を示すフロー示す図。

【図９】機能モジュールのインタフェース例を示す図。

【図１０】図９のインタフェースを持つ機能モジュール
のインタフェース記述例を示す図。

【図１１】図１０のインタフェース記述を非決定性の有
限状態機械に変換した状態遷移グラフの例を示す図。

【図１２】図１１の状態遷移グラフの簡単化された状態
遷移グラフの例を示す図。

【図１３】図１０のインタフェース記述の合成可能なイ
ンタフェース・チェッカのマクロ定義部を示す図。

【図１４】図１３の定義に対応する合成可能なインタフ
ェース・チェッカのハードウェア記述例を示す図。

【符号の説明】

１０：インタフェース記述を格納した記憶装置、２０：
合成可能インタフェース・チェッカ生成プログラム、３
０：合成可能インタフェース・チェッカのハードウェア
記述を格納した記憶装置、４０：論理合成プログラム、
５０：回路ブロックＡの設計データを格納した記憶装
置、６０：半導体集積回路、７０：半導体集積回路中に
集積された設計データＡのインタフェース・チェッカ、
８０：インタフェース・チェッカの合否判定を外部に知
らせるための外部出力ピン、９０：回路ブロックＢの設
計データを格納した記憶装置、１００：テストベンチ記
述を格納した記憶装置、２００，５００，８００：合成
可能インタフェース・チェッカ生成プログラム、３０
１，４０１，５０１，６０１，７０１，８０１：インタ
フェース記述の読み込み、構文解析機能、３０２，４０
２，５０２，６０２，７０２，８０３：非決定性有限状
態機械構築機能、３０３，４０３，５０３，６０３，６
０８，７０３，７１０，８０４：決定性有限状態機械構
築機能、３０４，４０４，５０４，６０４，６０９，７
０４，７１１，８０５：決定性有限状態機械簡単化機
能、４０５：簡単化された決定性有限状態機械の状態数
に応じた課金機能、５１１：複雑さ指標計算機能、５１
２：複雑さ指標転送機能、５１３，８２０：認証情報受
信機能、３０５，４０６，５０５，６１０，７１２，８
２４：合成可能ハードウェア記述生成機能、５２０，９
００：課金認証プログラム、５２１：複雑さ指標受信機
能、５２２，９０２：課金情報生成機能、５２３，９０
５：課金機能、５２４，９０６：認証情報転送機能、８
０２：機能単位繰り返し機能、８０６：機能単位の複雑
さ指標計算機能、８０８：課金情報受信機能、８１０：
機能一覧表示機能、８１１：機能選択機能、８１２：選
択機能転送機能、６０７，７０９，８２１：決定性有限
状態機械の合成機能、９０３：課金情報転送機能、９０
４：選択機能受信機能。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｇ０６Ｆ 17/50 ６６４Ｈ０１Ｌ 27/04 ＴＧ０６Ｆ 11/26 ３１０Ｈ０１Ｌ 21/82 Ｈ０１Ｌ 21/82 Ｔ 27/04

Claims

【特許請求の範囲】

【請求項１】複数の論理回路構成ブロックを接続するこ
とによって構成される論理集積回路であって、前記ブロ
ックの一つに対し該ブロックへの入出力信号を監視し、
該ブロックの仕様で定められた入出力信号パタンに適合
しているか否かを判定する機能を持つインタフェース検
査ブロックを有し、入出力信号が仕様に適合しないと該
インタフェース検査ブロックが判定したとき、外部入出
力ピンを通して仕様に適合しないことを出力する機能を
有することを特徴とする論理集積回路。
【請求項２】前記インタフェース検査ブロックが論理回
路構成ブロックごとに異なる指標を与えられるととも
に、前記構成ブロックの仕様で定められた入出力信号パ
タンに実際の入出力信号が適合しないブロックが発見さ
れたとき、該ブロックの指標とともに、外部入出力ピン
を通して仕様に適合しないことをユーザに知らせる機能
を有する請求項１に記載の論理集積回路。
【請求項３】複数の論理回路構成ブロックを接続するこ
とによって構成される論理集積回路の構成ブロックの入
出力信号の仕様に対する正しさを検査するインタフェー
ス検査ブロックの合成に用いるための合成可能なハード
ウェア動作記述を生成するハードウェア記述生成方法で
あって、該インタフェース検査ブロックの合成の対象と
するブロックのクロック・サイクル精度のタイミング・
インタフェース情報を読み込み、構文を解析するステッ
プと、タイミング・インタフェース情報を非決定性有限
状態機械に変換するステップと、非決定性有限状態機械
を決定性有限状態機械に変換するステップと、決定性有
限状態機械を簡単化するステップと、簡単化された決定
性有限状態機械の動作を表すハードウェア記述を生成す
るステップとを有することを特徴とするハードウェア記
述生成方法
【請求項４】前記簡単化された決定性有限状態機械の状
態数を複雑さの指標とし、複雑さに応じて課金する請求
項３に記載のハードウェア記述生成方法。
【請求項５】前記簡単化された決定性有限状態機械の状
態数を複雑さの指標とし、通信回線を通じて該指標を課
金情報管理機関に送信し、該課金情報管理機関から認証
情報を受信したことを確認した上でインタフェース検査
ブロックの合成に用いるための合成可能なハードウェア
動作記述を生成する請求項３に記載のハードウェア記述
生成方法。
【請求項６】前記複雑さの指標を通信回線を通じて課金
情報管理機関に送信し、該課金情報管理機関では送信さ
れた複雑さの指標に基づいて課金情報を生成し、課金
し、認証情報を返信する請求項５に記載のハードウェア
記述生成方法。
【請求項７】複数の論理回路構成ブロックを接続するこ
とによって構成される論理集積回路の構成ブロックの入
出力信号の仕様に対する正しさを検査するインタフェー
ス検査ブロックの合成に用いるための合成可能なハード
ウェア動作記述を生成するハードウェア記述生成方法で
あって、該インタフェース検査ブロックの合成の対象と
するブロックのクロック・サイクル精度のタイミング・
インタフェース情報を読み込み、構文を解析するステッ
プと、タイミング・インタフェース情報内の機能ごとに
タイミング・インタフェース情報を非決定性有限状態機
械に変換するステップと、機能ごとの非決定性有限状態
機械を機能ごとの決定性有限状態機械に変換するステッ
プと、機能ごとの決定性有限状態機械を簡単化するステ
ップと、機能を一覧表示するステップと、一覧された機
能からユーザに機能を選択させるステップと、ユーザが
選択した全ての機能の決定性有限状態機械を一つの新た
な非決定性有限状態機械に合成するステップと、一つに
合成された非決定性有限状態機械を決定性有限状態機械
に変換するステップと、該決定性有限状態機械を簡単化
するステップと、簡単化された一つに合成された決定性
有限状態機械の動作を表すハードウェア記述を生成する
ステップとを有することを特徴とするハードウェア記述
生成方法。
【請求項８】前記機能ごとに簡単化された決定性有限状
態機械の状態数をその機能の複雑さの指標とし、複雑さ
に応じて機能ごとの課金情報を生成するステップと、機
能を一覧表示する際、機能ごとに課金情報を伴って表示
するステップと、ユーザが選択した機能の課金情報を総
計して課金するステップとを有する請求項７に記載のハ
ードウェア記述生成方法。
【請求項９】前記機能ごとに簡単化された決定性有限状
態機械の状態数を複雑さの指標とし、通信回線を通じて
ユーザによって選択された機能の該指標を課金情報管理
機関に送信するステップと、該課金情報管理機関から課
金情報を受信するステップと、機能を一覧表示する際、
機能ごとに課金情報を伴って表示するステップと、ユー
ザが選択した機能を該課金情報管理機関へ送信するステ
ップと、該課金情報管理機関から認証情報を受信するス
テップと、認証情報を受信したことを確認した上でイン
タフェース検査ブロックの合成に用いるための合成可能
なハードウェア動作記述を生成する請求項７に記載のハ
ードウェア記述生成方法。
【請求項１０】前記複雑さの指標を通信回線を通じて課
金情報管理機関に送信し、該課金情報管理機関では送信
された複雑さの指標に基づいて課金情報を生成し、課金
し、認証情報を返信する請求項９に記載のハードウェア
記述生成方法。
【請求項１１】前記通信回線として交換通信網、インタ
ーネット、専用回線のいずれかを利用する請求項５また
は９に記載のハードウェア記述生成方法。
【請求項１２】前記課金情報管理機関にユーザ認証機構
を持つ請求項５、９および１１のいずれかに記載のハー
ドウェア記述生成方法。
【請求項１３】複数の論理回路構成ブロックを接続する
ことによって構成される論理集積回路の設計方法であっ
て、一つ以上の該ブロックに対し該ブロックごとにその
入出力信号を監視し、該ブロックの仕様で定められた入
出力信号パタンに適合しているか否かを判定する機能を
持ち、論理合成手段によりハードウェアに合成すること
の可能なインタフェース検査ブロックを有し、汎用計算
機または専用装置による論理シミュレーションまたは論
理エミュレーションによる模擬実行中に、入出力信号が
仕様に適合しないと該インタフェース検査ブロックが判
定したとき、仕様に適合しないことを出力する機能を有
することを特徴とする論理集積回路設計方法。
【請求項１４】前期論理回路構成ブロックごとに異なる
指標を与え、前記インタフェース検査ブロックによって
仕様で定められた入出力信号パタンに実際の入出力信号
が適合しないブロックが発見されたとき、該ブロックの
指標とともに、仕様に適合しないことをユーザに知らせ
る機能を有する請求項１３に記載の論理集積回路の設計
方法。
【請求項１５】複数の論理回路構成ブロックを接続する
ことによって構成される論理集積回路であって、前記ブ
ロックの一つに対し該ブロックへの入出力信号を監視
し、該ブロックの仕様で定められた入出力信号パタンに
適合しているか否かを判定する機能を持つインタフェー
ス検査ブロックを有し、入出力信号が仕様に適合しない
と該インタフェース検査ブロックが判定したとき、外部
入出力ピンを通して仕様に適合しないことを出力する機
能を有する論理集積回路が実質的に不良が無いといえる
と判定される状態になったとき前記論理集積回路から前
記インタフェース検査ブロックを除去した構造のものと
されることを特徴とする論理集積回路。