JP2002354008A - 縮退コード自動生成回路 - Google Patents
縮退コード自動生成回路Info
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- H04L49/3081—ATM peripheral units, e.g. policing, insertion or extraction
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- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Abstract
(57)【要約】
【課題】 予め内部コードの登録処理を行わねばなら
ず、登録処理に手間がかかった。また、検索部による内
部コード保持部内での内部コードの検索処理に時間がか
かる課題があった。 【解決手段】 入力コードとして設定されたＡＴＭセル
の識別子の値の入力に基づき、識別子の値に対応するア
ドレス縮退したビット数の内部コードを格納保持する内
部コード保持部と、入力コードの新規入力時に該入力コ
ードに対応した内部コードを生成し格納保持させる内部
コード生成部を備えたものである。
ず、登録処理に手間がかかった。また、検索部による内
部コード保持部内での内部コードの検索処理に時間がか
かる課題があった。 【解決手段】 入力コードとして設定されたＡＴＭセル
の識別子の値の入力に基づき、識別子の値に対応するア
ドレス縮退したビット数の内部コードを格納保持する内
部コード保持部と、入力コードの新規入力時に該入力コ
ードに対応した内部コードを生成し格納保持させる内部
コード生成部を備えたものである。
Description
【０００１】
【発明の属する技術分野】この発明は、ＡＴＭ（非同期
転送モード）転送装置において、入力されるＡＴＭセル
ヘッダに付与されたＶＰＩ（バーチャルパス識別子）／
ＶＣＩ（バーチャルコネクション識別子）の値に基づき
装置内部でアドレスを縮退させた新たなコネクション番
号を得るためのＡＴＭセルヘッダの縮退コード自動生成
回路に関するものである。
転送モード）転送装置において、入力されるＡＴＭセル
ヘッダに付与されたＶＰＩ（バーチャルパス識別子）／
ＶＣＩ（バーチャルコネクション識別子）の値に基づき
装置内部でアドレスを縮退させた新たなコネクション番
号を得るためのＡＴＭセルヘッダの縮退コード自動生成
回路に関するものである。
【０００２】
【従来の技術】ＡＴＭ転送装置では、固定長（５３バイ
ト）のＡＴＭセルを用いて情報転送を行うように規定さ
れている。ＡＴＭ網では、通信するユーザの端末間に論
理的なＶＣ（バーチャルチャネル）が設定される。ま
た、ＡＴＭセルの転送時には、ＡＴＭセルヘッダに含ま
れる１６ビットのＶＣＩ（バーチャルチャネル識別子）
に論理番号が付与される。ユーザ端末と接続されるＡＴ
Ｍ転送装置は、ＶＣＩ値に基づいてセル処理及びセルの
ルーティングが行われる。
ト）のＡＴＭセルを用いて情報転送を行うように規定さ
れている。ＡＴＭ網では、通信するユーザの端末間に論
理的なＶＣ（バーチャルチャネル）が設定される。ま
た、ＡＴＭセルの転送時には、ＡＴＭセルヘッダに含ま
れる１６ビットのＶＣＩ（バーチャルチャネル識別子）
に論理番号が付与される。ユーザ端末と接続されるＡＴ
Ｍ転送装置は、ＶＣＩ値に基づいてセル処理及びセルの
ルーティングが行われる。
【０００３】また、ＡＴＭ転送装置においては、ルート
毎に振り分けられたバーチャルチャネルを束ねたＶＰ
（バーチャルパス）が設定される。このＶＰに対してＡ
ＴＭセルヘッダに含まれる８ビットまたは１２ビットの
ＶＰＩ（バーチャルパス識別子）に論理番号が付与され
る。各ＡＴＭ転送装置は、ＶＰＩ値に基づくルーティン
グにより、ＶＰコネクションの情報転送が実現される。
これにより、各ＡＴＭ転送装置は、ＶＣ転送及びＶＰ転
送により、ＡＴＭセルを用いた情報転送を行う。このＡ
ＴＭ転送装置は、ＶＰＩ／ＶＣＩ値がコネクション識別
子として用いられている。
毎に振り分けられたバーチャルチャネルを束ねたＶＰ
（バーチャルパス）が設定される。このＶＰに対してＡ
ＴＭセルヘッダに含まれる８ビットまたは１２ビットの
ＶＰＩ（バーチャルパス識別子）に論理番号が付与され
る。各ＡＴＭ転送装置は、ＶＰＩ値に基づくルーティン
グにより、ＶＰコネクションの情報転送が実現される。
これにより、各ＡＴＭ転送装置は、ＶＣ転送及びＶＰ転
送により、ＡＴＭセルを用いた情報転送を行う。このＡ
ＴＭ転送装置は、ＶＰＩ／ＶＣＩ値がコネクション識別
子として用いられている。
【０００４】例えば、ＶＰＩ値を８ビット、ＶＣＩ値を
１６ビットで表現する規定によれば、２の２４乗個の総
コネクション数を得ることができる。しかし、実際に必
要な総コネクション数は、規定の総コネクション数より
も十分小さいことが多い。このような場合、ＶＰＩ／Ｖ
ＣＩ値をそのまま用いてコネクション毎の情報管理を行
うと、全てのＶＰＩ／ＶＣＩ値に対し必要な管理情報を
格納する領域を確保しなければならず、未使用領域が多
くなり資源を効率的に使用できず、記憶領域及び検索処
理に手間がかかる問題があった。
１６ビットで表現する規定によれば、２の２４乗個の総
コネクション数を得ることができる。しかし、実際に必
要な総コネクション数は、規定の総コネクション数より
も十分小さいことが多い。このような場合、ＶＰＩ／Ｖ
ＣＩ値をそのまま用いてコネクション毎の情報管理を行
うと、全てのＶＰＩ／ＶＣＩ値に対し必要な管理情報を
格納する領域を確保しなければならず、未使用領域が多
くなり資源を効率的に使用できず、記憶領域及び検索処
理に手間がかかる問題があった。
【０００５】上記問題を解消するために、ＡＴＭセルヘ
ッダの縮退変換方法及び装置が提案されている（特開平
１１−６８７８８号公報）。図９は、従来の縮退コード
変換回路を示す図であり、図において、５０はパラメー
タ算出部、５１は検索部、５２は内部コード保持部であ
る。
ッダの縮退変換方法及び装置が提案されている（特開平
１１−６８７８８号公報）。図９は、従来の縮退コード
変換回路を示す図であり、図において、５０はパラメー
タ算出部、５１は検索部、５２は内部コード保持部であ
る。
【０００６】次に動作について説明する。上記構成の装
置は、予め入力される入力コードと出力する内部コード
を１対１に対応付け、入力コードの入力時に内部コード
検索用パラメータを用いた検索が実行できるようにこれ
らを内部コード保持部５２に登録保持しておく。
置は、予め入力される入力コードと出力する内部コード
を１対１に対応付け、入力コードの入力時に内部コード
検索用パラメータを用いた検索が実行できるようにこれ
らを内部コード保持部５２に登録保持しておく。
【０００７】そして、入力情報の入力時には、パラメー
タ算出部５０が入力された入力情報から内部コード検索
用パラメータを算出する。検索部５１は、検索用パラメ
ータに基づき内部コード保持部５２に保持されている内
部コードを検索し、該当する内部コードを出力する。こ
のように予め内部コードを登録しておくことにより、入
力コードに対応した内部コードを得ることができる。
タ算出部５０が入力された入力情報から内部コード検索
用パラメータを算出する。検索部５１は、検索用パラメ
ータに基づき内部コード保持部５２に保持されている内
部コードを検索し、該当する内部コードを出力する。こ
のように予め内部コードを登録しておくことにより、入
力コードに対応した内部コードを得ることができる。
【０００８】
【発明が解決しようとする課題】従来の縮退変換装置
は、以上のように構成されているので、予め内部コード
の登録処理を行わねばならず、登録処理に手間がかかっ
た。また、検索部５１による内部コード保持部５２内で
の内部コードの検索処理に時間がかかる等の課題があっ
た。
は、以上のように構成されているので、予め内部コード
の登録処理を行わねばならず、登録処理に手間がかかっ
た。また、検索部５１による内部コード保持部５２内で
の内部コードの検索処理に時間がかかる等の課題があっ
た。
【０００９】この発明は上記のような課題を解決するた
めになされたもので、事前の内部コードの登録処理が不
要で、入力コードに対応する内部コードを簡単、かつ高
速に出力できる縮退コード自動生成回路を得ることを目
的とする。
めになされたもので、事前の内部コードの登録処理が不
要で、入力コードに対応する内部コードを簡単、かつ高
速に出力できる縮退コード自動生成回路を得ることを目
的とする。
【００１０】
【課題を解決するための手段】この発明に係る縮退コー
ド自動生成回路は、入力コードとして設定されたＡＴＭ
セルの識別子の値の入力に基づき、識別子の値に対応す
るアドレス縮退したビット数の内部コードを格納保持す
る内部コード保持部と、入力コードの新規入力時に該入
力コードに対応した内部コードを生成し格納保持させる
内部コード生成部を備えたものである。
ド自動生成回路は、入力コードとして設定されたＡＴＭ
セルの識別子の値の入力に基づき、識別子の値に対応す
るアドレス縮退したビット数の内部コードを格納保持す
る内部コード保持部と、入力コードの新規入力時に該入
力コードに対応した内部コードを生成し格納保持させる
内部コード生成部を備えたものである。
【００１１】この発明に係る縮退コード自動生成回路
は、入力コードとして設定されたＡＴＭセルの識別子の
ビット数に対応したアドレス数のテーブルを有し、識別
子の値別にアドレス縮退したビット数の内部コードを格
納保持する圧縮コード格納部と、内部コードの生成の有
無を設定する登録表示ビット部とを備えた圧縮コードメ
モリと、入力コードの入力時に該当するアドレスの登録
表示ビットが設定されている場合、内部コードを出力さ
せるラッチ保持部と、入力コードの入力時に該当するア
ドレスの登録表示ビットが未設定である場合に、新規な
内部コードの値を生成し、格納させる内部コード生成部
を備えたものである。
は、入力コードとして設定されたＡＴＭセルの識別子の
ビット数に対応したアドレス数のテーブルを有し、識別
子の値別にアドレス縮退したビット数の内部コードを格
納保持する圧縮コード格納部と、内部コードの生成の有
無を設定する登録表示ビット部とを備えた圧縮コードメ
モリと、入力コードの入力時に該当するアドレスの登録
表示ビットが設定されている場合、内部コードを出力さ
せるラッチ保持部と、入力コードの入力時に該当するア
ドレスの登録表示ビットが未設定である場合に、新規な
内部コードの値を生成し、格納させる内部コード生成部
を備えたものである。
【００１２】この発明に係る縮退コード自動生成回路
は、内部コード生成部が、新規の入力コードの入力時毎
に新規な値の内部コードを生成し、生成した値を保持す
るカウンタを備えたものである。
は、内部コード生成部が、新規の入力コードの入力時毎
に新規な値の内部コードを生成し、生成した値を保持す
るカウンタを備えたものである。
【００１３】この発明に係る縮退コード自動生成回路
は、入力コードとしてＡＴＭセルのバーチャルパス識別
子及びバーチャルコネクション識別子の２層が入力さ
れ、２層の識別子全体のビット数に対応したアドレス数
のテーブルを有し、各アドレスには一方の層の識別子の
値別にアドレス縮退したビット数の内部コードを格納保
持する圧縮コード格納部と、内部コードの生成の有無を
設定可能な登録表示ビット部と、他方の層の識別子の各
ビットを格納保持する選択信号格納部を備えた圧縮コー
ドメモリと、入力コードの入力時に該当するアドレスの
登録表示ビットが設定されている場合、内部コードを出
力させるラッチ保持部と、入力コードの入力時に該当す
るアドレスの登録表示ビットが未設定である場合に、他
方の層の識別子の各ビットが示す値別に異なる複数種類
の内部コードを選択設定して、一方の層に対する新規な
内部コードの値を生成し、格納させる内部コード生成部
を備えたものである。
は、入力コードとしてＡＴＭセルのバーチャルパス識別
子及びバーチャルコネクション識別子の２層が入力さ
れ、２層の識別子全体のビット数に対応したアドレス数
のテーブルを有し、各アドレスには一方の層の識別子の
値別にアドレス縮退したビット数の内部コードを格納保
持する圧縮コード格納部と、内部コードの生成の有無を
設定可能な登録表示ビット部と、他方の層の識別子の各
ビットを格納保持する選択信号格納部を備えた圧縮コー
ドメモリと、入力コードの入力時に該当するアドレスの
登録表示ビットが設定されている場合、内部コードを出
力させるラッチ保持部と、入力コードの入力時に該当す
るアドレスの登録表示ビットが未設定である場合に、他
方の層の識別子の各ビットが示す値別に異なる複数種類
の内部コードを選択設定して、一方の層に対する新規な
内部コードの値を生成し、格納させる内部コード生成部
を備えたものである。
【００１４】この発明に係る縮退コード自動生成回路
は、内部コード生成部は、新規の入力コードの入力時毎
に他方の層の識別子の各ビットが示す値を解析し、該当
する複数種類の選択信号を出力するデコーダと、複数種
類の選択信号数に対応する数だけ複数設けられ、選択時
には新規の入力コードの入力時毎に一方の層に対する新
規な値の内部コードを生成し、生成した値を保持するカ
ウンタと、カウンタの数だけ複数設けられ、登録表示ビ
ットの未設定時に、デコーダの選択出力に基づき該当す
るいずれか一つのカウンタを選択する論理和回路を備え
たものである。
は、内部コード生成部は、新規の入力コードの入力時毎
に他方の層の識別子の各ビットが示す値を解析し、該当
する複数種類の選択信号を出力するデコーダと、複数種
類の選択信号数に対応する数だけ複数設けられ、選択時
には新規の入力コードの入力時毎に一方の層に対する新
規な値の内部コードを生成し、生成した値を保持するカ
ウンタと、カウンタの数だけ複数設けられ、登録表示ビ
ットの未設定時に、デコーダの選択出力に基づき該当す
るいずれか一つのカウンタを選択する論理和回路を備え
たものである。
【００１５】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の縮退コード自動生成回
路を示すブロック図である。１は入力コードが入力され
内部コードに変換する内部コード保持部、２は内部コー
ド保持部１に対し入力コードに対応した内部コードを生
成可能に出力する内部コード生成部である。
説明する。 実施の形態１．図１はこの発明の縮退コード自動生成回
路を示すブロック図である。１は入力コードが入力され
内部コードに変換する内部コード保持部、２は内部コー
ド保持部１に対し入力コードに対応した内部コードを生
成可能に出力する内部コード生成部である。
【００１６】入力コードは、ＡＴＭセルを構成する行先
データに相当し、ＡＴＭセルはこの入力コード、制御用
データ、送信データで構成される。内部コード保持部１
には、ＡＴＭセルのＶＰＩ（８ビット）が入力コードと
して入力され、これをアドレス縮退処理し、例えば、６
ビットの内部コードとして出力する。この内部コード保
持部１は、入力コードのアドレスに対応した内部コード
出力変換用の変換手段を有し、変換手段を参照して入力
コードが新規の入力であるか否かを判断する。
データに相当し、ＡＴＭセルはこの入力コード、制御用
データ、送信データで構成される。内部コード保持部１
には、ＡＴＭセルのＶＰＩ（８ビット）が入力コードと
して入力され、これをアドレス縮退処理し、例えば、６
ビットの内部コードとして出力する。この内部コード保
持部１は、入力コードのアドレスに対応した内部コード
出力変換用の変換手段を有し、変換手段を参照して入力
コードが新規の入力であるか否かを判断する。
【００１７】新規入力コードの場合には、入力コードを
内部コード生成部２に（パラメータとして）出力し、内
部コード生成部２は入力コードの入力順に所定の内部コ
ードを生成し、この新たな内部コードを内部コード保持
部１の変換部に格納するとともに出力する。新たに生成
した内部コード（入力コード）は、内部コード保持部１
の変換手段に登録済みである旨の登録表示情報を付帯し
て登録させ、前述した入力コードの新規入力の有無の参
照用データとして利用される。
内部コード生成部２に（パラメータとして）出力し、内
部コード生成部２は入力コードの入力順に所定の内部コ
ードを生成し、この新たな内部コードを内部コード保持
部１の変換部に格納するとともに出力する。新たに生成
した内部コード（入力コード）は、内部コード保持部１
の変換手段に登録済みである旨の登録表示情報を付帯し
て登録させ、前述した入力コードの新規入力の有無の参
照用データとして利用される。
【００１８】図２は、図１の内部構成を示すブロック図
である。１０は入力コードが入力され内部コードを出力
する圧縮コードメモリ、１１は圧縮コードメモリ１０か
ら出力される内部コードを保持可能なラッチ保持部（Ｆ
Ｆ）、１２は新規の入力コード時に新たな内部コードを
生成するための圧縮コード生成カウンタ、１３は新規に
生成された内部コードを保持し、圧縮コードメモリ１０
に出力するラッチ保持部（ＦＦ）である。
である。１０は入力コードが入力され内部コードを出力
する圧縮コードメモリ、１１は圧縮コードメモリ１０か
ら出力される内部コードを保持可能なラッチ保持部（Ｆ
Ｆ）、１２は新規の入力コード時に新たな内部コードを
生成するための圧縮コード生成カウンタ、１３は新規に
生成された内部コードを保持し、圧縮コードメモリ１０
に出力するラッチ保持部（ＦＦ）である。
【００１９】図３は、圧縮コードメモリ１０の内部メモ
リマップを示す図である。圧縮コードメモリ１０には、
入力コードのビット数に対応したアドレスを有し、各ア
ドレスには、それぞれ所定ビット数のコード格納部が設
けられる。コード格納部は、圧縮コード格納部１０ａ
（ｂｉｔ０〜Ｎ）と、１ビットの登録表示部１０ｂ（ｂ
ｉｔＲ）で構成され、全体で内部コードのビット数＋１
のビット数で構成される。
リマップを示す図である。圧縮コードメモリ１０には、
入力コードのビット数に対応したアドレスを有し、各ア
ドレスには、それぞれ所定ビット数のコード格納部が設
けられる。コード格納部は、圧縮コード格納部１０ａ
（ｂｉｔ０〜Ｎ）と、１ビットの登録表示部１０ｂ（ｂ
ｉｔＲ）で構成され、全体で内部コードのビット数＋１
のビット数で構成される。
【００２０】上記例で説明すると、入力コードの８ビッ
ト分（２５６）のアドレス０〜２５５が設定される。圧
縮コード格納部１０ａは、各アドレスにそれぞれ内部コ
ード用のＮビット（Ｎ＝６ビット）分（６４）の圧縮コ
ード（ｂｉｔ０〜５）を格納する。登録表示部１０ｂ
は、各圧縮コードに対応する登録表示情報として１ビッ
トの登録表示ビット（ｂｉｔ６）を格納する。登録表示
部１０ｂの登録表示ビットは、圧縮コード生成時に
「０」→「１」に変更される。これにより、上記圧縮コ
ードは、６ビット分、即ち６４個の内部コードを出力可
能であり、２５６の異なる入力コードを６４の内部コー
ドに縮退させる。
ト分（２５６）のアドレス０〜２５５が設定される。圧
縮コード格納部１０ａは、各アドレスにそれぞれ内部コ
ード用のＮビット（Ｎ＝６ビット）分（６４）の圧縮コ
ード（ｂｉｔ０〜５）を格納する。登録表示部１０ｂ
は、各圧縮コードに対応する登録表示情報として１ビッ
トの登録表示ビット（ｂｉｔ６）を格納する。登録表示
部１０ｂの登録表示ビットは、圧縮コード生成時に
「０」→「１」に変更される。これにより、上記圧縮コ
ードは、６ビット分、即ち６４個の内部コードを出力可
能であり、２５６の異なる入力コードを６４の内部コー
ドに縮退させる。
【００２１】圧縮コードメモリ１０は、入力された入力
コードに該当するアドレスの圧縮コード（ｂｉｔ０〜
５）を読み出し、データライン１５ａを介してＦＦ１１
に出力する。同時に、この圧縮コードメモリ１０は、こ
のアドレスにおける圧縮コード登録の有無を示す登録表
示部１０ｂの登録表示ビット「０／１」をパラメータラ
イン１５ｂのｂｉｔＲ（ｂｉｔ６）を介してＦＦ１１、
及び圧縮コード生成カウンタ１２に出力する。
コードに該当するアドレスの圧縮コード（ｂｉｔ０〜
５）を読み出し、データライン１５ａを介してＦＦ１１
に出力する。同時に、この圧縮コードメモリ１０は、こ
のアドレスにおける圧縮コード登録の有無を示す登録表
示部１０ｂの登録表示ビット「０／１」をパラメータラ
イン１５ｂのｂｉｔＲ（ｂｉｔ６）を介してＦＦ１１、
及び圧縮コード生成カウンタ１２に出力する。
【００２２】ＦＦ１１は、データライン１５ａを介して
入力された６ビットの圧縮コードを保持可能であり保持
した圧縮コードを内部コードとして出力する。このＦＦ
１１での保持の有無は、ＥＮＡに入力されるパラメータ
ライン１５ｂの登録表示ビット（ｂｉｔＲ）のビット内
容に依存する。ＥＮＡに入力される登録表示ビットが
「０」の場合（圧縮コード未登録時）には入力された圧
縮コードを保持せず出力しない。登録表示ビットが
「１」の場合には、入力された圧縮コードを保持し内部
コードとして出力する。
入力された６ビットの圧縮コードを保持可能であり保持
した圧縮コードを内部コードとして出力する。このＦＦ
１１での保持の有無は、ＥＮＡに入力されるパラメータ
ライン１５ｂの登録表示ビット（ｂｉｔＲ）のビット内
容に依存する。ＥＮＡに入力される登録表示ビットが
「０」の場合（圧縮コード未登録時）には入力された圧
縮コードを保持せず出力しない。登録表示ビットが
「１」の場合には、入力された圧縮コードを保持し内部
コードとして出力する。
【００２３】圧縮コード生成カウンタ１２は、上記Ｎ＝
６に対応した６ビット（ｂｉｔ０〜５）のカウント値を
出力する。この圧縮コード生成カウンタ１２には、圧縮
コードメモリ１０のパラメータライン１５ｂがＥＮＡに
反転入力される。この圧縮コード生成カウンタ１２は、
入力される登録表示ビットが「０」である毎にカウンタ
値を１ずつ増加させ、ＦＦ１３にこのカウント値を出力
する。一方、登録表示ビットが「１」である場合には、
ＥＮＡに入力されず、カウンタ値は増加されない。即
ち、この圧縮コードカウンタ１２は、入力コードが新規
である場合に働き、新規入力コードの入力毎に順次新た
なカウント値を生成する。
６に対応した６ビット（ｂｉｔ０〜５）のカウント値を
出力する。この圧縮コード生成カウンタ１２には、圧縮
コードメモリ１０のパラメータライン１５ｂがＥＮＡに
反転入力される。この圧縮コード生成カウンタ１２は、
入力される登録表示ビットが「０」である毎にカウンタ
値を１ずつ増加させ、ＦＦ１３にこのカウント値を出力
する。一方、登録表示ビットが「１」である場合には、
ＥＮＡに入力されず、カウンタ値は増加されない。即
ち、この圧縮コードカウンタ１２は、入力コードが新規
である場合に働き、新規入力コードの入力毎に順次新た
なカウント値を生成する。
【００２４】ＦＦ１３は、圧縮コード生成カウンタ１２
から出力された６ビットのカウント値を保持し、圧縮コ
ードメモリ１０に出力する。このように、圧縮コード生
成カウンタ１２、及びＦＦ１３は新規入力コードの入力
時にこの新規入力コードに対応する所定の圧縮コードを
生成して圧縮コードメモリ１０に帰還出力する。
から出力された６ビットのカウント値を保持し、圧縮コ
ードメモリ１０に出力する。このように、圧縮コード生
成カウンタ１２、及びＦＦ１３は新規入力コードの入力
時にこの新規入力コードに対応する所定の圧縮コードを
生成して圧縮コードメモリ１０に帰還出力する。
【００２５】上記構成により、圧縮コードメモリ１０
は、新規入力コードの入力時には、帰還側であるＦＦ１
３から出力された新規生成の圧縮コードを、新規入力コ
ードが示す該当アドレスの圧縮コード格納部１０ａに格
納する。同時にこの該当アドレスにおける新規生成した
圧縮コードに対応する登録表示部１０ｂの登録表示ビッ
トを「０」→「１」に変更し登録済みとする。
は、新規入力コードの入力時には、帰還側であるＦＦ１
３から出力された新規生成の圧縮コードを、新規入力コ
ードが示す該当アドレスの圧縮コード格納部１０ａに格
納する。同時にこの該当アドレスにおける新規生成した
圧縮コードに対応する登録表示部１０ｂの登録表示ビッ
トを「０」→「１」に変更し登録済みとする。
【００２６】次に動作について説明する。圧縮コードメ
モリ１０に新規入力コードが入力され、ＶＰＩが示すア
ドレスが「１１」（１０進）の場合を、図４の動作図を
用いて説明する。この場合、図４の圧縮コードメモリ１
０のアドレス１１部分にアクセスする。この場合、圧縮
コードメモリ１０において、圧縮コード格納部１０ａに
圧縮コードが格納されていない状態では（ｂｉｔ０〜５
が全て「０」）、該当アドレス１１における圧縮コード
メモリ１０の登録表示部１０ｂの登録表示ビット（ｂｉ
ｔ６）が「０」である。
モリ１０に新規入力コードが入力され、ＶＰＩが示すア
ドレスが「１１」（１０進）の場合を、図４の動作図を
用いて説明する。この場合、図４の圧縮コードメモリ１
０のアドレス１１部分にアクセスする。この場合、圧縮
コードメモリ１０において、圧縮コード格納部１０ａに
圧縮コードが格納されていない状態では（ｂｉｔ０〜５
が全て「０」）、該当アドレス１１における圧縮コード
メモリ１０の登録表示部１０ｂの登録表示ビット（ｂｉ
ｔ６）が「０」である。
【００２７】これにより、パラメータライン１５ｂが
「０」となり、ＦＦ１１は動作せず、圧縮コード生成カ
ウンタ１２は反転入力で動作し、カウンタ値を初期値０
→１（６ビットの各ビット表記では「０００００１」）
に増加させて、このカウンタ値をＦＦ１３に出力する。
ＦＦ１３はこのカウンタ値を保持し圧縮コードメモリ１
０に帰還出力する。
「０」となり、ＦＦ１１は動作せず、圧縮コード生成カ
ウンタ１２は反転入力で動作し、カウンタ値を初期値０
→１（６ビットの各ビット表記では「０００００１」）
に増加させて、このカウンタ値をＦＦ１３に出力する。
ＦＦ１３はこのカウンタ値を保持し圧縮コードメモリ１
０に帰還出力する。
【００２８】図４に示すように、圧縮コードメモリ１０
は、この６ビットのカウンタ値（ｂｉｔ５のみ「１」）
をアドレス１１の圧縮コード格納部１０ａに格納する。
同時に登録表示部１０ｂの登録表示ビット（ｂｉｔ６）
を「０」→「１」に変更する。これにより、入力コード
が８ビットの「１１」（１０進）である場合、６ビット
の内部コードとして「１」（１０進）をＦＦ１１を介し
て出力する。
は、この６ビットのカウンタ値（ｂｉｔ５のみ「１」）
をアドレス１１の圧縮コード格納部１０ａに格納する。
同時に登録表示部１０ｂの登録表示ビット（ｂｉｔ６）
を「０」→「１」に変更する。これにより、入力コード
が８ビットの「１１」（１０進）である場合、６ビット
の内部コードとして「１」（１０進）をＦＦ１１を介し
て出力する。
【００２９】以後、入力された入力コードが「１１」
（１０進）である場合には、既に圧縮コードメモリ１０
には、該当アドレス部分に圧縮コード「１」（１０進）
が格納されている。この場合、この入力コード「１１」
（１０進）の入力時には、パラメータライン１５ｂが
「１」となり帰還側の圧縮コード生成カウンタ１２、Ｆ
Ｆ１３は動作せず、ＦＦ１１が動作して圧縮コードメモ
リ１０の圧縮コード格納部１０ａに格納された圧縮コー
ド「１」（１０進）を保持し、内部コードとして出力す
る。
（１０進）である場合には、既に圧縮コードメモリ１０
には、該当アドレス部分に圧縮コード「１」（１０進）
が格納されている。この場合、この入力コード「１１」
（１０進）の入力時には、パラメータライン１５ｂが
「１」となり帰還側の圧縮コード生成カウンタ１２、Ｆ
Ｆ１３は動作せず、ＦＦ１１が動作して圧縮コードメモ
リ１０の圧縮コード格納部１０ａに格納された圧縮コー
ド「１」（１０進）を保持し、内部コードとして出力す
る。
【００３０】また、以降に新規入力コードが入力された
ときには、圧縮コード格納部１０ａに、この新規入力コ
ードに対応した圧縮コードが格納されておらず、登録表
示ビットが「０」であるため、圧縮コード生成カウンタ
１２は、１増加させたカウンタ値「２」（１０進）を生
成し、ＦＦ１３を介して圧縮コードメモリ１０に出力す
る。これにより、この２番目に入力された新規入力コー
ドの圧縮コード（内部アドレス）は「２」（１０進）、
６ビットのｂｉｔ４のみ「１」となる。このように、新
規な入力コードは、この入力コードの入力順に１ずつ増
加された圧縮コード（内部アドレス）として生成、保持
される。
ときには、圧縮コード格納部１０ａに、この新規入力コ
ードに対応した圧縮コードが格納されておらず、登録表
示ビットが「０」であるため、圧縮コード生成カウンタ
１２は、１増加させたカウンタ値「２」（１０進）を生
成し、ＦＦ１３を介して圧縮コードメモリ１０に出力す
る。これにより、この２番目に入力された新規入力コー
ドの圧縮コード（内部アドレス）は「２」（１０進）、
６ビットのｂｉｔ４のみ「１」となる。このように、新
規な入力コードは、この入力コードの入力順に１ずつ増
加された圧縮コード（内部アドレス）として生成、保持
される。
【００３１】以上のように、この実施の形態１によれ
ば、入力コードの入力時には、該当する内部コードの検
索処理をメモリアクセスというハードウェア処理だけで
高速に行うことができる。この際、入力コードが新規入
力であるか否かを圧縮コードメモリの登録表示ビットの
フラグ参照のみで簡単に処理できる。新規入力コードの
入力時には、この新規入力コードが入力された順に増加
させたカウンタ値がそのまま内部コードとして生成して
用いられる構成であり、縮退処理を簡単な回路構成で行
えるようになる。このように、この実施の形態１によれ
ば、内部コード生成及び検索を全てハードウェアで行え
るため、アドレス縮退処理の高速化ができ、これを簡単
な回路で容易に構成できるという効果が得られる。
ば、入力コードの入力時には、該当する内部コードの検
索処理をメモリアクセスというハードウェア処理だけで
高速に行うことができる。この際、入力コードが新規入
力であるか否かを圧縮コードメモリの登録表示ビットの
フラグ参照のみで簡単に処理できる。新規入力コードの
入力時には、この新規入力コードが入力された順に増加
させたカウンタ値がそのまま内部コードとして生成して
用いられる構成であり、縮退処理を簡単な回路構成で行
えるようになる。このように、この実施の形態１によれ
ば、内部コード生成及び検索を全てハードウェアで行え
るため、アドレス縮退処理の高速化ができ、これを簡単
な回路で容易に構成できるという効果が得られる。
【００３２】実施の形態２．図５は、実施の形態２にお
ける図１記載の各部の内部構成を示すブロック図であ
る。実施の形態２では、２層の入力コード（ＶＰＩ＋Ｖ
ＣＩ）が入力される構成であり、各ＶＰＩ別にＶＣＩ値
に基づいた複数種類の内部コードを生成する構成であ
る。
ける図１記載の各部の内部構成を示すブロック図であ
る。実施の形態２では、２層の入力コード（ＶＰＩ＋Ｖ
ＣＩ）が入力される構成であり、各ＶＰＩ別にＶＣＩ値
に基づいた複数種類の内部コードを生成する構成であ
る。
【００３３】２０は入力コード（ＶＰＩ＋ＶＣＩ）が入
力され、内部コードを出力する圧縮コードメモリ、２１
は圧縮コードメモリ２０から出力される内部コードを保
持可能なフリップフロップ（ラッチＦＦ）、２２は新規
の入力コード時にＶＣＩ別の新たな内部コードを生成す
るために用いるカウンタ選択用のデコーダ、２３はデコ
ーダで選択可能な個数分設けられる圧縮コード生成カウ
ンタ、２４は各圧縮コード生成カウンタ２３により新規
に生成された内部コードを保持し、圧縮コードメモリ２
０に出力するフリップフロップ（ラッチＦＦ）である。
力され、内部コードを出力する圧縮コードメモリ、２１
は圧縮コードメモリ２０から出力される内部コードを保
持可能なフリップフロップ（ラッチＦＦ）、２２は新規
の入力コード時にＶＣＩ別の新たな内部コードを生成す
るために用いるカウンタ選択用のデコーダ、２３はデコ
ーダで選択可能な個数分設けられる圧縮コード生成カウ
ンタ、２４は各圧縮コード生成カウンタ２３により新規
に生成された内部コードを保持し、圧縮コードメモリ２
０に出力するフリップフロップ（ラッチＦＦ）である。
【００３４】以下の実例では、入力コードのＶＰＩが３
ビット分（０〜７）、ＶＣＩが８ビット分（０〜２５
５）からなる値を有するものであり、対応して圧縮コー
ドメモリ２０には、８×２５６＝２０４８（０〜２０４
７）のアドレスを有した構成を例に説明する。また、各
ＶＰＩ別のＶＣＩの内部コードは、実施の形態１と同様
に、６ビット分（６４）のｂｉｔ０〜Ｎ（Ｎ＝５）から
なる圧縮コード（内部コードのアドレスが０〜６３）を
生成する例を用いて説明する。圧縮コードメモリ２０
は、入力されたＶＰＩの３ビット（ｂｉｔＫ１〜Ｋｎ）
を抽出してデコーダ２２に出力する。
ビット分（０〜７）、ＶＣＩが８ビット分（０〜２５
５）からなる値を有するものであり、対応して圧縮コー
ドメモリ２０には、８×２５６＝２０４８（０〜２０４
７）のアドレスを有した構成を例に説明する。また、各
ＶＰＩ別のＶＣＩの内部コードは、実施の形態１と同様
に、６ビット分（６４）のｂｉｔ０〜Ｎ（Ｎ＝５）から
なる圧縮コード（内部コードのアドレスが０〜６３）を
生成する例を用いて説明する。圧縮コードメモリ２０
は、入力されたＶＰＩの３ビット（ｂｉｔＫ１〜Ｋｎ）
を抽出してデコーダ２２に出力する。
【００３５】図６は、デコーダ２２による圧縮コード生
成カウンタ２３の選択内容を示す動作図である。デコー
ダ２２は、図６（ａ）の真理値表に示すように、入力さ
れる圧縮コード選択用ビット（ｂｉｔＫ１〜Ｋｎ）に基
づき、２のｎ乗通り（ｎ＝３ビットの場合、８通り）の
組合せの選択出力（Ｏ-0〜Ｏ-7）のうちいずれか１つの
選択信号をパラメータライン２５ｃを介して圧縮コード
生成カウンタ２３に出力する。圧縮コード生成カウンタ
２３は、選択数に対応して８個のカウンタ（２３-0〜２
３-7）を設けてなる。
成カウンタ２３の選択内容を示す動作図である。デコー
ダ２２は、図６（ａ）の真理値表に示すように、入力さ
れる圧縮コード選択用ビット（ｂｉｔＫ１〜Ｋｎ）に基
づき、２のｎ乗通り（ｎ＝３ビットの場合、８通り）の
組合せの選択出力（Ｏ-0〜Ｏ-7）のうちいずれか１つの
選択信号をパラメータライン２５ｃを介して圧縮コード
生成カウンタ２３に出力する。圧縮コード生成カウンタ
２３は、選択数に対応して８個のカウンタ（２３-0〜２
３-7）を設けてなる。
【００３６】デコーダ２２は、圧縮コードメモリ２０が
抽出した３ビットのＶＰＩ値の入力（ｂｉｔＫ１〜Ｋ
３）により、このＶＰＩ値に該当する１個のカウンタ２
３-0〜２３-7のいずれかを選択する。ある１個のカウン
タ２３-0〜２３-7を選択することにより、該当するＶＰ
Ｉ値において入力されたＶＣＩ値に基づき生成する内部
コードの桁を増加させる。
抽出した３ビットのＶＰＩ値の入力（ｂｉｔＫ１〜Ｋ
３）により、このＶＰＩ値に該当する１個のカウンタ２
３-0〜２３-7のいずれかを選択する。ある１個のカウン
タ２３-0〜２３-7を選択することにより、該当するＶＰ
Ｉ値において入力されたＶＣＩ値に基づき生成する内部
コードの桁を増加させる。
【００３７】ここで、図６（ｂ）に示すように、これら
カウンタ２３-0〜２３-7の前段にはそれぞれ、登録表示
ビット（ｂｉｔＲ）と、デコーダ２２の選択出力（Ｏ-0
〜Ｏ-7）の論理積を出力する論理積回路２６が設けられ
る。この論理積（ＡＮＤ）回路２６は、複数のＡＮＤゲ
ート（２６_0〜２６_7）で構成される。また、実施の形
態１と同様に、パラメータライン２５ｂを介して入力さ
れる登録表示ビットは反転入力される。したがって、圧
縮コード生成カウンタ２３は、ＡＮＤ回路２６により、
ＶＰＩ値に基づきデコーダ２２が選択したある一つのカ
ウンタ２３-0〜２３-7が、登録表示ビット（ｂｉｔＲ）
が０である場合にのみ、入力されたＶＣＩ値に基づき生
成する内部コードの桁を増加させるようになっている。
カウンタ２３-0〜２３-7の前段にはそれぞれ、登録表示
ビット（ｂｉｔＲ）と、デコーダ２２の選択出力（Ｏ-0
〜Ｏ-7）の論理積を出力する論理積回路２６が設けられ
る。この論理積（ＡＮＤ）回路２６は、複数のＡＮＤゲ
ート（２６_0〜２６_7）で構成される。また、実施の形
態１と同様に、パラメータライン２５ｂを介して入力さ
れる登録表示ビットは反転入力される。したがって、圧
縮コード生成カウンタ２３は、ＡＮＤ回路２６により、
ＶＰＩ値に基づきデコーダ２２が選択したある一つのカ
ウンタ２３-0〜２３-7が、登録表示ビット（ｂｉｔＲ）
が０である場合にのみ、入力されたＶＣＩ値に基づき生
成する内部コードの桁を増加させるようになっている。
【００３８】例えばＶＰＩ値が「３」（１０進）であ
り、各ビットが「０１１」の場合、図示のように、デコ
ーダ２２は選択信号を出力ポート（Ｏ-3）からＡＮＤゲ
ート２６-3に出力し、カウンタ２３-3を選択する。カウ
ンタ２３-3は登録表示ビットｂｉｔＲが「０」であれ
ば、上記のカウント増加を実行する。なお、各カウンタ
２３-0〜２３-7の後段には、パラメータライン２５ｃの
選択出力時に出力をアクティブにさせるバッファが設け
られている。
り、各ビットが「０１１」の場合、図示のように、デコ
ーダ２２は選択信号を出力ポート（Ｏ-3）からＡＮＤゲ
ート２６-3に出力し、カウンタ２３-3を選択する。カウ
ンタ２３-3は登録表示ビットｂｉｔＲが「０」であれ
ば、上記のカウント増加を実行する。なお、各カウンタ
２３-0〜２３-7の後段には、パラメータライン２５ｃの
選択出力時に出力をアクティブにさせるバッファが設け
られている。
【００３９】図７は、圧縮コードメモリ２０の内部メモ
リマップを示す図である。図示のように、圧縮コードメ
モリ２０には、ある１つのＶＰＩについて８ビットのＶ
ＣＩによる２５６アドレスを有し、３ビットのＶＰＩで
得られる８つの異なるエリア分、即ち、２５６×８＝２
０４８（０〜２０４７）のアドレスが設定されている。
リマップを示す図である。図示のように、圧縮コードメ
モリ２０には、ある１つのＶＰＩについて８ビットのＶ
ＣＩによる２５６アドレスを有し、３ビットのＶＰＩで
得られる８つの異なるエリア分、即ち、２５６×８＝２
０４８（０〜２０４７）のアドレスが設定されている。
【００４０】このアドレス０〜２０４７には、それぞれ
内部コード用のＮビット（Ｎ＝６ビット）分（６４）の
圧縮コード（ｂｉｔ０〜５）を格納する圧縮コード格納
部２０ａが設けられる。また、各圧縮コードには圧縮コ
ード選択用ビット（ｂｉｔＫ１〜Ｋ３）の３ビットを格
納する選択信号格納部２０ｂが設けられる。また、各圧
縮コードに対応する登録表示情報として１ビットの登録
表示ビット（ｂｉｔＲ）を格納する登録表示部２０ｃを
有する。登録表示部２０ｃの登録表示ビットは、圧縮コ
ード生成時に「０」→「１」に変更される。
内部コード用のＮビット（Ｎ＝６ビット）分（６４）の
圧縮コード（ｂｉｔ０〜５）を格納する圧縮コード格納
部２０ａが設けられる。また、各圧縮コードには圧縮コ
ード選択用ビット（ｂｉｔＫ１〜Ｋ３）の３ビットを格
納する選択信号格納部２０ｂが設けられる。また、各圧
縮コードに対応する登録表示情報として１ビットの登録
表示ビット（ｂｉｔＲ）を格納する登録表示部２０ｃを
有する。登録表示部２０ｃの登録表示ビットは、圧縮コ
ード生成時に「０」→「１」に変更される。
【００４１】これにより、上記圧縮コードは、６ビット
分、即ち６４個の内部コードを出力可能であり、ＶＰＩ
別に異なるＶＣＩ値２５６の入力コードを、６４の内部
コードに縮退させる。圧縮コードメモリ２０は、入力さ
れた入力コードに該当するアドレスの圧縮コード（ｂｉ
ｔ０〜５）を読み出し、データライン２５ａを介してＦ
Ｆ２１に出力する。同時に、この圧縮コードメモリ２０
は、このアドレスにおける圧縮コード登録の有無を示す
登録表示部２０ｃの登録表示ビット「０／１」をパラメ
ータライン２５ｂのｂｉｔＲを介してＦＦ２１、及びカ
ウンタ２３（２３-0〜２３-7）に出力する。
分、即ち６４個の内部コードを出力可能であり、ＶＰＩ
別に異なるＶＣＩ値２５６の入力コードを、６４の内部
コードに縮退させる。圧縮コードメモリ２０は、入力さ
れた入力コードに該当するアドレスの圧縮コード（ｂｉ
ｔ０〜５）を読み出し、データライン２５ａを介してＦ
Ｆ２１に出力する。同時に、この圧縮コードメモリ２０
は、このアドレスにおける圧縮コード登録の有無を示す
登録表示部２０ｃの登録表示ビット「０／１」をパラメ
ータライン２５ｂのｂｉｔＲを介してＦＦ２１、及びカ
ウンタ２３（２３-0〜２３-7）に出力する。
【００４２】ＦＦ２１は、データライン２５ａを介して
入力された８ビットの圧縮コードを保持可能であり、保
持した圧縮コードを内部コードとして出力する。このＦ
Ｆ２１での保持の有無は、ＥＮＡに入力されるパラメー
タライン２５ｂの登録表示ビット（ｂｉｔＲ）のビット
内容に依存する。ＥＮＡに入力される登録表示ビットが
「０」の場合（圧縮コード未登録時）には入力された圧
縮コードを保持せず出力しない。登録表示ビットが
「１」の場合には、入力された圧縮コードを保持し内部
コードとして出力する。
入力された８ビットの圧縮コードを保持可能であり、保
持した圧縮コードを内部コードとして出力する。このＦ
Ｆ２１での保持の有無は、ＥＮＡに入力されるパラメー
タライン２５ｂの登録表示ビット（ｂｉｔＲ）のビット
内容に依存する。ＥＮＡに入力される登録表示ビットが
「０」の場合（圧縮コード未登録時）には入力された圧
縮コードを保持せず出力しない。登録表示ビットが
「１」の場合には、入力された圧縮コードを保持し内部
コードとして出力する。
【００４３】デコーダ２２は、入力コードの入力時に該
当するアドレスに圧縮コードが格納されている場合、対
応して選択信号格納部２０ｂに格納されている３ビット
の選択信号（ｂｉｔＫ１〜Ｋ３）をＡＮＤ回路２６に出
力する。
当するアドレスに圧縮コードが格納されている場合、対
応して選択信号格納部２０ｂに格納されている３ビット
の選択信号（ｂｉｔＫ１〜Ｋ３）をＡＮＤ回路２６に出
力する。
【００４４】ＡＮＤ回路２６は、入力されるこれらの両
信号、即ち、パラメータライン２５ｂを介しての登録表
示ビット（ｂｉｔＲ）の反転入力と、パラメータライン
２５ｂを介するデコーダ２２からの８ビット（Ｏ-0〜Ｏ
-7）の各１ビットの選択信号が入力され、これらの論理
積結果を対応する後段の圧縮コード生成カウンタ２３
（各カウンタ２３-0〜２３-7）に出力する。
信号、即ち、パラメータライン２５ｂを介しての登録表
示ビット（ｂｉｔＲ）の反転入力と、パラメータライン
２５ｂを介するデコーダ２２からの８ビット（Ｏ-0〜Ｏ
-7）の各１ビットの選択信号が入力され、これらの論理
積結果を対応する後段の圧縮コード生成カウンタ２３
（各カウンタ２３-0〜２３-7）に出力する。
【００４５】圧縮コード生成カウンタ２３は、複数個の
カウンタ２３-0〜２３-7全体で上記Ｎ＝８に対応した８
ビット（ｂｉｔ０〜７）のカウント値を出力する。各カ
ウンタ２３-0〜２３-7は、個別に対応する前段のＡＮＤ
ゲート２６-0〜２６-7が論理積「１」を出力した際に、
カウンタ値を１ずつ増加させ、ＦＦ２４にこのカウント
値を出力する。即ち、この圧縮コード生成カウンタ２３
は、入力コードが新規である場合に働き、新規入力コー
ドの入力毎にＶＰＩに対応したある一つのカウンタ２３
-0〜２３-7のみが選択され、選択されたカウンタ２３-0
〜２３-7が順次新たなカウント値を生成する。なお、圧
縮コード生成カウンタ２３は、登録表示ビットが「１」
である場合には、いずれのカウンタ値も増加させない。
カウンタ２３-0〜２３-7全体で上記Ｎ＝８に対応した８
ビット（ｂｉｔ０〜７）のカウント値を出力する。各カ
ウンタ２３-0〜２３-7は、個別に対応する前段のＡＮＤ
ゲート２６-0〜２６-7が論理積「１」を出力した際に、
カウンタ値を１ずつ増加させ、ＦＦ２４にこのカウント
値を出力する。即ち、この圧縮コード生成カウンタ２３
は、入力コードが新規である場合に働き、新規入力コー
ドの入力毎にＶＰＩに対応したある一つのカウンタ２３
-0〜２３-7のみが選択され、選択されたカウンタ２３-0
〜２３-7が順次新たなカウント値を生成する。なお、圧
縮コード生成カウンタ２３は、登録表示ビットが「１」
である場合には、いずれのカウンタ値も増加させない。
【００４６】ＦＦ２４は、圧縮コード生成カウンタ２３
から出力された６ビットのカウント値を保持し、圧縮コ
ードメモリ２０に出力する。このように、圧縮コード生
成カウンタ２３、及びＦＦ２４は新規入力コードの入力
時に、この新規入力コードに含まれるＶＰＩ値毎に異な
る複数種類の圧縮コードを生成して圧縮コードメモリ２
０に帰還出力する。
から出力された６ビットのカウント値を保持し、圧縮コ
ードメモリ２０に出力する。このように、圧縮コード生
成カウンタ２３、及びＦＦ２４は新規入力コードの入力
時に、この新規入力コードに含まれるＶＰＩ値毎に異な
る複数種類の圧縮コードを生成して圧縮コードメモリ２
０に帰還出力する。
【００４７】上記構成により、圧縮コードメモリ２０
は、新規入力コードの入力時には、帰還側であるＦＦ２
４から出力された新規生成の圧縮コードを、新規入力コ
ードが示す該当アドレスの圧縮コード格納部２０ａに格
納する。同時に、入力コードのＶＰＩ値を選択信号格納
部２０ｂに格納する。また、この該当アドレスにおける
新規生成した圧縮コードに対応する登録表示部２０ｃの
登録表示ビットを「０」→「１」に変更し登録済みとす
る。
は、新規入力コードの入力時には、帰還側であるＦＦ２
４から出力された新規生成の圧縮コードを、新規入力コ
ードが示す該当アドレスの圧縮コード格納部２０ａに格
納する。同時に、入力コードのＶＰＩ値を選択信号格納
部２０ｂに格納する。また、この該当アドレスにおける
新規生成した圧縮コードに対応する登録表示部２０ｃの
登録表示ビットを「０」→「１」に変更し登録済みとす
る。
【００４８】次に動作について説明する。圧縮コードメ
モリ２０に新規入力コードが入力され、ＶＰＩ値が
「１」（１０進）、ＶＣＩ値が「４２」（１０進）の場
合を例に説明する。この場合、図８の圧縮コードメモリ
２０のアドレス２９８部分にアクセスする。圧縮コード
メモリ２０においてＶＰＩ値が１におけるアドレス範囲
は、２５６〜５１１までの２５５個を有しており、この
アドレス範囲において、ＶＣＩ値が４２であるため、２
５６＋４２＝２９８となる。
モリ２０に新規入力コードが入力され、ＶＰＩ値が
「１」（１０進）、ＶＣＩ値が「４２」（１０進）の場
合を例に説明する。この場合、図８の圧縮コードメモリ
２０のアドレス２９８部分にアクセスする。圧縮コード
メモリ２０においてＶＰＩ値が１におけるアドレス範囲
は、２５６〜５１１までの２５５個を有しており、この
アドレス範囲において、ＶＣＩ値が４２であるため、２
５６＋４２＝２９８となる。
【００４９】この圧縮コードメモリ２０において、圧縮
コード格納部２０ａに圧縮コードが格納されていない状
態では（ｂｉｔ０〜５が全て「０」）、該当アドレス２
９８における圧縮コードメモリ２０の登録表示部２０ｃ
の登録表示ビットｂｉｔＲ（ｂｉｔ９）が「０」であ
る。また、該当する選択信号格納部２０ｂのｂｉｔＫ１
〜Ｋ３（ｂｉｔ６〜９）は、ＶＰＩ値に対応してｂｉｔ
６のみ「１」である。
コード格納部２０ａに圧縮コードが格納されていない状
態では（ｂｉｔ０〜５が全て「０」）、該当アドレス２
９８における圧縮コードメモリ２０の登録表示部２０ｃ
の登録表示ビットｂｉｔＲ（ｂｉｔ９）が「０」であ
る。また、該当する選択信号格納部２０ｂのｂｉｔＫ１
〜Ｋ３（ｂｉｔ６〜９）は、ＶＰＩ値に対応してｂｉｔ
６のみ「１」である。
【００５０】これにより、パラメータライン２５ｂが
「０」となり、ＦＦ２１は動作せず、この時点で圧縮コ
ードを出力しない。一方、デコーダ２２は、入力コード
のＶＰＩ値「１」に対応してある１つのカウンタ２３-1
を選択する選択信号（Ｏ-1）をパラメータライン２５ｃ
を介してＡＮＤゲート２６-1に出力する。ここで、ＡＮ
Ｄゲート２６-1は、登録表示ビット（ｂｉｔ９）が０で
あるため、論理積出力により圧縮コード生成カウンタ２
３のカウンタ２３-1を選択する。
「０」となり、ＦＦ２１は動作せず、この時点で圧縮コ
ードを出力しない。一方、デコーダ２２は、入力コード
のＶＰＩ値「１」に対応してある１つのカウンタ２３-1
を選択する選択信号（Ｏ-1）をパラメータライン２５ｃ
を介してＡＮＤゲート２６-1に出力する。ここで、ＡＮ
Ｄゲート２６-1は、登録表示ビット（ｂｉｔ９）が０で
あるため、論理積出力により圧縮コード生成カウンタ２
３のカウンタ２３-1を選択する。
【００５１】圧縮コード生成カウンタ２３は、該当する
ＶＰＩ値「１」に対応して選択されたカウンタ２３-1が
生成する内部コードの桁を増加させる。これにより、カ
ウンタ値を初期値０→１（６ビットの各ビット表記では
「０００００１」）に増加させて、このカウンタ値をＦ
Ｆ２４に出力する。ＦＦ２４はこのカウンタ値を保持し
圧縮コードメモリ２０に帰還出力する。
ＶＰＩ値「１」に対応して選択されたカウンタ２３-1が
生成する内部コードの桁を増加させる。これにより、カ
ウンタ値を初期値０→１（６ビットの各ビット表記では
「０００００１」）に増加させて、このカウンタ値をＦ
Ｆ２４に出力する。ＦＦ２４はこのカウンタ値を保持し
圧縮コードメモリ２０に帰還出力する。
【００５２】図８に示すように、圧縮コードメモリ２０
は、この６ビットのカウンタ値（ｂｉｔ５のみ「１」）
をアドレス２９８の圧縮コード格納部２０ａに格納す
る。同時に登録表示部２０ｃの登録表示ビット（ｂｉｔ
９）を「０」→「１」に変更する。これにより、入力コ
ードのＶＣＩが８ビットの「４２」（１０進）である場
合、６ビットの内部コードとして「１」（１０進）をＦ
Ｆ２１を介して出力する。なお、この内部コード「１」
（１０進）は、入力されたＶＰＩ値が１である場合にお
けるＶＣＩ値の内部コードである。したがって、出力さ
れる内部コードは、入力コードのＶＰＩ値別に異なる複
数種類得ることができる。
は、この６ビットのカウンタ値（ｂｉｔ５のみ「１」）
をアドレス２９８の圧縮コード格納部２０ａに格納す
る。同時に登録表示部２０ｃの登録表示ビット（ｂｉｔ
９）を「０」→「１」に変更する。これにより、入力コ
ードのＶＣＩが８ビットの「４２」（１０進）である場
合、６ビットの内部コードとして「１」（１０進）をＦ
Ｆ２１を介して出力する。なお、この内部コード「１」
（１０進）は、入力されたＶＰＩ値が１である場合にお
けるＶＣＩ値の内部コードである。したがって、出力さ
れる内部コードは、入力コードのＶＰＩ値別に異なる複
数種類得ることができる。
【００５３】以後、入力された入力コードがこのＶＰＩ
＝１，ＶＣＩ＝４２（１０進）である場合には、既に圧
縮コードメモリ２０には、該当アドレス部分に圧縮コー
ド「１」（１０進）が格納されている。この場合、この
入力コードの入力時には、パラメータライン２５ｂが
「１」となり帰還側の圧縮コード生成カウンタ２３、Ｆ
Ｆ２４は動作せず、ＦＦ２１が動作して圧縮コードメモ
リ２０の圧縮コード格納部２０ａに格納された圧縮コー
ド「１」（１０進）を保持し、内部コードとして出力す
る。
＝１，ＶＣＩ＝４２（１０進）である場合には、既に圧
縮コードメモリ２０には、該当アドレス部分に圧縮コー
ド「１」（１０進）が格納されている。この場合、この
入力コードの入力時には、パラメータライン２５ｂが
「１」となり帰還側の圧縮コード生成カウンタ２３、Ｆ
Ｆ２４は動作せず、ＦＦ２１が動作して圧縮コードメモ
リ２０の圧縮コード格納部２０ａに格納された圧縮コー
ド「１」（１０進）を保持し、内部コードとして出力す
る。
【００５４】また、以降にＶＰＩ値が同一でＶＣＩの値
が異なる入力コードが入力されたときには、圧縮コード
格納部２０ａに、この新規入力コードに対応した圧縮コ
ードが格納されておらず、登録表示ビットが「０」であ
るため、圧縮コード生成カウンタ２３は、１増加させた
カウンタ値「２」（１０進）を生成し、ＦＦ２４を介し
て圧縮コードメモリ２０に出力する。これにより、この
２番目に入力された新規入力コードの圧縮コード（内部
アドレス）は「２」（１０進）、６ビットのｂｉｔ４の
み「１」となる。このように、ＶＣＩ値が同一である場
合の新規な入力コードは、この入力コードの入力順に１
ずつ増加された圧縮コード（内部アドレス）として生
成、保持される。
が異なる入力コードが入力されたときには、圧縮コード
格納部２０ａに、この新規入力コードに対応した圧縮コ
ードが格納されておらず、登録表示ビットが「０」であ
るため、圧縮コード生成カウンタ２３は、１増加させた
カウンタ値「２」（１０進）を生成し、ＦＦ２４を介し
て圧縮コードメモリ２０に出力する。これにより、この
２番目に入力された新規入力コードの圧縮コード（内部
アドレス）は「２」（１０進）、６ビットのｂｉｔ４の
み「１」となる。このように、ＶＣＩ値が同一である場
合の新規な入力コードは、この入力コードの入力順に１
ずつ増加された圧縮コード（内部アドレス）として生
成、保持される。
【００５５】以上のように、この実施の形態２によれ
ば、２層の入力コードの入力により、層別に異なる複数
種類の内部コードを生成することができ、この入力コー
ドの入力により、該当する内部コードの検索処理をメモ
リアクセスというハードウェア処理だけで高速に行うこ
とができる。この際、入力コードが新規入力であるか否
かを圧縮コードメモリの登録表示ビットのフラグ参照の
みで簡単に判断し、新たに内部コードを生成するか否か
を容易に選択処理できる。新規入力コードの入力時に
は、この新規入力コードが入力された順に増加させたカ
ウンタ値がそのまま内部コードとして生成して用いられ
る構成であり、縮退処理を簡単な回路構成で行えるよう
になる。このように、この実施の形態２によれば、２層
の入力コードに対応した内部コード生成及び検索を全て
ハードウェアで行えるため、アドレス縮退処理の高速化
ができ、これを簡単な回路で容易に構成できるという効
果が得られる。
ば、２層の入力コードの入力により、層別に異なる複数
種類の内部コードを生成することができ、この入力コー
ドの入力により、該当する内部コードの検索処理をメモ
リアクセスというハードウェア処理だけで高速に行うこ
とができる。この際、入力コードが新規入力であるか否
かを圧縮コードメモリの登録表示ビットのフラグ参照の
みで簡単に判断し、新たに内部コードを生成するか否か
を容易に選択処理できる。新規入力コードの入力時に
は、この新規入力コードが入力された順に増加させたカ
ウンタ値がそのまま内部コードとして生成して用いられ
る構成であり、縮退処理を簡単な回路構成で行えるよう
になる。このように、この実施の形態２によれば、２層
の入力コードに対応した内部コード生成及び検索を全て
ハードウェアで行えるため、アドレス縮退処理の高速化
ができ、これを簡単な回路で容易に構成できるという効
果が得られる。
【００５６】
【発明の効果】以上のように、この発明によれば、入力
コードとして設定されたＡＴＭセルの識別子の値の入力
に基づき、識別子の値に対応するアドレス縮退したビッ
ト数の内部コードを格納保持する内部コード保持部と、
入力コードの新規入力時に該入力コードに対応した内部
コードを生成し格納保持させる内部コード生成部を備え
た構成としたので、予めの内部コードの登録処理が不要
であり、入力コードの新規入力時に簡単に対応する内部
コードを生成することができるという効果がある。ま
た、一度生成した内部コードは、入力コードに対応した
アドレスに登録されるため、以降の入力コードの入力時
に検索処理が不要でアドレス縮退処理の高速化が図れる
効果がある。
コードとして設定されたＡＴＭセルの識別子の値の入力
に基づき、識別子の値に対応するアドレス縮退したビッ
ト数の内部コードを格納保持する内部コード保持部と、
入力コードの新規入力時に該入力コードに対応した内部
コードを生成し格納保持させる内部コード生成部を備え
た構成としたので、予めの内部コードの登録処理が不要
であり、入力コードの新規入力時に簡単に対応する内部
コードを生成することができるという効果がある。ま
た、一度生成した内部コードは、入力コードに対応した
アドレスに登録されるため、以降の入力コードの入力時
に検索処理が不要でアドレス縮退処理の高速化が図れる
効果がある。
【００５７】この発明によれば、入力コードとして設定
されたＡＴＭセルの識別子のビット数に対応したアドレ
ス数のテーブルを有し、識別子の値別にアドレス縮退し
たビット数の内部コードを格納保持する圧縮コード格納
部と、内部コードの生成の有無を設定する登録表示ビッ
ト部とを備えた圧縮コードメモリと、入力コードの入力
時に該当するアドレスの登録表示ビットが設定されてい
る場合、内部コードを出力させるラッチ保持部と、入力
コードの入力時に、該当するアドレスの登録表示ビット
が未設定である場合に、新規な内部コードの値を生成
し、格納させる内部コード生成部を備えた構成としたの
で、簡単なハードウェア回路でアドレス縮退処理を高速
に行えるようになる。また、入力コードが新規であるか
否かを登録表示ビットを用いて簡単且つ高速に判断で
き、対応する内部コードを高速に出力、及び自動生成で
きる効果がある。
されたＡＴＭセルの識別子のビット数に対応したアドレ
ス数のテーブルを有し、識別子の値別にアドレス縮退し
たビット数の内部コードを格納保持する圧縮コード格納
部と、内部コードの生成の有無を設定する登録表示ビッ
ト部とを備えた圧縮コードメモリと、入力コードの入力
時に該当するアドレスの登録表示ビットが設定されてい
る場合、内部コードを出力させるラッチ保持部と、入力
コードの入力時に、該当するアドレスの登録表示ビット
が未設定である場合に、新規な内部コードの値を生成
し、格納させる内部コード生成部を備えた構成としたの
で、簡単なハードウェア回路でアドレス縮退処理を高速
に行えるようになる。また、入力コードが新規であるか
否かを登録表示ビットを用いて簡単且つ高速に判断で
き、対応する内部コードを高速に出力、及び自動生成で
きる効果がある。
【００５８】この発明によれば、内部コード生成部が、
新規の入力コードの入力時毎に新規な値の内部コードを
生成し、生成した値を保持するカウンタを備えた構成と
したので、カウンタ動作で簡単かつ高速に内部コードを
生成できるようになるという効果がある。
新規の入力コードの入力時毎に新規な値の内部コードを
生成し、生成した値を保持するカウンタを備えた構成と
したので、カウンタ動作で簡単かつ高速に内部コードを
生成できるようになるという効果がある。
【００５９】この発明によれば、入力コードとしてＡＴ
Ｍセルのバーチャルパス識別子及びバーチャルコネクシ
ョン識別子の２層が入力され、２層の識別子全体のビッ
ト数に対応したアドレス数のテーブルを有し、各アドレ
スには一方の層の識別子の値別にアドレス縮退したビッ
ト数の内部コードを格納保持する圧縮コード格納部と、
内部コードの生成の有無を設定可能な登録表示ビット部
と、他方の層の識別子の各ビットを格納保持する選択信
号格納部を備えた圧縮コードメモリと、入力コードの入
力時に該当するアドレスの登録表示ビットが設定されて
いる場合、内部コードを出力させるラッチ保持部と、入
力コードの入力時に該当するアドレスの登録表示ビット
が未設定である場合に、他方の層の識別子の各ビットが
示す値別に異なる複数種類の内部コードを選択設定し
て、一方の層に対する新規な内部コードの値を生成し、
格納させる内部コード生成部を備えた構成としたので、
２層の入力コードに対するアドレス縮退処理が実行でき
るようになり、他方の層の識別子別の複数種類の内部コ
ードを簡単な構成で高速かつ自動的に生成出力できるよ
うになるという効果がある。
Ｍセルのバーチャルパス識別子及びバーチャルコネクシ
ョン識別子の２層が入力され、２層の識別子全体のビッ
ト数に対応したアドレス数のテーブルを有し、各アドレ
スには一方の層の識別子の値別にアドレス縮退したビッ
ト数の内部コードを格納保持する圧縮コード格納部と、
内部コードの生成の有無を設定可能な登録表示ビット部
と、他方の層の識別子の各ビットを格納保持する選択信
号格納部を備えた圧縮コードメモリと、入力コードの入
力時に該当するアドレスの登録表示ビットが設定されて
いる場合、内部コードを出力させるラッチ保持部と、入
力コードの入力時に該当するアドレスの登録表示ビット
が未設定である場合に、他方の層の識別子の各ビットが
示す値別に異なる複数種類の内部コードを選択設定し
て、一方の層に対する新規な内部コードの値を生成し、
格納させる内部コード生成部を備えた構成としたので、
２層の入力コードに対するアドレス縮退処理が実行でき
るようになり、他方の層の識別子別の複数種類の内部コ
ードを簡単な構成で高速かつ自動的に生成出力できるよ
うになるという効果がある。
【００６０】この発明によれば、内部コード生成部は、
新規の入力コードの入力時毎に他方の層の識別子の各ビ
ットが示す値を解析し、該当する複数種類の選択信号を
出力するデコーダと、複数種類の選択信号数に対応する
数だけ複数設けられ、選択時には新規の入力コードの入
力時毎に一方の層に対する新規な値の内部コードを生成
し、生成した値を保持するカウンタと、選択信号数に対
応する数だけ複数設けられ、登録表示ビットの未設定時
に、デコーダの選択出力に基づき該当するいずれか一つ
のカウンタを選択する論理和回路を備えた構成としたの
で、簡単なハードウェア回路で２層の入力コードに対す
るアドレス縮退処理を高速に行えるようになる。また、
入力コードが新規であるか否かを登録表示ビットを用い
て簡単且つ高速に判断でき、対応する内部コードを高速
に出力、及び自動生成できる効果がある。
新規の入力コードの入力時毎に他方の層の識別子の各ビ
ットが示す値を解析し、該当する複数種類の選択信号を
出力するデコーダと、複数種類の選択信号数に対応する
数だけ複数設けられ、選択時には新規の入力コードの入
力時毎に一方の層に対する新規な値の内部コードを生成
し、生成した値を保持するカウンタと、選択信号数に対
応する数だけ複数設けられ、登録表示ビットの未設定時
に、デコーダの選択出力に基づき該当するいずれか一つ
のカウンタを選択する論理和回路を備えた構成としたの
で、簡単なハードウェア回路で２層の入力コードに対す
るアドレス縮退処理を高速に行えるようになる。また、
入力コードが新規であるか否かを登録表示ビットを用い
て簡単且つ高速に判断でき、対応する内部コードを高速
に出力、及び自動生成できる効果がある。
【図１】 この発明の回路の構成を示す概要図である。
【図２】 この発明の実施の形態１による回路の内部構
成を示すブロック図である。
成を示すブロック図である。
【図３】 この発明の実施の形態１による圧縮コードメ
モリの内部メモリマップを示す図である。
モリの内部メモリマップを示す図である。
【図４】 この発明の実施の形態１による内部コード生
成の動作を説明するための図である。
成の動作を説明するための図である。
【図５】 この発明の実施の形態２による回路の内部構
成を示すブロック図である。
成を示すブロック図である。
【図６】 この発明の実施の形態２の回路に設けられる
デコーダの選択内容を示す動作図である。
デコーダの選択内容を示す動作図である。
【図７】 この発明の実施の形態２による圧縮コードメ
モリの内部メモリマップを示す図である。
モリの内部メモリマップを示す図である。
【図８】 この発明の実施の形態２による内部コード生
成の動作を説明するための図である。
成の動作を説明するための図である。
【図９】 従来の縮退コード変換回路を示す図である。
１ 内部コード保持部、２ 内部コード生成部、１０，
２０ 圧縮コードメモリ、１０ａ，２０ａ 圧縮コード
格納部、１０ｂ，２０ｃ 登録表示部、１１，１３，２
１，２４ ラッチ保持部（ＦＦ）、１２，２３（２３-0
〜２３-7） 圧縮コード生成カウンタ、１５ａ，２５ａ
データライン、１５ｂ，２５ｂ，２５ｃ パラメータ
ライン、２０ｂ 選択信号格納部、２２ デコーダ、２
６（２６_0〜２６_7) ＡＮＤ回路。
２０ 圧縮コードメモリ、１０ａ，２０ａ 圧縮コード
格納部、１０ｂ，２０ｃ 登録表示部、１１，１３，２
１，２４ ラッチ保持部（ＦＦ）、１２，２３（２３-0
〜２３-7） 圧縮コード生成カウンタ、１５ａ，２５ａ
データライン、１５ｂ，２５ｂ，２５ｃ パラメータ
ライン、２０ｂ 選択信号格納部、２２ デコーダ、２
６（２６_0〜２６_7) ＡＮＤ回路。
Claims (5)
- 【請求項１】 ＡＴＭセルを用いてＡＴＭ通信ネットワ
ークを構築するＡＴＭ通信装置に設けられ、ＡＴＭセル
に付与されたバーチャルパス識別子及びバーチャルコネ
クション識別子を受信し縮退した内部コードを生成出力
する縮退コード自動生成回路において、 入力コードとして前記ＡＴＭセルのいずれかの識別子の
値の入力に基づき、該識別子の値に対応するアドレス縮
退したビット数の内部コードを格納保持し、かつ出力可
能な内部コード保持部と、 入力コードの新規入力時に内部コード保持部に対し、該
入力コードに対応した内部コードを生成し格納保持させ
る内部コード生成部と、を備えたことを特徴とする縮退
コード自動生成回路。 - 【請求項２】 ＡＴＭセルを用いてＡＴＭ通信ネットワ
ークを構築するＡＴＭ通信装置に設けられ、ＡＴＭセル
に付与されたバーチャルパス識別子及びバーチャルコネ
クション識別子を受信し縮退した内部コードを生成出力
する縮退コード自動生成回路において、 入力コードとしてＡＴＭセルの縮退の対象として設定さ
れた前記いずれかの識別子のビット数に対応したアドレ
ス数のテーブルを有し、各アドレスには前記識別子の値
別にアドレス縮退したビット数の内部コードを格納保持
する圧縮コード格納部と、前記識別子に対応した内部コ
ードの生成の有無を設定可能な登録表示ビット部とを備
えた圧縮コードメモリと、 前記入力コードの入力時に該入力コードの識別子の値に
対応した圧縮コードメモリにおけるアドレスの登録表示
ビットが設定されている場合、前記圧縮コード格納部に
格納された内部コードを出力させるラッチ保持部と、 前記入力コードの入力時に前記圧縮コードメモリの登録
表示ビットが未設定である場合に、新規な内部コードの
値を生成し、該新規の入力コードに該当するアドレスの
圧縮コード格納部に格納させる内部コード生成部と、を
備えたことを特徴とする縮退コード自動生成回路。 - 【請求項３】 内部コード生成部は、新規の入力コード
の入力時毎に新規な値の内部コードを生成し、生成した
値を保持するカウンタを備えた請求項２記載の縮退コー
ド自動生成回路。 - 【請求項４】 ＡＴＭセルを用いてＡＴＭ通信ネットワ
ークを構築するＡＴＭ通信装置に設けられ、ＡＴＭセル
に付与されたバーチャルパス識別子及びバーチャルコネ
クション識別子を受信し縮退した内部コードを生成出力
する縮退コード自動生成回路において、 入力コードとしてＡＴＭセルのバーチャルパス識別子及
びバーチャルコネクション識別子の２層が入力され、該
２層の識別子全体のビット数に対応したアドレス数のテ
ーブルを有し、各アドレスにはアドレス縮退の対象とし
て設定した一方の層の識別子の値別にアドレス縮退した
ビット数の内部コードを格納保持する圧縮コード格納部
と、前記識別子に対応した内部コードの生成の有無を設
定可能な登録表示ビット部と、前記２層のうち他方の層
の識別子の各ビットを格納保持する選択信号格納部を備
えた圧縮コードメモリと、 前記入力コードの入力時に該入力コードの前記一方の層
の識別子の値に対応した圧縮コードメモリにおけるアド
レスの登録表示ビットが設定されている場合、前記圧縮
コード格納部に格納された内部コードを出力させるラッ
チ保持部と、 前記入力コードの入力時に前記圧縮コードメモリの登録
表示ビットが未設定である場合に、前記圧縮コードメモ
リの選択信号格納部に格納保持された前記他方の層の識
別子の各ビットが示す値別に異なる複数種類の内部コー
ドを選択設定して、前記一方の層に対する新規な内部コ
ードの値を生成し、該新規の入力コードに該当するアド
レスの圧縮コード格納部に格納させる内部コード生成部
と、を備えたことを特徴とする縮退コード自動生成回
路。 - 【請求項５】 内部コード生成部は、新規の入力コード
の入力時毎に他方の層の識別子の各ビットが示す値を解
析し、該当する複数種類の選択信号を出力するデコーダ
と、 前記複数種類の選択信号数に対応する数だけ複数設けら
れ、選択時には新規の入力コードの入力時毎に一方の層
に対する新規な値の内部コードを生成し、生成した値を
保持するカウンタと、 前記カウンタの数だけ複数設けられ、前記圧縮コードメ
モリの登録表示ビットの未設定時に、デコーダの選択出
力に基づき該当するいずれか一つのカウンタを選択する
論理和回路と、を備えてなる請求項４記載の縮退コード
自動生成回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001154366A JP2002354008A (ja) | 2001-05-23 | 2001-05-23 | 縮退コード自動生成回路 |
| US09/968,981 US20020176421A1 (en) | 2001-05-23 | 2001-10-03 | automatic degenerate code generating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001154366A JP2002354008A (ja) | 2001-05-23 | 2001-05-23 | 縮退コード自動生成回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002354008A true JP2002354008A (ja) | 2002-12-06 |
Family
ID=18998716
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001154366A Pending JP2002354008A (ja) | 2001-05-23 | 2001-05-23 | 縮退コード自動生成回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20020176421A1 (ja) |
| JP (1) | JP2002354008A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11232245B2 (en) * | 2018-03-05 | 2022-01-25 | Hitachi, Ltd. | Circuit generation device and software generation device |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3408094B2 (ja) * | 1997-02-05 | 2003-05-19 | キヤノン株式会社 | 画像処理装置及びその方法 |
-
2001
- 2001-05-23 JP JP2001154366A patent/JP2002354008A/ja active Pending
- 2001-10-03 US US09/968,981 patent/US20020176421A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| US20020176421A1 (en) | 2002-11-28 |
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