JP2002351824A - 通信システム及び通信方法 - Google Patents

通信システム及び通信方法

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JP2002351824A
JP2002351824A JP2002052220A JP2002052220A JP2002351824A JP 2002351824 A JP2002351824 A JP 2002351824A JP 2002052220 A JP2002052220 A JP 2002052220A JP 2002052220 A JP2002052220 A JP 2002052220A JP 2002351824 A JP2002351824 A JP 2002351824A
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JP2002052220A
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English (en)
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Jung-Hyun Kim
▲ジュン▼ ▲ヒュン▼ 金
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Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
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    • G06—COMPUTING; CALCULATING OR COUNTING
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    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
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    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
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Abstract

(57)【要約】 （修正有） 【課題】 通信チャンネルを介してパケットデータを送
受信する通信システムにおいて、一つ又はそれ以上の通
信チャンネルにエラーが生じてもＤＭＡ制御器はエラー
の生じていない他のチャンネルに受信されるパケットデ
ータを処理して、チャンネル活用率を高める通信システ
ム及び通信方法を提供する。 【解決手段】 通信システムは、通信チャンネルを介し
て受信又は送信するパケットデータに関する情報を貯蔵
している多数個のバッファディスクリプタ６６、バッフ
ァディスクリプタの各々にパケットデータに関する情報
を貯蔵し、現在アクセスしているバッファディスクリプ
タの標識ビットを確認する。あるいは現在アクセスする
バッファディスクリプタに情報が貯蔵されたパケットデ
ータを処理するＤＭＡ制御器６４を含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は通信システムに係
り、より詳細には、二つ以上の通信チャンネルを介して
データを送受信する通信システムにおいて、通信チャン
ネルの活用率を高めるための通信システム及び通信方法
に関する。
【０００２】
【従来の技術】一般に、通信システムにおいては、高速
のデータ送受信のために中央処理装置(Central Process
ing Unit；以下、ＣＰＵ）の干渉なしに直接メモリアク
セス(Direct Memory Access；以下、ＤＭＡ）制御器を
利用する。すなわち、ＤＭＡ制御器が通信チャンネルを
介してパケット単位に受信されるデータをメモリに貯蔵
したり、あるいはメモリに貯蔵されたデータをパケット
単位に通信チャンネルに送信する。このように、ＤＭＡ
制御器を利用して通信チャンネルに受信されるデータを
メモリに貯蔵したり、あるいはメモリに貯蔵されたデー
タを通信チャンネルに送信することは、ＤＭＡ制御器が
メモリ内のバッファディスクリプタをアクセスすること
によりなされうる。バッファディスクリプタとは、ＣＰ
Ｕがメモリ内に通信チャンネルを介して送受信するパケ
ットに関する情報を、予め構成しておいたものである。
ここで、一つのバッファディスクリプタには、一つのパ
ケットに関する情報が貯蔵されている。
【０００３】ＤＭＡ制御器には、ＣＰＵにより設定され
る開始バッファディスクリプタポインタがあり、開始バ
ッファディスクリプタポインタが指すバッファディスク
リプタを始めとして、連続するバッファディスクリプタ
をアクセスしつつ、パケットデータを処理することにな
る。図１は、ＣＰＵにより構成されるバッファディスク
リプタ構造の一例を示したものである。図１を参照すれ
ば、一つのバッファディスクリプタは、データポインタ
ＤＰ、オーナビットＯ、コマンドビットＣ、状態ビット
Ｓ、次のバッファディスクリプタポインタＮＢＤＰ、を
含む。
【０００４】ここで、データポインタＤＰは、通信チャ
ンネルから受信されるパケットデータが貯蔵されるメモ
リのアドレス、あるいは通信チャンネルに伝送するパケ
ットデータが記録されているメモリのアドレスを表わ
す。オーナビットＯは、バッファディスクリプタがＣＰ
Ｕにより使用可能なＣＰＵモードであるか、あるいはＤ
ＭＡ制御器により使用可能なＤＭＡモードであるか表わ
すビットである。コマンドビットＣは、パケットデータ
処理コマンドを表わすビットである。状態ビットＳは、
パケットデータの送受信後に、その結果状態及びエラー
発生時のエラーの類型を表わすビットである。次のバッ
ファディスクリプタポインタＮＤＢＰは、ＤＭＡ制御器
がアクセスする次のバッファディスクリプタを指す。
【０００５】以下、図１に示されたバッファディスクリ
プタを利用したＤＭＡ制御器のパケットデータの処理方
法について説明する。ＤＭＡ制御器には、前述したよう
に、ＣＰＵにより設定されたバッファディスクリプタ開
始ポインタがあり、説明の便宜のために、ＤＭＡ制御器
のバッファディスクリプタ開始ポインタは、第１バッフ
ァディスクリプタを指すと仮定する。ＤＭＡ制御器は開
始ポインタが指す第１バッファディスクリプタ１０をア
クセスし、バッファディスクリプタ１０のモードは、オ
ーナビットＯを介して、第１バッファディスクリプタ１
０がＣＰＵモードであるか、あるいはＤＭＡモードであ
るかを確認する。
【０００６】ここで、バッファディスクリプタがＣＰＵ
モードであるということは、ＣＰＵが、データの送受信
のためのバッファディスクリプタを構成中であるモード
であり、バッファディスクリプタの構成が完了すれば、
ＣＰＵは、オーナビットＯをセットして、バッファディ
スクリプタのモードをＤＭＡモードに切り換える。ＤＭ
Ａ制御器は、第１バッファディスクリプタ１０のオーナ
ビットＯを確認して、オーナビットＯがセット（あるい
はリセット）されていれば、通信チャンネルから受信さ
れるパケットデータを、データポインタＤＰが指すメモ
リに伝送した後、オーナビットＯをリセットして、バッ
ファディスクリプタのモードをＣＰＵモードに切り換え
る。このように、バッファディスクリプタがＣＰＵモー
ドとなれば、ＣＰＵは新しいパケットに関する情報によ
り、バッファディスクリプタを構成しうる。
【０００７】続いて、ＤＭＡ制御器は、次のバッファデ
ィスクリプタポインタＮＢＤＰを確認して、次のバッフ
ァディスクリプタポインタが指すバッファディスクリプ
タをアクセスする。この時、第１バッファディスクリプ
タ１０の次のバッファディスクリプタポインタが、アド
レス“１０４ｈ”を指せば、ＤＭＡ制御器は開始アドレ
スが“１０４ｈ”であるバッファディスクリプタ２０を
アクセスしてデータを処理する。もし、ＤＭＡ制御器が
アクセスしようとする第１バッファディスクリプタ１０
のオーナビットＯがセットされていなければ、すなわ
ち、ＣＰＵモードであれば、ＤＭＡ制御器はバッファデ
ィスクリプタ１０がＤＭＡモードになるまで待つ。
【０００８】図２は、ＣＰＵにより実現されるバッファ
ディスクリプタの、他の構造を示したものである。図１
に示された構造と比較すると、図２に示されたバッファ
ディスクリプタには、次のバッファディスクリプタが無
いということが分かる。図２に示されたようなバッファ
ディスクリプタをアクセスするためのＤＭＡ制御器に
は、最初にアクセスするバッファディスクリプタを指す
バッファディスクリプタ開始ポインタ、及び、現在アク
セスするバッファディスクリプタを指す現在バッファデ
ィスクリプタポインタ、を有している。そして、現在の
バッファディスクリプタポインタの初期値は、バッファ
ディスクリプタ開始ポインタと同じである。
【０００９】図２を参照すれば、ＤＭＡ制御器の開始ポ
インタは１００ｈを指すと仮定する時、ＤＭＡ制御器
は、第１バッファディスクリプタ２０をアクセスして、
先ず第１バッファディスクリプタ１０がＣＰＵモードで
あるか、あるいはＤＭＡモードであるかを確認する。Ｄ
ＭＡ制御器が第１バッファディスクリプタ２０に対する
データ処理を完了すれば、ＤＭＡ制御器は、現在ポイン
タの値にバッファディスクリプタの大きさに該当するア
ドレスを加算して、現在ポインタの値を変える。これに
より、ＤＭＡ制御器の現在ポインタの値は１００ｈから
１０２ｈへと変わり、ＤＭＡ制御器は、現在ポインタに
より第２バッファディスクリプタ２２をアクセスする。
【００１０】このように、図２に示されたバッファディ
スクリプタの場合、ＤＭＡ制御器は、現在ポインタにバ
ッファディスクリプタの大きさだけのアドレスを増加し
て、次にアクセスするポインタが分かる。順次に第ｎバ
ッファディスクリプタ２８まで処理が完了すれば、ＤＭ
Ａ制御器の現在ポインタは再び開始ポインタになり、開
始ポインタが指す第１バッファディスクリプタ２０をア
クセスして、第１バッファディスクリプタ２０によるデ
ータ処理をする。
【００１１】以上述べたように、図１及び図２に示され
たバッファディスクリプタの各々には、ＤＭＡ制御器が
使用できるかどうかを表わすオーナビットＯがある。Ｄ
ＭＡ制御器がオーナビットＯを確認した結果、現在アク
セスしようとするバッファディスクリプタがＣＰＵモー
ドであれば、ＤＭＡ制御器は、バッファディスクリプタ
がＤＭＡモードになるまで通信チャンネルを介して送受
信するパケットデータを処理できずに待つ。
【００１２】もし、二つ又はそれ以上のチャンネルをも
ってパケットデータを受信する通信システムにおいて、
一つのチャンネルにエラーが生じて受信されるパケット
データにエラーが生じたならば、ＣＰＵはバッファディ
スクリプタのオーナビットをリセット（あるいはセッ
ト）する。これにより、ＤＭＡ制御器はバッファディス
クリプタを使用できなくなる。従って、エラーの生じた
チャンネルに受信されたパケットデータが、ＤＭＡ制御
器を介してメモリに伝送されないようにできる。この
時、ＤＭＡ制御器はバッファディスクリプタが使用可能
になるまで、すなわちバッファディスクリプタがＤＭＡ
モードになるまで、待ち続ける。このように、ＤＭＡ制
御器が待ち状態の間には、エラーが生じていない他のチ
ャンネルを介して送信又は受信するパケットデータも、
やはり処理できない。
【００１３】結局、二つ以上の通信チャンネルを介して
パケットデータを送受信する通信システムにおいて、一
つのチャンネルにエラーが生じて、ＤＭＡ制御器が待ち
状態になれば、ＤＭＡ制御器は、エラーが生じていない
他のチャンネルを介して送信又は受信するパケットデー
タも処理できなくなる、という問題点がある。
【００１４】
【発明が解決しようとする課題】本発明が解決しようと
する技術的課題は、多チャンネル通信システムにおい
て、一つ又はそれ以上のチャンネルにエラーが生じて
も、ＤＭＡ制御器がエラーが生じていない他のチャンネ
ルを介して送受信されるパケットデータを処理できるこ
とから、チャンネル活用率を高めうる通信システムを提
供するところにある。また、本発明が解決しようとする
他の技術的課題は、前記通信システムにおいて行われる
通信方法を提供するところにある。
【００１５】
【課題を解決するための手段】前記課題を達成するため
に、多数個のチャンネルよりなる通信チャンネルを介し
て受信されるデータをメモリに貯蔵したり、あるいはメ
モリに貯蔵されたパケットデータを前記通信チャンネル
を介して伝送する通信システムの各々は、前記通信チャ
ンネルを介して受信又は送信するパケットデータに関す
る情報を貯蔵している多数個のバッファディスクリプタ
と、前記バッファディスクリプタの各々に前記パケット
データに関する情報を貯蔵し、前記バッファディスクリ
プタの各々に標識ビットを割り当てて、前記バッファデ
ィスクリプタが構成中であるか、あるいは、前記通信チ
ャンネルに受信されるパケットデータにエラーが生じた
か、あるいは、前記バッファディスクリプタの構成が完
了したか、を表示する中央処理装置と、前記バッファデ
ィスクリプタの標識ビットを確認して、現在アクセスし
ようとするバッファディスクリプタの処理を中断して、
次のバッファディスクリプタをアクセスしたり、あるい
は、現在アクセスするバッファディスクリプタに情報が
貯蔵されたパケットデータを処理する、直接メモリアク
セス制御器と、を含む。
【００１６】前記他の課題を達成するために、ＣＰＵが
通信チャンネルを介して受信又は送信するパケットデー
タに関する情報を貯蔵しているバッファディスクリプタ
を構成し、ＤＭＡ制御器が前記バッファディスクリプタ
を介して多数個の通信チャンネルを介して受信されるパ
ケットデータをメモリに貯蔵したり、あるいは、メモリ
に貯蔵されたパケットデータを前記多数個の通信チャン
ネルを介して伝送する通信システムにおいて行われる本
発明による通信方法は、ＣＰＵは、バッファディスクリ
プタを構成時に、標識ビットを利用して前記バッファデ
ィスクリプタの現在状態を表示する（ａ）段階と、ＤＭ
Ａ制御器は標識ビットを確認して、現在処理しようとす
るバッファディスクリプタがＣＰＵにより構成中である
か、あるいは通信チャンネルにエラーが生じたか、ある
いはバッファディスクリプタの構成が完了してＤＭＡ制
御器が使用可能なＤＭＡモードであるか、を確認する
（ｂ）段階と、（ｂ）段階において現在アクセスしよう
とするバッファディスクリプタがＣＰＵにより構成中で
あれば、バッファディスクリプタの構成が完了するまで
標識ビットを確認し続ける（ｃ）段階と、（ｂ）段階に
おいて通信チャンネルにエラーが生じたと確認されれ
ば、現在アクセスしようとするバッファディスクリプタ
をスキップし、次のバッファディスクリプタを処理する
ために前記（ｂ）段階へ戻る（ｄ）段階と、（ｂ）段階
において現在アクセスしているバッファディスクリプタ
がＤＭＡモードであると判断されれば、ＤＭＡ制御器は
アクセスしているバッファディスクリプタに情報が貯蔵
されたパケットデータを処理する（ｅ）段階と、パケッ
トデータの処理が完了すれば、ＤＭＡ制御器は（ｅ）段
階において処理したバッファディスクリプタをＣＰＵが
使用できるＣＰＵモードに切り換えた後、次に処理する
バッファディスクリプタへ移る（ｆ）段階と、を含む。
【００１７】
【発明の実施の形態】以下、添付した図面を参照し、本
発明によるチャンネル活用率を高める通信システム及び
通信方法について下記のように説明する。図３は、本発
明によるチャンネルの活用率を高める通信システムを概
略的に示したブロック図である。本発明による通信シス
テムは、ＣＰＵ６０と、ＤＭＡ制御器６４、及び多数個
のバッファディスクリプタ６６、を含んでなる。ここ
で、バッファディスクリプタ６６は、示してはいない
が、パケットデータが貯蔵されるメモリの一部の領域を
占める。図３には、システムバス６８が共に示されてお
り、ＣＰＵ６０、ＤＭＡ制御器６４、及びバッファディ
スクリプタ６６間のデータ伝送は、システムバス６８を
介してなされる。
【００１８】図３を参照すれば、バッファディスクリプ
タ６６には、通信チャンネル６２を介してパケット単位
に受信又は送信されるパケットデータに関する情報が、
ＣＰＵ６０により貯蔵される。また、各バッファディス
クリプタには、一つのパケットデータに関する情報が貯
蔵される。そして、バッファディスクリプタ６６の各々
は、データポインタＤＰ、コマンドビットＣ、状態ビッ
トＳ、オーナービットＯ及びスキップビットＳＫよりな
る標識ビットを含む。
【００１９】ＣＰＵ６０は、パケットデータを貯蔵する
メモリの一部の領域に、バッファディスクリプタ６６を
構成する。ここで、ＣＰＵ６０がバッファディスクリプ
タを構成するということは、ＣＰＵ６０が通信チャンネ
ル６２を介して送受信するパケットデータに関する情報
を貯蔵するということである。この時、ＣＰＵ６０は、
各バッファディスクリプタに標識ビットを割り当て、標
識ビットを利用してバッファディスクリプタ６６の現在
状態を表示する。すなわち、ＣＰＵ６０は、標識ビット
を利用して、バッファディスクリプタがＣＰＵ ６６に
より構成中であるか、あるいは、通信チャンネル６２に
受信されるパケットデータにエラーが生じたか、あるい
は、バッファディスクリプタの構成が完了したか、など
の状態を表示する。
【００２０】ＣＰＵ６０は、標識ビットとして２ビット
を割り当て、そのうち一つのビットはオーナビットＯで
あり、もう一つのビットはスキップビットＳＫである。
オーナビットＯは、バッファディスクリプタがＣＰＵ
モードであるか、あるいはＤＭＡモードであるかを表わ
す。すなわち、ＣＰＵ６０は、バッファディスクリプタ
を構成中であるか、あるいは通信チャンネル６２に受信
されるパケットデータにエラーが生じた場合、オーナビ
ットＯをセット（あるいはリセット、以下、セットであ
ると仮定する）して、バッファディスクリプタが現在Ｃ
ＰＵモードであることを表わす。このように、バッファ
ディスクリプタがＣＰＵモードであれば、ＤＭＡ制御器
６４はバッファディスクリプタを使用できない。また、
ＣＰＵ６０は、バッファディスクリプタの構成が完了す
れば、オーナービットＯをリセット（あるいはセット、
以下、リセットであると仮定する）して、バッファディ
スクリプタが、ＤＭＡ制御器６４により使用可能なＤＭ
Ａモードであることを表わす。
【００２１】スキップビットＳＫは、ＣＰＵ６０がバッ
ファディスクリプタを構成中であるか、あるいは、通信
チャンネル６２に受信されるパケットデータにエラーが
生じたか、を表わす。すなわち、ＣＰＵ６０は、バッフ
ァディスクリプタを構成中であればスキップビットＳＫ
をリセット（あるいはセット、以下、リセットであると
仮定する）する。これに対し、通信チャンネル６２にエ
ラーが生じて、通信チャンネル６２に受信されるパケッ
トにエラーが生じれば、ＣＰＵ６０は、スキップビット
ＳＫをセット（あるいはリセット、以下、リセットであ
ると仮定する）する。
【００２２】ＤＭＡ制御器６４は、バッファディスクリ
プタの開始ポインタ、及び現在ポインタを有している。
開始ポインタ６４ａは、ＣＰＵ６０により設定され、Ｄ
ＭＡ制御器６４が最初にアクセスするバッファディスク
リプタを指す。現在ポインタ６４ｂは、ＤＭＡ制御器６
４が現在アクセスしているバッファディスクリプタを指
し、開始ポインタと同一の初期値を有する。現在ポイン
タ６４ｂは、以前に処理されたバッファディスクリプタ
のポインタ値に、単位バッファディスクリプタの大きさ
に該当するアドレスを増加して、その値を得る。従っ
て、ＤＭＡ制御器６４の現在ポインタ６４ｂの値は、最
初には開始ポインタ６４ａの値と同じ第１バッファディ
スクリプタ７０を指し、順次に第２，第３，．．．，第
ｎバッファディスクリプタ７２、７４、．．．、７８を
指す。ＤＭＡ制御器６４は、現在ポインタ６４ｂにより
第１、第２、第３、．．．、第ｎバッファディスクリプ
タ７０、７２、７４、．．．、７８を順次に処理する。
【００２３】ＤＭＡ制御器６４は、バッファディスクリ
プタ６６の各々の標識ビットを確認して、現在アクセス
しているバッファディスクリプタの処理を中断して、次
のバッファディスクリプタをアクセスしたり、あるい
は、現在アクセスしているバッファディスクリプタに貯
蔵された情報を利用して、通信チャンネル６２を介して
送受信するパケットデータを処理したりする。ここで、
パケットデータを処理するということは、バッファディ
スクリプタを介して通信チャンネル６２から受信される
パケットデータをメモリに伝送したり、あるいは、メモ
リに貯蔵されたパケットデータを通信チャンネル６２に
伝送したりする、ということである。
【００２４】図４は、図３に示された通信システムにお
いて行われる通信方法の一実施形態によるフローチャー
トである。次に、図３及び図４を参照し、図３に示され
たシステムにおいて行われる本発明による通信方法につ
いて説明する。図３及び図４を参照すれば、ＣＰＵ６０
は、ｎ個のチャンネルよりなる通信チャンネル６２に送
受信されるパケットデータに関する情報を、バッファデ
ィスクリプタ６６に貯蔵する（ステップ９８）。この
時、一つのバッファディスクリプタには一つのパケット
データに関する情報が貯蔵され、ＣＰＵ６０は、各バッ
ファディスクリプタに、バッファディスクリプタの状態
を表わす２ビットの標識ビットを割り当てる。ＣＰＵ６
０は、標識ビットを利用してバッファディスクリプタに
パケットデータに関する情報を貯蔵中であるか、あるい
は、現在貯蔵中であるパケットデータを受信した通信チ
ャンネル６２にエラーが生じたか、あるいは、パケット
データに関する情報貯蔵が完了したか、を表わす。
【００２５】ステップ９８後に、ＤＭＡ制御器６４は、
現在ポインタ６４ｂが指すバッファディスクリプタをア
クセスする（ステップ１００）。説明の便宜上、現在ポ
インタ６４ｂは、第ｉバッファディスクリプタ７６を指
していると仮定する。ＤＭＡ制御器６４は、アクセスし
ようとする第ｉバッファディスクリプタ７６の標識ビッ
トを確認して、現在アクセスしている第ｉバッファディ
スクリプタ７６の現在状態を確認する（ステップ１７
５）。すなわち、ＤＭＡ制御器６４は、標識ビットを確
認して、第ｉバッファディスクリプタ７６にパケットデ
ータに関する情報が貯蔵中であるか、あるいは、パケッ
トデータを送受信する通信チャンネルにエラーが生じた
か、あるいは、パケットデータに関する情報貯蔵が完了
したか、を確認する。
【００２６】具体的に、ＤＭＡ制御器６４は、標識ビッ
トのオーナビットＯを確認して現在アクセスしている第
ｉバッファディスクリプタ７６のモードがＣＰＵモード
であるか、あるいは、パケットデータに関する情報貯蔵
が完了したＤＭＡモードであるか、を判断する（ステッ
プ１１０）。例えば、オーナビットＯがセットされてい
れば、ＤＭＡ制御器６４は、第ｉバッファディスクリプ
タ７６がＣＰＵモードであると判断し、リセットされて
いればＤＭＡモードであると判断する。
【００２７】ステップ１１０において、第ｉバッファデ
ィスクリプタ７６がＣＰＵモードであると判断されれ
ば、スキップビットＳＫを確認して、通信チャンネル６
２に受信されるパケットデータに関する情報が、第ｉバ
ッファディスクリプタ７６に貯蔵中であるか、あるい
は、パケットデータを受信する通信チャンネル６２にエ
ラーが生じたか、を確認する（ステップ１５０）。例え
ば、ＤＭＡ制御器６４は、スキップビットＳＫがセット
されていれば、通信チャンネル６２にエラーが生じたと
判断し、リセットされていれば、通信チャンネル６２に
受信されるパケットデータに関する情報が、第ｉバッフ
ァディスクリプタ７６に貯蔵中である、と判断する。
【００２８】続いて、ステップ１７５において、ＤＭＡ
制御器６４が、アクセスしている第ｉバッファディスク
リプタ７６がＤＭＡモードである、と確認されれば、第
ｉバッファディスクリプタ７６に情報が貯蔵されたパケ
ットデータを処理する（ステップ１２０）。ここで、パ
ケットデータを処理するということは、ＤＭＡ制御器６
４が、第ｉバッファディスクリプタ７６のデータポイン
タＤＰが指すメモリのアドレスに、パケットデータを貯
蔵したり、あるいは、データポインタＤＰが指すメモリ
のアドレスに貯蔵されたパケットデータを、通信チャン
ネル６２に伝送したりする、ということである。
【００２９】第ｉバッファディスクリプタ７６に情報が
貯蔵されたパケットデータの処理が完了すれば、ＤＭＡ
制御器６４は、第ｉバッファディスクリプタ７６のモー
ドをＣＰＵモードに切り換え、次に処理するバッファデ
ィスクリプタをアクセスする（ステップ１３０）。すな
わち、ＤＭＡ制御器６４は、第ｉバッファディスクリプ
タ７６に情報が貯蔵されたパケットデータの処理が完了
すれば、標識ビットのオーナビットＯをセットし、第ｉ
バッファディスクリプタ７６のモードをＣＰＵモードに
切り換える。このように、オーナビットＯがセットされ
れば、ＣＰＵ６０は、第ｉバッファディスクリプタ７６
に新しいパケットデータに関する情報を貯蔵する。ま
た、第ｉバッファディスクリプタ７６に情報が貯蔵され
たパケットデータの処理が完了すれば、ＤＭＡ制御器６
４の現在ポインタ６４ｂは、第（ｉ＋１）バッファディ
スクリプタを指す。ＤＭＡ制御器６４は、現在ポインタ
６４ｂを参照して、第（ｉ＋１）バッファディスクリプ
タをアクセスする。
【００３０】一方、ステップ１７５において、ＣＰＵ６
０が、通信チャンネル６２のうち一つのチャンネルに送
受信するパケットデータに関する情報を、第ｉバッファ
ディスクリプタ７６に貯蔵中である、と判断されれば、
ＤＭＡ制御器６４は、バッファディスクリプタにパケッ
トデータ情報に関する貯蔵が完了するまで待つ（ステッ
プ１６０）。
【００３１】これに対し、ステップ１７５において、現
在その情報を貯蔵中であるパケットデータにエラーが生
じたと判断されれば、ＤＭＡ制御器６４は、現在アクセ
スしている第ｉバッファディスクリプタ７６の処理を中
断して、次のバッファディスクリプタである第（ｉ＋
１）バッファディスクリプタをアクセスする（ステップ
１７０）。すなわち、ＤＭＡ制御器６４は、スキップビ
ットＳＫを確認して、現在処理しようとするパケットデ
ータを送受信する通信チャンネル６２に、エラーが生じ
たならば、現在アクセスしているバッファディスクリプ
タの処理を中断する。そして、エラーが生じていない通
信チャンネルに送受信するパケットデータに関する情報
を貯蔵している他のバッファディスクリプタをアクセス
して、パケットデータを処理する。
【００３２】以上述べたように、本発明による通信シス
テムにおいては、ＣＰＵ６０が、バッファディスクリプ
タを構成時に、通信チャンネルにエラーが生じたかどう
かを表わすスキップビットＳＫを、割り当てる。ＤＭＡ
制御器６４は、このスキップビットＳＫを通じて処理し
ようとするパケットデータを送受信する通信チャンネル
にエラーが生じたかどうか、を確認することができる。
すなわち、ＤＭＡ制御器６４は、処理しようとするパケ
ットデータを送受信する通信チャンネルにエラーが生じ
たならば、エラーが生じていない他の通信チャンネルを
介して、送受信するパケットデータをまず処理すること
により、通信チャンネルの活用率を効率良く高めること
ができる。
【００３３】図５は、図３に示されたＤＭＡ制御器６４
の他の実施形態を示した図である。説明の便宜のため
に、図５には、バッファディスクリプタ６６、及びシス
テムバス６８を、共に示してある。ＤＭＡ制御器２００
は、開始ポインタ２００ａ及びアドレスカウンタ２００
ｂを含む。開始ポインタ２００ａはＣＰＵ６０により設
定され、ＤＭＡ制御器６４が最初にアクセスするバッフ
ァディスクリプタを指す。そして、アドレスカウンタ２
００ｂは、ＤＭＡ制御器２００が現在アクセスしている
バッファディスクリプタの開始アドレスをカウントし、
開始ポインタ２００ａが指す値に初期化される。すなわ
ち、アドレスカウンタ２００ｂは、以前に処理されたバ
ッファディスクリプタの開始アドレスに、単位バッファ
ディスクリプタの大きさに該当するアドレスを加算し
て、次にアクセスするバッファディスクリプタの開始ア
ドレスを得る。
【００３４】具体的に、ＤＭＡ制御器２００は、開始ポ
インタ２００ａが指す第１バッファディスクリプタ８０
を最初にアクセスする。例えば、開始ポインタ２００ａ
が１００ｈを指すとすれば、ＤＭＡ制御器２００は、ア
ドレス１００ｈをアクセスしてパケットデータを処理す
る。第１バッファディスクリプタ８０に対するパケット
データの処理が完了すれば、アドレスカウンタ２００ｂ
は、現在カウンタの値に単位バッファディスクリプタの
大きさに該当するアドレス（例えば、００４ｈ）を加算
して、次にアクセスするバッファディスクリプタの開始
アドレス１０４ｈをカウントする。ＤＭＡ制御器２００
は、アドレスカウンタ２００ｂを参照して、第２バッフ
ァディスクリプタ８２をアクセスする。
【００３５】このように、ＤＭＡ制御器２００が、アド
レスカウンタ２００ｂを利用して、次にアクセスするバ
ッファディスクリプタの開始アドレスを得る場合、ＤＭ
Ａ制御器２００がソフトウェア的に管理しなければなら
ないポインタが開始ポインタの一つであるため、ポイン
タ処理のためのプログラミングが簡単になれる。ＤＭＡ
制御器２００が、バッファディスクリプタ６６を利用し
てパケットデータを処理する方法は、図４を参照して説
明された通りであるため、ここではその詳細な説明を省
く。
【００３６】図６は、図３に示されたバッファディスク
リプタ６６の他の構成例と、これをアクセスするＤＭＡ
制御器を示した図である。図３及び図６を参照すれば、
一つのバッファディスクリプタは、データポインタＤ
Ｐ、コマンドビットＣ、状態ビットＳ、次のバッファデ
ィスクリプタポインタＮＢＤＰと、オーナービットＯ、
及びスキップビットＳＫ、よりなる標識ビットを含む。
ここで、次のバッファディスクリプタポインタＮＢＤＰ
は、ＤＭＡ制御器６４がアクセスする次のバッファディ
スクリプタを指す。すなわち、各バッファディスクリプ
タに、次のバッファディスクリプタポインタを備えてい
るため、ＤＭＡ制御器３００には、最初にアクセスする
バッファディスクリプタを指す開始ポインタ３００ａさ
えあれば良く、これはＣＰＵ６０により設定される。
【００３７】ＤＭＡ制御器２００がバッファディスクリ
プタ６６を利用してパケットデータを処理する方法は図
４を参照して説明された通りであるため、ここではその
詳細な説明を省く。下記の表１は、エラー確率が各々５
％、１０％である通信チャンネルにおける連続的なフレ
ーム受信確率を示している。
【表１】
【００３８】表１を参照すれば、通信チャンネルにおけ
るエラー確率が５％又は１０％である場合、連続して受
信できるフレームの数が多くなるほど、連続したフレー
ムを正常に受信する確率は極めて低くなる。これは、通
信チャンネルを介して受信されるパケットデータにエラ
ーが生じる確率がその分高い、ということを意味する。
【００３９】下記表２は１０フレームを連続的に受信
し、各通信チャンネルのエラー確率が５％である場合、
従来の技術及び本発明によるチャンネル活用率を示して
いる。
【表２】
【００４０】表２を参照すれば、従来にはチャンネル数
が多くても、あるチャンネルにエラーが生じれば、エラ
ーの生じたチャンネルにより、エラーが生じていない他
のチャンネルが全部使用できなかった。従って、チャン
ネル数が多くなるほどチャンネル活用率が格段に落ち
る。しかし、本発明においては、一つ又はそれ以上の通
信チャンネルにエラーが生じても、エラーの生じていな
い他のチャンネルに受信されるパケットデータを処理で
きることから、チャンネル数が多くなるほどチャンネル
活用率を高めることができる。
【００４１】以上、図面及び明細書に最適の実施の形態
が開示された。ここで、特定の用語が使用されたが、こ
れは単に本発明を説明するために使用されたものであっ
て、意味の限定や特許請求範囲上に記載された本発明の
範囲を制限するために、使用されたものではない。従っ
て、この技術分野の通常の知識を有した者であれば、こ
れより各種の変形及び均等な他の実施の形態が可能であ
る、という点は理解できるであろう。よって、本発明の
真の技術的な保護範囲は、特許請求の範囲上の技術的な
思想によって定まるべきである。
【００４２】
【発明の効果】以上述べたように、本発明によるチャン
ネル活用率を高める通信システム及び通信方法によれ
ば、多数個の通信チャンネルを介してパケットデータを
送受信する通信システムにおいて、一つ又はそれ以上の
通信チャンネルにエラーが生じても、ＤＭＡ制御器はエ
ラーの生じていない他のチャンネルに受信されるパケッ
トデータを処理できることから、チャンネル活用率を高
めることができる。
【図面の簡単な説明】
【図１】従来の技術において、ＣＰＵにより構成される
バッファディスクリプタ構造の一例を示した図である。
【図２】従来の技術において、ＣＰＵにより実現される
バッファディスクリプタの他の構造を示した図である。
【図３】本発明による通信システムを概略的に示したブ
ロック図であり、この通信システムによってチャンネル
活用率を高めることができる。
【図４】図３に示された通信システムにおいて行われる
通信方法の一実施の形態によるフローチャートである。
【図５】図３に示されたＤＭＡ制御器６４の、他の実施
の形態を示した図である。説明の便宜のために、図５に
は、バッファディスクリプタ６６及びシステムバス６８
が共に示してある。
【図６】図３に示されたバッファディスクリプタ６６の
他の構成例と、これをアクセスするＤＭＡ制御器を示し
た図である。
【符号の説明】
６２ 通信チャンネル ６６ バッファディスクリプタ ６８ システムバス Ｃ コマンドビット ＤＰ データポインタ Ｏ オーナビット Ｓ 状態ビット ＳＫ スキップビット

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 多数個のチャンネルよりなる通信チャン
    ネルを介して受信されるデータをメモリに貯蔵したり、
    あるいは、メモリに貯蔵されたパケットデータを前記通
    信チャンネルを介して伝送したりする通信システムにお
    いて、 前記通信システムは、 前記通信チャンネルを介して受信又は送信するパケット
    データに関する情報を貯蔵している多数個のバッファデ
    ィスクリプタと、 前記バッファディスクリプタの各々に前記パケットデー
    タに関する情報を貯蔵し、前記バッファディスクリプタ
    の各々に標識ビットを割り当てて、前記バッファディス
    クリプタが構成中であるか、あるいは、前記通信チャン
    ネルに受信されるパケットデータにエラーが生じたか、
    あるいは、前記バッファディスクリプタの構成が完了し
    たか、を表示する中央処理装置と、 前記バッファディスクリプタの標識ビットを確認して、
    現在アクセスしようとするバッファディスクリプタの処
    理を中断して、次のバッファディスクリプタをアクセス
    したり、あるいは、現在アクセスするバッファディスク
    リプタに情報が貯蔵されたパケットデータを処理したり
    する、直接メモリアドレス制御器と、 を含むことを特徴とする通信システム。
  2. 【請求項２】 前記標識ビットは、 前記ＣＰＵが前記バッファディスクリプタを構成中であ
    るか、あるいは、前記通信チャンネルに受信されるパケ
    ットデータにエラーが生じれば、前記バッファディスク
    リプタがＣＰＵモードであり、また、前記ＣＰＵにより
    前記バッファディスクリプタの構成が完了すれば、前記
    ＤＭＡ制御器が使用可能なＤＭＡモードである、ことを
    表わすオーナビットと、 前記ＣＰＵが前記バッファディスクリプタを構成中であ
    るか、あるいは、前記通信チャンネルに受信されるパケ
    ットデータにエラーが生じたか、を表わすスキップビッ
    トと、 を含むことを特徴とする請求項１に記載の通信システ
    ム。
  3. 【請求項３】 前記ＣＰＵは、前記バッファディスクリ
    プタに次のバッファディスクリプタポインタを割り当
    て、前記ＤＭＡ制御器は、前記バッファディスクリプタ
    に構成される次のバッファディスクリプタポインタを確
    認して、次に処理するバッファディスクリプタをアクセ
    スする、 ことを特徴とする請求項１に記載の通信システム。
  4. 【請求項４】 前記ＤＭＡ制御器は、現在アクセスして
    いるバッファディスクリプタの処理が完了すれば、現在
    アクセスしているバッファディスクリプタを指す現在ポ
    インタの値に、前記バッファディスクリプタの大きさに
    該当するアドレスを加算して、現在ポインタの値を更新
    する、 ことを特徴とする請求項１に記載の通信システム。
  5. 【請求項５】 前記ＤＭＡ制御器は、 最初にアクセスするバッファディスクリプタを指す開始
    ポインタと、 前記開始ポインタの値に初期化され、前記バッファディ
    スクリプタの開始アドレスをカウントするアドレスカウ
    ンタと、を具備し、 前記アドレスカウンタは、現在アドレスカウンタの値に
    単位バッファディスクリプタの大きさに該当するアドレ
    スを加算して、現在アドレスカウンタの値を更新する、 ことを特徴とする請求項１に記載の通信システム。
  6. 【請求項６】 ＣＰＵが通信チャンネルを介して受信又
    は送信するパケットデータに関する情報を貯蔵している
    バッファディスクリプタを構成し、ＤＭＡ制御器が前記
    バッファディスクリプタを介して多数個の通信チャンネ
    ルを介して受信されるパケットデータをメモリに貯蔵し
    たり、あるいはメモリに貯蔵されたパケットデータを前
    記多数個の通信チャンネルを介して伝送する通信システ
    ムにおいて行われる通信方法において、（ａ）前記ＣＰ
    Ｕは、前記バッファディスクリプタを構成時に、標識ビ
    ットを利用して、前記バッファディスクリプタの現在状
    態を表示する段階と、（ｂ）ＤＭＡ制御器は、前記標識
    ビットを確認して、現在処理しようとするバッファディ
    スクリプタが前記ＣＰＵにより構成中であるか、あるい
    は、前記通信チャンネルにエラーが生じたか、あるい
    は、前記バッファディスクリプタの構成が完了して前記
    ＤＭＡ制御器が使用可能なＤＭＡモードであるか、を確
    認する段階と、（ｃ）前記（ｂ）段階において、現在ア
    クセスしようとするバッファディスクリプタが、前記Ｃ
    ＰＵにより構成中であれば、バッファディスクリプタの
    構成が完了するまで前記標識ビットを確認し続ける段階
    と、（ｄ）前記（ｂ）段階において、前記通信チャンネ
    ルにエラーが生じたと確認されれば、現在アクセスしよ
    うとするバッファディスクリプタをスキップし、次のバ
    ッファディスクリプタを処理するために、前記（ｂ）段
    階へ戻る段階と、（ｅ）前記（ｂ）段階において、現在
    アクセスしているバッファディスクリプタがＤＭＡモー
    ドであると判断されれば、前記ＤＭＡ制御器は、アクセ
    スしているバッファディスクリプタに情報が貯蔵された
    パケットデータを処理する段階と、（ｆ）パケットデー
    タの処理が完了すれば、前記ＤＭＡ制御器は、前記
    （ｅ）段階において処理したバッファディスクリプタ
    を、ＣＰＵが使用できるＣＰＵモードに切り換えた後、
    次に処理するバッファディスクリプタへ移る段階と、を
    含むことを特徴とする通信方法。
  7. 【請求項７】 前記標識ビットは、 前記ＣＰＵが前記バッファディスクリプタを構成中であ
    るか、あるいは、前記通信チャンネルに受信されるパケ
    ットデータにエラーが生じれば、前記バッファディスク
    リプタが前記ＣＰＵモードであり、また、前記ＣＰＵに
    より前記バッファディスクリプタの構成が完了すれば、
    前記ＤＭＡ制御器が使用可能なＤＭＡモードである、こ
    とを表わすオーナビットと、 前記ＣＰＵが前記バッファディスクリプタを構成中であ
    るか、あるいは、前記通信チャンネルに受信されるパケ
    ットデータにエラーが生じたか、を表わすスキップビッ
    トと、 を含むことを特徴とする請求項６に記載の通信方法。
  8. 【請求項８】 前記（ｂ）段階は（ｂ１）前記ＤＭＡ制
    御器は、前記オーナビットを介して現在処理しようとす
    るバッファディスクリプタのモードが前記ＣＰＵモード
    であるか、あるいは、前記ＤＭＡモードであるか、を確
    認する段階と、（ｂ２）前記（ｂ１）段階において処理
    しようとするバッファディスクリプタのモードが、前記
    ＤＭＡモードであると確認されれば、前記（ｅ）段階へ
    進み、また、処理しようとするバッファディスクリプタ
    のモードが、前記ＣＰＵモードであると確認されれば、
    前記スキップビットを確認する段階と、（ｂ３）前記ス
    キップビットを確認して、前記通信チャンネルにエラー
    が生じたことが確認されれば、前記（ｄ）段階へ進み、
    前記ＣＰＵにより構成中であると確認されれば、前記
    （ｃ）段階へ進む、 ことを特徴とする請求項７に記載の通信方法。
  9. 【請求項９】 前記ＣＰＵは、前記バッファディスクリ
    プタに次のバッファディスクリプタポインタを割り当
    て、前記ＤＭＡ制御器は、前記バッファディスクリプタ
    に構成される次のバッファディスクリプタポインタを確
    認して、次に処理するバッファディスクリプタをアクセ
    スする、 ことを特徴とする請求項６に記載の通信方法。
  10. 【請求項１０】 前記ＤＭＡ制御器は、現在アクセスし
    ているバッファディスクリプタの処理が完了すれば、現
    在アクセスしているバッファディスクリプタを指す現在
    ポインタの値に、前記バッファディスクリプタの大きさ
    に該当するアドレスを加算して、現在ポインタの値を更
    新する、 ことを特徴とする請求項６に記載の通信方法。
  11. 【請求項１１】 開始ポインタにより、最初にアクセス
    するバッファディスクリプタを指す段階と、 前記バッファディスクリプタの開始アドレスをカウント
    するアドレスカウンタを、前記開始ポインタの値に初期
    化する段階と、をさらに具備し、 前記アドレスカウンタは、現在アドレスカウンタの値に
    単位バッファディスクリプタの大きさに該当するアドレ
    スを加算して、現在アドレスカウンタの値を更新する、 ことを特徴とする請求項６に記載の通信方法。
  12. 【請求項１２】 パケットデータに関する情報を貯蔵す
    るためのバッファディスクリプタにおいて、 前記バッファディスクリプタが構成中であるか、あるい
    は、パケットデータにエラーが生じれば、ＣＰＵモード
    であることを表わし、また、前記バッファディスクリプ
    タの構成が完了すれば、ＤＭＡ制御器によりアクセス可
    能なＤＭＡモードであることを表わす、オーナビット
    と、 ＣＰＵにより前記バッファディスクリプタが構成中であ
    るか、あるいは、通信チャンネルを介して受信されるパ
    ケットデータにエラーが生じたか、を表わすスキップビ
    ットと、 通信システムがパケットデータを送受信した後の状態を
    表わす状態ビットと、 通信チャンネルから受信されるパケットデータが貯蔵さ
    れるメモリのアドレス、あるいは、通信チャンネルに伝
    送するパケットデータが記録されているメモリのアドレ
    ス、を表わすデータポインタと、 パケットデータ処理命令を表わすコマンドビットと、 を含んでなることを特徴とするバッファディスクリプ
    タ。
  13. 【請求項１３】 前記状態ビットはエラーの類型を表わ
    す、 ことを特徴とする請求項１２に記載のバッファディスク
    リプタ。
  14. 【請求項１４】 前記ＤＭＡ制御器によりアクセスされ
    る、次のバッファディスクリプタを表示するための、次
    のバッファディスクリプタポインタを、さらに含む、 ことを特徴とする請求項１２に記載のバッファディスク
    リプタ。
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