JP2002335679A - Drive circuit - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明はドライブ回路に係
り、詳しくはＨブリッジ等を駆動する際の駆動信号にデ
ッドタイムを設けるための遅延回路を備えたドライブ回
路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a drive circuit, and more particularly to a drive circuit having a delay circuit for providing a dead time to a drive signal for driving an H-bridge or the like.
【０００２】[0002]
【従来の技術】従来、Ｈブリッジを駆動する際の駆動信
号にデッドタイムを設けるために専用のタイマ回路を設
けていた。2. Description of the Related Art Conventionally, a dedicated timer circuit has been provided to provide a dead time in a drive signal when driving an H-bridge.
【０００３】また、特開平４−３７１０２１号公報に
は、インバータ構成の出力回路において、高電位側電源
から低電位側電源に貫通電流が流れることによる消費電
力の増大と電源ノイズの発生とを防止する出力回路とし
て、図８に示すものが提案されている。この出力回路で
は、ＰチャネルＭＯＳトランジスタＴｒ１とＮチャネル
ＭＯＳトランジスタＴｒ２とが電源Ｖccと電源Ｖssとの
間で直列に接続され、各トランジスタＴｒ１，Ｔｒ２の
ゲートに共通の入力端子Ｔinから入力信号Ｖinが入力さ
れる。入力信号Ｖinは、第１のヒステリシスインバータ
３１を介してトランジスタＴｒ１のゲートに入力され、
第２のヒステリシスインバータ３２を介してトランジス
タＴｒ２のゲートに入力される。第１のヒステリシスイ
ンバータ３１はトランジスタＴｒ１のゲートに入力され
るゲート信号の立ち下がりを遅延させ、第２のヒステリ
シスインバータ３２は、トランジスタＴｒ２のゲートに
入力されるゲート信号の立ち上がりを遅延させる。従っ
て、両トランジスタＴｒ１，Ｔｒ２が同時にオン状態と
なることが防止され、貫通電流の発生が防止される。Japanese Unexamined Patent Publication No. Hei 4-371021 discloses that in an output circuit having an inverter structure, an increase in power consumption due to a through current flowing from a high-potential-side power supply to a low-potential-side power supply and generation of power supply noise are prevented. The output circuit shown in FIG. 8 has been proposed. In this output circuit, a P-channel MOS transistor Tr1 and an N-channel MOS transistor Tr2 are connected in series between a power supply Vcc and a power supply Vss, and an input signal Vin is input from an input terminal Tin common to the gates of the transistors Tr1 and Tr2. Is entered. The input signal Vin is input to the gate of the transistor Tr1 via the first hysteresis inverter 31.
The signal is input to the gate of the transistor Tr2 via the second hysteresis inverter 32. The first hysteresis inverter 31 delays the fall of the gate signal input to the gate of the transistor Tr1, and the second hysteresis inverter 32 delays the rise of the gate signal input to the gate of the transistor Tr2. Therefore, both transistors Tr1 and Tr2 are prevented from being turned on at the same time, and the generation of a through current is prevented.
【０００４】また、特開平４−３０１９２１号公報に
は、消費電流を低減できるインバータ回路として、図９
に示すものが提案されている。この回路は、ゲートが入
力端子Ｔinに接続され、ドレインが出力端子Ｔｏに接続
されたＰチャネルＭＯＳトランジスタＴｒ１のソースと
電源端子との間にＰチャネルＭＯＳトランジスタ３３が
接続されている。ゲートが入力端子Ｔinに接続され、ド
レインが出力端子Ｔｏに接続されたＮチャネルＭＯＳト
ランジスタＴｒ２のソースと接地端子との間にＮチャネ
ルＭＯＳトランジスタ３４が接続されている。Japanese Patent Application Laid-Open No. Hei 4-301921 discloses an inverter circuit capable of reducing current consumption.
The following has been proposed. In this circuit, a P-channel MOS transistor 33 is connected between a power supply terminal and a source of a P-channel MOS transistor Tr1 whose gate is connected to the input terminal Tin and whose drain is connected to the output terminal To. An N-channel MOS transistor 34 is connected between the ground terminal and the source of the N-channel MOS transistor Tr2 whose gate is connected to the input terminal Tin and whose drain is connected to the output terminal To.
【０００５】ＰチャネルＭＯＳトランジスタ３３のゲー
トと入力端子Ｔinとの間及びＮチャネルＭＯＳトランジ
スタ３４のゲートと入力端子Ｔinとの間には、抵抗３５
及びコンデンサ３６からなる遅延回路３７が接続されて
いる。A resistor 35 is connected between the gate of the P-channel MOS transistor 33 and the input terminal Tin and between the gate of the N-channel MOS transistor 34 and the input terminal Tin.
And a delay circuit 37 including a capacitor 36.
【０００６】[0006]
【発明が解決しようとする課題】ところが、専用のタイ
マ回路を設けると回路が複雑になるという問題がある。
また、特開平４−３７１０２１号公報に開示された構成
では、構造は簡単であるが、各ヒステリシスインバータ
３１，３２の遅延時間は所定の値に設定されており、デ
ッドタイムを所望の値に設定することができないという
問題がある。However, if a dedicated timer circuit is provided, there is a problem that the circuit becomes complicated.
In the configuration disclosed in Japanese Patent Application Laid-Open No. 4-371021, although the structure is simple, the delay time of each of the hysteresis inverters 31 and 32 is set to a predetermined value, and the dead time is set to a desired value. There is a problem that you can not.
【０００７】また、特開平４−３０１９２１号公報に開
示された回路では、遅延回路３７を構成する抵抗３５の
抵抗値及びコンデンサ３６の静電容量の少なくとも一方
を変更することにより、デッドタイムを所望の値に設定
することが可能である。しかし、４個のＭＯＳトランジ
スタを直列に接続する必要があり、構造が複雑になると
ともにロスが大きくなるという問題がある。In the circuit disclosed in Japanese Patent Application Laid-Open No. 4-301921, the dead time can be reduced by changing at least one of the resistance value of the resistor 35 and the capacitance of the capacitor 36 constituting the delay circuit 37. Can be set to the value of However, it is necessary to connect four MOS transistors in series, and there is a problem that the structure becomes complicated and the loss increases.
【０００８】本発明は前記の問題点に鑑みてなされたも
のであって、その目的は簡単な構成で所望のデッドタイ
ムを設けることが可能なドライブ回路を提供することに
ある。The present invention has been made in view of the above problems, and an object of the present invention is to provide a drive circuit capable of providing a desired dead time with a simple configuration.
【０００９】[0009]
【課題を解決するための手段】前記の目的を達成するた
め、請求項１に記載の発明では、コンデンサと抵抗から
なる受動素子と、能動素子による一方向遅延回路を有す
る。一方向遅延回路とは、駆動信号の立ち上がり時の
み、あるいは立ち下がり時のみに出力が遅れる構成や、
コンデンサの充電時のみ、あるいはコンデンサの放電時
のみに出力が遅れる構成の回路を意味する。According to the first aspect of the present invention, there is provided a one-way delay circuit including a passive element including a capacitor and a resistor and an active element. The one-way delay circuit has a configuration in which the output is delayed only at the time of rising or falling of the drive signal,
This means a circuit whose output is delayed only when the capacitor is charged or only when the capacitor is discharged.
【００１０】この発明では、一方向遅延回路は、抵抗と
並列に接続された能動素子の接続状態により、駆動信号
の立ち上がり時に抵抗を介してコンデンサが充電される
か、駆動信号の立ち下がり時に抵抗を介してコンデンサ
が放電される状態となる。能動素子としてはダイオード
やＭＯＳＦＥＴが使用される。According to the present invention, the one-way delay circuit charges the capacitor via the resistor when the drive signal rises or the resistor when the drive signal falls, depending on the connection state of the active element connected in parallel with the resistor. Through which the capacitor is discharged. Diodes and MOSFETs are used as active elements.
【００１１】駆動信号の立ち上がり時に抵抗を介してコ
ンデンサが充電される場合は、遅延回路の出力は抵抗の
抵抗値とコンデンサの静電容量とによって決まる時定数
で上昇する。このため、遅延回路の出力がスイッチング
素子の駆動電圧を超えるまでに時間がかかり、スイッチ
ング素子がオンするまでの時間が遅れる。そして、駆動
信号の立ち下がり時にはコンデンサに蓄えられた電荷
は、能動素子を通して瞬時に放電されるため、遅延回路
の出力は駆動信号の立ち下がりとほぼ同時にゼロにな
り、スイッチング素子がオフする。When the capacitor is charged via the resistor when the drive signal rises, the output of the delay circuit rises with a time constant determined by the resistance value of the resistor and the capacitance of the capacitor. Therefore, it takes time until the output of the delay circuit exceeds the drive voltage of the switching element, and the time until the switching element is turned on is delayed. Then, when the drive signal falls, the electric charge stored in the capacitor is instantaneously discharged through the active element, so that the output of the delay circuit becomes zero almost at the same time as the fall of the drive signal, and the switching element is turned off.
【００１２】また、駆動信号の立ち下がり時に抵抗を介
してコンデンサが放電される場合は、立ち上がり時には
コンデンサは能動素子を通して高速に充電され、スイッ
チング素子はオンまでの時間が短くなる。そして、駆動
信号の立ち下がり時にはコンデンサに蓄えられた電荷
は、抵抗を通して放電されるため、遅延回路の出力は抵
抗の抵抗値とコンデンサの静電容量とによって決まる時
定数で下降する。このため、遅延回路の出力がスイッチ
ング素子の駆動電圧より低くなるまでに時間がかかり、
スイッチング素子がオフするまでの時間が遅れる。When the capacitor is discharged via the resistor at the time of the fall of the drive signal, the capacitor is charged at a high speed through the active element at the time of the rise, and the time until the switching element is turned on becomes short. When the drive signal falls, the electric charge stored in the capacitor is discharged through the resistor, so that the output of the delay circuit falls at a time constant determined by the resistance value of the resistor and the capacitance of the capacitor. For this reason, it takes time until the output of the delay circuit becomes lower than the drive voltage of the switching element,
The time until the switching element is turned off is delayed.
【００１３】即ち、抵抗の抵抗値とコンデンサの静電容
量とを変更することにより、簡単な構成で所望のデッド
タイムを設けることができる。請求項２に記載の発明で
は、請求項１に記載の発明において、前記一方向遅延回
路は、１個の入力部と該入力部から分岐された２個の出
力部との間に設けられ、コンデンサと抵抗からなる受動
素子の抵抗に対して能動素子が並列に接続された２個の
遅延回路を有し、前記能動素子としダイオードが使用さ
れている。That is, by changing the resistance value of the resistor and the capacitance of the capacitor, a desired dead time can be provided with a simple configuration. According to a second aspect of the present invention, in the first aspect, the one-way delay circuit is provided between one input unit and two output units branched from the input unit, It has two delay circuits in which an active element is connected in parallel to the resistance of a passive element consisting of a capacitor and a resistor, and a diode is used as the active element.
【００１４】この発明では、一方向遅延回路は２個の出
力部に対応した２個の遅延回路を有し、各遅延回路で前
記と同様な作用でスイッチング素子のオンまであるいは
オフまでの時間が遅れる。そして、能動素子としてダイ
オードが使用されているため、能動素子としてＭＯＳＦ
ＥＴを使用する場合と異なり、コンデンサの充電時ある
いは放電時に能動素子を制御する必要がなく、構成が簡
単で制御も簡単になる。According to the present invention, the one-way delay circuit has two delay circuits corresponding to the two output sections, and each delay circuit operates in the same manner as described above to turn on or off the switching element. Be late. Since a diode is used as an active element, a MOSF is used as an active element.
Unlike the case where ET is used, there is no need to control the active element when charging or discharging the capacitor, and the configuration is simple and the control is simple.
【００１５】請求項３に記載の発明では、請求項２に記
載の発明において、前記２個の遅延回路のうち一方に入
力される信号は、他方に入力される信号を反転した信号
である。この発明では、２個の遅延回路の出力が共にオ
フとなるデッドタイムを設けられる。According to a third aspect of the present invention, in the second aspect, a signal input to one of the two delay circuits is a signal obtained by inverting a signal input to the other. According to the present invention, a dead time at which the outputs of the two delay circuits are both turned off is provided.
【００１６】請求項４に記載の発明では、請求項２又は
請求項３に記載の発明において、前記各遅延回路の受動
素子を時定数が異なる状態に設定し、時定数の小さい方
の遅延回路のダイオードを省略した。この発明では、ダ
イオードの数が少なくなって構成がより簡単になるとと
もに、製造コストも低減できる。According to a fourth aspect of the present invention, in the second or third aspect, the passive elements of the delay circuits are set to have different time constants, and the delay circuit having the smaller time constant is used. Was omitted. According to the present invention, the number of diodes is reduced to simplify the configuration, and the manufacturing cost can be reduced.
【００１７】請求項５に記載の発明では、請求項１〜請
求項４のいずれか一項に記載の発明において、前記各遅
延回路の出力側にシュミットトリガ回路が接続されてい
る。この発明では、遅延時間を長くとった場合でも、各
遅延回路の出力側にシュミットトリガ回路が存在するた
め、チャタリングが発生し難くなる。According to a fifth aspect of the present invention, in any one of the first to fourth aspects of the present invention, a Schmitt trigger circuit is connected to an output side of each of the delay circuits. According to the present invention, even when the delay time is long, chattering is less likely to occur because the Schmitt trigger circuit exists on the output side of each delay circuit.
【００１８】[0018]
【発明の実施の形態】（第１の実施の形態）以下、本発
明を具体化した第１の実施の形態を図１及び図２に従っ
て説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS (First Embodiment) A first embodiment of the present invention will be described below with reference to FIGS.
【００１９】図１に示すように、ドライブ回路１は１個
の入力部２と２個の出力部３，４を備えている。出力部
３，４はそれぞれスイッチング素子Ｓ１，Ｓ２の制御端
子に接続されている。スイッチング素子Ｓ１，Ｓ２には
ｎチャネルのＭＯＳＦＥＴが使用され、出力部３，４は
ＭＯＳＦＥＴのゲートに接続されている。As shown in FIG. 1, the drive circuit 1 has one input unit 2 and two output units 3 and 4. The output units 3 and 4 are connected to control terminals of the switching elements S1 and S2, respectively. N-channel MOSFETs are used for the switching elements S1 and S2, and the output units 3 and 4 are connected to the gates of the MOSFETs.
【００２０】入力部２と第１の出力部３との間には遅延
回路５が接続されている。遅延回路５は受動素子として
の抵抗６及びコンデンサ７の直列回路を備え、抵抗６の
一端が入力部２に接続され、コンデンサ７の他端が接地
されている。抵抗６とコンデンサ７との接続点に出力部
３が接続されている。A delay circuit 5 is connected between the input unit 2 and the first output unit 3. The delay circuit 5 includes a series circuit of a resistor 6 and a capacitor 7 as passive elements. One end of the resistor 6 is connected to the input unit 2 and the other end of the capacitor 7 is grounded. The output section 3 is connected to a connection point between the resistor 6 and the capacitor 7.
【００２１】抵抗６と並列に能動素子としてのダイオー
ドＤが接続されている。ダイオードＤはカソードが入力
部２側に、アノードがコンデンサ７側に接続されてい
る。即ち、ダイオードＤはコンデンサ７の放電を早める
方向、従って、スイッチング素子Ｓ１のオンが遅れる方
向に接続されている。A diode D as an active element is connected in parallel with the resistor 6. The diode D has a cathode connected to the input unit 2 side and an anode connected to the capacitor 7 side. That is, the diode D is connected in a direction to accelerate the discharge of the capacitor 7, that is, in a direction in which the ON of the switching element S1 is delayed.
【００２２】入力部２と第２の出力部４との間にはイン
バータ（反転回路）８及び遅延回路９が接続されてい
る。遅延回路９は遅延回路５と同じに構成され、抵抗６
とコンデンサ７との接続点に出力部４が接続されてい
る。即ち、遅延回路９のダイオードＤはコンデンサ７の
放電を早める方向、従って、スイッチング素子Ｓ２のオ
ンが遅れる方向に接続されている。An inverter (inverting circuit) 8 and a delay circuit 9 are connected between the input unit 2 and the second output unit 4. The delay circuit 9 has the same configuration as the delay circuit 5, and includes a resistor 6
The output unit 4 is connected to a connection point between the output unit 4 and the capacitor 7. That is, the diode D of the delay circuit 9 is connected in a direction to accelerate the discharge of the capacitor 7, that is, in a direction in which the ON of the switching element S2 is delayed.
【００２３】この実施の形態では、両遅延回路５，９の
抵抗６の抵抗値及びコンデンサ７の静電容量はそれぞれ
同じ値に設定されている。次に前記のように構成された
ドライブ回路１の作用について説明する。In this embodiment, the resistance value of the resistor 6 of each of the delay circuits 5 and 9 and the capacitance value of the capacitor 7 are set to the same value. Next, the operation of the drive circuit 1 configured as described above will be described.
【００２４】入力部２に図示しない制御回路から駆動信
号Ｖｉが入力されると、第１の出力部３からは遅延回路
５を経た出力信号Ｖ１が出力され、第２の出力部４から
はインバータ８及び遅延回路９を経た出力信号Ｖ２が出
力される。When a drive signal Vi is input from a control circuit (not shown) to the input unit 2, an output signal V 1 having passed through a delay circuit 5 is output from a first output unit 3, and an inverter signal is output from a second output unit 4. 8 and the output signal V2 that has passed through the delay circuit 9 is output.
【００２５】図２に示すように、駆動信号Ｖｉは矩形波
の電圧信号として入力され、駆動信号Ｖｉが遅延回路５
に入力されると、駆動信号Ｖｉの立ち上がり時に抵抗６
を介してコンデンサ７が充電される。従って、遅延回路
５の出力電圧は抵抗６の抵抗値とコンデンサ７の静電容
量とによって決まる時定数で上昇する。このため、遅延
回路５の出力電圧がスイッチング素子Ｓ１のしきい値電
圧を超えるまでに時間がかかり、スイッチング素子Ｓ１
がオンするまでの時間が遅れる。また、駆動信号Ｖｉの
立ち下がり時には、コンデンサ７に蓄えられた電荷は、
ダイオードＤを通して瞬時に放電されるため、遅延回路
５の出力は駆動信号Ｖｉの立ち下がりとほぼ同時にゼロ
になる。即ち、スイッチング素子Ｓ１は駆動信号Ｖｉの
立ち下がりとほぼ同時にオフする。As shown in FIG. 2, the drive signal Vi is input as a rectangular wave voltage signal, and the drive signal Vi is supplied to the delay circuit 5.
At the rising edge of the drive signal Vi,
Is charged through the capacitor 7. Accordingly, the output voltage of the delay circuit 5 increases with a time constant determined by the resistance value of the resistor 6 and the capacitance of the capacitor 7. Therefore, it takes time for the output voltage of the delay circuit 5 to exceed the threshold voltage of the switching element S1.
The time to turn on is delayed. When the drive signal Vi falls, the electric charge stored in the capacitor 7 is
Since the discharge is instantaneously performed through the diode D, the output of the delay circuit 5 becomes zero almost at the same time as the fall of the drive signal Vi. That is, the switching element S1 is turned off almost simultaneously with the fall of the drive signal Vi.
【００２６】一方、第２の出力部４側の遅延回路９に
は、駆動信号Ｖｉの立ち下がりで立ち上がりとなり、立
ち上がりで立ち下がりとなる矩形波の信号Ｖａが入力さ
れる。遅延回路９は遅延回路５と同じに構成されている
ため、遅延回路９の出力は信号Ｖａの立ち上がり時に抵
抗６を介してコンデンサ７が充電される。そして、遅延
回路９の出力電圧は抵抗６の抵抗値とコンデンサ７の静
電容量とによって決まる時定数で上昇する。このため、
遅延回路９の出力電圧がスイッチング素子Ｓ２のしきい
値電圧を超えるまでに時間がかかり、スイッチング素子
Ｓ２がオンするまでの時間が遅れる。また、信号Ｖａの
立ち下がり時には、コンデンサ７に蓄えられた電荷は、
ダイオードＤを通して瞬時に放電されるため、遅延回路
９の出力は信号Ｖａの立ち下がりとほぼ同時にゼロにな
る。即ち、スイッチング素子Ｓ２は信号Ｖａの立ち下が
りとほぼ同時にオフする。On the other hand, a rectangular signal Va that rises at the fall of the drive signal Vi and falls at the rise is input to the delay circuit 9 on the second output unit 4 side. Since the delay circuit 9 is configured in the same manner as the delay circuit 5, the output of the delay circuit 9 charges the capacitor 7 via the resistor 6 when the signal Va rises. Then, the output voltage of the delay circuit 9 rises with a time constant determined by the resistance value of the resistor 6 and the capacitance of the capacitor 7. For this reason,
It takes time until the output voltage of the delay circuit 9 exceeds the threshold voltage of the switching element S2, and the time until the switching element S2 is turned on is delayed. When the signal Va falls, the electric charge stored in the capacitor 7 is
Since the signal is discharged instantaneously through the diode D, the output of the delay circuit 9 becomes zero almost simultaneously with the fall of the signal Va. That is, the switching element S2 is turned off almost simultaneously with the fall of the signal Va.
【００２７】従って、スイッチング素子Ｓ１のオフから
スイッチング素子Ｓ２のオンまでの間にデッドタイムＴ
ｄ１が確実に設けられ、スイッチング素子Ｓ２のオフか
らスイッチング素子Ｓ１のオンまでの間にデッドタイム
Ｔｄ２が確実に設けられる。この実施の形態では両遅延
回路５，９の時定数が同じため、両デッドタイムＴｄ
１，Ｔｄ２は同じ値になる。デッドタイムＴｄ１，Ｔｄ
２の値は時定数を調整することにより所望の値に設定で
きる。Accordingly, the dead time T between the time when the switching element S1 is turned off and the time when the switching element S2 is turned on is set.
d1 is reliably provided, and a dead time Td2 is reliably provided between the time when the switching element S2 is turned off and the time when the switching element S1 is turned on. In this embodiment, since the time constants of both delay circuits 5 and 9 are the same, both dead times Td
1, Td2 have the same value. Dead time Td1, Td
The value of 2 can be set to a desired value by adjusting the time constant.
【００２８】この実施の形態では以下の効果を有する。 （１） ドライブ回路１が、コンデンサ７と抵抗６から
なる受動素子と、能動素子（ダイオードＤ）による一方
向遅延回路を有する。従って、簡単な構成で所望のデッ
ドタイムを設けることが可能になる。その結果、Ｈブリ
ッジの駆動回路に適用すると、Ｈブリッジを構成するス
イッチング素子のうち、相補的にオン・オフすべきスイ
ッチング素子が同時にオン状態になることがなくなる。This embodiment has the following effects. (1) The drive circuit 1 has a one-way delay circuit including a passive element including a capacitor 7 and a resistor 6 and an active element (diode D). Therefore, a desired dead time can be provided with a simple configuration. As a result, when applied to the drive circuit of the H-bridge, among the switching elements constituting the H-bridge, the switching elements that should be turned on / off complementarily are not turned on at the same time.
【００２９】（２） 一方向遅延回路は、コンデンサ７
と抵抗６からなる受動素子の抵抗６に対して能動素子が
並列に接続された２組の遅延回路５，９を有し、能動素
子にダイオードＤが使用されている。従って、能動素子
としてＭＯＳＦＥＴを使用する場合と異なり、コンデン
サ７の充電時に能動素子を制御する必要がなく、構成が
簡単で制御も簡単になる。(2) The one-way delay circuit includes a capacitor 7
And two delay circuits 5 and 9 in which an active element is connected in parallel to a resistor 6 of a passive element composed of a resistor D and a resistor D. A diode D is used as the active element. Therefore, unlike the case where a MOSFET is used as an active element, there is no need to control the active element when charging the capacitor 7, and the configuration is simple and the control is simple.
【００３０】（３） 抵抗６の抵抗値及びコンデンサ７
の静電容量を変更することにより、時定数を調整して所
望のデッドタイムを簡単に設定できる。 （第２の実施の形態）次に第２の実施の形態を図３及び
図４に従って説明する。この実施の形態では第２の出力
部４側に接続された遅延回路９の構成が、第１の出力部
３側に接続された遅延回路５の構成と異なる点が前記実
施の形態と異なっている。前記実施の形態と同一部分は
同一符号を付して詳しい説明を省略する。(3) Resistance value of resistor 6 and capacitor 7
, The desired dead time can be easily set by adjusting the time constant. (Second Embodiment) Next, a second embodiment will be described with reference to FIGS. In this embodiment, the configuration of the delay circuit 9 connected to the second output unit 4 is different from the configuration of the delay circuit 5 connected to the first output unit 3, which is different from the previous embodiment. I have. The same parts as those of the above-described embodiment are denoted by the same reference numerals, and detailed description thereof will be omitted.
【００３１】遅延回路９は能動素子を備えず、抵抗６と
コンデンサ７とから構成されている。両遅延回路５，９
の抵抗６及びコンデンサ７は、時定数が異なる状態とな
るように抵抗値及び静電容量が設定されている。この実
施の形態では遅延回路９の時定数が遅延回路５の時定数
より小さくなるように設定され（Ｒ1 Ｃ1 ＞Ｒ2 Ｃ
2）、時定数の小さい方の遅延回路９のダイオードＤが
省略されている。The delay circuit 9 has no active element and is composed of a resistor 6 and a capacitor 7. Both delay circuits 5, 9
The resistance and the capacitance of the resistor 6 and the capacitor 7 are set so that the time constants are different. In this embodiment, the time constant of the delay circuit 9 is set to be smaller than the time constant of the delay circuit 5 (R1 C1> R2 C).
2) The diode D of the delay circuit 9 having the smaller time constant is omitted.
【００３２】次に前記のドライブ回路の作用を説明す
る。第１の出力部３の作用は、基本的に前記実施の形態
と同じで、駆動信号Ｖｉが遅延回路５に入力されると、
駆動信号Ｖｉの立ち上がり時に抵抗６を介してコンデン
サ７が充電される。時定数が前記実施の形態のときの時
定数より大きく設定されているため、遅延回路５の出力
電圧がスイッチング素子Ｓ１のしきい値電圧を超えるま
でにより時間がかかり、スイッチング素子Ｓ１がオンす
るまでの時間がより遅れる。Next, the operation of the drive circuit will be described. The operation of the first output unit 3 is basically the same as that of the above-described embodiment, and when the drive signal Vi is input to the delay circuit 5,
The capacitor 7 is charged via the resistor 6 when the drive signal Vi rises. Since the time constant is set to be larger than the time constant in the above-described embodiment, it takes more time until the output voltage of the delay circuit 5 exceeds the threshold voltage of the switching element S1, and the switching element S1 is turned on. Time is delayed more.
【００３３】一方、第２の出力部４の作用は前記実施の
形態と異なる。遅延回路９にダイオードＤが存在しない
ため、信号Ｖａの立ち上がり時には抵抗６を介してコン
デンサ７が充電され、信号Ｖａの立ち下がり時には、コ
ンデンサ７に蓄えられた電荷は、抵抗６を介して放電さ
れる。従って、遅延回路９の出力は信号Ｖａの立ち下が
りから遅れてスイッチング素子Ｓ２のしきい値電圧より
小さくなり、スイッチング素子Ｓ２は信号Ｖａの立ち下
がりから遅れてオフになる。遅延回路５の時定数が遅延
回路９の時定数より大きく、遅延回路５の立ち上がりが
遅延回路９の立ち下がりに比較して十分遅いため、スイ
ッチング素子Ｓ２がオフになった後、スイッチング素子
Ｓ１がオンになるまでのデッドタイムＴｄ２を確実に確
保できる。On the other hand, the operation of the second output unit 4 is different from that of the above embodiment. Since the diode D does not exist in the delay circuit 9, the capacitor 7 is charged via the resistor 6 when the signal Va rises, and the charge stored in the capacitor 7 is discharged via the resistor 6 when the signal Va falls. You. Therefore, the output of the delay circuit 9 becomes smaller than the threshold voltage of the switching element S2 with a delay from the fall of the signal Va, and the switching element S2 is turned off with a delay from the fall of the signal Va. Since the time constant of the delay circuit 5 is larger than the time constant of the delay circuit 9 and the rise of the delay circuit 5 is sufficiently slower than the fall of the delay circuit 9, the switching element S1 is turned off after the switching element S2 is turned off. The dead time Td2 before turning on can be ensured.
【００３４】駆動信号Ｖｉの立ち下がり時には第１の出
力部３の出力は直ちにゼロになり、スイッチング素子Ｓ
１は駆動信号Ｖｉの立ち下がりとほぼ同時にオフする。
第２の出力部４の出力は信号Ｖａの立ち上がりから遅れ
てスイッチング素子Ｓ２のしきい値電圧より大きくな
り、スイッチング素子Ｓ２がオンするまでの時間が遅れ
る。従って、スイッチング素子Ｓ１のオフからスイッチ
ング素子Ｓ２のオンまでの間にデッドタイムＴｄ１を確
実に確保できる。When the drive signal Vi falls, the output of the first output unit 3 immediately becomes zero, and the switching element S
1 turns off almost simultaneously with the fall of the drive signal Vi.
The output of the second output unit 4 becomes larger than the threshold voltage of the switching element S2 with a delay from the rise of the signal Va, and the time until the switching element S2 is turned on is delayed. Therefore, the dead time Td1 can be reliably ensured between the time when the switching element S1 is turned off and the time when the switching element S2 is turned on.
【００３５】この実施の形態では前記実施の形態の
（１）〜（３）と同様な効果を有する他に、次の効果を
有する。 （４） 第２の実施の形態の遅延回路９のダイオードＤ
が省略されたため、構成がより簡単になるとともに、製
造コストを低減できる。This embodiment has the following effects in addition to the effects similar to (1) to (3) of the above embodiment. (4) The diode D of the delay circuit 9 according to the second embodiment
Is omitted, the configuration becomes simpler, and the manufacturing cost can be reduced.
【００３６】実施の形態は前記に限定されるものではな
く、例えば、次のように具体化してもよい。 ○ 図５に示すように、第１の実施の形態の構成におい
て、遅延回路５，９のダイオードＤを抵抗６に対して逆
向きに、即ちコンデンサ７の放電が抵抗６を介して行わ
れるように接続する。また、各出力部３，４とスイッチ
ング素子Ｓ１，Ｓ２との間に反転回路としてインバータ
１０を接続する。この構成では、図６に示すように、駆
動信号Ｖｉ及び信号Ｖａの立ち上がりの際は、コンデン
サ７が瞬時に充電されるため、遅延回路５，９の出力電
圧が駆動信号Ｖｉ及び信号Ｖａの立ち上がりとほぼ同時
にスイッチング素子Ｓ１，Ｓ２のしきい値電圧を超え
る。また、駆動信号Ｖｉ及び信号Ｖａの立ち下がり時に
は抵抗６を介してコンデンサ７が放電され、遅延回路
５，９の出力電圧がスイッチング素子Ｓ１，Ｓ２のしき
い値電圧より下がるまでに時間がかかる。The embodiment is not limited to the above, and may be embodied as follows, for example. As shown in FIG. 5, in the configuration of the first embodiment, the diodes D of the delay circuits 5 and 9 are turned in the opposite direction to the resistor 6, that is, the capacitor 7 is discharged via the resistor 6. Connect to An inverter 10 is connected as an inverting circuit between each of the output units 3 and 4 and the switching elements S1 and S2. In this configuration, as shown in FIG. 6, when the drive signal Vi and the signal Va rise, the capacitor 7 is charged instantaneously, so that the output voltage of the delay circuits 5, 9 rises. Almost simultaneously with the threshold voltages of the switching elements S1 and S2. When the drive signal Vi and the signal Va fall, the capacitor 7 is discharged via the resistor 6, and it takes time until the output voltages of the delay circuits 5, 9 fall below the threshold voltages of the switching elements S1, S2.
【００３７】各出力部３，４の出力はインバータ１０を
経てスイッチング素子Ｓ１，Ｓ２に入力される。各出力
部３，４の出力がスイッチング素子Ｓ１，Ｓ２のしきい
値電圧以上では、インバータ１０の出力がＬレベルとな
ってスイッチング素子Ｓ１，Ｓ２はオフとなる。また、
各出力部３，４の出力がスイッチング素子Ｓ１，Ｓ２の
しきい値電圧未満では、インバータ１０の出力がＨレベ
ルとなってスイッチング素子Ｓ１，Ｓ２はオンとなる。
従って、この構成でも第１のスイッチング素子Ｓ１のオ
フから第２のスイッチング素子Ｓ２のオンまでの間と、
第２のスイッチング素子Ｓ２のオフから第１のスイッチ
ング素子Ｓ１のオンまでの間とに確実にデッドタイムＴ
ｄ１，Ｔｄ２を設けることができる。The outputs of the output sections 3 and 4 are input to the switching elements S1 and S2 via the inverter 10. When the output of each of the output units 3 and 4 is equal to or higher than the threshold voltage of the switching elements S1 and S2, the output of the inverter 10 becomes L level and the switching elements S1 and S2 are turned off. Also,
When the output of each of the output units 3 and 4 is lower than the threshold voltage of the switching elements S1 and S2, the output of the inverter 10 goes to H level and the switching elements S1 and S2 are turned on.
Therefore, even in this configuration, the interval between the time when the first switching element S1 is turned off and the time when the second switching element S2 is turned on is
The dead time T is ensured between the time when the second switching element S2 is turned off and the time when the first switching element S1 is turned on.
d1 and Td2 can be provided.
【００３８】○ 図７に示すように、第１の実施の形態
において、各出力部３，４とスイッチング素子Ｓ１，Ｓ
２との間にシュミットトリガ回路１１を接続した構成と
してもよい。この場合、遅延時間を長くとった場合で
も、各遅延回路５，９の出力側にシュミットトリガ回路
１１が存在するため、チャタリングが発生し難くなる。
シュミットトリガ回路１１はＩＣ回路として市販されて
いるため、構造は簡単である。As shown in FIG. 7, in the first embodiment, each of the output units 3, 4 and the switching elements S1, S
The Schmitt trigger circuit 11 may be connected between the control circuit 2 and the control circuit 2. In this case, even when the delay time is long, chattering is less likely to occur because the Schmitt trigger circuit 11 exists on the output side of each of the delay circuits 5 and 9.
Since the Schmitt trigger circuit 11 is commercially available as an IC circuit, the structure is simple.
【００３９】○ 能動素子としてダイオードＤに代えて
ＭＯＳＦＥＴを抵抗６と並列に接続してもよい。接続方
向はＭＯＳＦＥＴをコンデンサ７の充電時にオンさせる
か、放電時にオンさせるかで異なる。そして、駆動信号
Ｖｉ及び信号Ｖａの立ち上がり又は立ち下がりに対応し
てＭＯＳＦＥＴがオン状態となるように制御する。この
場合も所望のデッドタイムを設定することができる。し
かし、能動素子としてダイオードＤを使用する構成の方
が能動素子を制御する必要がないので、構成が簡単にな
る。A MOSFET may be connected in parallel with the resistor 6 instead of the diode D as an active element. The connection direction differs depending on whether the MOSFET is turned on when the capacitor 7 is charged or turned on when discharging. Then, control is performed such that the MOSFET is turned on in response to the rise or fall of the drive signal Vi and the signal Va. Also in this case, a desired dead time can be set. However, the configuration using the diode D as the active element does not need to control the active element, so that the configuration is simplified.
【００４０】○ 第２の実施の形態等の他の構成におい
ても、同様にシュミットトリガ回路１１を接続してもよ
い。 ○ 図５に示す実施の形態において、インバータ１０に
代えてシュミットトリガインバータ回路を設けてもよ
い。In another configuration such as the second embodiment, the Schmitt trigger circuit 11 may be connected similarly. In the embodiment shown in FIG. 5, a Schmitt trigger inverter circuit may be provided instead of the inverter 10.
【００４１】○ 第１の実施の形態において、両遅延回
路５，９の抵抗６及びコンデンサ７の時定数が異なるよ
うに抵抗値及び静電容量を設定してもよい。 ○ スイッチング素子Ｓ１，Ｓ２としてＭＯＳＦＥＴに
代えて、バイポーラトランジスタやＩＧＢＴを使用して
もよい。In the first embodiment, the resistance value and the capacitance may be set so that the time constants of the resistor 6 and the capacitor 7 of the delay circuits 5 and 9 are different. A bipolar transistor or an IGBT may be used instead of the MOSFET as the switching elements S1 and S2.
【００４２】○ Ｈブリッジのドライブ回路に限らず、
例えばプッシュプル形コンバータのドライブ回路に適用
してもよい。前記実施の形態から把握できる発明（技術
的思想）について、以下に記載する。○ Not limited to the drive circuit of the H bridge,
For example, the present invention may be applied to a drive circuit of a push-pull converter. The invention (technical idea) that can be grasped from the embodiment will be described below.
【００４３】（１） 請求項２又は請求項３に記載の発
明において、ダイオードは抵抗を介してコンデンサが充
電される方向に接続されている。 （２） 請求項１〜請求項４のいずれか一項に記載の発
明のドライブ回路を備えたＨブリッジ用のドライブ回
路。(1) In the invention described in claim 2 or 3, the diode is connected via a resistor in a direction in which the capacitor is charged. (2) An H-bridge drive circuit including the drive circuit according to any one of claims 1 to 4.
【００４４】[0044]
【発明の効果】以上詳述したように請求項１〜請求項４
に記載の発明によれば、簡単な構成で所望のデッドタイ
ムを設けることが可能になる。As described in detail above, claims 1 to 4 are provided.
According to the invention described in (1), a desired dead time can be provided with a simple configuration.
【図１】 第１の実施の形態の回路図。FIG. 1 is a circuit diagram of a first embodiment.
【図２】 作用を説明するタイミングチャート。FIG. 2 is a timing chart illustrating an operation.
【図３】 第２の実施の形態の回路図。FIG. 3 is a circuit diagram according to a second embodiment;
【図４】 作用を説明するタイミングチャート。FIG. 4 is a timing chart illustrating an operation.
【図５】 別の実施の形態の回路図。FIG. 5 is a circuit diagram of another embodiment.
【図６】 作用を説明するタイミングチャート。FIG. 6 is a timing chart illustrating an operation.
【図７】 別の実施の形態の回路図。FIG. 7 is a circuit diagram of another embodiment.
【図８】 従来技術の回路図。FIG. 8 is a circuit diagram of a conventional technique.
【図９】 従来技術の回路図。FIG. 9 is a circuit diagram of a conventional technique.
１…ドライブ回路、２…入力部、３，４…出力部、５，
９…遅延回路、６…受動素子としての抵抗、７…同じく
コンデンサ、１１…シュミットトリガ回路、Ｄ…能動素
子としてのダイオード。DESCRIPTION OF SYMBOLS 1 ... Drive circuit, 2 ... Input part, 3,4 ... Output part, 5,
9: delay circuit, 6: resistor as passive element, 7: capacitor as well, 11: Schmitt trigger circuit, D: diode as active element.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山本 裕介 愛知県刈谷市豊田町２丁目１番地 株式会 社豊田自動織機製作所内 (72)発明者 尾崎 公教 愛知県刈谷市豊田町２丁目１番地 株式会 社豊田自動織機製作所内 (72)発明者 古谷 博信 愛知県刈谷市豊田町２丁目１番地 株式会 社豊田自動織機製作所内 (72)発明者 花岡 健 愛知県刈谷市豊田町２丁目１番地 株式会 社豊田自動織機製作所内 Ｆターム(参考） 5H007 AA06 AA17 BB06 CA01 CA02 CB02 CB04 CB05 CB06 DA06 DB03 DB07 FA06 FA13 5J055 AX47 AX54 AX66 BX16 BX25 CX24 DX13 EX07 EX21 EY01 EY10 EY12 EY21 EZ01 EZ07 EZ11 FX12 FX17 FX28 FX32 GX01 ──────────────────────────────────────────────────続 き Continuing on the front page (72) Inventor Yusuke Yamamoto 2-1-1 Toyota-cho, Kariya-shi, Aichi Pref. Inside Toyota Industries Corporation (72) Inventor Kiminori Ozaki 2-1-1, Toyota-cho, Kariya-shi, Aichi Pref. Inside the Toyota Industries Corporation (72) Inventor Hironobu Furuya 2-1-1 Toyota-machi, Kariya-shi, Aichi Prefecture Inside the Toyota Industries Corporation (72) Inventor Takeshi Hanaoka 2-1-1, Toyota-machi, Kariya-shi, Aichi Prefecture Shares F-term in Toyota Industries Corporation (reference)
Claims (5)
能動素子による一方向遅延回路を有するドライブ回路。A passive element comprising a capacitor and a resistor;
A drive circuit having a one-way delay circuit using active elements.
該入力部から分岐された２個の出力部との間に設けら
れ、コンデンサと抵抗からなる受動素子の抵抗に対して
能動素子が並列に接続された２個の遅延回路を有し、前
記能動素子としダイオードが使用されている請求項１に
記載のドライブ回路。2. The one-way delay circuit is provided between one input unit and two output units branched from the input unit, and is active with respect to the resistance of a passive element including a capacitor and a resistor. The drive circuit according to claim 1, wherein the drive circuit has two delay circuits connected in parallel with each other, and a diode is used as the active element.
れる信号は、他方に入力される信号を反転した信号であ
る請求項２に記載のドライブ回路。3. The drive circuit according to claim 2, wherein a signal input to one of the two delay circuits is a signal obtained by inverting a signal input to the other of the two delay circuits.
なる状態に設定し、時定数の小さい方の遅延回路のダイ
オードを省略した請求項２又は請求項３に記載のドライ
ブ回路。4. The drive circuit according to claim 2, wherein the passive elements of each of the delay circuits are set to have different time constants, and the diode of the delay circuit having the smaller time constant is omitted.
リガ回路が接続されている請求項１〜請求項４のいずれ
か一項に記載のドライブ回路。5. The drive circuit according to claim 1, wherein a Schmitt trigger circuit is connected to an output side of each of the delay circuits.
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