JP2002324007A - Ｉ／ｏサブシステム及びｉ／ｏサブシステムにおけるメモリイニシャライズ方法 - Google Patents

Abstract

(57)【要約】 【課題】 リフレッシュ動作を不要にして半導体メモリ
等のイニシャライズ時間を短縮する。 【解決手段】 列アドレスCAと行アドレスRAを指定され
てアクセスされると共に、行単位でリフレッシュ動作を
行う揮発性の半導体メモリモジュール41に初期設定デー
タを書き込んでイニシャライズする際、列アドレスを一
定値ｉに固定した状態で、行アドレスを昇順態様で順次
発生して第ｉ列の全メモリセル（〜）に初期設定デ
ータを書き込み、ついで、列アドレスを歩進して同様の
初期設定データの書き込みを行う（〜）。このよう
にすれば、データ書き込み時にリフレッシュと書き込み
を同時に行うため、リフレッシュを別途行う必要がなく
イニシャライズ時間を短縮できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はＩ／Ｏサブシステム及び
Ｉ／Ｏサブシステムにおけるメモリイニシャライズ方法
に関する。

【０００２】

【従来の技術】近年の大型コンピュータシステムにおい
ては、その規模の巨大化に伴い、複数の中央処理装置
（ＣＰＵ）でシステムを構成することが通例となってい
る。かかるシステムでは、複数のＣＰＵ間でのデータの
共用・データの通信が必要になる。このために、システ
ム内で使用される外部記憶装置を始めとするＩ／Ｏデバ
イスサブシステムでは多数のホストインターフェース
（上位インターフェース）を接続することが要求されて
いる。この要求に答えるためにＩ／Ｏサブシステム内に
複数の入出力インターフェースをもつ複数の入出力制御
部（ＣＡ：チャネルアダプタ）を装備し、これらチャネ
ルアダプタのインターフェースをＣＰＵに接続してい
る。又、複数のＣＰＵよりのアクセスに対する排他制御
を実施するために、入出力パスに対応した排他制御テー
ブルを装備した排他制御管理部（ＲＭ：リソースマネー
ジャ）を有している。

【０００３】図４はかかるＩ／Ｏサブシステムとしての
半導体ディスク装置の構成図である。１ａ，１ｂはＣＰ
Ｕ、２は半導体ディスク制御装置、３は半導体ディスク
であり、複数の半導体メモリモジュール３ａ，３ｂ，３
ｃ・・・を備えている。半導体ディスク装置は、磁気デ
ィスク装置の振舞（コマンドコード、データ転送の仕方
等）を維持したまま、記録媒体を磁気ディスクから半導
体メモリに置き換えたものである。このため、ＣＰＵと
半導体ディスク制御装置間のインターフェースはＣＰＵ
と磁気ディスク制御装置とのインターフェースと全く同
一になっている。この半導体ディスク装置によれば、磁
気ディスクのようにヘッドの移動が不必要のため、瞬時
にアクセスできる利点があり、しかも、ＣＰＵと磁気デ
ィスク制御装置間のソフトウェア資産をそのまま使える
利点がある。

【０００４】半導体ディスク制御装置２において、２
ａ，２ｂは上位装置（ＣＰＵ）との間に単一あるいは複
数のインターフェース（上位インターフェース）を有す
るチャネルアダプタＣＡ、２ｃ，２ｄは半導体ディスク
へのデータの書き込み／読み出しを制御するメモリイン
ターフェースアダプタ、２ｅは排他制御テーブルＥＣＴ
を備え、いずれの上位インターフェースも半導体メモリ
モジュール３ａ，３ｂ，３ｃを使用していない場合には
他の上位インターフェースに半導体メモリモジュール３
ａ，３ｂ，３ｃの使用を許可し、使用中の場合には使用
を許可しない排他制御を実行するリソースマネージャＲ
Ｍである。尚、排他制御は半導体メモリモジュール毎に
行われる。

【０００５】チャネルアダプタ２ａ，２ｂはＣＰＵ１
ａ，１ｂ間にそれぞれ２つの物理インターフェース
（物理ポート）２ａ０，２ａ１；２ｂ０，２ｂ１を有し
ている。リソースマネージャ２ｅの有する排他制御テー
ブルＥＣＴは図５に示すように、チャネルアダプタ（チ
ャネル番号）と各チャネルアダプタに装備されている物
理インターフェースの組み合わせ（パス）毎に、半導体
メモリモジュール３ａ，３ｂ，３ｃ（デバイス番号０〜
２）の使用中、未使用を記憶するようになっている。
尚、パスとしては（００），（０１），（１０），（１
１）の４通りが存在する。

【０００６】かかるＩ／Ｏサブシステムにおいて、例え
ば、ＣＰＵ１ｂから半導体メモリモジュール３ｂへのア
クセスコマンドが物理インターフェース２ｂ１を介して
チャネルアダプタ２ｂに発行されると、チャネルアダプ
タ２ｂはリソースマネージャ２ｅに半導体メモリモジュ
ール３ｂの使用を要求する。リソースマネージャ２ｅは
使用要求が入力されると、他のパスが半導体メモリモジ
ュール３ｂを使用中であるか否かを排他制御テーブルＥ
ＣＰを参照して調べ、使用中の場合には使用を許可せ
ず、使用中でない場合には、アクセス要求を出したアダ
プタ２ｂに対して使用を許可し、かつ、パス（１１）に
対応させて半導体メモリモジュール３ａの「使用中」を
排他制御テーブルＥＣＴに登録する。使用許可されたチ
ャネルアダプタ２ｂは以後、ＣＰＵ１ｂより物理インタ
ーフェース２ｂを介してデータを受け取り、該データを
メモリインターフェースアダプタ２ｄを介して半導体メ
モリモジュール３ｂに書き込む。書き込み終了により、
リソースマネージャ２ｅはパス（１１）に対応して登録
した「使用中」を「未使用」に戻す。

【０００７】排他制御の問題 以上のように、従来のＩ／Ｏサブシステムにおいては、
排他制御テーブルＥＣＴ上に、Ｉ／Ｏサブシステム内の
チャネルアダプタに対応させてテーブル領域が予め割り
当てられている。このため、Ｉ／Ｏサブシステムに収容
するチャネルアダプタ数を増加し、かつ、各チャネルア
ダプタにおける物理インターフェース数を増加すると、
排他制御テーブルが大きくなる。又、近年のデータ伝送
技術の進歩・変遷と共に、多種のインターフェース方式
（電気インターフェース方式、光インターフェース方
式、ＯＣリンクなど）が共存してきている。こうした中
で、できるだけ多くのＣＰＵに接続可能とするために
は、現存する全てのインターフェース方式に対応する必
要がある。換言すれば、各インターフェース方式に対応
できるようにＩ／Ｏサブシステムに種々のチャネルアダ
プタを装備しなければならず、チャネルアダプタ数が増
大する。また、それぞれのインターフェース方式におい
ては、物理データ転送手段が異なるだけでなく、１つの
チャネルアダプタに装備可能な物理インターフェース数
も異なっている。このため、排他制御テーブルは益々大
きくなる。

【０００８】更に、１物理インターフェース上に複数の
論理インターフェースが定義される場合があり、かかる
場合には各論理インターフェースをも考慮して排他制御
テーブルを作成しなければならない。図６はＯＣリンク
インターフェース方式の説明図であり、４ａはＯＣリン
ク用チャネルアダプタ、４ｂはＣＰＵ４ｃi(i=1,2,・・・)
とＩ／Ｏサブシステム間に設けられ、インターフェース
を動的に切り換えるＯＣリンク切替・中継器であり、該
切替・中継器を介して最大２５６のＣＰＵが１つの物理
インターフェース上に定義できる。このように１つの物
理インターフェース上に複数の論理インターフェースが
定義されると各論理インターフェースはあたかも別々の
インターフェースであるかのごとく扱って排他制御テー
ブルＥＣＴを作成しなければならない。

【０００９】又、１つのＩ／Ｏデバイスに対してＩ／Ｏ
デバイスアドレスを複数（重複）定義することにより、
多重アクセスを可能にする方法があり、マルチエクスポ
ージャと呼ばれている。このマルチエクスポージャは、
磁気ドラム装置、半導体ディスク装置、ディスクキャッ
シュのような同時に複数のエリアを別々の経路よりアク
セスできるＩ／Ｏデバイスのアクセス方式として使用さ
れている。一方、コンピュータには仮想計算機Ｖirtual
Ｍachine（単一のＣＰＵ上で独立に動作する個々のオ
ペレーティングシステム）と呼ばれるアーキテクチャあ
る。かかる仮想計算機（オペレーティングシステム）を
複数動作させる場合、各々のオペレーティングシステム
に対して１つのエクスポージャを割り当て、各オペレー
ティングシステムによるＩ／Ｏデバイスアクセスの独立
性を確保する。このように複数の仮想計算機が存在する
場合、１つの物理インターフェース上に複数の論理イン
ターフェースが存在する。かかる場合にも、各論理イン
ターフェースはあたかも別々のインターフェースである
かのごとく扱って排他制御テーブルＥＣＴを作成しなけ
ればならない。

【００１０】図７はマルチエクスポージャの説明図であ
る。あるインターフェース上のＩ／Ｏデバイスアドレス
として（００）ｈｅｘ〜（ＦＦ）ｈｅｘのような２５６
個のアドレスが定義可能であるとする。この時、アドレ
ス上位ビットをエクスポージャの番号と定義する。例え
ば、図７(a)に示すように上位２ビットをエクスポージ
ャ番号に割り当て、下位６ビットをデバイス番号とす
る。つまり、エクスポージャ０、１、２、３が定義され
る。Ｉ／Ｏサブシステム内の物理的なＩ／Ｏデバイスは
１個でありデバイス番号が０であるとするとエクスポー
ジャ番号とＩ／Ｏデバイスアドレスとの関係は図７(b)
に示すようになる。これら４つのＩ／Ｏデバイスアドレ
スが同一の物理デバイスを指す重複定義となる。このエ
クスポージャ数は他の数でも良いし、エクスポージャ番
号を示すビット位置も他の場所でも良い。

【００１１】従来は、排他制御テーブル上にＩ／Ｏサブ
システムの取りうる最大構成に合わせて固定的に領域を
割り当てるものであり、かかる方式では排他制御テーブ
ル上に大量のテーブル領域を確保しなければならず、大
量のメモリ領域を必要とする問題が生じていた。図８は
従来技術による排他制御テーブルの構成例を示すもので
あり、チャネルアダプタの最大搭載個数をn1、１つのチ
ャネルアダプタに装備される物理インターフェースの最
大個数をn2、更に１つの物理インターフェースに定義さ
れる論理インターフェースの最大個数をn3としている。
テーブルの縦軸の要素数はn1×n2×n3となる。しかし、
実際のサブシステムでは、物理インターフェースや論理
インターフェースの個数はまちまちであり、テーブル上
の多くの部分が未使用状態になっているの通例であり、
大サイズの排他制御テーブルには無駄がある。

【００１２】半導体メモリに関する問題 半導体ディスク装置は、データの記憶・格納媒体が半導
体メモリチップである。このため、磁気ディスク装置に
比較すると、ビット当りの記憶コストが高くなる。又、
半導体ディスク装置１台当りの記憶容量は少なくなる。
この容量に関する問題を解決するために、半導体メモリ
チップの形状を工夫することや、その実装方法を改良す
ることなどが考えられるが、限界があり、依然としてコ
ストに関する問題を解決することが困難である。コスト
の問題を解決するためには、物理的に同一の半導体メモ
リ資源に対して、より多くのデータを格納する技術が必
要となる。従来の半導体ディスク装置では、磁気ディス
ク装置のエミュレーションを行う際に、実際の磁気ディ
スク装置と同様なフォーマット（ＣＫＤフォーマット）
を採用している。つまり、磁気ディスク媒体からのデー
タ入出力制御に必要なギャップ情報も半導体メモリ上に
その領域を割り当てている。

【００１３】図９は従来の半導体ディスク装置における
データフォーマットであり、ＤＩＲはトラック先頭に書
き込まれるディレクトリ部であり、半導体ディスク固有
のもので、実際の磁気ディスク装置には存在しないデー
タである。ディレクトリ部ＤＩＲ以降にはカウント部Ｃ
ｉ（ｉ＝１，２，・・・）、キー部Ｋｉ、データ部Ｄｉ
で構成されるレコードＲｉが複数個書かれる。カウント
部Ｃｉにはトラックアドレス、レコード番号、及び後に
続くキー部、データ部の長さが記録される。キー部Ｋｉ
は必ずしも必要でないが、アクセス法により検索のため
のキーが記録される。データ部Ｄｉには一般に「ユーザ
データ」と称するデータが書き込まれている。各部間は
ギャップｇにより区切られている。かかるギャップｇは
半導体メモリをアクセスするためには不必要なものであ
る。そこでギャップｇを全て取り除くことにより、従来
と物理的に同一の半導体メモリ資源に対して、多くのデ
ータを格納することが行われている。しかしながら、こ
れらギャップ領域もサブシステム全体として眺めた場合
には微小なものであるため、余り効果のある解決とはな
らない。

【００１４】近年注目される技術の一つとして、データ
の加工つまり圧縮を行うことにより、オリジナルデータ
の内容を損なわずにデータのサイズを縮小させて外部記
憶媒体に格納し、実際のデータ処理に際して、圧縮され
たデータからオリジナルなデータを復元する圧縮・復元
技術が種々開発されている。例えば、代表的なものとし
ては、一塊のデータ列内におけるデータの連続性により
符号化を行う方法で、ランレングス符号化方式やユニバ
ーサル符号化方式がある。ランレングス符号化方式は例
えば、”ａ”というデータに着目した場合、”ａａ”
を”ａ２”、”ａａａａａ”を”ａ５”と表記すること
により圧縮する方法である。

【００１５】ユニバーサル符号化方式は既に出現して符
号化済の入力データの部分データ列を表現する情報を用
いて、以後の入力データを符号化するものである。ユニ
バーサル符号化の代表的な方法として、ジブ−レンペル
(Ziv-Lempel)符号がある。例えば、宗像「Ziv-Lempelの
データ圧縮法」、情報処理、Vol.26,No.1,1985年参照。
このZiv-Lempel符号では、ユニバーサル型と、増分
分解型(Incremental parsing) の2つのアルゴリズムが
提案されており、ユニバーサル型アルゴリズムを用いた
実用的な方法として、ＬＺＳＳ符号(T.C. Bell,"Better
OMP/L Text Compression", IEEE Trans. on Commun.,
Vol. COM-34, No.12, Dec.1986)があり、又、増分分解
型アルゴリズムを用いた実用的な方法として、ＬＺＷ
（Lempel- Ziv- Welch)符号がある(T.A. Welch, " A Te
chnique for High-Performance DataCompression" , Co
mputer, June 1984)。

【００１６】物理的に同一の半導体メモリに多くのデー
タを書き込む場合、データを圧縮して書き込み、読み出
す場合復元する方法を採用することが考えられる。しか
し、データ圧縮技術を採用する場合、いくつかの問題が
上げられ、これらを解決しなければならない。問題の第
１は、データ圧縮に要する時間、つまり転送に要するオ
ーバヘッド時間がかかることである。データ圧縮の方法
により多少異なるが、データ圧縮処理には基本的にデー
タのパターンを監視するためのバッファリングや、符号
化されたデータの登録・検索等の処理が必要となる。こ
のため、何も加工を施さない場合のデータ転送と比較す
ると転送時間が長くなり、従って、データの種類に依存
しない均一な高速アクセスを可能とする半導体ディスク
装置にとって、これらのオーバヘッド時間は無視できな
い。

【００１７】問題の第２は、圧縮されたデータの大きさ
は、実際に圧縮を行ってみなければ求めることは不可能
であることである。このため、ある記憶されたデータを
読み出して一部に変更を加えてから再度書き込みを行う
際に、圧縮後のデータの大きさが異なるため、同じ場所
に記憶させることができるとは限らない。ランレングス
法を例に取ってみると、”ａａａａａ”を符号化して半
導体メモリに記憶後、このデータを変更して”ａａｂａ
ａ”とした場合、”ａ２ｂａ２”となり、圧縮の効果が
得られない。更に、データの圧縮率はデータの種類に依
存するため、不連続なデータのパターンやデータの出現
率が一定でない場合には、一般的に圧縮は不可能であ
り、最悪オリジナルなデータより加工したデータの方が
大きくなってしまう恐れがある。問題の第３は、オリジ
ナルなデータに関して加工を行うため、データ圧縮機構
等に異常があった場合、圧縮されたデータを復元するま
でその正常／異常を知ることができないことである。以
上より、データ圧縮・復元により半導体メモリに格納す
るデータ量を増大させるには上記問題点を解決できるよ
うに工夫する必要がある。

【００１８】メモリイニシャライズ時間の問題 半導体ディスク装置のように、不揮発性のメモリを用い
た記憶装置においては、電源投入時や活性挿抜を行った
時、メモリの記憶内容は不定の状態になる。かかる場
合、メモリに特定のデータ（初期設定データ）を書き込
んで初期状態にするイニシャライズ動作が必要になり、
イニシャライズ動作が終了しないと装置を使用すること
ができない。このため、電源投入後しばらく待たされる
ことになる。又、アクセス制御部がイニシャライズ動作
を実行するため、その間はメモリアクセスができない等
の不都合が発生する。記憶装置においてかかる不都合を
少しでも軽減する必要があり、そのためにはイニシャラ
イズ時間の短縮やメモリアクセス経路の改善を行わなけ
ればならない。

【００１９】従来の技術では、図１０に示すような構成
になっており、電源投入時にイニシャライズ開始信号Ｉ
ＮＳが上位モジュール又はアクセス制御部１１内で発生
する。かかるイニシャライズ開始信号ＩＮＳが発生する
と、それを受信したデータレジスタ１２はイニシャライ
ズ用の書き込みデータＩＤＴを内部にセットする。又、
イニシャライズ用アドレスカウンタ１３はイニシャライ
ズ用アドレスＩＡＤを出力する。アドレス切替回路１４
は入力を上位モジュールからのアドレス信号ＡＤからイ
ニシャライズ用アドレス信号ＩＡＤに切り換え、イニシ
ャライズ用書き込みデータＩＤＴをデータバス１５に、
イニシャライズアドレス信号ＩＡＤをアドレスバス１６
に出力すると共に、図示しないメモリアクセス用のタイ
ミング信号を出力して、記憶部１０に対するイニシャラ
イズ動作を実行する。尚、ＲＥＦはリフレッシュ指示信
号、ＩＥＤはイニシャライズ終了信号である。

【００２０】図１１は、別の従来構成であり、３つの記
憶部１０ａ，１０ｂ，１０ｃを２つのアクセス制御部１
１ａ，１１ｂから個別にアクセスする場合を示してい
る。尚、アクセス制御部１１ａ，１１ｂは図１０のアク
セス制御部１１と同一の構成になっている。中央の記憶
部１０ｂが活性挿抜により追加された場合、上側のアク
セス制御部１１ａは記憶部１０ｂをアクセスして前述と
同様のイニシャライズを実行する。その間に下側のアク
セス制御部１１ｂは上位モジュールからアドレス信号Ａ
Ｄとデータ信号ＤＴ受信し、これらをアドレスバス１６
とデータバス１５に出力すると共に、図示しないメモリ
アクセス用のタイミング信号を出力して、他の２つの記
憶部１０ａ，１０ｃにアクセスし、上位モジュールから
のアクセス要求を処理する。

【００２１】上記のごとく、従来はアクセス制御部でイ
ニシャライズアドレスを生成、そのアドレスに従ってイ
ニシャライズ用データをメモリに書き込むことによりイ
ニシャライズを行っている。ところで、揮発性メモリを
イニシャライズする場合、メモリ内のデータを保持する
ためのリフレッシュ動作も必要になる。そのため、イニ
シャライズ用アドレスカウンタ１３はリフレッシュ指示
信号ＲＥＦ（図１０参照）が入力されると、イニシャラ
イズアドレス信号ＩＡＤの生成を一次停止し、リフレッ
シュ動作が完了した後、再びイニシャライズ用アドレス
信号ＩＡＤの生成を開始する。このため、イニシャライ
ズに要する時間は、イニシャライズ用データＩＤＴの書
き込み時間とリフレッシュを実行する時間の合計にな
る。

【００２２】しかし、イニシャライズに要する時間が増
大すると、イニシャライズが完了するまで上位モジュー
ルからのアクセス要求を処理できず、電源投入してから
実際に使用できるまでの時間が増大してしまう。また、
図１１に示す構成の場合には、他方のアクセス制御部は
上位からのアクセス要求を処理することができる。しか
し、その間、装置としてのメモリアクセス能力が半減し
てしまい、やはりイニシャライズに要する時間が増大す
ると、性能の低下が大きくなる。

【００２３】

【発明が解決しようとする課題】以上より、従来は、半
導体メモリ等のイニシャライズにリフレッシュが必要に
なり、アクセスできるまでの待ち時間が大きくなる問題
があった。以上から本発明の目的は、リフレッシュ動作
を不要にして半導体メモリ等のイニシャライズ時間を短
縮できるイニシャライズ方法及びＩ／Ｏサブシステムを
提供することである。

【００２４】

【課題を解決するための手段】上記課題は本発明によれ
ば、列アドレスと行アドレスを指定されてアクセスさ
れると共に、行単位でリフレッシュ動作を行う揮発性の
半導体メモリモジュールをＩ／Ｏデバイスとして有する
と共に、半導体メモリモジュールへのデータの書き込
み及び読み出しを制御するメモリインターフェースアダ
プタをデバイスアダプタとして有し、更に、揮発性の
半導体メモリモジュールに初期設定データを書き込んで
イニシャライズする際、列アドレスを一定値ｉに固定し
た状態で、行アドレスを昇順態様で順次発生して第ｉ列
の全メモリセルに初期設定データを書き込み、ついで、
列アドレスを歩進して同様の初期設定データの書き込み
を行うメモリイニシャライズ手段、を有するＩ／Ｏサブ
システムにより達成される。

【００２５】

【作用】列アドレスと行アドレスを指定されてアクセス
され、かつ、行単位でリフレッシュ動作を行う揮発性メ
モリに初期設定データを書き込んでイニシャライズする
際、列アドレスを一定値ｉに固定した状態で、行アドレ
スを昇順態様で順次発生して第ｉ列の全メモリセルに初
期設定データを書き込み、ついで、列アドレスを歩進し
て同様の初期設定データの書き込みを行う。このように
すれば、データ書き込み時にリフレッシュと書き込みを
同時に行うため、１列分のデータ書き込み時間がリフレ
ッシュ必要時間間隔より短い場合にはリフレッシュを別
途行う必要がなくイニシャライズ時間を短縮できる。

【００２６】

【実施例】（Ａ）本発明の概略 図１〜図３は本発明の概略説明図である。図１におい
て、２１ａ〜２１ｃは上位装置（ＣＰＵ）との間に単一
あるいは複数のインターフェース（上位インターフェー
ス）を有する複数の入出力インターフェース部（チャネ
ルアダプタ）、２２は複数の上位インターフェースによ
り共用されるＩ／Ｏデバイス（半導体メモリ）、２３は
排他制御テーブルＥＣＴと論理パス管理テーブルＬＰＴ
を備え、いずれの上位インターフェースもＩ／Ｏデバイ
スを使用していない場合には他の上位インターフェース
にＩ／Ｏデバイスの使用を許可し、使用中の場合には使
用を許可しない排他制御を実行する排他制御部（リソー
スマネージャ）である。

【００２７】図２において、３１は上位装置（ＣＰＵ）
３０及びメモリインターフェースアダプタとの間でデー
タの入出力制御を行うチャネルアダプタ、３２は半導体
メモリモジュールのアクセスに関して排他制御を実行す
る排他制御部（リソースマネージャ）、３３ａ〜３３ｎ
は複数の半導体メモリチップにより構成された半導体メ
モリモジュール、３４は半導体メモリモジュールへのデ
ータの書き込み及び読み出しを制御するメモリインター
フェースアダプタ、３５は半導体メモリモジュールに書
き込まれた圧縮データの検証を行うデータ管理アダプ
タ、３６はバックアップディスク装置、３７はバックア
ップディスクアダプタである。図３において、４１はリ
フレッシュが必要な揮発性メモリ、ＣＡは列アドレス、
ＲＡは行アドレスである。

【００２８】排他制御（図１） 排他制御部２３は、各入出力インターフェース部２１ａ
〜２１ｃの上位インターフェースの各々に論理パス番号
を割り当て、所定の論理パス番号を割り当てられた上位
インターフェースを介してＩ／Ｏデバイス２２の使用要
求が入力された時、他の論理パスがＩ／Ｏデバイスを使
用中であるか否かを排他制御テーブルＥＣＴを参照して
調べ、使用中でない場合には、アクセス要求を出した上
位インターフェースにＩ／Ｏデバイスの使用を許可する
と共に、該上位インターフェースの論理パス番号に対応
させてＩ／Ｏデバイスの「使用中」を排他制御テーブル
ＥＣＴに登録し、使用終了により登録した「使用中」を
「未使用」に戻す。

【００２９】この場合、１つの上位インターフェースは
１つの物理インターフェースに対応する場合もあるが、
物理インターフェース上に複数の論理インターフェース
が定義されている時には、１つの上位インターフェース
は１つの論理インターフェースに対応する。すなわち、
物理インターフェース上に１以上の論理インターフェー
スが定義された時は、各論理インターフェースを上位イ
ンターフェースとして論理パス番号を割り当てる。又、
単一のＩ／Ｏデバイスに対して複数のＩ／Ｏ機番を付与
し、１台の上位装置上のオペレーティングシステムが各
Ｉ／Ｏ機番を用いて同時に該Ｉ／Ｏデバイスにアクセス
可能な場合、該上位装置との物理インターフェースにＩ
／Ｏ機番数の上位インターフェース番号を付与し、それ
ぞれの上位インターフェースに論理パス番号を割り当て
る。以上のようにすれば、従前のようにＩ／Ｏサブシス
テムの最大構成に合わせて大きな排他制御テーブルを固
定的に用意する必要がなく、実際に接続されている上位
インターフェースのみリストアップとした排他制御テー
ブルを用意するだけでよい。このため、排他制御テーブ
ルの大きさを小さくでき、使用するメモリ量を少なくで
きる。

【００３０】又、論理パス番号の割り当て制御を以下の
ように行う。すなわち、排他制御部２３に論理パス管理
テーブルＬＰＴを設け、電源投入時あるいは論理インタ
ーフェース定義時、各入出力インターフェース部（２１
ａ〜２１ｃ）は排他制御部２３に対して自分に接続され
ている全上位インターフェースの論理パス番号の割り当
てを要求する。排他制御部２３は論理パス番号の割り当
て要求により空いている論理パス番号を割り当てると共
に、該論理パス番号と入出力インターフェース部の識別
情報（ＣＡ番号）と上位インターフェース識別情報との
対応を論理パス管理テーブルＬＰＴに登録し、上位イン
ターフェースに論理パス番号を割り当てる。又、排他制
御部２３は、論理パス管理テーブルＬＰＴを電源が断に
なっても記憶内容を消失しない不揮発性メモリに記憶す
ると共に、該メモリに記憶されている論理パス管理テー
ブルＬＰＴに基づいて論理パス番号を割り当てを行う
か、あるいは前記論理パス番号の割り当てを行うかを指
示する指示手段（スイッチ）を設け、スイッチのオン・
オフに基づいて論理パス番号の割り当てを行う。このよ
うにすれば、電源切断前の論理パス番号の割り当てを再
現できるため、障害発生時の問題解析・再現試験等で同
一の環境を構築できる。

【００３１】データ記憶制御（図２） データをＩ／Ｏサブシステムにおける半導体メモリモジ
ュール３３ａ〜３３ｎに記憶する場合、チャネルアダプ
タ３１は内蔵のデータバッファに格納されたデータを圧
縮して半導体メモリモジュール３３ａ〜３３ｎに書き込
み、書き込み後、データ管理アダプタ３５は半導体メモ
リモジュールより該書き込んだ圧縮データを読み出して
復元し、該復元データと圧縮前のデータ（非圧縮デー
タ）を比較して半導体メモリに書き込まれた圧縮データ
の検証を行う。この場合、圧縮データを半導体メモリモ
ジュール３３ａ〜３３ｎに書き込み後、データバッファ
に格納されている非圧縮データを予備の半導体メモリモ
ジュール３３ｓに書き込み、該予備の半導体メモリモジ
ュールより前記比較に用いる非圧縮データを読み出す。
データ比較の結果、異常が検出された場合には，データ
管理アダプタ３５は予備の半導体メモリモジュール３３
ｓから読み出したデータを圧縮して半導体メモリモジュ
ール３３ａ〜３３ｎに書き込み、しかる後、該書き込ん
だ圧縮データを読み出して復元し、該復元データと非圧
縮データを比較して半導体メモリモジュール３３ａ〜３
３ｎに書き込まれた圧縮データの検証を行い、検証結果
を半導体メモリモジュールにのトラックの先頭に置かれ
るディレクトリ部に記録する。又、圧縮データを半導体
メモリモジュール３３ａ〜３３ｎに書き込み中に該半導
体メモリモジュールが満杯になった場合には、非圧縮デ
ータをバックアップディスクディスク装置３６に格納
し、格納後、バックアップディスク装置３６より該非圧
縮データを半導体メモリモジュール３３ａ〜３３ｎに書
き込む。以上のようにすれば、データ圧縮に伴う問題点
をクリアできるため、圧縮データを書き込むことにより
実質的に大量のデータを半導体メモリに格納することが
できる。

【００３２】イニシャライズ（図３） 列アドレスＣＡと行アドレスＲＡを指定されてアクセス
されると共に、行単位でリフレッシュ動作を行う揮発性
メモリ４１に初期設定データを書き込んでイニシャライ
ズする際、列アドレスＣＡを一定値ｉに固定した状態
で、行アドレスＲＡを昇順態様で順次発生して第ｉ列の
全メモリセル（〜）に初期設定データを書き込み、
ついで、列アドレスを歩進して同様の初期設定データの
書き込みを行う（〜）。このようにすれば、データ
書き込み時にリフレッシュと書き込みを同時に行うた
め、１列分のデータ書き込み時間がリフレッシュ必要時
間間隔より短い場合にはリフレッシュを別途行う必要が
なくイニシャライズ時間を短縮できる。尚、高速のメモ
リの場合には、列アドレスＣＡを下位列アドレスと上位
列アドレスに分け、上位列アドレスと行アドレスを固定
した状態で下位列アドレスを昇順態様で順次発生して第
ｊ行の下位列アドレスで指定されるメモリセルに初期設
定データを書き込み、ついで、行アドレスを歩進して同
様の初期設定データの書き込みを行い、全行アドレスに
ついて上記書き込みを行った後、上位列アドレスを歩進
して上記初期設定データの書き込みを繰り返す。このよ
うにしても、リフレッシュを別途行う必要がなくイニシ
ャライズ時間を短縮できる。

【００３３】（Ｂ）実施例 (a) 排他制御の実施例全体の構成 図１２は本発明の排他制御を具現化した実施例構成図で
ある。２０はＩ／Ｏサブシステムとしての半導体ディス
ク装置、３００，３０１，３０２は上位装置としてのＣ
ＰＵ（CPU-0〜CPU-2)である。半導体ディスク装置にお
いて、２１ａ，２１ｂ，２１ｃは上位装置（ＣＰＵ）と
の間に単一あるいは複数のインターフェース（上位イン
ターフェース）を有するチャネルアダプタ（CA-0〜CA-
2)、２２は複数の半導体メモリモジュール２２ａ〜２２
ｎを備えた半導体ディスク（トラックメモリ）であり、
各半導体メモリモジュール２２ａ〜２２ｎはＣＰＵに対
して１つのＩ／Ｏデバイスとして提供される。２３は排
他制御テーブルＥＣＴと論理パス管理テーブルＬＰＴ備
え、論理パス管理制御、排他制御等の処理を実行するリ
ソースマネージャ（ＲＭ）であり、排他制御テーブルＥ
ＣＴ及び論理パス管理テーブルＬＰＴはそれぞれ不揮発
性領域に記憶される。論理パス管理制御は各チャネルア
ダプタに接続された上位インターフェースに論理パス番
号を付与、管理する制御であり、排他制御は、いずれの
上位インターフェースも半導体メモリモジュールを使用
していない場合に他の上位インターフェースに該半導体
メモリモジュールの使用を許可し、使用中の場合には使
用を許可しない制御である。尚、排他制御は半導体メモ
リモジュール毎に行われる。従って、排他制御テーブル
ＥＣＴは半導体メモリモジュール毎に設けらている。

【００３４】２４は半導体ディスク２２へのデータの書
き込み／読み出しを制御するメモリインターフェースア
ダプタ、２５は保守、モジュール監視等の処理を行うサ
ービスアダプタ（ＳＡ）、２６は保守パネルであり、論
理パス番号の割り当て方法を指示するスイッチＳＷ等を
有している。論理番号割り当て方法としては、チャネル
アダプタ２１ａ〜２１ｃから論理パス番号の割り当て要
求があった時に空き論理パス番号を割り当てる方法
（論理パス番号非固定モード）と、不揮発性領域に記
憶してある電源切断前の論理パス管理テーブルに基づい
て論理パス番号を割り当てる方法（論理パス番号固定モ
ード）の２つの方法がある。スイッチＳＷがオフの場合
には前者により論理パス番号を割り当て、スイッチがオ
ンの場合には後者の方法により論理パス番号を割り当て
る。。

【００３５】２７は内部バスであり、図示しないがC-BU
S,D-BUS,S-BUSを有している。C-BUSは各ユニットがメッ
セージ通信及び制御情報のアクセスを行う制御用バス、
D-BUSは各ユニットが半導体ディスクとの間でデータを
授受するデータ転送用バス、S-BUSはサービスモジュー
ルがマスターになり、各ユニットの状況を管理するサー
ビスバスである。チャネルアダプタ２１ａには１つの物
理インターフェース（物理ポート）０が設けられ、チャ
ネルアダプタ２１ｂには２つの物理インターフェース
０，１が設けられ、チャネルアダプタ２１ｃには３つの
物理インターフェース０，１，２が設けられている。チ
ャネルアダプタ２１ａの物理インターフェース０はＣＰ
Ｕ３００とのインターフェースを構成し、チャネルアダ
プタ２１ｂの物理インターフェース０，１はそれぞれＣ
ＰＵ３００，３０１とのインターフェースを構成し、チ
ャネルアダプタ２１ｃの物理インターフェース０，１，
２はそれぞれＣＰＵ３００，３０１，３０２とのインタ
ーフェースを構成する。

【００３６】チャネルアダプタ２１ａ〜２１ｃ、リソー
スマネージャ２３、メモリインターフェースアダプタ２
４、サービスアダプタ２５はそれぞれマイクロプロセッ
サで構成されており、おおむね図１３に示す構成を備え
ている。図において、１０１はマイクロプロセッサ（Ｍ
ＰＵ）、１０２はＲＡＭ構成の制御記憶部（ＣＳ）、１
０３はＲＯＭ構成の制御記憶部（ＣＳ）、１０４は内部
バスに接続されたドライバ／レシーバ（ＤＶ／ＲＶ）、
１０５はバスインターフェースロジック（ＢＩＬ）、１
０６は外部インターフェースと接続されたドライバ／レ
シーバ（ＤＶ／ＲＶ）、１０７はバッファ又はテーブル
記憶部（ＴＳ）、１０８は個別ＬＳＩ（ゲートアレイ）
である。尚、接続される外部インターフェースの数によ
ってドライバ／レシーバ（ＤＶ／ＲＶ）１０６の数が異
なる。

【００３７】論理パス管理テーブル 論理パス管理テーブルＬＰＴは図１４に示すように、論
理パス番号とチャネルアダプタの番号（ＣＡ番号）と上
位インターフェース番号の対応関係を記憶するものであ
る。物理インターフェースに論理インターフェースが定
義されていない場合には上位インターフェースは該物理
インターフェース（物理ポート）に１対１に対応する。
一方、物理インターフェース上に複数の論理インターフ
ェースが定義された場合には、上位インターフェースは
論理インターフェースと１対１に対応する。

【００３８】論理パス管理テーブルＬＰＴは以下のよう
にして生成される（論理パス番号固定モードの場合）。
すなわち、電源投入時、各チャネルアダプタ２１ａ〜２
１ｃは自分に接続されている各上位インターフェースの
論理パス番号の割り当てをリソースマネージャ２３に要
求する。リソースマネージャ２３は論理パス番号の割り
当て要求により、空いている論理パス番号を該上位イン
ターフェースに割り当てると共に、該論理パス番号とチ
ャネルアダプタの番号（ＣＡ番号）と上位インターフェ
ース番号との対応を論理パス管理テーブルＬＰＴに登録
する。かかる登録処理を全チャネルアダプタについて実
行することにより論理パス管理テーブルＬＰＴが生成さ
れる。図１４ではチャネルアダプタ２１ａの上位インタ
ーフェース０に論理パス番号０が割り当てられ、チャネ
ルアダプタ２１ｂの上位インターフェース０に論理パス
番号１が割り当てられ、チャネルアダプタ２１ｂの上位
インターフェース１に論理パス番号１が割り当てられ、
・・・（以下同様）の場合が示されている。

【００３９】一度論理パス番号を割り当てた後、オプシ
ョン増設などによりチャネルアダプタの上位インターフ
ェースが増加する場合、あるいは論理インターフェース
を定義した場合、チャネルアダプタはリソースマネージ
ャに対して追加された上位インターフェースについて論
理パス番号の割り当てを要求する。これにより、リソー
スマネージャ２３は前述と同様に空いている論理パス番
号を該上位インターフェースに割り当てると共に、該論
理パス番号とチャネルアダプタの番号（ＣＡ番号）と上
位インターフェース番号との対応を論理パス管理テーブ
ルＬＰＴに登録する。・・・動的割り当て追加

【００４０】又、論理パス番号を割り当てた後に、チャ
ネルアダプタ上の所定の上位インターフェースを削除す
る場合、あるいは、チャネルアダプタ自体をＩ／Ｏサブ
システムから取り去る場合（部品故障時の修理時が該当
する）、該当する論理パス番号の割り当てを削除する。
・・・動的割り当て削除

【００４１】上記論理パス番号割り当ては、Ｉ／Ｏサブ
システムの装置起動時、あるいはオプション増設等に、
論理パス番号を随時割り当てて行く。このため、たとえ
同じ構成であっても。ＣＰＵあるいはサブシステム内の
電源投入順序などにより、番号そのものが変動しうる。
この事態は、通常使用時には何ら問題ではないが、障害
発生時の問題解析、再現試験等での同一環境の構築に困
難を生じる。そこで、不揮発性領域を設け、パス管理テ
ーブルＬＰＴを保存する。又、前述のように、外部保守
員等から操作可能なスイッチＳＷを保守パネルに設け
る。スイッチＳＷがオフ状態の時には、上述したように
チャネルアダプタより論理パス番号割り当てが要求され
る都度、新たに論理パス番号を割り当てる。一方、スイ
ッチがオンの場合には、不揮発性領域に保存されている
テーブル情報と同一の論理パス番号を割り当てる。スイ
ッチは、保守員により固定割り当てを行うか否かに応じ
て適宜オン・オフされる。・・・論理パス番号固定モー
ド

【００４２】排他制御テーブル 排他制御テーブルＥＣＴには図１５に示すように、論理
パス番号に対応させて、Ｉ／Ｏデバイス（半導体メモリ
モジュール）を使用しているか否かを示すデータ（使用
中／未使用表示データ）、半導体メモリのリザーブ表示
データ、パスグループ情報（パス名）等が記憶されるよ
うになっている。尚、排他制御テーブルは半導体メモリ
モジュール毎に設けられている。ある上位インターフェ
ースが半導体メモリモジュールを使用中の場合には、該
上位インターフェースの論理パス番号に応じた使用中／
未使用表示データが”１”になり、使用終了により”
０”に戻される。又、ある上位インターフェースが所定
の半導体メモリモジュールを専用的に使用するためにリ
ザーブコマンドを発行すれば、リザーブ表示データが”
１”になり、リリースコマンドを発行すればリザーブ表
示データが”０”になる。リザーブ表示データが”１”
の場合には、他の上位インターフェースより該半導体メ
モリモジュールに対するアクセス要求を出してもビジー
が返される。

【００４３】論理パス番号の割り当て 図１６は上位インターフェースが物理インターフェース
に１対１に対応する場合におけるパス割り当ての説明図
である。各チャネルアダプタ２１ａ〜２１ｃに装備され
た物理インターフェースが上位インターフェースとな
り、論理パス割り当て制御により、図１７に示すような
論理パス管理テーブルＬＰＴが生成される。図１８は上
位インターフェースが論理インターフェースに１対１に
対応する場合におけパス割り当ての説明図である。チャ
ネルアダプタ２１ｂはＯＣリンク用のアダプタであり、
１つの物理インターフェース２１ｂ′に切替・中継器２
８を介して４つのＣＰＵ２０ａ〜２０ｄが接続されてい
る。すなわち、１つの物理インターフェース２１ｂ′上
に４つの論理インターフェース２９が定義されている。
かかる場合には、上位インターフェースは各論理インタ
ーフェースに１対１に対応し、それぞれの上位インター
フェース（０〜３）に対して論理パス番号を割り当て
る。従って、図１６におけるチャネルアダプタ２１ｂと
各ＣＰＵ間が図１８に示すようになっているものとする
と、論理パス割り当て制御により論理パルス管理テーブ
ルＬＰＴは図１８(b)に示すようになる。

【００４４】図１９はエクスポージャの場合における論
理パス割り当て制御の説明図である。ＣＰＵ２０が１つ
の物理インターフェース２１ｂ′を介してチャネルアダ
プタ２１ｂに接続されている場合において(図１９(a)参
照)、半導体メモリモジュール２２ａに２つの機番アド
レスをエクスポージャにより設定する。このエクスポー
ジャにより１台のＣＰＵ２０はあたかも２台の仮想計算
機ＶＭ１，ＶＭ２となり、各仮想計算機は１つの物理イ
ンターフェース２１ｂ′を介して半導体メモリモジュー
ル２２ａにアクセス要求を出せるようになる。かかる場
合、１つの物理インターフェース２１ｂ′上に２つの論
理インターフェースが定義されたことになる(図１９(b)
参照)。上位インターフェースは各論理インターフェー
スに１対１に対応するから、各上位インターフェース
（０〜１）に対して論理パス番号を割り当てる。従っ
て、図１６におけるチャネルアダプタ２１ｂの物理イン
ターフェースに接続されているＣＰＵが２つのエクスポ
ージャを設定した場合には、論理パルス管理テーブルＬ
ＰＴは図１９(c)に示すようになる。

【００４５】論理パス番号割り当て制御 図２０は論理パス割り当て制御におけるリソースマネー
ジャ２３の処理の流れ図である。リソースマネージャ２
３の電源が投入されると、初期診断を実施した後、機能
プログラムが起動し、スイッチＳＷのオン・オフを調べ
る（ステップ２０１）。スイッチがオフであれば論理パ
ス管理テーブルＬＰＴの内容を初期化し（ステップ２０
２）、オンの場合には初期化しない。ついで、チャネル
アダプタから論理パス番号の割り当て要求（割り当て要
求コマンド＋ＣＡ番号＋上位インターフェース番号）が
発行されたか監視し（ステップ２０３）、発行されれ
ば、スイッチＳＷのオン・オフを調べ（ステップ２０
４）、オフの場合には、新たな論理パス番号を割り当
て、論理パス番号テーブルＬＰＴに該論理パス番号とＣ
Ａ番号と上位インターフェース番号の対応を登録する
（ステップ２０５）。登録後、該論理パス番号を割り当
て要求を出したチャネルアダプタに通知し（ステップ２
０６）、ステップ２０３に戻り以降の処理を繰り返す。

【００４６】一方、ステップ２０４においてスイッチＳ
Ｗがオンの場合には、論理パス管理テーブルＬＰＴよ
り、割り当て要求に含まれるＣＡ番号と上位インターフ
ェース番号をキーに論理パス番号を検索する（ステップ
２０７）。ついで、該検索された論理パス番号を割り当
て要求を出したチャネルアダプタに通知し（ステップ２
０６）、ステップ２０３に戻り以降の処理を繰り返す。
尚、論理パス番号はＩ／Ｏサブシステム内の全ての上位
インターフェースに割り当てられた通し番号である。

【００４７】図２１は論理パス割り当て制御における各
チャネルアダプタ２１ａ〜２１ｃの処理の流れ図であ
る。尚、電源投入時には、物理インターフェースと１対
１に対応する上位インターフェース、あるいはエクスポ
ージャ割り当てによる上位インターフェース（既知）の
論理パス番号の登録を行う。所定のチャネルアダプタの
電源が投入されると、初期診断を実施した後、機能プロ
グラムが起動する。チャネルアダプタは自分に接続され
ている上位インターフェースの個数を計数、確認し、第
ｉ番目の上位インターフェースの論理パス番号の割り当
てをリソースマネージャ２３に要求する（ステップ３０
１）。尚、この割り当て要求は、割り当て要求コマンド
とＣＡ番号と上位インターフェース番号で構成されてい
る。

【００４８】ついで、リソースマネージャ２３から論理
パス番号の通知があったか監視し（ステップ３０２）、
通知があれば、図２２(a)に示すように、上位インター
フェース番号に対応させてリソースマネージャから通知
された論理パス番号をテーブルに登録する(ステップ３
０３）。登録後、全物理インターフェースに付いて、割
り当てが完了したか調べ（ステップ３０４）、完了して
なければ、ｉを歩進して次の第ｉ番目の上位インターフ
ェースについてステップ３０１以降の処理を繰返し、全
上位インターフェースの論理パス番号を登録する。ＯＣ
リンクの場合には、システム稼動中にダイナミックに論
理インターフェースが定義される。図２２はかかる場合
の論理パス番号割り当て制御におけるチャネルアダプタ
の処理の流れ図である。

【００４９】チャネルアダプタ（ＯＣリンク用のチャネ
ルアダプタ）はＣＰＵよりリンク確立の指示があったか
監視し（ステップ４０１）、あれば、上位インターフェ
ース番号に対応させてＯＣリンク番号を登録する（ステ
ップ４０２、図２２(b)参照）。ついで、該上位インタ
ーフェースの論理パス番号の割り当てをリソースマネー
ジャ２３に要求する（ステップ４０３）。以後、リソー
スマネージャ２３から論理パス番号の通知があったか監
視し（ステップ４０４）、通知があれば、図２２(b)に
示すように、上位インターフェース番号、ＯＣリンク番
号に対応させてリソースマネージャから通知された論理
パス番号をテーブルに登録し(ステップ４０５）、ステ
ップ４０１に戻り以降の処理を実行する。

【００５０】排他制御 図２４は排他制御の流れ図である。所定のＣＰＵから所
定のチャネルアダプタに上位インターフェースを介して
アクセス要求（リード、ライトコマンド）が発生すると
（ステップ５０１）、チャネルアダプタはコマンドが発
行された物理インターフェース及び論理インターフェー
スがどこにあるか調べ、上位インターフェース番号を認
識し、該上位インターフェース番号に基づいてテーブル
より論理パス番号を求める（ステップ５０２）。つい
で、該論理パス番号を付加したＩ／Ｏデバイス（半導体
メモリモジュール）の使用要求コマンドをリソースマネ
ージャ２３に送り（ステップ５０３）、リソースマネー
ジャからの使用許可を待つ（ステップ５０４）。リソー
スマネージャ２３は使用要求コマンドを受信すれば、排
他制御テーブルＥＣＴを参照して他の論理パス（上位イ
ンターフェース）が半導体メモリモジュールを使用中で
あるか否か及びリザーブ中であるかを調べ（ステップ５
０５）、使用中でなく、しかもリザーブ中でない場合に
は、使用要求コマンドに付加されてきた論理パス番号に
対応させてＩ／Ｏデバイスの「使用中」を排他制御テー
ブルＥＣＴに登録する（ステップ５０６）。ついで、ア
クセス要求を出したチャネルアダプタにＩ／Ｏデバイス
の使用を許可する（ステップ５０７）。なお、使用中の
場合には使用許可せず、使用不可（ビジー）を応答す
る。

【００５１】チャネルアダプタは使用許可通知を受信す
ると、ＣＰＵと半導体メモリモジュールとの間でデータ
の転送を行い（ステップ５０８）、アクセス終了により
使用終了をリソースマネージャ２３に通知すると共に
（ステップ５０９）、ＣＰＵにコマンド終了を通知する
（ステップ５１０）。リソースマネージャ２３は使用終
了通知により前記論理パス番号に対応させて登録した
「使用中」を「未使用」に戻し、排他制御を終了する。

【００５２】その他の制御 コンピュータシステムの運用を続けていくと、業務規模
の拡大等の理由によりＣＰＵの増設が行われることがあ
る。新規に設置したＣＰＵからも既設のＩ／Ｏサブシス
テムを使用したいような場合には、Ｉ／Ｏサブシステム
にインターフェースないしはチャネルアダプタの追加を
行う必要が生じる。インターフェース・チャネルアダプ
タの追加を行った際には、前述の電源投入時と同様に、
追加されたチャネルアダプタがリソースマネージャに論
理パス番号の割り当てを要求し、新規番号を登録するこ
とにより、以後、排他制御の対象に加えられる。又、ハ
ードウェア部品の障害が発生し、修理のためチャネルア
ダプタをＩ／Ｏサブシステムから取り除く場合には、論
理パス管理テーブルＬＰＴ上の当該チャネルアダプタに
関連する論理パス番号に対応するエリアを未登録状態に
する（登録抹消）。

【００５３】こうした運用中の論理パス番号の追加、削
除などは、他の論理パス番号のインターフェースを介し
て行われている動作には何等影響しないので、Ｉ／Ｏサ
ブシステム、更にはコンピュータシステム全体の運用を
継続しながらのオプション増設、モジュール交換、保守
等が可能である。ところで、本発明の論理パス番号割り
当ては、たとえＩ／Ｏサブシステム内部の構成（チャネ
ルアダプタ数、インターフェース数）が同一であって
も、Ｉ／Ｏサブシステムの電源投入の順序により、電源
投入のたびに変動しうる。番号が変動しても実運用上の
動作には何等支障はなく動作可能である。しかし、例え
ば、ハードウェア部品ないしはマイクロプログラムの不
具合等により排他制御上の問題が発生した時には、問題
解析さらには問題事象の再現実験を実施する必要があ
り、かかる場合、同一環境の構築が重要になってくる。
そこで、このような場合には、前述の論理パス番号を固
定にするスイッチＳＷをオンとして論理パス番号固定モ
ードとする。これにより、確実に同一の論理パス番号の
割り当てを行うことができる。又、固定モードの場合に
は、論理パス番号の新規割り当ては可能であるが、論理
パス番号の削除が発生した場合には論理パス管理テーブ
ルＬＰＴよりの抹消は行わない。これは。モジュール修
正後の再登録時にも同一論理パス番号を割り当てるため
である。尚、スイッチＳＷはシステムが運用形態が確立
した時にオンに固定するような使い方もできる。

【００５４】半導体ディスク装置の実際の構成 図２５はＩ／Ｏサブシステムとしての半導体ディスク装
置の全体構成図であり、二重化構成になっており、添字
１を有するモジュールは第１の半導体ディスク装置Ｇ０
側のモジュールであり、添字２を有するモジュールは第
２半導体ディスク装置Ｇ１側のモジュール、添字の無い
モジュールは共通のモジュールである。ＣＡは上位装置
のチャネルとのインターフェース制御を行うチャネルア
ダプタであり、電気チャネル、光チャネル、ＯＣリンク
に対応する種々のチャネルアダプタが適宜接続されるよ
うになっている。ＲＭはリソースマネージャであり論理
パス管理、排他制御等の処理動作を制御すると共にサブ
システム全体の資源管理を行う。ＳＡはサービスアダプ
タであり、自分がマスターになり、他のユニットの状況
を管理する。

【００５５】C-BUSは各ユニットがメッセージ通信及び
制御情報のアクセスを行う制御用バス、D-BUSは各ユニ
ットが半導体ディスクとの間でデータを授受するデータ
転送用バス、S-BUSはサービスモジュールがマスターに
なり、各ユニットの状況を管理するサービスバスであ
る。ＢＨ−１、ＢＨ−２はバスの競合制御、バスクロッ
クの分配を行うバスハンドラ、ＭＤＫはメモリ障害時に
該メモリの内容を一時的にバックアップする磁気ディス
ク装置、ＤＡは磁気ディスク装置とのインターフェース
制御を行うデバイスアダプタ、ＢＡＮＫは半導体ディス
ク(共用メモリ)であり、最大１０枚の半導体メモリモジ
ュールＭＳが搭載されるようになっている。ＥＳＰ１〜
ＥＳＰ４は半導体ディスクへのアクセス制御を行うポー
ト（Extended Storage Port)、ＥＳＡ１〜ＥＳＡ４はＥ
ＳＰと半導体メモリモジュールＭＳ間のタイミング制御
や、メモリのリフレッシュ、エラーチェックコードに基
づくデータ修正を実行するメモリアダプタ、ＰＡＮＥＬ
は保守パネルである。

【００５６】第１、第２半導体ディスク装置Ｇ０，Ｇ１
は中央点線を中心に対称に構成されており、上位ＣＰＵ
は対称に第１、第２半導体ディスク装置のチャネルアダ
プタＣＡ１，ＣＡ２に接続され、それぞれのポートＥＳ
Ｐ２，ＥＳＰ３は他方のメモリアダプタＥＳＡ３，４と
接続されている。従って、一方のチャネルアダプタに障
害が生じてもＣＰＵは他方のチャネルアダプタから半導
体ディスクをアクセスすることができる。又、一方の半
導体ディスクが障害を生じても他方の半導体ディスクに
アクセスすることができ、信頼性を向上している。以上
では、Ｉ／Ｏサブシステムとして半導体ディスク装置の
場合について説明したが、本発明の排他制御は半導体デ
ィスク装置に限定されるものではなく、磁気ディスク装
置、ディスクキャッシュ等のＩ／Ｏサブシステムに適用
できるものである。

【００５７】(b) データ記憶制御全体の構成 図２６は半導体ディスク装置の半導体メモリモジュール
にデータを圧縮して記憶する場合の全体構成図である。
３０はＣＰＵ等の上位装置、３１は上位装置（ＣＰＵ）
及びメモリインターフェースアダプタとの間でデータの
入出力制御を行うチャネルアダプタ、３２は半導体メモ
リモジュールのアクセスに関して排他制御等の制御を実
行するリソースマネージャ、３３ａ〜３３ｎは複数の半
導体メモリチップにより構成された半導体メモリモジュ
ール、３３ｓは予備の半導体メモリモジュール、３４は
半導体メモリモジュールへのデータの書き込み及び読み
出しを制御するメモリインターフェースアダプタ、３５
は半導体メモリに書き込まれた圧縮データの検証を行う
データ管理アダプタ、３６はバックアップディスク装
置、３７はバックアップディスクアダプタである。チャ
ネルアダプタ３１及びデータ管理アダプタ３５はそれぞ
れ、大容量のデータバッファ３１ａ，３５ａ、データ圧
縮機構部３１ｂ，３５ｂを有し、又、バックアップディ
スクアダプタ３７はデータ圧縮機構部３７ａを備えてい
る。

【００５８】データをＩ／Ｏサブシステムにおける半導
体メモリモジュール３３ａ〜３３ｎに記憶する場合、チ
ャネルアダプタ３１のデータ圧縮機構部３１ｂはデータ
バッファ３１ａに格納された入力データを圧縮して半導
体メモリモジュール３３ａ〜３３ｎに書き込む。又、デ
ータバッフ３１ａに記憶されている圧縮前のデータ（非
圧縮データ）を予備の半導体メモリモジュール３３ｓに
書き込む。これらデータの書き込み完了後、データ管理
アダプタ３５のデータ圧縮記憶部３５ｂは、半導体メモ
リモジュール３３ａ〜３３ｎに書き込まれた圧縮データ
を読み出して復元しデータバッファ３５ａに格納する。
しかる後、予備の半導体メモリモジュール３３ｓより非
圧縮データを読み出し、復元データと該非圧縮データを
比較して半導体メモリに書き込まれた圧縮データの検証
を行う。尚、比較検証を行っている期間、任意のチャネ
ルアダプタから当該データに関するアクセス要求があっ
てもリソースマネージャ３２はビジー応答を返す。

【００５９】データ比較の結果、異常が検出された場合
には，データ管理アダプタ３５は予備の半導体メモリモ
ジュール３３ｓから読み出したデータを圧縮して半導体
メモリモジュール３３ａ〜３３ｎに書き込み、しかる
後、該書き込んだ圧縮データを読み出して復元し、該復
元データと非圧縮データを比較して半導体メモリモジュ
ール３３ａ〜３３ｎに書き込まれた圧縮データの検証を
行い、検証結果（比較失敗フラグやリカバリ成功フラ
グ）を半導体メモリモジュールのトラック先頭に置かれ
るディレクトリ部に記録する。尚、各データの先頭に当
該レコード部分のデータが圧縮されているか否かを示す
フラグを書き込み、又、ディレクトリ部には前記検証結
果のほかに、論理的なアドレス情報、物理的なメモリア
ドレス情報、圧縮の対象となったデータであることを示
す圧縮フラグ、当該トラック部分のデータが最後に変更
又は書き込まれた日時（アップデート情報）を含ませ
る。

【００６０】又、圧縮データを半導体メモリモジュール
３３ａ〜３３ｎに書き込み中に該半導体メモリモジュー
ルが満杯になった場合には（例えば、圧縮データの方が
非圧縮データよりサイズが大きい場合）、チャネルアダ
プタ３１は非圧縮データをバックアップディスクアダプ
タ３７を介してバックアップディスクディスク装置３６
に格納する。格納後、バックアップディスクアダプタ３
７はバックアップディスク装置３６より該非圧縮データ
を読み出して半導体メモリモジュール３３ａ〜３３ｎに
書き込む。更に、半導体メモリの記憶データをバックア
ップディスク装置３６にバックアップする場合には、該
データをバックアップディスクアダプタ３７で圧縮して
バックアップディスク装置３６に格納し、バックアップ
ディスク装置からデータを読み出す場合には復元する。
この場合、バックアップ完了時間を保存しておき、再度
半導体メモリの記憶データをバックアップする時、ディ
レクトリ部に含まれている日時と前記バックアップ完了
時間を比較し、バックアップ完了時間より古いデータは
バックアップディスク装置にバックアップしない。これ
により、バックアップ時間の短縮を図る。

【００６１】チャネルアダプタの構成 図２７はチャネルアダプタ３１の構成図である。チャネ
ルアダプタ内部には、転送データを記憶する大容量のデ
ータバッファ３１ａと、チャネルインターフェースと内
部バスインターフェースとの間で転送されるデータの圧
縮・復元を行うデータ圧縮機構部３１ｂと、圧縮・復元
動作を補助する辞書メモリ３１ｃと、チャネルインター
フェースプロトコル制御部３１ｄと、データバッファ及
びデータ圧縮機構部からのデータを選択して出力すると
共に、逆にデータをデータバッファあるいはデータ圧縮
機構部に選択的に出力するセレクタ３１ｅと、半導体デ
ィスク装置内部の他のユニットと接続された内部バスを
制御する内部バスインターフェース制御部３１ｆと、こ
れらハードウェア資源をマイクロプログラムにより制御
するＭＰＵ３１ｇと、プログラムを格納するコントロー
ルストレージ３１ｈと、バス３１ｉが設けられている。

【００６２】チャネルインターフェースプロトコル制御
部３１ｄは、上位装置との間で送受信されるコマンドの
内容を解析し、インターフェース上の規定されたシーケ
ンスに基づいてデータの転送を制御する。チャネルイン
ターフェースプロトコル制御部３１ｄは上位装置から半
導体メモリモジュール３３ａ〜３３ｎへ格納するデータ
を受信するとそのデータを一時的に大容量のデータバッ
ファ３１ａに格納する。データ圧縮機構部３１ｂはデー
タバッファに格納された入力データを圧縮する。セレク
タ３１ｅはＭＰＵ３１ｇの制御によりデータ圧縮機構部
３１ｂにより圧縮したデータ又はデータバッファに格納
されたオリジナルなデータ（非圧縮データ）を選択し、
選択したデータを内部バスインターフェース制御部３１
ｆに入力する。セレクタからのデータを受信した内部バ
スインターフェース制御部３１ｆは、メモリインターフ
ェースアダプタ３４へデータを送出する。通常、ライト
時には、データ圧縮機構部３１ｂで圧縮された圧縮デー
タはセレクタ３１ｅ→内部バスインタフェ−ス３１ｆ→
メモリインタフェ−スアダプタ３４を介して半導体メモ
リモジュール３３ａ〜３３ｎに書き込まれ、また、非圧
縮データはデータバッファ３１ａ→セレクタ３１ｅ→内
部バスインタフェ−ス３１ｆ→メモリインタフェ−スア
ダプタ３４を介して予備の半導体メモリモジュール３３
ｓに書き込まれる。

【００６３】一方、半導体メモリモジュール３３ａ〜３
３ｎに書き込まれたデータを上位装置へ転送する場合に
は、セレクタ３１ｅはデータの直前に書き込まれている
圧縮データ／非圧縮データの識別フラグを参照してデー
タを選択的にデータ圧縮機構部３１ｂあるいはデータバ
ッファ３１ａに出力する。すなわち、内部バスインター
フェース制御部３１ｆがメモリインターフェースアダプ
タ３４から受信したデータが圧縮データであれば、セレ
クタ３１ｅは該データをデータ圧縮機構部３１ｂに入力
し、非圧縮データの場合にはデータバッファ３１ａに入
力する。データ圧縮機構部３１は圧縮データを復元して
データバッファ３１ａに格納する。データバッファ３１
ａに格納されたデータは、チャネルインターフェースプ
ロトコル制御部３１ｄへ送出され、チャネルインターフ
ェースを介して上位装置に転送される。

【００６４】データ管理アダプタ 図２８はデータ管理アダプタ３５の構成図である。デー
タ管理アダプタ３５の内部には、大容量のデータバッフ
ァ３５ａと、転送されるデータの圧縮・復元を行うデー
タ圧縮機構部３５ｂと、圧縮・復元動作を補助する辞書
メモリ３５ｃと、半導体ディスク装置内部の他のユニッ
トと接続された内部バスを制御する内部バスインターフ
ェース制御部３５ｄと、圧縮データを復元したデータと
オリジナルなデータを比較して圧縮データの検証を行う
データコンペア制御部３５ｅと、内部バスインターフェ
ース制御部３５ｄより入力されデータが圧縮データであ
るか非圧縮データであるか等に応じて、入力データを適
宜選択的にデータ圧縮機構部３５ｂとデータバッファ３
５ｂとデータコンペア制御部３５ｅに入力するセレクタ
３５ｆと、これらハードウェア資源をマイクロプログラ
ムにより制御するＭＰＵ３５ｇと、プログラムを格納す
るコントロールストレージ３５ｈと、バス３５ｉが設け
られている。

【００６５】チャネルアダプタ３１が半導体メモリモジ
ュール３３ａ〜３３ｎに圧縮データの書き込み、及び予
備の半導体メモリモジュール３３ｓに非圧縮データの書
き込みが終了すれば、データ管理アダプタ３５は圧縮デ
ータの読み出しを行なう。圧縮データは内部バスインタ
フェース３５ｄ、セレクタ３５ｆを介してデータ圧縮機
構部３５ｂへ入力され、データ圧縮機構部３５ｂは圧縮
データを復元し、復元データをデータバッファ３５ａに
格納する。ついで、データ管理アダプタ３５は予備の半
導体メモリモジュール３３ｓに書き込まれている非圧縮
データの読み出しを行なう。非圧縮データは内部バスイ
ンタフェース３５ｄ、セレクタ３５ｆを介してデータコ
ンペア制御部３５ｅへ転送される。データコンペア制御
部３５ｅは、データバッファ３５ａに格納されている復
元データと予備の半導体メモリモジュールから読み出し
た非圧縮データの比較を行なう。

【００６６】データ比較の結果、異常が検出された場合
には、以下の動作により内部的な修復処理を実施する。
すなわち、再度、予備の半導体メモリモジュール３３ｓ
から非圧縮データをの読み出しを実施し、内部バスイン
タフェース３５ｄ、セレクタ３５ｆを介してデータバッ
ファ３５ａに格納する。非圧縮データの読み出し完了
後、データ圧縮機構部３５ｂはデータバッファ３５ａに
格納されたデータを圧縮し、圧縮データをセレクタ３５
ｆ、内部バスインタフェース３５ｄを介して半導体メモ
リモジュール３３ａ〜３３ｎに書き込む。圧縮データの
書き込み完了後、再び前述のデータの比較処理を行な
い、データの正常性を確認する。

【００６７】バックアップディスクアダプタ バックアップディスクアダプタ３７の内部には、データ
の圧縮・復元を行なうデータ圧縮機構部３７ａと、圧縮
動作を補助する辞書メモリ３７ｂと、内部バスインタフ
ェースを介してデータ転送を制御する内部バスインタフ
ェース制御部３７ｃと、バックアップディスク装置３６
に接続される磁気ディスクインタフェース制御部３７ｄ
と、内部バスインタフェース制御部３７ｃを介して入力
されるデータをデータ圧縮機構部３７ａと磁気ディスク
インタフェース制御部３７ｄに選択的に出力し、かつ、
データ圧縮機構部出力と磁気ディスクインタフェース制
御部出力を選択的に内部バスインタフェース制御部３７
ｃに出力するセレクタ３７ｅと、これらハードウェア資
源をマイクロプログラムにより制御するＭＰＵ３７ｆ
と、プログラムを格納するコントロールストレージ３７
ｇと、バス３７ｈが設けられている。

【００６８】半導体メモリモジュール３３ａ〜３３ｎに
格納されているデータのバックアップ動作が開始する
と、内部バスインタフェース制御部３７ｃを介して受信
されたデータはセレクタ３７ｅによりデータ圧縮機構部
３７ａに転送される。データ圧縮機構部３７ａは既に他
のデータ圧縮機構部等により圧縮されたデータを含む全
てのデータを圧縮して磁気ディスクインタフェース制御
部３７ｄに送出する。磁気ディスクインタフェース制御
部３７ｄは受信したデータを圧縮・非圧縮データを意識
せずにバックアップディスク装置３６に書き込む。尚、
セレクタ３７ｅの操作によりデータ圧縮機構部３７ａに
よるデータ圧縮することなくバックアップディスク装置
への書き込みが可能である。

【００６９】データフォーマット 従来のデータフォーマットは図９に示すように磁気ディ
スクに対するエミュレーションを行なうために、通常の
磁気ディスクに書き込まれるデータフォーマットと同一
のものを使用している。トラヒック先頭に書き込まれる
デイレクトリ部ＤＩＲは半導体ディスク固有のもので、
実際の磁気ディスク装置には存在しないデータで、磁気
ディスクではギャップの一部分に相当する。ディレクト
リ部ＤＩＲ以降にはカウント部Ｃｉ（ｉ＝１，２，・・
・）、キー部Ｋｉ、データ部Ｄｉで構成されるレコード
Ｒｉが複数個書かれる。カウント部Ｃｉにはトラックア
ドレス、レコード番号、及び後に続くキー部、データ部
の長さが記録される。キー部Ｋｉは必ずしも必要でない
が、アクセス法により検索のためのキーが記録される。
データ部Ｄｉには一般に「ユーザデータ」と称するデー
タが書き込まれている。各部間はギャップｇにより区切
られている。

【００７０】本発明では、半導体メモリモジュール３３
ａ〜３３ｎに格納するデータのうち、制御情報として使
用されるデイレクトリ部ＤＩＲ、カウント部Ｃｉ、キー
部Ｋｉを除いた部分のデータ（つまりデータ部のみ）を
圧縮の対象としている。又、半導体ディスク装置では不
必要なギャップ部分をできる限り削除し、その代わりに
半導体ディスク装置としての付加情報をギャップ相当部
分に書き込んでいる。図３０は半導体メモリモジュール
に書き込まれる本発明のデータフォーマットの説明図で
ある。このデータフォーマットでは、デイレクトリ部Ｄ
ＩＲ、カウント部Ｃｉ、キー部Ｋｉの後に当該レコード
のデータが圧縮データか非圧縮データであるかの識別フ
ラグＦｉを書き込み、その後にデータ圧縮機構部により
圧縮されたデータＤｉ′が書き込まれている。デイレク
トリ部ＤＩＲには、論理的なアドレス情報ｄ１、物理的
なメモリアドレス情報ｄ２、圧縮の対象となったデータ
であることを示すデータ圧縮フラグｄ３、当該トラック
部分のデータが最後に変更又は書き込まれた日時（アッ
プデート情報）ｄ４、該当トラックのデータの一部がバ
ックアップディスク３６に格納されているかを示すバッ
クアップディスク使用フラグｄ５、データ管理アダプタ
による検証結果を表示する比較失敗フラグｄ６、リカバ
リ成功フラグｄ７が含まれている。

【００７１】データ書き込み制御 図３１はデータ書き込み制御のシーケンス説明図であ
る。半導体ディスクの場合、上位装置からのアクセス
は、高速アクセス可能な磁気ディスク装置に対するアク
セスと同様に行われる。従って、通常の磁気ディスクへ
のアクセスと同様にしてシーク等の位置づけや、データ
転送を指示するリードコマンド、ライトコマンドが上位
装置から発行される。位置付けコマンドを受信したチャ
ネルアダプタ３１はリソースマネージャ３２に対して半
導体メモリモジュールの使用許可を要求する。使用許可
されると、指示された物理的な位置付けパラメータか
ら、該当する半導体メモリモジュールのアドレスの算出
を行う。ついで、求めたアドレスが存在するトラックの
ディレクトリ情報を半導体メモリモジュールから読み出
し、書き込まれている論理ドライブや物理ドライブに関
する諸情報に対する処理を実施する。

【００７２】位置付け動作が完了してライトコマンドが
上位装置から発行されると、チャネルアダプタ３１はチ
ャネルインターフェースプロトコル制御部３１ｄを介し
て受信したデータをデータバッファ３１ａに格納する。
チャネルアダプタ３１のＭＰＵ３１ｇは、当該データが
データ部に相当するデータである場合には、セレクタ３
１ｅをしてデータ圧縮機構部３１ｂの出力側を選択させ
る。データ圧縮機構部３１ｂはデータバッファ３１ａに
格納されている入出力データを圧縮し、セレクタは該圧
縮データを内部バスインターフェース制御部３１ｆに入
力する。内部バスインターフェース制御部３１ｆへ入力
された圧縮データは、内部バスを介してメモリインター
フェースアダプタ３４に送出され、所定の半導体メモリ
モジュール３３ａ〜３３ｎの該当するアドレス位置に格
納される。

【００７３】圧縮データの格納が完了すると、チャネル
アダプタのＭＰＵ３１ｇは当該データが圧縮データであ
ることを示すフラグＦｉをデータフォーマットに従って
半導体メモリモジュールに書き込む。更に、ＭＰＵ３１
ｇはセレクタ３１ｅを制御してデータバッファ３１ａに
格納されているオリジナルなデータ（非圧縮データ）を
内部バスインターフェース制御部３１ｆに送出し、予備
の半導体メモリモジュール３３ｓに書き込む。以上の書
き込みが終了するとＭＰＵ３１ｇは、ディレクトリ部Ｄ
ＩＲにおけるアップデート情報や圧縮トラックを示すフ
ラグ情報等の更新処理を行い、更新後のディレクトリ情
報部ＤＩＲを半導体メモリモジュール３３ａ〜３３ｎの
該当するトラック先頭に書き戻す。

【００７４】チャネルアダプタ３１による半導体メモリ
モジュール３３ａ〜３３ｎ、３３ｓへの全ての書き込み
動作が完了するとリソースマネージャ３２は排他制御に
より当該データに関する上位装置からのアクセスを一時
ビジー状態とし、データ管理アダプタ３５に圧縮データ
の検証動作開始を指示する。データ管理アダプタ３５の
ＭＰＵ３５ｇは、圧縮データに関するディレクトリ部Ｄ
ＩＲを半導体メモリモジュール３３ａ〜３３ｎから読み
出し、更に当該圧縮データの読み出しを行う。半導体メ
モリモジュールから内部バスインターフェースを介して
転送されたデータは、内部バスインターフェース制御部
３５ｄ、セレクタ３５ｆを経由してデータ圧縮機構部３
５ｂに入力される。

【００７５】データ圧縮機構部３５ｂは入力されたデー
タを復元してデータバッファ３５ａに格納する。つい
で、予備の半導体メモリモジュール３３ｓから非圧縮デ
ータの読み出しを開始し、該非圧縮データをデータコン
ペア制御部３５ｅに入力する。データコンペア制御部３
５ｅは、復元されたデータと非圧縮データの比較処理を
実行する。比較の結果、データの正常性が確認された場
合には、以後ディレクトリ部の書き戻し等の処理は実行
せず、正常終了をリソースマネージャ３２に通知し、デ
ータの検証動作を終了する。正常終了を受け付けたリソ
ースマネージャ３２は、当該データに関する上位装置か
らのアクセスに対するビジー状態を解除する。

【００７６】一方、データ比較の結果、データの異常が
検出された場合には、データ管理アダプタ３５のＭＰＵ
３５ｇは予備の半導体メモリモジュール３３ｓから非圧
縮データの読み出しを行う。データ圧縮機構部３５ｂは
読み出した非圧縮データを基にしてデータ圧縮し、該圧
縮データを半導体メモリモジュール３３ａ〜３３ｎに書
き込む。圧縮データの書き込みが終了すれば、データ管
理アダプタ３５は上述のデータ検証処理を実行する。再
度の検証処理により、半導体メモリモジュールに再格納
した圧縮データの正常性が確認された場合には、該圧縮
データに関するディレクトリ内部のコンペア失敗フラグ
ｄ６及び正常リカバリフラグｄ７を共に”１”にセット
し、該ディレクトリ部を半導体メモリモジュールに書き
戻す。ディレクトリ部の書き戻し動作完了後、検証処理
終了をリソースマネージャ３２に通知して処理を終了す
る。リソースマネージャ３２は当該データに関する上位
装置からのアクセスに対するビジー状態を解除する。

【００７７】一方、データ管理アダプタ３５は、データ
リカバリ処理の結果、再度、データの異常が検出される
と、コンペア失敗フラグｄ６のみ”１”にセットし（正
常リカバリフラグｄ７はセットしない）、ディレクトリ
部の書き戻しを行う。ディレクトリ部の書き戻し動作完
了後、検証処理終了をリソースマネージャ３２に通知し
て処理を終了する。リソースマネージャ３２は当該デー
タに関する上位装置からのアクセスに対するビジー状態
を解除する。以上は、書き込み時に、半導体メモリモジ
ュールに領域オーバフローが生じない場合である。図３
２は半導体メモリモジュールに領域オーバフローが生じ
た場合の書き込みシーケンスの説明図である。

【００７８】データ圧縮の結果、圧縮データがオリジナ
ルなデータよりサイズが大きくなると指定された半導体
メモリモジュール３３ａ〜３３ｎへのデータ書き込みが
物理的に不可能になる場合がある。かかる場合、領域オ
ーバフローによるエラーがリソースマネージャ３２に通
知される。リソースマネージャ３２はエラー通知により
チャネルアダプタ３１に半導体メモリモジュールへのデ
ータ書き込み中断を指示し、代わってバックアップディ
スク装置３６への非圧縮データの書き込みを指示する。
これにより、チャネルアダプタ３１は圧縮データの半導
体メモリモジュールへの書き込みを停止し、代わりに、
バックアップディスク装置３６への非圧縮データの一時
記憶を開始する。一時記憶を指示されたバックアップデ
ィスクアダプタ３７は、セレクタ３７ｅを切り換え、内
部バスインターフェースを介してチャネルアダプタ３１
から転送されたデータを圧縮することなくバックアップ
ディスク装置３６に書き込む。バックアップディスク装
置３６には予め十分な一時記憶用の領域が割り当てられ
ており、既にバックアップデータとして格納されている
ユーザデータを破壊することはない。

【００７９】バックアップディスク装置３６への書き込
みが完了すると、チャネルアダプタ３１のＭＰＵは、デ
ータバッファ３１ａに格納されている非圧縮データを内
部バスインターフェース制御部３１ｆを介して予備の半
導体メモリモジュール３３ｓに書き込む。これらの動作
が完了した後、チャネルアダプタ３１のＭＰＵ３１ｇ
は、アップデート情報ｄ４や圧縮トラックを示すフラグ
ｄ３及びデータが一時記憶領域であるバックアップディ
スク装置３６に格納されていることを示すフラグｄ５の
更新処理を行い、更新後のディレクトリ部ＤＩＲを半導
体メモリモジュールに書き戻す。

【００８０】バックアップディスク装置３６への書き込
み動作が完了すると、バックアップディスクアダプタ３
７はリソースマネージャ３２に一時記憶した非圧縮デー
タを半導体メモリモジュールに書き込むために、該半導
体メモリモジュールの使用要求を出す。使用許可される
と、バックアップディスクアダプタ３７は非圧縮データ
をバックアップディスク装置３６から読み出して半導体
メモリモジュール３３ａ〜３３ｎに書き込む。書き込み
が終了すれば、書き込み終了をリソースマネージャ３２
に通知して処理を終了する。これにより、リソースマネ
ージャ３２は当該データに関する上位装置からのアクセ
スに対するビジー状態を解除する。

【００８１】データ読み出し制御 図３３は半導体メモリモジュールからのデータ読み出し
シーケンスの説明図である。ライト動作と同様に位置付
けコマンドを受信したチャネルアダプタ３１はリソース
マネージャ３２に対して半導体メモリモジュールの使用
許可を要求する。使用許可されると、指示された物理的
な位置付けパラメータから、該当する半導体メモリモジ
ュールのアドレスの算出を行う。ついで、求めたアドレ
スが存在するトラックのディレクトリ情報を半導体メモ
リモジュールから読み出し、書き込まれている論理ドラ
イブや物理ドライブに関する諸情報に対する処理を実施
する。

【００８２】位置付け動作が完了してリードコマンドが
上位装置から発行されると、チャネルアダプタ３１のＭ
ＰＵ３１ｇは当該データが格納されている半導体メモリ
モジュール３３ａ〜３３ｎからデータの読み出しを開始
させる。ＭＰＵ３１ｇは圧縮／非圧縮の識別フラグを参
照してデータが圧縮データであれば、該圧縮データを内
部バスインターフェース制御部３１ｆ、セレクタ３１ｅ
を経由してデータ圧縮機構部３１ｂに取り込まれる。デ
ータ圧縮機構部３１ｂは取り込んだ圧縮データを復元
し、データバッファ３１ａ、データインターフェースプ
ロトコル制御部３１ｄを介してチャネルインターフェー
スへデータを送出する。一方、データが非圧縮データで
あれば、ＭＰＵ３１ｇは該非圧縮データを直接データバ
ッファ３１ａに格納し、しかる後、該データをデータイ
ンターフェースプロトコル制御部３１ｄを介してチャネ
ルインターフェースへ送出する。

【００８３】上述のリード動作において、チャネルアダ
プタ３１のＭＰＵ３１ｇはディレクトリ部ＤＩＲの内容
に基づいてリードするデータの状態を判定する。データ
のライト時に、チャネルアダプタ３１あるいはデータ管
理アダプタ３５により書き込まれた各種フラグｄ５〜ｄ
７によりデータの状態を判断し、その状態に応じて上位
装置へのステータス報告を行う。例えば、バックアップ
使用フラグｄ５がセットされている場合、正常にデータ
の読み出しを行うことはできるが、半導体メモリモジュ
ールの領域不足が考えられるので警告メッセージを応答
する。又、コンペア失敗フラグｄ６がセットされてお
り、リカバリ成功フラグｄ７がセットされていない場合
には、データ検証処理と同様にしてデータの異常を応答
し、当該データのライト転送を再度実施させる。

【００８４】バックアップ制御 半導体メモリは揮発性の記録媒体であるため、通常、シ
ステムが停止する場合や緊急時には、不揮発性媒体であ
る磁気ディスク装置へデータをバックアップする処理が
行われる。バックアップディスク装置３６は図３４に示
すように、予め各半導体メモリモジュール３３ａ〜３３
ｎ，３３ｓに対応する領域３６ａ〜３６ｎ，３６ｓ及び
一時的な記憶領域３６ｐが割り当てられている。更に、
各領域３６ａ〜３６ｎ，３６ｓはトラック毎に細分化さ
れており、それぞれが半導体メモリモジュール上でエミ
ュレーションされているトラックに対応している。又、
バックアップ動作の完了時刻及びリストア動作（バック
アップディスク装置から半導体メモリモジュールへのデ
ータの書き戻し）の完了時刻を格納する領域３６ｑ，３
６ｒを備えている。バックアップ動作が指示されると、
バックアップディスクアダプタ３７は、半導体メモリモ
ジュール３３ａ〜３３ｎ、３３ｓから内部バスインター
フェースを介して転送されてきたデータを、内部バスイ
ンターフェース制御部３７ｃ、セレクタ３１ｅを経由し
てデータ圧縮機構部３７ａに入力する。データ圧縮機構
部３７ａは入力されたデータを一括して圧縮し、磁気デ
ィスクインターフェース制御部３７ｄを介してバックア
ップディスク装置３６の対応する位置に書き込む。

【００８５】バックアップディスクアダプタ３７は、バ
ックアップ処理動作の完了時にその日時をバックアップ
ディスク装置の領域３６ｑに書き込み、データのリスト
ア時にバックアップ処理完了時間を読み出し、内部的に
記憶する。そして、再び、バックアップ動作が指示され
た場合には、記憶した時間と半導体メモリモジュールの
トラック先頭に格納されているディレクトリ部のアップ
デート情報との比較を行い、最後のバックアップ処理の
時間よりも古いデータであれば当該トラックに関するデ
ータのバックアップディスク装置３６への書き込みは行
わない。これにより、バックアップ時間の短縮が可能と
なる。

【００８６】変形例 以上の実施例では、チャネルアダプタ３１、メモリイン
ターフェースアダプタ３４、バックアップディスクアダ
プタ３７をそれぞれ１台としたが、複数台設けるように
構成しても良い。又、以上ではデータ管理アダプタ３５
を１台として接続したが、複数のデータ管理アダプタを
設け、並列処理を行うようにすることもできる。更に、
以上ではバックアップディスク装置３６に格納するデー
タをトラック単位としたが、シリンダ単位やセクタ単位
で格納することもできる。又、非圧縮データを格納する
予備の半導体メモリモジュールを設けたが、半導体メモ
リモジュール３３ａ〜３３ｎの一部を使用することがで
きる。

【００８７】効果 以上、データの一部を圧縮して記憶するようにしたか
ら、限られた半導体メモリ上に多くのデータを格納する
半導体ディスク装置を提供できる。又、チャネルアダプ
タ内部に大容量のデータバッファを設けたから、上位装
置とのデータ転送速度を一定に保持しながらデータ転送
ができ、データ加工処理により発生するストレスを緩和
することができる。更に、データ管理アダプタを採用す
ることにより圧縮後のデータの正常性を上位装置との連
携動作を必要とせずにサブシステム内部にて実行でき
る。又、データ検証の結果、データの異常が検出された
場合においても、サブシステム内部にてリカバリ処理が
できる。又、更新情報をディレクトリ部及びバックアッ
プディスク装置に格納したから、データのバックアップ
動作に要する時間を短縮できる。

【００８８】(c) メモリのイニシャライズイニシャライズ方式の概略 図３５はＩ／Ｏサブシステムの半導体ディスク等に用い
られるメモリのイニシャライズ方式の従来の説明図であ
る。(a)において、ＩＮＣＴは従来のイニシャライズ用
アドレスカウンタであり、ＣＡ０〜ＣＡｎは（ｎ＋１）
ビットのカラムアドレス（列アドレス）、ＲＡ０〜ＲＡ
ｍは（ｍ＋１）ビットのローアドレス（行アドレス）を
表している。揮発性メモリであるダイナミックＲＡＭの
アドレスは、メモリセルの行方向を示す行アドレスと、
列方向を示す列アドレスの２つに分けて与えられる。従
来のイニシャライズ用アドレスカウンタではＣＡ０がカ
ウンタ出力信号の最下位ビット、ＲＡｍが最上位ビット
となっており、このカウンタＩＮＣＴが動作することに
より、連続的に昇順するシリアルなアドレス信号が生成
される。かかる従来のカウンタＩＮＣＴを用いたイニシ
ャライズ動作時における初期設定データの書き込みは、
メモリセル上において図３５(b)の実線矢印で示すよう
に順次行方向に行われる。

【００８９】ところで、ダイナミックＲＡＭでは一定時
間毎にリフレッシュする必要がある。ダイナミックＲＡ
Ｍでのリフレッシュ動作は、図３６(a)に示すように、
１つの行アドレスＲＡで示される１行分にある全セル
のデータをメモリ内のセンスアンプＳＡに読み出し、そ
れを元の行に書き戻すことによって、セルに蓄えられる
電荷を一定値以上に保持し、かかる動作を一定時間毎に
全行について実行することである。このリフレッシュを
一定時間毎に全セルに対して実行しないとメモリ上のデ
ータは消失してしまう。尚、データ書き込み時には、か
かるリフレッシュを実行したのと同じ効果が得られる。
すなわち、データの書き込みは図３６(b)に示すよう
に、外部から与えられた行アドレスＲＡで示される１行
分をセンスアンプＳＡに読み出し、列アドレスＣＡに
よって示される１つのセルを外部から与えられるデー
タで更新し、しかる後、元の行に書き戻すことにより行
われる。このため、書き込みを実行すると、書き込みの
対象である１つのセルを含む１行分上の全セルに対
してリフレッシュを実行したのと同じ効果が得られる。

【００９０】ここで、再び図３５(b)を参照すると、図
中のセルからイニシャライズ用の初期設定データの書
き込みを順次実行すると、のセルを書き込む迄に、セ
ルが電荷を保持しておける時間を超過し、該のセル
の電荷が失われてしまう。このため、従来では、イニシ
ャライズ中にも図３６(a)で説明したリフレッシュ動作
が必要であり、イニシャライズに長時間を要する問題が
あった。

【００９１】一方、図３７(a)に示す本発明によるイニ
シャライズ用アドレスカウンタＩＮＣＴでは、カウンタ
の出力信号の最下位ビットをＲＡ０、最上位ビットをＣ
Ａｎとしている。このようにすれば、カウンタが動作す
ることによって生成されるアドレスは、従来のようなシ
リアルなアドレスではなく、イニシャライズ動作時のデ
ータ書き込みもメモリセル上において図３７(b)の実線
矢印に示すように順次列方向行われる。かかる書き込み
では、のセル迄書き込んだ後、のセルの書き込みが
行われるが、のセルからのセルを書き込むまでの時
間はリフレッシュを必要とする時間よりも短くできる。
このため、まだのセルの電荷は蓄えられたままになっ
ており、更にのセルを書き込む時、図３６(b)で説明
した書き込み動作時のリフレッシュ効果により、と同
じ行にあるのセルに対してリフレッシュが掛けられる
ことになる。つまり、本発明のイニシャライズ用アドレ
スカウンタを用いたイニシャライズでは、個別にリフレ
ッシュ動作を指示する必要がなく、その分イニシャライ
ズ時間を短縮できる。

【００９２】実施例の構成 図３８は本発明のイニシャライズ方式を具現化した実施
例の構成図である。４１はリフレッシュを必要とする揮
発性のメモリで、例えばダイナミックＲＡＭ，４２はア
クセス制御部、４３はイニシャライズ用アドレス発生
部、４４はデータ発生部、４５はアドレス切換部であ
る。イニシャライズ用アドレス発生部４３において、４
３ａは（ｎ＋１）ビットのアップカウンタであり、イニ
シャライズ用の列アドレスＣＡ０〜ＣＡｎを出力するも
の、４３ｂは（ｍ＋１）ビットのアップカウンタであ
り、イニシャライズ用の行アドレスＲＡ０〜ＲＡｍを出
力するものである。動作開始時点では、各カウンタ４３
ａ，４３ｂは共に論理０を出力している。データ発生部
４４において、４４ａは初期設定データを記憶するレジ
スタ、４４ｂは初期設定データと書き込みデータを選択
するセレクタ、４４ｃはデータ格納レジスタである。ア
ドレス切換部４５において、４５ａはイニシャライズ用
の列アドレスとデータアクセス用の列アドレスを切り換
えるセレクタ、４５ｂはイニシャライズ用の行アドレス
とデータアクセス用の行アドレスを切り換えるセレク
タ、４５ｃは切り換え信号ＳＷＳにより行アドレスと列
アドレスを選択的に出力するセレクタである。

【００９３】図３９は図３８の動作を説明するためのタ
イムチャ−トであり、カウンタ４３ａ，４３ｂと、セレ
クタ４５ｃの動作を示している。電源投入によりイニシ
ャライズ信号ＩＳＴが発生すると、セレクタ４４ｂは入
力信号を上位モジュールからのデータ信号ＤＴから、レ
ジスタ４４ａの出力信号であるイニシャライズ用書き込
みデータ（初期設定データ）ＩＤＴに切り換え、レジス
タ４４ｃに該初期設定データＩＤＴを格納する。又、セ
レクタ４５ａは入力信号を上位モジュールからの列アド
レスＣＡ０′〜ＣＡｎ′から、カウンタ４３ａの出力信
号であるイニシャライズ用の列アドレスＣＡ０〜ＣＡｎ
に切り換え、セレクタ４５ｂは入力信号を上位モジュー
ルからの行アドレスＲＡ０′〜ＲＡｍ′から、カウンタ
４３ｂの出力信号であるイニシャライズ用の列アドレス
ＲＡ０〜ＲＡｍに切り換える。

【００９４】アンドゲート４３ｃはクロック信号ＣＬを
カウンタ４３ｂとアンドゲート４３ｄに出力する。ここ
で、カウンタ４３ｂから出力されるキャリー信号ＣＲＹ
は、まだ論理０の状態なので、カウンタ４３ａにはクロ
ック信号ＣＬは与えられない。カウンタ４３ｂはクロッ
ク信号ＣＬによりカウントアップを行う。切換信号ＳＷ
Ｓはクロック信号の半分の周期で変化するため、セレク
タ４５ｃの出力ＡＤは図３９に示すように１クロックの
間に交互に行アドレスＲＡ、列アドレスＣＡを出力す
る。この時に、メモリ内部のセルに書き込まれる順番
は、図３７(b)のセルからセルへの順番(行方向にシ
リアルな順番)となる。カウンタ４３ｂのカウントアッ
プが進み、イニシャライズ用の行アドレス信号ＲＡ０〜
ＲＡｍが全て”１”になると、カウンタ４３ｂのキャリ
ー信号ＣＲＹが出力されてアンドゲート４３ｄが開き、
次のクロックでカウンタ４３ａがカウントアップされ、
カウンタ４３ｂの出力は全て論理０となる。このため、
キャリー信号ＣＲＹは再び論理０となる。そして、カウ
ンタ４３ｂがカウントアップされて行くが、この時、メ
モリ内部のセルに書き込まれる順番は図３７(b)のセル
からセルへの順番になる。この第２列の書き込みに
より、前述したリフレッシュ効果でセルからセルま
でのセルに対してリフレッシュが行われる。

【００９５】以上の動作を繰り返してゆき、カウンタ４
３ａ，４３ｂの出力が全て論理”１”（図３７(b)のセ
ルを示す）になると、カウンタ４３ａ，４３ｂ双方の
キャリー信号ＣＲＹ，ＣＲＹ′が共に”１”となるた
め、アンドゲート４３ｅの出力信号であるイニシャライ
ズ終了信号ＩＥＤが出力され、メモリ４１のイニシャラ
イズが終了したことが上位モジュールに通知される。

【００９６】図４０は本発明の別の実施例構成図であ
り、各記憶モジュール４０１〜４０４において、図３８
の実施例と同一部分には同一番号を付している。この実
施例においては、アクセス制御回路４６から配下にある
記憶モジュール４０１〜４０４に個別にアクセス要求が
でき、例えば、上から２番目の記憶モジュール４０２が
活性挿抜により追加されたものとすると、上位モジュー
ルからのイニシャライズ要求により、アクセス制御回路
４６はイニシャライズ指示信号ＩＳＴｂを送信する。こ
れにより、記憶モジュール４０２内のフリップフロップ
４７がセットされ、記憶モジュール内のアクセス制御部
４２が前述のイニシャライズ用アドレスの生成を行って
メモリ４１のイニシャライズを実行する。一通りイニシ
ャライズが終了すると、イニシャライズ終了信号ＩＥＤ
ｂが発生し、フリップフロップ４７はリセットされ、同
時にアクセス制御回路４６にもイニシャライズ終了が通
知される。尚、このイニシャライズ動作はリフレッシュ
動作を必要とせず、しかも、記憶モジュール４０２が単
体で実行するため、アクセス制御回路４６はイニシャラ
イズ指示信号ＩＳＴｂを送信した後、イニシャライズ終
了信号ＩＥＤｂを受信するまでイニシャライズを行って
いることを気にする必要がなく、イニシャライズ中は他
の記憶モジュールに対するアクセス処理を行える。

【００９７】又、図４０には示してないが、もう一つの
アクセス制御回路４６を設け、２つのアクセス制御回路
４６から複数の記憶モジュール４０１〜４０４を個別に
アクセスできるような構成にすることもできる。かかる
構成において、活性挿抜によって記憶モジュールが追加
された時、片方のアクセス制御回路からイニシャライズ
指示信号ＩＳＴａ〜ＩＳＴｄを送信する。しかる後、指
示を受けた記憶モジュールが単体でイニシャライズ動作
を実行する。このため、イニシャライズ中でも２つのア
クセス制御回路４６が上位モジュールからのアクセス要
求を処理し続けることができる。

【００９８】高速アクセス可能な場合のイニシャライズ
方式 高速イニシャライズを実行する方法としては、ニブルモ
ードや高速ページモード等の高速アクセスが可能なダイ
ナミックＲＡＭを用いることが考えられる。ニブルモー
ドや高速ページモードでは、１回のアクセスで、メモリ
セル上の１つの行にある連続した４つのセル又は１つの
行にある任意の４つのセルをリード／ライトすることが
できる 図４１は高速ページモードに用いる場合のイニ
シャライズ用アドレスカウンタの構成を示す、このイニ
シャライズ用アドレスカウンタは、２ビットのカウンタ
５１と、（ｎ−１）ビットのカウンタ５２と、（ｍ＋
１）ビットのカウンタ５３とアンドゲート５４〜５６で
構成されている。

【００９９】カウンタ５１は常時クロック信号ＣＬが入
力されており、カウンタ５３はカウンタ５１のキャリー
信号ＣＲＹ１が出力されている（カウンタ５１の出力が
全て論理１）時だけ、クロック信号ＣＬが入力されてお
り、カウンタ５２はカウンタ５１とカウンタ５３の各々
のキャリー信号ＣＲ１，ＣＲＹ３が同時に出力された時
だけクロック信号ＣＬが入力される。又、カウンタ５１
の出力は列アドレスの下位２ビットＣＡ０，ＣＡ１、カ
ウンタ５２の出力は列アドレスの上位（ｎ−１）ビット
ＣＡ２〜ＣＡｎ、カウンタ５３の出力は（ｍ＋１）ビッ
トの行アドレスＲＡ０〜ＲＡｍとして出力される。更
に、カウンタ５１〜５３全てのキャリー信号ＣＲＹ１〜
ＣＲＹ３が出力された時、アンドゲート５４の出力信号
ＩＥＤが論理１となりイニシャライズの終了を通知す
る。

【０１００】このイニシャライズ用アドレスカウンタを
用いたイニシャライズ時のデータ書き込みはメモリセル
上において図４２に示すような順番（→）に行わ
れ、〜のセルに書き込まれたデータは、〜のセ
ルにデータを書き込む時にリフレッシュされる。尚、
のセルからのセルに書き込む迄に要する時間は、リフ
レッシュを実行しなければならない時間よりも短い。

【０１０１】図４３はメモリが複数のブロックに分割さ
れている場合におけるイニシャライズの実施例構成図で
あり、メモリ４１が４つの記憶ブロック４１ａ〜４１ｄ
に分割されている場合を示す。この場合、上位モジュー
ルからのアドレス信号ＡＤは、列アドレス信号ＣＡ
０′〜ＣＡｎ′と、行アドレスＲＡ０′〜ＲＡｍ′
と、記憶ブロックを選択するための信号ＢＳＬを含ん
でいる。信号ＢＳＬは、セレクタ４５ｄを通って選択信
号ＳＬａ〜ＳＬｄとして出力され、選択信号ＳＬａ〜Ｓ
Ｌｄを受信した記憶ブロック４１ａ〜４１ｄがアクセス
されるようになっている。そのため、イニシャライズ時
は、アドレスの送信と共に記憶ブロック４１ａ〜４１ｄ
を選択する操作が必要になる。このため、イニシャライ
ズ用アドレスカウンタ４３は図４４に示すような構成と
なる。図４４に示すイニシャライズ用アドレスカウンタ
は、前述した高速ページモードを用いることを前提とし
ており、図４１の構成に２ビットのカウンタ５７と、カ
ウンタ出力をデコードするデコーダ５８と、アンドゲー
ト５９ａ，５９ｂを加えた構成になっている。

【０１０２】カウンタ５１は常時クロックＣＬが入力さ
れており、カウンタ５３はカウンタ５１のキャリー信号
ＣＲＹ１が出力されている時だけクロック信号が入力さ
れており、カウンタ５７にはカウンタ５１、５３の各々
のキャリー信号ＣＲＹ１，ＣＲＹ３が同時に出力されて
いる時だけ、クロック信号ＣＬが入力されており、カウ
ンタ５２はカウンタ５１、５２、５７の各々のキャリー
信号ＣＲＹ１，ＣＲＹ２，ＣＲＹ４が同時に出力されて
いる時だけクロック信号ＣＬが入力される。

【０１０３】このイニシャライズ用アドレスカウンタを
用いたイニシャライズ動作によりデータが書き込まれる
順序は図４５に示すような順番になる。尚、図４５にお
いて記憶ブロック４１ａ〜４１ｄは図４３における記憶
ブロック４１ａ〜４１ｄの各々が持つメモリ素子の内部
セルを示している。セルからセル迄の書き込みは、
前述した図４２の場合と同じであるが、セルを書き込
んだ後、カウンタ５７の出力が変化し、記憶ブロック４
１ｂが選択されるため、該記憶ブロック４１ｂのセル
から書き込みが行われ、以後、同様にして記憶ブロック
４１ｃ，４１ｄの書き込みが行われる。記憶ブロック４
１ｄへの書き込みが終了すると、記憶ブロック４１ａが
再び選択されるが、この時、カウンタ５２がカウントア
ップされるため、記憶ブロック′から書き込みが行わ
れる。そして、′〜′のセルにデータを書き込む時
に〜のセルがリフレッシュされるため、記憶内容が
消失することはない。

【０１０４】効果 以上のように、リフレッシュが必要なメモリのイニシャ
ライズ時、アドレス生成を特定の規則に従って行うこと
により、個別のリフレッシュ動作が不要になりイニシャ
ライズ時間を短縮できる。又、上位モジュールやアクセ
ス制御部はリフレッシュを気にすることなくイニシャラ
イズを行うことができ、構成によってはイニシャライズ
を行うことによるメモリアクセス性能の低下を防ぐこと
ができ、情報処理装置の性能を向上することができる。
以上、本発明を実施例により説明したが、本発明は請求
の範囲に記載した本発明の主旨に従い種々の変形が可能
であり、本発明はこれらを排除するものではない。

【０１０５】

【発明の効果】以上本発明によれば、行単位でリフレッ
シュ動作が必要な揮発性メモリに初期設定データを書き
込んでイニシャライズする際、列アドレスＣＡを一定値
ｉに固定した状態で、行アドレスＲＡを昇順態様で順次
発生して第ｉ列の全メモリセルに初期設定データを書き
込み、ついで、列アドレスを歩進して同様の初期設定デ
ータの書き込みを行うようにしたから、データ書き込み
時にリフレッシュと書き込みを同時に行えるため、１列
分のデータ書き込み時間がリフレッシュの必要時間間隔
より短い場合にはリフレッシュを別途行う必要がなくイ
ニシャライズ時間を短縮できる。更に本発明によれば、
高速メモリの場合には、列アドレスＣＡを下位列アドレ
スと上位列アドレスに分け、上位列アドレスと行アドレ
スを固定した状態で下位列アドレスを昇順態様で順次発
生して第ｊ行の下位列アドレスで指定されるメモリセル
に初期設定データを書き込み、ついで、行アドレスを歩
進して同様の初期設定データの書き込みを行い、全行ア
ドレスについて上記書き込みを行った後、上位列アドレ
スを歩進して上記初期設定データの書き込みを繰り返す
ようにしたから、リフレッシュを別途行う必要がなく高
速のイニシャライズが可能となる。以上より、本発明に
よれば、イニシャライズ時間を短縮できるため、Ｉ／Ｏ
サブシステムの性能を向上することができる。

【図面の簡単な説明】

【図１】本発明の概略説明図（その１）である。

【図２】本発明の概略説明図（その２）である。

【図３】本発明の概略説明図（その３）である。

【図４】Ｉ／Ｏサブシステムとしての半導体ディスク装
置の構成図である。

【図５】排他制御テーブルの説明図である。

【図６】ＯＣリンクインターフェース方式の説明図であ
る。

【図７】エクスポージャの説明図である。

【図８】従来技術による排他制御テーブルの構成図であ
る。

【図９】半導体ディスク装置におけるデータフォーマッ
ト説明図である。

【図１０】イニシャライズ説明図である。

【図１１】複数の記憶部とアクセス制御部を有する場合
のイニシャライズ説明図である。

【図１２】本発明の排他制御の実施例構成図である。

【図１３】各ユニットのハードウェア構成図である。

【図１４】論理パス管理テーブルの説明図である。

【図１５】排他制御テーブルの説明図である。

【図１６】論理パス番号割り当て制御の説明図（上位イ
ンターフェースと物理インターフェースが１対１に対
応）である。

【図１７】論理パス管理テーブルの記憶内容説明図であ
る。

【図１８】論理パス番号割り当て制御の説明図（上位イ
ンターフェースと論理インターフェースが１対１に対
応）である。

【図１９】論理パス番号割り当て制御の説明図（エクス
ポージャの場合）である。

【図２０】リソースマネージャの論理パス番号割り当て
制御の流れ図である。

【図２１】チャネルアダプタの論理パス番号割り当て制
御の流れ図（その１）である。

【図２２】チャネルアダプタによる論理パス番号の登録
説明図である。

【図２３】チャネルアダプタの論理パス番号割り当て制
御の流れ図（その２）である。

【図２４】排他制御の処理の流れ図である。

【図２５】半導体ディスク装置の実際の構成図である。

【図２６】データを圧縮して記憶する場合の実施例構成
図である。

【図２７】チャネルアダプタの構成図である。

【図２８】データ管理アダプタの構成図である。

【図２９】バックアップディスクアダプタの構成図であ
る。

【図３０】本発明のデータフォーマット説明図である。

【図３１】本発明の書き込みシーケンス説明図である。

【図３２】領域オーバフロー発生時のデータ書き込みシ
ーケンス説明図である。

【図３３】データリード時のシーケンス説明図である。

【図３４】バックアップディスク装置の記憶領域説明図
である。

【図３５】従来のイニシャライズ説明図である。

【図３６】リフレッシュ動作説明図である。

【図３７】本発明のイニシャライズ説明図である。

【図３８】本発明のイニシャライズ方式を具現化した実
施例構成図である。

【図３９】動作説明用のタイムチャ−トである。

【図４０】本発明の別の実施例構成図である。

【図４１】高速アクセス可能な場合のイニシャライズ用
アドレスカウンタの構成図である。

【図４２】高速アクセス可能な場合のイニシャライズ説
明図である。

【図４３】メモリが複数に分割されている場合のイニシ
ャライズの実施例構成図である。

【図４４】メモリが複数に分割されている場合のイニシ
ャライズ用アドレスカウンタの構成図である。

【図４５】メモリが複数にブロック化されている場合の
イニシャライズ説明図である。

【符号の説明】 ３０・・上位装置 ３１・・チャネルアダプタ ３２・・排他制御部（リソースマネージャ） ３３ａ〜３３ｎ・・半導体メモリモジュール ３４・・メモリインタフェースアダプタ ３５・・データ管理アダプタ ４１・・揮発性メモリ ＣＡ・・列アドレス ＲＡ・・行アドレス

───────────────────────────────────────────────────── フロントページの続き (72)発明者 垣見 利明 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5B060 AB30 5M024 AA50 BB22 BB27 BB32 EE12 EE17 EE29 PP01 PP02 PP10

Claims (4)

【特許請求の範囲】
1. 【請求項１】 列アドレスと行アドレスを指定されてア
   クセスされると共に、行単位でリフレッシュ動作を行う
   揮発性メモリのイニシャライズ方法において、 揮発性メモリに初期設定データを書き込んでイニシャラ
   イズする際、列アドレスを一定値ｉに固定した状態で、
   行アドレスを昇順態様で順次発生して第ｉ列の全メモリ
   セルに初期設定データを書き込み、 ついで、列アドレスを歩進して同様の初期設定データの
   書き込みを行うメモリイニシャライズ方法。
2. 【請求項２】 列アドレスと行アドレスを指定されてア
   クセスされると共に、行単位でリフレッシュ動作を行う
   揮発性メモリのイニシャライズ方法において、 列アドレスを下位列アドレスと上位列アドレスに分け、 上位列アドレスと行アドレスを固定した状態で下位列ア
   ドレスを昇順態様で順次発生して第ｊ行の下位列アドレ
   スで指定されるメモリセルに初期設定データを書き込
   み、 ついで、行アドレスを歩進して同様の初期設定データの
   書き込みを行い、 全行アドレスについて上記書き込みを行った後、上位列
   アドレスを歩進して上記初期設定データの書き込みを繰
   り返すメモリイニシャライズ方法。
3. 【請求項３】 列アドレスと行アドレスを指定されてア
   クセスされると共に、行単位でリフレッシュ動作を行う
   揮発性メモリのイニシャライズ方法において、 不揮発性メモリが複数のブロックで構成されている場
   合、 列アドレスを下位アドレスと上位アドレスに分け、 上位列アドレスと行アドレスを固定した状態で下位列ア
   ドレスを昇順態様で順次発生して第ｊ行の列下位アドレ
   スで指定される第１ブロックのメモリセルに初期設定デ
   ータを書き込み、以後同様にして全ブロックのメモリセ
   ルに初期設定データを書き込み、 ついで、行アドレスを歩進して同様の初期設定データの
   書き込みを全ブロックに行い、全行アドレスについて全
   ブロックへの上記書き込みを行った後、上位列アドレス
   を歩進して上記初期設定データの書き込みを繰り返すメ
   モリイニシャライズ方法。
4. 【請求項４】 上位装置との間に単一あるいは複数のイ
   ンターフェースを有するチャネルアダプタと、Ｉ／Ｏデ
   バイスとのインターフェースを司ると共にチャネルアダ
   プタとの間でデータの入出力制御を行うデバイスアダプ
   タと、全体の資源管理を行うリソースマネージャと、複
   数の上位インターフェースにより共用されるＩ／Ｏデバ
   イスを備えたＩ／Ｏサブシステムにおいて、 前記Ｉ／Ｏサブシステムは、 列アドレスと行アドレスを指定されてアクセスされると
   共に、行単位でリフレッシュ動作を行う揮発性の半導体
   メモリモジュールをＩ／Ｏデバイスとして有すると共
   に、 半導体メモリモジュールへのデータの書き込み及び読み
   出しを制御するメモリインターフェースアダプタをデバ
   イスアダプタとして有し、更に、 揮発性の半導体メモリモジュールに初期設定データを書
   き込んでイニシャライズする際、列アドレスを一定値ｉ
   に固定した状態で、行アドレスを昇順態様で順次発生し
   て第ｉ列の全メモリセルに初期設定データを書き込み、
   ついで、列アドレスを歩進して同様の初期設定データの
   書き込みを行うメモリイニシャライズ手段を有するＩ／
   Ｏサブシステム。