JP2002314098A - Semiconductor device - Google Patents

Semiconductor device

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JP2002314098A
JP2002314098A JP2001115684A JP2001115684A JP2002314098A JP 2002314098 A JP2002314098 A JP 2002314098A JP 2001115684 A JP2001115684 A JP 2001115684A JP 2001115684 A JP2001115684 A JP 2001115684A JP 2002314098 A JP2002314098 A JP 2002314098A
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JP2001115684A
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Japanese (ja)
Inventor
Hiromi Hasegawa
博美 長谷川
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Sanken Electric Co Ltd
サンケン電気株式会社
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    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861Diodes
    • H01L29/872Schottky diodes

Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device having low ON resistance and excellent reverse direction characteristics.
SOLUTION: A p-type silicon region 5 having circular openings periodically is formed on the surface of an n-type silicon region 3. The n-type silicon region 3 is branched into a plurality of columnar insular regions by the p-type silicon region 5 to form a current passage. A barrier metal layer 7 and a surface electrode layer 8 are formed on the p-type silicon region 5 and the n-type silicon region 3 exposed to the surface thus forming an SBD structure. In the SBD, the forward end face of a depletion layer (a) spreads into the columnar n-type silicon region 3 toward the central axis and pinches off efficiently.
COPYRIGHT: (C)2002,JPO

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】この発明は半導体装置に関し、更に詳しくは、例えばパワーエレクトロニクス機器・システム、情報関連機器の電源、各種モータの制御などに用いることが出来るショットキバリアダイオード(以下において、「SBD」と言う。)に関する。 Relates TECHNICAL FIELD The present invention relates to a semiconductor device, and more particularly, for example, power electronics systems, information-related equipment power, the motors Schottky barrier diode can be used for such control (hereinafter, "SBD say ".) on.

【0002】 [0002]

【従来の技術】一般に、SBDはオン電圧(順方向電圧降下)は小さいものの、逆方向のリーク電流が大きい欠点を有する。 In general, SBD although the ON voltage (forward voltage drop) is small, has a disadvantage reverse leakage current is large. 電力用半導体装置(パワーデバイス)の一つに、ジャンクション・バリア・制御型SBD(以下において、「JBSダイオード」と言う。)がある。 One of the power semiconductor device (power device), (hereinafter, referred to as "JBS diode".) Junction barrier controlled SBD is. このJBSダイオードは、図9に示すように、通常のn型S The JBS diode, as shown in FIG. 9, the usual n-type S
BDにおいてショットキー電極104下に複数個のp型半導体領域102を埋め込んだ構造を有している。 And a buried structure a plurality of p-type semiconductor region 102 below the Schottky electrode 104 in BD. JB JB
Sダイオードの特長は、逆方向特性において各p型半導体領域102から空乏層aが伸びてピンチオフすることによりショットキー界面に加わる電界を緩和し、逆方向のリーク電流の抑制や逆方向降伏電圧特性の改良を図ったものである。 Features of S diode, opposite in direction characteristic depletion a is extending from the p-type semiconductor region 102 relaxes the electric field applied to the Schottky interface by pinch-off, reverse suppression and reverse breakdown voltage characteristics of the leakage current those which aimed at improvement. 図10は、半導体基板101の一方の主面に露出する円形状の複数のp型半導体領域102の配置を示す平面図である。 Figure 10 is a plan view showing the arrangement of a plurality of circular p-type semiconductor region 102 which is exposed on one main surface of the semiconductor substrate 101. なお、p型半導体領域102 Incidentally, p-type semiconductor region 102
は、図11に示すように、矩形状のものを均一に配置する場合もある。 As shown in FIG. 11, there is a case to uniformly arrange the rectangular substrate.

【0003】又、半導体基板101の一方の主面には、 [0003] Also, on one of the main surface of the semiconductor substrate 101,
図9に示すように、フィールド酸化膜(SiO 2 )10 As shown in FIG. 9, the field oxide film (SiO 2) 10
3が形成されている。 3 is formed. このフィールド酸化膜103の中央部には、活性領域となるn型半導体基板101を露出させる開口部103Aが設けられている。 The central portion of the field oxide film 103, the opening 103A is provided for exposing the n-type semiconductor substrate 101 to be the active region. 活性領域となるn型半導体基板101には、複数のp型半導体領域1 The n-type semiconductor substrate 101 serving as an active region, a plurality of p-type semiconductor region 1
02が島状に配置されている。 02 are arranged in an island shape. そして、フィールド酸化膜103の開口部103A内のn型半導体基板101に接するように、ショットキ電極としての金属膜104が形成されている。 Then, in contact with the n-type semiconductor substrate 101 in the opening 103A of the field oxide film 103, a metal film 104 serving as the Schottky electrode is formed. 金属膜104は、島状に配置された複数のp型半導体領域102に対しては、オーミック接触をなす。 Metal film 104, for multiple p-type semiconductor region 102 arranged in an island shape, forming an ohmic contact. 金属膜104は、開口部103Aの周縁のフィールド酸化膜103上にまで、延長形成されている。 Metal film 104, until on the field oxide film 103 of the peripheral edge of the opening 103A, is extended form. このSBD100では、ショットキ電極104にn型半導体基板101に対して負の電圧、即ち、逆方向バイアスを印加したときに、図12に示すように、島状のp型半導体領域102とn型半導体基板101とのpn接合界面から、n型半導体基板101に向かって空乏層aが拡がる。 In the SBD 100, a negative voltage to the n-type semiconductor substrate 101 to the Schottky electrode 104, i.e., upon application of a reverse bias, as shown in FIG. 12, the island-like p-type semiconductor region 102 and the n-type semiconductor from the pn junction interface between the substrate 101, a depletion layer a spreads toward the n-type semiconductor substrate 101. 即ち、島状のp型半導体領域102を取り囲むように空乏層aが形成され、ショットキ電極104とn型半導体基板101とのなすショットキー界面に加わる電界が緩和され、逆方向降伏電圧を高く維持出来、高耐圧化が図られる。 That is the depletion layer a is formed so as to surround the island-like p-type semiconductor region 102, the electric field applied to the eggplant Schottky interface between the Schottky electrode 104 and the n-type semiconductor substrate 101 is reduced, increasing the reverse breakdown voltage maintaining can, high breakdown voltage can be achieved.

【0004】なお、図9に示すように、このSBD10 [0004] Incidentally, as shown in FIG. 9, the SBD10
0では、半導体基板101の一方の主面側にフィールド酸化膜103の開口部103Aの開口縁に沿うように、 In 0, along the opening edge of the opening 103A of the one main surface side field oxide film 103 on the semiconductor substrate 101,
半導体基板101の導電型と反対導電型のp ガードリング105が周回して形成されている。 Conductivity type opposite to the conductivity type of the p + guard ring 105 of the semiconductor substrate 101 is formed by circling. このガードリング105を形成したことにより、金属−半導体接触の周辺部の逆電流を小さくすることを図っている。 By forming the guard ring 105, metal - it is aimed to reduce the reverse current in the peripheral portion of the semiconductor contact.

【0005】 [0005]

【発明が解決しようとする課題】しかし、図9に示した幾何学的形状(トポロジー)のSBD100では、島状のp型半導体領域102の外側に空乏層aを延ばして、 [SUMMARY OF THE INVENTION However, in SBD100 geometry (topology) shown in FIG. 9, to extend the depletion layer a on the outer side of the island-like p-type semiconductor region 102,
p型半導体領域102間のチャネル領域となるn型半導体基板101全体に空乏層aを隈無く形成させるには、 The dark circles is formed without a depletion layer a on the entire n-type semiconductor substrate 101 serving as a channel region between the p-type semiconductor region 102,
比較的強い電界をかける必要があった。 It was necessary to apply a relatively strong electric field. 例えば、図10 For example, FIG. 10
に示すような円形の島状パターンに配置されたp型半導体領域102の場合は、逆方向バイアスを印加することにより、図13に示すように、それぞれのp型半導体領域102から放射状に(外側に)空乏層aを延びる。 In the case of a circular island pattern disposed a p-type semiconductor region 102 as shown, by applying a reverse bias, as shown in FIG. 13, (outwardly from each of the p-type semiconductor region 102 radially to) extending the depletion layer a. 図13は、隣接する空乏層aの先端面同士がピンチオフした状態を示す。 Figure 13 shows a state in which the distal end surface of the adjacent depletion layers a is pinched off. この図13に示す中性の間隙領域bを、 The gap region b neutral shown in FIG. 13,
更に隈無く空乏層aで埋め尽くす状態に至るまでには、 The up to the state to fill in a more thoroughly without the depletion layer a,
更に強い逆方向バイアスを印加する必要がある。 It is necessary to apply a stronger reverse bias. 即ち、 In other words,
逆方向の漏れ電流を小さくするために、より大きな逆方向バイアスが必要である。 In order to reduce the reverse leakage, there is a need for more large reverse bias.

【0006】図13に示した状態で、空乏化していない中性領域bが残っているということは、ポテンシャル分布に極点が存在することである。 [0006] In the state shown in FIG. 13, that there remains a neutral region b which is not depleted is that there are pole in the potential distribution. このポテンシャル分布は、半導体装置の幾何学的構造(トポロジー)で決まる境界条件によるものであり、したがって、完全にピンチオフした状態でのポテンシャル分布に影響を与える。 This potential distribution is due to the boundary conditions determined by the geometry of the semiconductor device (topology), therefore, completely affect the potential distribution in the pinch-off state. このため、完全にピンチオフした状態でも一様なポテンシャル分布にするのが困難で、電界集中が生じ易く、電界緩和に不利となるので、逆方向耐圧を大きくするのが困難になる。 Therefore, completely difficult to a uniform potential distribution in a pinch-off state, easy electric field concentration occurs, so disadvantageous to an electric field relaxation, to increase the reverse breakdown voltage is difficult.

【0007】p型半導体領域102同士の間の中性領域bを空乏層aで、完全に埋め尽くすために強い逆方向バイアスを要することは、図11に示したような矩形パターンのp型半導体領域102からなるトポロジーの場合でも同様である。 [0007] In the p-type semiconductor region 102 a neutral region b depletion layer a between each other, requiring a strong reverse bias to exhaustively completely filled is, p-type semiconductor of the rectangular pattern shown in FIG. 11 the same applies to the case of the topology consisting region 102. このため、それぞれのp型半導体領域102から延びる空乏層aが、より効率的に拡がり、平面的に見て空乏層aと空乏層aとの間に一部にでも中性領域bが残らないように出来る構造が望まれる。 Therefore, the depletion layer a extending from each of the p-type semiconductor region 102 is more spread efficiently, does not remain neutral region b even in a part between the depletion layer a and the depletion layer a in plan view can structure is desired so.

【0008】又、図10及び図11に示すトポロジーでは、p型半導体領域102同士の間隔がフォトリソグラフィ工程における露光量のばらつき、エッチング工程におけるパターン変換差、拡散深さのばらつき等の製造工程に起因した種々の理由によりばらついた場合は、中性領域bの面積や形状が大きく変化するので、逆方向特性に影響を与え易い欠点がある。 [0008] In the topology shown in FIGS. 10 and 11, the variation of exposure amount in the p-type semiconductor region 102 between intervals photolithographic process, a pattern conversion difference in the etching process, the manufacturing process of such variations in the diffusion depth If varies for a variety of reasons due to the, the area and shape of the neutral region b is greatly changed, it is likely drawbacks affecting the reverse characteristics.

【0009】本発明は上記課題を解決するためになされたものである。 [0009] The present invention has been made to solve the above problems. そこで、本発明の目的は、順方向電圧降下(オン抵抗)が低く、逆方向特性の優れたショットキバリア半導体装置を提供することにある。 An object of the present invention is to forward voltage drop (ON resistance) is low, provide a good Schottky barrier semiconductor device in the reverse direction characteristics.

【0010】 [0010]

【課題を解決するための手段】上記課題を解決するために、本発明の特徴は、第1導電型の第1半導体領域と、 In order to solve the above problems SUMMARY OF THE INVENTION The feature of the present invention comprises a first semiconductor region of a first conductivity type,
第1半導体領域の表面に形成され且つ第1半導体領域をその内部に島状に露出させるための複数の開口部を有する第2導電型の第2半導体領域と、複数の開口部に露出した第1半導体領域の表面に形成された第1半導体領域とショットキ接合をなすショットキ電極層とを備えた半導体装置であることを要旨とする。 A second semiconductor region of a second conductivity type having a plurality of openings for exposing the and first semiconductor region formed on the surface of the first semiconductor region in an island shape in its interior, the exposed a plurality of openings and summarized in that a semiconductor device having a Schottky electrode layer constituting the first semiconductor region and the Schottky junction formed on the surface of the first semiconductor region. 即ち、ショットキ電極層は、第1半導体領域に対して所定のショットキ障壁を有する金属が選定されている。 That is, the Schottky electrode layer is a metal having a predetermined Schottky barrier with respect to the first semiconductor region is selected. ここで、「第1導電型」と「第2導電型」とは互いに反対導電型である。 Here, the "first conductivity type" and "second conductivity type" is a conductivity type opposite to each other. 即ち、第1導電型がn型であれば、第2導電型はp型であり、第1導電型がp型であれば、第2導電型はn型である。 That is, if the first n-type conductivity type electrically, the second conductivity type is p-type, if the first conductivity type is p-type, the second conductivity type is n-type.

【0011】本発明の特徴において、「第2半導体領域」は、「第1半導体領域」よりも高不純物密度の半導体領域にしておくことが好ましい。 [0011] In a feature of the present invention, the "second semiconductor region", be left semiconductor regions of high impurity density than the "first semiconductor region" is preferred. 第2半導体領域を高不純物密度領域とすることで、ショットキ電極層は、第2半導体領域に対してオーミック接触をなし、第1半導体領域に対してのみショットキ接合をなす。 By the second semiconductor region and the high impurity concentration region, the Schottky electrode layer, no ohmic contact with the second semiconductor region, forming a Schottky junction only the first semiconductor region. 例えば、第1半導体領域に対して、ショットキ電極層にショットキ接合の順方向となるバイアスを印加すれば、キャリアは障壁の高さの低いショットキ接合を介して第1半導体領域に注入される。 For example, the first semiconductor region, by applying a bias in a forward direction with the Schottky junction to the Schottky electrode layer, carriers are injected into the first semiconductor region through the low Schottky junction height of the barrier. 第1半導体領域と第2半導体領域とはpn接合をなすが、通常pn接合の接触電位(ビルトイン電位)は、ショットキ障壁よりも高いので、第2半導体領域を介してのキャリアの注入は、順方向バイアスを高くしないと生じない。 While the first semiconductor region and the second semiconductor region forming a pn junction, the contact potential of a normal pn junction (built-in potential) is higher than the Schottky barrier, carrier injection through the second semiconductor region, forward It does not occur and does not increase the direction bias. 例えば、シリコンの場合は、第1半導体領域の不純物密度を、不純物密度1x10 15 For example, in the case of silicon, the impurity density of the first semiconductor region, the impurity density 1x10 15
cm -3 〜1x10 17 cm -3程度とすれば、pn接合の接触電位(ビルトイン電位)は0.87V〜1.0V程度である。 if cm -3 ~1x10 17 cm -3 or so, contact potential (built-in potential) of the pn junction is about 0.87V~1.0V. 一方、n型シリコンに対するタングステン(W)のショットキ障壁0.65〜0.67eV程度である。 On the other hand, a Schottky barrier 0.65~0.67eV about tungsten (W) with respect to n-type silicon.

【0012】開口部は、例えば円形とし、その直径は、 [0012] opening, for example, a circular shape, its diameter,
第1半導体領域と第2半導体領域となすpn接合がゼロバイアスにおいて、円形の第2半導体領域の内部に中性領域が残存するように設定しておけば良い。 In the pn junction zero-bias formed with the first semiconductor region and the second semiconductor region may be set as the neutral region in the interior of the circular second semiconductor region remains. 「中性領域」とは、空乏層化していない半導体領域の意味である。 The "neutral area", is the meaning of the semiconductor regions that are not depleted. 第1半導体領域と第2半導体領域とのなすpn接合が順バイアスとなる極性の電圧を印加した状態では、ショットキ接合を介してキャリアが注入されるので、第1 In a state that forms a pn junction between the first semiconductor region and the second semiconductor region is applied to the polarity of the voltage to be forward biased, since carriers are injected through the Schottky junction, the first
半導体領域の中性領域をチャネル領域として、ショットキバリアの順方向電流が流れる。 The neutral region of the semiconductor region as a channel region, a forward current flows in the Schottky barrier. 開口部を円形とした場合は、チャネル領域は、円柱形状になる。 If the opening is circular, the channel region becomes a cylindrical shape.

【0013】一方、第1半導体領域と第2半導体領域とのなすpn接合において逆バイアスとなる極性の電圧を印加するとpn接合界面から空乏層が拡がる。 Meanwhile, when applying the polarity of the voltage as a reverse bias in the form pn junction between the first semiconductor region and the second semiconductor region a depletion layer from the pn junction interface extends. ここで、 here,
第1半導体領域の不純物密度を第2半導体領域の不純物密度に比較して十分低い、片側階段接合の構造にしておけば、空乏層は主に第1半導体領域側へ拡がる。 Sufficiently lower than the impurity density of the first semiconductor region with the impurity density of the second semiconductor region, if the structure of one side abrupt junction, a depletion layer is mainly spread into the first semiconductor region side. 例えば、第1半導体領域の不純物密度を、不純物密度1x1 For example, the impurity density of the first semiconductor region, the impurity density 1x1
15 cm -3 〜1x10 1 7 cm -3程度とし、第2半導体領域の不純物密度を、不純物密度5x10 17 cm 0 15 cm -3 ~1x10 and 1 7 cm -3 about the impurity density of the second semiconductor region, the impurity density 5x10 17 cm -3 -3 to
1x10 21 cm -3程度とすれば良い。 It may be about 1x10 21 cm -3.

【0014】しかし、ゼロバイアス近傍の低い逆バイアス状態では、第2半導体領域中に島状に露出する第1半導体領域部分が空乏層で充たされず中性領域が残っており、ショットキ電極層と第1半導体領域とのショットキ接合界面を、逆方向電流が流れる。 [0014] However, the low reverse bias state of zero bias vicinity, and remain neutral region not filled with the first semiconductor region portion exposed in an island shape in the second semiconductor region is a depletion layer, a Schottky electrode layer first the Schottky junction interface between the first semiconductor region, a reverse current flows. 次第にこの逆バイアス電圧を増大させると、このpn接合界面界面から拡がる空乏層の先端面は、第1半導体領域の中心軸へ向けて拡がり、中性領域は第1半導体領域の中心軸に向かって縮小していく。 When the gradually increasing the reverse bias voltage, the distal end surface of the depletion layer that spreads from the pn junction interface interface spreads toward the central axis of the first semiconductor region, neutral region toward the central axis of the first semiconductor region continue to shrink. 開口部を円形とした場合は、空乏層の先端面は円筒形状である。 If the opening is circular, the distal end surface of the depletion layer is cylindrical. ある一定の逆バイアスを印加した状態では、柱状の第1半導体領域の中心軸に向けて拡がった空乏層がピンチオフし、完全に一体化した空乏層が第1半導体領域を占有する(充満する)。 The state of applying a certain reverse bias, and pinch-off the depletion layer spread toward the center axis of the first semiconductor region of a columnar, completely integral depletion layer occupies a first semiconductor region (filled) . 即ち、空乏層がピンチオフするとき、中性領域は第1半導体領域の中心軸において消滅する。 That is, when the depletion layer is pinched off, the neutral region disappears at the center axis of the first semiconductor region. この結果、ショットキバリアの逆方向電流が流れるのが阻止される。 As a result, from flowing reverse current Schottky barrier is prevented.

【0015】又、第2半導体領域の底面とこの底面に接する第1半導体領域とで形成されるpn接合界面からも、同様に空乏層が第1半導体領域側へ拡がるため、第2半導体領域の底面を含むpn接合界面でも、逆方向電流が流れるのを阻止する。 [0015] Also, from the pn junction interface formed between the first semiconductor region in contact with the bottom surface and the bottom surface of the second semiconductor region, similarly the depletion layer spreads into the first semiconductor region side, of the second semiconductor region also at the pn junction interface, including a bottom, it prevents the reverse current flow.

【0016】本発明の特徴に係る半導体装置では、逆バイアス電圧を印加した場合に、第2半導体領域で囲まれた柱状の第1半導体領域部分で空乏層の先端面が、中性領域の径を次第に縮小するように均等に拡がり、最終的に柱の中心部で、過不足なく空乏層の先端面が結び付き一体化する。 [0016] In the semiconductor device according to the aspect of the present invention, when a reverse bias voltage is applied, the distal end surface of the depletion layer in the first semiconductor region portion of the pillar surrounded by the second semiconductor region, the diameter of the neutral region spread evenly gradually so as to reduce, in the center of the final column, just enough to integrate the distal end surface of the depletion layer connection. 即ち、最終的に柱の中心部で中性領域が単調に消滅する。 That is, the final neutral region in the center of the column to disappear monotonically. このように、第2半導体領域で囲まれる第1半導体領域部分を、より低い逆バイアスで効率良く空乏層で完全に充たすことが出来る。 Thus, the first semiconductor region portion surrounded by the second semiconductor region, efficiently can completely fill in the depletion layer at a lower reverse bias.

【0017】そして、最終的に、第1半導体領域部分が一様な空乏層で占有さる結果、ポテンシャル分布が均一となり、ショットキ接合界面での電界緩和が容易である。 [0017] Finally, the occupied monkey results in the first semiconductor region portion is uniform depletion layer, the potential distribution becomes uniform, it is easy to field relaxation at the Schottky junction interface. したがって、逆方向耐圧特性が改善される。 Therefore, the reverse breakdown voltage characteristics are improved.

【0018】本発明の特徴において、複数の開口部は、 [0018] In a feature of the present invention, the plurality of openings,
同一ピッチで2次元的に配列されている半導体装置とすることことが好ましい。 It is preferable that the semiconductor device is two-dimensionally arranged at the same pitch. 上述したように、第1半導体領域に対して、ショットキ電極層にショットキ接合の順方向となるバイアスを印加すれば、キャリアは障壁の高さの低いショットキ接合を介して第1半導体領域に注入され、柱状の第1半導体領域がチャネル領域となる。 As described above, the first semiconductor region, by applying a bias in a forward direction with the Schottky junction to the Schottky electrode layer, carriers are injected into the first semiconductor region through the low Schottky junction height of the barrier the first semiconductor region of the columnar becomes a channel region. したがって、複数の開口部を同一ピッチで2次元的に配列することにより、マルチチャネル構造が実現され、大電流を流すことが可能になる。 Accordingly, by arranging a plurality of openings in a two-dimensional manner at the same pitch, the multi-channel structure is realized, it becomes possible to flow a large current. 複数の開口部は、定格電流を考慮して決めれば良い。 A plurality of openings may be determined in consideration of the rated current. 又、同一ピッチで2次元的に配列することにより、電流分布の均一化を図ることが出来る。 Further, by 2-dimensionally arranged at the same pitch, it is possible to achieve uniform current distribution.

【0019】開口部が円形の例を述べたが、開口部は多角形で、その多角形の対向する2辺間の距離は、ゼロバイアスにおいて内部に中性領域が残存するように設定しても、同様である。 [0019] Although the opening has dealt with the cases of the circular openings in the polygon, the distance between two opposite sides of the polygon is set such that the neutral region in the interior at zero bias remain also, it is the same. 特に、この多角形を正六角形とすると面積効率が良く、単位チップ面積当たりのオン抵抗を小さく出来る。 In particular, area efficiency when the polygonal regular hexagonal well, can reduce the on-resistance per unit chip area. 例えば、相互に隣接する3つの正六角形の中心を結ぶ形状が正三角形をなすようにすれば、第1 For example, if the shape connecting the three regular hexagon centers adjacent to one another so as to form an equilateral triangle, first
半導体領域とショットキ電極層とのショットキ接合界面をより広く形成することが出来、面積効率を高めることが出来る。 Can be wider form a Schottky junction interface between the semiconductor region and the Schottky electrode layer, it is possible to increase the area efficiency.

【0020】なお、本発明のショットキ電極層は種々の構造が採用可能である。 [0020] Incidentally, the Schottky electrode layer of the present invention various structures can be adopted. 例えば、ショットキ電極層を、 For example, a Schottky electrode layer,
第1半導体領域に対してショットキ障壁を有し、且つ第1半導体領域との金属学的反応性が弱いバリアメタル層と、バリアメタル層よりも高電導性の表面電極層との2 It has a Schottky barrier with respect to the first semiconductor region, and the second and metallurgical reactive weak barrier metal layer between the first semiconductor region, and the high conductivity of the surface electrode layer than the barrier metal layer
層構造からなる構造で実現すれば、信頼性が高く且つ導通損失の少ない半導体装置が実現出来る。 If realized by the structure comprising a layer structure, reliable and conduction losses less semiconductor device can be realized.

【0021】 [0021]

【発明の実施の形態】次に、図面を参照して、本発明に係る半導体装置をJBS構造のSBDを例に説明する。 DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, with reference to the drawings, a semiconductor device according to the present invention the SBD of JBS structure as an example.
但し、図面は模式的なものであり、各層の厚みや厚みの比率などは現実のものとは異なることに留意すべきである。 However, the drawings are schematic, etc. the ratio of the thicknesses of layers and thickness it should care about differing from an actual thing. 又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれている。 Moreover, dimensional relationships and ratios are different are included also in mutually drawings. したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。 Therefore, specific thicknesses and dimensions should be determined in consideration of the following description.

【0022】図1に示すように、本発明の実施の形態に係る半導体装置は、第1導電型の第1半導体領域(n型シリコン領域)3,3Aと、第1半導体領域3,3Aの表面に形成され、且つ第1半導体領域3Aをその内部に島状に露出させるための複数の開口部を有する第2導電型の第2半導体領域(p型シリコン領域)5と、複数の開口部に露出した第1半導体領域3Aの表面に、第1半導体領域3Aとショットキ接合をなすように形成されたショットキ電極層(7,8)とを備えている。 As shown in FIG. 1, a semiconductor device according to the embodiment of the present invention includes a first semiconductor region of a first conductivity type (n-type silicon region) 3,3A, the first semiconductor region 3,3A is formed on the surface, and a second semiconductor region (p-type silicon region) 5 of a second conductivity type having a plurality of openings for exposing the first semiconductor region 3A in an island shape on the inside, a plurality of openings are provided on a surface of the first semiconductor region 3A exposed, Schottky electrode layer formed so as to form a first semiconductor region 3A and Schottky junction and (7,8) to. 第2半導体領域5は、第1半導体領域3,3Aよりも高不純物密度であり、ショットキ電極層(7,8)は、第2半導体領域5に対してオーミック接触をなす金属が選択されている。 The second semiconductor region 5, than the first semiconductor region 3,3A a high impurity concentration, the Schottky electrode layer (7,8) is a metal forming an ohmic contact is selected for the second semiconductor region 5 . ショットキ電極層(7,8)は、第1半導体領域3,3Aに対してショットキ障壁を有し、且つ第1半導体領域3,3Aとの金属学的反応性が弱いバリアメタル層7と、バリアメタル層7よりも高電導性の表面電極層8との2層構造からなる。 Schottky electrode layer (7,8) has a Schottky barrier with the first semiconductor region 3, 3A, and a metallurgical reactive weak barrier metal layer 7 of the first semiconductor region 3, 3A, barrier than the metal layer 7 made of two-layer structure of a surface electrode layer 8 of high conductivity. 第1半導体領域(n型シリコン領域)3は、オーミックコンタクト層となるn型の低抵抗Si基板2の上に形成されている。 The first semiconductor region (n-type silicon region) 3 is formed on the ohmic contact layer and formed of n-type low-resistance Si substrate 2. 第1半導体領域(n型シリコン領域)3の表面が、ショットキ接合界面となっているJBS構造のSBD1である。 The first semiconductor region (n-type silicon region) 3 of the surface, which is SBD1 of JBS structure has a Schottky junction interface.

【0023】第2半導体領域(p型シリコン領域)5 [0023] The second semiconductor region (p-type silicon region) 5
は、図2に斜線のハッチングで示すような連続した一体のパターンとして、略網目状に形成されている。 It is a continuous integral pattern as shown by hatched in FIG. 2, is formed substantially reticulated. p型シリコン領域5に形成されている複数の開口部は、図2に示すように、同一ピッチで2次元的に配列されている。 A plurality of openings formed in the p-type silicon region 5, as shown in FIG. 2, are two-dimensionally arranged at the same pitch.
開口部は円形で、その直径は、p型シリコン領域5とn Opening is circular and has a diameter, and the p-type silicon region 5 n
型シリコン領域3A間にゼロバイアス印加時において、 During zero bias applied between -type silicon region 3A,
n型シリコン領域3Aの内部に中性領域が残存するように設定されている。 Inside neutral region of the n-type silicon region 3A is set to remain. p型シリコン領域5は、n型シリコン領域3の表面から、所定深さ寸法まで形成されている。 p-type silicon region 5, from the surface of the n-type silicon regions 3 are formed to a predetermined depth. p型シリコン領域5で囲まれる円形の開口部にn型シリコン領域3Aの表面が露出している。 The surface of the n-type silicon region 3A is exposed to the circular opening surrounded by the p-type silicon region 5.

【0024】図3は、本発明の実施の形態に係るSBD [0024] Figure 3, SBD according to the embodiment of the present invention
1の幾何学的形状を理解し易くするため模式的に描いた分解斜視図である。 Is an exploded perspective view depicting schematically for ease of understanding a geometrical shape. 図3に示すように、n型シリコン領域3における、p型シリコン領域5で囲まれるn型シリコン領域3Aは円柱形状の島状領域として表現出来る。 As shown in FIG. 3, the n-type silicon region 3, the n-type silicon region 3A surrounded by p-type silicon region 5 can be represented as an island-shaped region of the cylindrical shape.
円柱形状のn型シリコン領域3Aの直径は、ゼロバイアスにおける拡散電位(ビルトイン電位)で、n型シリコン領域3Aの内部に中性領域が残るように、n型シリコン領域3の不純物密度を考慮して設定する。 The diameter of the n-type silicon region 3A of the cylindrical shape, a diffusion potential at zero bias (built-in potential), so that the neutral region remains inside the n-type silicon region 3A, considering impurity density of n-type silicon region 3 set Te.

【0025】又、図1及び図3に示すように、n型シリコン領域3の表面にはフィールド酸化膜6が形成されている。 [0025] Also, as shown in FIGS. 1 and 3, the surface of the n-type silicon regions 3 are formed a field oxide film 6. そして、フィールド酸化膜6のn型シリコン領域3の表面を露出する開口部が活性領域6Aを定義している。 Then, openings exposing the surface of n-type silicon region 3 of a field oxide film 6 has defined active region 6A. このフィールド酸化膜6により定義された活性領域の内部において、p型シリコン領域5と、p型シリコン領域5で囲まれるn型シリコン領域3が配置されている。 Within the defined active region by the field oxide film 6, a p-type silicon region 5, n-type silicon region 3 surrounded by the p-type silicon region 5 is arranged. そして、活性領域6Aの表面に露出したn型シリコン領域3の表面にショットキー電極(7,8)が形成されている。 Then, the surface Schottky electrode of the n-type silicon regions 3 exposed on the surface of the active region 6A (7, 8) is formed. ショットキー電極(7,8)は、活性領域6 Schottky electrode (7, 8), the active region 6
Aの全域、更には活性領域6Aの周辺のフィールド酸化膜6上にまで延長形成されている。 Whole area of ​​A, and is further extended form to on the field oxide film 6 surrounding the active region 6A.

【0026】ショットキー電極(7,8)は、n型シリコン領域3に対する一定のショットキー障壁を有するバリアメタル層7及び表面電極層8の2層構造である。 The Schottky electrode (7, 8) is a two-layer structure of a barrier metal layer 7 and the surface electrode layer 8 has a constant Schottky barrier to n-type silicon region 3. バリアメタル層7は、n型シリコン領域3との金属学的反応性が弱く、且つn型シリコン領域3に対する一定のショットキー障壁を有する金属である。 The barrier metal layer 7, weak metallurgical reactivity with n-type silicon region 3, which is a metal having a certain Schottky barrier and for the n-type silicon region 3. 例えば、タングステン(W)、白金(Pt)、パラジウム(Pd)、モリブデン(Mo)などが、バリアメタル層7として採用可能である。 For example, tungsten (W), platinum (Pt), palladium (Pd), molybdenum (Mo) is adoptable as a barrier metal layer 7. このバリアメタル層7は、n型シリコン領域3と表面電極層8を構成する金属との金属学的反応を抑制する金属である。 The barrier metal layer 7 is a metal inhibits the metallurgical reaction of the metal constituting the n-type silicon region 3 and the surface electrode layer 8. 例えば、表面電極層8としてアルミニウム(Al)を用いた場合は、Alとn型シリコン領域3との合金反応や、Alのn型シリコン領域3に対するスパイクを阻止するための金属である。 For example, when using aluminum (Al) as a surface electrode layer 8, and an alloy reaction between Al and the n-type silicon region 3, which is a metal for preventing spikes for the n-type silicon region 3 of Al. そして、バリアメタル層7は、更に実質的なショットキバリア金属層としての機能を果たしている。 Then, the barrier metal layer 7 is further serve as a substantial Schottky barrier metal layer.

【0027】表面電極層8は、n型シリコン領域3に対する一定のショットキー障壁を有し、且つバリアメタル層よりも高電導性の金属である。 The surface electrode layer 8 has a constant Schottky barrier to n-type silicon region 3, and a high conductive metal than the barrier metal layer. 例えばアルミニウム(Al)、アルミニウム合金(Al−1%Si)、金(Au)、銅(Au)、銀(Ag)などが表面電極層8 For example, aluminum (Al), aluminum alloy (Al-1% Si), gold (Au), copper (Au), silver (Ag) such that the surface electrode layer 8
として使用可能である。 It can be used as. バリアメタル層7が実質的なショットキバリア金属層としての機能を果たしているので、表面電極層8のn型シリコン領域3に対するショットキー障壁は低くても構わない。 Since the barrier metal layer 7 plays a substantial function of the Schottky barrier metal layer, the Schottky barrier to n-type silicon region 3 of the surface electrode layer 8 may be low. 実用的には、加工の容易なAl若しくはアルミニウム合金(Al−1%Si) Practically, the processing easy Al or an aluminum alloy (Al-1% Si)
が好適である。 It is preferred. 更に、シリコン基板4の他方の主面、即ち、オーミックコンタクト層2の裏面には、裏面電極層(オーミック電極層)9が形成されている。 Moreover, the other main surface of the silicon substrate 4, i.e., on the back surface of the ohmic contact layer 2, the back electrode layer (ohmic electrode layer) 9 is formed.

【0028】なお、このSBD1においては、フィールド酸化膜6の下部のn型シリコン領域3の表面には、p It should be noted, in this SBD 1, the lower portion of the surface of the n-type silicon region 3 of a field oxide film 6, p
型のガードリング領域10が開口縁に沿うように環状に形成されている。 Type guard ring region 10 is formed in an annular shape along the opening edge. ガードリング領域10は、p型シリコン領域5とは独立したパターンとして形成されている。 The guard ring region 10 is formed as an independent pattern the p-type silicon region 5.
このガードリング領域10は、ガードリング領域10から拡がる空乏層とp型シリコン領域5から拡がる空乏層とが合成された曲率半径の大きな空乏層により、ショットキ接合界面における電界を緩和し、活性領域6Aにおけるショットキバリア耐圧を向上させている。 The guard ring region 10, a large depletion of radius of curvature and a depletion layer extending from the depletion layer and the p-type silicon region 5 extending from the guard ring region 10 is synthesized, to relax the electric field at the Schottky junction interface, active region 6A thereby improving the Schottky barrier breakdown voltage in.

【0029】本発明の実施の形態に係るSBD1では、 [0029] In SBD1 according to an embodiment of the present invention,
拡散電位(ビルトイン電位)のみではn型シリコン領域3Aの内部に中性領域が残るようにされ、n型チャネルが形成されている。 Alone diffusion potential (built-in potential) is to neutral region remains inside the n-type silicon region 3A, n-type channel is formed. まず、表面電極層8と裏面電極層9 First, the surface electrode layer 8 and the back electrode layer 9
との間に、順方向バイアスを印加すると、図4に矢印で示すように順電流が電圧降下の小さいショットキ接合界面を通って、円柱形状の島状領域であるn型シリコン領域3Aをチャネルとして流れる。 Between, applying a forward bias, through a small Schottky junction interface forward current voltage drop as indicated by the arrows in FIG. 4, the n-type silicon region 3A is an island-like region of the cylindrical shape as a channel It flows. 又、順方向バイアスを深くすると、p型シリコン領域5から、n型シリコン領域3、3Aに正孔(ホール)が注入され、順電流に寄与する。 Further, when deeply forward biased, the p-type silicon region 5, positive holes are injected into the n-type silicon regions 3, 3A, contribute to the forward current.

【0030】次に、表面電極層8と裏面電極層9との間に逆方向バイアスを印加すると、ゼロバイアスに近い逆方向バイアス値が低い状態では、バリアメタル層7とn Next, by applying a reverse bias between the surface electrode layer 8 and the back electrode layer 9, the reverse bias value is low near zero bias, the barrier metal layer 7 and the n
型シリコン領域3Aとからなるショットキバリア領域と、p型シリコン領域5とn型シリコン領域3とからなるpn接合領域とを介して逆電流が流れる。 A Schottky barrier region consisting -type silicon region 3A, the reverse current flows through the pn junction region consisting of p-type silicon region 5 and the n-type silicon region 3.

【0031】そして、逆方向バイアスを更に高くすると、図5に示すように、p型シリコン領域5とn型シリコン領域3、3Aとからなるpn接合界面から拡がる空乏層aは、n型シリコン領域3、3A側に拡がる。 [0031] Then, when further increasing the reverse bias, as shown in FIG. 5, the depletion layer a extending from the pn junction interface consisting of a p-type silicon region 5 and the n-type silicon regions 3,3A are, n-type silicon region spread to 3,3A side. 即ち、n型シリコン領域3、3Aの不純物密度に比して、 That is, as compared with the impurity concentration of the n-type silicon regions 3, 3A,
p型シリコン領域5の不純物密度を十分高くしておけば、片側階段接合とみなせるので、pn接合界面から拡がる空乏層aは、主にn型シリコン領域3、3A側に拡がる。 If the impurity density of the p-type silicon region 5 set sufficiently high, so can be regarded as one-sided abrupt junction, the depletion layer a extending from the pn junction interface is mainly spreads in the n-type silicon region 3,3A side. このため、円柱形状の島状領域であるn型シリコン領域3Aの中央では、円柱の側面から拡がった空乏層aが同時に中心軸に沿ってピンチオフし、中性領域がなくなる。 Therefore, in the middle of the n-type silicon region 3A is an island-like region of the cylindrical, the depletion layer a that has spread from the side surface of the cylinder is pinched off along the central axis at the same time, the neutral region disappears. したがって、シリコン基板4の表面に接触するバリアメタル層7の下側の円柱形状の島状領域は完全に空乏層aが分布した領域となる。 Accordingly, the island-shaped region of the lower cylindrical barrier metal layer 7 in contact with the surface of the silicon substrate 4 will be completely depletion layer a has distribution region. すべての円柱形状の島状領域からなる経路が空乏層aで完全に、且つ一様にピンチオフした状態となる。 Completely in all island regions consisting route depletion a cylindrical and evenly a pinch-off state.

【0032】円柱形状の島状領域3Aの内部が完全に空乏層aでピンチオフすると、空乏層aは、p型シリコン領域5の下方に拡がり、更にガードリング領域10から拡がる空乏層と合成される。 [0032] inside the island region 3A of the cylindrical pinches off completely depletion a, the depletion layer a is spread below the p-type silicon region 5, is combined with the depletion layer further extends from the guard ring region 10 . この結果、ガードリング領域10から拡がる空乏層とp型シリコン領域5から拡がる空乏層とが合成された曲率半径の大きな空乏層により、ショットキ接合界面における電界を緩和し、ショットキバリアの逆方向耐圧が向上する。 As a result, the large depletion of the depletion layer and is synthesized radius of curvature extending from the depletion layer and the p-type silicon region 5 extending from the guard ring region 10, relaxes the electric field at the Schottky junction interface, the reverse breakdown voltage of the Schottky barrier improves. 図6に、本発明の実施の形態に係るSBD1の順方向特性及び逆方向特性を示す。 Figure 6 shows the forward characteristics and backward characteristics of SBD1 according to the embodiment of the present invention. 低いオン電圧(順方向電圧降下)、小さな逆方向リーク電流、及び大きな逆方向耐圧が示されている。 Low ON voltage (forward voltage drop), small reverse leakage current, and a large reverse breakdown voltage is shown.

【0033】空乏層aが島状のn型シリコン領域3A内に拡がって、円柱形状のn型シリコン領域3Aの中心軸に沿って結ばれて一体化するまでの軌跡を図7を用いて説明する。 The depletion layer a is spread in the island-like n-type silicon region 3A, the locus to be integrated tied along the center axis of the n-type silicon region 3A cylindrical with reference to FIG. 7 described to. 表面電極層8(バリアメタル層7)と裏面電極層9との間に逆方向バイアスをかけると、図7に示すように、p型シリコン領域5とn型シリコン領域3Aとのpn接合界面Jから、円柱構造のn型シリコン領域3 When applying a reverse bias between the surface electrode layer 8 and the (barrier metal layer 7) and the back electrode layer 9, as shown in FIG. 7, pn junction interface J of the p-type silicon region 5 and the n-type silicon region 3A from, n-type silicon region 3 of the columnar structures
A内(矢印方向)に向けて同心円の径を小さくするように、空乏層aの先端面が拡がる。 So as to reduce the diameter of the concentric circles toward the inside A (arrow direction), the distal end surface of the depletion layer a spreads. 即ち、中性領域を形成している円柱の外径は次第に縮まる。 That is, the outer diameter of the cylinder forming the neutral region shrinks gradually. この空乏層aの先端面は、破線、一点鎖線で示す位置を順次経てn型シリコン領域3Aの中心軸Cに到達した状態で同時に結び付いて一体化し、中性領域が中心軸C上で消滅する。 The distal end surface of the depletion layer a is dashed, integrated tied simultaneously in a state of reaching the central axis C of the n-type silicon region 3A sequentially through the position indicated by a chain line, a neutral region disappears on the center axis C . この結果、n型シリコン領域3Aを空乏層aで完全にピンチオフした状態となる。 As a result, the condition fully pinch off the n-type silicon region 3A in the depletion layer a.

【0034】このように、本発明の実施の形態に係るS [0034] S according to this manner, embodiments of the present invention
BD1では、n型シリコン領域3Aを円柱形状(断面円形)としたことにより、p型シリコン領域5とn型シリコン領域3Aとのpn接合界面Jから空乏層aが延びる距離がいずれの位置でも等しくなるため、形成された空乏層aを無駄なく一様に結ばせる(一体化させる)ことが出来る。 In BD1, by the n-type silicon region 3A has a cylindrical shape (circular cross section), equal distance depletion layer a extends from the pn junction interface J of the p-type silicon region 5 and the n-type silicon region 3A is at any position made for causes tied uniform without waste formed depletion layer a (be integrated) it is possible. このため、円柱形状のn型シリコン領域3A Thus, n-type silicon region 3A of the cylindrical
を、低い逆バイアスで、完全にピンチオフ出来るので、 A, with a low reverse bias, so completely pinched off can be,
逆方向リーク電流を抑制するのが容易である。 It is easy to suppress reverse leakage current. しかも、 In addition,
円柱形状のn型シリコン領域3Aの内部のポテンシャル分布が一様であるため、ショットキ接合界面にかかる電界が緩和され、逆方向降伏電圧が向上する。 For internal potential distribution of the n-type silicon region 3A of the cylindrical shape is uniform, the electric field applied to the Schottky junction interface is relaxed, thus improving the reverse breakdown voltage.

【0035】又、n型シリコン領域3Aの半径を変えることにより耐圧を適宜設定することが出来るため、SB [0035] Further, since it is possible to set the breakdown voltage as appropriate by changing the radius of the n-type silicon region 3A, SB
D1の用途に応じて耐圧制御を容易に行うことが可能となる。 It is possible to perform the breakdown voltage controlled easily depending on the D1 applications.

【0036】図1に示す本発明の実施の形態に係るSB [0036] SB according to the embodiment of the present invention shown in FIG. 1
D1の製造方法説明する: (イ)最初に、図1に示すように、不純物密度1x10 D1 manufacturing method will be described for: (a) First, as shown in FIG. 1, the impurity concentration 1x10
19 cm -3 、厚さ300〜600μmのn型低抵抗Si 19 cm -3, thickness 300~600Myuemu n-type low-resistance Si
基板2上に、エピタキシャル成長法により不純物密度1 On the substrate 2, the impurity density of 1 by an epitaxial growth method
x10 15 cm -3 〜1x10 17 cm -3程度、好ましくは3x10 16 cm x10 15 cm -3 ~1x10 17 cm -3, preferably about 3x10 16 cm -3程度、厚さ5〜50μm程度、好ましくは10μm〜20μm程度のn型シリコン領域3を形成する。 About -3, thickness 5~50μm, preferably about to form an n-type silicon region 3 of about 10 m to 20 m.

【0037】(ロ)次に、そのn型シリコン領域3の表面に、厚さ100nm程度のバッファ酸化膜を形成する。 [0037] (b) Next, the surface of the n-type silicon region 3, to form the thickness of 100nm approximately buffer oxide film. そして、バッファ酸化膜の上にフォトレジスト膜(以下において、単に「レジスト」と略記する。)をスピン塗布する。 Then, (hereinafter referred to simply as "resist".) The photoresist film on the buffer oxide film spin coating. そして、フォトリソグラフィ技術により、レジストをパターニングする。 Then, by photolithography, and the resist is patterned. そして、パターニングされたレジストをイオン注入マスクとして、n型シリコン領域3の表面からアクセプタ不純物となるイオンを選択的に注入する。 Then, using the patterned resist as an ion implantation mask, selectively injecting ions from the surface of the n-type silicon region 3 serves as an acceptor impurity. 例えば、ボロン( 11+ )を選択的にイオン注入する。 For example, selectively ion-implanting boron (11 B +). 一例を挙げれば、ボロンを加速エネルギーE ACC =100〜200keV、総ドーズ量Φ= In one example, boron at an acceleration energy of E ACC = 100~200keV, total dose [Phi =
3x10 15 cm -2の多段注入する。 3x10 multistage injection of 15 cm -2. この結果、表面からの深さ0.38〜0.7μmの領域に不純物密度1x As a result, the impurity density in the region of the depth 0.38~0.7μm from the surface 1x
10 20 cm -3のボロン注入層が形成される。 10 20 boron implantation layer of cm -3 is formed. 例えば: 第1イオン注入:Φ=1×10 15 cm -2 /E ACC =1 For example: first ion implantation: Φ = 1 × 10 15 cm -2 / E ACC = 1
00KeV; 第2イオン注入:Φ=1×10 15 cm -2 /E ACC =1 00KeV; second ion implantation: Φ = 1 × 10 15 cm -2 / E ACC = 1
50KeV; 第3イオン注入:Φ=2×10 15 cm -2 /E ACC =2 50 KeV; third ion implantation: Φ = 2 × 10 15 cm -2 / E ACC = 2
00KeV; のようにイオン注入する。 00KeV; ion implantation as.

【0038】(ハ)その後、イオン注入マスクとして用いたレジストを除去し、基板温度T [0038] (c) Thereafter, the resist is removed using as an ion implantation mask, the substrate temperature T SUB =1050℃〜 SUB = 1050 ℃ ~
1150℃程度の活性化熱処理により、図1に示すように、選択的にp型のシリコン領域5及びp型ガードリング領域10を形成する。 Activation heat treatment at about 1150 ° C., as shown in FIG. 1, selectively forming a silicon region 5 and p-type guard ring region 10 of p-type. この活性化熱処理の一部をスチーム雰囲気で行うことにより、n型シリコン領域3の表面に厚さ350nm〜1μmの熱酸化膜6を形成する。 By performing part of the activation heat treatment in a steam atmosphere to form a thermal oxide film 6 having a thickness of 350nm~1μm the surface of the n-type silicon region 3.

【0039】(ニ)このとき、n型低抵抗Si基板2の裏面にも熱酸化膜が形成されるので、n型低抵抗Si基板2の表面をレジストでカバーして、n型低抵抗Si基板2の裏面の熱酸化膜を除去し、n型低抵抗Si基板2 [0039] (d) In this case, the thermal oxide film is formed on the back surface of the n-type low-resistance Si substrate 2, covering the surface of the n-type low-resistance Si substrate 2 with a resist, the n-type low-resistance Si removing the back surface of the thermal oxide film of the substrate 2, n-type low-resistance Si substrate 2
の裏面を露出する。 To expose the back of. 更に、必要に応じて、n型低抵抗S Further, if necessary, n-type low-resistance S
i基板2の裏面を化学的機械研磨(CMP)等により研磨し、n型低抵抗Si基板2の厚さを50〜100μm The back surface of the i substrate 2 is polished by chemical mechanical polishing (CMP) or the like, 50 to 100 [mu] m thickness of the n-type low-resistance Si substrate 2
に調整しても良い。 It may be adjusted to. そして、図1に示すように、n型低抵抗Si基板2の裏面にAl−Si膜を約1〜4μmの厚さで蒸着する。 Then, as shown in FIG. 1, it is deposited to a thickness of about 1~4μm the Al-Si film on the back surface of the n-type low-resistance Si substrate 2. 更に、基板温度T SUB =420〜45 Further, the substrate temperature T SUB = four hundred twenty to forty-five
0℃程度のシンター処理によりオーミック電極(裏面電極層)9を形成する。 The 0 ℃ about sintering treatment to form an ohmic electrode (back surface electrode layer) 9.

【0040】(ホ)次に、n型シリコン領域3の表面の熱酸化膜の上にレジストをスピン塗布する。 [0040] (e) Next, a resist is spin-coated on the thermally oxidized film on the surface of the n-type silicon region 3. そして、フォトリソグラフィ技術により、レジストをパターニングし、エッチングマスクを形成する。 Then, by photolithography, a resist is patterned to form an etching mask. そして、このエッチングマスクを用いて、緩衝フッ酸溶液等のエッチング液で、選択的にn型シリコン領域3の表面の熱酸化膜を除去し、活性領域にn型シリコン領域3の表面を露出させる。 Then, using the etching mask, an etching solution such as buffered hydrofluoric acid solution to remove the thermal oxide film selectively n-type silicon region 3 of the surface to expose the surface of n-type silicon region 3 in the active region . そして、直ちに、n型シリコン領域3の表面に約2 Then, immediately, about the surface of the n-type silicon region 3 2
00nmの厚さでW膜7を、更に約1〜2μmの厚さでAl膜8を順次蒸着する。 The W film 7 with a thickness of nm, sequentially deposited Al film 8 with a thickness of about an additional 1 to 2 [mu] m.

【0041】(ヘ)そして、Al膜8の上にレジストをスピン塗布する。 [0041] (f) Then, resist is spin-coated on the Al film 8. そして、フォトリソグラフィ技術により、レジストをパターニングし、エッチングマスクを形成する。 Then, by photolithography, a resist is patterned to form an etching mask. そして、このエッチングマスクを用いて、選択的にAl膜8及びW膜7をエッチング除去し、ショットキー電極(7,8)を形成してSBD1を完成する。 Then, using the etching mask, selectively an Al film 8 and the W film 7 is removed by etching, to complete the SBD1 to form a Schottky electrode (7, 8).

【0042】冒頭で述べたように、図10及び図11に示す従来のトポロジーでは、p型半導体領域102同士の間隔がフォトリソグラフィ工程における露光量のばらつき、エッチング工程におけるパターン変換差、拡散深さのばらつき等の影響によりばらついた場合は、中性領域bの面積や形状が大きく変化することの逆方向特性に与える影響は、深刻であった。 [0042] As mentioned in the introduction, in the conventional topology shown in FIG. 10 and FIG. 11, the variation of exposure amount in the p-type semiconductor region 102 between intervals photolithographic process, a pattern conversion difference in the etching process, the diffusion depth If varies due to the influence of such variation in the effect on the reverse characteristics of the area and shape of the neutral region b is greatly changed was serious. 本発明の実施の形態に係るSBD1では、p型シリコン領域5を形成する工程において、選択的なイオン注入用のマスクや不純物の選択気相拡散時のパターン形成に多少のずれが生じても、確実に電界を緩和することが出来る。 In SBD1 according to an embodiment of the present invention, in the step of forming the p-type silicon region 5, even if a slight deviation in the pattern formation during selective masking and impurities selected vapor phase diffusion of ion implantation, surely it is possible to mitigate the electric field. 即ち、フォトリソグラフィ工程、エッチング工程、拡散工程におけるプロセス的な原因で、円形のn型シリコン領域3Aの直径が多少ばらついても、その内部が空乏層aで効率良くピンチオフするトポロジーを採用しているので、製造プロセス上の影響を受けにくい利点がある。 In other words, a photolithography process, an etching process, in the process cause the diffusion process, even if some variations in the diameter of the circular n-type silicon region 3A, employs a topology whose interior effectively pinched off depletion layer a because, there is less susceptible to advantage the influence of the manufacturing process. 円形のn型シリコン領域3Aの内部が完全にピンチオフするまでの逆方向電圧が多少変化しても、ポテンシャルの一様性が維持出来、逆方向特性に与える影響が小さいからである。 Even if a reverse voltage is some change in the interior of the circular n-type silicon region 3A is completely pinched off, it can maintain uniformity of the potential, because influence on the reverse characteristics is small.

【0043】(その他の実施の形態)以上、本発明の実施の形態について説明したが、上記の実施の形態の開示の一部おなす論述及び図面はこの発明を限定するものであると理解するべきではない。 [0043] (Other Embodiments) While there have been described embodiments of the present invention, some contact form description and the drawings of the disclosure of the above-described embodiment it should be understood as limiting the present invention is not. この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。 Various alternative embodiments to those skilled in the art from this disclosure, examples and operational techniques will be apparent.

【0044】例えば、上記の実施の形態では、n型シリコン領域3Aが円形状にシリコン基板4の表面(一方の主面)で露出する例を示したが、図8に示すように、シリコン基板の表面に露出する複数のn型シリコン領域3 [0044] For example, in the above embodiment, although the n-type silicon region 3A is an example in which exposed at the surface (one main surface) of the silicon substrate 4 in a circular shape, as shown in FIG. 8, a silicon substrate a plurality of n-type silicon regions 3 exposed on the surface
Aを、平面形状が略正六角形に形成し、互いに隣接するn型シリコン領域3Aの露出面の対向する辺同士が平行をなすように、ハニカム形状に配置されている。 The A, a plane shape formed in a substantially regular hexagon, so as to form a parallel sides facing each other of the exposed surface of n-type silicon region 3A adjacent to each other, are arranged in a honeycomb shape. なお、 It should be noted that,
このようにn型シリコン領域3Aの露出形状が正六角形である場合は、n型シリコン領域3Aの全体形状は六角柱形状となり、互いに隣接するn型シリコン領域3Aの対向する面同士も平行をなす。 If this way is exposed shape of the n-type silicon region 3A is a regular hexagon, the entire n-type silicon region 3A shape becomes Hashira Rokkaku shape, also form parallel surfaces facing each other of the n-type silicon region 3A adjacent to each other . この変形例における他の構成は、上記した実施の形態と同様である。 Other configurations in this modification is the same as the embodiment described above.

【0045】この変形例では、正六角形の各辺から内側に拡がった空乏層の先端が互いにピンチオフした状態では、一部に中性領域が残存する。 [0045] In this modified example, in the state in which the tip of the depletion layer spread from the regular hexagon of each side inward to pinch together the neutral region remains in a part. しかし、実際の実験結果からすれば、この中性領域の寄与は少なく、ほぼ完全に六角柱形の内部がピンチオフしているとみなせるようである。 However, if the actual experimental result, the contribution of this neutral region is small, it appears that the interior of the almost complete hexagonal shaped regarded to be pinched off. したがって、上記した実施の形態と略同様にn Thus, the above embodiment substantially similar to n
型シリコン領域3A内に空乏層aを充たすための電界強度を緩和出来ると共に、正六角形のトポロジーの採用により、n型シリコン領域3Aの占有面積を高めることが出来る。 Together can relax the electric field strength to meet the depletion layer a in type silicon region 3A, the adoption of regular hexagonal topology, can increase the occupied area of ​​the n-type silicon region 3A. このようにショットキ接合界面の面積効率がよくなるため、バリアメタル層7とn型シリコン領域3A Thus the area efficiency of the Schottky junction interface is improved, a barrier metal layer 7 and the n-type silicon region 3A
とのショットキ接合界面を流れる電流量を大きくすることが可能となる。 It is possible to increase the amount of current flowing through the Schottky junction interface with. 又、六角形のn型シリコン領域3Aの大きさを変えることにより、耐圧制御を容易に行うことが可能となる。 Further, by changing the size of the hexagonal n-type silicon region 3A, it is possible to perform the breakdown voltage controlled easily.

【0046】又、上記の実施の形態では、シリコン基板と同じ導電型のキャリア不純物が低不純物密度で導入されたエピタキシャル成長層をn型シリコン領域3Aとしたが、シリコン基板に直接p型シリコン領域5を形成する構成としても良い。 [0046] Further, in the above embodiment, although the carrier impurity of the same conductivity type as the silicon substrate is an epitaxial growth layer introduced with low impurity concentration and the n-type silicon region 3A, direct p-type silicon region 5 on the silicon substrate it may be configured to form.

【0047】又、第1導電型としてn型を、第2導電型としてp型を用いた場合を説明したが、導電型を全く反対にしても良いことは勿論である。 [0047] Further, the n-type as the first conductivity type, a case has been described using a p-type as the second conductivity type, it is of course the conductivity type at all may be reversed. p型シリコンに対するショットキー障壁を有する金属としては、Alの他、 As the metal having a Schottky barrier to the p-type silicon, other Al,
鉛(Pb),Ag、ニッケル(Ni)等が使用可能である。 Lead (Pb), Ag, nickel (Ni) or the like can be used.

【0048】又、本発明では、シリコン以外の半導体材料として、ガリウムヒ素(GaAs)や炭化珪素(Si [0048] In the present invention, a semiconductor material other than silicon, gallium arsenide (GaAs) or silicon carbide (Si
C)などの化合物半導体材料を用いることも可能である。 C) it is also possible to use a compound semiconductor material such as.

【0049】更に、上記の実施の形態では、活性領域6 [0049] Further, in the above embodiment, the active region 6
Aの近傍のフィールド酸化膜6の下部に沿って、ガードリング領域10を備える構成としたが、これに代えてダブルガードリング構造や、フィールドリング構造、VL Along the bottom of the field oxide film 6 in the vicinity of A, it has been configured to include a guard ring region 10, double guard ring structure or alternatively, the field ring structure, VL
D構造、SIPOS構造などを設ける構成としても勿論良い。 D structure, of course may be provided with a like SIPOS structure.

【0050】このように、本発明はここでは記載していない様々な実施の形態を含むことは勿論である。 [0050] Thus, the present invention naturally includes various embodiments which are not described here. したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。 Accordingly, the technical scope of the present invention is defined only by the invention specifying matters according to the scope of claims reasonable from the above description.

【0051】 [0051]

【発明の効果】以上の説明から明らかなように、本発明によれば、順方向電圧降下(オン抵抗)が低く、逆方向特性の優れたショットキバリア半導体装置を実現することが出来る。 As apparent from the foregoing description, according to the present invention, the forward voltage drop (ON resistance) is low, it is possible to realize an excellent Schottky barrier semiconductor device in the reverse direction characteristics.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の実施の形態に係る半導体装置(SB The semiconductor device according to an embodiment of the invention; FIG (SB
D)の断面図である。 It is a cross-sectional view of D).

【図2】本発明の実施の形態に係る半導体装置(SB The semiconductor device according to the embodiment of the present invention; FIG (SB
D)におけるn型シリコン領域の表面露出形状を示す平面図である。 It is a plan view showing a surface-exposed shape of the n-type silicon region in D).

【図3】本発明の実施の形態に係る半導体装置(SB The semiconductor device according to the embodiment of the present invention; FIG (SB
D)の模式的な幾何学的形状を示す分解斜視図である。 Is an exploded perspective view showing a schematic geometry of D).

【図4】本発明の実施の形態に係る半導体装置(SB The semiconductor device according to the embodiment of the present invention; FIG (SB
D)におけるショットキ接合界面での順電流の流れる方向を示す断面説明図である。 It is a cross-sectional view showing the direction of flow of the forward current at the Schottky junction interface in D).

【図5】本発明の実施の形態に係る半導体装置(SB The semiconductor device according to an embodiment of the present invention; FIG (SB
D)におけるn型シリコン領域に空乏層が充たされた状態を示す断面説明図である It is a sectional view showing a state in which the filled depletion layer in the n-type silicon region in D)

【図6】本発明の実施の形態に係る半導体装置(SB The semiconductor device according to the embodiment of the invention; FIG (SB
D)の順電圧特性と逆方向バイアス特性とを示す特性図である。 It is a characteristic diagram showing a forward voltage characteristics and reverse bias characteristics of D).

【図7】本発明の実施の形態に係る半導体装置(SB The semiconductor device according to an embodiment of the present invention; FIG (SB
D)におけるn型シリコン領域に空乏層が漸次拡がる状態を示す平面説明図である。 Depletion n-type silicon region in D) is a plan view showing a gradual spread state.

【図8】発明の他の実施の形態に係る半導体装置(SB The semiconductor device according to another embodiment of FIG. 8 invention (SB
D)におけるn型シリコン領域の平面(露出)形状とp Planes of n-type silicon region in D) (Exposure) shape and p
型シリコン領域の平面形状を示す平面図である。 Is a plan view showing a planar shape of the type silicon region.

【図9】従来のSBDの断面図である。 9 is a cross-sectional view of a conventional SBD.

【図10】従来のSBDにおける(p型)半導体領域の形状を示す平面図である。 [10] in a conventional SBD (p-type) is a plan view showing the shape of the semiconductor region.

【図11】従来のSBDにおける(p型)半導体領域の他の形状を示す平面図である。 [11] in a conventional SBD (p-type) is a plan view showing another shape of the semiconductor region.

【図12】従来のSBDにおける(p型)半導体領域同士の間に空乏層が形成された状態を示す断面図である。 12 is a sectional view showing a depletion layer formed state during the (p-type) semiconductor region between the conventional SBD.

【図13】従来のSBDにおける(p型)半導体領域同士の間に空乏層が隙間を介して形成されている状態を示す平面説明図である。 [13] depletion between (p-type) semiconductor region between the conventional SBD is an explanatory plan view showing a state that is formed through a gap.

【符号の説明】 DESCRIPTION OF SYMBOLS

1 SBD 3、3A n型シリコン領域(第1半導体領域) 5 p型シリコン領域(第2半導体領域) 7 バリアメタル層(ショットキバリア用金属層) 8 表面電極層 9 裏面電極層 1 SBD 3, 3A n-type silicon region (first semiconductor region) 5 p-type silicon region (second semiconductor region) 7 a barrier metal layer (Schottky barrier metal layer) 8 surface electrode layer 9 back electrode layer

Claims (7)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 第1導電型の第1半導体領域と、 前記第1半導体領域の表面に形成され、且つ前記第1半導体領域をその内部に島状に露出させるための複数の開口部を有する第2導電型の第2半導体領域と、 前記複数の開口部に露出した前記第1半導体領域の表面に、前記第1半導体領域とショットキ接合をなすように形成されたショットキ電極層とを備えたことを特徴とする半導体装置。 Has a 1. A first semiconductor region of a first conductivity type, said first formed on the surface of the semiconductor region, and a plurality of openings for exposing the first semiconductor region in an island shape on the inside a second semiconductor region of a second conductivity type on the surface of the first semiconductor region exposed to the plurality of openings, and a Schottky electrode layer formed so as to form said first semiconductor region and the Schottky junction wherein a.
  2. 【請求項2】 前記第2半導体領域は、前記第1半導体領域よりも高不純物密度であり、前記ショットキ電極層は、前記第2半導体領域に対してオーミック接触をなすことを特徴とする請求項1記載の半導体装置。 Wherein said second semiconductor region is a high impurity concentration than the first semiconductor region, said Schottky electrode layer, claims, characterized in that forming an ohmic contact with the second semiconductor region 1 the semiconductor device according.
  3. 【請求項3】 前記複数の開口部は、同一ピッチで2次元的に配列されていることを特徴とする請求項1又は2 Wherein the plurality of openings, according to claim 1 or 2, characterized in that it is two-dimensionally arranged at the same pitch
    記載の半導体装置。 The semiconductor device according.
  4. 【請求項4】 前記開口部は円形で、その直径は、ゼロバイアスにおいて内部に中性領域が残存するように設定されていることを特徴とする請求項1〜3のいずれか1 Wherein said opening is circular, the diameter of which any of claims 1 to 3, characterized in that the neutral area therein is set to remain at zero bias 1
    項記載の半導体装置。 The semiconductor device of claim wherein.
  5. 【請求項5】 前記開口部は多角形で、その多角形の対向する2辺間の距離は、ゼロバイアスにおいて内部に中性領域が残存するように設定されていることを特徴とする請求項1〜3のいずれか1項記載の半導体装置。 In wherein said openings polygonal, claim the opposing distance between the two sides of the polygon, characterized in that the neutral region is set to remain within the zero bias the semiconductor device of any one of 1 to 3.
  6. 【請求項6】 前記多角形は、正六角形であることを特徴とする請求項5に記載の半導体装置。 Wherein said polygon, a semiconductor device according to claim 5, characterized in that a regular hexagon.
  7. 【請求項7】 前記 ショットキ電極層は、 前記第1半導体領域に対してショットキ障壁を有し、且つ前記第1半導体領域との金属学的反応性が弱いバリアメタル層と、 前記バリアメタル層よりも高電導性の表面電極層との2 Wherein said Schottky electrode layer has a Schottky barrier with respect to said first semiconductor region, a and metallurgical reactive weak barrier metal layer between the first semiconductor region, from the barrier metal layer 2 also show a high conductivity of the surface electrode layer
    層構造からなることを特徴とする請求項1〜6のいずれか1項記載の半導体装置。 The semiconductor device of any one of claims 1 to 6, characterized in that a layer structure.
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