JP2002303889A - Manufacturing method for active element array board - Google Patents
Manufacturing method for active element array boardInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、情報機器などに用
いられる画像表示装置の表示パネルを構成するアクティ
ブ素子アレイ基板およびその製造方法に関するものであ
る。[0001] 1. Field of the Invention [0002] The present invention relates to an active element array substrate constituting a display panel of an image display device used for information equipment and the like, and a method of manufacturing the same.
【０００２】[0002]
【従来の技術】従来から、ＯＡ機器やテレビなどの情報
機器にその画像表示装置として液晶表示装置が広く用い
られており、その液晶表示装置の表示画面を備えた液晶
表示パネルは、その内部に挟持された液晶を駆動する薄
膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ ＴｒａｎＳｉｓ
ｔｏｒ；以下、ＴＦＴと略す）などのアクティブ素子が
基板上に複数配列されたアクティブ素子アレイ基板を有
している。2. Description of the Related Art Conventionally, a liquid crystal display device has been widely used as an image display device for information equipment such as OA equipment and a television, and a liquid crystal display panel having a display screen of the liquid crystal display device is internally provided. A thin film transistor driving the sandwiched liquid crystal (Thin Film TranSis)
tor; hereinafter abbreviated as TFT) and an active element array substrate in which a plurality of active elements are arranged on the substrate.
【０００３】このような表示パネルの表示画面における
開口率を高めるため基板上の最上層に画素電極を形成し
たアクティブ素子アレイ基板およびその製造方法として
は、シンジョウ他著，短縮工程法により作製した高開口
率１１．３インチＳＶＧＡＴＦＴ−ＬＣＤ，１９９６年
アクティブマトリックス液晶表示装置国際学会（ＡＭ−
ＬＣＤ ９６）予稿集，第２０１頁〜第２０４頁（Ｍ．
Ｓｉｎｊｏｕ ｅｔａｌ．，Ａ Ｈｉｇｈ Ａｐｅｒｔ
ｕｒｅ Ｒａｔｉｏ １１．３ ｉｎｃｈ−ｄｉａｇｏ
ｎａｌ ＳＶＧＡ ＴＦＴ−ＬＣＤｓ Ｆａｂｒｉｃａ
ｔｅｄ ｂｙＲｅｄｕｃｅｄ Ｐｒｏｃｅｓｓ Ｍｅｔ
ｈｏｄ，Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐ
ａｐｅｒｓ １９９６ Ｉｎｔｅｒｎａｔｉｏｎａｌ
Ｗｏｒｋｓｈｏｐ ｏｎ Ａｃｔｉｖｅ−Ｍａｔｒｉｘ
Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙｓ
（ＡＭ−ＬＣＤ ９６），ｐｐ．２０１〜ｐｐ．２０
４）に記載されたものが知られている。An active element array substrate having a pixel electrode formed on the uppermost layer on the substrate in order to increase the aperture ratio on the display screen of the display panel and a method of manufacturing the same are described by Shinjo et al. Aperture 11.3 inch SVGA TFT-LCD, 1996 Active Matrix Liquid Crystal Display International Association (AM-
LCD 96) Proceedings, pp. 201-204 (M.
Sinjo et al. , A High Apert
ure Ratio 11.3 inch-diago
nal SVGA TFT-LCDs Fabrica
ted byReduced Process Met
hod, Digest of Technical P
apers 1996 International
Works on Active-Matrix
Liquid Crystal Displays
(AM-LCD 96), pp. 201-pp. 20
The one described in 4) is known.
【０００４】図５は従来のアクティブ素子アレイ基板お
よびその製造方法を示す断面図である。図５において、
１はガラスからなる基板、２および３はＴＦＴ４のソー
ス電極およびドレイン電極、５はＴＦＴ４のゲート電極
配線、６はソース電極２に接続されるソース配線、７は
層間絶縁膜、７ａはドレイン電極３と画素電極８とを接
続するため層間絶縁膜７に形成されたコンタクトホール
である。FIG. 5 is a sectional view showing a conventional active element array substrate and a method of manufacturing the same. In FIG.
1 is a substrate made of glass, 2 and 3 are source and drain electrodes of the TFT 4, 5 is a gate electrode wiring of the TFT 4, 6 is a source wiring connected to the source electrode 2, 7 is an interlayer insulating film, and 7a is a drain electrode 3 And a contact hole formed in the interlayer insulating film 7 for connecting the pixel electrode 8 with the pixel electrode 8.
【０００５】まず、ガラスからなる基板１上に、インジ
ュウム錫酸化物（Ｉｎｄｉｕｍ Ｔｈｉｎ Ｏｘｉｄ
ｅ；以下、ＩＴＯと略す）からなるソース電極２ならび
にドレイン電極３を形成する。次に、ａ−Ｓｉならびに
ＳｉＮをそれぞれチャネル層およびゲート絶縁膜とし、
ソース電極２とドレイン電極３およびゲート電極配線５
を有するＴＦＴ４、ならびにソース電極２上にソース配
線６を形成する。さらに、全面に感光性でありかつ低誘
電率（比誘電率＝３．５）の層間膜をスピン塗布し、露
光現像により形成したコンタクトホール７ａを有する厚
さ１．５μｍの層間絶縁膜７を形成する。次に、全面に
再度ＩＴＯを成膜後、フォト・エッチング工程により画
素電極８を形成する。ここで、画素電極８は、コンタク
トホール７ａを介してドレイン電極３と接続され、かつ
ゲート電極配線５上ならびにソース配線６上に一部重ね
て層間絶縁膜７上に形成される。[0005] First, indium tin oxide (Indium Thin Oxide) is placed on a substrate 1 made of glass.
e; a source electrode 2 and a drain electrode 3 made of ITO) are formed. Next, a-Si and SiN are used as a channel layer and a gate insulating film, respectively,
Source electrode 2 and drain electrode 3 and gate electrode wiring 5
The source line 6 is formed on the TFT 4 having the above structure and the source electrode 2. Further, a 1.5 μm thick interlayer insulating film 7 having a contact hole 7 a formed by exposure and development is formed by spin-coating a photosensitive and low dielectric constant (relative dielectric constant = 3.5) interlayer film on the entire surface. Form. Next, after forming ITO again on the entire surface, the pixel electrode 8 is formed by a photo-etching process. Here, the pixel electrode 8 is connected to the drain electrode 3 via the contact hole 7a, and is formed on the interlayer insulating film 7 so as to partially overlap the gate electrode wiring 5 and the source wiring 6.
【０００６】以上のように、層間絶縁膜７により、最上
層の画素電極８をゲート電極配線５上ならびにソース配
線６上にまで拡張して形成でき、画素電極８の面積を大
きくできる。また、層間絶縁膜７をスピン塗布で厚く形
成することにより、画素電極８とゲート電極配線５なら
びにソース配線６との間の寄生容量が低減される。よっ
て、クロストークの発生を抑制した開口率の大きな液晶
表示装置を得ることが可能となる。As described above, the pixel electrode 8 in the uppermost layer can be formed to extend over the gate electrode wiring 5 and the source wiring 6 by the interlayer insulating film 7, and the area of the pixel electrode 8 can be increased. Also, by forming the interlayer insulating film 7 to be thick by spin coating, the parasitic capacitance between the pixel electrode 8 and the gate electrode wiring 5 and between the pixel wiring 8 and the source wiring 6 is reduced. Therefore, it is possible to obtain a liquid crystal display device having a large aperture ratio in which occurrence of crosstalk is suppressed.
【０００７】[0007]
【発明が解決しようとする課題】しかしながら上記のよ
うな従来のアクティブ素子アレイ基板およびその製造方
法では、上述したように厚く形成した層間絶縁膜７上に
画素電極８を形成する場合、各ソース配線６から引き出
され基板１上に隣接して形成された複数の実装端子間
で、以下に説明する理由により、ショートが発生する恐
れがあるという問題点を有していた。However, in the above-described conventional active element array substrate and the method of manufacturing the same, when the pixel electrode 8 is formed on the thick interlayer insulating film 7 as described above, each source wiring 6, there is a problem that a short circuit may occur between a plurality of mounting terminals formed adjacently on the substrate 1 for the reason described below.
【０００８】この実装端子間でのショートの発生につい
て、図５，図６および図７を用いて以下に説明する。図
６は従来のアクティブ素子アレイ基板およびその製造方
法での実装端子部における画素電極の形成前（図６
（ａ））および形成後（図６（ｂ））での部分透視平面
図である。また、図７は図６（ａ）中のＡ−Ｂ断面にお
ける画素電極の形成工程を示した構造断面図である。The occurrence of a short circuit between the mounting terminals will be described below with reference to FIGS. 5, 6 and 7. FIG. 6 shows a conventional active element array substrate and a method of manufacturing the same before forming a pixel electrode in a mounting terminal portion (FIG. 6).
FIG. 7A is a partial perspective plan view after (a) and after formation (FIG. 6 (b)). FIG. 7 is a structural cross-sectional view showing a step of forming a pixel electrode in a cross section taken along a line AB in FIG.
【０００９】図６および図７おいて、６ａはソース配線
６（図５）から引き出されそのソース配線６に給電する
実装端子、８ａはＩＴＯからなる画素電極材料、８ｂは
層間絶縁膜端部７ｂ近傍に残った画素電極材料残渣、９
は画素電極材料８ａをパターニングするためのマスクと
なるレジスト、９ａは層間絶縁膜端部７ｂ近傍に残った
レジスト残渣である。その他の構成は図５に示したもの
と同じであるので、同一構成部分には同一の符号を付し
て詳細な説明を省略する。6 and 7, reference numeral 6a denotes a mounting terminal which is drawn out from the source wiring 6 (FIG. 5) and supplies power to the source wiring 6, 8a denotes a pixel electrode material made of ITO, and 8b denotes an interlayer insulating film end 7b. Pixel electrode material residue remaining in the vicinity, 9
Is a resist serving as a mask for patterning the pixel electrode material 8a, and 9a is a resist residue remaining near the interlayer insulating film end 7b. Other configurations are the same as those shown in FIG. 5, and therefore, the same components will be denoted by the same reference characters and detailed description thereof will be omitted.
【００１０】まず、図６（ａ）に示すように、画素電極
８の形成前すなわち層間絶縁膜７の形成工程において、
層間絶縁膜７は、コンタクトホール７ａを有する（図
５）とともに、層間絶縁膜端部７ｂにおいてＴＦＴ４へ
の給電のための実装端子６ａを露呈するように形成され
る。次に、図７（ａ）に示すように、全面にＩＴＯを成
膜し画素電極材料８ａを形成後、画素電極８を形成する
フォト・エッチング工程のためのレジスト９を全面に塗
布する。First, as shown in FIG. 6A, before forming the pixel electrode 8, that is, in the process of forming the interlayer insulating film 7,
The interlayer insulating film 7 has a contact hole 7a (FIG. 5) and is formed so as to expose a mounting terminal 6a for supplying power to the TFT 4 at an end 7b of the interlayer insulating film. Next, as shown in FIG. 7A, an ITO film is formed on the entire surface to form a pixel electrode material 8a, and then a resist 9 for a photo-etching step of forming the pixel electrode 8 is applied on the entire surface.
【００１１】ここで、層間絶縁膜端部７ｂ近傍における
レジスト９の膜厚Ｔ１は、層間絶縁膜７が厚いため、層
間絶縁膜端部７ｂ近傍以外での膜厚Ｔ２よりも厚くな
る。このため、レジスト９の露光現像後において図７
（ｂ）に示すように層間絶縁膜端部７ｂ近傍にレジスト
残渣９ａが生じやすい。このようにしてレジスト残渣９
ａが生じると、当然のこととして、次工程である画素電
極材料８ａのエッチング工程において、図７（ｃ）に示
すように、層間絶縁膜端部７ｂ近傍に画素電極材料残渣
８ｂが生じ、この画素電極材料残渣８ｂにより図６
（ｂ）に示すように隣接した実装端子６ａ間でのショー
トが発生する。Here, the film thickness T1 of the resist 9 near the interlayer insulating film end 7b is larger than the film thickness T2 at portions other than near the interlayer insulating film end 7b because the interlayer insulating film 7 is thick. For this reason, after the exposure and development of the resist 9, FIG.
As shown in (b), a resist residue 9a is likely to be generated in the vicinity of the end portion 7b of the interlayer insulating film. Thus, the resist residue 9
When a occurs, as a matter of course, in the next step of etching the pixel electrode material 8a, as shown in FIG. 7C, a pixel electrode material residue 8b is generated near the edge 7b of the interlayer insulating film. As shown in FIG.
As shown in (b), a short circuit occurs between the adjacent mounting terminals 6a.
【００１２】このようにして実装端子６ａ間をショート
する画素電極材料残渣８ｂの発生原因となるレジスト残
渣９ａの発生を防ぐためには、レジスト９の膜厚を全体
的に薄くするか、レジスト９の露光現像を過度に行うな
どが考えられるが、前者ではレジスト９のピンホール密
度の増加が懸念され、後者では、生産タクト延長による
生産性の低下やレジストパターンのサイズ細りが懸念さ
れる。In order to prevent the generation of the resist residue 9a which causes the generation of the pixel electrode material residue 8b that short-circuits between the mounting terminals 6a in this manner, the thickness of the resist 9 is reduced as a whole or the resist 9 is Excessive exposure and development may be considered. In the former, however, there is a concern that the pinhole density of the resist 9 will increase, and in the latter, there is a concern that productivity may be reduced due to extension of production tact and the size of the resist pattern may be reduced.
【００１３】本発明は、上記従来の問題点を解決するも
ので、生産タクトを変えることなく、厚い層間絶縁膜を
用いても実装端子間でのショートを防止することができ
るアクティブ素子アレイ基板およびその製造方法を提供
する。An object of the present invention is to solve the above-mentioned conventional problems, and to provide an active element array substrate capable of preventing a short circuit between mounting terminals even if a thick interlayer insulating film is used without changing production tact. The manufacturing method is provided.
【００１４】[0014]
【課題を解決するための手段】上記の課題を解決するた
めに本発明のアクティブ素子アレイ基板およびその製造
方法は、層間絶縁膜が厚く形成されている場合であって
も、その膜端部であって隣り合う実装端子の間に設けた
凸部における後工程でのレジスト残渣を無くすことを特
徴とする。In order to solve the above-mentioned problems, an active element array substrate and a method of manufacturing the same according to the present invention provide a method of manufacturing an active element array substrate at an end of a film even if an interlayer insulating film is formed thick. In addition, the present invention is characterized in that a resist residue in a post-process at a convex portion provided between adjacent mounting terminals is eliminated.
【００１５】以上により、生産タクトを変えることな
く、厚い層間絶縁膜を用いても実装端子間でのショート
を防止することができる。As described above, it is possible to prevent a short circuit between the mounting terminals even if a thick interlayer insulating film is used, without changing the production tact.
【００１６】[0016]
【発明の実施の形態】本発明のアクティブ素子アレイ基
板は、基板と、前記基板上に配列された複数のアクティ
ブ素子と、前記アクティブ素子毎に電気的に接続されて
引出され互いに隣り合うように配列された複数の実装端
子と、前記アクティブ素子を覆うとともに前記複数の実
装端子が開口されるように端部が形成された層間絶縁膜
と、前記アクティブ素子の各々に対応して前記層間絶縁
膜に形成されたコンタクトホールを通じて前記アクティ
ブ素子に接続された画素電極とを備えるアクティブ素子
アレイ基板であって、前記各実装端子間に対応する前記
層間絶縁膜端部に尖形状の凸部が形成されたことを特徴
とする。この構成によると、画素電極の材料による実装
端子間のショートを防止することができる。BEST MODE FOR CARRYING OUT THE INVENTION An active element array substrate according to the present invention comprises: a substrate; a plurality of active elements arranged on the substrate; A plurality of mounting terminals arranged, an interlayer insulating film covering the active element and having an end formed so as to open the plurality of mounting terminals; and the interlayer insulating film corresponding to each of the active elements. A pixel electrode connected to the active element through a contact hole formed in the active element array substrate, wherein a pointed protrusion is formed at an end of the interlayer insulating film corresponding to between the mounting terminals. It is characterized by having. According to this configuration, a short circuit between the mounting terminals due to the material of the pixel electrode can be prevented.
【００１７】また、本発明のアクティブ素子アレイ基板
は、上記アクティブ素子を薄膜トランジスタで構成し、
この薄膜トランジスタのドレイン電極に画素電極を接続
した構成とする。この構成によると、表示画像における
クロストークをより低減することができる。Further, in the active element array substrate according to the present invention, the active element is constituted by a thin film transistor,
The pixel electrode is connected to the drain electrode of the thin film transistor. According to this configuration, crosstalk in a display image can be further reduced.
【００１８】また、本発明のアクティブ素子アレイ基板
は、上記の層間絶縁膜を有機膜とした構成とする。この
構成によると、容易に厚い層間絶縁膜の形成が可能とな
る。Further, the active element array substrate of the present invention has a structure in which the above-mentioned interlayer insulating film is an organic film. According to this configuration, a thick interlayer insulating film can be easily formed.
【００１９】また、本発明のアクティブ素子アレイ基板
は、上記の画素電極をインジュウム錫酸化物で形成した
構成とする。この構成によると、アクティブ素子および
層間絶縁膜にダメージを与えずに低抵抗・高透過率な電
極を形成可能となる。Further, the active element array substrate of the present invention has a configuration in which the above-mentioned pixel electrode is formed of indium tin oxide. According to this configuration, an electrode having low resistance and high transmittance can be formed without damaging the active element and the interlayer insulating film.
【００２０】また、本発明の請求項１に記載のアクティ
ブ素子アレイ基板の製造方法は、基板上に複数のアクテ
ィブ素子を形成する工程と、前記複数のアクティブ素子
の各々に電気的に接続されて引き出された複数の実装端
子を、所定間隔を隔てて配列させて形成する工程と、全
面に層間絶縁膜材料を塗布する工程と、前記層間絶縁膜
材料に対して所定パターンを有するフォトマスクにより
露光現像し、前記各アクティブ素子に通ずるコンタクト
ホールと前記各実装端子間の端部に凸部とを有する層間
絶縁膜を形成する工程と、全面に画素電極材料を形成す
る工程と、前記画素電極材料上に感光性レジストを塗布
し露光現像する工程と、前記感光性レジストをマスクと
してエッチングし、前記コンタクトホールを通じて前記
アクティブ素子に接続された画素電極を形成する工程
と、を備えるアクティブ素子アレイ基板の製造方法であ
る。この製造方法によると、厚い層間絶縁膜の形成を可
能とするとともに、画素電極の材料による実装端子間の
ショートを防止することができる。According to a first aspect of the present invention, there is provided a method of manufacturing an active element array substrate, comprising: forming a plurality of active elements on a substrate; and electrically connecting each of the plurality of active elements. Forming a plurality of lead-out mounting terminals arranged at predetermined intervals, applying an interlayer insulating film material over the entire surface, and exposing the interlayer insulating film material with a photomask having a predetermined pattern. Developing, forming an interlayer insulating film having a contact hole leading to each of the active elements and a convex portion at an end between each of the mounting terminals; forming a pixel electrode material on the entire surface; A step of applying a photosensitive resist thereon and exposing and developing the same, etching using the photosensitive resist as a mask, and forming the active element through the contact hole. Forming a connection pixel electrode, a method for manufacturing an active element array substrate comprising a. According to this manufacturing method, a thick interlayer insulating film can be formed, and a short circuit between the mounting terminals due to the material of the pixel electrode can be prevented.
【００２１】本発明の請求項２に記載のアクティブ素子
アレイ基板の製造方法は、請求項１に記載のアクティブ
素子を形成する工程では、このアクティブ素子として薄
膜トランジスタを形成し、層間絶縁膜を形成する工程で
は、この層間絶縁膜に、薄膜トランジスタのドレイン電
極に画素電極に通ずるコンタクトホールを設ける製造方
法とする。この製造方法によると、表示画像におけるク
ロストークをより低減することができる。According to a second aspect of the present invention, in the method of manufacturing an active element array substrate according to the first aspect, in the step of forming the active element, a thin film transistor is formed as the active element and an interlayer insulating film is formed. In the step, a manufacturing method is provided in which a contact hole communicating with a pixel electrode is formed in a drain electrode of the thin film transistor in the interlayer insulating film. According to this manufacturing method, crosstalk in a display image can be further reduced.
【００２２】本発明の請求項３に記載のアクティブ素子
アレイ基板の製造方法は、請求項１または２に記載の層
間絶縁膜を形成する工程では、層間絶縁膜として感光性
有機膜を用いる製造方法とする。この製造方法による
と、層間絶縁膜材料の加工工程を通常のフォト工程の装
置と共有化して行うことが可能となる。According to a third aspect of the present invention, there is provided a method of manufacturing an active element array substrate, wherein the step of forming an interlayer insulating film according to the first or second aspect uses a photosensitive organic film as the interlayer insulating film. And According to this manufacturing method, it is possible to share the processing step of the material of the interlayer insulating film with an apparatus in a normal photo step.
【００２３】本発明の請求項４に記載のアクティブ素子
アレイ基板の製造方法は、請求項１〜３のいずれかに記
載の画素電極を形成する工程では、画素電極としてイン
ジュウム錫酸化物を用いる製造方法とする。この製造方
法によると、アクティブ素子および層間絶縁膜にダメー
ジを与えずに低抵抗・高透過率な電極を形成可能とす
る。According to a fourth aspect of the present invention, there is provided a method of manufacturing an active element array substrate, wherein in the step of forming a pixel electrode according to any one of the first to third aspects, indium tin oxide is used as the pixel electrode. Method. According to this manufacturing method, an electrode having low resistance and high transmittance can be formed without damaging the active element and the interlayer insulating film.
【００２４】以上の構成または方法によると、層間絶縁
膜が厚く形成されている場合であっても、その膜端部で
あって隣り合う実装端子の間に設けた尖形状の凸部にお
ける後工程でのレジスト残渣を無くすことができる。According to the above configuration or method, even when the interlayer insulating film is formed thick, the post-process at the pointed protrusion provided between the adjacent mounting terminals at the film end. Resist residue can be eliminated.
【００２５】本発明の請求項５記載の液晶表示パネルの
製造方法は、２枚の基板間に挟持された液晶を複数の画
素電極を介して駆動し、画像を表示する液晶表示パネル
の製造方法であって、前記２枚の基板のうちのいずれか
一方の基板はアクティブ素子アレイ基板であり、このア
クティブ素子アレイ基板を、請求項１〜４のいずれかに
記載のアクティブ素子アレイ基板の製造方法により製造
する。これにより、クロストークの発生を抑制した開口
率の高い液晶表示パネルを得ることができる。According to a fifth aspect of the present invention, there is provided a method of manufacturing a liquid crystal display panel for displaying an image by driving a liquid crystal sandwiched between two substrates through a plurality of pixel electrodes. 5. A method for manufacturing an active element array substrate according to claim 1, wherein one of said two substrates is an active element array substrate. It is manufactured by This makes it possible to obtain a liquid crystal display panel having a high aperture ratio in which the occurrence of crosstalk is suppressed.
【００２６】本発明の請求項６記載の画像表示装置の製
造方法は、少なくともアクティブ素子アレイ基板を備え
る画像表示装置の製造方法であって、前記アクティブ素
子アレイ基板を請求項１〜４のいずれかに記載のアクテ
ィブ素子アレイ基板の製造方法により製造する画像表示
装置の製造方法である。According to a sixth aspect of the present invention, there is provided a method of manufacturing an image display device having at least an active element array substrate, wherein the active element array substrate is provided with at least one of the first to fourth aspects. A method for manufacturing an image display device manufactured by the method for manufacturing an active element array substrate described in (1).
【００２７】以下、本発明の実施の形態を示すアクティ
ブ素子アレイ基板およびその製造方法について、図面を
参照しながら具体的に説明する。Hereinafter, an active element array substrate and a method of manufacturing the same according to an embodiment of the present invention will be specifically described with reference to the drawings.
【００２８】図１は本実施の形態のアクティブ素子アレ
イ基板の製造工程中における実装端子部の平面構造を示
し、図２（ａ）、（ｂ）、（ｃ）、（ｄ）および図３
（ａ）、（ｂ）、（ｃ）、（ｄ）は、本実施の形態のア
クティブ素子アレイ基板の製造方法による各工程におい
て、アクティブ素子部の断面構造および実装端子部の平
面構造を示し、図４（ａ）、（ｂ）、（ｃ）、（ｄ）お
よび図４（ｅ）、（ｆ）、（ｇ）、（ｈ）は、図３
（ｂ）、（ｃ）、（ｄ）に示す各工程におけるＥ−Ｆ断
面およびＣ−Ｄ断面の構造を示している。FIG. 1 shows the planar structure of the mounting terminal portion during the manufacturing process of the active element array substrate of the present embodiment, and FIGS. 2 (a), (b), (c), (d) and FIG.
(A), (b), (c), and (d) show a cross-sectional structure of an active element portion and a planar structure of a mounting terminal portion in each step of the method for manufacturing an active element array substrate according to the present embodiment. FIGS. 4 (a), (b), (c), (d) and FIGS. 4 (e), (f), (g), (h) show FIGS.
The structure of EF section and CD section in each process shown to (b), (c), and (d) is shown.
【００２９】図１、図２、図３および図４において、１
１、１２、１３および１４は、それぞれアクティブ素子
であるＴＦＴを構成するゲート絶縁膜、チャネル層、チ
ャネル保護膜およびコンタクト層、９ｂは画素電極材料
８ａをパターニングするマスクとなるレジストパター
ン、７ｃは層間絶縁膜端部７ｂに設けた層間絶縁膜７の
尖形状の凸部であり、その他の構成は従来例として図
５、図６、図７に示したアクティブ素子アレイ基板と同
じであるため、同一構成部分には同一符号を付して詳細
な説明を省略する。In FIG. 1, FIG. 2, FIG. 3, and FIG.
Reference numerals 1, 12, 13, and 14 denote a gate insulating film, a channel layer, a channel protective film, and a contact layer, respectively, which constitute a TFT as an active element; 9b, a resist pattern serving as a mask for patterning a pixel electrode material 8a; It is a pointed convex portion of the interlayer insulating film 7 provided at the insulating film end 7b, and the other configuration is the same as the active element array substrate shown in FIGS. 5, 6, and 7 as a conventional example. The components are denoted by the same reference numerals, and detailed description is omitted.
【００３０】まず、図２（ａ）に示すように、ガラス
（コーニング社製；＃１７３７、寸法；３７０×４７０
mm2）からなる基板１上に、Ａｒガスを用いたスパッタ
リング法により厚さ３５０ｎｍのＡｌＺｒ合金（Ｚｒ：
１ａｔ．％）を成膜後、ゲートパターンにエッチング加
工し、ゲート電極配線５を形成する。次に、プラズマ化
学気相蒸着法（以下、ｐ−ＣＶＤ法と略す）により、ゲ
ート絶縁膜１１となる第１のＳｉＮｘとチャネル層１２
となる非晶質Ｓｉとさらに第２のＳｉＮｘとの三層をそ
れぞれ厚さ２００ｎｍ、５０ｎｍ、１５０ｎｍ成膜後、
上層の第２のＳｉＮｘをパターニングしチャネル保護膜
１３を形成する。First, as shown in FIG. 2A, glass (Corning Co .; # 1737, dimensions: 370 × 470)
mm 2 ) on a substrate 1 by a sputtering method using Ar gas to have a thickness of 350 nm of an AlZr alloy (Zr:
1 at. %), A gate pattern is etched to form a gate electrode wiring 5. Next, the first SiNx to be the gate insulating film 11 and the channel layer 12 are formed by plasma enhanced chemical vapor deposition (hereinafter abbreviated as p-CVD).
After forming three layers of amorphous Si and a second SiNx with a thickness of 200 nm, 50 nm, and 150 nm, respectively,
The upper second SiNx is patterned to form a channel protective film 13.
【００３１】次に、全面に、ｐ−ＣＶＤ法により、Ｐを
不純物添加してｎ型とした厚さ５０ｎｍのｎ型非晶質Ｓ
ｉと、Ａｒガスを用いたスパッタリング法により厚さを
それぞれ１００ｎｍならびに３５０ｎｍとしたＴｉとＡ
ｌとを成膜する。次に、前記の非晶質Ｓｉとｎ型非晶質
ＳｉとＴｉとＡｌとをエッチング加工することにより、
それぞれＴＦＴを構成するチャネル層１２とコンタクト
層１４とソース電極２とドレイン電極３とを形成すると
ともに、同時に、各ソース電極２から引き出して図３
（ａ）に示すような互いに隣接する実装端子６ａを形成
する。Next, an n-type amorphous S having a thickness of 50 nm was formed on the entire surface to be n-type by doping P with an impurity by p-CVD.
i, Ti and A having a thickness of 100 nm and 350 nm, respectively, by sputtering using Ar gas.
is formed. Next, by etching the above-mentioned amorphous Si, n-type amorphous Si, Ti and Al,
A channel layer 12, a contact layer 14, a source electrode 2, and a drain electrode 3, which respectively constitute a TFT, are formed, and are simultaneously drawn out of each source electrode 2.
The mounting terminals 6a adjacent to each other as shown in FIG.
【００３２】次に、図２（ｂ）に示すように、全面に感
光性有機材料（日本合成ゴム社製；ＰＣ−３０２）から
なる層間膜をスピン塗布（１０００ｒｐｍ １５ｓｅ
ｃ）し、露光現像によりコンタクトホール７ａと、図３
（ｂ）、図４（ａ）、図４（ｅ）に示すように、層間絶
縁膜端部７ｂにおいて実装端子６ａ間であってゲート絶
縁膜１１上に尖形状の凸部７ｃ（幅７０μｍ、凸高さ５
０μｍ）とを有する厚さ２．５μｍの層間絶縁膜７を形
成する。ここで図３（ｂ）中のＥ−Ｆ断面およびＣ−Ｄ
断面（Ｃ−Ｄ断面は尖形状の凸部７ｃの断面）での層間
絶縁膜７のテーパ角は、それぞれ約７０度および約５０
度であった（それぞれ、図４（ａ）および図４（ｅ）に
対応）。Next, as shown in FIG. 2B, an interlayer film made of a photosensitive organic material (manufactured by Nippon Synthetic Rubber Co .; PC-302) is spin-coated (1000 rpm for 15 seconds) on the entire surface.
c) and the contact hole 7a is exposed and developed, as shown in FIG.
4 (b), as shown in FIGS. 4 (a) and 4 (e), a pointed projection 7c (width 70 μm, width 70 μm) between the mounting terminals 6a and on the gate insulating film 11 at the end 7b of the interlayer insulating film. Convex height 5
0 μm) and an interlayer insulating film 7 having a thickness of 2.5 μm. Here, the EF cross section and CD in FIG.
The taper angles of the interlayer insulating film 7 in the cross section (the CD cross section is the cross section of the pointed projection 7c) are about 70 degrees and about 50 degrees, respectively.
(Corresponding to FIGS. 4A and 4E, respectively).
【００３３】次に、図４（ｂ）および図４（ｆ）に示す
ように、全面にＡｒとＯ2の混合ガスを用いたスパッタ
リング法によりＩＴＯを厚さ約１００ｎｍ成膜し、画素
電極材料８ａを形成するとともに、この画素電極材料８
ａを図２（ｃ）に示すようにコンタクトホール７ａを通
じてドレイン電極と接続後、ポジ型感光性レジスト（東
京応化社製；ＯＦＰＲ−５０００）を全面にスピン塗布
（１２００ｒｐｍ ２０ｓｅｃ）してレジスト９を形成
する。ここでレジスト９において、層間絶縁膜端部７ｂ
近傍および上記のコンタクトホール７ａ近傍を除く部分
の膜厚Ｔ２は約２μｍであり、層間絶縁膜端部７ｂ近傍
の尖形状の凸部７ｃ（図３（ｂ）中Ｃ−Ｄ断面）の部分
の膜厚Ｔ３は約２．２μｍであり、尖形状の凸部７ｃ以
外（図３（ｂ）中Ｅ−Ｆ断面）の部分の膜厚Ｔ１は約３
μｍであった。Next, as shown in FIGS. 4 (b) and 4 (f), an ITO film having a thickness of about 100 nm is formed on the entire surface by a sputtering method using a mixed gas of Ar and O 2 , and a pixel electrode material is formed. 8a and the pixel electrode material 8
2A is connected to a drain electrode through a contact hole 7a as shown in FIG. 2C, and a positive photosensitive resist (TOPR-5000; OFPR-5000) is spin-coated (1200 rpm, 20 sec) on the entire surface to form a resist 9. Form. Here, in the resist 9, the end portion 7b of the interlayer insulating film is formed.
The film thickness T2 in the vicinity and in the portion other than the vicinity of the contact hole 7a is about 2 μm, and in the portion of the pointed convex portion 7c (CD section in FIG. 3B) near the interlayer insulating film end 7b. The film thickness T3 is about 2.2 μm, and the film thickness T1 of the portion other than the pointed convex portion 7c (the EF cross section in FIG. 3B) is about 3 μm.
μm.
【００３４】次に、図２（ｃ）に示すように、レジスト
９を露光（２０ｍＪ／ｃｍ2）および現像（東京応化社
製；ＮＭＤ−３浸漬９０秒）してレジストパターン９ｂ
を形成する。ここで図３（ｃ）および図４（ｃ）、図４
（ｇ）に示すように、層間絶縁膜端部７ｂ近傍におい
て、尖形状の凸部７ｃ部分ではレジスト９は露光現像に
より除去されたが、尖形状の凸部７ｃ以外の部分ではレ
ジスト残渣９ａが一部見られた。Next, as shown in FIG. 2C, the resist 9 is exposed (20 mJ / cm 2 ) and developed (manufactured by Tokyo Ohka Co .; NMD-3 immersion for 90 seconds) to form a resist pattern 9b.
To form Here, FIG. 3 (c), FIG. 4 (c), FIG.
As shown in (g), in the vicinity of the interlayer insulating film end 7b, the resist 9 was removed by exposure and development at the pointed convex portion 7c, but the resist residue 9a was removed at portions other than the pointed convex portion 7c. Some were seen.
【００３５】次に、図２（ｄ）に示すように、レジスト
パターン９ｂをマスクとしたウェットエッチングでコン
タクトホール７ａを通じてドレイン電極と接続した画素
電極８を形成する。ここで図３（ｄ）および図４（ｄ）
に示すように、層間絶縁膜端部７ｂ近傍において、上記
のレジスト残渣９ａの生じた部分には画素電極材料残渣
８ｂが生じるが、図４（ｈ）に示すように、尖形状の凸
部７ｃ部分では前記の画素電極材料８ａは全て除去され
た。以上のようにして、アクティブ素子アレイ基板が得
られる。Next, as shown in FIG. 2D, a pixel electrode 8 connected to the drain electrode through the contact hole 7a is formed by wet etching using the resist pattern 9b as a mask. Here, FIG. 3 (d) and FIG. 4 (d)
As shown in FIG. 4, near the edge 7b of the interlayer insulating film, a pixel electrode material residue 8b is formed in a portion where the above-mentioned resist residue 9a is formed. However, as shown in FIG. In the portion, the pixel electrode material 8a was completely removed. As described above, an active element array substrate is obtained.
【００３６】以上により、層間絶縁膜が厚く形成されて
いる場合であっても、その膜端部であって隣り合う実装
端子の間に設けた尖形状の凸部における後工程でのレジ
スト残渣を無くすことができる。その結果、生産タクト
を変えることなく、厚い層間絶縁膜を用いても実装端子
間でのショートを防止することができる。As described above, even when the interlayer insulating film is formed to be thick, the resist residue in the post-process at the pointed protrusion provided between the adjacent mounting terminals at the end of the film is removed. Can be eliminated. As a result, a short circuit between the mounting terminals can be prevented without changing the production tact, even if a thick interlayer insulating film is used.
【００３７】なお、以上の実施の形態の説明では、尖形
状の凸部７ｃの形状を幅７０μｍ，凸高さ５０μｍとし
て実装端子６ａ間に一つ形成したものとしたが、凸部の
形状は、層間絶縁膜端部７ｂにおいて隣り合う実装端子
６ａの間に存在し、その断面形状が上記の実装端子上の
層間絶縁膜端部７ｂよりも緩やかなものとなればよく、
例えば、隣り合う実装端子６ａの間に複数の凸部（幅２
０μｍ、凸高さ３０μｍの凸部が二つなど）としてもよ
い。In the above description of the embodiment, the pointed protrusion 7c has a width of 70 μm and a height of 50 μm and is formed between the mounting terminals 6a. It is sufficient that the cross-sectional shape is present between the adjacent mounting terminals 6a at the interlayer insulating film end 7b and the cross-sectional shape thereof is gentler than the interlayer insulating film end 7b on the mounting terminal.
For example, a plurality of protrusions (width 2) between adjacent mounting terminals 6a
0 μm and two projections having a projection height of 30 μm).
【００３８】また、画素電極材料８ａを、層間絶縁膜端
部７ｂ近傍においてすべて除去する構成としたが、画素
電極材料８ａが実装端子６ａ上を覆う構成とし、マスク
のアライメント精度から層間絶縁膜端部７ｂに一部重な
って画素電極材料８ａを残すものとしてもよい。Although the pixel electrode material 8a is entirely removed near the edge 7b of the interlayer insulating film, the pixel electrode material 8a covers the mounting terminals 6a. The pixel electrode material 8a may be left partially overlapping with the portion 7b.
【００３９】さらに、アクティブ素子をＴＦＴからなる
ものとしたが、ＭＩＭ等の非線形２端子素子としてもよ
いことは明らかである。Further, although the active element is made of a TFT, it is apparent that a non-linear two-terminal element such as a MIM may be used.
【００４０】[0040]
【発明の効果】以上のように本発明によれば、層間絶縁
膜が厚く形成されている場合であっても、その膜端部で
あって隣り合う実装端子の間に設けた凸部における後工
程でのレジスト残渣を無くすことができる。そのため、
生産タクトを変えることなく、厚い層間絶縁膜を用いて
も実装端子間でのショートを防止することができる。As described above, according to the present invention, even when the interlayer insulating film is formed to be thick, the film is formed at the end of the film and at the rear of the convex portion provided between the adjacent mounting terminals. Resist residues in the process can be eliminated. for that reason,
Even if a thick interlayer insulating film is used, a short circuit between the mounting terminals can be prevented without changing the production tact.
【図１】本発明の実施の形態のアクティブ素子アレイ基
板における製造工程途中の部分透視平面図FIG. 1 is a partial perspective plan view of an active element array substrate according to an embodiment of the present invention during a manufacturing process.
【図２】同実施の形態における製造工程ごとのアクティ
ブ素子部分の断面図FIG. 2 is a sectional view of an active element portion in each manufacturing process in the embodiment.
【図３】同実施の形態における製造工程ごとの実装端子
部分の透視平面図FIG. 3 is a perspective plan view of a mounting terminal portion for each manufacturing process in the embodiment.
【図４】同実施の形態における図３に示すＣ−Ｄおよび
Ｅ−Ｆの各断面図FIG. 4 is a sectional view of each of CD and EF shown in FIG. 3 in the embodiment.
【図５】従来のアクティブ素子アレイ基板におけるアク
ティブ素子部分の断面図FIG. 5 is a sectional view of an active element portion in a conventional active element array substrate.
【図６】同従来例における実装端子部分の透視平面図FIG. 6 is a perspective plan view of a mounting terminal portion in the conventional example.
【図７】同従来例における図６に示すＡ−Ｂ断面図FIG. 7 is a cross-sectional view taken along the line AB shown in FIG. 6 of the conventional example.
１ 基板 ２ ソース電極 ３ ドレイン電極 ５ ゲート電極配線 ６ａ 実装端子 ７ 層間絶縁膜 ７ａ コンタクトホール ７ｂ 層間絶縁膜端部 ７ｃ 尖形状の凸部 ８ 画素電極 ８ａ 画素電極材料 ８ｂ 画素電極材料残渣 ９ レジスト ９ａ レジスト残渣 ９ｂ レジストパターン １１ ゲート絶縁膜 １２ チャネル層 １３ チャネル保護膜 １４ コンタクト層 DESCRIPTION OF SYMBOLS 1 Substrate 2 Source electrode 3 Drain electrode 5 Gate electrode wiring 6a Mounting terminal 7 Interlayer insulating film 7a Contact hole 7b End of interlayer insulating film 7c Pointed projection 8 Pixel electrode 8a Pixel electrode material 8b Pixel electrode material residue 9 Resist 9a Resist Residue 9b Resist pattern 11 Gate insulating film 12 Channel layer 13 Channel protective film 14 Contact layer
フロントページの続き (72)発明者 坪井 伸行 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 2H092 JA24 JA46 JB56 KB25 MA15 MA17 NA16 NA28 NA29 5C094 AA42 AA43 BA03 CA19 DA13 DA15 DB02 DB04 EA04 EA05 EB02 FA01 FA02 FB01 FB15 GB10 5F033 HH05 HH08 HH10 HH18 HH38 JJ01 JJ05 JJ08 JJ18 JJ38 KK05 KK08 KK18 LL04 MM08 NN03 PP15 QQ08 QQ09 QQ10 QQ19 QQ37 RR27 SS21 VV03 VV07 VV15 XX10 XX21 XX31 5F110 AA26 BB01 CC07 DD02 EE06 EE44 FF03 FF30 GG02 GG15 GG25 GG45 HK03 HK04 HK09 HK16 HK22 HK33 HK35 HL07 HL14 HL23 NN02 NN06 NN14 NN24 NN35 NN36 NN72 QQ01Continuation of front page (72) Inventor Nobuyuki Tsuboi 1006 Kazuma Kadoma, Kadoma City, Osaka Prefecture F-term in Matsushita Electric Industrial Co., Ltd. EA05 EB02 FA01 FA02 FB01 FB15 GB10 5F033 HH05 HH08 HH10 HH18 HH38 JJ01 JJ05 JJ08 JJ18 JJ38 KK05 KK08 KK18 LL04 MM08 NN03 PP15 QQ08 QQ09 QQ10 QQ19 QQ37 RR27 SS21 VVXXV07 XXV GG45 HK03 HK04 HK09 HK16 HK22 HK33 HK35 HL07 HL14 HL23 NN02 NN06 NN14 NN24 NN35 NN36 NN72 QQ01
Claims (6)
工程と、 前記複数のアクティブ素子の各々に電気的に接続されて
引き出された複数の実装端子を、所定間隔を隔てて配列
させて形成する工程と、 全面に層間絶縁膜材料を塗布する工程と、 前記層間絶縁膜材料に対して所定パターンを有するフォ
トマスクにより露光現像し、前記各アクティブ素子に通
ずるコンタクトホールと前記各実装端子間の端部に凸部
とを有する層間絶縁膜を形成する工程と、 全面に画素電極材料を形成する工程と、 前記画素電極材料上に感光性レジストを塗布し露光現像
する工程と、 前記感光性レジストをマスクとしてエッチングし、前記
コンタクトホールを通じて前記アクティブ素子に接続さ
れた画素電極を形成する工程と、を備えるアクティブ素
子アレイ基板の製造方法。1. A step of forming a plurality of active elements on a substrate, and forming a plurality of mounting terminals electrically connected to each of the plurality of active elements and drawn out at a predetermined interval. A step of applying an interlayer insulating film material to the entire surface; and exposing and developing the interlayer insulating film material with a photomask having a predetermined pattern, so as to form a contact hole between each of the active elements and each of the mounting terminals. A step of forming an interlayer insulating film having a convex portion at an end; a step of forming a pixel electrode material over the entire surface; a step of applying a photosensitive resist on the pixel electrode material and exposing and developing the photosensitive resist; Forming a pixel electrode connected to the active element through the contact hole using the mask as a mask. Method of manufacturing the plate.
アクティブ素子として薄膜トランジスタを形成し、層間
絶縁膜を形成する工程では、前記層間絶縁膜に、前記薄
膜トランジスタのドレイン電極に通ずるコンタクトホー
ルを設ける請求項１記載のアクティブ素子アレイ基板の
製造方法。2. The step of forming an active element, wherein a thin film transistor is formed as the active element, and in the step of forming an interlayer insulating film, a contact hole communicating with a drain electrode of the thin film transistor is provided in the interlayer insulating film. 2. The method for manufacturing an active element array substrate according to claim 1.
絶縁膜として感光性有機膜を用いる請求項１または２記
載のアクティブ素子アレイ基板の製造方法。3. The method for manufacturing an active element array substrate according to claim 1, wherein in the step of forming the interlayer insulating film, a photosensitive organic film is used as the interlayer insulating film.
極としてインジュウム錫酸化物を用いる請求項１〜３の
いずれかに記載のアクティブ素子アレイ基板の製造方
法。4. The method of manufacturing an active element array substrate according to claim 1, wherein in the step of forming a pixel electrode, indium tin oxide is used as the pixel electrode.
素電極を介して駆動し、画像を表示する液晶表示パネル
の製造方法であって、前記２枚の基板のうちのいずれか
一方の基板はアクティブ素子アレイ基板であり、このア
クティブ素子アレイ基板を、請求項１〜４のいずれかに
記載のアクティブ素子アレイ基板の製造方法により製造
する液晶表示パネルの製造方法。5. A method for manufacturing a liquid crystal display panel for displaying an image by driving a liquid crystal sandwiched between two substrates through a plurality of pixel electrodes, wherein the liquid crystal display panel comprises one of the two substrates. A method for manufacturing a liquid crystal display panel, wherein one of the substrates is an active element array substrate, and the active element array substrate is manufactured by the method for manufacturing an active element array substrate according to claim 1.
える画像表示装置の製造方法であって、前記アクティブ
素子アレイ基板を請求項１〜４のいずれかに記載のアク
ティブ素子アレイ基板の製造方法により製造する画像表
示装置の製造方法。6. A method for manufacturing an image display device having at least an active element array substrate, wherein the active element array substrate is manufactured by the method for manufacturing an active element array substrate according to claim 1. A method for manufacturing a display device.
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