JP3097841B2 - Photomask and method for manufacturing an active element array substrate - Google Patents

Photomask and method for manufacturing an active element array substrate

Info

Publication number
JP3097841B2
JP3097841B2 JP31944397A JP31944397A JP3097841B2 JP 3097841 B2 JP3097841 B2 JP 3097841B2 JP 31944397 A JP31944397 A JP 31944397A JP 31944397 A JP31944397 A JP 31944397A JP 3097841 B2 JP3097841 B2 JP 3097841B2
Authority
JP
Japan
Prior art keywords
active element
step
film
pattern
interlayer insulating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP31944397A
Other languages
Japanese (ja)
Other versions
JPH11153809A (en
Inventor
伸行 坪井
貴司 広瀬
達彦 田村
Original Assignee
松下電器産業株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 松下電器産業株式会社 filed Critical 松下電器産業株式会社
Priority to JP31944397A priority Critical patent/JP3097841B2/en
Publication of JPH11153809A publication Critical patent/JPH11153809A/en
Application granted granted Critical
Publication of JP3097841B2 publication Critical patent/JP3097841B2/en
Anticipated expiration legal-status Critical
Application status is Expired - Fee Related legal-status Critical

Links

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、液晶表示装置の表示パネルを構成するアクティブ素子アレイ基板を製造するためのフォトマスク、及び該フォトマスクを用いたアクティブ素子アレイ基板の製造方法に関するものである。 BACKGROUND OF THE INVENTION The present invention is a photomask for manufacturing the active element array substrate constituting the display panel of the liquid crystal display device, and to a method for manufacturing an active element array substrate using the photomask .

【0002】 [0002]

【従来の技術】従来から、OA機器やテレビなどの情報機器に、画像を表示する手段として液晶表示装置が広く用いられている。 Heretofore, the information equipment such as OA equipment and televisions, liquid crystal display devices have been widely used as means for displaying an image. 液晶表示装置の表示画面となる液晶表示パネルには、液晶を駆動する薄膜トランジスタ(以下、TFTという)が設けられている。 The liquid crystal display panel as a display screen of the liquid crystal display device, a thin film transistor for driving the liquid crystal (hereinafter, referred to as TFT) is provided. ここではアクティブ素子であるTFTと、画素電極、ソース配線、ゲート配線等が形成された基板をアクティブ素子アレイ基板と呼ぶ。 Referred to herein is a TFT active elements, pixel electrodes, the source wiring, the substrate gate wiring and the like are formed with the active element array substrate.

【0003】このような液晶表示パネルの表示画面における開口率を高めるため、基板上の最上層に画素電極を形成したアクティブ素子アレイ基板がある。 [0003] To increase the aperture ratio of the display screen of the liquid crystal display panel, an active element array substrate provided with the pixel electrode on the uppermost layer of the substrate. このアクティブ素子アレイ基板製造方法としては、シンジョウら著、短縮工程法により作製した高開口率11.3インチSVGA As the active element array substrate manufacturing method, Shinjo et al., A high aperture ratio 11.3 inches SVGA produced by shortening step process
TFT-LCD 、1996年アクティブマトリックス液晶表示装置国際学会(AM-LCD 96 )予稿集、第201 頁〜第204 頁 (M.Sinjou et al.,AHigh Aperture Ratio 11.3 inch TFT-LCD, 1996 years active matrix liquid crystal display device the International Society (AM-LCD 96) Proceedings, # 201 pp, second page 204 (M.Sinjou et al., AHigh Aperture Ratio 11.3 inch
-diagonal SVGA TFT-LCDs Fabricated by Reduced Proc -diagonal SVGA TFT-LCDs Fabricated by Reduced Proc
ess Method, Digest of Technical Papers 1996 Intern ess Method, Digest of Technical Papers 1996 Intern
ational Workshop on Active-Matrix Liquid Crystal ational Workshop on Active-Matrix Liquid Crystal
Displays (AM-LCD 96 ),pp.201 〜pp.204)に記載されたものが知られている。 Displays (AM-LCD 96), are known those described in pp.201 ~pp.204).

【0004】図9は上記従来のアクティブ素子アレイ基板の構造を示す断面図である。 [0004] FIG. 9 is a sectional view showing the structure of the conventional active element array substrate. 本図においてアクティブ素子アレイ基板は、ガラスからなる基板1、TFTのソース電極2、TFTのドレイン電極3、TFT4、TF Active element array substrate in the figure, a substrate 1, a source electrode 2 of the TFT, the drain of the TFT electrode 3 made of glass, TFT 4, TF
Tのゲート電極配線5、ソース電極2に接続されるソース配線6b、層間絶縁膜7、コンタクトホール7a、画素電極8等が形成されたものである。 The gate electrode wiring T 5, the source line 6b is connected to the source electrode 2, the interlayer insulating film 7, in which the contact hole 7a, such as the pixel electrode 8 is formed. コンタクトホール7aは、ドレイン電極3と画素電極8とを接続するために層間絶縁膜7に形成されたホールである。 Contact holes 7a is a hole formed in the interlayer insulating film 7 in order to connect the drain electrode 3 and the pixel electrode 8.

【0005】このような構造のアクティブ素子アレイ基板を製作するには、まず、ガラスからなる基板1上に、 [0005] To fabricate an active element array substrate having such a structure, first, on a substrate 1 made of glass,
インジュウム錫酸化物(Indium Tin Oxide、以下ITO Indium tin oxide (Indium Tin Oxide, hereinafter ITO
と略す)からなるソース電極2並びにドレイン電極3を形成する。 Forming a source electrode 2 and drain electrode 3 made of abbreviated). 次に、非晶質Si及びSiNを夫々チャネル層及びゲート絶縁膜とし、ソース電極2とドレイン電極3に跨がるよう成膜し、TFT4を形成する。 Next, the amorphous Si and SiN and respectively the channel layer and the gate insulating film, and astride deposited on the source electrode 2 and drain electrode 3, a TFT 4. そしてT And T
FT4の半導体層上にゲートを設け、ゲートと一体にゲート電極配線5を形成する。 Gate provided on a semiconductor layer of FT4, to form the gate electrode interconnection 5 to the gate and integrally. またソース電極2と一体にソース配線6bを形成する。 Also forms a source wiring 6b integrally with the source electrode 2.

【0006】次に、感光性であり、かつ低誘電率(比誘電率=3.5 )の層間絶縁材料膜7cを厚さ1.5 μm になるよう基板全面にスピン塗布する。 [0006] Next, a photosensitive, and spin coating the low dielectric constant (relative dielectric constant = 3.5) interlayer insulating material film 7c thickness 1.5 entire surface of the substrate so as to be μm of. そして所定のパターンを有するフォトマスクを用いて露光と現像を行い、ドレイン電極3の上にコンタクトホール7aを形成する。 And performs exposure and development using a photomask having a predetermined pattern to form a contact hole 7a on the drain electrode 3.
次にコンタクトホール7aを含む層間絶縁膜7の表面全体に再度ITOを成膜する。 Then deposited again ITO on the entire surface of the interlayer insulating film 7 including the contact hole 7a. そしてフォト・エッチング工程により画素電極8を形成する。 And forming a pixel electrode 8 by a photo-etching process. こうすると、画素電極8はコンタクトホール7aを介してドレイン電極3と接続され、かつ層間絶縁膜7を介してゲート電極配線5 In this way, the pixel electrode 8 is connected to the drain electrode 3 through the contact hole 7a, and the gate electrode wiring via an interlayer insulating film 7 5
上及びソース配線6上に画素電極8が形成される。 Pixel electrode 8 is formed on the upper and the source line 6.

【0007】以上のように画素電極8とTFT4との間に層間絶縁膜7が存在するため、最上層の画素電極8をゲート電極配線5上とソース配線6b上にまで拡張して形成できる。 [0007] because of the presence of the interlayer insulating film 7 between the pixel electrode 8 TFT 4 as described above, can be formed by extending the top layer of the pixel electrode 8 to the gate electrode line 5 and on the source wiring 6b. このため画素電極8の有効面積(開口率) Therefore the effective area of ​​the pixel electrode 8 (aperture ratio)
を大きくすることができる。 It can be increased. また、層間絶縁膜7をスピン塗布で厚く形成することにより、画素電極8に対するゲート電極配線5及びソース配線6の寄生容量を低減することができる。 Further, by forming a thick interlayer insulating film 7 by spin coating, it is possible to reduce the parasitic capacitance of the gate electrode wiring 5 and the source line 6 to the pixel electrode 8. よって、クロストークの発生を抑制した、且つ開口率の大きな液晶表示パネルを得ることが可能となる。 Therefore, it is possible to obtain with suppressed crosstalk, and a large liquid crystal display panel of the aperture ratio.

【0008】 [0008]

【発明が解決しようとする課題】しかしながら上記のような従来のフォトマスク、及び該フォトマスクを用いたアクティブ素子アレイ基板の製造方法では、上述したように厚く形成した層間絶縁膜7上に画素電極8を形成する場合、各TFT4に給電するため基板1上に隣接して形成された複数の実装端子間で、以下に説明する理由により、短絡(ショート)が発生する恐れがあるという問題点があった。 [0006] However the above-described conventional photomask, and said in the active device array substrate manufacturing method using the photomask, a pixel electrode on the interlayer insulating film 7 is formed thick as described above when forming a 8, between a plurality of mounting terminals formed over and adjacent to the substrate 1 for supplying power to each TFT 4, for reasons explained below, is a problem that short circuit may occur there were.

【0009】この実装端子間での短絡発生について、図10〜図12を用いて以下に説明する。 [0009] The short circuit between the mounting terminals, will be described below with reference to FIGS. 図10は従来のフォトマスクパターンを用いたアクティブ素子アレイ基板の製造方法において、実装端子部の平面図である。 10 in the manufacturing method of an active element array substrate using a conventional photomask pattern is a plan view of the mounting terminal portion. 図10の(a)は画素電極の形成前、(b)は画素電極の形成後の部分透視平面図である。 (A) in FIG. 10 prior to forming the pixel electrode is a partial perspective plan view after formation of (b) is a pixel electrode. また図11及び図12 The 11 and 12
は、図10(a)、(b)中のA―B断面において、層間絶縁膜の形成工程から画素電極の形成工程までを示したアクティブ素子アレイ基板の断面図である。 Is FIG. 10 (a), the in cross section A-B in (b), a cross-sectional view of an active element array substrate shown from step of forming the interlayer insulating film to the formation process of the pixel electrode.

【0010】図10〜図12において、基板1の実装端子部にソース配線6bに給電するために実装端子6aが設けられる。 [0010] In FIGS. 10 to 12, the mounting terminal 6a is provided to power source wiring 6b to the mounting terminal portion of the substrate 1. 図11(a)に示す層間絶縁材料膜7c Interlayer dielectric material film 7c shown in FIG. 11 (a)
は、画素電極材料膜が形成される前に塗膜された感光性の層間絶縁材料膜である。 Is a photosensitive interlayer insulating material film which is coating before the pixel electrode material film is formed. フォトマスク20は開口部2 The photomask 20 is opening 2
0aと遮光部20bとからなるパターンを有し、紫外線21によって露光されるものである。 Has a pattern of 0a and light shielding portion 20b, is intended to be exposed by ultraviolet rays 21.

【0011】まず、層間絶縁膜7の形成において、図1 [0011] First, in the formation of the interlayer insulating film 7, FIG. 1
0(a)及び図11(a)に示すように、実装端子6a 0 (a) and as shown in FIG. 11 (a), mounting terminals 6a
が形成された基板1の全面に対し、層間絶縁材料膜7c Respect but the substrate 1 formed entirely, an interlayer insulating material film 7c
をスピン塗布する。 The spin coating. 次に実装端子6a上の層間絶縁材料膜7cに対して、開口部20aと遮光部20bとを有する第1のフォトマスク20を用い、紫外線21による露光を行う Then the interlayer insulating material film 7c on mounting terminals 6a, using the first photomask 20 having a an opening 20a shielding portion 20b, performs exposed to ultraviolet 21

【0012】次に層間絶縁材料膜7cの現像を行い、コンタクトホール7aを形成し、且つ実装端子6aを露呈するようにこれらの部分の層間絶縁材料膜7cを除去する。 [0012] Then followed by development of the interlayer insulating material film 7c, to form a contact hole 7a, so and exposing the mounting terminals 6a removing interlayer insulating material film 7c of these portions. こうして図10(a)及び図11(b)に示すように、層間絶縁膜端部7bを形成する。 Thus, as shown in FIG. 10 (a) and FIG. 11 (b), an interlayer insulating film end 7b. この場合の層間絶縁膜端部7bの傾斜面の基板1に対する角度は90°に近く、その傾斜角は露光機及び現像の解像度によって左右される。 Close to this angle relative to the substrate 1 of the inclined surface of the interlayer insulating film end portion 7b of the case 90 °, the inclination angle depends on the exposure machine and developing the resolution.

【0013】次に図12(c)に示すように、全面にI [0013] Next, as shown in FIG. 12 (c), the entire surface I
TOからなる画素電極材料膜8aをを成膜する。 Forming a pixel electrode material film 8a made of TO. そして画素電極8を形成するフォト・エッチング工程のため、 And since the photo-etching process for forming the pixel electrode 8,
レジスト9を全面に塗布する。 The resist 9 is applied to the entire surface. ここで、層間絶縁膜端部7bの近傍おいて、矢印T1で示す部分のレジスト9の膜厚は、矢印T2で示す平坦部の膜厚より厚くなる。 Here, keep the vicinity of the interlayer insulating film ends 7b, the thickness of the portion of the resist 9 indicated by the arrow T1 is thicker than the thickness of the flat portion indicated by the arrow T2. これは、層間絶縁膜7が厚いために生じる現象である。 This is a phenomenon that occurs because the thick interlayer insulating film 7.

【0014】次に第2のフォトマスクを用いてレジスト9に露光を行う。 Performing exposure to the resist 9 using [0014] Next, the second photomask. フォトマスクは図10に示すように、 Photomask as shown in FIG. 10,
実装端子6aの配列パターンに対応したマスクパターンを有している。 And a mask pattern corresponding to the arrangement pattern of the mount terminals 6a. 次に露光後に現像を行うと、図12 Now performing development after exposure, FIG. 12
(d)の矢印Pで示すように、層間絶縁膜端部7bの裾でレジスト9の一部が取り残されることがある。 As shown by the arrow P in (d), there is a part of the resist 9 hem of the interlayer insulating film end 7b is left behind. この部分をレジスト残渣(residue )9aと呼ぶ。 This portion is referred to as resist residues (residue) 9a.

【0015】このようなレジスト残渣9aが生じると、 [0015] Such resist residue 9a occurs,
当然のこととして次工程である画素電極材料膜8aのエッチング工程において、図10(b)及び図12(e) In course of the etching process of the pixel electrode material film 8a is a next process as it, FIGS. 10 (b) and 12 (e)
に示すように画素電極材料残渣8bが生じる。 It occurs pixel electrode material residue 8b as shown in FIG. このため隣接した実装端子6a間で短絡が発生する。 Thus a short circuit occurs between adjacent mounting terminal 6a.

【0016】このようなレジスト残渣9aを防ぐためには、(1)レジスト9の膜厚を薄くするか、(2)レジスト9の露光と現像とを過度に行うこと、が考えられる。 [0016] In order to prevent such a resist residue 9a is either (1) reducing the thickness of the resist 9, (2) exposure of the resist 9 and the developing and excessively performed it, it can be considered. 前者ではレジスト9のピンホール密度の増加が懸念され、後者では、生産タクト延長による生産性の低下や、レジストパターンのサイズ細りが懸念される。 In the former increase in pin hole density of the resist 9 is concerned, in the latter, and reduction in productivity due to production tact extension, resist pattern size of thinning is concerned.

【0017】本願の請求項1〜3の発明は、このような従来の問題点に鑑みてなされたものであって、生産タクトを変えることなく、厚い層間絶縁膜を用い、層間絶縁膜端部の近傍での実装端子間での短絡を防ぐことのできるフォトマスクを実現することを目的とする。 [0017] The present invention of claim 1 to 3, which has been made in view of such conventional problems, without changing the production tact, using a thick interlayer insulating film, the interlayer insulating film end and to realize a photomask which can prevent a short circuit between the mounting terminals in the vicinity of. また本願の請求項4〜7の発明は、このフォトマスクを用いたアクティブ素子アレイ基板の製造方法を確立することを目的とする。 The invention of the present application claims 4-7, and to establish a method for manufacturing an active element array substrate using the photo mask.

【0018】 [0018]

【課題を解決するための手段】このような課題を解決するために本願の請求項1記載の発明は、液晶表示パネルの各画素の液晶を駆動するアクティブ素子のアレイ基板の製造時に用いられ、画素電極と前記アクティブ素子とを絶縁する層間絶縁膜を形成するためのフォトマスクであって、特定画素の前記アクティブ素子と前記画素電極とを連結するため、露光機の照射光を通過させるコンタクトホールパターンと、前記各アクティブ素子に与える外部信号線となる複数の実装端子部において、成膜された層間絶縁材料膜の一部を除去するため、露光機の照射光を通過させる開口部パターンと、を具備し、前記露光機の照射光を遮蔽する遮光部パターンと前記開口部パターンとの間に、前記露光機の分解能より小さいピッチを有する境界部パタ SUMMARY OF THE INVENTION The invention of this problem in order to solve the present application according to claim 1 is used in the production of an array substrate of an active element for driving the liquid crystal of each pixel of the liquid crystal display panel, a photomask for forming an interlayer insulating film for insulating said active elements and pixel electrodes, for connecting the pixel electrode and the active element of a particular pixel, a contact hole for passing the illumination light of the exposure machine a pattern, in a plurality of mounting terminal portions serving as an external signal line for providing to the each active element, to remove some of the deposited interlayer insulating material film, an opening pattern for passing the illumination light of the exposure machine, comprising a, between the light-shielding portion pattern for shielding the illumination light of the exposure machine and the opening pattern, the boundary portion pattern having a smaller pitch than the resolution of the exposure machine ンを設けたことを特徴とするものである。 In which it characterized in that a down.

【0019】本願の請求項2記載の発明は、請求項1のフォトマスクにおいて、前記境界部パターンは、前記露光機の分解能より小さいピッチを有する凹凸状のパターンであることを特徴とするものである。 [0019] the invention of claim 2, wherein, in the photomask of claim 1, wherein the boundary pattern, characterized in that a pattern uneven having a smaller pitch than the resolution of the exposure machine is there.

【0020】本願の請求項3記載の発明は、請求項1のフォトマスクにおいて、前記境界部パターンは、前記露光機の分解能より小さいピッチを有するストライプ状のパターンであることを特徴とするものである。 [0020] the invention of claim 3, wherein, in the photomask of claim 1, wherein the boundary pattern, characterized in that a stripe-shaped pattern having a smaller pitch than the resolution of the exposure machine is there.

【0021】本願の請求項4記載の発明は、2枚の基板間に挟持された液晶を複数の画素電極を介して駆動して画像を表示する液晶表示パネルにおいて、各画素の液晶を駆動するアクティブ素子アレイ基板の製造方法であって、前記2枚の基板のうちの一方の基板上に、各画素の液晶を駆動する複数のアクティブ素子を配列形成する第1の工程と、前記第1の工程で形成された前記アクティブ素子の駆動電極に対し、前記基板の外周部とを結合する信号ラインを導電性の電極膜を用いて形成すると共に、前記基板の外周部に前記信号ラインと結合された実装端子を前記電極膜を用いて形成する第2の工程と、前記第2の工程で形成された前記電極膜に対して層間絶縁材料膜を塗布する第3の工程と、前記第3の工程で形成された層間絶縁材料 [0021] the invention of claim 4, wherein, in the liquid crystal display panel for displaying an image by driving through the liquid crystal a plurality of pixel electrodes sandwiched between two substrates to drive the liquid crystal of each pixel a manufacturing method of an active element array substrate, wherein on one substrate out of two substrates, a first step of forming a plurality of active elements arranged to drive the liquid crystal of each pixel, the first with the driving electrodes of said active element formed in step, with formed using a conductive electrode film a signal line connecting the outer peripheral portion of the substrate, coupled with the signal line on the outer peripheral portion of the substrate and the mounting terminal and a second step of forming by using the electrode film, and a third step of applying an interlayer insulating material film to the electrode film formed in the second step, the third interlayer dielectric material formed in step に対して、請求項1記載のフォトマスクを用いて露光機による露光と現像処理を行う第4 Respect, fourth performing development processing and exposure by the exposure apparatus using the photomask of claim 1, wherein
の工程と、前記第4の工程後、画素電極材料膜を形成する第5の工程と、前記第5の工程で形成された前記画素電極材料膜に対して感光性レジストを塗膜し、レジストマスクを用いて露光及び現像処理を行い、前記アクティブ素子の特定の駆動電極に接続し、前記液晶に駆動電圧を与える画素電極を形成する第6の工程と、を有することを特徴とするものである。 And step, said rear fourth step, and coating a fifth step of forming a pixel electrode material film, a photosensitive resist to the fifth said pixel electrode material layer formed in the step, the resist subjected to exposure and development processes using a mask, connected to a particular drive electrode of the active element, a sixth step of forming a pixel electrode applying a driving voltage to the liquid crystal, characterized in that it has a is there.

【0022】本願の請求項5記載の発明は、請求項4のアクティブ素子アレイ基板の製造方法において、前記アクティブ素子は薄膜トランジスタであり、前記第4の工程で得られた層間絶縁膜のコンタクトホールは、前記薄膜トランジスタのドレイン電極に連通することを特徴とするものである。 [0022] the invention of claim 5, wherein, in the method for manufacturing an active element array substrate of claim 4, wherein the active element is a thin film transistor, the contact hole of the fourth step obtained in the interlayer insulating film and it is characterized in that communicating with the drain electrode of the thin film transistor.

【0023】本願の請求項6記載の発明は、請求項4のアクティブ素子アレイ基板の製造方法において、前記第3の工程で用いられる層間絶縁材料膜は、感光性有機膜であることを特徴とするものである。 The invention of the present application according to claim 6 is a manufacturing method of an active element array substrate of claim 4, interlayer insulating material film used in the third step, and characterized by a photosensitive organic film it is intended to.

【0024】本願の請求項7記載の発明は、請求項4のアクティブ素子アレイ基板の製造方法において、前記第5の工程で用いられる前記画素電極材料膜は、インジュウム錫酸化物であることを特徴とするものである。 The invention of this application set forth in claim 7, characterized in that in the manufacturing method of an active element array substrate of claim 4, wherein the pixel electrode material film used in the fifth step is indium tin oxide it is an.

【0025】 [0025]

【発明の実施の形態】(実施の形態)以下、本発明の実施の形態におけるフォトマスクパターン及び該フォトマスクパターンを用いたアクティブ素子アレイ基板の製造方法について図面を参照しつつ説明する。 DESCRIPTION OF THE PREFERRED EMBODIMENTS (Embodiment) Hereinafter, a manufacturing method of an active element array substrate will be described with reference to the drawings using a photomask pattern and said photomask pattern in the embodiment of the present invention. なお、従来例と同一機能を有する電極又は各種の膜は、従来例と同一の符号を用いて説明する。 The electrode or various films having a conventional example and the same function will be described using the same as the conventional example of a code.

【0026】図1は、本実施の形態のアクティブ素子アレイ基板の製造工程に用いられるフォトマスクのパターン説明図である。 [0026] FIG. 1 is a pattern diagram of a photomask used in a manufacturing process of the active element array substrate of the present embodiment. 本図のフォトマスク20Aは、実装端子部のパターンのみを示し、TFT周辺のパターンは示していない。 Photomask 20A of the figure shows only the pattern of the mounting terminal portions, the pattern of the peripheral TFT is not shown. このフォトマスク20Aには、開口部20 The photomask 20A, the opening 20
a及び遮光部20bのパターンに加えて、境界部20c In addition to the patterns of a and the light blocking portion 20b, the boundary portion 20c
のパターンが新たに設けられたことが特徴である。 It is characterized in that the pattern is newly provided for. 遮光部20bは層間絶縁材料膜7cを残すため、露光機から出力される紫外線を遮断するためのパターンであり、開口部20aはその逆の作用をするパターンである。 Shielding portion 20b to leave the inter-layer insulating material film 7c, a pattern for blocking the ultraviolet output from the exposure apparatus, the opening 20a is a pattern to the action of the reverse. アクティブ素子アレイ基板の実装端子6aが位置する部分に、開口部20aが位置決めされる。 The portion mounting terminal 6a of the active element array substrate is positioned, the opening 20a is positioned.

【0027】境界部20cは、層間絶縁材料膜7cの加工工程に用いられる露光機の解像度(分解能とも呼び、 The boundary portion 20c is referred to as the resolution (resolution of an exposure apparatus used in the processing step of the interlayer dielectric material film 7c,
μmで表示する)より小さいピッチを有する凹凸状のエッジパターンが形成された部分である。 Displayed in [mu] m) is the uneven portion edge pattern is formed to have a smaller pitch. この露光機は、 This exposure machine,
液晶表示パネル全体を露光するもので、その露光範囲は半導体ウエハーの露光機に比べて広く、その解像度は例えば数μm程度(例えば4μm)とされる。 Intended to expose the entire liquid crystal display panel, the exposure range is wider than the exposure machine of a semiconductor wafer, the resolution is, for example, several μm order (e.g., 4 [mu] m). 従って境界部20cの凹凸のピッチはここでは2μmとした。 Therefore unevenness in the pitch of the boundary portion 20c is set to 2μm here.

【0028】図2及び図3は、アクティブ素子アレイ基板において、アクティブ素子部の製造工程の断面構造を示す説明図である。 [0028] Figures 2 and 3, in the active device array substrate is an explanatory view showing a sectional structure of a manufacturing process of the active element portion. また、図4及び図5は、アクティブ素子アレイ基板において、実装端子部の製造工程の断面構造を示す説明図である。 Further, FIGS. 4 and 5, in the active device array substrate is an explanatory view showing a sectional structure of a manufacturing process of the mounting terminal portion. 図6及び図7は、アクティブ素子アレイ基板において、実装端子部の製造工程の内容を示す平面図である。 6 and 7, in the active device array substrate is a plan view showing the content of a manufacturing process of the mounting terminal portion.

【0029】図2(a)に示すように、本実施の形態のアクティブ素子部は、その構造が図9に示す従来例のものと異なる。 As shown in FIG. 2 (a), an active element of this embodiment, its structure is different from the conventional example shown in FIG. 液晶パネルを構成する2枚の基板のうち、 Of the two substrates constituting the liquid crystal panel,
一方の基板1の上面に多数のアクティブ素子部がマトリクッス状に形成される。 Numerous active element portion on one of the upper surface of the substrate 1 is formed on Matorikussu shape. このアクティブ素子部の製造工程について以下に説明する。 This active element of the manufacturing process will be described below.

【0030】まず第1の工程として、ガラス(コーニング社製;#1737、寸法;370X470mm 2 )からなる基板1上に、Arガスを用いたスパッタリング法により、厚さ35 [0030] As a first step, the glass (manufactured by Corning; # 1737, dimensions; 370X470mm 2) on a substrate 1 made of, by a sputtering method using Ar gas, 35 thickness
0nmのAlZr合金(Zr:1at.% )を成膜する。 AlZr alloy of 0nm (Zr:. 1at%) forming a. そしてゲートパターンを用いてエッチング加工し、ゲート電極配線5を形成する。 The etched using the gate pattern to form the gate electrode interconnection 5.

【0031】次に、プラズマ化学気相蒸着法(以下、P [0031] Next, plasma-enhanced chemical vapor deposition method (hereinafter, P
−CVD法という)により第1のSiNxを厚さ200nm Thickness 200nm the first SiNx by that -CVD method)
に蒸着し、ゲート絶縁膜11を基板1の全面に形成する。 Deposited on the gate insulating film 11 is formed on the entire surface of the substrate 1. そしてチャネル層12を形成するための非晶質Si The amorphous Si to form the channel layer 12
を厚さ50nmに蒸着する。 The deposited to a thickness of 50nm. 更にチャネル保護膜13となる第2のSiNxを厚さ150nm に蒸着する。 Further depositing a second SiNx serving as a channel protective film 13 to a thickness of 150 nm.

【0032】次にP−CVD法によりPを不純物として添加し、厚さ50nmの非晶質Siをn型にする。 [0032] then adding P as an impurity by P-CVD method, the amorphous Si having a thickness of 50nm to n-type. 次に第2 Next, the second
の工程として、Arガスを用いたスパッタリング法により、ソース電極2及びドレイン電極3となる厚さが100n 100n as the step, by a sputtering method using Ar gas, the thickness of the source electrode 2 and drain electrode 3
m のTiと350nm のAlを夫々成膜する。 The m of Ti and 350nm of Al respectively deposited. このTiとA The Ti and A
l膜を電極膜6と呼ぶ。 The l membrane called the electrode film 6. 次に、非晶質Siとn型非晶質SIと電極膜6とをエッチング加工することにより、チャネル層12、コンタクト層14、ソース電極2、ドレイン電極3を夫々形成する。 Next, by etching the amorphous Si and n-type amorphous SI and the electrode film 6, the channel layer 12, the contact layer 14, the source electrode 2, the drain electrode 3 are formed respectively.

【0033】ソース電極2,ドレイン電極3,実装端子6aの材料となる電極膜6の成膜は基板全面に行うものとし、そのパターニングとエッチング工程で、図6 The source electrode 2, drain electrode 3, formation of the electrode film 6 as a material for the mounting terminal 6a is assumed to perform the entire surface of the substrate, in the patterning and etching step, FIG. 6
(a)に示す実装電極部で実装端子6aを形成する。 Forming the mounting terminals 6a in the mounting electrode section shown in (a).

【0034】次に第3の工程として、図2(b)及び図4(a)に示すように、基板全面に感光性有機材料(日本合成ゴム社製;PC-302)からなる層間絶縁材料をスピン塗布(1000rpm15sec)し、厚さ2.5 μm の層間絶縁材料膜7cを形成する。 [0034] Next, as a third step, as shown in FIG. 2 (b) and 4 (a), the entire surface of the substrate a photosensitive organic material (manufactured by Japan Synthetic Rubber Co., Ltd.; PC-302) interlayer insulating material consisting of was spin-coated (1000rpm15sec), an interlayer insulating material film 7c of thickness 2.5 [mu] m. その後、図1で説明したフォトマスク20Aを露光機に取り付け、紫外線21による露光を行う。 Then, attach the photomask 20A described in FIG. 1 in the exposure apparatus performs exposure by ultraviolet rays 21. 図6(b)はこのフォトマスク20Aが基板の実装端子部に位置決めされている状態を示す。 FIG 6 (b) shows the state in which the photomask 20A is positioned in the mounting terminal portion of the substrate. フォトマスク20Aの境界部20cが実装端子6aを直角に横断する方向に位置決めされている。 It is positioned in the direction in which the boundary portion 20c of the photomask 20A traverses the mounting terminal 6a at right angles. なお、図6(b)において、実線で示すフォトマスク20Aの外形形状は破線で示す基板1より大きくした。 Incidentally, in FIG. 6 (b), the outer shape of the photomask 20A shown by the solid line is larger than the substrate 1 indicated by a broken line. このとき用いた露光機は、例えばキヤノン社製のもので、MPA-3000(ミラー投影1: 1、NA=0.083 、解像度=約4μm)である。 In this case the exposure machine used, for example those of Canon Inc., MPA-3000 (Mirror projection 1: 1, NA = 0.083, resolution = about 4 [mu] m) is.

【0035】次に第4の工程として、露光された層間絶縁材料膜7cを現像及び乾燥処理し、コンタクトホール7a を形成すると共に、開口部20aに対向する部分の層間絶縁材料膜7cを除去した。 [0035] Next, as a fourth step, the exposed interlayer dielectric material film 7c developing and drying process, to form a contact hole 7a, removing the interlayer insulating material film 7c of the portion facing the opening 20a . この状態を図3 Figure 3 this state
(c)、図4(b)、図7(c)に示す。 (C), FIG. 4 (b), the shown in FIG. 7 (c). 境界部20c Boundary portion 20c
から入射された紫外線21は、露光機の解像度が凹凸パターンのピッチより低いので、入射光の強度分布が境界部20cでブロードなものとなる。 UV 21 incident from the resolution of the exposure machine is lower than the pitch of the concavo-convex pattern, the intensity distribution of the incident light becomes broad as the boundary portion 20c. このため、この部分での層間絶縁材料膜7cのエッチングの輪郭再現精度は悪くなる。 Therefore, the contour reproduction accuracy of etching of the interlayer insulating material film 7c in this part becomes worse. 結果的には、図4(b)に示すように、図1 The result, as shown in FIG. 4 (b), FIG. 1
1に示すものより層間絶縁膜端部7bの傾斜が緩くなった。 The inclination of the interlayer insulating film ends 7b than that shown in 1 becomes loose.

【0036】このとき、コンタクトホール7aでの層間絶縁膜7のテーパ角は約70度であり、層間絶縁膜端部7 [0036] At this time, the taper angle of the interlayer insulating film 7 in the contact hole 7a is about 70 degrees, an interlayer insulating film end 7
bでのテーパ角は約45〜55度であった。 Taper angle at b was about 45 to 55 degrees. 層間絶縁膜端部7bのテーパ角が約45〜55度の範囲で変動するのは、境界部20c のパターンの影響である。 The taper angle of the interlayer insulating film ends 7b varies in the range of about 45 to 55 degrees is the effect of the pattern of the boundary portion 20c.

【0037】次に第5の工程として、基板全面にAr、 Next as a fifth step, Ar entire surface of the substrate,
2混合ガスを用いたスパッタリング法により、ITO By a sputtering method using an O 2 mixed gas, ITO
を厚さ約100nm に成膜し、画素電極材料膜8aを形成する。 It was deposited to a thickness of about 100 nm, to form a pixel electrode material film 8a. 次に第6の工程として、ポジ型感光性レジスト(東京応化社製;OFPR-5000 )を全面にスピン塗布(1200rp Next, as a sixth step, positive photosensitive resist (Tokyo Ohka; OFPR-5000) the entire surface spin coated (1200Rp
m20sec)し、レジスト膜9を形成する。 M20sec) and to form a resist film 9. この状態を図5 Figure this state 5
(c)及び図7(d)に示す。 (C) and FIG. 7 (d). ここでレジスト膜9の膜厚は、図5(c)の矢印T2で示すように、層間絶縁膜端部7bの近傍及びコンタクトホール7aの近傍を除き、約2μm である。 Here thickness of the resist film 9, as shown by the arrow T2 in FIG. 5 (c), except for the vicinity of the proximity and the contact hole 7a of the interlayer insulating film ends 7b, is about 2 [mu] m. また層間絶縁膜端部7bの近傍、 The vicinity of the interlayer insulating film ends 7b,
即ち矢印T3で示す部分は約2.2 μm であった。 That portion indicated by an arrow T3 was about 2.2 [mu] m.

【0038】次にレジスト膜9を露光(条件は20mJ/c [0038] Next exposing the resist film 9 (condition 20 mJ / c
m 2 )し、現像処理する。 m 2), and a developing treatment. この現像条件として、東京応化社製;NMD-3 を用い、浸漬時間を90秒とした。 As the developing conditions, Tokyo Ohka Kogyo Co., Ltd., using NMD-3, and the immersion time was 90 seconds. そして図3(d)に示すようなレジストパターン9bを形成する。 And forming a resist pattern 9b as shown in Figure 3 (d). このときレジスト膜9の膜厚が周囲に比べ多少厚くなった層間絶縁膜端部7bの近傍においても、従来の技術で示したようなレジスト残渣9aは生じなかった。 The film thickness of the resist film 9 at this time is also in the vicinity of some thickened interlayer insulating film ends 7b than the surrounding, did not occur resist residue 9a as shown in the prior art. この状態を図5(d)に示す。 This state is shown in FIG. 5 (d).

【0039】次に、レジストパターン9bをマスクとしたウェットエッチングを行う。 Next, wet etching using the resist pattern 9b as a mask. こうしてコンタクトホール7aを通じて、ドレイン電極3と接続された画素電極8を形成する。 Through this way the contact hole 7a, a pixel electrode 8 connected to the drain electrode 3. この状態が図3(d)及び図5(d)である。 This state is shown in FIG 3 (d) and FIG. 5 (d). レジスト残渣9aがないため、図5(d)及び図7(d)に示すように、画素電極材料残渣8bも生じることはなかった。 Because there is no resist residue 9a, as shown in FIG. 5 (d) and FIG. 7 (d), the did not occur even pixel electrode material residue 8b. 最後にレジストパターン9bを除去してアクティブ素子アレイ基板を得る。 Obtaining an active element array substrate and finally removing the resist pattern 9b. この状態を図3 Figure 3 this state
(e)、図5(e)、図7(e)に示す。 (E), FIG. 5 (e), the shown in FIG. 7 (e).

【0040】以上の実施の形態によれば、厚い層間絶縁膜を用いても生産タクトを変えることなく、実装端子間6aでの短絡を未然に防止できる。 According to [0040] above embodiment, without changing the production tact with thick interlayer insulating film can prevent a short circuit between the mounting terminals 6a in advance.

【0041】なお、以上の説明では、境界部20cのパターンを凹凸パターンとし、その凸のピッチ及びその高さを夫々2μmとしたが、境界部20cのパターン形状は露光機の解像度より小さく、層間絶縁膜端部7bでの層間絶縁膜7のテーパ角が小さくなり、レジスト残渣9 [0041] In the above description, the pattern of the boundary portion 20c and convex pattern, although the pitch and height of the convex and each 2 [mu] m, the pattern shape of the boundary portion 20c is smaller than the resolution of the exposure machine, the interlayer taper angle of the interlayer insulating film 7 in the insulating film end 7b is reduced, resist residue 9
aが生じないものであれば、その形状は問わない。 As long as a does not occur, the shape does not matter. 例えば本実施の形態のように露光機の解像度が約4μmである場合、凹凸のピッチ及びその高さが4μmより小さければ、如何なる組み合わせの凹凸パターンであってもよい。 For example, if the resolution of the exposure apparatus as in this embodiment is about 4 [mu] m, if is less than 4 [mu] m pitch and height of the irregularity, it may be a concavo-convex pattern of any combination. また図8のフォトマスク20Bに示すように、境界部20cのパターンは狭いスペースを介して細いラインを設けたストライプパターンであってもよく、このライン及びストライプは複数とすることができる。 In addition, as shown in the photomask 20B in FIG. 8, the pattern of the boundary portion 20c may be a stripe pattern having a fine line through a narrow space, the line and the stripe may be a plurality. この場合、ラインとスペースの幅が4μmより小さいものとする。 In this case, the width of the line and space is assumed to be smaller than 4μm.

【0042】なお、画素電極材料膜8aを層間絶縁膜端部7bの近傍においてすべて除去する構成としたが、画素電極材料膜8aは露呈した実装端子6a上を覆う構成としてもよい。 [0042] Incidentally, a configuration to remove any pixel electrode material film 8a in the vicinity of the interlayer insulating film ends 7b, the pixel electrode material film 8a may be configured to cover the mounting terminals 6a was exposed. さらに、アクティブ素子をTFTとしたが、MIM等の非線形2端子素子としてもよいことは明らかである。 Furthermore, although the active element was TFT, it is clear that it may be a non-linear two-terminal element of the MIM or the like.

【0043】 [0043]

【発明の効果】以上のように本発明によれば、層間絶縁膜端部の形成に対応するフォトマスクのパターンとして、露光機の解像度より小さい境界部のパターンを設けているため、厚い層間絶縁膜であっても、層間絶縁膜端部での後工程でのレジスト残渣をなくすことができる。 According to the present invention as described above, according to the present invention, as a pattern of the photomask corresponding to the formation of the interlayer insulating film ends, since the provided pattern of smaller boundary than the resolution of the exposure machine, a thick interlayer insulating be a film, it can be eliminated resist residue in the subsequent steps in the interlayer insulating film ends.
もって、生産タクトを変えることなく厚い層間絶縁膜を用いて開口率の高い液晶パネルを製造するに際し、実装端子間での短絡を未然に防止することができる。 Have been, upon producing a high aperture ratio LCD panel with a thick interlayer insulating film without changing the production tact, it is possible to prevent a short circuit between mounting terminals in advance.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の実施の形態におけるフォトマスクのパターン図(その1)である。 It is a [1] pattern of the photomask view of the embodiment of the present invention (Part 1).

【図2】本発明の実施の形態におけるアクティブ素子アレイ基板のアクティブ素子周辺の製造工程(その1)を示す断面図である。 [2] Step of producing around active element of the active element array substrate according to an embodiment of the present invention is a cross-sectional view showing a (first).

【図3】本発明の実施の形態におけるアクティブ素子アレイ基板のアクティブ素子周辺の製造工程(その2)を示す断面図である。 [3] Step of producing around active element of the active element array substrate according to an embodiment of the present invention is a cross-sectional view showing a (second).

【図4】本発明の実施の形態におけるアクティブ素子アレイ基板の実装端子部周辺の製造工程(その1)を示す断面図である。 [4] active element array substrate mounting around the terminal portion of the manufacturing process in an embodiment of the present invention is a cross-sectional view showing a (first).

【図5】本発明の実施の形態におけるアクティブ素子アレイ基板の実装端子部周辺の製造工程(その2)を示す断面図である。 [5] the manufacturing process of the peripheral mounting terminal portions of the active element array substrate according to an embodiment of the present invention is a cross-sectional view showing a (second).

【図6】本発明の実施の形態におけるアクティブ素子アレイ基板の実装端子部周辺の製造工程(その1)を示す平面図である。 6 is a plan view showing a step of manufacturing the peripheral mounting terminal portions of the active element array substrate (1) in the embodiment of the present invention.

【図7】本発明の実施の形態におけるアクティブ素子アレイ基板の実装端子部周辺の製造工程(その2)を示す平面図である。 7 is a plan view showing a step of manufacturing the peripheral mounting terminal portions of the active element array substrate (Part 2) in the embodiment of the present invention.

【図8】本発明の実施の形態におけるフォトマスクのパターン図(その2)である。 A [8] pattern view of a photomask according to the embodiment of the present invention (Part 2).

【図9】従来例におけるアクティブ素子アレイ基板のアクティブ素子周辺の構造を示す断面図である。 9 is a sectional view showing the structure around the active element of the active element array substrate in a conventional example.

【図10】従来例におけるアクティブ素子アレイ基板の実装端子部周辺の製造工程を示す平面図である。 10 is a plan view showing a manufacturing process of the peripheral mounting terminal portions of the active element array substrate in a conventional example.

【図11】従来例におけるアクティブ素子アレイ基板の実装端子部周辺の製造工程(その1)を示す断面図である。 11 is a sectional view showing an active element array substrate mounting around the terminal portion of the manufacturing process (part 1) in the conventional example.

【図12】従来例におけるアクティブ素子アレイ基板の実装端子部周辺の製造工程(その2)を示す断面図である。 [12] the manufacturing process of the peripheral mounting terminal portions of the active element array substrate in a conventional example is a sectional view showing a (second).

【符号の説明】 DESCRIPTION OF SYMBOLS

1 基板 2 ソース電極 3 ドレイン電極 4 TFT 5 ゲート電極配線 6 電極膜 6a 実装端子 6b ソース配線 7 層間絶縁膜 7a コンタクトホール 7b 層間絶縁膜端部 7c 層間絶縁材料膜 8 画素電極 8a 画素電極材料膜 8b 画素電極材料残渣 9 レジスト 9a レジスト残渣 9b レジストパターン 11 ゲート絶縁膜 12 チャネル層 13 チャネル保護膜 14 コンタクト層 20A,20B フォトマスク 20a 開口部 20b 遮光部 20c 境界部 21 紫外線 1 substrate 2 source electrode 3 drain electrode 4 TFT 5 gate electrode wiring 6 electrode film 6a mounting terminal 6b source wiring 7 interlayer insulating film 7a contact hole 7b interlayer insulating film ends 7c interlayer dielectric material film 8 pixel electrode 8a pixel electrode material film 8b pixel electrode material residue 9 resist 9a resist residue 9b resist pattern 11 gate insulating film 12 channel layer 13 channel protection film 14 contact layer 20A, 20B photomask 20a opening 20b shielding portion 20c boundary 21 UV

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平4−10407(JP,A) 特開 平7−281416(JP,A) (58)調査した分野(Int.Cl. 7 ,DB名) G02F 1/1368 ────────────────────────────────────────────────── ─── of the front page continued (56) reference Patent flat 4-10407 (JP, a) JP flat 7-281416 (JP, a) (58 ) investigated the field (Int.Cl. 7, DB name) G02F 1/1368

Claims (7)

    (57)【特許請求の範囲】 (57) [the claims]
  1. 【請求項1】 液晶表示パネルの各画素の液晶を駆動するアクティブ素子のアレイ基板の製造時に用いられ、画素電極と前記アクティブ素子とを絶縁する層間絶縁膜を形成するためのフォトマスクであって、 特定画素の前記アクティブ素子と前記画素電極とを連結するため、露光機の照射光を通過させるコンタクトホールパターンと、 前記各アクティブ素子に与える外部信号線となる複数の実装端子部において、成膜された層間絶縁材料膜の一部を除去するため、露光機の照射光を通過させる開口部パターンと、を具備し、 前記露光機の照射光を遮蔽する遮光部パターンと前記開口部パターンとの間に、前記露光機の分解能より小さいピッチを有する境界部パターンを設けたことを特徴とするフォトマスク。 [Claim 1] used in the production of an array substrate of an active element for driving the liquid crystal of each pixel of the liquid crystal display panel, a photomask for forming an interlayer insulating film for insulating said active elements and pixel electrodes , for connecting the said pixel electrode and said active element of a particular pixel, a contact hole pattern for passing illumination light of the exposure machine, a plurality of mounting terminal portions serving as an external signal line to give the the respective active element, deposited to remove some of the an interlayer insulating material film, comprising an opening pattern for passing the illumination light of the exposure apparatus, a light-shielding portion pattern for shielding the illumination light of the exposure apparatus of the opening pattern during photomask, characterized in that a boundary portion pattern having a smaller pitch than the resolution of the exposure machine.
  2. 【請求項2】 前記境界部パターンは、 前記露光機の分解能より小さいピッチを有する凹凸状のパターンであることを特徴とする請求項1記載のフォトマスク。 Wherein said boundary pattern, a photomask according to claim 1, wherein the a uneven pattern having a smaller pitch than the resolution of the exposure machine.
  3. 【請求項3】 前記境界部パターンは、 前記露光機の分解能より小さいピッチを有するストライプ状のパターンであることを特徴とする請求項1記載のフォトマスク。 Wherein the boundary pattern, a photomask according to claim 1, characterized in that it is a pattern of stripes having a pitch smaller than the resolution of the exposure machine.
  4. 【請求項4】 2枚の基板間に挟持された液晶を複数の画素電極を介して駆動して画像を表示する液晶表示パネルにおいて、各画素の液晶を駆動するアクティブ素子アレイ基板の製造方法であって、 前記2枚の基板のうちの一方の基板上に、各画素の液晶を駆動する複数のアクティブ素子を配列形成する第1の工程と、 前記第1の工程で形成された前記アクティブ素子の駆動電極に対し、前記基板の外周部とを結合する信号ラインを導電性の電極膜を用いて形成すると共に、前記基板の外周部に前記信号ラインと結合された実装端子を前記電極膜を用いて形成する第2の工程と、 前記第2の工程で形成された前記電極膜に対して層間絶縁材料膜を塗布する第3の工程と、 前記第3の工程で形成された層間絶縁材料膜に対して、 4. A two liquid crystal display panels for the liquid crystal sandwiched between the substrates and driven through a plurality of pixel electrodes to display an image, in the manufacturing method of the active element array substrate for driving the liquid crystal of each pixel there are, the upper one of the substrate of the two substrates, the first step and the first of said active elements formed in the step of a plurality of forming an active element array for driving the liquid crystal of each pixel the relative drive electrodes, a signal line connecting the outer peripheral portion so as to form with the conductive electrode film of the substrate, the electrode film a mounting terminal coupled to the signal line on the outer peripheral portion of the substrate second step and the third step and the third interlayer insulating material formed in the step of applying an interlayer insulating material film to the electrode film formed in the second step of forming by using with respect to the film,
    請求項1記載のフォトマスクを用いて露光機による露光と現像処理を行う第4の工程と、 前記第4の工程後、画素電極材料膜を形成する第5の工程と、 前記第5の工程で形成された前記画素電極材料膜に対して感光性レジストを塗膜し、レジストマスクを用いて露光及び現像処理を行い、前記アクティブ素子の特定の駆動電極に接続し、前記液晶に駆動電圧を与える画素電極を形成する第6の工程と、を有することを特徴とするアクティブ素子アレイ基板の製造方法。 The exposure by the exposure apparatus using the photomask of claim 1, wherein a fourth step of performing development processing, the post fourth step, a fifth step of forming a pixel electrode material film, the fifth step the photosensitive resist coating to the pixel electrode material film in which film is subjected to exposure and development process using a resist mask, connected to a particular drive electrode of the active element, a driving voltage to the liquid crystal method for manufacturing an active element array substrate and having a sixth step of forming a pixel electrode which gives a.
  5. 【請求項5】 前記アクティブ素子は薄膜トランジスタであり、 前記第4の工程で得られた層間絶縁膜のコンタクトホールは、前記薄膜トランジスタのドレイン電極に連通するものであることを特徴とする請求項4記載のアクティブ素子アレイ基板の製造方法。 Wherein said active element is a thin film transistor, the contact hole of the fourth resulting interlayer insulating film in step, according to claim 4, wherein a is for communicating with the drain electrode of the thin film transistor active element array substrate manufacturing method of.
  6. 【請求項6】 前記第3の工程で用いられる層間絶縁材料膜は、 感光性有機膜であることを特徴とする請求項4記載のアクティブ素子アレイ基板の製造方法。 Wherein said third interlayer insulating material film used in the process, method for manufacturing an active element array substrate of claim 4, wherein the a photosensitive organic film.
  7. 【請求項7】 前記第5の工程で用いられる前記画素電極材料膜は、 インジュウム錫酸化物であることを特徴とする請求項4 Wherein said pixel electrode material film used in the fifth step, claim 4, characterized in that the indium tin oxide
    記載のアクティブ素子アレイ基板の製造方法。 Active element array substrate manufacturing method according.
JP31944397A 1997-11-20 1997-11-20 Photomask and method for manufacturing an active element array substrate Expired - Fee Related JP3097841B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP31944397A JP3097841B2 (en) 1997-11-20 1997-11-20 Photomask and method for manufacturing an active element array substrate

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP31944397A JP3097841B2 (en) 1997-11-20 1997-11-20 Photomask and method for manufacturing an active element array substrate

Publications (2)

Publication Number Publication Date
JPH11153809A JPH11153809A (en) 1999-06-08
JP3097841B2 true JP3097841B2 (en) 2000-10-10

Family

ID=18110265

Family Applications (1)

Application Number Title Priority Date Filing Date
JP31944397A Expired - Fee Related JP3097841B2 (en) 1997-11-20 1997-11-20 Photomask and method for manufacturing an active element array substrate

Country Status (1)

Country Link
JP (1) JP3097841B2 (en)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001005038A (en) 1999-04-26 2001-01-12 Samsung Electronics Co Ltd Thin film transistor substrate for liquid crystal display device and its production
JP5082172B2 (en) * 2001-02-05 2012-11-28 ソニー株式会社 Manufacturing method of display device
KR100796802B1 (en) 2001-05-25 2008-01-22 삼성전자주식회사 Manufacturing method of thin film transistor substrate for liquid crystal display
TW200531284A (en) 2003-07-29 2005-09-16 Samsung Electronics Co Ltd Thin film array panel and manufacturing method thereof
KR100935673B1 (en) * 2003-09-05 2010-01-07 삼성전자주식회사 Thin film transistor array panel and method for manufacturing the same
KR100546668B1 (en) * 2003-09-08 2006-01-26 엘지전자 주식회사 Method for Organic electroluminescence display pannel fabrication
WO2010016179A1 (en) * 2008-08-06 2010-02-11 シャープ株式会社 Display device, and manufacturing method therefor
JP5306369B2 (en) * 2008-11-21 2013-10-02 シャープ株式会社 Substrate for display panel, display panel
KR101250122B1 (en) 2009-05-29 2013-04-03 샤프 가부시키가이샤 Active matrix substrate and display device having the same
CN103080994B (en) 2010-08-31 2014-12-31 夏普株式会社 Display panel, and method for producing same
JP2012058757A (en) * 2011-12-05 2012-03-22 Sony Corp Display device and method for manufacturing the same
CN104704627B (en) * 2012-10-16 2017-02-15 夏普株式会社 Substrate device and method for manufacturing same
JP6041984B2 (en) 2013-04-25 2016-12-14 シャープ株式会社 Semiconductor device and manufacturing method of semiconductor device
US20180314122A1 (en) * 2015-11-06 2018-11-01 Sharp Kabushiki Kaisha Display board and display device

Also Published As

Publication number Publication date
JPH11153809A (en) 1999-06-08

Similar Documents

Publication Publication Date Title
KR100443030B1 (en) Color liquid crystal panel and color liquid crystal display device
US6940573B2 (en) Liquid crystal display and thin film transistor array panel
US8233120B2 (en) Liquid crystal display device with light-shielding color filter pattern and method for fabricating the same
KR101201017B1 (en) Liquid crystal display and fabricating method thereof
CN100421020C (en) Liquid crystal display device and fabricating method thereof
US6287899B1 (en) Thin film transistor array panels for a liquid crystal display and a method for manufacturing the same
US6531392B2 (en) Method of forming a thin film transistor array panel using photolithography techniques
KR100803177B1 (en) Thin film transistor for liquid crystal device and method of manufacturing the same
CN1275075C (en) Thin film transistor array substrate and manufacturing method thereof
US7742130B2 (en) Color filter plate and thin film transistor plate for liquid crystal display, and methods for fabricating the plates
US7009206B2 (en) Thin film transistor array panel and liquid crystal display including the panel
US6873382B2 (en) Liquid crystal display device having array substrate of color filter on thin film transistor structure and manufacturing method thereof
US8411244B2 (en) Liquid crystal display device and fabricating method thereof with a simplified mask process
US5886761A (en) Process for producing actively addressing substrate, and liquid crystal display
US6927105B2 (en) Thin film transistor array substrate and manufacturing method thereof
KR101086477B1 (en) Method For Fabricating Thin Film Transistor Substrate for Display Device
US7564529B2 (en) Liquid crystal display device and fabricating method thereof
US6975375B2 (en) Semipermeable liquid crystal display device and manufacturing method thereof
US7659958B2 (en) Method of manufacturing liquid crystal display and thin film transistor array panel including a data wire having first and second data lines
CN1284037C (en) Array panel of liquid crystal display device and its manufacture method
JP3977099B2 (en) Liquid crystal display device and manufacturing method thereof
US7139045B2 (en) Thin film transistor array panel for a liquid crystal display and a method for manufacturing the same
CN100397224C (en) Liquid crystal display device and fabricating method thereof
US7016007B2 (en) Array substrate for liquid crystal display device and method of manufacturing the same
US7102168B2 (en) Thin film transistor array panel for display and manufacturing method thereof

Legal Events

Date Code Title Description
S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20070811

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080811

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090811

Year of fee payment: 9

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090811

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100811

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100811

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110811

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120811

Year of fee payment: 12

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120811

Year of fee payment: 12

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120811

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120811

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130811

Year of fee payment: 13

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees