JP2002297377A - ソート機能を有するｓｉｍｄ型マイクロプロセッサ - Google Patents
ソート機能を有するｓｉｍｄ型マイクロプロセッサInfo
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Abstract
(57)【要約】
【課題】 ＳＩＭＤ型マイクロプロセッサの各プロセッ
サエレメントにおいてデータのソート処理を高速に行
う。 【解決手段】 複数のプロセッサエレメントを有するＳ
ＩＭＤ型マイクロプロセッサにおいて、各プロセッサエ
レメントの備える特定のレジスタに格納される値と、オ
ペランド指示されたソースレジスタに格納される値と
の、大小比較を行う第１のインストラクションにて、比
較の結果、大きい方のデータを該特定のレジスタに格納
し、小さい方のデータを、ソースレジスタに格納するか
若しくはソースレジスタ以外のオペランド指示されたデ
ィスティネーションレジスタに格納することを特徴とす
る。
サエレメントにおいてデータのソート処理を高速に行
う。 【解決手段】 複数のプロセッサエレメントを有するＳ
ＩＭＤ型マイクロプロセッサにおいて、各プロセッサエ
レメントの備える特定のレジスタに格納される値と、オ
ペランド指示されたソースレジスタに格納される値と
の、大小比較を行う第１のインストラクションにて、比
較の結果、大きい方のデータを該特定のレジスタに格納
し、小さい方のデータを、ソースレジスタに格納するか
若しくはソースレジスタ以外のオペランド指示されたデ
ィスティネーションレジスタに格納することを特徴とす
る。
Description
【０００１】
【発明の属する技術分野】本発明は、ＳＩＭＤ（Ｓｉｎ
ｇｌｅ Ｉｎｓｔｒｕｃｔｉｎ−ｓｔｒｅａｍＭｕｌｔ
ｉｐｌｅ Ｄａｔａ−ｓｔｒｅａｍ；単一命令多データ
処理）型マイクロプロセッサに関する。
ｇｌｅ Ｉｎｓｔｒｕｃｔｉｎ−ｓｔｒｅａｍＭｕｌｔ
ｉｐｌｅ Ｄａｔａ−ｓｔｒｅａｍ；単一命令多データ
処理）型マイクロプロセッサに関する。
【０００２】
【従来の技術】ＳＩＭＤ型マイクロプロセッサでは、複
数のデータに対して１つの命令で同時に同一の演算処理
が実行可能である。この構造により、演算は同一である
がデータ量が非常に多い処理（例えば、画像処理）に係
る用途において、頻用される。
数のデータに対して１つの命令で同時に同一の演算処理
が実行可能である。この構造により、演算は同一である
がデータ量が非常に多い処理（例えば、画像処理）に係
る用途において、頻用される。
【０００３】ＳＩＭＤ型マイクロプロセッサにおける通
常の演算処理では、複数の演算ユニット（Ｐｒｏｃｅｓ
ｓｏｒ Ｅｌｅｍｅｎｔ〔ＰＥ〕；プロセッサエレメン
ト）を並べ同一の演算を同時に複数のデータに対して実
行する。このことにより高速な演算処理が可能となって
いる。
常の演算処理では、複数の演算ユニット（Ｐｒｏｃｅｓ
ｓｏｒ Ｅｌｅｍｅｎｔ〔ＰＥ〕；プロセッサエレメン
ト）を並べ同一の演算を同時に複数のデータに対して実
行する。このことにより高速な演算処理が可能となって
いる。
【０００４】ところで、「画像データ処理」において
は、画質補正のために様々なフィルタ処理がなされる。
通常のフィルタ処理は、画像の主走査方向、あるいは副
走査方向に隣接する画素と対象となる画素との重み付け
演算であるため、ＳＩＭＤ型マイクロプロセッサの同時
演算性の利点が如何なく発揮され得る。通常の重み付け
フィルタは、入力画像データのノイズ成分除去手法とし
ても、用いられることがあるが、このような重み付けフ
ィルタにおいては、輪郭部がぼやける等の欠点がある。
は、画質補正のために様々なフィルタ処理がなされる。
通常のフィルタ処理は、画像の主走査方向、あるいは副
走査方向に隣接する画素と対象となる画素との重み付け
演算であるため、ＳＩＭＤ型マイクロプロセッサの同時
演算性の利点が如何なく発揮され得る。通常の重み付け
フィルタは、入力画像データのノイズ成分除去手法とし
ても、用いられることがあるが、このような重み付けフ
ィルタにおいては、輪郭部がぼやける等の欠点がある。
【０００５】そこで、入力画像データのノイズ除去の有
用な手法として、「メディアン・フィルタ」が知られて
いる。輪郭部を保持したままでノイズ成分のみを除去す
ることができるため、画像処理において頻用されるフィ
ルタ（処理）である。
用な手法として、「メディアン・フィルタ」が知られて
いる。輪郭部を保持したままでノイズ成分のみを除去す
ることができるため、画像処理において頻用されるフィ
ルタ（処理）である。
【０００６】この「メディアン・フィルタ」とは、注目
画素を中心として、隣接している画素（例えば注目画素
の左、右、上、下、左上、右上、左下、右下に隣接して
いる８画素）と注目画素とを合わせた複数の画素中か
ら、「メディアン」、すなわちデータの大きい順に並べ
たときにちょうど中心の順位となるデータを求め、その
データを注目画素のデータとして置き換える、という処
理である。
画素を中心として、隣接している画素（例えば注目画素
の左、右、上、下、左上、右上、左下、右下に隣接して
いる８画素）と注目画素とを合わせた複数の画素中か
ら、「メディアン」、すなわちデータの大きい順に並べ
たときにちょうど中心の順位となるデータを求め、その
データを注目画素のデータとして置き換える、という処
理である。
【０００７】ＳＩＭＤ型マイクロプロセッサにおいて
は、図５（１）のように、画素データは主走査方向に各
ＰＥのレジスタ（図ではＲ２レジスタ）に並べられてい
る。副走査方向に画素を参照しようとするには、いった
ん現ライン画素データを別のレジスタ（図ではＲ１レジ
スタ）にコピーして、ＳＩＭＤ型マイクロプロセッサの
外部に設置されたＦＩＦＯメモリなどのラインバッファ
に格納することによって、ラインディレイを作ってい
る。この操作を複数回繰り返すことによって副走査方向
の画素が複数ライン分参照できる（図ではＲ１レジスタ
をラインディレイさせてＲ０レジスタを作ってい
る。）。
は、図５（１）のように、画素データは主走査方向に各
ＰＥのレジスタ（図ではＲ２レジスタ）に並べられてい
る。副走査方向に画素を参照しようとするには、いった
ん現ライン画素データを別のレジスタ（図ではＲ１レジ
スタ）にコピーして、ＳＩＭＤ型マイクロプロセッサの
外部に設置されたＦＩＦＯメモリなどのラインバッファ
に格納することによって、ラインディレイを作ってい
る。この操作を複数回繰り返すことによって副走査方向
の画素が複数ライン分参照できる（図ではＲ１レジスタ
をラインディレイさせてＲ０レジスタを作ってい
る。）。
【０００８】メディアン・フィルタ処理では、全てのＰ
Ｅにおいて、自身の画素を中心にして隣接する画素との
「メディアン」を取る（確定する）処理が必要となる。
例えば、図５（２）において、番号［５］が付されたＰ
Ｅ、即ちＰＥ［５］に着目する。ここで、注目画素を、
自身（ＰＥ［５］）のＲ１レジスタに格納されている画
素「Ｅ」とする。すると、左上、左、左下の画素のデー
タは１つ前のＰＥ（ＰＥ［４］）のＲ０レジスタ（図で
は「Ａ」の画素）、Ｒ１（図では「Ｄ」の画素）、Ｒ２
（図では「Ｇ」の画素）に格納され、右上、右、右下の
画素のデータは１つ後のＰＥ（ＰＥ［６］）のＲ０レジ
スタ（図では「Ｃ」）、Ｒ１レジスタ（図では
「Ｆ」）、Ｒ２（図では「Ｉ」）に格納されている。な
お、ＰＥに付される番号、及び（Ｒ０、Ｒ１、Ｒ２など
の）レジスタの種類については、後で説明する。
Ｅにおいて、自身の画素を中心にして隣接する画素との
「メディアン」を取る（確定する）処理が必要となる。
例えば、図５（２）において、番号［５］が付されたＰ
Ｅ、即ちＰＥ［５］に着目する。ここで、注目画素を、
自身（ＰＥ［５］）のＲ１レジスタに格納されている画
素「Ｅ」とする。すると、左上、左、左下の画素のデー
タは１つ前のＰＥ（ＰＥ［４］）のＲ０レジスタ（図で
は「Ａ」の画素）、Ｒ１（図では「Ｄ」の画素）、Ｒ２
（図では「Ｇ」の画素）に格納され、右上、右、右下の
画素のデータは１つ後のＰＥ（ＰＥ［６］）のＲ０レジ
スタ（図では「Ｃ」）、Ｒ１レジスタ（図では
「Ｆ」）、Ｒ２（図では「Ｉ」）に格納されている。な
お、ＰＥに付される番号、及び（Ｒ０、Ｒ１、Ｒ２など
の）レジスタの種類については、後で説明する。
【０００９】上記のような９画素（「Ａ」「Ｂ」「Ｃ」
「Ｄ」「Ｅ」「Ｆ」「Ｇ」「Ｈ」「Ｉ」）のデータをソ
ートしてメディアン（中心値）である５番目に大きい画
素データを求めるためには、従来技術においては、画素
データのソート処理を相当に多数回行なうことが欠かせ
ない。そのような相当量のソート処理を軽減する若しく
は高速化する方策が模索されている。
「Ｄ」「Ｅ」「Ｆ」「Ｇ」「Ｈ」「Ｉ」）のデータをソ
ートしてメディアン（中心値）である５番目に大きい画
素データを求めるためには、従来技術においては、画素
データのソート処理を相当に多数回行なうことが欠かせ
ない。そのような相当量のソート処理を軽減する若しく
は高速化する方策が模索されている。
【００１０】メディアン・フィルタ処理を高速化するた
めの手法はＳＩＭＤ型マイクロプロセッサに関するもの
だけではない。例えば、特開平６−２７４６１７号は、
「３×３」画素でのメディアン・フィルタの処理を取り
上げている。そこでは、ソートする処理を３画素のソー
ト、６画素のマージソート、９画素のマージソートと３
つの段階に分けて処理の高速化を図る手法について、開
示されている。また、特開平５−２６４５号には、対象
となるデータをビットスライスに分割し、上位ビットか
ら順に“１”の立っているデータの数を計数し、所望の
順位のデータを求める方法について開示されている。い
ずれも、ＳＩＳＤ型プロセッサあるいは画像処理専用Ｌ
ＳＩにおいては有効であり、メディアン・フィルタ処理
を高速に行うことが可能となっている。
めの手法はＳＩＭＤ型マイクロプロセッサに関するもの
だけではない。例えば、特開平６−２７４６１７号は、
「３×３」画素でのメディアン・フィルタの処理を取り
上げている。そこでは、ソートする処理を３画素のソー
ト、６画素のマージソート、９画素のマージソートと３
つの段階に分けて処理の高速化を図る手法について、開
示されている。また、特開平５−２６４５号には、対象
となるデータをビットスライスに分割し、上位ビットか
ら順に“１”の立っているデータの数を計数し、所望の
順位のデータを求める方法について開示されている。い
ずれも、ＳＩＳＤ型プロセッサあるいは画像処理専用Ｌ
ＳＩにおいては有効であり、メディアン・フィルタ処理
を高速に行うことが可能となっている。
【００１１】しかし、ＳＩＭＤ型マイクロプロセッサを
用いる画像処理において、上記発明を適用するのは、以
下に述べるように、困難である。
用いる画像処理において、上記発明を適用するのは、以
下に述べるように、困難である。
【００１２】特開平６−２７４６１７号の発明を利用す
ると、６画素及び９画素でのマージソートにおいて、Ｓ
ＩＳＤなど分岐処理が可能であるプロセッサにおいては
全体での処理速度が向上する。しかし、ＳＩＭＤ型マイ
クロプロセッサにおいては各ＰＥ毎に分岐処理を行うこ
とができないため、全ての分岐先の演算を実行する必要
が生じかえって処理時間がかかってしまう。
ると、６画素及び９画素でのマージソートにおいて、Ｓ
ＩＳＤなど分岐処理が可能であるプロセッサにおいては
全体での処理速度が向上する。しかし、ＳＩＭＤ型マイ
クロプロセッサにおいては各ＰＥ毎に分岐処理を行うこ
とができないため、全ての分岐先の演算を実行する必要
が生じかえって処理時間がかかってしまう。
【００１３】また、特開平５−２６４５号においては、
対象となるデータをビットスライスに分割し、上位ビッ
トから順に“１”の立っているデータの数を計数し、所
望の順位のデータを求める方法について、開示されてい
る。このことを利用しようとすると、ＳＩＭＤ型マイク
ロプロセッサにおいては、注目画素の左右の画素データ
が隣接するＰＥのレジスタにデータが格納されているた
め、ビットスライスにまで分割されたデータを作るには
隣接するＰＥからデータを引用してくる必要がある。そ
うすると、結果として配線数が増大してしまう。更に、
ビットスライスに対する計数器、加算器を全ビット分ま
で各ＰＥに保有させると、回路規模が非現実的なまでに
増大してしまう。各ビットにまで処理を分割して実行さ
せると、膨大なサイクル数がかかってしまうことにもな
る。
対象となるデータをビットスライスに分割し、上位ビッ
トから順に“１”の立っているデータの数を計数し、所
望の順位のデータを求める方法について、開示されてい
る。このことを利用しようとすると、ＳＩＭＤ型マイク
ロプロセッサにおいては、注目画素の左右の画素データ
が隣接するＰＥのレジスタにデータが格納されているた
め、ビットスライスにまで分割されたデータを作るには
隣接するＰＥからデータを引用してくる必要がある。そ
うすると、結果として配線数が増大してしまう。更に、
ビットスライスに対する計数器、加算器を全ビット分ま
で各ＰＥに保有させると、回路規模が非現実的なまでに
増大してしまう。各ビットにまで処理を分割して実行さ
せると、膨大なサイクル数がかかってしまうことにもな
る。
【００１４】特開平１１−１４９５５４号では、ＳＩＭ
Ｄ型マイクロプロセッサにおけるメディアン・フィルタ
処理が開示されている。そこでは、「３×３画素」での
計算方法が示されている。まず、３画素のソート処理を
「列」方向に行い、次にソート後のデータに対して、
「行」方向に３画素のソート処理を行い、最後に対角線
方向にソートを行うというものである。
Ｄ型マイクロプロセッサにおけるメディアン・フィルタ
処理が開示されている。そこでは、「３×３画素」での
計算方法が示されている。まず、３画素のソート処理を
「列」方向に行い、次にソート後のデータに対して、
「行」方向に３画素のソート処理を行い、最後に対角線
方向にソートを行うというものである。
【００１５】上記の開示内容においては、基本となる
「３画素のソート処理」に関しては示されていない。こ
の「３画素のソート処理」を高速に行なえない、即ち
「３画素のソート処理」に時間がかかってしまうと、全
体処理時間も比例して増えてしまうことになる。３画素
のデータをソート処理する場合、従来のＳＩＭＤ型マイ
クロプロセッサでは、以下のような順序で行なってい
る。
「３画素のソート処理」に関しては示されていない。こ
の「３画素のソート処理」を高速に行なえない、即ち
「３画素のソート処理」に時間がかかってしまうと、全
体処理時間も比例して増えてしまうことになる。３画素
のデータをソート処理する場合、従来のＳＩＭＤ型マイ
クロプロセッサでは、以下のような順序で行なってい
る。
【００１６】以下では、比較対象となる３画素のデータ
が、各ＰＥのＲ０、Ｒ１、Ｒ２レジスタに格納されてお
り、ソート処理後のデータは、各ＰＥのＲ１６、Ｒ１
７、Ｒ１８に降順に格納される。「ＭＡＸ」命令とは、
２つのソースレジスタの値の比較を行い、大きい方のデ
ータを指定したレジスタに書き戻す命令であり、同様に
「ＭＩＮ」命令とは、小さい方のデータを指定したレジ
スタに書き戻す命令である。
が、各ＰＥのＲ０、Ｒ１、Ｒ２レジスタに格納されてお
り、ソート処理後のデータは、各ＰＥのＲ１６、Ｒ１
７、Ｒ１８に降順に格納される。「ＭＡＸ」命令とは、
２つのソースレジスタの値の比較を行い、大きい方のデ
ータを指定したレジスタに書き戻す命令であり、同様に
「ＭＩＮ」命令とは、小さい方のデータを指定したレジ
スタに書き戻す命令である。
【００１７】１．Ｒ０とＲ１とのＭＡＸ演算を行い、結
果をＲ１６に格納する。 ２．Ｒ０とＲ１とのＭＩＮ演算を行い、結果をＲ１７に
格納する。 ３．Ｒ２とＲ１７とのＭＩＮ演算を行い、結果をＲ１８
に格納する。 ４．Ｒ２とＲ１７とのＭＡＸ演算を行い、結果をＲ１７
に格納する。 ５．Ｒ１６とＲ１７とのＭＡＸ演算を行い、結果をＲ１
６に格納する。 ６．Ｒ１６とＲ１７とのＭＩＮ演算を行い、結果をＲ１
７に格納する。
果をＲ１６に格納する。 ２．Ｒ０とＲ１とのＭＩＮ演算を行い、結果をＲ１７に
格納する。 ３．Ｒ２とＲ１７とのＭＩＮ演算を行い、結果をＲ１８
に格納する。 ４．Ｒ２とＲ１７とのＭＡＸ演算を行い、結果をＲ１７
に格納する。 ５．Ｒ１６とＲ１７とのＭＡＸ演算を行い、結果をＲ１
６に格納する。 ６．Ｒ１６とＲ１７とのＭＩＮ演算を行い、結果をＲ１
７に格納する。
【００１８】以上のように、６サイクルの処理サイクル
が必要となる。
が必要となる。
【００１９】特開平１１−１４９５５４号の手法によ
り、「３×３画素」のメディアン・フィルタ処理を行な
うには、 （１）「列」方向に３画素のデータをソートする（「Ｓ
ＩＭＤ」であるから、３列分、同時実行可能であ
る。）。；６サイクル （２）「行」方向に３画素のデータをソートする。；３
行で１０サイクル （３）対角線方向に３画素のデータをソートする。；６
サイクル となり、全体で２２サイクルが必要となる。上記（２）
においては、３画素のＭＡＸ、ＭＩＮを求める際に、ソ
ート処理が不要であり２サイクルで求められる。よっ
て、処理時間が３行分のソートに必要な１８サイクルよ
りは短く済む。
り、「３×３画素」のメディアン・フィルタ処理を行な
うには、 （１）「列」方向に３画素のデータをソートする（「Ｓ
ＩＭＤ」であるから、３列分、同時実行可能であ
る。）。；６サイクル （２）「行」方向に３画素のデータをソートする。；３
行で１０サイクル （３）対角線方向に３画素のデータをソートする。；６
サイクル となり、全体で２２サイクルが必要となる。上記（２）
においては、３画素のＭＡＸ、ＭＩＮを求める際に、ソ
ート処理が不要であり２サイクルで求められる。よっ
て、処理時間が３行分のソートに必要な１８サイクルよ
りは短く済む。
【００２０】
【発明が解決しようとする課題】本発明は、ＳＩＭＤ型
マイクロプロセッサの各プロセッサエレメントにおい
て、データのソート処理を高速に行ない得ることを目的
としている。
マイクロプロセッサの各プロセッサエレメントにおい
て、データのソート処理を高速に行ない得ることを目的
としている。
【００２１】
【課題を解決するための手段】本発明は、上記目的を達
成するために為されたものである。本発明に係る請求項
１に記載のＳＩＭＤ型マイクロプロセッサは、複数のプ
ロセッサエレメントを有するＳＩＭＤ型マイクロプロセ
ッサであって、各プロセッサエレメントの備える特定の
レジスタに格納される値と、オペランド指示されたソー
スレジスタに格納される値との、大小比較を行う第１の
インストラクションにて、比較の結果、大きい方のデー
タを該特定のレジスタに格納し、小さい方のデータを、
ソースレジスタに格納するか若しくはソースレジスタ以
外のオペランド指示されたディスティネーションレジス
タに格納することを特徴とする、ＳＩＭＤ型マイクロプ
ロセッサである。
成するために為されたものである。本発明に係る請求項
１に記載のＳＩＭＤ型マイクロプロセッサは、複数のプ
ロセッサエレメントを有するＳＩＭＤ型マイクロプロセ
ッサであって、各プロセッサエレメントの備える特定の
レジスタに格納される値と、オペランド指示されたソー
スレジスタに格納される値との、大小比較を行う第１の
インストラクションにて、比較の結果、大きい方のデー
タを該特定のレジスタに格納し、小さい方のデータを、
ソースレジスタに格納するか若しくはソースレジスタ以
外のオペランド指示されたディスティネーションレジス
タに格納することを特徴とする、ＳＩＭＤ型マイクロプ
ロセッサである。
【００２２】本発明に係る請求項２に記載のＳＩＭＤ型
マイクロプロセッサは、複数のプロセッサエレメントを
有するＳＩＭＤ型マイクロプロセッサであって、各プロ
セッサエレメントの備える特定のレジスタに格納される
値と、オペランド指示されたソースレジスタに格納され
る値との、大小比較を行う第２のインストラクションに
て、比較の結果、小さい方のデータを該特定のレジスタ
に格納し、大きい方のデータを、ソースレジスタに格納
するか若しくはソースレジスタ以外のオペランド指示さ
れたディスティネーションレジスタに格納することを特
徴とする、ＳＩＭＤ型マイクロプロセッサである。
マイクロプロセッサは、複数のプロセッサエレメントを
有するＳＩＭＤ型マイクロプロセッサであって、各プロ
セッサエレメントの備える特定のレジスタに格納される
値と、オペランド指示されたソースレジスタに格納され
る値との、大小比較を行う第２のインストラクションに
て、比較の結果、小さい方のデータを該特定のレジスタ
に格納し、大きい方のデータを、ソースレジスタに格納
するか若しくはソースレジスタ以外のオペランド指示さ
れたディスティネーションレジスタに格納することを特
徴とする、ＳＩＭＤ型マイクロプロセッサである。
【００２３】本発明に係る請求項３に記載のＳＩＭＤ型
マイクロプロセッサは、複数のプロセッサエレメントを
有するＳＩＭＤ型マイクロプロセッサであって、各プロ
セッサエレメントの備える特定のレジスタに格納される
値と、オペランド指示されたソースレジスタに格納され
る値との、大小比較を行う第１のインストラクションに
て、比較の結果、大きい方のデータを該特定のレジスタ
に格納し、小さい方のデータを、ソースレジスタに格納
するか若しくはソースレジスタ以外のオペランド指示さ
れたディスティネーションレジスタに格納し、更に、各
プロセッサエレメントの備える特定のレジスタに格納さ
れる値と、オペランド指示されたソースレジスタに格納
される値との、大小比較を行う第２のインストラクショ
ンにて、比較の結果、小さい方のデータを該特定のレジ
スタに格納し、大きい方のデータを、ソースレジスタに
格納するか若しくはソースレジスタ以外のオペランド指
示されたディスティネーションレジスタに格納すること
を特徴とする、ＳＩＭＤ型マイクロプロセッサである。
マイクロプロセッサは、複数のプロセッサエレメントを
有するＳＩＭＤ型マイクロプロセッサであって、各プロ
セッサエレメントの備える特定のレジスタに格納される
値と、オペランド指示されたソースレジスタに格納され
る値との、大小比較を行う第１のインストラクションに
て、比較の結果、大きい方のデータを該特定のレジスタ
に格納し、小さい方のデータを、ソースレジスタに格納
するか若しくはソースレジスタ以外のオペランド指示さ
れたディスティネーションレジスタに格納し、更に、各
プロセッサエレメントの備える特定のレジスタに格納さ
れる値と、オペランド指示されたソースレジスタに格納
される値との、大小比較を行う第２のインストラクショ
ンにて、比較の結果、小さい方のデータを該特定のレジ
スタに格納し、大きい方のデータを、ソースレジスタに
格納するか若しくはソースレジスタ以外のオペランド指
示されたディスティネーションレジスタに格納すること
を特徴とする、ＳＩＭＤ型マイクロプロセッサである。
【００２４】本発明に係る請求項４に記載のソート処理
方法は、請求項３に記載のＳＩＭＤ型マイクロプロセッ
サを利用し、各プロセッサエレメントにて各プロセッサ
エレメントに備わるｎ個（ｎは４以上の自然数）の、第
１の汎用レジスタから第ｎ番目の汎用レジスタを、ソー
トバッファとして使用し、上記ソートバッファにおいて
は、第１番目の汎用レジスタから第ｎ番目の汎用レジス
タへ大きい数値から順に格納し、よって、各プロセッサ
エレメントにて、ｎ個のデータをソート処理する方法で
ある。そのソート処理方法は、（１）１番目の比較対象
データを特定のレジスタにロードする、工程１と、
（２）２番目の比較対象データと特定のレジスタのデー
タとの、第１のインストラクションの演算を行い、第ｎ
番目の汎用レジスタには小さい方のデータを書き戻し、
特定のレジスタには大きい方のデータを残す、工程２
と、（３）３番目の比較対象データと特定のレジスタの
データとの、第２のインストラクションの演算を行い、
第（ｎ−２）番目の汎用レジスタには大きい方のデータ
を書き戻し、特定のレジスタには小さい方のデータを残
し、続いて、第ｎ番目の汎用レジスタのデータと特定の
レジスタのデータとの、第２のインストラクションの演
算を行い、第（ｎ−１）番目の汎用レジスタには大きい
方のデータを書き戻し、特定のレジスタには小さい方の
データを残す、工程３と、（４）４番目の比較対象デー
タと特定のレジスタのデータとの、第１のインストラク
ションの演算を行い、第ｎ番目の汎用レジスタには小さ
い方のデータを書き戻し、特定のレジスタには大きい方
のデータを残し、続いて、第（ｎ−１）番目の汎用レジ
スタのデータと特定レジスタのデータとの、第１のイン
ストラクションの演算を行い、第（ｎ−１）番目の汎用
レジスタに小さい方のデータを書き戻し、特定のレジス
タには大きい方のデータを残し、更に続いて、第（ｎ−
２）番目の汎用レジスタのデータと特定レジスタのデー
タとの、第１のインストラクションの演算を行い、第
（ｎ−２）番目の汎用レジスタに小さい方のデータを書
き戻し、特定のレジスタには大きい方のデータを残す、
工程４と、（５）（２ｉ−１）番目（ｉは３以上の自然
数）の比較対象データと特定のレジスタのデータとの、
第２のインストラクションの演算を行い、第［ｎ−（２
ｉ−２）］番目の汎用レジスタには大きい方のデータを
書き戻し、特定のレジスタには小さい方のデータを残
し、続いて、第［ｎ−（２ｉ−４）］番目の汎用レジス
タのデータと特定のレジスタのデータとの、第２のイン
ストラクションの演算を行い、第［ｎ−（２ｉ−３）］
番目のレジスタには大きい方のデータを書き戻し、特定
のレジスタには小さい方のデータを残し、この後、同様
にソートバッファにて１つずつ序数の大きい汎用レジス
タに移行しつつ、ソートバッファの汎用レジスタのデー
タと特定のレジスタのデータとの、第２のインストラク
ションの演算を行い、大きい方のデータを１つ序数が小
さい汎用レジスタに書き戻すことを繰り返し、最後に第
ｎ番目の汎用レジスタのデータと特定のレジスタのデー
タとの、第２のインストラクションの演算を行い、第
（ｎ−１）番目の汎用レジスタに大きい方のデータを書
き戻し、特定のレジスタには小さい方のデータを残す、
工程５と、（６）２ｉ番目の比較対象データと特定のレ
ジスタのデータとの、第１のインストラクションの演算
を行い、第ｎ番目の汎用レジスタには小さい方のデータ
を書き戻し、特定のレジスタには大きい方のデータを残
し、続いて、第（ｎ−１）番目の汎用レジスタのデータ
と特定のレジスタのデータとの、第１のインストラクシ
ョンの演算を行い、第（ｎ−１）番目の汎用レジスタに
小さい方のデータを書き戻し、特定のレジスタには大き
い方のデータを残し、この後、同様にソートバッファに
て１つずつ序数の小さい汎用レジスタに移行しつつ、ソ
ートバッファの汎用レジスタのデータと特定のレジスタ
のデータとの、第１のインストラクションの演算を行
い、小さい方のデータを同じ汎用レジスタに書き戻すこ
とを繰り返し、最後に第［ｎ−（２ｉ−２）］番目の汎
用レジスタのデータと特定のレジスタのデータとの、第
１のインストラクションの演算を行い、第［ｎ−（２ｉ
−２）］番目の汎用レジスタに小さい方のデータを書き
戻し、特定のレジスタには大きい方のデータを残す、工
程６と、を含み、工程１、工程２、工程３及び工程４を
実施し、その後、工程５及び工程６を、両工程が一回実
施される毎にｉを１ずつインクリメントしながら、比較
対象データがｎ番目のものになるまで継続し、ｎが偶数
の場合は、ソートバッファの最大値の端部にてソート処
理を終えて終了し、一方、ｎが奇数の場合は、ソートバ
ッファの最小値の端部にてソート処理を終えて終了す
る、ソート処理方法である。
方法は、請求項３に記載のＳＩＭＤ型マイクロプロセッ
サを利用し、各プロセッサエレメントにて各プロセッサ
エレメントに備わるｎ個（ｎは４以上の自然数）の、第
１の汎用レジスタから第ｎ番目の汎用レジスタを、ソー
トバッファとして使用し、上記ソートバッファにおいて
は、第１番目の汎用レジスタから第ｎ番目の汎用レジス
タへ大きい数値から順に格納し、よって、各プロセッサ
エレメントにて、ｎ個のデータをソート処理する方法で
ある。そのソート処理方法は、（１）１番目の比較対象
データを特定のレジスタにロードする、工程１と、
（２）２番目の比較対象データと特定のレジスタのデー
タとの、第１のインストラクションの演算を行い、第ｎ
番目の汎用レジスタには小さい方のデータを書き戻し、
特定のレジスタには大きい方のデータを残す、工程２
と、（３）３番目の比較対象データと特定のレジスタの
データとの、第２のインストラクションの演算を行い、
第（ｎ−２）番目の汎用レジスタには大きい方のデータ
を書き戻し、特定のレジスタには小さい方のデータを残
し、続いて、第ｎ番目の汎用レジスタのデータと特定の
レジスタのデータとの、第２のインストラクションの演
算を行い、第（ｎ−１）番目の汎用レジスタには大きい
方のデータを書き戻し、特定のレジスタには小さい方の
データを残す、工程３と、（４）４番目の比較対象デー
タと特定のレジスタのデータとの、第１のインストラク
ションの演算を行い、第ｎ番目の汎用レジスタには小さ
い方のデータを書き戻し、特定のレジスタには大きい方
のデータを残し、続いて、第（ｎ−１）番目の汎用レジ
スタのデータと特定レジスタのデータとの、第１のイン
ストラクションの演算を行い、第（ｎ−１）番目の汎用
レジスタに小さい方のデータを書き戻し、特定のレジス
タには大きい方のデータを残し、更に続いて、第（ｎ−
２）番目の汎用レジスタのデータと特定レジスタのデー
タとの、第１のインストラクションの演算を行い、第
（ｎ−２）番目の汎用レジスタに小さい方のデータを書
き戻し、特定のレジスタには大きい方のデータを残す、
工程４と、（５）（２ｉ−１）番目（ｉは３以上の自然
数）の比較対象データと特定のレジスタのデータとの、
第２のインストラクションの演算を行い、第［ｎ−（２
ｉ−２）］番目の汎用レジスタには大きい方のデータを
書き戻し、特定のレジスタには小さい方のデータを残
し、続いて、第［ｎ−（２ｉ−４）］番目の汎用レジス
タのデータと特定のレジスタのデータとの、第２のイン
ストラクションの演算を行い、第［ｎ−（２ｉ−３）］
番目のレジスタには大きい方のデータを書き戻し、特定
のレジスタには小さい方のデータを残し、この後、同様
にソートバッファにて１つずつ序数の大きい汎用レジス
タに移行しつつ、ソートバッファの汎用レジスタのデー
タと特定のレジスタのデータとの、第２のインストラク
ションの演算を行い、大きい方のデータを１つ序数が小
さい汎用レジスタに書き戻すことを繰り返し、最後に第
ｎ番目の汎用レジスタのデータと特定のレジスタのデー
タとの、第２のインストラクションの演算を行い、第
（ｎ−１）番目の汎用レジスタに大きい方のデータを書
き戻し、特定のレジスタには小さい方のデータを残す、
工程５と、（６）２ｉ番目の比較対象データと特定のレ
ジスタのデータとの、第１のインストラクションの演算
を行い、第ｎ番目の汎用レジスタには小さい方のデータ
を書き戻し、特定のレジスタには大きい方のデータを残
し、続いて、第（ｎ−１）番目の汎用レジスタのデータ
と特定のレジスタのデータとの、第１のインストラクシ
ョンの演算を行い、第（ｎ−１）番目の汎用レジスタに
小さい方のデータを書き戻し、特定のレジスタには大き
い方のデータを残し、この後、同様にソートバッファに
て１つずつ序数の小さい汎用レジスタに移行しつつ、ソ
ートバッファの汎用レジスタのデータと特定のレジスタ
のデータとの、第１のインストラクションの演算を行
い、小さい方のデータを同じ汎用レジスタに書き戻すこ
とを繰り返し、最後に第［ｎ−（２ｉ−２）］番目の汎
用レジスタのデータと特定のレジスタのデータとの、第
１のインストラクションの演算を行い、第［ｎ−（２ｉ
−２）］番目の汎用レジスタに小さい方のデータを書き
戻し、特定のレジスタには大きい方のデータを残す、工
程６と、を含み、工程１、工程２、工程３及び工程４を
実施し、その後、工程５及び工程６を、両工程が一回実
施される毎にｉを１ずつインクリメントしながら、比較
対象データがｎ番目のものになるまで継続し、ｎが偶数
の場合は、ソートバッファの最大値の端部にてソート処
理を終えて終了し、一方、ｎが奇数の場合は、ソートバ
ッファの最小値の端部にてソート処理を終えて終了す
る、ソート処理方法である。
【００２５】本発明に係る請求項５に記載のソート処理
方法は、請求項３に記載のＳＩＭＤ型マイクロプロセッ
サを利用し、各プロセッサエレメントにて各プロセッサ
エレメントに備わるｎ個（ｎは４以上の自然数）の、第
１の汎用レジスタから第ｎ番目の汎用レジスタを、ソー
トバッファとして使用し、上記ソートバッファにおいて
は、第１番目の汎用レジスタから第ｎ番目の汎用レジス
タへ大きい数値から順に格納し、よって、各プロセッサ
エレメントにて、ｎ個のデータをソート処理する方法で
ある。そのソート処理方法は、（１）１番目の比較対象
データを特定のレジスタにロードする、工程１と、
（２）２番目の比較対象データと特定のレジスタのデー
タとの、第２のインストラクションの演算を行い、第１
番目の汎用レジスタには大きい方のデータを書き戻し、
特定のレジスタには小さい方のデータを残す、工程２
と、（３）３番目の比較対象データと特定のレジスタの
データとの、第１のインストラクションの演算を行い、
第３番目の汎用レジスタには小さい方のデータを書き戻
し、特定のレジスタには大きい方のデータを残し、続い
て第１番目の汎用レジスタのデータと特定のレジスタの
データとの、第１のインストラクションの演算を行い、
第２番目の汎用レジスタには小さい方のデータを書き戻
し、特定のレジスタには大きい方のデータを残す、工程
３と、（４）４番目の比較対象データと特定のレジスタ
のデータとの、第２のインストラクションの演算を行
い、第１番目の汎用レジスタには大きい方のデータを書
き戻し、特定のレジスタには小さい方のデータを残し、
続いて、第２番目の汎用レジスタのデータと特定のレジ
スタのデータとの、第２のインストラクションの演算を
行い、第２番目の汎用レジスタに大きい方のデータを書
き戻し、特定のレジスタには小さい方のデータを残し、
更に続いて、第３番目の汎用レジスタのデータと特定の
レジスタのデータとの、第２のインストラクションの演
算を行い、第３番目の汎用レジスタに大きい方のデータ
を書き戻し、特定のレジスタには小さい方のデータを残
す、工程４と、（５）（２ｉ−１）番目（ｉは３以上の
自然数）の比較対象データと特定のレジスタのデータと
の、第１のインストラクションの演算を行い、第（２ｉ
−１）番目のレジスタには小さい方のデータを書き戻
し、特定のレジスタには大きい方のデータを残し、続い
て、第（２ｉ−３）番目の汎用レジスタのデータと特定
のレジスタのデータとの、第１のインストラクションの
演算を行い、第（２ｉ−２）番目のレジスタには小さい
方のデータを書き戻し、特定のレジスタには大きい方の
データを残し、この後、同様にソートバッファにて１ず
つ序数の小さい汎用レジスタに移行しつつ、ソートバッ
ファの汎用レジスタのデータと特定のレジスタのデータ
との、第１のインストラクションの演算を行い、小さい
方のデータを序数が１つ小さい汎用レジスタに書き戻す
ことを繰り返し、最後に第１番目の汎用レジスタのデー
タと特定のレジスタのデータとの第１のインストラクシ
ョンの演算を行い、第２番目の汎用レジスタに小さい方
のデータを書き戻し、特定のレジスタには大きい方のデ
ータを残す、工程５と、（６）２ｉ番目の比較対象デー
タと特定のレジスタのデータとの、第２のインストラク
ションの演算を行い、第１番目の汎用レジスタには大き
い方のデータを書き戻し、特定のレジスタには小さい方
のデータを残し、続いて、第２番目の汎用レジスタのデ
ータと特定のレジスタのデータとの、第２のインストラ
クションの演算を行い、第２番目の汎用レジスタに大き
い方のデータを書き戻し、特定のレジスタには小さい方
のデータを残し、この後、同様にソートバッファにて１
つずつ序数の大きい汎用レジスタに移行しつつ、ソート
バッファの汎用レジスタのデータと特定のレジスタのデ
ータとの、第２のインストラクションの演算を行い、大
きい方のデータを同じ汎用レジスタに書き戻すことを繰
り返し、最後に第（２ｉ−１）番目の汎用レジスタのデ
ータと特定のレジスタのデータとの、第２のインストラ
クションの演算を行い、第（２ｉ−１）番目の汎用レジ
スタに大きい方のデータを書き戻し、特定のレジスタに
は小さい方のデータを残す、工程６と、を含み、工程
１、工程２、工程３及び工程４を実施し、その後、工程
５及び工程６を、両工程が一回実施される毎にｉを１ず
つインクリメントしながら、比較対象データがｎ番目の
ものになるまで継続し、ｎが偶数の場合は、ソートバッ
ファの最小値の端部にてソート処理を終えて終了し、一
方、ｎが奇数の場合は、ソートバッファの最大値の端部
にてソート処理を終えて終了する、ソート処理方法であ
る。
方法は、請求項３に記載のＳＩＭＤ型マイクロプロセッ
サを利用し、各プロセッサエレメントにて各プロセッサ
エレメントに備わるｎ個（ｎは４以上の自然数）の、第
１の汎用レジスタから第ｎ番目の汎用レジスタを、ソー
トバッファとして使用し、上記ソートバッファにおいて
は、第１番目の汎用レジスタから第ｎ番目の汎用レジス
タへ大きい数値から順に格納し、よって、各プロセッサ
エレメントにて、ｎ個のデータをソート処理する方法で
ある。そのソート処理方法は、（１）１番目の比較対象
データを特定のレジスタにロードする、工程１と、
（２）２番目の比較対象データと特定のレジスタのデー
タとの、第２のインストラクションの演算を行い、第１
番目の汎用レジスタには大きい方のデータを書き戻し、
特定のレジスタには小さい方のデータを残す、工程２
と、（３）３番目の比較対象データと特定のレジスタの
データとの、第１のインストラクションの演算を行い、
第３番目の汎用レジスタには小さい方のデータを書き戻
し、特定のレジスタには大きい方のデータを残し、続い
て第１番目の汎用レジスタのデータと特定のレジスタの
データとの、第１のインストラクションの演算を行い、
第２番目の汎用レジスタには小さい方のデータを書き戻
し、特定のレジスタには大きい方のデータを残す、工程
３と、（４）４番目の比較対象データと特定のレジスタ
のデータとの、第２のインストラクションの演算を行
い、第１番目の汎用レジスタには大きい方のデータを書
き戻し、特定のレジスタには小さい方のデータを残し、
続いて、第２番目の汎用レジスタのデータと特定のレジ
スタのデータとの、第２のインストラクションの演算を
行い、第２番目の汎用レジスタに大きい方のデータを書
き戻し、特定のレジスタには小さい方のデータを残し、
更に続いて、第３番目の汎用レジスタのデータと特定の
レジスタのデータとの、第２のインストラクションの演
算を行い、第３番目の汎用レジスタに大きい方のデータ
を書き戻し、特定のレジスタには小さい方のデータを残
す、工程４と、（５）（２ｉ−１）番目（ｉは３以上の
自然数）の比較対象データと特定のレジスタのデータと
の、第１のインストラクションの演算を行い、第（２ｉ
−１）番目のレジスタには小さい方のデータを書き戻
し、特定のレジスタには大きい方のデータを残し、続い
て、第（２ｉ−３）番目の汎用レジスタのデータと特定
のレジスタのデータとの、第１のインストラクションの
演算を行い、第（２ｉ−２）番目のレジスタには小さい
方のデータを書き戻し、特定のレジスタには大きい方の
データを残し、この後、同様にソートバッファにて１ず
つ序数の小さい汎用レジスタに移行しつつ、ソートバッ
ファの汎用レジスタのデータと特定のレジスタのデータ
との、第１のインストラクションの演算を行い、小さい
方のデータを序数が１つ小さい汎用レジスタに書き戻す
ことを繰り返し、最後に第１番目の汎用レジスタのデー
タと特定のレジスタのデータとの第１のインストラクシ
ョンの演算を行い、第２番目の汎用レジスタに小さい方
のデータを書き戻し、特定のレジスタには大きい方のデ
ータを残す、工程５と、（６）２ｉ番目の比較対象デー
タと特定のレジスタのデータとの、第２のインストラク
ションの演算を行い、第１番目の汎用レジスタには大き
い方のデータを書き戻し、特定のレジスタには小さい方
のデータを残し、続いて、第２番目の汎用レジスタのデ
ータと特定のレジスタのデータとの、第２のインストラ
クションの演算を行い、第２番目の汎用レジスタに大き
い方のデータを書き戻し、特定のレジスタには小さい方
のデータを残し、この後、同様にソートバッファにて１
つずつ序数の大きい汎用レジスタに移行しつつ、ソート
バッファの汎用レジスタのデータと特定のレジスタのデ
ータとの、第２のインストラクションの演算を行い、大
きい方のデータを同じ汎用レジスタに書き戻すことを繰
り返し、最後に第（２ｉ−１）番目の汎用レジスタのデ
ータと特定のレジスタのデータとの、第２のインストラ
クションの演算を行い、第（２ｉ−１）番目の汎用レジ
スタに大きい方のデータを書き戻し、特定のレジスタに
は小さい方のデータを残す、工程６と、を含み、工程
１、工程２、工程３及び工程４を実施し、その後、工程
５及び工程６を、両工程が一回実施される毎にｉを１ず
つインクリメントしながら、比較対象データがｎ番目の
ものになるまで継続し、ｎが偶数の場合は、ソートバッ
ファの最小値の端部にてソート処理を終えて終了し、一
方、ｎが奇数の場合は、ソートバッファの最大値の端部
にてソート処理を終えて終了する、ソート処理方法であ
る。
【００２６】
【発明の実施の形態】以下、図面を参照して、本発明に
係る好適な実施形態を説明する。
係る好適な実施形態を説明する。
【００２７】図１は、本発明に係るＳＩＭＤ型マイクロ
プロセッサ２の概略の構成を示すブロック図である。該
ＳＩＭＤ型マイクロプロセッサ２は、概略、グローバル
プロセッサ４、レジスタファイル６、及び演算アレイ８
から構成される。
プロセッサ２の概略の構成を示すブロック図である。該
ＳＩＭＤ型マイクロプロセッサ２は、概略、グローバル
プロセッサ４、レジスタファイル６、及び演算アレイ８
から構成される。
【００２８】（１）グローバルプロセッサ４ このグローバルプロセッサ４そのものは、いわゆるＳＩ
ＳＤ型のプロセッサであり、プログラムＲＡＭ１０とデ
ータＲＡＭ１２を内蔵し（図２参照）、プログラムを解
読し各種制御信号を生成する。この制御信号は内蔵する
各種ブロック以外に、レジスタファイル６、演算アレイ
８にも供給される。また、ＧＰ（グローバルプロセッ
サ）命令実行時は内蔵する汎用レジスタ、ＡＬＵ（算術
論理演算器）等を使用して各種演算処理、プログラム制
御処理をおこなう。
ＳＤ型のプロセッサであり、プログラムＲＡＭ１０とデ
ータＲＡＭ１２を内蔵し（図２参照）、プログラムを解
読し各種制御信号を生成する。この制御信号は内蔵する
各種ブロック以外に、レジスタファイル６、演算アレイ
８にも供給される。また、ＧＰ（グローバルプロセッ
サ）命令実行時は内蔵する汎用レジスタ、ＡＬＵ（算術
論理演算器）等を使用して各種演算処理、プログラム制
御処理をおこなう。
【００２９】（２）レジスタファイル６ ＰＥ（プロセッサエレメント）命令で処理されるデータ
を保持している。ＰＥ（プロセッサエレメント）３は、
公知のように、ＳＩＭＤ（Ｓｉｎｇｌｅ Ｉｎｓｔｒｕ
ｃｔｉｏｎ−Ｓｔｒｅａｍ，Ｍｕｌｔｉｐｌｅ Ｄａｔ
ａ−Ｓｔｒｅａｍ）型プロセッサにおいて個別の演算を
実行する構成単位である。図２のレジスタファイル６及
び演算アレイ８が示すように、図２のＳＩＭＤ型マイク
ロプロセッサ２では２５６個のＰＥ３を含んでいる。上
記のＰＥ命令はＳＩＭＤ型の命令であり、レジスタファ
イル６に保持されている複数のデータに対し、同時に同
じ処理を行なう。このレジスタファイル６からのデータ
の読み出し／書き込みの制御はグローバルプロセッサ４
からの制御によって行なわれる。読み出されたデータは
演算アレイ８に送られ、演算アレイ８での演算処理後に
レジスタファイル６に書き込まれる。
を保持している。ＰＥ（プロセッサエレメント）３は、
公知のように、ＳＩＭＤ（Ｓｉｎｇｌｅ Ｉｎｓｔｒｕ
ｃｔｉｏｎ−Ｓｔｒｅａｍ，Ｍｕｌｔｉｐｌｅ Ｄａｔ
ａ−Ｓｔｒｅａｍ）型プロセッサにおいて個別の演算を
実行する構成単位である。図２のレジスタファイル６及
び演算アレイ８が示すように、図２のＳＩＭＤ型マイク
ロプロセッサ２では２５６個のＰＥ３を含んでいる。上
記のＰＥ命令はＳＩＭＤ型の命令であり、レジスタファ
イル６に保持されている複数のデータに対し、同時に同
じ処理を行なう。このレジスタファイル６からのデータ
の読み出し／書き込みの制御はグローバルプロセッサ４
からの制御によって行なわれる。読み出されたデータは
演算アレイ８に送られ、演算アレイ８での演算処理後に
レジスタファイル６に書き込まれる。
【００３０】また、レジスタファイル６はプロセッサ２
外部からのアクセスが可能であり、グローバルプロセッ
サ４の制御とは別に、外部から特定のレジスタに対し読
み出し／書き込みが行なわれる。
外部からのアクセスが可能であり、グローバルプロセッ
サ４の制御とは別に、外部から特定のレジスタに対し読
み出し／書き込みが行なわれる。
【００３１】（３）演算アレイ ＰＥ命令の演算処理が行なわれる。処理の制御はすべて
グローバルプロセッサ４から行なわれる。
グローバルプロセッサ４から行なわれる。
【００３２】図２は、本発明に係るＳＩＭＤ型マイクロ
プロセッサ２の、更に詳細な構成を示すブロック図であ
る。
プロセッサ２の、更に詳細な構成を示すブロック図であ
る。
【００３３】グローバルプロセッサ４には、本プロセッ
サ２のプログラム格納用のプログラムＲＡＭ１０と、演
算データ格納用のデータＲＡＭ１２が内蔵されている。
さらに、プログラムのアドレスを保持するプログラムカ
ウンタ（ＰＣ）１４、演算処理のデータ格納のための汎
用レジスタであるＧ０、Ｇ１、Ｇ２及びＧ３レジスタ
（１６、１８、２０、２２）、レジスタ退避・復帰時に
退避先データＲＡＭのアドレスを保持しているスタック
ポインタ（ＳＰ）２４、サブルーチンコール時にコール
元のアドレスを保持するリンクレジスタ（ＬＳ）２６、
同じくＩＲＱ（Ｉｎｔｅｒｒｕｐｔ ＲｅＱｕｅｓｔ；
割込み要求）時とＮＭＩ（Ｎｏｎ−Ｍａｓｋａｂｌｅ
Ｉｎｔｅｒｒｕｐｔ ｒｅｑｕｅｓｔ；禁止不能割込み
要求）時の分岐元アドレスを保持するＬＩレジスタ２８
及びＬＮレジスタ３０、プロセッサの状態を保持してい
るプロセッサステータスレジスタ（Ｐ）３２が内蔵され
ている。
サ２のプログラム格納用のプログラムＲＡＭ１０と、演
算データ格納用のデータＲＡＭ１２が内蔵されている。
さらに、プログラムのアドレスを保持するプログラムカ
ウンタ（ＰＣ）１４、演算処理のデータ格納のための汎
用レジスタであるＧ０、Ｇ１、Ｇ２及びＧ３レジスタ
（１６、１８、２０、２２）、レジスタ退避・復帰時に
退避先データＲＡＭのアドレスを保持しているスタック
ポインタ（ＳＰ）２４、サブルーチンコール時にコール
元のアドレスを保持するリンクレジスタ（ＬＳ）２６、
同じくＩＲＱ（Ｉｎｔｅｒｒｕｐｔ ＲｅＱｕｅｓｔ；
割込み要求）時とＮＭＩ（Ｎｏｎ−Ｍａｓｋａｂｌｅ
Ｉｎｔｅｒｒｕｐｔ ｒｅｑｕｅｓｔ；禁止不能割込み
要求）時の分岐元アドレスを保持するＬＩレジスタ２８
及びＬＮレジスタ３０、プロセッサの状態を保持してい
るプロセッサステータスレジスタ（Ｐ）３２が内蔵され
ている。
【００３４】これらのレジスタと、（図示していない）
命令デコーダ、ＡＬＵ、ＳＣＵ（シーケンシャルユニッ
ト）、メモリ制御回路、割り込み制御回路、外部Ｉ／Ｏ
制御回路及びＧＰ演算制御回路とを使用して、ＧＰ命令
の実行が行なわれる。
命令デコーダ、ＡＬＵ、ＳＣＵ（シーケンシャルユニッ
ト）、メモリ制御回路、割り込み制御回路、外部Ｉ／Ｏ
制御回路及びＧＰ演算制御回路とを使用して、ＧＰ命令
の実行が行なわれる。
【００３５】また、ＰＥ命令実行時には、命令デコーダ
（図示せず。）、レジスタファイル制御回路（図示せ
ず。）、ＰＥ演算制御回路（図示せず。）を使用して、
レジスタファイル６の制御と演算アレイ８の制御を行な
う。さらに、データＲＡＭ１２から複数のＰＥレジスタ
ファイル６にデータを転送できるように、設定されてい
る。
（図示せず。）、レジスタファイル制御回路（図示せ
ず。）、ＰＥ演算制御回路（図示せず。）を使用して、
レジスタファイル６の制御と演算アレイ８の制御を行な
う。さらに、データＲＡＭ１２から複数のＰＥレジスタ
ファイル６にデータを転送できるように、設定されてい
る。
【００３６】レジスタファイル６においては、１つのＰ
Ｅ単位に８ビットのレジスタ３４が３２本内蔵されてお
り、２５６個のＰＥ分の（３２本の）組が、アレイ構成
になっている。レジスタ３４はＰＥ毎に、Ｒ０、Ｒ１、
Ｒ２、．．．Ｒ３１と呼ばれる。それぞれのレジスタ３
４は、演算アレイ８に対して１つの読み出しポートと１
つの書き込みポートを備えており、８ビットのリード／
ライト兼用のバスで演算アレイ８からアクセスされる。
３２本のレジスタの内、２４本（Ｒ０〜Ｒ２３）はプロ
セッサ外部からアクセス可能であり、外部からはクロッ
ク（ＣＬＫ）とアドレス（Ａｄｄｒｅｓｓ）、リード／
ライト制御（ＲＷＢ）を入力することで、任意のレジス
タ３４に対し、読み書きできる。残りの８本（Ｒ２４〜
Ｒ３１）のレジスタ３４は、ＰＥ演算の一時的な演算デ
ータ保存用として使用される。
Ｅ単位に８ビットのレジスタ３４が３２本内蔵されてお
り、２５６個のＰＥ分の（３２本の）組が、アレイ構成
になっている。レジスタ３４はＰＥ毎に、Ｒ０、Ｒ１、
Ｒ２、．．．Ｒ３１と呼ばれる。それぞれのレジスタ３
４は、演算アレイ８に対して１つの読み出しポートと１
つの書き込みポートを備えており、８ビットのリード／
ライト兼用のバスで演算アレイ８からアクセスされる。
３２本のレジスタの内、２４本（Ｒ０〜Ｒ２３）はプロ
セッサ外部からアクセス可能であり、外部からはクロッ
ク（ＣＬＫ）とアドレス（Ａｄｄｒｅｓｓ）、リード／
ライト制御（ＲＷＢ）を入力することで、任意のレジス
タ３４に対し、読み書きできる。残りの８本（Ｒ２４〜
Ｒ３１）のレジスタ３４は、ＰＥ演算の一時的な演算デ
ータ保存用として使用される。
【００３７】演算アレイ８は、１６ビットＡＬＵ３６と
１６ビットＡレジスタ３８、１つ又は複数のＦレジスタ
４０を内蔵している。ＰＥ命令による演算は、レジスタ
ファイル６から読み出されたデータ若しくはグローバル
プロセッサ４から与えられたデータをＡＬＵ３６の片側
の入力とし、Ａレジスタ３８の内容をもう片側の入力と
して、通常、行なわれるものである。その演算結果は、
Ａレジスタ３８に格納される。したがって、Ｒ０〜Ｒ３
１レジスタ３４若しくはグローバルプロセッサ４から与
えられたデータと、Ａレジスタ３８に格納されるデータ
との、演算が通常行なわれることになる。
１６ビットＡレジスタ３８、１つ又は複数のＦレジスタ
４０を内蔵している。ＰＥ命令による演算は、レジスタ
ファイル６から読み出されたデータ若しくはグローバル
プロセッサ４から与えられたデータをＡＬＵ３６の片側
の入力とし、Ａレジスタ３８の内容をもう片側の入力と
して、通常、行なわれるものである。その演算結果は、
Ａレジスタ３８に格納される。したがって、Ｒ０〜Ｒ３
１レジスタ３４若しくはグローバルプロセッサ４から与
えられたデータと、Ａレジスタ３８に格納されるデータ
との、演算が通常行なわれることになる。
【００３８】レジスタファイル６と演算アレイ８との接
続に、７ｔｏ１（７対１）のマルチプレクサ４２が置か
れている。図２に示すように、あるマルチプレクサ４２
から見て、左方向の３つのＰＥ３に含まれるＲ０〜Ｒ３
１レジスタ３４のデータと、右方向の３つのＰＥ３に含
まれるＲ０〜Ｒ３１レジスタ３４のデータと、自らが属
するＰＥ３に含まれるＲ０〜Ｒ３１レジスタ３４のデー
タを、演算対象として選択し得るように設定されてい
る。また、レジスタファイル６の８ビットのデータは、
シフト・拡張回路４４により任意のビット分だけ、左シ
フトしてＡＬＵ３６に入力する。
続に、７ｔｏ１（７対１）のマルチプレクサ４２が置か
れている。図２に示すように、あるマルチプレクサ４２
から見て、左方向の３つのＰＥ３に含まれるＲ０〜Ｒ３
１レジスタ３４のデータと、右方向の３つのＰＥ３に含
まれるＲ０〜Ｒ３１レジスタ３４のデータと、自らが属
するＰＥ３に含まれるＲ０〜Ｒ３１レジスタ３４のデー
タを、演算対象として選択し得るように設定されてい
る。また、レジスタファイル６の８ビットのデータは、
シフト・拡張回路４４により任意のビット分だけ、左シ
フトしてＡＬＵ３６に入力する。
【００３９】さらに、８ビットの条件レジスタ（図示せ
ず。）により、ＰＥ３別に演算実行の無効／有効の制御
をしており、特定のＰＥ３だけを演算対象として選択で
きるようになっている。
ず。）により、ＰＥ３別に演算実行の無効／有効の制御
をしており、特定のＰＥ３だけを演算対象として選択で
きるようになっている。
【００４０】各ＰＥ３には、ＰＥ番号と呼ばれる通し番
号が付されている。図２のＳＩＭＤ型マイクロプロセッ
サ２では、ＰＥの個数が２５６個であるので、８ビット
のビット列（即ち、００００００００ｂ〜１１１１１１
１１ｂの２５６通り。ここで、上記のような末尾の
“ｂ”は２進法表記であることを表す。）が、各ＰＥ３
にＰＥ番号データとして与えられる。ＰＥ番号は、各Ｐ
Ｅ３に対し、ＰＥの位置とは無関係に与えられても構わ
ないが、本明細書においては、（左）端から順に付され
ているものとする。また、ＰＥ番号が「ｎ」であるＰＥ
を、 ・ＰＥ［ｎ］ と表すことにする。従って、図２のＳＩＭＤ型マイクロ
プロセッサ２は、左方から、ＰＥ［０］、ＰＥ［２］、
ＰＥ［３］、・・・ＰＥ［２５４］、ＰＥ［２５５］に
より、構成される。
号が付されている。図２のＳＩＭＤ型マイクロプロセッ
サ２では、ＰＥの個数が２５６個であるので、８ビット
のビット列（即ち、００００００００ｂ〜１１１１１１
１１ｂの２５６通り。ここで、上記のような末尾の
“ｂ”は２進法表記であることを表す。）が、各ＰＥ３
にＰＥ番号データとして与えられる。ＰＥ番号は、各Ｐ
Ｅ３に対し、ＰＥの位置とは無関係に与えられても構わ
ないが、本明細書においては、（左）端から順に付され
ているものとする。また、ＰＥ番号が「ｎ」であるＰＥ
を、 ・ＰＥ［ｎ］ と表すことにする。従って、図２のＳＩＭＤ型マイクロ
プロセッサ２は、左方から、ＰＥ［０］、ＰＥ［２］、
ＰＥ［３］、・・・ＰＥ［２５４］、ＰＥ［２５５］に
より、構成される。
【００４１】なお、上記のＰＥ番号データは、各ＰＥ３
にて８ビットの入力端子を備えさせその端子をＶＣＣ若
しくはＧＮＤに結ぶ組み合わせを変えることにより、作
成している。
にて８ビットの入力端子を備えさせその端子をＶＣＣ若
しくはＧＮＤに結ぶ組み合わせを変えることにより、作
成している。
【００４２】≪第１の実施の形態≫図３は、本発明の第
１の実施の形態に係るＳＩＭＤ型マイクロプロセッサ２
のブロック図、特に、１つのＰＥ３部分を拡大したブロ
ック図を示す。
１の実施の形態に係るＳＩＭＤ型マイクロプロセッサ２
のブロック図、特に、１つのＰＥ３部分を拡大したブロ
ック図を示す。
【００４３】各ＰＥの演算部（演算アレイ８）は、 ・ＡＬＵ３６、 ・２つのＡＬＵラッチ（ＡＬＴ［１］５０−１、ＡＬＴ
［２］５０−２）、 ・演算結果を格納するＡレジスタ３８、 ・テンポラリレジスタとして利用される２つのＦレジス
タ（Ｆ１レジスタ４０−１、Ｆ２レジスタ４０−２）、 ・ＡＬＵ３６より出力されるキャリーをラッチするＣＦ
（キャリーフラグ）５４、を含んでいる。Ａレジスタ３
８とＡＬＵ３６との間には、マルチプレクサ５２が挿入
されて設置されており、Ａレジスタ３８に格納する値と
して、ＡＬＵ３６での演算結果、若しくは２つのＡＬＵ
ラッチ（ＡＬＴ［１］５０−１、ＡＬＴ［２］５０−
２）の内容の、都合３つから１つのデータが選択される
ことが可能となっている。このマルチプレクサ５２の選
択を制御する選択信号として、 ・グローバルプロセッサ４からの制御信号［１］と、 ・ＡＬＵ３６から出力されたキャリーとが入力されてい
る。ここで、ＡＬＵ３６においては、通常の演算命令を
行う場合には、ＡＬＵ３６の演算結果をＡレジスタ３８
に入力するようにし、（後で説明する）「ＭＡＸＳ」命
令若しくは「ＭＩＮＳ」命令を実行する場合には、キャ
リーによってＡＬＴ［１］とＡＬＴ［２］のどちらかが
選択されてＡレジスタ３８に入力するように、上記選択
信号により制御されるのが望ましい。
［２］５０−２）、 ・演算結果を格納するＡレジスタ３８、 ・テンポラリレジスタとして利用される２つのＦレジス
タ（Ｆ１レジスタ４０−１、Ｆ２レジスタ４０−２）、 ・ＡＬＵ３６より出力されるキャリーをラッチするＣＦ
（キャリーフラグ）５４、を含んでいる。Ａレジスタ３
８とＡＬＵ３６との間には、マルチプレクサ５２が挿入
されて設置されており、Ａレジスタ３８に格納する値と
して、ＡＬＵ３６での演算結果、若しくは２つのＡＬＵ
ラッチ（ＡＬＴ［１］５０−１、ＡＬＴ［２］５０−
２）の内容の、都合３つから１つのデータが選択される
ことが可能となっている。このマルチプレクサ５２の選
択を制御する選択信号として、 ・グローバルプロセッサ４からの制御信号［１］と、 ・ＡＬＵ３６から出力されたキャリーとが入力されてい
る。ここで、ＡＬＵ３６においては、通常の演算命令を
行う場合には、ＡＬＵ３６の演算結果をＡレジスタ３８
に入力するようにし、（後で説明する）「ＭＡＸＳ」命
令若しくは「ＭＩＮＳ」命令を実行する場合には、キャ
リーによってＡＬＴ［１］とＡＬＴ［２］のどちらかが
選択されてＡレジスタ３８に入力するように、上記選択
信号により制御されるのが望ましい。
【００４４】Ｆ１レジスタ４０−１及びＦ２レジスタ４
０−２は、ＡＬＴ［１］もしくはＡＬＴ［２］からのデ
ータを転送することができるように構成されている。ど
ちらのデータを入力して保持するかは図示していない
が、グローバルプロセッサ４よりの制御線によって決定
される。Ａレジスタ３８及び２つのＦレジスタ（Ｆ１レ
ジスタ４０−１、Ｆ２レジスタ４０−２）は、データバ
ス５５にデータを出力するための経路を有している。こ
こで、Ａレジスタ３８の出力制御は、グローバルプロセ
ッサ４よりの制御信号２によって、２つのＦレジスタ
（Ｆ１レジスタ４０−１、Ｆ２レジスタ４０−２）の出
力制御は、グローバルプロセッサ４よりの制御信号３、
制御信号４、及びＣＦ５４の値によって、制御される。
０−２は、ＡＬＴ［１］もしくはＡＬＴ［２］からのデ
ータを転送することができるように構成されている。ど
ちらのデータを入力して保持するかは図示していない
が、グローバルプロセッサ４よりの制御線によって決定
される。Ａレジスタ３８及び２つのＦレジスタ（Ｆ１レ
ジスタ４０−１、Ｆ２レジスタ４０−２）は、データバ
ス５５にデータを出力するための経路を有している。こ
こで、Ａレジスタ３８の出力制御は、グローバルプロセ
ッサ４よりの制御信号２によって、２つのＦレジスタ
（Ｆ１レジスタ４０−１、Ｆ２レジスタ４０−２）の出
力制御は、グローバルプロセッサ４よりの制御信号３、
制御信号４、及びＣＦ５４の値によって、制御される。
【００４５】上記の第１の実施の形態に係るＳＩＭＤ型
マイクロプロセッサ２の動作を説明する。
マイクロプロセッサ２の動作を説明する。
【００４６】先ず、「ＭＡＸＳ」命令時について示す。
最初、Ａレジスタ３８の値が、ＡＬＴ［２］５０−２に
入力され、オペランド指示されたソースレジスタの値
が、ＡＬＴ［１］５０−１に入力され、ＡＬＵ３６にて
比較（減算演算）される。比較結果は、「キャリー」と
なってＡＬＵ３６より出力される。演算後、Ａレジスタ
３８には「キャリー」の値に応じて、ＡＬＴ［１］５０
−１及びＡＬＵ［２］５０−２のうち大きい（即ち、Ｍ
ＡＸＳ命令）値が入力される。
最初、Ａレジスタ３８の値が、ＡＬＴ［２］５０−２に
入力され、オペランド指示されたソースレジスタの値
が、ＡＬＴ［１］５０−１に入力され、ＡＬＵ３６にて
比較（減算演算）される。比較結果は、「キャリー」と
なってＡＬＵ３６より出力される。演算後、Ａレジスタ
３８には「キャリー」の値に応じて、ＡＬＴ［１］５０
−１及びＡＬＵ［２］５０−２のうち大きい（即ち、Ｍ
ＡＸＳ命令）値が入力される。
【００４７】Ｆ１レジスタ４０−１にはＡＬＴ［１］５
０−１の値が入力され、Ｆ２レジスタ４０−２にはＡＬ
Ｔ［２］５０−２の値が入力されるように、グローバル
プロセッサ４より制御される。
０−１の値が入力され、Ｆ２レジスタ４０−２にはＡＬ
Ｔ［２］５０−２の値が入力されるように、グローバル
プロセッサ４より制御される。
【００４８】ディスティネーションレジスタへのデータ
転送に関しては、キャリーをラッチしたＣＦ５４の値に
応じてＦ１レジスタ４０−１とＦ２レジスタ４０−２の
うちで、どちらがデータバス５５にデータを出力するか
が決定される。そのため、小さい（ＭＡＸＳ命令時）値
を転送することが可能となる。
転送に関しては、キャリーをラッチしたＣＦ５４の値に
応じてＦ１レジスタ４０−１とＦ２レジスタ４０−２の
うちで、どちらがデータバス５５にデータを出力するか
が決定される。そのため、小さい（ＭＡＸＳ命令時）値
を転送することが可能となる。
【００４９】上記の説明では、ソースレジスタとディス
ティネーションレジスタとは別々にオペランド指示され
ていることが想定されている。ソースレジスタとディス
ティネーションとが同一のオペランド（ソースオペラン
ドのみ）で指定されてもよい。この場合はオペランド数
が少なくてすむため命令マッピング上有利である。
ティネーションレジスタとは別々にオペランド指示され
ていることが想定されている。ソースレジスタとディス
ティネーションとが同一のオペランド（ソースオペラン
ドのみ）で指定されてもよい。この場合はオペランド数
が少なくてすむため命令マッピング上有利である。
【００５０】続いて、「ＭＩＮＳ」命令時について示
す。ＭＩＮＳ命令は、ＡＬＵ３６における比較（減算演
算）の順序を、ＭＡＸＳ命令と逆の順序にすることで実
現できる。若しくは、Ａレジスタ３８の入力を選択する
マルチプレクサ５２において、「キャリー」を反転して
入力するようにし、Ｆ１レジスタ４０−１にＡＬＴ
［２］５０−２の値を入力し、Ｆ２レジスタ４０−１に
はＡＬＴ［１］５０−１の値を入力するように、グロー
バルプロセッサ４より制御することでも実現できる。か
かる構成によれば、上記ＭＡＸＳ命令実行時と逆に、小
さい方のデータがＡレジスタ３８に格納され、大きい方
のデータがディスティネーションレジスタに格納され
る。
す。ＭＩＮＳ命令は、ＡＬＵ３６における比較（減算演
算）の順序を、ＭＡＸＳ命令と逆の順序にすることで実
現できる。若しくは、Ａレジスタ３８の入力を選択する
マルチプレクサ５２において、「キャリー」を反転して
入力するようにし、Ｆ１レジスタ４０−１にＡＬＴ
［２］５０−２の値を入力し、Ｆ２レジスタ４０−１に
はＡＬＴ［１］５０−１の値を入力するように、グロー
バルプロセッサ４より制御することでも実現できる。か
かる構成によれば、上記ＭＡＸＳ命令実行時と逆に、小
さい方のデータがＡレジスタ３８に格納され、大きい方
のデータがディスティネーションレジスタに格納され
る。
【００５１】≪第２の実施の形態≫２つの比較対象デー
タが符号無しデータの場合は、上記のように比較結果を
キャリー出力によって判断することが可能である。しか
し、２つの比較対象データが符号付きデータの場合に
は、比較結果は、ネガティブビット（ＡＬＵ３６の減算
結果の最上位ビット）と、オーバフロービットとの、排
他的論理和によって判断される必要がある。
タが符号無しデータの場合は、上記のように比較結果を
キャリー出力によって判断することが可能である。しか
し、２つの比較対象データが符号付きデータの場合に
は、比較結果は、ネガティブビット（ＡＬＵ３６の減算
結果の最上位ビット）と、オーバフロービットとの、排
他的論理和によって判断される必要がある。
【００５２】図４は、本発明の第２の実施の形態に係る
ＳＩＭＤ型マイクロプロセッサ２のブロック図、特に、
１つのＰＥ３部分を拡大したブロック図を示す。
ＳＩＭＤ型マイクロプロセッサ２のブロック図、特に、
１つのＰＥ３部分を拡大したブロック図を示す。
【００５３】図４のＰＥの構成によれば、符号無しデー
タ、符号付きデータの何れにも対応し得る。ＡＬＵ３６
より出力される各フラグ（Ｃ：キャリー、Ｖ：オーバフ
ロー、Ｎ：ネガティブ）は、Ａレジスタ３８への入力を
選択するマルチプレクサ５２及び、フラグレジスタブロ
ック（ＰＳＲ）６８へと入力されている。マルチプレク
サ５２は、比較対象データが符号なしの場合には、キャ
リーによってＡレジスタ３８に入力するデータを選択
し、符号ありの場合はオーバフロービットとネガティブ
ビットとの排他的論理和によってＡレジスタ３８に入力
するデータを選択するように構成される。フラグレジス
タブロック（ＰＳＲ）６８では、各フラグのラッチを行
っている。内蔵しているマルチプレクサ６８によって、
比較対象データが符号無しデータの場合はＣＦ（キャリ
ーフラグ）を、符号ありの場合はＮＦ（ネガティブフラ
グ）とＶＦ（オーバフローフラグ）との排他的論理和
を、Ｆ１レジスタ４０−１、Ｆ２レジスタ４０−２の出
力イネーブル制御信号として出力する。
タ、符号付きデータの何れにも対応し得る。ＡＬＵ３６
より出力される各フラグ（Ｃ：キャリー、Ｖ：オーバフ
ロー、Ｎ：ネガティブ）は、Ａレジスタ３８への入力を
選択するマルチプレクサ５２及び、フラグレジスタブロ
ック（ＰＳＲ）６８へと入力されている。マルチプレク
サ５２は、比較対象データが符号なしの場合には、キャ
リーによってＡレジスタ３８に入力するデータを選択
し、符号ありの場合はオーバフロービットとネガティブ
ビットとの排他的論理和によってＡレジスタ３８に入力
するデータを選択するように構成される。フラグレジス
タブロック（ＰＳＲ）６８では、各フラグのラッチを行
っている。内蔵しているマルチプレクサ６８によって、
比較対象データが符号無しデータの場合はＣＦ（キャリ
ーフラグ）を、符号ありの場合はＮＦ（ネガティブフラ
グ）とＶＦ（オーバフローフラグ）との排他的論理和
を、Ｆ１レジスタ４０−１、Ｆ２レジスタ４０−２の出
力イネーブル制御信号として出力する。
【００５４】≪基本的なソート処理の実施について≫ま
ず、上記の図３又は図４にて示されるＳＩＭＤ型マイク
ロプロセッサ２を利用すれば、すでにソート済みのデー
タに対して、引き続き新たなデータが付加更新されてき
た場合に、ソート処理を効率よく行うことができる。
ず、上記の図３又は図４にて示されるＳＩＭＤ型マイク
ロプロセッサ２を利用すれば、すでにソート済みのデー
タに対して、引き続き新たなデータが付加更新されてき
た場合に、ソート処理を効率よく行うことができる。
【００５５】以下において、５個のソート済みデータが
あり、Ｒ０、Ｒ１、Ｒ２、Ｒ３、Ｒ４の各レジスタにそ
れぞれ格納され（但し、Ｒ０≧Ｒ１≧Ｒ２≧Ｒ３≧Ｒ４
となっている）、更に、１個の未ソートデータが（付
加）更新されてきた場合の、ソート処理について記述す
る。
あり、Ｒ０、Ｒ１、Ｒ２、Ｒ３、Ｒ４の各レジスタにそ
れぞれ格納され（但し、Ｒ０≧Ｒ１≧Ｒ２≧Ｒ３≧Ｒ４
となっている）、更に、１個の未ソートデータが（付
加）更新されてきた場合の、ソート処理について記述す
る。
【００５６】１．Ａレジスタ３８に、未ソートデータを
ロードする。 ２．Ａレジスタ３８とＲ４とのデータの比較を行い、大
きい方のデータをＡレジスタ３８に残す。 ３．Ａレジスタ３８とＲ３とのデータの比較を行い、大
きい方のデータをＡレジスタ３８に残し、小さい方のデ
ータをＲ４に格納する。 ４．Ａレジスタ３８とＲ２とのデータの比較を行い、大
きい方のデータをＡレジスタに残し、小さい方のデータ
をＲ３レジスタに格納する。 ５．Ａレジスタ３８とＲ１とのデータの比較を行い、大
きい方のデータをＡレジスタに残し、小さい方のデータ
をＲ２レジスタに格納する。 ６．Ａレジスタ３８とＲ０とのデータの比較を行い、大
きい方のデータをＡレジスタに残し、小さい方のデータ
をＲ１レジスタに格納する。 ７．Ａレジスタ３８の値をＲ０レジスタに格納する。
ロードする。 ２．Ａレジスタ３８とＲ４とのデータの比較を行い、大
きい方のデータをＡレジスタ３８に残す。 ３．Ａレジスタ３８とＲ３とのデータの比較を行い、大
きい方のデータをＡレジスタ３８に残し、小さい方のデ
ータをＲ４に格納する。 ４．Ａレジスタ３８とＲ２とのデータの比較を行い、大
きい方のデータをＡレジスタに残し、小さい方のデータ
をＲ３レジスタに格納する。 ５．Ａレジスタ３８とＲ１とのデータの比較を行い、大
きい方のデータをＡレジスタに残し、小さい方のデータ
をＲ２レジスタに格納する。 ６．Ａレジスタ３８とＲ０とのデータの比較を行い、大
きい方のデータをＡレジスタに残し、小さい方のデータ
をＲ１レジスタに格納する。 ７．Ａレジスタ３８の値をＲ０レジスタに格納する。
【００５７】ソートバッファ（Ｒ０、Ｒ１、Ｒ２、Ｒ
３、Ｒ４）の上位側（即ち、値の大きい側）に伝達すべ
きデータが、Ａレジスタ３８に残り続けるため、上記の
ように連続して処理を続けることが可能となっている。
以上の処理は、ソートバッファの下位順から上位順側に
向かって処理を行っているが、逆に上位側から下位側に
向かって行っても同様であることは自明である。
３、Ｒ４）の上位側（即ち、値の大きい側）に伝達すべ
きデータが、Ａレジスタ３８に残り続けるため、上記の
ように連続して処理を続けることが可能となっている。
以上の処理は、ソートバッファの下位順から上位順側に
向かって処理を行っているが、逆に上位側から下位側に
向かって行っても同様であることは自明である。
【００５８】≪３個のデータのソート処理について≫以
下では、本発明の第１の実施の形態若しくは第２の実施
の形態に係るＳＩＭＤ型マイクロプロセッサ２を利用し
て、３個のデータをソートする処理について説明する。
下では、本発明の第１の実施の形態若しくは第２の実施
の形態に係るＳＩＭＤ型マイクロプロセッサ２を利用し
て、３個のデータをソートする処理について説明する。
【００５９】比較対象となるデータが各ＰＥ３のＲ０、
Ｒ１、Ｒ２レジスタに格納されており、ソート後のデー
タが各ＰＥ３のＲ１６、Ｒ１７、Ｒ１８レジスタに格納
されるものとする。但し、Ｒ１６≧Ｒ１７≧Ｒ１８とな
っている。
Ｒ１、Ｒ２レジスタに格納されており、ソート後のデー
タが各ＰＥ３のＲ１６、Ｒ１７、Ｒ１８レジスタに格納
されるものとする。但し、Ｒ１６≧Ｒ１７≧Ｒ１８とな
っている。
【００６０】１．Ａレジスタ３８にＲ０レジスタの値を
ロードする。 ２．Ａレジスタ３８とＲ１レジスタの値を比較し、大き
い方のデータをＡレジスタ３８に残し、小さい方のデー
タをＲ１８レジスタに格納する。 ３．Ａレジスタ３８とＲ２レジスタの値を比較し、小さ
い方のデータをＡレジスタ３８に残し、大きい方のデー
タをＲ１６レジスタに格納する。 ４．Ａレジスタ３８とＲ１８レジスタの値を比較し、小
さい方のデータをＡレジスタ３８に残し、大きい方のデ
ータをＲ１７レジスタに格納する。 ５．Ａレジスタ３８のデータをＲ１８レジスタに格納す
る。
ロードする。 ２．Ａレジスタ３８とＲ１レジスタの値を比較し、大き
い方のデータをＡレジスタ３８に残し、小さい方のデー
タをＲ１８レジスタに格納する。 ３．Ａレジスタ３８とＲ２レジスタの値を比較し、小さ
い方のデータをＡレジスタ３８に残し、大きい方のデー
タをＲ１６レジスタに格納する。 ４．Ａレジスタ３８とＲ１８レジスタの値を比較し、小
さい方のデータをＡレジスタ３８に残し、大きい方のデ
ータをＲ１７レジスタに格納する。 ５．Ａレジスタ３８のデータをＲ１８レジスタに格納す
る。
【００６１】次の処理でも、上記と同様のソートが行え
る。
る。
【００６２】１．Ａレジスタ３８にＲ０レジスタの値を
ロードする。 ２．Ａレジスタ３８とＲ１レジスタの値を比較し、小さ
い方のデータをＡレジスタ３８に残し、大きい方のデー
タをＲ１６レジスタに格納する。 ３．Ａレジスタ３８とＲ２レジスタの値を比較し、大き
い方のデータをＡレジスタ３８に残し、小さい方のデー
タをＲ１８レジスタに格納する。 ４．Ａレジスタ３８とＲ１６のデータを比較し、大きい
方のデータをＡレジスタに残し、小さい方のデータをＲ
１７に格納する。 ５．Ａレジスタ３８のデータをＲ１６に格納する。
ロードする。 ２．Ａレジスタ３８とＲ１レジスタの値を比較し、小さ
い方のデータをＡレジスタ３８に残し、大きい方のデー
タをＲ１６レジスタに格納する。 ３．Ａレジスタ３８とＲ２レジスタの値を比較し、大き
い方のデータをＡレジスタ３８に残し、小さい方のデー
タをＲ１８レジスタに格納する。 ４．Ａレジスタ３８とＲ１６のデータを比較し、大きい
方のデータをＡレジスタに残し、小さい方のデータをＲ
１７に格納する。 ５．Ａレジスタ３８のデータをＲ１６に格納する。
【００６３】従来のＳＩＭＤ型マイクロプロセッサで
は、６サイクル必要だったソート処理が、上記のように
５サイクルで行えることがわかる。上記の処理におい
て、「１．Ａレジスタ３８にＲ０レジスタの値をロード
する。」という処理は、画像処理においては、必ず、ソ
ートを行う以前に実施されているはずである。よって、
（最後に）Ａレジスタ３８に格納されている画素データ
を最初のソート対象データとすることによって更に１サ
イクルを削減できることとなる。
は、６サイクル必要だったソート処理が、上記のように
５サイクルで行えることがわかる。上記の処理におい
て、「１．Ａレジスタ３８にＲ０レジスタの値をロード
する。」という処理は、画像処理においては、必ず、ソ
ートを行う以前に実施されているはずである。よって、
（最後に）Ａレジスタ３８に格納されている画素データ
を最初のソート対象データとすることによって更に１サ
イクルを削減できることとなる。
【００６４】≪メディアン・フィルタ処理の実施につい
て≫以下にて、本発明を用いて、「３×３」の画素領域
でのメディアン・フィルタの処理について、説明する。
て≫以下にて、本発明を用いて、「３×３」の画素領域
でのメディアン・フィルタの処理について、説明する。
【００６５】上記の場合、メディアン（中心値）は５番
目のデータであるから、ソートバッファとして５個のバ
ッファが必要であることがわかる。５個のバッファとし
て、ここでは、 ・Ｒ１６、Ｒ１７、Ｒ１８、Ｒ１９、Ｒ２０の各レジス
タを使用することにする。
目のデータであるから、ソートバッファとして５個のバ
ッファが必要であることがわかる。５個のバッファとし
て、ここでは、 ・Ｒ１６、Ｒ１７、Ｒ１８、Ｒ１９、Ｒ２０の各レジス
タを使用することにする。
【００６６】また、各ＰＥ３のＲ０レジスタに、一番上
の行の画素データが格納されており、Ｒ１レジスタに中
心の画素データが格納されており、Ｒ２レジスタに一番
下の画素データが格納されているとする。ＳＩＭＤ型マ
イクロプロセッサ２においては、ＰＥ３は主走査方向に
展開される。また、副走査方向（下向き）の一番下の画
素データ（即ち、Ｒ２レジスタのデータ）が現ラインデ
ータとされ、それよりも上の行の画素データに関して
は、ＦＩＦＯメモリ等を用いるラインバッファにライン
遅延させたデータを持たせることになる。ここではＲ０
レジスタ、Ｒ１レジスタがライン遅延されているデータ
となる（図５）。
の行の画素データが格納されており、Ｒ１レジスタに中
心の画素データが格納されており、Ｒ２レジスタに一番
下の画素データが格納されているとする。ＳＩＭＤ型マ
イクロプロセッサ２においては、ＰＥ３は主走査方向に
展開される。また、副走査方向（下向き）の一番下の画
素データ（即ち、Ｒ２レジスタのデータ）が現ラインデ
ータとされ、それよりも上の行の画素データに関して
は、ＦＩＦＯメモリ等を用いるラインバッファにライン
遅延させたデータを持たせることになる。ここではＲ０
レジスタ、Ｒ１レジスタがライン遅延されているデータ
となる（図５）。
【００６７】１．Ｒ２レジスタのデータを、Ａレジスタ
３８にロードする（現ラインデータであるから既に実施
されていることが多い。）。 ２．Ａレジスタ３８の値と、１つ左のＰＥのＲ０レジス
タの値とを比較し、大きい方のデータをＡレジスタ３８
に残し、小さい方のデータをＲ２０レジスタに格納す
る。 ３．Ａレジスタ３８の値と、同一ＰＥ内のＲ０レジスタ
の値とを比較し、小さい方のデータをＡレジスタ３８に
残し、大きい方のデータをＲ１８レジスタに格納する。 ４．Ａレジスタ３８の値と、Ｒ２０レジスタの値とを比
較し、小さい方のデータをＡレジスタ３８に残し、大き
い方のデータをＲ１９レジスタに格納する。 ５．Ａレジスタ３８の値と、１つ右のＰＥのＲ０レジス
タの値とを比較し、大きい方のデータをＡレジスタ３８
に残し、小さい方のデータをＲ２０レジスタに格納す
る。 ６．Ａレジスタ３８の値と、Ｒ１９レジスタの値を比較
し、大きい方のデータをＡレジスタ３８に残し、小さい
方のデータをＲ１９レジスタに格納する。 ７．Ａレジスタ３８の値と、Ｒ１８レジスタの値を比較
し、大きい方のデータをＡレジスタ３８に残し、小さい
方のデータをＲ１８レジスタに格納する。 ８．Ａレジスタ３８の値と、１つ左のＰＥのＲ１レジス
タの値とを比較し、小さい方のデータをＡレジスタ３８
に残し、大きい方のデータをＲ１６レジスタに格納す
る。 ９．Ａレジスタ３８の値と、Ｒ１８レジスタの値を比較
し、小さい方のデータをＡレジスタ３８に残し、大きい
方のデータをＲ１７レジスタに格納する。 １０．Ａレジスタ３８の値と、Ｒ１９レジスタの値を比
較し、小さい方のデータをＡレジスタ３８に残し、大き
い方のデータをＲ１８レジスタに格納する。 １１．Ａレジスタ３８の値と、Ｒ２０レジスタの値を比
較し、小さい方のデータをＡレジスタ３８に残し、大き
い方のデータをＲ１９レジスタに格納する。 １２．Ａレジスタ３８の値と、同一のＰＥのＲ１レジス
タの値とを比較し、大きい方のデータをＡレジスタ３８
に残す。 １３．Ａレジスタ３８の値と、Ｒ１９レジスタの値を比
較し、大きい方のデータをＡレジスタレジスタに残し、
小さい方のデータをＲ２０レジスタに格納する。 １４．Ａレジスタ３８の値と、Ｒ１８レジスタの値を比
較し、大きい方のデータをＡレジスタ３８に残し、小さ
い方のデータをＲ１９レジスタに格納する。 １５．Ａレジスタ３８の値と、Ｒ１７レジスタの値を比
較し、大きい方のデータをＡレジスタ３８に残し、小さ
い方のデータをＲ１８レジスタに格納する。 １６．Ａレジスタ３８の値と、Ｒ１６レジスタの値を比
較し、大きい方のデータをＡレジスタ３８に残し、小さ
い方のデータをＲ１７レジスタに格納する。 １７．Ａレジスタ３８の値と、１つ右のＰＥのＲ１レジ
スタの値とを比較し、小さい方のデータをＡレジスタ３
８に残し、大きい方のデータをＲ１６レジスタに格納す
る。 １８．Ａレジスタ３８の値と、Ｒ１７レジスタの値を比
較し、小さい方のデータをＡレジスタ３８に残し、大き
い方のデータをＲ１７レジスタに格納する。 １９．Ａレジスタ３８の値と、Ｒ１８レジスタの値を比
較し、小さい方のデータをＡレジスタ３８に残し、大き
い方のデータをＲ１８レジスタに格納する。 ２０．Ａレジスタ３８の値と、Ｒ１９レジスタの値を比
較し、小さい方のデータをＡレジスタ３８に残し、大き
い方のデータをＲ１９レジスタに格納する。 ２１．Ａレジスタ３８の値と、Ｒ２０レジスタの値を比
較し、大きい方のデータをＡレジスタ３８に残す。 ２２．Ａレジスタ３８の値と、１つ左のＰＥのＲ２レジ
スタの値とを比較し、大きい方のデータをＡレジスタ３
８に残す。 ２３．Ａレジスタ３８の値と、Ｒ１９レジスタの値を比
較し、大きい方のデータをＡレジスタ３８に残し、小さ
い方のデータをＲ２０レジスタに格納する。 ２４．Ａレジスタ３８の値と、Ｒ１８レジスタの値を比
較し、大きい方のデータをＡレジスタ３８に残し、小さ
い方のデータをＲ１９レジスタに格納する。ここで、残
り１画素を除いて「４位」が確定するので、これ以上ソ
ートの必要はない。 ２５．Ａレジスタ３８に１つ右のＰＥのＲ２レジスタの
データをロードする。 ２６．Ａレジスタ３８の値と、Ｒ２０レジスタの値を比
較して、大きい方のデータをＡレジスタ３８に残す。 ２７．Ａレジスタ３８の値と、Ｒ１９レジスタの値を比
較して、小さい方のデータを所望のレジスタに格納す
る。
３８にロードする（現ラインデータであるから既に実施
されていることが多い。）。 ２．Ａレジスタ３８の値と、１つ左のＰＥのＲ０レジス
タの値とを比較し、大きい方のデータをＡレジスタ３８
に残し、小さい方のデータをＲ２０レジスタに格納す
る。 ３．Ａレジスタ３８の値と、同一ＰＥ内のＲ０レジスタ
の値とを比較し、小さい方のデータをＡレジスタ３８に
残し、大きい方のデータをＲ１８レジスタに格納する。 ４．Ａレジスタ３８の値と、Ｒ２０レジスタの値とを比
較し、小さい方のデータをＡレジスタ３８に残し、大き
い方のデータをＲ１９レジスタに格納する。 ５．Ａレジスタ３８の値と、１つ右のＰＥのＲ０レジス
タの値とを比較し、大きい方のデータをＡレジスタ３８
に残し、小さい方のデータをＲ２０レジスタに格納す
る。 ６．Ａレジスタ３８の値と、Ｒ１９レジスタの値を比較
し、大きい方のデータをＡレジスタ３８に残し、小さい
方のデータをＲ１９レジスタに格納する。 ７．Ａレジスタ３８の値と、Ｒ１８レジスタの値を比較
し、大きい方のデータをＡレジスタ３８に残し、小さい
方のデータをＲ１８レジスタに格納する。 ８．Ａレジスタ３８の値と、１つ左のＰＥのＲ１レジス
タの値とを比較し、小さい方のデータをＡレジスタ３８
に残し、大きい方のデータをＲ１６レジスタに格納す
る。 ９．Ａレジスタ３８の値と、Ｒ１８レジスタの値を比較
し、小さい方のデータをＡレジスタ３８に残し、大きい
方のデータをＲ１７レジスタに格納する。 １０．Ａレジスタ３８の値と、Ｒ１９レジスタの値を比
較し、小さい方のデータをＡレジスタ３８に残し、大き
い方のデータをＲ１８レジスタに格納する。 １１．Ａレジスタ３８の値と、Ｒ２０レジスタの値を比
較し、小さい方のデータをＡレジスタ３８に残し、大き
い方のデータをＲ１９レジスタに格納する。 １２．Ａレジスタ３８の値と、同一のＰＥのＲ１レジス
タの値とを比較し、大きい方のデータをＡレジスタ３８
に残す。 １３．Ａレジスタ３８の値と、Ｒ１９レジスタの値を比
較し、大きい方のデータをＡレジスタレジスタに残し、
小さい方のデータをＲ２０レジスタに格納する。 １４．Ａレジスタ３８の値と、Ｒ１８レジスタの値を比
較し、大きい方のデータをＡレジスタ３８に残し、小さ
い方のデータをＲ１９レジスタに格納する。 １５．Ａレジスタ３８の値と、Ｒ１７レジスタの値を比
較し、大きい方のデータをＡレジスタ３８に残し、小さ
い方のデータをＲ１８レジスタに格納する。 １６．Ａレジスタ３８の値と、Ｒ１６レジスタの値を比
較し、大きい方のデータをＡレジスタ３８に残し、小さ
い方のデータをＲ１７レジスタに格納する。 １７．Ａレジスタ３８の値と、１つ右のＰＥのＲ１レジ
スタの値とを比較し、小さい方のデータをＡレジスタ３
８に残し、大きい方のデータをＲ１６レジスタに格納す
る。 １８．Ａレジスタ３８の値と、Ｒ１７レジスタの値を比
較し、小さい方のデータをＡレジスタ３８に残し、大き
い方のデータをＲ１７レジスタに格納する。 １９．Ａレジスタ３８の値と、Ｒ１８レジスタの値を比
較し、小さい方のデータをＡレジスタ３８に残し、大き
い方のデータをＲ１８レジスタに格納する。 ２０．Ａレジスタ３８の値と、Ｒ１９レジスタの値を比
較し、小さい方のデータをＡレジスタ３８に残し、大き
い方のデータをＲ１９レジスタに格納する。 ２１．Ａレジスタ３８の値と、Ｒ２０レジスタの値を比
較し、大きい方のデータをＡレジスタ３８に残す。 ２２．Ａレジスタ３８の値と、１つ左のＰＥのＲ２レジ
スタの値とを比較し、大きい方のデータをＡレジスタ３
８に残す。 ２３．Ａレジスタ３８の値と、Ｒ１９レジスタの値を比
較し、大きい方のデータをＡレジスタ３８に残し、小さ
い方のデータをＲ２０レジスタに格納する。 ２４．Ａレジスタ３８の値と、Ｒ１８レジスタの値を比
較し、大きい方のデータをＡレジスタ３８に残し、小さ
い方のデータをＲ１９レジスタに格納する。ここで、残
り１画素を除いて「４位」が確定するので、これ以上ソ
ートの必要はない。 ２５．Ａレジスタ３８に１つ右のＰＥのＲ２レジスタの
データをロードする。 ２６．Ａレジスタ３８の値と、Ｒ２０レジスタの値を比
較して、大きい方のデータをＡレジスタ３８に残す。 ２７．Ａレジスタ３８の値と、Ｒ１９レジスタの値を比
較して、小さい方のデータを所望のレジスタに格納す
る。
【００６８】図６、図７、図８及び図９において、上記
のソート処理の概念図及びフロー図を順に示す。図にお
いて、「空」は、ソートバッファが空であることを、灰
色に塗られた部分はソース指示（３×３の画素群）、デ
ィスティネーション指定（Ｒ１６〜Ｒ２０のソートバッ
ファ）されていることを示す。また斜線掛けされている
部分はすでにデータが比較し終わっている（３×３の画
素群）、すでにデータが格納されている（Ｒ１６〜Ｒ２
０のソートバッファ）ことを示している。
のソート処理の概念図及びフロー図を順に示す。図にお
いて、「空」は、ソートバッファが空であることを、灰
色に塗られた部分はソース指示（３×３の画素群）、デ
ィスティネーション指定（Ｒ１６〜Ｒ２０のソートバッ
ファ）されていることを示す。また斜線掛けされている
部分はすでにデータが比較し終わっている（３×３の画
素群）、すでにデータが格納されている（Ｒ１６〜Ｒ２
０のソートバッファ）ことを示している。
【００６９】上記の処理は、「１．」の処理を含めて２
７サイクルであり、「１．」の処理を省いても２６サイ
クル必要である。よって、特開平１１−１４９５５４号
に開示される発明よりも、若干処理サイクルは多く必要
となる。但し、特開平１１−１４９５５４号では、ソー
ト対象となるデータ数が自然数の積で表わされることを
利用している都合上、適用できるデータ数に制限がある
（３×３など）のに対して、本発明では、ソート対象の
データ数に依存せずにソート処理を行えることが利点で
ある。
７サイクルであり、「１．」の処理を省いても２６サイ
クル必要である。よって、特開平１１−１４９５５４号
に開示される発明よりも、若干処理サイクルは多く必要
となる。但し、特開平１１−１４９５５４号では、ソー
ト対象となるデータ数が自然数の積で表わされることを
利用している都合上、適用できるデータ数に制限がある
（３×３など）のに対して、本発明では、ソート対象の
データ数に依存せずにソート処理を行えることが利点で
ある。
【００７０】
【発明の効果】以上の説明から明白なように、本発明を
利用することにより以下のような効果を得ることができ
る。
利用することにより以下のような効果を得ることができ
る。
【００７１】本発明に係る第１の実施の形態若しくは第
２の実施の形態のＳＩＭＤ型マイクロプロセッサ２を利
用すると、２つのデータを比較して、大きい（あるいは
小さい）データを特定のレジスタに残し、且つ、小さい
（あるいは大きい）データをオペランド指示したレジス
タに格納することができる。よって、ソート用のハード
ウェアをＳＩＭＤ型マイクロプロセッサに実装すること
無しに、未ソートデータをソート済みデータとマージす
る際の処理時間が短縮できる。
２の実施の形態のＳＩＭＤ型マイクロプロセッサ２を利
用すると、２つのデータを比較して、大きい（あるいは
小さい）データを特定のレジスタに残し、且つ、小さい
（あるいは大きい）データをオペランド指示したレジス
タに格納することができる。よって、ソート用のハード
ウェアをＳＩＭＤ型マイクロプロセッサに実装すること
無しに、未ソートデータをソート済みデータとマージす
る際の処理時間が短縮できる。
【００７２】更に、未ソートのデータをソートする際に
処理時間を短縮できるような、処理フローを実現でき
る。
処理時間を短縮できるような、処理フローを実現でき
る。
【図１】 本発明に係るＳＩＭＤ型マイクロプロセッサ
の概略の構成を示すブロック図である。
の概略の構成を示すブロック図である。
【図２】 本発明に係るＳＩＭＤ型マイクロプロセッサ
の更に詳細な構成を示すブロック図である。
の更に詳細な構成を示すブロック図である。
【図３】 本発明の第１の実施の形態に係るＳＩＭＤ型
マイクロプロセッサのブロック図、特に、１つのプロセ
ッサエレメント部分を拡大したブロック図を示す。
マイクロプロセッサのブロック図、特に、１つのプロセ
ッサエレメント部分を拡大したブロック図を示す。
【図４】 本発明の第２の実施の形態に係るＳＩＭＤ型
マイクロプロセッサのブロック図、特に、１つのプロセ
ッサエレメント部分を拡大したブロック図を示す。
マイクロプロセッサのブロック図、特に、１つのプロセ
ッサエレメント部分を拡大したブロック図を示す。
【図５】 画素とレジスタの対応を示す概念図である。
【図６】 本発明を利用する、「３×３」の画素領域で
のメディアン・フィルタのソート処理の、概念図及びフ
ロー図（１）を示す。
のメディアン・フィルタのソート処理の、概念図及びフ
ロー図（１）を示す。
【図７】 本発明を利用する、「３×３」の画素領域で
のメディアン・フィルタのソート処理の、概念図及びフ
ロー図（２）を示す。
のメディアン・フィルタのソート処理の、概念図及びフ
ロー図（２）を示す。
【図８】 本発明を利用する、「３×３」の画素領域で
のメディアン・フィルタのソート処理の、概念図及びフ
ロー図（３）を示す。
のメディアン・フィルタのソート処理の、概念図及びフ
ロー図（３）を示す。
【図９】 本発明を利用する、「３×３」の画素領域で
のメディアン・フィルタのソート処理の、概念図及びフ
ロー図（４）を示す。
のメディアン・フィルタのソート処理の、概念図及びフ
ロー図（４）を示す。
２・・・ＳＩＭＤ型マイクロプロセッサ、３・・・プロ
セッサエレメント、４グローバルプロセッサ、６・・・
レジスタファイル、８・・・演算アレイ、３６・・・１
６ビットＡＬＵ、３８・・・Ａレジスタ、４０−１・・
・Ｆ１レジスタ、４０−２・・・Ｆ２レジスタ、４２・
・・マルチプレクサ、４８・・・マルチプレクサ、５０
−１・・・ＡＬＵラッチ［１］、５０−２・・・ＡＬＵ
ラッチ［２］、５２・・・マルチプレクサ、５４・・・
キャリーフラグ、６８・・・フラグレジスタブロック
（ＰＳＲ）。
セッサエレメント、４グローバルプロセッサ、６・・・
レジスタファイル、８・・・演算アレイ、３６・・・１
６ビットＡＬＵ、３８・・・Ａレジスタ、４０−１・・
・Ｆ１レジスタ、４０−２・・・Ｆ２レジスタ、４２・
・・マルチプレクサ、４８・・・マルチプレクサ、５０
−１・・・ＡＬＵラッチ［１］、５０−２・・・ＡＬＵ
ラッチ［２］、５２・・・マルチプレクサ、５４・・・
キャリーフラグ、６８・・・フラグレジスタブロック
（ＰＳＲ）。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０６Ｆ 17/10 Ｇ０６Ｔ 1/20 Ｂ Ｇ０６Ｔ 1/20 Ｇ０６Ｆ 9/30 ３４０Ｃ Ｆターム(参考） 5B013 DD01 DD05 5B033 AA03 BE05 BF00 DD04 5B045 AA01 GG14 5B056 BB28 HH03 5B057 CE06 CH02 CH09 CH11
Claims (5)
- 【請求項１】 複数のプロセッサエレメントを有するＳ
ＩＭＤ型マイクロプロセッサにおいて、 各プロセッサエレメントの備える特定のレジスタに格納
される値と、オペランド指示されたソースレジスタに格
納される値との、大小比較を行う第１のインストラクシ
ョンにて、 比較の結果、大きい方のデータを該特定のレジスタに格
納し、小さい方のデータを、ソースレジスタに格納する
か若しくはソースレジスタ以外のオペランド指示された
ディスティネーションレジスタに格納することを特徴と
する、ＳＩＭＤ型マイクロプロセッサ。 - 【請求項２】 複数のプロセッサエレメントを有するＳ
ＩＭＤ型マイクロプロセッサにおいて、 各プロセッサエレメントの備える特定のレジスタに格納
される値と、オペランド指示されたソースレジスタに格
納される値との、大小比較を行う第２のインストラクシ
ョンにて、 比較の結果、小さい方のデータを該特定のレジスタに格
納し、大きい方のデータを、ソースレジスタに格納する
か若しくはソースレジスタ以外のオペランド指示された
ディスティネーションレジスタに格納することを特徴と
する、ＳＩＭＤ型マイクロプロセッサ。 - 【請求項３】 複数のプロセッサエレメントを有するＳ
ＩＭＤ型マイクロプロセッサにおいて、 各プロセッサエレメントの備える特定のレジスタに格納
される値と、オペランド指示されたソースレジスタに格
納される値との、大小比較を行う第１のインストラクシ
ョンにて、 比較の結果、大きい方のデータを該特定のレジスタに格
納し、 小さい方のデータを、ソースレジスタに格納するか若し
くはソースレジスタ以外のオペランド指示されたディス
ティネーションレジスタに格納し、 更に、 各プロセッサエレメントの備える特定のレジスタに格納
される値と、オペランド指示されたソースレジスタに格
納される値との、大小比較を行う第２のインストラクシ
ョンにて、 比較の結果、小さい方のデータを該特定のレジスタに格
納し、大きい方のデータを、ソースレジスタに格納する
か若しくはソースレジスタ以外のオペランド指示された
ディスティネーションレジスタに格納することを特徴と
する、ＳＩＭＤ型マイクロプロセッサ。 - 【請求項４】 請求項３に記載のＳＩＭＤ型マイクロプ
ロセッサを利用し、各プロセッサエレメントにて各プロ
セッサエレメントに備わるｎ個（ｎは４以上の自然数）
の、第１の汎用レジスタから第ｎ番目の汎用レジスタ
を、ソートバッファとして使用し、 上記ソートバッファにおいては、第１番目の汎用レジス
タから第ｎ番目の汎用レジスタへ大きい数値から順に格
納し、よって、各プロセッサエレメントにて、ｎ個のデ
ータをソート処理する方法において、（１）１番目の比
較対象データを特定のレジスタにロードする、工程１
と、（２）２番目の比較対象データと特定のレジスタの
データとの、第１のインストラクションの演算を行い、
第ｎ番目の汎用レジスタには小さい方のデータを書き戻
し、特定のレジスタには大きい方のデータを残す、工程
２と、（３）３番目の比較対象データと特定のレジスタ
のデータとの、第２のインストラクションの演算を行
い、第（ｎ−２）番目の汎用レジスタには大きい方のデ
ータを書き戻し、特定のレジスタには小さい方のデータ
を残し、 続いて、第ｎ番目の汎用レジスタのデータと特定のレジ
スタのデータとの、第２のインストラクションの演算を
行い、第（ｎ−１）番目の汎用レジスタには大きい方の
データを書き戻し、特定のレジスタには小さい方のデー
タを残す、工程３と、（４）４番目の比較対象データと
特定のレジスタのデータとの、第１のインストラクショ
ンの演算を行い、第ｎ番目の汎用レジスタには小さい方
のデータを書き戻し、特定のレジスタには大きい方のデ
ータを残し、続いて、第（ｎ−１）番目の汎用レジスタ
のデータと特定レジスタのデータとの、第１のインスト
ラクションの演算を行い、第（ｎ−１）番目の汎用レジ
スタに小さい方のデータを書き戻し、特定のレジスタに
は大きい方のデータを残し、更に続いて、第（ｎ−２）
番目の汎用レジスタのデータと特定レジスタのデータと
の、第１のインストラクションの演算を行い、第（ｎ−
２）番目の汎用レジスタに小さい方のデータを書き戻
し、特定のレジスタには大きい方のデータを残す、工程
４と、（５）（２ｉ−１）番目（ｉは３以上の自然数）
の比較対象データと特定のレジスタのデータとの、第２
のインストラクションの演算を行い、第［ｎ−（２ｉ−
２）］番目の汎用レジスタには大きい方のデータを書き
戻し、特定のレジスタには小さい方のデータを残し、 続いて、第［ｎ−（２ｉ−４）］番目の汎用レジスタの
データと特定のレジスタのデータとの、第２のインスト
ラクションの演算を行い、第［ｎ−（２ｉ−３）］番目
のレジスタには大きい方のデータを書き戻し、特定のレ
ジスタには小さい方のデータを残し、この後、同様にソ
ートバッファにて１つずつ序数の大きい汎用レジスタに
移行しつつ、ソートバッファの汎用レジスタのデータと
特定のレジスタのデータとの、第２のインストラクショ
ンの演算を行い、大きい方のデータを１つ序数が小さい
汎用レジスタに書き戻すことを繰り返し、最後に第ｎ番
目の汎用レジスタのデータと特定のレジスタのデータと
の、第２のインストラクションの演算を行い、第（ｎ−
１）番目の汎用レジスタに大きい方のデータを書き戻
し、特定のレジスタには小さい方のデータを残す、工程
５と、（６）２ｉ番目の比較対象データと特定のレジス
タのデータとの、第１のインストラクションの演算を行
い、第ｎ番目の汎用レジスタには小さい方のデータを書
き戻し、特定のレジスタには大きい方のデータを残し、 続いて、第（ｎ−１）番目の汎用レジスタのデータと特
定のレジスタのデータとの、第１のインストラクション
の演算を行い、第（ｎ−１）番目の汎用レジスタに小さ
い方のデータを書き戻し、特定のレジスタには大きい方
のデータを残し、この後、同様にソートバッファにて１
つずつ序数の小さい汎用レジスタに移行しつつ、ソート
バッファの汎用レジスタのデータと特定のレジスタのデ
ータとの、第１のインストラクションの演算を行い、小
さい方のデータを同じ汎用レジスタに書き戻すことを繰
り返し、最後に第［ｎ−（２ｉ−２）］番目の汎用レジ
スタのデータと特定のレジスタのデータとの、第１のイ
ンストラクションの演算を行い、第［ｎ−（２ｉ−
２）］番目の汎用レジスタに小さい方のデータを書き戻
し、特定のレジスタには大きい方のデータを残す、工程
６と、を含み、 工程１、工程２、工程３及び工程４を実施し、その後、
工程５及び工程６を、両工程が一回実施される毎にｉを
１ずつインクリメントしながら、比較対象データがｎ番
目のものになるまで継続し、ｎが偶数の場合は、ソート
バッファの最大値の端部にてソート処理を終えて終了
し、一方、ｎが奇数の場合は、ソートバッファの最小値
の端部にてソート処理を終えて終了する、ソート処理方
法。 - 【請求項５】 請求項３に記載のＳＩＭＤ型マイクロプ
ロセッサを利用し、各プロセッサエレメントにて各プロ
セッサエレメントに備わるｎ個（ｎは４以上の自然数）
の、第１の汎用レジスタから第ｎ番目の汎用レジスタ
を、ソートバッファとして使用し、 上記ソートバッファにおいては、第１番目の汎用レジス
タから第ｎ番目の汎用レジスタへ大きい数値から順に格
納し、よって、各プロセッサエレメントにて、ｎ個のデ
ータをソート処理する方法において、（１）１番目の比
較対象データを特定のレジスタにロードする、工程１
と、（２）２番目の比較対象データと特定のレジスタの
データとの、第２のインストラクションの演算を行い、
第１番目の汎用レジスタには大きい方のデータを書き戻
し、特定のレジスタには小さい方のデータを残す、工程
２と、（３）３番目の比較対象データと特定のレジスタ
のデータとの、第１のインストラクションの演算を行
い、第３番目の汎用レジスタには小さい方のデータを書
き戻し、特定のレジスタには大きい方のデータを残し、
続いて第１番目の汎用レジスタのデータと特定のレジス
タのデータとの、第１のインストラクションの演算を行
い、第２番目の汎用レジスタには小さい方のデータを書
き戻し、特定のレジスタには大きい方のデータを残す、
工程３と、（４）４番目の比較対象データと特定のレジ
スタのデータとの、第２のインストラクションの演算を
行い、第１番目の汎用レジスタには大きい方のデータを
書き戻し、特定のレジスタには小さい方のデータを残
し、 続いて、第２番目の汎用レジスタのデータと特定のレジ
スタのデータとの、第２のインストラクションの演算を
行い、第２番目の汎用レジスタに大きい方のデータを書
き戻し、特定のレジスタには小さい方のデータを残し、 更に続いて、第３番目の汎用レジスタのデータと特定の
レジスタのデータとの、第２のインストラクションの演
算を行い、第３番目の汎用レジスタに大きい方のデータ
を書き戻し、特定のレジスタには小さい方のデータを残
す、工程４と、（５）（２ｉ−１）番目（ｉは３以上の
自然数）の比較対象データと特定のレジスタのデータと
の、第１のインストラクションの演算を行い、第（２ｉ
−１）番目のレジスタには小さい方のデータを書き戻
し、特定のレジスタには大きい方のデータを残し、 続いて、第（２ｉ−３）番目の汎用レジスタのデータと
特定のレジスタのデータとの、第１のインストラクショ
ンの演算を行い、第（２ｉ−２）番目のレジスタには小
さい方のデータを書き戻し、特定のレジスタには大きい
方のデータを残し、この後、同様にソートバッファにて
１ずつ序数の小さい汎用レジスタに移行しつつ、ソート
バッファの汎用レジスタのデータと特定のレジスタのデ
ータとの、第１のインストラクションの演算を行い、小
さい方のデータを序数が１つ小さい汎用レジスタに書き
戻すことを繰り返し、最後に第１番目の汎用レジスタの
データと特定のレジスタのデータとの第１のインストラ
クションの演算を行い、第２番目の汎用レジスタに小さ
い方のデータを書き戻し、特定のレジスタには大きい方
のデータを残す、工程５と、（６）２ｉ番目の比較対象
データと特定のレジスタのデータとの、第２のインスト
ラクションの演算を行い、第１番目の汎用レジスタには
大きい方のデータを書き戻し、特定のレジスタには小さ
い方のデータを残し、続いて、第２番目の汎用レジスタ
のデータと特定のレジスタのデータとの、第２のインス
トラクションの演算を行い、第２番目の汎用レジスタに
大きい方のデータを書き戻し、特定のレジスタには小さ
い方のデータを残し、この後、同様にソートバッファに
て１つずつ序数の大きい汎用レジスタに移行しつつ、ソ
ートバッファの汎用レジスタのデータと特定のレジスタ
のデータとの、第２のインストラクションの演算を行
い、大きい方のデータを同じ汎用レジスタに書き戻すこ
とを繰り返し、最後に第（２ｉ−１）番目の汎用レジス
タのデータと特定のレジスタのデータとの、第２のイン
ストラクションの演算を行い、第（２ｉ−１）番目の汎
用レジスタに大きい方のデータを書き戻し、特定のレジ
スタには小さい方のデータを残す、工程６と、を含み、 工程１、工程２、工程３及び工程４を実施し、その後、
工程５及び工程６を、両工程が一回実施される毎にｉを
１ずつインクリメントしながら、比較対象データがｎ番
目のものになるまで継続し、ｎが偶数の場合は、ソート
バッファの最小値の端部にてソート処理を終えて終了
し、一方、ｎが奇数の場合は、ソートバッファの最大値
の端部にてソート処理を終えて終了する、ソート処理方
法。
Priority Applications (2)
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|---|---|---|---|
| JP2001103145A JP3955741B2 (ja) | 2001-04-02 | 2001-04-02 | ソート機能を有するｓｉｍｄ型マイクロプロセッサ |
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-
2002
- 2002-04-01 US US10/113,766 patent/US7500089B2/en not_active Expired - Fee Related
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