JP2002289708A - Nonvolatile semiconductor memory device and its manufacturing method - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 82
- 238000004519 manufacturing process Methods 0.000 title claims description 23
- 150000004767 nitrides Chemical class 0.000 claims abstract description 120
- 230000007704 transition Effects 0.000 claims abstract description 15
- 238000009826 distribution Methods 0.000 claims abstract description 11
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 55
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 55
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 31
- 239000007789 gas Substances 0.000 claims description 25
- 238000000034 method Methods 0.000 claims description 23
- 229910052710 silicon Inorganic materials 0.000 claims description 23
- 239000010703 silicon Substances 0.000 claims description 23
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 22
- 229910052739 hydrogen Inorganic materials 0.000 claims description 21
- 239000001257 hydrogen Substances 0.000 claims description 21
- 238000003860 storage Methods 0.000 claims description 21
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 17
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 17
- 235000012239 silicon dioxide Nutrition 0.000 claims description 15
- 239000000377 silicon dioxide Substances 0.000 claims description 15
- 239000000203 mixture Substances 0.000 claims description 12
- 125000004433 nitrogen atom Chemical group N* 0.000 claims description 10
- 229910052757 nitrogen Inorganic materials 0.000 claims description 9
- 230000004888 barrier function Effects 0.000 claims description 8
- 230000015572 biosynthetic process Effects 0.000 claims description 7
- 238000005229 chemical vapour deposition Methods 0.000 claims description 6
- 150000002831 nitrogen free-radicals Chemical class 0.000 claims description 5
- 239000000463 material Substances 0.000 claims description 4
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen(.) Chemical compound [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 claims description 4
- 230000001590 oxidative effect Effects 0.000 claims description 4
- 230000001747 exhibiting effect Effects 0.000 claims description 2
- 238000010030 laminating Methods 0.000 claims description 2
- 239000000470 constituent Substances 0.000 claims 1
- 239000003989 dielectric material Substances 0.000 claims 1
- 230000005527 interface trap Effects 0.000 abstract description 9
- 238000009825 accumulation Methods 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 58
- 239000000758 substrate Substances 0.000 description 27
- 108091006146 Channels Proteins 0.000 description 12
- NCGICGYLBXGBGN-UHFFFAOYSA-N 3-morpholin-4-yl-1-oxa-3-azonia-2-azanidacyclopent-3-en-5-imine;hydrochloride Chemical compound Cl.[N-]1OC(=N)C=[N+]1N1CCOCC1 NCGICGYLBXGBGN-UHFFFAOYSA-N 0.000 description 11
- LPQOADBMXVRBNX-UHFFFAOYSA-N ac1ldcw0 Chemical compound Cl.C1CN(C)CCN1C1=C(F)C=C2C(=O)C(C(O)=O)=CN3CCSC1=C32 LPQOADBMXVRBNX-UHFFFAOYSA-N 0.000 description 11
- 239000012535 impurity Substances 0.000 description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 9
- 230000014759 maintenance of location Effects 0.000 description 8
- 238000011534 incubation Methods 0.000 description 7
- 238000002347 injection Methods 0.000 description 6
- 239000007924 injection Substances 0.000 description 6
- 238000005121 nitriding Methods 0.000 description 6
- 230000003647 oxidation Effects 0.000 description 6
- 238000007254 oxidation reaction Methods 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 239000004020 conductor Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 description 4
- 239000002784 hot electron Substances 0.000 description 4
- 150000002431 hydrogen Chemical class 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 229910021417 amorphous silicon Inorganic materials 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 238000005036 potential barrier Methods 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- 238000003949 trap density measurement Methods 0.000 description 3
- 230000005641 tunneling Effects 0.000 description 3
- 229910017107 AlOx Inorganic materials 0.000 description 2
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- 229910003070 TaOx Inorganic materials 0.000 description 2
- SLLGVCUQYRMELA-UHFFFAOYSA-N chlorosilicon Chemical compound Cl[Si] SLLGVCUQYRMELA-UHFFFAOYSA-N 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- FDNAPBUWERUEDA-UHFFFAOYSA-N silicon tetrachloride Chemical compound Cl[Si](Cl)(Cl)Cl FDNAPBUWERUEDA-UHFFFAOYSA-N 0.000 description 2
- 238000005979 thermal decomposition reaction Methods 0.000 description 2
- ZDHXKXAHOVTTAH-UHFFFAOYSA-N trichlorosilane Chemical compound Cl[SiH](Cl)Cl ZDHXKXAHOVTTAH-UHFFFAOYSA-N 0.000 description 2
- 239000005052 trichlorosilane Substances 0.000 description 2
- VXEGSRKPIUDPQT-UHFFFAOYSA-N 4-[4-(4-methoxyphenyl)piperazin-1-yl]aniline Chemical compound C1=CC(OC)=CC=C1N1CCN(C=2C=CC(N)=CC=2)CC1 VXEGSRKPIUDPQT-UHFFFAOYSA-N 0.000 description 1
- 108700042918 BF02 Proteins 0.000 description 1
- 101001034314 Homo sapiens Lactadherin Proteins 0.000 description 1
- 102100039648 Lactadherin Human genes 0.000 description 1
- 101000605054 Mus musculus Epididymal-specific lipocalin-8 Proteins 0.000 description 1
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 1
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 1
- GQPLMRYTRLFLPF-UHFFFAOYSA-N Nitrous Oxide Chemical compound [O-][N+]#N GQPLMRYTRLFLPF-UHFFFAOYSA-N 0.000 description 1
- 229910003902 SiCl 4 Inorganic materials 0.000 description 1
- 101100244894 Sus scrofa PR39 gene Proteins 0.000 description 1
- OLBVUFHMDRJKTK-UHFFFAOYSA-N [N].[O] Chemical compound [N].[O] OLBVUFHMDRJKTK-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 238000007664 blowing Methods 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 229910001873 dinitrogen Inorganic materials 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000005281 excited state Effects 0.000 description 1
- 229910000078 germane Inorganic materials 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 125000005647 linker group Chemical group 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 230000006386 memory function Effects 0.000 description 1
- 239000013081 microcrystal Substances 0.000 description 1
- 229960001730 nitrous oxide Drugs 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 150000003254 radicals Chemical class 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 239000005049 silicon tetrachloride Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
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- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体と制御電極
間に積層された複数の誘電体膜内に電荷トラップを含む
不揮発性半導体記憶装置、および、その製造方法に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a nonvolatile semiconductor memory device including a plurality of dielectric films stacked between a semiconductor and a control electrode and including a charge trap therein, and a method of manufacturing the same.
【０００２】[0002]
【従来の技術】不揮発性半導体メモリは、大容量で小型
の情報記録媒体として期待されているが、近年、情報ネ
ットワークの広帯域化とともにネットワークの伝送速度
（たとえば搬送波周波数：１００ＭＨｚ）と同等の書き
込み速度が要求されるようになってきている。このた
め、不揮発性半導体メモリに対し、スケーリング性が良
好で従来の１００μｓ／セルの書き込み速度より１桁ま
たはそれ以上の書き込み速度の向上が要求されている。2. Description of the Related Art A nonvolatile semiconductor memory is expected to be a large-capacity and small-sized information recording medium. Is being required. For this reason, there is a demand for a non-volatile semiconductor memory that has a good scaling property and an improvement in the writing speed by one digit or more than the conventional writing speed of 100 μs / cell.
【０００３】不揮発性半導体メモリは、電荷を保持する
電荷蓄積手段が単一の導電層からなるＦＧ(Floating Ga
te) 型のほかに、電荷トラップを多く含む窒化珪素など
からなる電荷蓄積膜に電荷を保持させる、たとえばＭＯ
ＮＯＳ(Metal-Oxide-Nitride-Oxide-Silicon) 型などが
ある。In a non-volatile semiconductor memory, an FG (Floating Gauge) in which a charge storage means for holding a charge is formed of a single conductive layer
te) In addition to the type, a charge is stored in a charge storage film made of silicon nitride or the like containing many charge traps.
NOS (Metal-Oxide-Nitride-Oxide-Silicon) type and the like.
【０００４】ＭＯＮＯＳ型不揮発性半導体メモリでは、
電荷保持を主体的に担っている窒化膜〔Ｓｉx Ｎy （０
＜ｘ＜１、０＜ｙ＜１）〕膜中またはトップ酸化膜と窒
化膜との界面のキャリアトラップが空間的に、すなわち
窒化膜の面方向および膜厚方向に離散化して拡がってい
る。このため、電荷保持特性が、蓄積電荷に対する電位
障壁として機能するボトム酸化膜の厚さのほかに、Ｓｉ
x Ｎy 膜中の電荷トラップに捕獲される電荷のエネルギ
ー的および空間的な分布に依存する。In a MONOS type nonvolatile semiconductor memory,
The nitride film [Six Ny (0
<X <1, 0 <y <1)] Carrier traps in the film or at the interface between the top oxide film and the nitride film are dispersed and spread spatially, that is, in the plane direction and the film thickness direction of the nitride film. For this reason, the charge retention characteristic is not only the thickness of the bottom oxide film functioning as a potential barrier
It depends on the energy and spatial distribution of the charges trapped in the charge traps in the xNy film.
【０００５】ボトム酸化膜に局所的にリーク電流パスが
発生した場合、ＦＧ型では多くの電荷がリークパスを通
ってリークして電荷保持特性が低下しやすい。これに対
し、ＭＯＮＯＳ型では、電荷蓄積手段（電荷トラップ）
が空間的に離散化されているため、リークパス周囲の電
荷がリークパスを通って局所的にリークするに過ぎず、
記憶素子全体の電荷保持特性が低下しにくい。このた
め、ＭＯＮＯＳ型においては、ボトム酸化膜の薄膜化に
よる電荷保持特性の低下はＦＧ型ほど深刻な不利益を及
ぼさない。したがって、ゲート長が極めて短い微細メモ
リトランジスタにおけるボトム酸化膜のスケーリング性
は、ＭＯＮＯＳ型の方がＦＧ型より優れている。When a leak current path occurs locally in the bottom oxide film, a large amount of charge leaks through the leak path in the FG type, and the charge retention characteristics are likely to be deteriorated. On the other hand, in the MONOS type, the charge storage means (charge trap)
Is spatially discretized, so that charges around the leak path only leak locally through the leak path,
The charge retention characteristics of the entire storage element are not easily reduced. For this reason, in the MONOS type, the reduction in the charge retention characteristics due to the reduction in the thickness of the bottom oxide film does not cause a serious disadvantage as in the FG type. Therefore, the MONOS type is superior to the FG type in the scaling property of the bottom oxide film in the micro memory transistor having an extremely short gate length.
【０００６】また、平面的に離散化された電荷トラップ
の分布領域に対し電荷が局所的に注入された場合、その
電荷はＦＧ型のように平面内および膜厚方向に拡散する
ことなく保持される。このため、ＭＯＮＯＳ型では、ソ
ース側とドレイン側にそれぞれ局所的に、かつ独立に電
荷を注入し保持させることにより、２ビット／セルの記
憶が可能である。When electric charges are locally injected into the distribution region of the charge traps discretized in a plane, the electric charges are held without diffusing in the plane and in the film thickness direction as in the FG type. You. For this reason, the MONOS type can store 2 bits / cell by locally and independently injecting and holding charges on the source side and the drain side, respectively.
【０００７】[0007]
【発明が解決しようとする課題】ＭＯＮＯＳ型不揮発性
メモリで微細メモリセルを実現するにはディスターブ特
性の改善が重要であり、そのためにはボトム酸化膜を通
常の膜厚（１．６ｎｍ〜２．０ｎｍ）より厚く設定する
必要が生じている。ボトム酸化膜を比較的厚膜化した場
合、書き込み速度は０．１〜１０ｍｓ程度で未だ十分で
ない。また、ホールの直接トンネル注入を用いた消去で
は、その消去速度が１０〜１００ｍｓ程度である。つま
り、従来のＭＯＮＯＳ型等の不揮発性メモリでは、信頼
性（たとえば、データ保持特性、リードディスターブ特
性あるいはデータ書換え特性など）を十分に満足させた
場合、書き込み速度は１００μｓが限界である。また、
消去速度は１０ｍｓが限界である。It is important to improve the disturb characteristic in order to realize a fine memory cell with a MONOS type nonvolatile memory. For this purpose, a bottom oxide film having a normal thickness (1.6 nm to 2.0 nm) is required. 0 nm). When the bottom oxide film is made relatively thick, the writing speed is about 0.1 to 10 ms, which is not enough. In the erasing using hole direct tunnel injection, the erasing speed is about 10 to 100 ms. That is, in the conventional MONOS type nonvolatile memory, if the reliability (for example, data retention characteristics, read disturb characteristics, data rewrite characteristics, etc.) is sufficiently satisfied, the writing speed is limited to 100 μs. Also,
The erasing speed is limited to 10 ms.
【０００８】書き込み速度だけを考えると高速化も可能
であるが、今度は信頼性および低電圧化が十分にできな
い。たとえば、チャネルホットエレクトロン（ＣＨＥ）
をソース側から注入するソースサイド注入型ＭＯＮＯＳ
トランジスタが報告されたが（IEEE Electron Device L
etter 19, 1998, pp153 ）、このソースサイド注入型Ｍ
ＯＮＯＳトランジスタでは、動作電圧が書き込み時１２
Ｖ、消去時１４Ｖと高いうえ、リードディスターブ特性
およびデータ書換え特性などの信頼性が十分でない。Considering only the writing speed, it is possible to increase the speed, but this time, the reliability and the voltage cannot be sufficiently reduced. For example, channel hot electrons (CHE)
-Side injection type MONOS that injects oxygen from the source side
Transistors were reported (IEEE Electron Device L
etter 19, 1998, pp153), this source side injection type M
In the ONOS transistor, the operating voltage is
V, which is as high as 14 V at the time of erasing, and the reliability such as read disturb characteristics and data rewrite characteristics is not sufficient.
【０００９】本発明は、半導体と制御電極との間にある
複数の誘電体膜全体が二酸化珪素膜換算値で従来より薄
膜化ができ、これにより信頼性を維持しながら低電圧化
および高速動作が可能な不揮発性半導体記憶装置と、そ
の製造方法とを提供することを目的とする。According to the present invention, the whole of a plurality of dielectric films between a semiconductor and a control electrode can be made thinner in terms of a silicon dioxide film value as compared with the prior art. It is an object of the present invention to provide a nonvolatile semiconductor memory device capable of performing the above and a method for manufacturing the same.
【００１０】[0010]
【課題を解決するための手段】本発明の第１の観点に係
る不揮発性半導体記憶装置は、半導体上に積層された複
数の誘電体膜と、複数の誘電体膜上の制御電極とを有し
た不揮発性半導体記憶装置であって、上記複数の誘電体
膜が、窒化膜と、当該窒化膜上の酸化膜とを含み、上記
窒化膜と上記酸化膜とからなる積層膜内の膜厚方向にお
ける電荷トラップ分布が、当該窒化膜と酸化膜との間に
形成された構造遷移層を中心とした領域に局在してい
る。上記窒化膜が、上記複数の誘電体膜の最下層で上記
半導体上に接触して形成されている。あるいは、上記窒
化膜と上記半導体との間に、窒素原子を含むが、当該窒
素原子の組成比が上記窒化膜より低いバッファ層を有し
ている。A nonvolatile semiconductor memory device according to a first aspect of the present invention has a plurality of dielectric films stacked on a semiconductor and a control electrode on the plurality of dielectric films. In the nonvolatile semiconductor memory device, wherein the plurality of dielectric films include a nitride film and an oxide film on the nitride film, and a thickness direction in a stacked film including the nitride film and the oxide film Is localized in a region centered on the structural transition layer formed between the nitride film and the oxide film. The nitride film is formed in contact with the semiconductor at a lowermost layer of the plurality of dielectric films. Alternatively, a buffer layer containing nitrogen atoms between the nitride film and the semiconductor and having a lower composition ratio of the nitrogen atoms than the nitride film is provided.
【００１１】本発明の第２の観点に係る不揮発性半導体
記憶装置は、半導体上に積層された複数の誘電体膜と、
複数の誘電体膜上の制御電極とを有した不揮発性半導体
記憶装置であって、上記複数の誘電体膜が、第１の窒化
膜と、当該第１の窒化膜上の第２の窒化膜と、当該第２
の窒化膜上の酸化膜とを含み、上記第１，第２の窒化膜
と上記酸化膜とからなる積層膜内の電荷トラップが、上
記第２の窒化膜と上記酸化膜との間に形成された構造遷
移層内に局在し、かつ上記第２の窒化膜内に分布してい
る。A nonvolatile semiconductor memory device according to a second aspect of the present invention comprises a plurality of dielectric films stacked on a semiconductor;
A non-volatile semiconductor storage device having a plurality of control electrodes on a dielectric film, wherein the plurality of dielectric films are a first nitride film and a second nitride film on the first nitride film. And the second
And a charge trap in a stacked film including the first and second nitride films and the oxide film is formed between the second nitride film and the oxide film. And is distributed in the second nitride film.
【００１２】この第１および第２の観点に係る不揮発性
半導体記憶装置では、半導体またはバッファ層に接触す
る窒化膜の最下層部分（または第１の窒化膜）に電荷ト
ラップが分布していない。あるいは、分布していても、
その密度が極めて低い。したがって、窒化膜の最下層部
分（または第１の窒化膜）が、従来のボトム酸化膜と同
じように、蓄積電荷に対する電位障壁として機能する。
この窒化膜は、従来のＭＯＮＯＳ型不揮発性半導体記憶
装置の窒化膜と比較すると、その電荷トラップの分布中
心が上方、すなわち半導体より遠い側に移動している。
本発明における窒化膜と半導体との間に何らかの膜が必
要な場合でも、応力を緩和したり窒化膜形成時のインキ
ュベーション時間を短縮するための薄いバファ層で十分
である。以上より、本発明の不揮発性半導体記憶装置に
おける半導体と制御電極との間の複数の誘電体膜は、従
来のＭＯＮＯＳ型不揮発性半導体記憶装置におけるＯＮ
Ｏ膜より、二酸化珪素換算で薄い。In the nonvolatile semiconductor memory devices according to the first and second aspects, the charge traps are not distributed in the lowermost portion (or the first nitride film) of the nitride film in contact with the semiconductor or the buffer layer. Or even if they are distributed,
Its density is extremely low. Therefore, the lowermost layer portion (or the first nitride film) of the nitride film functions as a potential barrier against accumulated charges, similarly to the conventional bottom oxide film.
Compared with the nitride film of the conventional MONOS type nonvolatile semiconductor memory device, the distribution center of the charge trap in the nitride film moves upward, that is, farther from the semiconductor.
Even if a film is required between the nitride film and the semiconductor according to the present invention, a thin buffer layer is sufficient to relieve the stress and to shorten the incubation time when forming the nitride film. As described above, the plurality of dielectric films between the semiconductor and the control electrode in the nonvolatile semiconductor memory device of the present invention are different from those of the conventional MONOS type nonvolatile semiconductor memory device in that
It is thinner in terms of silicon dioxide than the O film.
【００１３】また、分布密度が極めて低い窒化膜の下層
部分（あるいは第１の窒化膜）のバルクトラップは、メ
モリ機能を担う電荷蓄積手段として殆ど寄与しない。こ
のため、窒化膜と酸化膜との間の構造遷移層を中心に形
成された界面トラップが電荷蓄積手段として寄与する割
合が高まる。界面トラップは、半導体からの距離が遠い
うえ、トラップレベルがバルクトラップより深く、捕獲
された電荷は抜けにくくなる。A bulk trap in a lower layer portion (or a first nitride film) of a nitride film having a very low distribution density hardly contributes as a charge storage means having a memory function. For this reason, the rate at which interface traps formed around the structural transition layer between the nitride film and the oxide film contribute as charge storage means increases. The interface trap is far from the semiconductor and has a trap level deeper than that of the bulk trap, so that the trapped charges are hardly released.
【００１４】本発明の第３の観点に係る不揮発性半導体
記憶装置の製造方法は、半導体上に積層された複数の誘
電体膜と、複数の誘電体膜上の制御電極とを有し、上記
複数の誘電体膜が、半導体上に形成された窒化膜と、窒
化膜上に形成された酸化膜とを含む不揮発性半導体記憶
装置の製造方法であって、上記窒化膜の形成工程では、
その少なくとも最下層を、窒素原子または窒素ラジカル
を上記半導体表面に吹きつけながら上記半導体表面を熱
窒化して形成する。上記窒化膜表面を熱酸化して上記酸
化膜を形成する工程を含み、上記酸化膜の形成時に、電
荷トラップを、当該酸化膜と窒化膜との界面における構
造遷移層を中心に局在させて形成する。あるいは、上記
窒化膜の最下層上に、電荷トラップを含む窒化層を形成
し、上記電荷トラップを含む窒化層上に上記酸化膜を形
成する。A method of manufacturing a nonvolatile semiconductor memory device according to a third aspect of the present invention includes a plurality of dielectric films stacked on a semiconductor, and a control electrode on the plurality of dielectric films. A method for manufacturing a nonvolatile semiconductor memory device, wherein a plurality of dielectric films include a nitride film formed on a semiconductor and an oxide film formed on the nitride film.
At least the lowermost layer is formed by thermally nitriding the semiconductor surface while blowing nitrogen atoms or nitrogen radicals onto the semiconductor surface. A step of thermally oxidizing the surface of the nitride film to form the oxide film, wherein, when the oxide film is formed, a charge trap is localized around a structural transition layer at an interface between the oxide film and the nitride film. Form. Alternatively, a nitride layer including a charge trap is formed on the lowermost layer of the nitride film, and the oxide film is formed on the nitride layer including the charge trap.
【００１５】本発明の第４の観点に係る不揮発性半導体
記憶装置の製造方法は、半導体上に積層された複数の誘
電体膜と、複数の誘電体膜上の制御電極とを有し、上記
複数の誘電体膜が、バッファ層と、バッファ層上の窒化
膜と、窒化膜上の酸化膜とを含む不揮発性半導体記憶装
置の製造方法であって、上記複数の誘電体膜の積層工程
が以下の諸工程、すなわち、上記バッファ層を半導体上
に形成し、上記窒化膜を上記バッファ層上に形成し、上
記酸化膜を上記窒化膜上に形成する各工程を含み、上記
窒化膜の形成工程において、その少なくとも最下層を、
水素を含まない珪素含有ガスと窒素原子または窒素ラジ
カルとを用いた化学的気相堆積により形成する。上記窒
化膜表面を熱酸化して上記酸化膜を形成し、当該酸化膜
の形成時に、電荷トラップを、当該酸化膜と窒化膜との
界面における構造遷移層を中心に局在させて形成する。
あるいは、上記窒化膜の最下層上に、電荷トラップを含
む窒化層を形成し、上記電荷トラップを含む窒化層上に
上記酸化膜を形成する。A method of manufacturing a nonvolatile semiconductor memory device according to a fourth aspect of the present invention includes a plurality of dielectric films stacked on a semiconductor, and a control electrode on the plurality of dielectric films. A method of manufacturing a nonvolatile semiconductor memory device, wherein a plurality of dielectric films include a buffer layer, a nitride film on the buffer layer, and an oxide film on the nitride film, wherein the step of laminating the plurality of dielectric films is performed. Forming the buffer layer on a semiconductor, forming the nitride film on the buffer layer, and forming the oxide film on the nitride film. In the process, at least the lowermost layer,
It is formed by chemical vapor deposition using a silicon-containing gas containing no hydrogen and nitrogen atoms or nitrogen radicals. The surface of the nitride film is thermally oxidized to form the oxide film, and when the oxide film is formed, a charge trap is formed by localizing the structure transition layer at the interface between the oxide film and the nitride film.
Alternatively, a nitride layer including a charge trap is formed on the lowermost layer of the nitride film, and the oxide film is formed on the nitride layer including the charge trap.
【００１６】一般に、シリコン窒化膜中の水素は、珪素
と水素との結合基（Ｓｉ−Ｈボンド）となって、これが
高温で置換されるとＳｉダングリングボンドが生成され
る。したがって、シリコン窒化膜中の水素濃度が高くな
ると、シリコン窒化膜中の電荷トラップ密度が上昇す
る。本発明の第３および第４の観点に係る不揮発性半導
体記憶装置の製造方法では、水素を含むガスを用いない
で窒化膜、または、その最下層を形成する。したがっ
て、すくなくとも半導体に近い窒化膜の下層側に水素が
取り込まれることがなく、その部分の電荷トラップ密度
が極めて低くなる。In general, hydrogen in a silicon nitride film becomes a bonding group (Si-H bond) between silicon and hydrogen, and when it is replaced at a high temperature, a Si dangling bond is generated. Therefore, as the hydrogen concentration in the silicon nitride film increases, the charge trap density in the silicon nitride film increases. In the method for manufacturing a nonvolatile semiconductor memory device according to the third and fourth aspects of the present invention, a nitride film or a lowermost layer thereof is formed without using a gas containing hydrogen. Therefore, at least hydrogen is not taken into the lower layer side of the nitride film near the semiconductor, and the charge trap density in that portion is extremely low.
【００１７】[0017]
【発明の実施の形態】以下、本発明の実施の形態を、記
憶素子としてチャネル導電型がｎ型のメモリトランジス
タを有する場合を例に図面を参照しながら説明する。な
お、ｐ型のＭＯＮＯＳメモリトランジスタは、以下の説
明で不純物導電型を逆にすることで実現される。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The embodiments of the present invention will be described below with reference to the drawings, taking as an example a case where a memory transistor has an n-type channel conductivity type as a storage element. Note that the p-type MONOS memory transistor is realized by reversing the impurity conductivity type in the following description.
【００１８】第１実施形態 図１は、第１実施形態に係るメモリトランジスタの断面
図である。図１において、ｐ型シリコンウエハなどの半
導体基板またはｐ型ウエル（以下、基板ＳＵＢという）
内の表面側に、ｎ型不純物が導入されソースまたはドレ
インとなる不純物領域（以下、ソース・ドレイン領域と
いう）Ｓ／Ｄが所定間隔をおいて配置されている。隣り
合うソース・ドレイン領域Ｓ／Ｄ間でゲート電極ＧＥが
交差する基板部分が、当該メモリトランジスタのチャネ
ル形成領域となる。 First Embodiment FIG. 1 is a sectional view of a memory transistor according to a first embodiment. In FIG. 1, a semiconductor substrate such as a p-type silicon wafer or a p-type well (hereinafter, referred to as a substrate SUB)
An impurity region (hereinafter, referred to as a source / drain region) S / D into which an n-type impurity is introduced and which serves as a source or a drain is arranged at a predetermined interval on the inner surface side. A substrate portion where the gate electrode GE intersects between the adjacent source / drain regions S / D becomes a channel formation region of the memory transistor.
【００１９】チャネル形成領域上には、ゲート誘電体膜
ＧＤを介してメモリトランジスタのゲート電極ＧＥが積
層されている。ゲート電極ＧＥは、一般に、ｐ型または
ｎ型の不純物が高濃度に導入されて導電化されたドープ
ド多結晶珪素あるいはドープド非晶質珪素、または、ド
ープド多結晶珪素あるいはドープド非晶質珪素と高融点
金属シリサイドとの積層膜からなる。On the channel forming region, a gate electrode GE of the memory transistor is stacked via a gate dielectric film GD. The gate electrode GE is generally made of doped polycrystalline silicon or doped amorphous silicon made conductive by introducing p-type or n-type impurities at a high concentration, or doped polycrystalline silicon or doped amorphous silicon. It consists of a laminated film with a melting point metal silicide.
【００２０】ゲート誘電体膜ＧＤは、下層から順に、窒
化膜ＳＩＮ，酸化膜ＳＩＯの２層の誘電体膜から構成さ
れている。The gate dielectric film GD is composed of two dielectric films of a nitride film SIN and an oxide film SIO in order from the lower layer.
【００２１】窒化膜ＳＩＮは、水素が導入されない熱窒
化法により基板ＳＵＢを直接窒化して形成した窒化珪素
膜（以下、直接窒化による水素フリー窒化珪素膜）から
なる。この水素が導入されない熱窒化法の詳細は、後述
する。この水素フリー窒化珪素膜ＳＩＮはファウラーノ
ルドハイム（ＦＮ）型の電気伝導特性を示す誘電体膜で
ある。また、この水素フリー窒化珪素膜ＳＩＮは、必要
な特性を満たし、かつポテンシャルバリアたり得る厚さ
の範囲、たとえば３ｎｍから２０ｎｍの範囲内で所定の
膜厚を有する。ここでは、水素フリー窒化珪素膜ＳＩＮ
の厚さを５ｎｍとした。The nitride film SIN is a silicon nitride film formed by directly nitriding the substrate SUB by a thermal nitridation method in which hydrogen is not introduced (hereinafter, a hydrogen-free silicon nitride film by direct nitridation). The details of the thermal nitridation method in which hydrogen is not introduced will be described later. This hydrogen-free silicon nitride film SIN is a dielectric film exhibiting Fowler-Nordheim (FN) type electric conduction characteristics. The hydrogen-free silicon nitride film SIN satisfies required characteristics and has a predetermined thickness in a range of a thickness that can serve as a potential barrier, for example, in a range of 3 nm to 20 nm. Here, the hydrogen-free silicon nitride film SIN
Was 5 nm in thickness.
【００２２】酸化膜ＳＩＯは、たとえば、直接窒化によ
る水素フリー窒化珪素膜ＳＩＮの表面を熱酸化してでき
た二酸化珪素からなる。この熱酸化に付随して、水素フ
リー窒化珪素膜ＳＩＮと酸化膜ＳＩＯとの界面に、窒化
珪素に近い組成から二酸化珪素に近い組成に次第に変化
する構造遷移層が形成される。酸化膜ＳＩＯをＨＴＯ
（High Temperature chemical vapor deposited Oxide)
法により形成した二酸化珪素膜としてもよい。このよう
に酸化膜ＳＩＯがＣＶＤで形成された場合は熱処理によ
り界面トラップが形成される。酸化膜ＳＩＯについて
は、少なくとも、ゲート電極ＧＥからのホールの注入を
有効に阻止してデータ書換可能な回数の低下防止を図る
必要がある。酸化膜ＳＩＯは、この要請により最小膜厚
が決められる。Oxide film SIO is made of, for example, silicon dioxide formed by thermally oxidizing the surface of hydrogen-free silicon nitride film SIN by direct nitridation. Along with this thermal oxidation, a structural transition layer that gradually changes from a composition close to silicon nitride to a composition close to silicon dioxide is formed at the interface between the hydrogen-free silicon nitride film SIN and the oxide film SIO. HTO oxide film SIO
(High Temperature chemical vapor deposited Oxide)
It may be a silicon dioxide film formed by a method. When the oxide film SIO is formed by CVD as described above, an interface trap is formed by the heat treatment. As for the oxide film SIO, it is necessary to at least effectively prevent holes from being injected from the gate electrode GE to prevent a reduction in the number of times data can be rewritten. The minimum thickness of the oxide film SIO is determined by this requirement.
【００２３】構造遷移層を中心とした限られた領域に、
トラップレベルが２ｅＶ程度と深い界面トラップが１×
１０13ｃｍ-2程度の密度で形成される。一方、水素フリ
ー窒化珪素膜ＳＩＮは、製造装置の真空チャンバー内の
残留ガス中の水素は膜中に取り込まれることがあるが、
導入ガス中に水素を含まないため、膜中のＳｉ−Ｈボン
ド密度が極めて低い。膜中のＳｉ−Ｈボンドは、たとえ
ば５５０℃程度の熱プロセスで容易に分解し終端水素を
失って、Ｓｉダングリングボンドに変化しやすい。した
がって、膜中のＳｉ−Ｈボンド密度を極めて低いレベル
で抑制することによって、たとえば１×１０10ｃｍ-3〜
１×１０17ｃｍ-3の範囲内で、窒化膜ＳＩＮ中の電荷ト
ラップ密度を、通常より低いレベルで制御することがで
きる。In a limited area centered on the structural transition layer,
1 × deep interface trap with a trap level of about 2 eV
It is formed at a density of about 10 13 cm -2 . On the other hand, in the hydrogen-free silicon nitride film SIN, hydrogen in the residual gas in the vacuum chamber of the manufacturing apparatus may be taken into the film,
Since the introduced gas does not contain hydrogen, the Si—H bond density in the film is extremely low. The Si—H bond in the film is easily decomposed by, for example, a thermal process at about 550 ° C., loses the terminating hydrogen, and easily changes to a Si dangling bond. Therefore, by suppressing the Si—H bond density in the film at an extremely low level, for example, 1 × 10 10 cm −3 to
Within the range of 1 × 10 17 cm −3 , the charge trap density in the nitride film SIN can be controlled at a lower level than usual.
【００２４】本発明では、窒化膜を複数の層から構成す
ることができる。その場合の素子断面構造例を、図２〜
図４に示す。図２の素子断面構造では、直接窒化による
水素フリー窒化珪素膜ＳＩＮ１上に、水素フリー窒化珪
素膜ＳＩＮ２がもう一層形成されている。図３の素子断
面構造では、直接窒化による水素フリー窒化珪素膜ＳＩ
Ｎ１上に、水素フリーの、あるいは水素を含む酸化窒化
珪素膜ＳＩＯＮが形成されている。図４の素子断面構造
では、直接窒化による水素フリー窒化珪素膜ＳＩＮ１上
に、テトラクロルシラン（ＴＣＳ；ＳｉＣｌ4 ）と、水
素を含む窒素含有ガスとを用いた窒化珪素膜（ＴＣＳ−
ＳＩＮと表記）が形成されている。なお、この図４の場
合、ＴＣＳに代えて、より水素を多く含む珪素含有ガ
ス、たとえばジクロルシラン（ＤＣＳ；ＳｉＨ2 Ｃｌ
2 ）を用いてもよい。In the present invention, the nitride film can be composed of a plurality of layers. Examples of the element cross-sectional structure in that case are shown in FIGS.
As shown in FIG. In the element cross-sectional structure of FIG. 2, the hydrogen-free silicon nitride film SIN2 is further formed on the hydrogen-free silicon nitride film SIN1 by direct nitridation. In the element sectional structure of FIG. 3, the hydrogen-free silicon nitride film SI is formed by direct nitridation.
A hydrogen-free or hydrogen-containing silicon oxynitride film SION is formed on N1. In the element cross-sectional structure of FIG. 4, a silicon nitride film (TCS-) using tetrachlorosilane (TCS; SiCl 4 ) and a nitrogen-containing gas containing hydrogen is formed on the hydrogen-free silicon nitride film SIN1 by direct nitridation.
SIN). In the case of FIG. 4, instead of TCS, a silicon-containing gas containing more hydrogen, for example, dichlorosilane (DCS; SiH 2 Cl)
2 ) may be used.
【００２５】第１実施形態では、少なくとも基板ＳＵＢ
に接する窒化膜ＳＩＮが水素フリーであるという要件を
満たしていることが重要である。ここで、図２における
２層目の水素フリー窒化珪素膜ＳＩＮ２，図３における
酸化窒化珪素膜ＳＩＯＮ，あるいは図４における窒化珪
素膜ＴＣＳ−ＳＩＮを、さらに複数の膜から構成させて
もよい。これらの膜はＣＶＤ法により形成されるが、好
ましくは、下層ほど水素含有率が低くなるようにする。
あるいは、ＣＶＤ膜が単一の場合でも、ガス混合比を膜
堆積中に変えて、下側ほど水素含有率が低くなるように
することが望ましい。いずれにしても、この窒化膜の最
上層の膜表面を熱酸化または高温ＣＶＤすることによ
り、酸化膜ＳＩＯが形成されている。In the first embodiment, at least the substrate SUB
It is important that the nitride film SIN in contact with the substrate satisfies the requirement of being hydrogen-free. Here, the second hydrogen-free silicon nitride film SIN2 in FIG. 2, the silicon oxynitride film SION in FIG. 3, or the silicon nitride film TCS-SIN in FIG. These films are formed by a CVD method, and preferably, the lower the layer, the lower the hydrogen content.
Alternatively, even in the case of a single CVD film, it is desirable to change the gas mixture ratio during the film deposition so that the lower the lower, the lower the hydrogen content. In any case, the oxide film SIO is formed by thermal oxidation or high-temperature CVD of the uppermost film surface of the nitride film.
【００２６】以下、このような構成のメモリトランジス
タの製造方法を説明する。用意した半導体基板ＳＵＢに
対し、必要に応じて、素子（あるいはセル）間で誘電体
分離層ＩＳＯを形成する。また、しきい電圧調整用のイ
オン注入等を必要に応じて行う。Hereinafter, a method of manufacturing the memory transistor having such a configuration will be described. On the prepared semiconductor substrate SUB, a dielectric isolation layer ISO is formed between elements (or cells) as necessary. In addition, ion implantation for adjusting the threshold voltage is performed as necessary.
【００２７】つぎに、少なくとも最下層部分が水素フリ
ーである窒化膜を基板ＳＵＢ上に形成し、その上に酸化
膜ＳＩＯをする。図２〜図４に示すように窒化膜が複数
の層からなる場合、図１のように窒化膜が単層であって
も、その上の酸化膜ＳＩＯがＣＶＤ膜である場合に、使
用する装置は、好ましくは、クラスターツールと称され
るマルチチャンバーＬＰ−ＣＶＤ装置とする。Next, a nitride film having at least the lowest layer portion free of hydrogen is formed on the substrate SUB, and an oxide film SIO is formed thereon. When the nitride film is composed of a plurality of layers as shown in FIGS. 2 to 4, even if the nitride film is a single layer as shown in FIG. 1, it is used when the oxide film SIO thereon is a CVD film. The apparatus is preferably a multi-chamber LP-CVD apparatus called a cluster tool.
【００２８】まず、直接窒化による水素フリーの窒化珪
素膜ＳＩＮ（またはＳＩＮ１）を形成する。高真空状態
のチャンバ中に、表面が清浄になったシリコン基板ＳＵ
Ｂをセットし、ラジカルガンで形成した窒素ラジカルま
たは励起状態の窒素原子を、このシリコン基板ＳＵＢの
表面に吹きつける。このときのシリコン基板ＳＵＢの温
度は、たとえば６００℃とする。シリコン表面が窒素ラ
ジカルまたは励起状態の窒素原子により窒化され、水素
フリーの窒化珪素膜ＳＩＮ（またはＳＩＮ１）が、基板
ＳＵＢ上に形成される。First, a hydrogen-free silicon nitride film SIN (or SIN1) is formed by direct nitridation. A silicon substrate SU whose surface has been cleaned in a chamber in a high vacuum state
B is set, and nitrogen radicals formed by a radical gun or nitrogen atoms in an excited state are sprayed on the surface of the silicon substrate SUB. At this time, the temperature of silicon substrate SUB is, for example, 600 ° C. The silicon surface is nitrided by nitrogen radicals or excited nitrogen atoms, and a hydrogen-free silicon nitride film SIN (or SIN1) is formed on the substrate SUB.
【００２９】窒化膜を多層とする図２〜図４の場合は、
同じマルチチャンバーＬＰ−ＣＶＤ装置内で、シリコン
基板ＳＵＢを大気にさらすことなく他のチャンバーに移
送し、２層目のＣＶＤ膜を窒化珪素膜ＳＩＮまたはＳＩ
Ｎ１上に形成する。In the case of FIGS. 2 to 4 having a nitride film as a multilayer,
In the same multi-chamber LP-CVD apparatus, the silicon substrate SUB is transferred to another chamber without being exposed to the atmosphere, and the second CVD film is formed as a silicon nitride film SIN or SI.
Formed on N1.
【００３０】具体的に、図２のように２層目も水素フリ
ーの窒化珪素膜ＳＩＮ２とする場合は、たとえば、珪素
含有ガスをＴＣＳ，窒素含有ガスを窒素Ｎ2 とした水素
を含まないガス同士を所定流量比で混合してチャンバー
内に流して反応させ、窒化シリコンを堆積する。このＣ
ＶＤによる水素フリー窒化珪素膜ＳＩＮ２の膜厚は、直
接窒化による水素フリー窒化珪素膜ＳＩＮ１との合計膜
厚が素子特性を左右するため、一概に言えないが、たと
えば４〜１５ｎｍの範囲内で最適値が決められる。ここ
では、４ｎｍの直接窒化による水素フリー窒化珪素膜Ｓ
ＩＮ１上に、このＣＶＤによる水素フリー窒化珪素膜Ｓ
ＩＮ２を６ｎｍほど形成した。Specifically, when the second layer is also made of a hydrogen-free silicon nitride film SIN2 as shown in FIG. 2, for example, a gas containing no hydrogen such as TCS as a silicon-containing gas and nitrogen N 2 as a nitrogen-containing gas is used. These are mixed at a predetermined flow ratio, flow into the chamber, and react to deposit silicon nitride. This C
The thickness of the hydrogen-free silicon nitride film SIN2 formed by VD cannot be unconditionally determined because the total film thickness of the hydrogen-free silicon nitride film SIN1 formed by direct nitriding affects the device characteristics. The value is determined. Here, a hydrogen-free silicon nitride film S by direct nitriding of 4 nm
A hydrogen-free silicon nitride film S formed by CVD on IN1
IN2 was formed to a thickness of about 6 nm.
【００３１】図３のように２層目を酸化窒化珪素膜ＳＩ
ＯＮとする場合は、ＴＣＳまたはＤＣＳ等の珪素含有ガ
スと、二窒化酸素Ｎ2 Ｏなどの窒素および酸素の含有ガ
スとを所定流量比で混合してチャンバー内に流して反応
させ、酸化窒化珪素を堆積する。このＣＶＤによる酸化
窒化珪素膜ＳＩＯＮの膜厚は、直接窒化による水素フリ
ー窒化珪素膜ＳＩＮ１との合計膜厚（二酸化珪素膜換算
値）が素子特性を左右するため、一概に言えないが、た
とえば３〜２０ｎｍの範囲内で最適値が決められる。こ
こでは、４ｎｍの直接窒化による水素フリー窒化珪素膜
ＳＩＮ１上に、このＣＶＤによる水素フリー窒化珪素膜
ＳＩＮ２を５ｎｍほど形成した。As shown in FIG. 3, the second layer is a silicon oxynitride film SI
When it is turned on, a silicon-containing gas such as TCS or DCS and a nitrogen- and oxygen-containing gas such as oxygen dinitride N 2 O are mixed at a predetermined flow ratio and flow into a chamber to cause a reaction. Is deposited. The film thickness of the silicon oxynitride film SION formed by CVD cannot be determined unconditionally because the total film thickness (in terms of a silicon dioxide film) of the hydrogen-free silicon nitride film SIN1 formed by direct nitriding affects the device characteristics. The optimum value is determined within the range of ２０20 nm. Here, on the hydrogen-free silicon nitride film SIN1 formed by direct nitridation of 4 nm, a hydrogen-free silicon nitride film SIN2 formed by CVD was formed to a thickness of about 5 nm.
【００３２】図４のように２層目をＣＶＤ膜とするが水
素フリーとしない場合、ＴＣＳまたはＤＣＳ等の珪素含
有ガスと、アンモニアＮＨ3 などの窒素含有ガスとを所
定流量比で混合してチャンバー内に流して反応させ、Ｔ
ＣＳ−ＳＩＮ膜またはＤＣＳ−ＳＩＮ膜を堆積する。こ
のＣＶＤによる窒化珪素膜の膜厚は、直接窒化による水
素フリー窒化珪素膜ＳＩＮ１との合計膜厚（二酸化珪素
膜換算値）が素子特性を左右するため、一概に言えない
が、たとえば３〜２０ｎｍの範囲内で最適値が決められ
る。ここでは、５ｎｍの直接窒化による水素フリー窒化
珪素膜ＳＩＮ１上に、このＣＶＤによる窒化珪素膜ＴＣ
Ｓ−ＳＩＮを４ｎｍほど形成した。As shown in FIG. 4, when the second layer is a CVD film but is not hydrogen-free, a silicon-containing gas such as TCS or DCS and a nitrogen-containing gas such as ammonia NH 3 are mixed at a predetermined flow ratio. Flow into the chamber to react, T
A CS-SIN film or a DCS-SIN film is deposited. The thickness of the silicon nitride film formed by CVD cannot be determined unconditionally because the total film thickness (in terms of a silicon dioxide film) of the hydrogen-free silicon nitride film SIN1 formed by direct nitriding affects the device characteristics. The optimal value is determined within the range. Here, on the hydrogen-free silicon nitride film SIN1 formed by direct nitridation of 5 nm, the silicon nitride film TC formed by CVD is formed.
S-SIN was formed to a thickness of about 4 nm.
【００３３】これらのＣＶＤ膜が水素フリーでない図
３，図４の場合、その形成時に、ガス混合比を変えてＣ
ＶＤ膜の上側ほど水素の含有率が高くなるようにすると
よい。あるいは、窒化膜を３層以上とする場合、上２つ
のＣＶＤ膜の種類を、水素の含有率が上層ほど増えるよ
うに選択する。このようなＣＶＤ条件の制御は、窒化膜
中の膜厚方向における電荷トラップ分布の中心を基板か
ら少しでも遠ざけるためである。電荷トラップ分布の中
心を基板から遠ざけるにしたがって、電荷トラップに電
荷が一旦捕獲された後に基板側に戻る確率が減り、その
分、電荷保持特性が向上する。In the case of FIGS. 3 and 4 where these CVD films are not hydrogen-free, at the time of their formation, the gas mixture ratio is changed and C
It is preferable that the hydrogen content be higher on the upper side of the VD film. Alternatively, when the nitride film has three or more layers, the types of the upper two CVD films are selected so that the hydrogen content increases as the upper layer increases. Such control of the CVD conditions is for keeping the center of the charge trap distribution in the thickness direction of the nitride film as far as possible from the substrate. As the center of the charge trap distribution is moved away from the substrate, the probability that the charge is once captured by the charge trap and returns to the substrate side is reduced, and the charge retention characteristics are improved accordingly.
【００３４】その後、導入ガスを二酸化珪素の形成ガス
に変更してＣＶＤし、酸化膜ＳＩＯを形成する。基板温
度を６００℃から８００℃の範囲内に保持し、ジクロル
シランＳｉＨ2 Ｃｌ2 と酸化二窒素Ｎ2 Ｏを所定の条件
で流し、二酸化珪素のＣＶＤを行う。なお、このＣＶＤ
に代えて、窒化膜表面の熱酸化により、あるいは熱酸化
とＣＶＤの組合せにより酸化膜ＳＩＯを形成してもよ
い。この熱酸化時の窒化膜の膜減りを考慮して、窒化膜
は、その形成時に最終膜厚より予め厚く堆積しておく。Thereafter, the introduced gas is changed to a gas for forming silicon dioxide, and CVD is performed to form an oxide film SIO. The substrate temperature is maintained in the range of 600 ° C. to 800 ° C., and dichlorosilane SiH 2 Cl 2 and dinitrogen oxide N 2 O are flowed under predetermined conditions to perform CVD of silicon dioxide. This CVD
Alternatively, oxide film SIO may be formed by thermal oxidation of the nitride film surface or by a combination of thermal oxidation and CVD. In consideration of the decrease in the thickness of the nitride film during the thermal oxidation, the nitride film is deposited in advance so as to be thicker than the final film thickness when the nitride film is formed.
【００３５】ゲート電極ＧＥとなる高濃度不純物がドー
ピングされた多結晶珪素または非晶質珪素を、酸化膜Ｓ
ＩＯ上にＣＶＤする。たとえば多結晶珪素を形成する場
合、モノシランＳｉＨ4 ，ジクロルシランＳｉＣｌ2 Ｈ
2 ，トリクロルシランＳｉＨＣｌ3 ，四塩化珪素ＳｉＣ
ｌ4 などの珪素含有ガスを用いたＣＶＤ法、または、多
結晶珪素をターゲットとしたスパッタリング法を用い
る。また、必要に応じて、多結晶珪素上に、金属、高融
点金属、または、その金属シリサイドを含む合金などか
らなる低抵抗化層を形成する。Polycrystalline silicon or amorphous silicon doped with high-concentration impurities to be the gate electrode GE is converted into an oxide film S
CVD on IO. For example, when polycrystalline silicon is formed, monosilane SiH 4 , dichlorosilane SiCl 2 H
2, trichlorosilane SiHCl 3, silicon tetrachloride SiC
l CVD method using the silicon-containing gas, such as 4, or a sputtering method with a polycrystalline silicon as a target. If necessary, a low-resistance layer made of a metal, a high-melting-point metal, or an alloy containing the metal silicide is formed on polycrystalline silicon.
【００３６】必要に応じてドライエッチング耐性の優れ
た誘電体膜のパターンを形成し、この誘電体膜あるいは
レジストをマスクとして異方性のあるエッチング、たと
えばＲＩＥ(Reactive Ion Etching)を行う。これによ
り、ゲート電極ＧＥ，酸化膜ＳＩＯ，窒化膜（ＳＩＮ
等）がパターンニングされる。つぎに、半導体にｎ型不
純物を低濃度でイオン注入し、ｎ- 不純物領域（ＬＤＤ
領域）を形成する。また、全面にＣＶＤにより二酸化珪
素膜を堆積し、これをエッチバックしてサイドウォール
ＳＷを形成する。サイドウォールＳＷ外側の半導体にｎ
型不純物を高濃度でイオン注入し、ソース・ドレイン領
域Ｓ／Ｄを形成する。その後、層間誘電体膜および配線
層の形成を行って、当該メモリトランジスタを完成させ
る。If necessary, a pattern of a dielectric film having excellent dry etching resistance is formed, and anisotropic etching, for example, RIE (Reactive Ion Etching) is performed using the dielectric film or the resist as a mask. Thereby, the gate electrode GE, the oxide film SIO, and the nitride film (SIN
Etc.) are patterned. Next, an n-type impurity is ion-implanted into the semiconductor at a low concentration to form an n − impurity region (LDD).
Region). Further, a silicon dioxide film is deposited on the entire surface by CVD, and this is etched back to form a sidewall SW. N on the semiconductor outside the sidewall SW
Type impurities are implanted at a high concentration to form source / drain regions S / D. After that, an interlayer dielectric film and a wiring layer are formed to complete the memory transistor.
【００３７】つぎに、本実施形態で適用可能なメモリア
レイを２例、説明する。Next, two examples of a memory array applicable to this embodiment will be described.
【００３８】図５は、仮想接地ＮＯＲ型メモリセルアレ
イの回路図である。このメモリセルアレイでは、単一の
メモリトランジスタによりメモリセルが構成されてい
る。たとえば、ｍ×ｎ個のメモリトランジスタＭ１１，
Ｍ２１，…，Ｍｍ１，Ｍ１２，Ｍ２２，…，Ｍ１ｎ，
…，Ｍｍｎがマトリックス状に並べられている。なお、
図５では、２×２個のメモリトランジスタＭ１１，Ｍ２
１，Ｍ１２，Ｍ２２のみ示す。FIG. 5 is a circuit diagram of a virtual ground NOR type memory cell array. In this memory cell array, a single memory transistor forms a memory cell. For example, m × n memory transistors M11,
M21, ..., Mm1, M12, M22, ..., M1n,
.., Mmn are arranged in a matrix. In addition,
In FIG. 5, 2 × 2 memory transistors M11, M2
Only 1, M12 and M22 are shown.
【００３９】各メモリトランジスタのゲートは、行ごと
に同一ワード線に接続されている。図５において、同一
行に属するメモリトランジスタＭ１１，Ｍ２１，…のゲ
ートが、ワード線ＷＬ１に接続されている。また、他の
行に属するメモリトランジスタＭ１２，Ｍ２２，…のゲ
ートが、ワード線ＷＬ２に接続されている。The gate of each memory transistor is connected to the same word line for each row. In FIG. 5, the gates of the memory transistors M11, M21,... Belonging to the same row are connected to a word line WL1. The gates of the memory transistors M12, M22,... Belonging to other rows are connected to the word line WL2.
【００４０】各メモリトランジスタのソースが、ワード
方向の一方側に隣り合う他のメモリトランジスタのドレ
インに接続され、各メモリトランジスタのドレインがワ
ード方向の他方側に隣り合う他のメモリトランジスタの
ソースに接続されている。この接続されたソースとドレ
インは、ビット方向の線ＢＬ１，ＢＬ２，ＢＬ３，…に
接続されている。これらの線は、たとえば、ソースとド
レインが接続された一方のメモリトランジスタを動作さ
せるときは基準電圧が印加されるソース線として機能
し、他方のメモリトランジスタを動作させるときはドレ
イン電圧が印加されるビット線として機能する。したが
って、このメモリセルアレイでは、これらの線を全て
“ビット線”と称する。The source of each memory transistor is connected to the drain of another memory transistor adjacent to one side in the word direction, and the drain of each memory transistor is connected to the source of another memory transistor adjacent to the other side in the word direction. Have been. The connected source and drain are connected to bit lines BL1, BL2, BL3,... These lines function as, for example, a source line to which a reference voltage is applied when operating one memory transistor whose source and drain are connected, and a drain voltage is applied when operating the other memory transistor. Functions as a bit line. Therefore, in this memory cell array, these lines are all called "bit lines".
【００４１】図６は、分離ソース線ＮＯＲ型のメモリセ
ルアレイの回路図である。このメモリセルアレイでは、
単一のメモリトランジスタによりメモリセルが構成され
ている。たとえば、ｍ×ｎ個のメモリトランジスタＭ１
１，Ｍ２１，…，Ｍｍ１，Ｍ１２，Ｍ２２，…，Ｍ１
ｎ，…，Ｍｍｎがマトリックス状に並べられている。な
お、図６では、２×２個のメモリトランジスタＭ１１，
Ｍ２１，Ｍ１２，Ｍ２２のみ示す。FIG. 6 is a circuit diagram of an isolated source line NOR type memory cell array. In this memory cell array,
A memory cell is constituted by a single memory transistor. For example, m × n memory transistors M1
1, M21, ..., Mm1, M12, M22, ..., M1
, Mmn are arranged in a matrix. In FIG. 6, 2 × 2 memory transistors M11,
Only M21, M12 and M22 are shown.
【００４２】メモリトランジスタＭ１１〜Ｍ２２がワー
ド線、ビット線および分離されたソース線によって配線
されている。ビット方向に隣接するメモリトランジスタ
Ｍ１１およびＭ１２の各ドレインがビット線ＢＬ１に接
続され、各ソースがソース線ＳＬ１に接続されている。
同様に、ビット方向に隣接するメモリトランジスタＭ２
１およびＭ２２の各ドレインがビット線ＢＬ２に接続さ
れ、各ソースがソース線ＳＬ２に接続されている。ま
た、ワード方向に隣接するメモリトランジスタＭ１１と
Ｍ２１の各ゲートがワード線ＷＬ１に接続され、同様
に、ワード方向に隣接するメモリトランジスタＭ１２と
Ｍ２２の各ゲートがワード線ＷＬ２に接続されている。
メモリセルアレイ全体では、このようなセル配置および
セル間接続が繰り返されている。The memory transistors M11 to M22 are wired by word lines, bit lines and separated source lines. Each drain of the memory transistors M11 and M12 adjacent in the bit direction is connected to the bit line BL1, and each source is connected to the source line SL1.
Similarly, the memory transistor M2 adjacent in the bit direction
Each drain of 1 and M22 is connected to the bit line BL2, and each source is connected to the source line SL2. The gates of the memory transistors M11 and M21 adjacent in the word direction are connected to the word line WL1, and similarly, the gates of the memory transistors M12 and M22 adjacent in the word direction are connected to the word line WL2.
In the entire memory cell array, such cell arrangement and connection between cells are repeated.
【００４３】つぎに、メモリトランジスタのバイアス設
定例および動作を説明する。ここでは、チャネルホット
エレクトロン（ＣＨＥ）注入により２ビットを１メモリ
トランジスタ内に書き込み、読み出す動作を中心に説明
する。Next, an example of the bias setting of the memory transistor and its operation will be described. Here, the operation of writing and reading two bits in one memory transistor by channel hot electron (CHE) injection will be mainly described.
【００４４】図７（Ａ）および図７（Ｂ）は、２ビット
記憶におけるビットごとの書き込みを示す仮想接地ＮＯ
Ｒ型メモリセルアレイの断面図である。FIGS. 7A and 7B show a virtual ground NO indicating bit-by-bit writing in 2-bit storage.
It is sectional drawing of an R-type memory cell array.
【００４５】第１の情報の書き込み時に、図７（Ａ）に
示すように、基板ＳＵＢの電位を基準として２つのソー
ス・ドレイン領域Ｓ／Ｄの一方に０Ｖ、他方に３．５Ｖ
を印加し、ゲート電極ＧＥに正の電圧、たとえば６Ｖを
印加する。このとき、チャネル形成領域に電子が蓄積さ
れて反転層（チャネル）が形成される。チャネル内にソ
ースから電子が供給され、この電子はソースとドレイン
間の電界により加速され、ドレイン端部側で高い運動エ
ネルギーを得てホットエレクトロンとなる。ホットエレ
クトロンの一部が高いエネルギーを持つと、それらの電
子は散乱過程によって直接窒化による水素フリーの窒化
珪素膜を透過する。透過した電子の多くは、窒化膜の構
造遷移層を中心とした領域内の界面トラップの分布面内
で、そのドレイン側の一部に捕獲される。At the time of writing the first information, as shown in FIG. 7A, 0 V is applied to one of the two source / drain regions S / D and 3.5 V is applied to the other, based on the potential of the substrate SUB.
And a positive voltage, for example, 6 V, is applied to the gate electrode GE. At this time, electrons are accumulated in the channel formation region to form an inversion layer (channel). Electrons are supplied from the source into the channel, and the electrons are accelerated by the electric field between the source and the drain, get high kinetic energy at the end of the drain and become hot electrons. When some of the hot electrons have high energy, those electrons pass through the hydrogen-free silicon nitride film by direct nitridation by a scattering process. Most of the transmitted electrons are captured by a part of the drain side in the distribution plane of the interface trap in the region centered on the structural transition layer of the nitride film.
【００４６】第２の情報の書き込み時に、図７（Ｂ）に
示すように、２つのソース・ドレイン領域Ｓ／Ｄの印加
電圧を上記した第１の情報の書き込み時と逆にする。す
なわち、上記第１の記憶情報を書き込んだ側のソース・
ドレイン領域Ｓ／Ｄに０Ｖを印加し、もう片方のソース
・ドレイン領域Ｓ／Ｄに３．５Ｖを印加する。第１の情
報の書き込み時と同じ原理により、書き込みが行われ
る。すなわち、０Ｖを印加したソース・ドレイン領域Ｓ
／Ｄから供給された電子は、３．５Ｖを印加した一方の
ソース・ドレイン領域Ｓ／Ｄ側でホット化し、界面トラ
ップの分布面内のドレイン側部分に注入される。すなわ
ち、注入された電子は、界面トラップの分布面内で上記
した第１の情報の記憶領域とは反対側の領域に捕獲され
る。第１および第２の情報の書き込みでは、電荷の注入
を行わないときはソース・ドレイン領域Ｓ／Ｄ間に電圧
差を設けない。At the time of writing the second information, as shown in FIG. 7B, the voltages applied to the two source / drain regions S / D are reversed from those at the time of writing the first information. That is, the source on the side where the first storage information is written is
0 V is applied to the drain region S / D, and 3.5 V is applied to the other source / drain region S / D. Writing is performed according to the same principle as when writing the first information. That is, the source / drain region S to which 0 V is applied
The electrons supplied from / D become hot on one source / drain region S / D side to which 3.5 V is applied, and are injected into the drain side portion in the distribution plane of the interface trap. That is, the injected electrons are captured in a region on the opposite side to the above-described first information storage region in the distribution surface of the interface trap. In writing the first and second information, when no charge is injected, no voltage difference is provided between the source / drain regions S / D.
【００４７】以上の方法により、第１および第２の情報
を互いに独立に書き込むことができる。なお、この動作
例で２つのビット情報が互いに混じらないように、電子
の注入量およびメモリトランジスタのゲート長が決めら
れる。According to the above method, the first and second information can be written independently of each other. In this operation example, the amount of injected electrons and the gate length of the memory transistor are determined so that the two pieces of bit information do not mix with each other.
【００４８】この２ビット情報の読み出しでは、読み出
し対象の情報側のソース・ドレイン領域Ｓ／Ｄがソース
となるように、ソースとドレイン間の印加電圧が決めら
れる。第１の情報を読み出す際には、第１の情報に近い
ソース・ドレイン領域Ｓ／Ｄに０Ｖを印加し、もう片方
のソース・ドレイン領域Ｓ／Ｄに１．５Ｖを印加し、ゲ
ート電極ＧＥに、しきい値電圧を変化させずに２値情報
が読み出し可能な範囲の電圧、たとえば２Ｖを印加す
る。メモリトランジスタは、主にソース側の蓄積電荷量
に応じてしきい値電圧が変化する。したがって、ソース
側端の蓄積電荷の有無、または蓄積電荷量に応じてメモ
リトランジスタ内を通して隣接するソース・ドレイン不
純物領域Ｓ／Ｄ間に読み出し電流が流れ、ビット線対に
電位変化が生じる。このビット線電位変化をセンスアン
プなどで増幅することにより、第１の情報を読み出す。
第２の情報を読み出す際には、第２の情報に近い側のソ
ース・ドレイン領域Ｓ／Ｄに０Ｖを印加し、他のソース
・ドレイン領域Ｓ／Ｄに１．５Ｖを印加し、ゲート電極
ＧＥに２Ｖを印加する。このバイアス条件下では、第２
の情報に近い側のソース・ドレイン領域Ｓ／Ｄ側が低電
界となるため、上記した第１の情報の読み出し時と同様
な原理で第２の情報が読み出される。In the reading of the 2-bit information, the applied voltage between the source and the drain is determined so that the source / drain region S / D on the information side to be read becomes the source. When reading the first information, 0V is applied to the source / drain region S / D close to the first information, 1.5V is applied to the other source / drain region S / D, and the gate electrode GE Then, a voltage within a range from which binary information can be read without changing the threshold voltage, for example, 2 V is applied. The threshold voltage of the memory transistor changes mainly in accordance with the amount of stored charge on the source side. Therefore, a read current flows between the adjacent source / drain impurity regions S / D through the memory transistor according to the presence or absence of the stored charge at the source side end or the amount of the stored charge, and a potential change occurs in the bit line pair. The first information is read by amplifying the bit line potential change with a sense amplifier or the like.
When reading the second information, 0V is applied to the source / drain region S / D on the side closer to the second information, 1.5V is applied to the other source / drain regions S / D, and the gate electrode Apply 2V to GE. Under this bias condition, the second
Since the source / drain region S / D on the side closer to the first information has a low electric field, the second information is read on the same principle as that for reading the first information.
【００４９】消去時では、ＦＮトンネリングを用いてチ
ャネル全面から捕獲電子を抜き取る。あるいは、捕獲電
子の分布領域に近い側のソース・ドレイン領域Ｓ／Ｄに
おいてバンド−バンド間トンネリングに起因して生成さ
れ捕獲電子と逆極性の電荷（ホットホール）を注入す
る。なお、２ビットを同時消去することが前提となる
が、ＦＮトンネリングを用いてチャネル全面から捕獲電
子と逆極性のホールを注入してもよい。At the time of erasing, trapped electrons are extracted from the entire surface of the channel using FN tunneling. Alternatively, a charge (hot hole) having a polarity opposite to that of the trapped electrons generated by band-to-band tunneling is injected into the source / drain region S / D near the trapped electron distribution region. Although it is assumed that two bits are simultaneously erased, holes having the opposite polarity to the trapped electrons may be injected from the entire surface of the channel by using FN tunneling.
【００５０】一方、１ビット記憶の場合の書き込みで
は、たとえば、２つのソース・ドレイン領域Ｓ／Ｄを同
電位で保持した状態で、ゲート電極ＧＥに高い正の電圧
を印加する。これにより、図８に示すように、チャネル
全面から電子がＦＮトンネル現象によりゲート誘電体膜
ＧＤ内に注入される。読み出しでは、上記した２ビット
の読み出しと同様に読み出しが行える。この場合、２つ
のソース・ドレイン領域Ｓ／Ｄのどちらをソースとして
もよい。消去は、図８に示すように、捕獲電子をチャネ
ル全面から抜き取ることで行える。あるいは、捕獲電子
と逆導電型の電荷（ホール）をチャネル全面からゲート
誘電体膜ＧＤ内に注入することによっても消去できる。On the other hand, in writing in the case of 1-bit storage, a high positive voltage is applied to the gate electrode GE, for example, with the two source / drain regions S / D kept at the same potential. Thereby, as shown in FIG. 8, electrons are injected into the gate dielectric film GD from the entire surface of the channel by the FN tunnel phenomenon. In reading, reading can be performed in the same manner as the above-described two-bit reading. In this case, either of the two source / drain regions S / D may be used as a source. Erasing can be performed by extracting trapped electrons from the entire channel as shown in FIG. Alternatively, erasing can be performed by injecting charges (holes) of the opposite conductivity type to the trapped electrons from the entire surface of the channel into the gate dielectric film GD.
【００５１】図１，図２に示す構造のメモリセルにおい
て、同じバイアス条件下で、データ書き換え特性、デー
タ保持特性、リードディスターブ特性などの信頼性が改
善された。とくに、データ書き換え特性は、１００万回
を達成できた。その原因として、本実施形態に係るメモ
リトランジスタでは基板側の窒化膜部分で単位面積当た
りのバルクトラップ数が十分低減されたため、深い界面
トラップが、いままで以上に電荷蓄積に寄与し、捕獲電
荷が不必要に抜けにくくなったためと考えられる。In the memory cell having the structure shown in FIGS. 1 and 2, under the same bias condition, the reliability such as the data rewriting characteristic, the data holding characteristic, and the read disturb characteristic are improved. In particular, the data rewriting characteristic achieved 1 million times. The reason is that, in the memory transistor according to the present embodiment, the number of bulk traps per unit area in the nitride film portion on the substrate side is sufficiently reduced, so that the deep interface trap contributes to the charge accumulation more than ever, and the trapped charge is reduced. It is thought that it became difficult to remove unnecessarily.
【００５２】また、データ保持特性等の信頼性を従来と
同じとすると、二酸化珪素膜換算値でゲート誘電体膜Ｇ
Ｄの膜厚を薄くでき、低電圧、高速動作が可能となっ
た。一方で、電荷蓄積側のエネルギー障壁を維持しなが
ら基板側のエネルギー障壁が低減される。窒素濃度が高
まるとエネルギー障壁が低下するためである。したがっ
て、この観点においても、電荷保持特性を低下させずに
電荷注入効率を高め動作速度を向上させることができ、
低電圧化も可能となる。Further, assuming that the reliability of the data retention characteristics and the like is the same as the conventional one, the gate dielectric film G is converted into a silicon dioxide film equivalent value.
The thickness of D can be reduced, and low-voltage and high-speed operation can be performed. On the other hand, the energy barrier on the substrate side is reduced while maintaining the energy barrier on the charge storage side. This is because as the nitrogen concentration increases, the energy barrier decreases. Therefore, also from this viewpoint, the charge injection efficiency can be increased and the operation speed can be improved without lowering the charge holding characteristics,
Low voltage is also possible.
【００５３】第２実施形態 第２実施形態では、基板ＳＵＢ上にバッファ層を付加し
たメモリトランジスタ構造に関する。図９は、第１実施
形態に係る図１のゲート誘電体膜構造の最下層に、さら
にバッファ層ＢＵＦを付加している。バッファ層ＢＵＦ
は、窒化膜ＳＩＮと基板ＳＵＢ間の応力緩和、窒化膜Ｓ
ＩＮのＣＶＤ時のインキュベーション時間低減を目的と
して設けた。 Second Embodiment The second embodiment relates to a memory transistor structure in which a buffer layer is added on a substrate SUB. FIG. 9 shows that a buffer layer BUF is further added to the lowermost layer of the gate dielectric film structure of FIG. 1 according to the first embodiment. Buffer layer BUF
Is the stress relaxation between the nitride film SIN and the substrate SUB, the nitride film S
It was provided for the purpose of reducing the incubation time during the CVD of IN.
【００５４】窒化珪素のＣＶＤにおけるインキュベーシ
ョン時間の発生は、以下のように説明することができ
る。窒化珪素の成長初期過程において、まず、窒化珪素
成長のための核が下地表面上に散在して出来始める。時
間とともに、その核を中心に窒化珪素がアイランド状に
成長する。そして、この窒化珪素の核同士がつながり下
地表面が窒化珪素で覆われると、以後は、窒化珪素の膜
厚が顕著に増加しはじめる。インキュベーション時間と
は、この成膜開始から定常的で有効な膜成長が始まるま
で潜伏期間をいい、下地の組成に依存して変化する。The occurrence of the incubation time in the CVD of silicon nitride can be explained as follows. In the initial stage of silicon nitride growth, first, nuclei for silicon nitride growth start to be scattered on the underlying surface. Over time, silicon nitride grows in island form around the nucleus. Then, when the nuclei of the silicon nitride are connected to each other and the underlying surface is covered with the silicon nitride, the thickness of the silicon nitride subsequently starts to increase significantly. The incubation time refers to the incubation period from the start of film formation to the start of steady and effective film growth, and varies depending on the composition of the base.
【００５５】バッファ層ＢＵＦは、このインキュベーシ
ョン時間の低減という目的に適合した組成を有する。こ
こでは、窒化膜ＳＩＮの窒素含有率より低い含有率の
膜、たとえば酸化珪素ＳｉＯＮの膜とした。他の構成、
すなわち窒化膜ＳＩＮ，酸化膜ＳＩＯ，その間の構造遷
移層およびゲート電極ＧＥは、第１実施形態と同じであ
る。ただし、バッファ層が介在したことにより、窒化膜
ＳＩＮを、より薄くすることが望ましい。The buffer layer BUF has a composition suitable for the purpose of reducing the incubation time. Here, a film having a lower nitrogen content than the nitride film SIN, for example, a silicon oxide SiON film is used. Other configurations,
That is, the nitride film SIN, the oxide film SIO, the structural transition layer between them, and the gate electrode GE are the same as in the first embodiment. However, it is desirable to make the nitride film SIN thinner due to the interposition of the buffer layer.
【００５６】バッファ層ＢＵＦの形成では、たとえば、
基板ＳＵＢを酸素雰囲気中にさらし７５０℃に加熱して
ドライ酸化を行う。これにより、ＳｉＯ2 膜が２ｎｍほ
ど形成される。続いて、窒素ガスの流量比を徐々に増や
しながらＳｉＯＮ膜を数ｎｍほどＣＶＤする。これによ
り、膜の屈折率がＳｉＯ2 の１．４５から上方ほど徐々
に増え膜表面ではＳｉＯＮの屈折率、たとえば１．６に
達する。この程度まで屈折率を上げると、膜中の窒素含
有率が十分となり、つぎに水素フリーの窒化珪素膜ＳＩ
ＮをＣＶＤする際に、インキュベーション時間が十分低
減される。その結果、窒化珪素膜ＳＩＮの膜厚制御性が
向上し、特性も安定するという利点がある。なお、バッ
ファ層ＢＵＦ表面の屈折率は、窒素の組成比を変化させ
ることにより、１．４５より大きく２．１より小さい範
囲内で種々に設定可能である。In the formation of the buffer layer BUF, for example,
The substrate SUB is exposed to an oxygen atmosphere and heated to 750 ° C. to perform dry oxidation. Thereby, a SiO 2 film is formed with a thickness of about 2 nm. Subsequently, the SiON film is subjected to CVD for several nm while gradually increasing the flow ratio of the nitrogen gas. As a result, the refractive index of the film gradually increases upward from 1.45 of SiO 2 and reaches the refractive index of SiON, for example, 1.6 on the film surface. When the refractive index is increased to this level, the nitrogen content in the film becomes sufficient, and then the hydrogen-free silicon nitride film SI
When N is CVDed, the incubation time is sufficiently reduced. As a result, there is an advantage that the controllability of the thickness of the silicon nitride film SIN is improved and the characteristics are stabilized. The refractive index of the surface of the buffer layer BUF can be variously set within a range larger than 1.45 and smaller than 2.1 by changing the composition ratio of nitrogen.
【００５７】この窒化膜ＳＩＮ自体の形成方法、およ
び、その後のプロセスは第１実施形態と共通するので、
ここでの説明は省略する。また、図２〜図４の何れの構
造の素子でも、バッファ層ＢＵＦを追加適用が可能であ
る。Since the method of forming the nitride film SIN itself and the subsequent processes are the same as in the first embodiment,
The description here is omitted. Further, the buffer layer BUF can be additionally applied to the elements having any of the structures shown in FIGS.
【００５８】第２実施形態では、第１実施形態と同様
に、窒化膜の少なくとも最下層を水素フリーとした効
果、すなわち信頼性向上，低電圧化および高速化に加
え、特性のバラツキが低減され安定した記憶素子を形成
することができる利点がある。In the second embodiment, as in the first embodiment, in addition to the effect of making at least the lowermost layer of the nitride film hydrogen-free, that is, in addition to improvement in reliability, lower voltage and higher speed, variation in characteristics is reduced. There is an advantage that a stable storage element can be formed.
【００５９】本発明の実施形態は、上記第１および第２
実施形態に限定されず種々の変更が可能である。直接窒
化による水素フリーの窒化膜ＳＩＮ（またはＳＩＮ１）
上に形成する他の窒化膜（ＳＩＮ２，ＳＩＯＮ，ＴＣＳ
−ＳＩＮ，ＤＣＳ−ＳＩＮ）に代えて、電荷蓄積能力を
有した他の材料、たとえば酸化アルミニウムＡｌＯX，
酸化タンタルＴａＯX などをからなる膜を電荷蓄積膜と
して用いてもよい。これらの場合、これらの膜の組成に
上側ほど近く、基板側ほどシリコンに近い組成を有する
ことを要件にバッファ層ＢＵＦの材料が選択される。The embodiment of the present invention is applicable to the first and second embodiments.
Various changes are possible without being limited to the embodiments. Hydrogen-free nitride film SIN (or SIN1) by direct nitridation
Other nitride films (SIN2, SION, TCS
-SIN, DCS-SIN) instead of other materials having charge storage capacity, for example, aluminum oxide AlO x ,
A film made of such as tantalum oxide TaO X may be used as the charge storage film. In these cases, the material of the buffer layer BUF is selected on the condition that the composition of these films is closer to the upper side and closer to the substrate side to silicon.
【００６０】ＡｌＯx 膜は、たとえば、ＡｌＣｌ3 ，Ｃ
Ｏ2 およびＨ2 を含む原料ガスを用いたＣＶＤ法により
形成される。あるいは、アルミニウムアルコシド（Ａｌ
（Ｃ 2 Ｈ5 Ｏ）3 ，Ａｌ（Ｃ3 Ｈ7 Ｏ）3 ，Ａｌ（Ｃ4
Ｈ9 Ｏ）3 など）を熱分解により堆積する方法によっ
て、ＡｌＯx 膜を形成する。また、ＴａＯx 膜は、たと
えば、ＴａＣｌ5 ，ＣＯ2 およびＨ2 を原料ガスとした
ＣＶＤ法により形成される。あるいは、ＴａＣｌ2 （Ｏ
Ｃ2 Ｈ5 ）2 Ｃ5 Ｈ 7 Ｏ2 またはＴａ（ＯＣ2 Ｈ5 ）5
などの熱分解により堆積する方法によって、ＴａＯx 膜
を形成する。AlOx The film is made of, for example, AlClThree , C
OTwo And HTwo CVD method using raw material gas containing
It is formed. Alternatively, aluminum alksides (Al
(C Two HFive O)Three , Al (CThree H7 O)Three , Al (CFour
H9 O)Three Etc.) by thermal decomposition.
And AlOx Form a film. Also, TaOx The membrane
For example, TaClFive , COTwo And HTwo Was used as the source gas
It is formed by a CVD method. Alternatively, TaClTwo (O
CTwo HFive )Two CFive H 7 OTwo Or Ta (OCTwo HFive )Five
Depending on the method of depositing by thermal decomposition, such as TaOx film
To form
【００６１】電荷蓄積手段として、多結晶シリコンまた
は金属などからなる小粒径導電体を用いることができ
る。この場合、たとえば水素フリーの窒化珪素膜上に小
粒径導電体を分散させて形成する。たとえば、小粒径導
電体としてＳｉX Ｇｅ1-X の微結晶を形成する場合、モ
ノシランＳｉＨ4 ，ジクロルシランＳｉＨ2 Ｃｌ2 ，ト
リクロルシランＳｉＨＣｌ3 ，テトラクロルシランＳｉ
Ｃｌ4 などＳｉを含むガスに、Ｇｅを添加するためにゲ
ルマンＧｅＨ4 を加えたガスを原料ガスとして、たとえ
ば基板温度６５０℃でＣＶＤを行う。そして、成長の初
期過程に生じる無数の島状成長の途中でＣＶＤを止める
と、水素フリーの窒化珪素膜上に無数のＳｉX Ｇｅ1-X
の微結晶を分散して形成することができる。その後は、
その小粒径導電体間を二酸化珪素などの誘電体膜で埋め
る。また、多結晶珪素を堆積した、この膜をＥＢ描画な
どの微細加工技術を用いて微細ポリシリコンドットを形
成し、これを二酸化珪素膜に埋め込んだものを、離散化
された小粒径導電体を内部に含む誘電体膜として用いて
もよい。As the charge storage means, a small-diameter conductor made of polycrystalline silicon or metal can be used. In this case, for example, a conductor having a small particle size is dispersed and formed on a hydrogen-free silicon nitride film. For example, when microcrystals of Si x Ge 1-x are formed as a small-diameter conductor, monosilane SiH 4 , dichlorosilane SiH 2 Cl 2 , trichlorosilane SiHCl 3 , tetrachlorosilane Si
CVD is performed, for example, at a substrate temperature of 650 ° C., using a gas obtained by adding germane GeH 4 to a gas containing Si, such as Cl 4 , to add Ge. Then, when CVD is stopped during the countless island-like growth that occurs in the initial stage of growth, countless Si x Ge 1-x is formed on the hydrogen-free silicon nitride film.
Can be formed in a dispersed manner. After that,
The space between the small-diameter conductors is filled with a dielectric film such as silicon dioxide. Also, fine polysilicon dots are formed on this film on which polycrystalline silicon is deposited by using a fine processing technique such as EB lithography, and this is embedded in a silicon dioxide film. May be used as a dielectric film containing therein.
【００６２】[0062]
【発明の効果】本発明の第１の観点に係る不揮発性半導
体記憶装置によれば、同じバイアス条件下で、データ書
き換え特性、データ保持特性、リードディスターブ特性
などの信頼性が改善される。また、データ保持特性等の
信頼性を従来と同じとすると、二酸化珪素膜換算値でゲ
ート誘電体膜の膜厚を薄くでき、低電圧、高速動作が可
能となった。一方で、電荷蓄積側のエネルギー障壁を維
持しながら基板側のエネルギー障壁が低減される。窒素
濃度が高まるとエネルギー障壁が低下するためである。
したがって、この観点においても、電荷保持特性を低下
させずに電荷注入効率を高め動作速度を向上させること
ができ、低電圧化も可能となる。According to the nonvolatile semiconductor memory device according to the first aspect of the present invention, the reliability such as the data rewriting characteristic, the data holding characteristic, and the read disturb characteristic is improved under the same bias condition. Further, assuming that the reliability of data retention characteristics and the like is the same as the conventional one, the thickness of the gate dielectric film can be reduced in terms of a silicon dioxide film equivalent value, and low voltage and high speed operation can be achieved. On the other hand, the energy barrier on the substrate side is reduced while maintaining the energy barrier on the charge storage side. This is because as the nitrogen concentration increases, the energy barrier decreases.
Therefore, also from this viewpoint, the charge injection efficiency can be increased and the operation speed can be improved without lowering the charge holding characteristics, and the voltage can be reduced.
【００６３】本発明の第２の観点に係る不揮発性半導体
記憶装置によれば、バッファ層を有するため、窒化膜厚
の制御性が向上し、その結果、特性がバラツキ難くな
る。According to the nonvolatile semiconductor memory device of the second aspect of the present invention, since the nonvolatile semiconductor memory device has the buffer layer, the controllability of the nitride film thickness is improved, and as a result, the characteristics are less likely to vary.
【００６４】本発明の第３，第４の観点に係る不揮発性
半導体記憶装置の製造方法によれば、上記種々の利点を
有した不揮発性半導体記憶装置を容易に作製できる。According to the method of manufacturing a nonvolatile semiconductor memory device according to the third and fourth aspects of the present invention, a nonvolatile semiconductor memory device having the above various advantages can be easily manufactured.
【図１】第１実施形態に係るメモリトランジスタの第１
の構造例を示す断面図である。FIG. 1 illustrates a first example of a memory transistor according to a first embodiment.
It is sectional drawing which shows the structural example of.
【図２】第１実施形態に係るメモリトランジスタの第２
の構造例を示す断面図である。FIG. 2 shows a second example of the memory transistor according to the first embodiment.
It is sectional drawing which shows the structural example of.
【図３】第１実施形態に係るメモリトランジスタの第３
の構造例を示す断面図である。FIG. 3 shows a third example of the memory transistor according to the first embodiment;
It is sectional drawing which shows the structural example of.
【図４】第１実施形態に係るメモリトランジスタの第４
の構造例を示す断面図である。FIG. 4 illustrates a fourth example of the memory transistor according to the first embodiment.
It is sectional drawing which shows the structural example of.
【図５】第１および第２実施形態で適用可能な仮想接地
ＮＯＲ型メモリセルアレイの回路図である。FIG. 5 is a circuit diagram of a virtual ground NOR type memory cell array applicable to the first and second embodiments.
【図６】第１および第２実施形態で適用可能な分離ソー
ス線ＮＯＲ型メモリセルアレイの回路図である。FIG. 6 is a circuit diagram of an isolated source line NOR type memory cell array applicable to the first and second embodiments.
【図７】（Ａ）および（Ｂ）は、第１および第２実施形
態で適用可能な２ビット／セル記憶が可能な仮想接地Ｎ
ＯＲ型メモリセルアレイにおいて、ビットごとに書き込
み動作を示す断面図である。FIGS. 7A and 7B show a virtual ground N capable of 2-bit / cell storage applicable in the first and second embodiments;
FIG. 10 is a cross-sectional view showing a write operation for each bit in an OR type memory cell array.
【図８】第１および第２実施形態で適用可能な１ビット
／セルの書き込みと消去の動作を示すメモリセルの断面
図である。FIG. 8 is a cross-sectional view of a memory cell showing a 1-bit / cell write and erase operation applicable to the first and second embodiments.
【図９】第２実施形態に係るメモリトランジスタの構造
例を示す断面図である。FIG. 9 is a cross-sectional view illustrating a structural example of a memory transistor according to a second embodiment.
ＳＵＢ…基板（半導体）、Ｓ／Ｄ…ソース・ドレイン領
域、ＧＤ…ゲート誘電体膜、ＢＵＦ…バッファ層、ＳＩ
Ｎ，ＳＩＮ１…水素フリー窒化珪素膜（最下層または第
１の窒化膜）、ＳＩＮ２…水素フリー窒化珪素膜（第１
の窒化膜）、ＳＩＯＮ…酸化窒化珪素膜（第２の窒化
膜）、ＴＣＳ−ＳＩＮ…ＴＣＳを用いて作製したＣＶＤ
窒化珪素膜（第２の窒化膜）、ＧＥ…ゲート電極、ＩＳ
Ｏ…誘電体分離層、ＳＷ…サイドウォール誘電体膜、Ｍ
１１等…メモリセル、ＢＬ１等…ビット線、ＳＬ１等…
ソース線、ＷＬ１等…ワード線。SUB: substrate (semiconductor), S / D: source / drain region, GD: gate dielectric film, BUF: buffer layer, SI
N, SIN1: hydrogen-free silicon nitride film (lowest layer or first nitride film), SIN2: hydrogen-free silicon nitride film (first
, Silicon nitride film (second nitride film), TCS-SIN CVD formed using TCS
Silicon nitride film (second nitride film), GE: gate electrode, IS
O: dielectric isolation layer, SW: sidewall dielectric film, M
11 etc .... memory cell, BL1 etc .... bit line, SL1 etc ....
Source line, WL1, etc. Word line.
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F083 EP17 EP42 EP43 EP77 ER02 ER14 GA01 GA16 JA01 JA02 JA04 JA05 JA06 JA33 JA53 PR21 PR39 5F101 BA41 BA42 BA45 BA46 BA52 BB02 BB08 BC02 BF02 BH02 BH04 ──────────────────────────────────────────────────続 き Continued on the front page F term (reference) 5F083 EP17 EP42 EP43 EP77 ER02 ER14 GA01 GA16 JA01 JA02 JA04 JA05 JA06 JA33 JA53 PR21 PR39 5F101 BA41 BA42 BA45 BA46 BA52 BB02 BB08 BC02 BF02 BH02 BH04
Claims (19)
複数の誘電体膜上の制御電極とを有した不揮発性半導体
記憶装置であって、 上記複数の誘電体膜が、 窒化膜と、 当該窒化膜上の酸化膜とを含み、 上記窒化膜と上記酸化膜とからなる積層膜内の膜厚方向
における電荷トラップ分布が、当該窒化膜と酸化膜との
間に形成された構造遷移層を中心とした領域に局在した
不揮発性半導体記憶装置。1. A plurality of dielectric films laminated on a semiconductor;
A non-volatile semiconductor storage device having a control electrode on a plurality of dielectric films, wherein the plurality of dielectric films include a nitride film and an oxide film on the nitride film. A nonvolatile semiconductor memory device in which a charge trap distribution in a film thickness direction in a stacked film including an oxide film is localized in a region centered on a structural transition layer formed between the nitride film and the oxide film.
層で上記半導体上に接触して形成された請求項１記載の
不揮発性半導体記憶装置。2. The nonvolatile semiconductor memory device according to claim 1, wherein said nitride film is formed in contact with said semiconductor at a lowermost layer of said plurality of dielectric films.
子を含むが、当該窒素原子の組成比が上記窒化膜より低
いバッファ層を有した請求項１記載の不揮発性半導体記
憶装置。3. The nonvolatile semiconductor memory device according to claim 1, further comprising a buffer layer containing nitrogen atoms between said nitride film and said semiconductor, wherein said buffer layer has a lower composition ratio of said nitrogen atoms than said nitride film.
障壁が、二酸化珪素とシリコンとの間のエネルギー障壁
より小さい請求項２記載の不揮発性半導体記憶装置。4. The nonvolatile semiconductor memory device according to claim 2, wherein an energy barrier between said nitride film and silicon is smaller than an energy barrier between silicon dioxide and silicon.
気伝導特性を示す誘電体からなる請求項２記載の不揮発
性半導体記憶装置。5. The nonvolatile semiconductor memory device according to claim 2, wherein said nitride film is made of a dielectric material exhibiting FN (Fowler-Nordheim) electric conduction characteristics.
Ｎy (x,y＞0)を主構成物質とした請求項３記載の不揮発
性半導体記憶装置。6. The buffer layer is made of silicon oxynitride SiO x.
4. The nonvolatile semiconductor memory device according to claim 3, wherein N y (x, y> 0) is a main constituent material.
密度が、上記構造遷移層のＳｉダングリングボンド密度
より低い請求項３記載の不揮発性半導体記憶装置。7. The nonvolatile semiconductor memory device according to claim 3, wherein said buffer layer has a Si dangling bond density lower than that of said structural transition layer.
複数の誘電体膜上の制御電極とを有した不揮発性半導体
記憶装置であって、 上記複数の誘電体膜が、 第１の窒化膜と、 当該第１の窒化膜上の第２の窒化膜と、 当該第２の窒化膜上の酸化膜とを含み、 上記第１，第２の窒化膜と上記酸化膜とからなる積層膜
内の電荷トラップが、上記第２の窒化膜と上記酸化膜と
の間に形成された構造遷移層内に局在し、かつ上記第２
の窒化膜内に分布した不揮発性半導体記憶装置。8. A plurality of dielectric films laminated on a semiconductor,
A nonvolatile semiconductor memory device having a plurality of control electrodes on a dielectric film, wherein the plurality of dielectric films are: a first nitride film; and a second nitride film on the first nitride film. And an oxide film on the second nitride film, wherein the charge trapping in the stacked film composed of the first and second nitride films and the oxide film is performed by the second nitride film and the oxide film. And localized in the structural transition layer formed between
Nonvolatile semiconductor memory device distributed in the nitride film of FIG.
複数の誘電体膜上の制御電極とを有し、 上記複数の誘電体膜が、半導体上に形成された窒化膜
と、窒化膜上に形成された酸化膜とを含む不揮発性半導
体記憶装置の製造方法であって、 上記窒化膜の形成工程では、その少なくとも最下層を、
窒素原子または窒素ラジカルを上記半導体表面に吹きつ
けながら上記半導体表面を熱窒化して形成する不揮発性
半導体記憶装置の製造方法。9. A plurality of dielectric films laminated on a semiconductor;
A control electrode on a plurality of dielectric films, wherein the plurality of dielectric films includes a nitride film formed on a semiconductor, and an oxide film formed on the nitride film. In the manufacturing method, in the nitride film forming step, at least the lowermost layer is
A method for manufacturing a non-volatile semiconductor storage device, wherein a nitrogen atom or a nitrogen radical is sprayed onto the semiconductor surface to thermally nitride the semiconductor surface.
を形成する工程を含み、 上記酸化膜の形成時に、電荷トラップを、当該酸化膜と
窒化膜との界面における構造遷移層を中心に局在させて
形成する請求項９記載の不揮発性半導体記憶装置の製造
方法。10. A step of thermally oxidizing the surface of the nitride film to form the oxide film, wherein, when the oxide film is formed, charge trapping is performed around a structural transition layer at an interface between the oxide film and the nitride film. The method for manufacturing a nonvolatile semiconductor memory device according to claim 9, wherein the nonvolatile semiconductor memory device is formed locally.
を含む窒化層を形成し、 上記電荷トラップを含む窒化層上に上記酸化膜を形成す
る請求項１０記載の不揮発性半導体記憶装置の製造方
法。11. The nonvolatile semiconductor memory device according to claim 10, wherein a nitride layer including a charge trap is formed on a lowermost layer of said nitride film, and said oxide film is formed on said nitride layer including said charge trap. Production method.
トラップを含む窒化層の形成とを、大気にさらすことな
く連続して行う請求項１１記載の不揮発性半導体記憶装
置の製造方法。12. The method according to claim 11, wherein the formation of the lowermost layer of the nitride film and the formation of the nitride layer including the charge trap are continuously performed without exposure to the air.
素からなり、 当該窒化珪素の形成工程では、Ｓｉダングリングボンド
密度を相対的に少なくする条件で窒化珪素を形成し始
め、その後、Ｓｉダングリングボンド密度を相対的に多
くする条件に切り換える請求項１１記載の不揮発性半導
体記憶装置の製造方法。13. The nitride layer including the charge traps is made of silicon nitride. In the step of forming the silicon nitride, silicon nitride is formed under a condition that a Si dangling bond density is relatively reduced. 12. The method for manufacturing a nonvolatile semiconductor memory device according to claim 11, wherein the condition is switched to a condition for increasing the ring bond density relatively.
混合比を変える請求項１３記載の不揮発性半導体記憶装
置の製造方法。14. The method for manufacturing a nonvolatile semiconductor memory device according to claim 13, wherein the switching of the conditions changes a mixing ratio of a plurality of source gases.
の種類を変える請求項１３記載の不揮発性半導体記憶装
置の製造方法。15. The method for manufacturing a nonvolatile semiconductor memory device according to claim 13, wherein said switching of conditions changes the type of source gas to be mixed.
と、複数の誘電体膜上の制御電極とを有し、 上記複数の誘電体膜が、バッファ層と、バッファ層上の
窒化膜と、窒化膜上の酸化膜とを含む不揮発性半導体記
憶装置の製造方法であって、 上記複数の誘電体膜の積層工程が以下の諸工程、すなわ
ち、 上記バッファ層を半導体上に形成し、 上記窒化膜を上記バッファ層上に形成し、 上記酸化膜を上記窒化膜上に形成する各工程を含み、 上記窒化膜の形成工程において、その少なくとも最下層
を、水素を含まない珪素含有ガスと窒素原子または窒素
ラジカルとを用いた化学的気相堆積により形成する不揮
発性半導体記憶装置の製造方法。16. A semiconductor device comprising: a plurality of dielectric films laminated on a semiconductor; and control electrodes on the plurality of dielectric films, wherein the plurality of dielectric films are a buffer layer and a nitride film on the buffer layer. And a method of manufacturing a nonvolatile semiconductor memory device including an oxide film on a nitride film, wherein the step of laminating the plurality of dielectric films includes the following various steps, that is, forming the buffer layer on a semiconductor, Forming the nitride film on the buffer layer; and forming the oxide film on the nitride film. In the step of forming the nitride film, at least the lowermost layer includes a silicon-containing gas containing no hydrogen. A method for manufacturing a nonvolatile semiconductor memory device formed by chemical vapor deposition using nitrogen atoms or nitrogen radicals.
を形成し、 当該酸化膜の形成時に、電荷トラップを、当該酸化膜と
窒化膜との界面における構造遷移層を中心に局在させて
形成する請求項１６記載の不揮発性半導体記憶装置の製
造方法。17. The oxide film is formed by thermally oxidizing the surface of the nitride film. When forming the oxide film, a charge trap is localized around a structural transition layer at an interface between the oxide film and the nitride film. 17. The method for manufacturing a nonvolatile semiconductor memory device according to claim 16, wherein said method is performed by forming.
を含む窒化層を形成し、 上記電荷トラップを含む窒化層上に上記酸化膜を形成す
る請求項１６記載の不揮発性半導体記憶装置の製造方
法。18. The nonvolatile semiconductor memory device according to claim 16, wherein a nitride layer including a charge trap is formed on a lowermost layer of the nitride film, and the oxide film is formed on the nitride layer including the charge trap. Production method.
くとも当該バッファ層上に接する上記窒化膜部分より窒
素の組成が低い材料から形成する請求項１６記載の不揮
発性半導体記憶装置の製造方法。19. The method of manufacturing a nonvolatile semiconductor memory device according to claim 16, wherein said buffer layer is formed of a material containing nitrogen but having a lower nitrogen composition than at least said nitride film portion in contact with said buffer layer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| JP2002289708A true JP2002289708A (en) | 2002-10-04 |
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