JPH1140682A - Non-volatile semiconductor memory and its manufacture - Google Patents

Non-volatile semiconductor memory and its manufacture

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JPH1140682A
JPH1140682A JP9194475A JP19447597A JPH1140682A JP H1140682 A JPH1140682 A JP H1140682A JP 9194475 A JP9194475 A JP 9194475A JP 19447597 A JP19447597 A JP 19447597A JP H1140682 A JPH1140682 A JP H1140682A
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Japan
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film
semiconductor memory
memory device
layer
oxide film
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JP9194475A
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Inventor
Hiroshi Aozasa
Ichiro Fujiwara
Akihiro Nakamura
明弘 中村
一郎 藤原
浩 青笹
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Sony Corp
ソニー株式会社
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Abstract

PROBLEM TO BE SOLVED: To reduce the data writing speed and voltage while maintaining and improving the charge holding characteristic. SOLUTION: A gate insulating film 6 interposed between a channel forming region 1a and a gate electrode 8 is formed by laminating a tunnel film 10, an intermediate film 12, and a top film 14 in this order from the bottom. The top film 14 is formed by laminating a plurality of insulating films (e.g. 14a and 14b), and the lowermost film 14a thereof is an oxide film. The intermediate film 12 is a silicon nitride film, etc., and the film thickness thereof is not larger than 5 nm. The tunnel film 10 may have a construction comprising an oxidized nitride film besides an oxide film. A transition layer with intermediate composition is interposed between the intermediate film 12 and the top film 14. Alternatively, there is a high concentration deep charge trap having a trap level greater than 2.0 eV near the interface between both of them.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、トンネル膜,中間膜およびトップ膜からなるゲート絶縁膜を、半導体のチャネル形成領域とゲート電極との間に有し、当該ゲート絶縁膜中の平面的に離散化されたキャリアトラップに対し電荷を電気的に蓄積し又は引き抜くことを基本動作とする不揮発性半導体記憶装置及びその製造方法に関する。 TECHNICAL FIELD The present invention relates to a tunnel film, a gate insulating film made of the intermediate layer and the top layer has between the semiconductor channel forming region and a gate electrode, a planar manner in the gate insulating film discretized nonvolatile semiconductor memory device and a manufacturing method thereof with respect to the carrier traps and basic operation of the electrical storage or pulling it charges related. 特定的には、本発明は、中間膜を薄くすることによる特性改善のために、その中間膜の薄膜化を可能とするトップ膜構造及びその製法に関する。 In particular, the present invention provides for the characterization by thinning the interlayer improvement relates to the top film structure and its manufacturing method enables the thinning of the middle layer.

【0002】 [0002]

【従来の技術】高度情報化社会、或いは高域ネットワーク社会において、大容量のファイルメモリに対するニーズは大きい。 BACKGROUND OF THE INVENTION advanced information society, or in the high-frequency network society, needs for the file memory of a large capacity is large. 現在、1ギガバイト(Gb)以上のデータを記憶する大容量メモリシステムとして、ハードディスクおよび光ディスクなどのディスクを記録媒体としたディスクメモリシステムが使用されている。 Currently, as a large capacity memory system for storing one gigabyte (Gb) more data, disk memory system is used in which a recording medium disk such as a hard disk and an optical disk. この大きな市場を、不揮発性半導体メモリで置き換えようとする研究が近年、活発化している。 This big market, research to try to replace a non-volatile semiconductor memory in recent years, has been activated. ところが、不揮発性半導体メモリは、ハード装置の小型化,軽量化のトレンドには合致しているものの、現状では未だ記憶容量が不足し、1 However, the non-volatile semiconductor memory, size of the hard device, although the trend of weight reduction meets, and yet insufficient storage capacity at present, 1
Gb以上の大容量を有する一括消去型の半導体メモリ(フラッシュメモリ)を実現するに至っていない。 It does not come to realize the collective erasure type of semiconductor memory (flash memory) having the above-described large-capacity Gb.

【0003】不揮発性半導体メモリを高集積化するためには、大別すると、半導体の微細加工技術を駆使し或いはメモリセルの回路方式やデバイス構造を工夫して、メモリセルアレイおよび周辺回路の占有面積そのものを縮小していく方法と、各メモリセルを構成するメモリトランジスタを多値化し、単一トランジスタに複数ビットを記憶させて同じ集積度で実質的に記憶容量を上げる方法が、現在、精力的に検討されている。 [0003] In order to highly integrated non-volatile semiconductor memory is roughly, the area occupied by the full use of semiconductor microfabrication technology or by devising a circuit method and device structure of the memory cell, the memory cell array and peripheral circuits a method of gradually reducing the per se, a memory transistor constituting each memory cell is multivalued, a method of increasing substantially the storage capacity with the same degree of integration by storing multiple bits in a single transistor, current, energetic It is being considered.

【0004】前者の方法のうち、微細化はいわゆるスケーリング則によって行われるが、1Gb以上の大容量メモリをFG(Floating Gate) 型のフラッシュメモリで実現するにはスケーリングに関する種々の本質的な問題点、とくにデータ書き込み電圧の低電圧化が難しくなっている点が指摘されている(日経マイクロデバイス1月号及び2月号,1997年 参照)。 [0004] Among the former method, refinement is carried out by so-called scaling rule, the various essential problem with scaling to achieve a large capacity memory than 1Gb in FG (Floating Gate) type flash memory , in particular data point that voltage reduction of the write voltage is difficult has been pointed out (Nikkei microdevices January and February, see 1997). すなわち、FG型のフラッシュメモリではフローティングゲートでの電荷の保持がトンネル酸化膜の膜厚のみに依存しているため、フローティングゲートからのバックトンネリング電流の理論的な解析により、トンネル酸化膜の膜厚は6n That is, since the holding of electric charge in the floating gate FG to type flash memory depends only on the film thickness of the tunnel oxide film, a theoretical analysis of the back-tunneling current from the floating gate, the thickness of the tunnel oxide film 6n is
m程度に物理的に制限されている。 It is physically limited to about m. しかし、この物理的限界に達する以前の段階で、現行のFG型では、データの書き込みに10MV/cmの高電界を用いるために、 However, at a stage before reaching the physical limit, the current FG type, in order to use the high electric field of 10 MV / cm to write data,
トンネル酸化膜のストレスリークに起因した膜厚限界が存在することが指摘されている。 It has been pointed out that the film thickness limit due to stress leakage of the tunnel oxide film is present. ストレスリーク電流の増大による膜厚制限により、トンネル酸化膜の厚みを理論値の6nmまで薄膜化することが困難であり、現実的なトンネル酸化膜の限界は8nmであるとされている。 The thickness limitations due to an increase in stress leakage current, it is difficult to thin the thickness of the tunnel oxide film to 6nm theoretical limit of realistic tunnel oxide film is to be 8 nm.
低電圧書き込みのためにはトンネル酸化膜を薄くしなければならないが、上記したトンネル酸化膜の薄膜化の限界は、低電圧化のスケーリング則に矛盾し、書き込み電圧のスケーリングが困難になってきている。 Although for low voltage writing must thin tunnel oxide film, the limit of thinning of the tunnel oxide film described above, consistent with the scaling law of the lower voltage, the scaling of the write voltage becomes difficult there.

【0005】一方、MONOS(Metal-Oxide-Nitride-O [0005] On the other hand, MONOS (Metal-Oxide-Nitride-O
xide Semiconductor) 型不揮発性メモリでは、電荷保持を主体的に担っているSiN膜中のキャリアトラップが膜厚方向及び平面方向に離散化して拡がっているために、データ保持特性が、トンネル酸化膜厚のほかに、S In Xide Semiconductor) type nonvolatile memory, to the carrier traps SiN film, which is responsible for charge retention subjectively has spread to discretize in the film thickness direction and the planar direction, the data retention characteristics, tunnel oxide thickness in addition to, S of
iN膜中のキャリアトラップに捕獲される電荷のエネルギー的及び空間的な分布に依存する。 It depends on the energy and spatial distribution of charge that is captured by the carrier traps in iN film. このため、トンネル酸化膜の薄膜化の問題はFG型ほど深刻ではない。 Therefore, the thinning of the tunnel oxide film problem is not as serious as FG type.

【0006】図8は、従来のMONOS型不揮発性メモリトランジスタの基本的構造である。 [0006] Figure 8 is a basic structure of a conventional MONOS type nonvolatile memory transistor. このMONOS型不揮発性メモリトランジスタ100では、シリコン基板102のチャネル形成領域102a上に、トンネル酸化膜104,SiN膜106,トップ酸化膜108からなるゲート絶縁膜110が形成され、ゲート絶縁膜110 In the MONOS type nonvolatile memory transistor 100, over the channel formation region 102a of the silicon substrate 102, a tunnel oxide film 104, SiN film 106, the gate insulating film 110 made of a top oxide film 108 is formed, the gate insulating film 110
を介してゲート電極112が積層されている。 Gate electrode 112 are stacked via. なお、図8中、符号114は、チャネル形成領域102aを挟んでシリコン基板内に形成されたソース不純物領域およびドレイン不純物領域である。 In FIG. 8, reference numeral 114 is a source impurity region and a drain impurity region formed in the silicon substrate to sandwich the channel forming region 102a.

【0007】 [0007]

【発明が解決しようとする課題】しかし、従来のMON The object of the invention is to be Solved However, the conventional MON
OS型不揮発性メモリでは、データ保持特性と、データ書き込みの速度および電圧はトレードオフの関係にあり、データ保持特性を満足なレベルで維持し又は向上しながら、データ書き込みの高速化及び低電圧化を図ることが困難であった。 The OS type nonvolatile memory, and the data retention characteristics, speed and voltage of the data write are in a trade-off relationship, while maintaining the data retention characteristics in a satisfactory level or enhance, speed and lower voltage of the data write it has been difficult to achieve. データ保持特性を高レベルで満足させるには、トンネル酸化膜とSiN膜の膜厚を更に最適化する必要がある。 The data retention characteristics to satisfy a high level, it is necessary to further optimize the film thickness of the tunnel oxide film and SiN film. ところが、製造上の理由からSiN However, SiN for manufacturing reasons
膜の薄膜化が難しいことが原因で、現状では、トンネル酸化膜とSiN膜の膜厚の単なる最適化だけでは、データ書き込みの高速化および低電圧化トレンドに適合できないことが問題となっている。 Because that thinner films are difficult, at present, only a mere optimization of the film thickness of the tunnel oxide film and the SiN film, it can not be adapted to the speed and lower voltage trend of the data writing has been a problem .

【0008】以下、この従来のMONOS型不揮発性メモリが抱える課題を、トンネル酸化膜厚とSiN膜厚との関係、及び製造上の理由によるSiNの膜厚限界の2 [0008] Hereinafter, the problems this conventional MONOS type nonvolatile memory faced, the relationship between the tunnel oxide film thickness and the SiN film thickness, and manufacturing reasons by the thickness limit of SiN 2
つの視点から整理して述べる。 It described to organize from One point of view.

【0009】 トンネル酸化膜厚とSiN膜厚との関係先に記述したように、従来のMONOS型不揮発性メモリトランジスタは、FG型に比べデータ保持特性が劣ることが問題になっており、開発当初は、トンネル酸化膜またはSiN膜の厚みを比較的厚く設計することにより、85℃で10年のデータ保持特性を達成してきた。 [0009] As described in relation destination between the tunnel oxide film thickness and the SiN film thickness, the conventional MONOS type nonvolatile memory transistor, the data retention characteristics as compared to FG type that is poor and a problem, development initially , by relatively thick design the thickness of the tunnel oxide film or SiN film, have achieved the data retention characteristics of 10 years at 85 ° C..
ところが、データ保持特性を維持しながら書き込みの高速化及び低電圧化を進める上で、トンネル酸化膜とSi However, in advancing speed and lower voltage of the writing while maintaining the data retention characteristic, the tunnel oxide film and the Si
N膜の膜厚の最適化が必要となってきた。 Optimization of the film thickness of the N film has become necessary. この膜厚最適化については、2種類の考え方が存在する。 This thickness optimization, two ideas are present. 第1の考え方によれば、トンネル酸化膜を2.0nm程度に薄膜化して、SiN膜を比較的厚膜化(10nm以上に)する。 According to the first concept, by thinning the tunnel oxide film of about 2.0 nm, a relatively thicker SiN film is (more than 10 nm). 対する第2の考え方では、トンネル酸化膜を約2. In the second concept, the tunnel oxide film of about 2 against.
5nm〜3.0nmに厚膜化して、SiN膜をある程度薄膜化する(但し、SiN膜厚は、後述するように約5 And thickened to 5Nm~3.0Nm, to some extent thin SiN film (however, SiN film thickness is approximately as described below 5
nmが限度である)。 nm is the limit).

【0010】いずれの最適化法でも、85℃で10年のデータ保持が達成されているが、データ書き込み電圧(プログラム電圧)は前者で約12V、後者で約10V [0010] In both of the optimization method, 10 years data retention at 85 ° C. is achieved, the data write voltage (program voltage) is about 12V, about 10V in the latter by the former
が限界である。 There is a limit. メモリセル内のトランジスタが単一な1 Transistors in the memory cell is a single 1
トランジスタセルでは、プログラム電圧の低減について、これ以上の改善は難しい。 The transistor cell, the reduction of the programming voltage, is difficult further improvement. 現状で更なる低電圧化を達成するには、トンネル酸化膜を更に薄膜化する必要があり、これとともに劣化するデータ保持特性を、選択トランジスタをセル毎に付加することでストレスリーク低減の面から補償する必要がある。 To achieve further reduction in voltage at present, it is necessary to further thin the tunnel oxide film, the data retention characteristics to deteriorate with this, in terms of stress leakage reduction by adding a selection transistor for each cell there is a need to compensate. ところが、この場合、 However, in this case,
セル面積が増大し高集積化,大容量化のトレンドに逆行する結果を招いてしまう。 High integration cell area increases, which leads to results which runs counter to the trend of larger capacity. データ書き込み速度(プログラム速度)については、上記した如くトンネル酸化膜またはSiN膜のいずれかが比較的厚く制限されていたため、現状では、約1ms〜10msと高速化が未だ充分ではない。 For data writing speed (programming speed), since one of the tunnel oxide film or SiN film as described above has been relatively thick limited, at present, about 1ms~10ms and high speed it is not yet sufficient. これ以上のプログラム高速化を達成したい場合、プログラム電圧を10V以上と逆に上げなければならないが、これはプログラム電圧低減の要請、即ち素子微細化が進むなかでデバイス信頼性を確保し、また高電圧発生のための回路的な負担を減らしたいという要求に合致しない。 If you want to achieve this more programs faster, but must raise the program voltage or the reverse 10V, which requested the program voltage reduction, to ensure device reliability among the words device miniaturization, also high do not meet the demand to reduce the circuit burden for voltage generation.

【0011】 製造上の理由によるSiNの膜厚限界 MONOS型不揮発性メモリにおいては、メモリトランジスタの書換可能回数の低下防止を図るために、ゲート電極からSiN膜へのホール注入をトップ酸化膜によって有効に抑止しなければならない。 [0011] In the thickness limit MONOS type nonvolatile memory of SiN by manufacturing reasons, in order to prevent degradation of the rewritable number of memory transistors, enabled by the top oxide film hole injection from the gate electrode to the SiN film It must be suppressed to. このため、トップ酸化膜の膜厚は、最低でも3.5nm〜4.5nm程度、 For this reason, the thickness of the top oxide film, 3.5nm~4.5nm about at a minimum,
好ましくは4nm以上が必要であることが経験的に知られている。 Preferably it is the empirically known that it is necessary or 4 nm. このトップ酸化膜は、通常、SiN膜を熱酸化することにより形成されるが、この場合のSiN膜の熱酸化工程で、下地のSiN膜が薄いとピンホール或いは膜質の不均一等のために生じる異常酸化が発生することがあり、これを抑止するためにSiN膜の薄膜化についても一定の限界がある。 The top oxide film is usually a SiN film is formed by thermally oxidizing, in the thermal oxidation process of the SiN film in this case, since the SiN film of the base is thin pinhole or film quality such as non-uniform may abnormal oxidation caused occurs, there is a certain limit for the thinning of the SiN film in order to suppress it.

【0012】図9のグラフは、4nmのトップ酸化膜を形成する場合、SiN膜の熱酸化後の残り膜厚(最終膜厚)の限界を異常酸化による膜厚増大を観察することで調べた結果を示す。 [0012] graph of Figure 9, when forming a top oxide film of 4 nm, was examined by observing the film thickness increases the limit of the remaining film thickness after thermal oxidation of the SiN film (final thickness) due to abnormal oxidation the results show a. 図9の横軸は、SiN膜の最終膜厚を示し、縦軸は基板上に形成された絶縁膜(ONO膜) The horizontal axis of FIG. 9 shows the final thickness of the SiN film and the ordinate insulating film (ONO film) formed on a substrate
の総膜厚を示す。 It indicates the total thickness of. また、図9には、トンネル酸化膜を高温短時間熱窒化(RTN)した場合と、RTNしない場合の結果を併記している。 Further, in Figure 9 also shows the case where the tunnel oxide film and the high-temperature short-time thermal nitridation (RTN), the result when no RTN. SiNの最終膜厚が比較的に厚いときは、絶縁膜の総膜厚が10nm〜15nm程度である。 When the final thickness of the SiN is relatively thick, the total thickness of the insulating film is about 10Nm~15nm. SiN膜を薄くすると、RTNなしの場合で、 When thinning the SiN film, in the case of no RTN,
絶縁膜の総膜厚が8nm付近から急激に増大している。 The total thickness of the insulating film is rapidly increased from around 8 nm.
これは、SiN膜のピンホール,膜質の不均一等により部分的に酸化が進みトップ酸化膜がトンネル酸化膜と一部つながることによって、以後は基板からSiが大量に供給されることにより増速酸化が起こったことを示唆している。 This pinhole of the SiN film by the top oxide film partially oxidized proceeds leads part and the tunnel oxide film by such as non-uniform film quality, speed increasing by thereafter the Si from the substrate in large amounts supplied suggesting that oxidation has occurred. このトップ酸化膜を4nm形成するために必要なSiN膜の膜厚限界は、RTNを行うことにより改善されるが、それでも約5nmである。 Thickness limit of the SiN film needed to the top oxide film 4nm formation is being improved by performing RTN, still about 5 nm. これは、SiN膜上に4nm以上のトップ酸化膜を熱酸化により形成した結果の残りSiN膜厚を約5nm以下と薄くすることは、現状プロセスでは困難であることを示している。 This is to reduce the remaining SiN film thickness of the results of 4nm more top oxide film on the SiN film was formed by thermal oxidation of about 5nm or less, it indicates that it is difficult at present process.

【0013】本発明は、かかる実情に鑑みてなされたものであり、その目的は、離散的なキャリアトラップに電荷を電気的に蓄積し又は引き抜くことを基本動作とする不揮発性半導体記憶装置について、そのゲート絶縁膜構造の最適化を阻んでいる律束条件を緩和することにより、データ保持特性の向上、データ書き込みの高速化および低電圧化、セル面積縮小(低コスト化)の少なくとも何れかを他を犠牲にすることなく達成できる不揮発性半導体記憶装置の製造方法を提案し、これを用いた新たな構造の不揮発性半導体記憶装置を提供することである。 [0013] The present invention has been made in view of such circumstances, for the purpose, non-volatile semiconductor memory device according to the basic operation of the electrical storage or pulling it charges into discrete carrier trap, by relaxing the Ritsutaba condition that precludes the optimization of the gate insulating film structure, improvement in data retention characteristics, high speed and low voltage of the data write, at least one of the cell area reduction (cost reduction) proposed a method of manufacturing a nonvolatile semiconductor memory device can be achieved without sacrificing other is to provide a nonvolatile semiconductor memory device with a novel structure using the same.

【0014】 [0014]

【課題を解決するための手段】MONOS型メモリの電荷保持は、比較的に浅いSiN膜のバルクトラップと、 MONOS type memory Means for Solving the Problems] charge retention, bulk traps relatively shallow SiN film,
SiN膜とトップ酸化膜の界面付近に存在する深いトラップの2種類のキャリアトラップによると従来から言われてきた。 It has been said from the prior According to the two types of carrier trap of deep traps that exist in the vicinity of the interface of the SiN film and the top oxide film. 最近になり、MONOS型メモリの電荷保持では、msオーダの高速書込みを達成するプログラム電圧条件下、SiN膜の比較的に浅いバルクキャリアトラップ(トラップエネルギーレベル:約0.8eV)を主として用いていることが明らかにされた。 More recently, the charge retention of the MONOS type memory, a program voltage conditions to achieve high-speed writing of ms order, SiN film relatively shallow bulk carrier traps: uses (trap energy level of about 0.8 eV) primarily it has been revealed. 本発明者は、 The present inventors have,
電荷保持にSiN膜のバルクキャリアトラップではなく、トップ酸化膜との界面付近に存在する深いキャリアトラップを主として用いることで、上述した膜厚最適化の限界を打開できると考えた。 Rather than SiN film bulk carriers trapped therein, by using mainly deep carrier traps present in the vicinity of the interface between the top oxide film was considered to be overcome the limitations of thickness optimized as described above. また、深いキャリアトラップを積極的に用いることはデータ保持特性の改善に有効であると考え、この改善効果を後述するシミュレーションにより確かめることができた。 Moreover, the use of deep carrier trapping aggressively thought to be effective in improving the data retention characteristics could be confirmed by simulation to be described later this improvement. そして、深いキャリアトラップを主として用いるためには、SiN膜そのものの薄膜化が重要であるとの知見を得た。 Then, in order to use mainly deep carrier trapping, thinning of the SiN film itself was obtained a finding that it is important. この知見をもとに、SiN膜を薄くするには、熱酸化によるトップ酸化膜の形成法を見直した。 Based on this finding, the thinner the SiN film, we reviewed the method for forming the top oxide film by thermal oxidation. その結果、熱酸化膜は必要最小限にとどめ、その上に減圧CVD法による堆積膜を積み増すことによってホール注入阻止のためのトップ酸化膜厚を確保すると、データ保持特性の改善、データ書き込みの高速化および低電圧化が同時に図れると結論するに至った。 As a result, the thermal oxide film should be minimal, if securing the top oxide film thickness for the hole injection blocking by increasing Masonry deposited film by low pressure CVD method thereon, improved data retention characteristics, data write high speed and low voltage is led to conclude that attained at the same time.

【0015】本発明は、上記経緯を経て考案されたものであり、いわばMOONOS(Metal-Oxide-Oxide-Nitri [0015] The present invention has been devised through the above-described circumstances, so to speak MOONOS (Metal-Oxide-Oxide-Nitri
de-Oxide Semiconductor) 型のゲート絶縁膜構造を有する不揮発性半導体メモリ、及び、その製造方法を新たに提案するものである。 de-Oxide Semiconductor) type nonvolatile semiconductor memory having a gate insulating film structure, and is intended to propose a new process for producing the same. すなわち、本発明に係る不揮発性半導体記憶装置は、半導体のチャネル形成領域とメモリトランジスタのゲート電極との間に介在し、平面的に離散化された電荷蓄積手段を含むゲート絶縁膜が、前記チャネル形成領域側から順にトンネル膜,中間膜,トップ膜を積層してなる不揮発性半導体記憶装置であって、前記トップ膜が複数の絶縁膜を積層してなり、当該複数の絶縁膜の最下層の膜が酸化膜であることを特徴とする。 That is, the non-volatile semiconductor memory device according to the present invention is interposed between the gate electrode of the semiconductor of the channel formation region and the memory transistor, a gate insulating film including a charge storage means which is planarly dispersed, the channel tunnel film from forming region side in this order, an intermediate layer, a non-volatile semiconductor memory device formed by laminating a top layer, said top layer is formed by laminating a plurality of insulating films, the lowermost layer of the plurality of insulating films film is characterized in that the oxide film.

【0016】好ましくは、前記トップ膜が、前記中間膜上の第1の酸化膜と、当該第1の酸化膜上の第2の酸化膜とから構成されている。 [0016] Preferably, the top layer is, the a first oxide film on the intermediate film, and a second oxide film on the first oxide film. トップ酸化膜中に電荷トラップを形成させないためである。 During top oxide film in order not to form a charge trap. また、ホール注入阻止の観点から、好ましい前記トップ膜の膜厚は3.5nm以上である。 Further, from the viewpoint of the hole injection blocking film thickness of preferably the top layer is at least 3.5 nm.

【0017】好ましくは、前記中間膜は窒化膜,窒化シリコン膜,酸化窒化膜の何れかであり、その膜厚は5n [0017] Preferably, said intermediate layer is a nitride film, a silicon nitride film, is either oxynitride film, its thickness is 5n
m以下である。 m is less than or equal to. また、前記中間膜と前記トップ膜との間には、両者の中間の組成を有する遷移層が介在し、或いは両者の界面付近に、トラップエネルギーのレベル(伝導帯とのエネルギー差)が2.0eVより大きな深い電荷トラップを高濃度に有する。 Also, the between the intermediate layer and the top layer, the transition layer is interposed having an intermediate composition of the two, or in the vicinity of the interface therebetween, (energy difference between the conduction band) level of the trap energy 2. It has a high concentration of large deep charge trap than 0eV. 一方、前記トンネル膜は、前記チャネル形成領域上の酸化膜と、当該酸化膜上の酸化窒化膜から構成させてもよい。 Meanwhile, the tunnel film, and oxide film on the channel forming region, may be composed of oxynitride film on the oxide film.

【0018】このような構成の不揮発性半導体記憶装置では、トップ膜が複数の膜から構成され、その最下層の膜が酸化膜であることから、このトップ酸化膜に必要な3.5nm以上の膜厚全てを、中間膜(例えば、SiN [0018] In the nonvolatile semiconductor memory device having such a configuration, the top layer is composed of a plurality of films, the since the lowermost layer is an oxide film, 3.5 nm or more required for the top oxide film thickness all, intermediate film (eg, SiN
膜またはSiON膜)の熱酸化で形成する必要がない。 There is no need to form films or by thermal oxidation of the SiON film).
このため、熱酸化時間が短くてすみ、中間膜の初期膜厚を薄く設定しても従来から問題となっていたトップ膜成膜中の異常酸化(増速酸化)が起り難くなる。 Therefore, corners thermal oxidation time is short, abnormal oxidation (accelerated oxidation) in the top also has been a problem conventionally set thin initial film thickness of the intermediate layer film formation is difficult to occur. この結果、中間膜の薄膜化(例えば、5nm以下)が可能となる。 As a result, thinning of the middle layer (e.g., 5 nm or less) is possible.

【0019】従来の不揮発性半導体記憶装置では、電荷保持を担っているゲート絶縁膜中のキャリアトラップが主にバルクトラップであり、これは中間膜の膜厚方向及び平面方向に離散的に拡がっていた。 [0019] In the conventional non-volatile semiconductor memory device, carrier traps in the gate insulating film, which is responsible for charge retention is predominantly bulk trap, which has spread in the thickness direction and the planar direction of the intermediate layer in discrete It was. 上記中間膜の薄膜化によって、トップ膜との界面付近に形成される深いキャリアトラップをより積極的に利用することとなることから、保持電荷の分布中心(電荷重心)が、中間膜厚で規格化して比較すると従来に比べ相対的に基板から離れることとなる。 It said the thin intermediate layer, since it becomes possible to utilize the deep carrier traps formed near the interface between the top layer more aggressively, the distribution center of the holding charge (charge centroid) is standard in the intermediate thickness It turned into it and thus away from the relatively substrates than conventional when compared. 中間膜を薄膜化すると、バルクトラップによる電荷保持量は減るが、深いキャリアトラップが電荷保持に主体的な役割を果たすようになることから、総電荷保持量の低下はみられない。 When an intermediate film is thinned, charge retention amount of bulk traps is reduced, deep carrier traps since become proactive play a role in the charge retention, reduction in total charge retaining amount is not observed. また、中間膜厚の薄膜化は電荷保持の面では不利であるが、深いキャリアトラップ中の電荷は抜けにくいうえ、中間膜内における電荷重心が基板から離れることから、電荷保持特性は劣化しない。 Although thinning of the intermediate thickness is disadvantageous in terms of charge retention, deep charge in the carrier trap terms of not remove easily, since the charge centroid in the intermediate film away from the substrate, the charge retention characteristics are not deteriorated. さらに、中間膜を薄くすることよってゲート絶縁膜全体の膜厚が減って、データ書き込みの低電圧化に有利となる。 Further, the total thickness of the gate insulating film it by reducing the intermediate layer is decreased, which is advantageous for low voltage of the data write. このことは、書き込み電圧を下げる必要がないのであれば、中間膜を薄膜化しただけトンネル膜を厚くできる余地が生じることを意味する。 This means that, if it is not necessary to decrease the write voltage, means that the room for the intermediate layer can increase the only tunnel film is thinned occurs. トンネル膜を厚くすると、電荷保持特性が向上するのみならず、消去時にゲート閾値電圧がディプレッション領域になりずらくエンハンスメントで飽和するメモリ特性を得やすくなる。 When increasing the tunneling film, not only the charge retention characteristics are improved, the gate threshold voltage is easily obtained memory characteristics saturated at pleasure enhancement not become depletion region at the time of erasing.

【0020】一方、上記した熱酸化時間の短縮にともなって、デバイスが高温に曝される時間が短くなる。 Meanwhile, with the shortening of the thermal oxidation time as described above, the time the device is exposed to a high temperature is shortened. これによって、不純物再配置の抑制、即ち、基板またはウェル中のチャネル形成領域の濃度分布、ソース・ドレイン領域の深さ及び濃度分布の変動が小さくなる。 Thus, inhibition of impurities rearrangement, i.e., the concentration distribution in the channel formation region in the substrate or well, variation of the depth and the concentration distribution of the source-drain region is reduced. この変動が余りに大きいと最終的な不純物分布の予測が困難であるが、本製法では上記変動を小さく抑えることができることから、不純物分布の制御性が向上する。 This variation is difficult to too large a final prediction of impurity distribution, in this process since it is possible to suppress the fluctuation, thereby improving the controllability of the impurity distribution. この結果、 As a result,
所望のゲート閾値電圧を得るため或いはショートチャネル効果抑制等のために、最適な不純物分布が得やすくなる。 For order or the like short-channel effect of obtaining a desired gate threshold voltage, an optimum impurity distribution is easily obtained.

【0021】本発明に係る不揮発性半導体記憶装置の製造方法では、メモリトランジスタのゲート電極となる導電膜の成膜に先立って、半導体のチャネル形成領域上にトンネル膜,中間膜,トップ膜を順に積層させることにより、平面的に離散化された電荷蓄積手段を含むゲート絶縁膜を成膜する不揮発性半導体記憶装置の製造方法であって、前記中間膜を、その最終的な膜厚より厚い膜厚で前記トンネル膜上に成膜し、前記中間膜上に前記トップ膜を積層するに際し、中間膜の表面を熱酸化して熱酸化膜を形成した後、当該熱酸化膜上に、CVD法により酸化膜を堆積することを特徴とする。 [0021] In a method of manufacturing the nonvolatile semiconductor memory device according to the present invention, prior to deposition of the conductive film to be the gate electrode of the memory transistor, a tunnel film in semiconductor channel forming region, an intermediate layer, the top layer sequentially by laminating a method of manufacturing a nonvolatile semiconductor memory device for forming a gate insulating film including a charge storage means which is planarly dispersed, said intermediate film, thicker films than its final thickness deposited on the tunnel film thickness, upon laminating the top layer on the intermediate layer, the surface of the intermediate layer is thermally oxidized to form a thermal oxide film, on the thermal oxide film, CVD method by characterized by depositing an oxide film.

【0022】この製法では、中間膜の表面を熱酸化した後、当該熱酸化膜上にCVD法により酸化膜を積み増すことから、熱酸化は、中間膜との界面付近で深いキャリアトラップが高濃度に形成できる必要最小限でよい。 [0022] In this method, after the surface of the intermediate layer is thermally oxidized from increasing Masonry oxide film by CVD on the thermal oxide film, thermal oxidation, deep carrier traps high in the vicinity of the interface between the intermediate layer it may be the minimum necessary be formed on the concentration. C
VDでは、その成膜原料が中間膜からではなく導入ガスから供給され、いくら厚く成膜しても増速酸化は起こらない。 In VD, the film forming material is supplied from the introduced gas rather than the intermediate layer does not occur enhanced oxidation no matter how thick the film formation. また、CVD法は熱酸化法にくらべ成膜温度が低く、CVD法による酸化膜の割合が多ければそれだけ不純物再配置が抑えられる。 Further, the CVD method is low film formation temperature than the thermal oxidation method, the more impurities relocation suppressed the more the proportion of the oxide film by the CVD method.

【0023】 [0023]

【発明の実施の形態】以下、本発明に係る不揮発性半導体記憶装置及びその製造方法を、図面を参照しながら詳細に説明する。 DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, a nonvolatile semiconductor memory device and a manufacturing method thereof according to the present invention will be described in detail with reference to the drawings. 本発明は、従来よりも深いキャリアトラップを主体的に活用できるメモリトランジスタのゲート絶縁膜構造を提案するものである。 The present invention proposes a gate insulating film structure proactively memory transistor that can utilize the deep carrier trapping than before. このため、ここでの説明はゲート絶縁膜構造を中心にメモリトランジスタの構成及びその製造方法について行う。 Therefore, description will be performed on arrangement and a method of manufacturing the memory transistor with respect to the gate insulating film structure.

【0024】図1は、本発明の実施形態に係るMONO [0024] Figure 1, MONO according to the embodiment of the present invention
S型メモリトランジスタの素子構造を示す断面図である。 Is a sectional view showing an element structure of S-type memory transistor. また、図2及び図3は、当該MONOS型メモリトランジスタのゲート絶縁膜構造の変形例を示す断面図である。 Further, FIGS. 2 and 3 are sectional views showing a modified example of the gate insulating film structure of the MONOS type memory transistor. 図中、符号1はn型またはp型の導電型を有するシリコンウェーハ等の半導体基板またはウェル、1aはチャネル形成領域、2および4は当該メモリトランジスタのソース領域およびドレイン領域を示す。 In the figure, reference numeral 1 denotes a semiconductor substrate or well of a silicon wafer or the like having n-type conductivity or p-type, 1a a channel forming region, the 2 and 4 show a source region and a drain region of the memory transistor. 本発明における「チャネル形成領域」とは、その表面側内部に電子または正孔が導電するチャネルが形成される領域をいい、図1に示すように半導体基板そのものの表面領域のほか、半導体基板内の表面側に形成されたウェルの表面部分、半導体基板面に形成したエピタキシャル成長層の表面部分、或いはSOI(Silicon On Insulator)型の絶縁構造を有する半導体層など、種々の形態がある。 The "channel formation region" in the present invention, the surface-side internal to electrons or holes refers to a region where a channel of conductivity is formed, addition of the surface region of the semiconductor substrate itself as shown in FIG. 1, a semiconductor substrate surface portion of the well formed in the surface side of the surface portion of the epitaxial layer formed on a semiconductor substrate surface or the semiconductor layer having an SOI (Silicon on insulator) type insulating structures such as, there are various forms. また、ソース領域2及びドレイン領域4は、チャネル形成領域1aと逆導電型の不純物を高濃度に半導体基板1に導入することにより形成された導電率が高い領域であり、種々の形態がある。 The source region 2 and the drain region 4 is a region higher formed conductivity by introducing into the semiconductor substrate 1 to the channel forming region 1a and the opposite conductivity type impurity at a high concentration, there are various forms. 通常、ソース領域2及びドレイン領域4のチャネル形成領域1aに臨む基板表面位置に、LDD(Lightly Doped Drain) と称する低濃度不純物領域を具備させることが多い。 Usually, the substrate surface position facing the channel forming region 1a of the source region 2 and the drain region 4, LDD (Lightly Doped Drain) and thereby provided with a low concentration impurity region is often referred to.

【0025】チャネル形成領域1a上には、ゲート絶縁膜6を介してメモリトランジスタのゲート電極8が積層されている。 [0025] On the channel forming region 1a, a gate electrode 8 of the memory transistor are stacked through a gate insulating film 6. ゲート電極8は、一般に、p型またはn型の不純物が高濃度に導入されて導電化されたポリシリコン(doped poly-Si) 、又はdoped poly-Si と高融点金属シリサイドとの積層膜からなる。 The gate electrode 8 is formed of a generally, p-type or n-type impurity is introduced in a high concentration conductive polysilicon (doped poly-Si), or Doped poly-Si and a laminated film of a refractory metal silicide .

【0026】本実施形態におけるゲート絶縁膜6は、下層から順に、トンネル膜10,中間膜12,トップ膜1 The present embodiment the gate insulating the film 6, in order from the lower layer, the tunnel film 10, intermediate films 12, the top layer 1
4(第1の酸化膜14aおよび第2の酸化膜14b)から構成されている。 And a 4 (first oxide film 14a and the second oxide layer 14b).

【0027】本発明における中間膜12は、熱酸化膜との間に深いキャリアトラップを高密度に形成する必要があり、このため、例えば窒化シリコン(SiN)または酸化窒化シリコン(SiON)から構成される。 The interlayer 12 in the present invention, it is necessary to densely form deep carrier traps between the thermal oxide film, Thus, for example, a silicon nitride (SiN) or silicon oxynitride (SiON) that. この中間膜12は、5nm以下と従来より薄膜化されており、 The intermediate film 12 is thinned from the following a conventional 5 nm,
その理由については後述する。 The reason for this will be described later. 本発明におけるトップ膜は、最下層の膜が熱酸化膜である積層膜であればよく、 Top film in the present invention may be a laminated film lowermost film is a thermal oxide film,
その熱酸化膜上の上層膜の数および種類に限定はない。 Limited to the number and type of upper layer film on the thermal oxide film is not.
ただし、熱酸化膜上の膜は、中間膜12を薄膜化することとの関係上、成膜時に中間膜の膜減りを伴わないことが要求される。 However, the film on the thermal oxide film, on the relationship between the thinning the interlayer 12, it is required without the film reduction of the intermediate film during the film formation. また、成膜時の温度が熱酸化に比べて低いこと、熱酸化膜との間に余り深いトラップを形成しないことも必要とされる。 Further, the temperature during film formation is lower than the thermal oxidation, is also needed that does not form the remainder deep traps between the thermal oxide film. 以上の要件を満足するトップ膜の最も簡素な構成として、本実施形態では、トップ膜を熱酸化膜(第1の酸化膜14a)とその上の第2の酸化膜14bで構成し、しかも第2の酸化膜14bをCVD The most simple structure of the top film that satisfies the above requirements, in the present embodiment, constitutes the top layer of a thermal oxide film (first oxide film 14a) and the second oxide layer 14b thereon, yet the CVD a second oxide film 14b
法による堆積膜としている。 It is a deposited film by law. なお、トップ膜14の膜厚は、ゲート電極8からのホールの注入を有効に阻止してデータ書換可能な回数の低下防止を図るために、最低でも3.5nm、好ましくは4.0nm以上が必要である。 The thickness of the top layer 14, in order to effectively prevented to rewritable times decreases preventing injection of holes from the gate electrode 8, 3.5 nm at a minimum, preferably not less than 4.0nm is necessary.

【0028】ところで、一般に、SiN膜を熱酸化することにより発生し、両者の界面付近に形成される深いキャリアトラップは、そのトラップエネルギーのレベル(トラップレベル:伝導帯とのエネルギー差)が2.0 By the way, in general, an SiN film produced by thermal oxidation, deep carrier traps formed in the vicinity of the interface between the two is that the level of the trap energy (Trap Level: energy difference between the conduction band) is 2. 0
eV〜2.5eV程度であると推定されている。 It has been estimated to be about eV~2.5eV. また、 Also,
アモルファスSiNのキャリアトラップの起源はSiダングリングボンドであると推定され、電子スピン共鳴法(ESR法)で確認されている。 Origin of carrier traps in the amorphous SiN is estimated to be Si dangling bonds has been confirmed by electron spin resonance method (ESR method). このSiダングリングボンドのトラップレベルは分光学的な方法で測定されており、約2.5eVであることが知られている。 Trap level of Si dangling bonds is measured by spectroscopic methods, known to be about 2.5 eV.

【0029】この深いキャリアトラップは、熱酸化膜がある程度の厚さがあれば形成されるとされるが、その厚さの具体的な数値については余り知られていない。 [0029] The deep carrier trap, the thermal oxide film is to be formed if there is a certain degree of thickness is not known much about the specific values ​​of its thickness. これに関し、5nmのSiN膜のうち、その1nmを熱酸化すると1.6nmのSiO 2膜が形成され、このときのMONOS型トランジスタのゲート閾値電圧Vthの電荷注入によるシフト量が約2Vになるとのデータがある。 In this regard, among the 5 nm SiN film, its 1nm a SiO 2 film of 1.6nm when thermal oxidation is formed, the shift amount by the charge injection gate threshold voltage Vth of the MONOS type transistor at this time and becomes approximately 2V there is data.
このことから、熱酸化膜(第1の酸化膜14a)の膜厚は、ゲート電極8からホールの注入を阻止するためにトップ膜として最低限必要な膜厚(3.5nm)より薄くてよく、少なくとも1.6nm程度あれば、実用的なV Therefore, the thickness of the thermal oxide film (first oxide film 14a) may be thinner than the minimum thickness (3.5 nm) as the top layer in order from the gate electrode 8 prevents the injection of holes , if the order of at least 1.6 nm, practical V
thソフト量は得られると結論できる。 th soft amount can be concluded to be obtained.

【0030】先に指摘したように、従来ではトップ膜に必要な膜厚全てを熱酸化により形成していたため、Si [0030] As previously indicated, for any film thickness required in the top layer was formed by thermal oxidation in the conventional, Si
N膜を余り薄くすると増速酸化が生じ(図9)、膜構造が破壊されることからSiN膜に膜厚制限があった。 N film occurs enhanced oxidation when too thinner (Fig. 9), the film structure had a thickness limited to SiN film from being destroyed. このため、従来のMONOS型トランジスタでは、膜厚の面内均一性やプロセス安定度を考慮すると、最終的なS Therefore, in the conventional MONOS type transistor, in consideration of the plane of the film thickness uniformity and process stability, final S
iN膜の膜厚を5nm以下にすることが難しかった。 The thickness of the iN film it has been difficult to 5nm below. これに対し、本発明では、トップ膜14を複数の層(例えば、2層酸化膜)とすることによって、最下層の熱酸化膜14aの厚さを減らして増速酸化が起こるまえに熱酸化を止め、以後は導入ガスから膜構成材が供給され増速酸化の心配がないCVD法による酸化膜14bの積み増しを可能としている。 In contrast, in the present invention, the top film 14 a plurality of layers (e.g., 2-layer oxide film) by a thermal oxidation before enhanced oxidation by reducing the thickness of the lowermost layer of the thermal oxide film 14a occurs a stop, thereafter the film constituting material from the inlet gas is made possible recharging of the oxide film 14b by no fear of the supplied enhanced oxidation CVD. このため、本発明に係るMONO Therefore, MONO according to the present invention
S型トランジスタは、中間膜12の膜厚を薄く(例えば、5nm以下)しても信頼性上の問題を起こすことなく安定にゲート絶縁膜構造を形成できる構造上の特徴があり、これが中間膜12の薄膜化が可能な理由である。 S-type transistors, thin film thickness of the intermediate film 12 (e.g., 5 nm or less) has structural features that can form a stable gate insulating film structure without also causing the reliability problem, this intermediate film is why capable thinning of 12.

【0031】トンネル膜10は、一般に、熱酸化法により形成したSiO 2膜で構成すると特性的に好ましいとされるが、これをSiONから構成させてもよい。 The tunneling film 10 will generally be characteristically are preferably composed of a SiO 2 film formed by thermal oxidation, which may be composed of SiON. 中間膜12がSiNからなる場合、その下地となるトンネル膜10をSiONから構成させると、特性的には劣るものの、中間膜12表面の荒さの増大を抑止できることからウェーハ前処理および成膜条件を最適化しやすいといった利点がある。 If the intermediate film 12 made of SiN, when the configured tunnel film 10 serving as the base from SiON, although inferior to the characteristic, the wafer pretreatment and film formation conditions because it can suppress the increase in the roughness of the intermediate layer 12 surface there is an advantage that optimization is easy. また、両者の利点を兼ね備えた構成として、図2に変形例1として示すように、トンネル膜1 Further, a structure in which combines the advantages of both, as shown as a modification 1 in FIG. 2, the tunnel film 1
0を下層のSiO 2膜10aと、上層のSiON膜10 0 and the lower layer of the SiO 2 film 10a, the upper layer of the SiON film 10
bから構成してもよい。 It may be constructed from b. トンネル膜10については特に膜厚制限はないが、使用用途、又は後述する諸特性のうちどの特性を重視するかに応じて、2.0nmから3. There is no particular thickness limitation on the tunneling film 10, depending on whether the emphasis which characteristics of the various characteristics used applications, or below, 3 to 2.0 nm.
4nmまでの範囲で適宜、膜厚設定が可能である。 Suitably in the range of up to 4 nm, a film thickness can be set. さらに好ましい(限定的な)膜厚範囲を例示すれば、これはトンネル膜10がRTN処理されているか否かで異なり、RTNを施さない場合は2.0nm〜2.5nm程度、RTNを施す場合は2.6nm〜3.2nm程度となる。 In more preferred (limiting) examples the film thickness range, which is different depending on whether the tunnel film 10 are RTN process, if not subjected to RTN about 2.0Nm~2.5Nm, when subjected to RTN It is about 2.6nm~3.2nm.

【0032】なお、特に中間膜10がSiNからなる場合、これを熱酸化すると熱酸化膜14aとの間に、図3 It should be noted, in particular if an intermediate film 10 made of SiN, which during the thermal oxidation and the thermal oxide film 14a, FIG. 3
に示すように、組成がSiNからSiO 2に次第に変化する遷移領域が形成されるが、この領域を一つの層(遷移層13)と捉えれば、図3は本発明の変形例の一つ(変形例2)であり、本発明の範疇に属する。 As shown, although the transition region composition changes gradually from SiN to SiO 2 is formed, if grasped this region and one layer (transition layer 13), a variant of Figure 3 the present invention ( modification 2), and it belongs to the category of the present invention. 特に図示しないが、この場合の深いキャリアトラップは、遷移層13内或いは遷移層13を中心とした領域に形成されると予想される。 Although not shown, the deep carrier traps in this case is expected to be formed in a region around the transition layer 13 or within the transition layer 13.

【0033】つぎに、本発明に係る不揮発性半導体記憶装置の製造方法について説明する。 [0033] Next, a method for manufacturing the nonvolatile semiconductor memory device according to the present invention. 本製法の要点は今までの説明で触れたので、ここでトランジスタ全体の製法及び特徴部分について簡単に補足する。 Since gist of this method is mentioned in the description so far, it will now be briefly supplementary method for producing and characterizing part of the entire transistor. トランジスタの製造工程全体の流れは従来と基本的に変わらない。 Manufacturing process overall flow of the transistor does not change the conventional basically. すなわち、半導体基板(またはウェル)1に対し絶縁分離領域の形成、ゲート閾値電圧Vth調整用のイオン注入等を必要に応じて行った後、半導体基板1の能動領域上にゲート絶縁膜6を介してゲート電極8を積層し、これと自己整合的にソース・ドレイン領域2,4を形成し、層間絶縁膜の成膜とコンタクト孔の形成を行い、ソース・ドレイン電極形成、及び必要に応じて行う層間絶縁層を介した上層配線の形成およびオーバーコート成膜と窓開け工程等を経て、当該不揮発性半導体記憶装置を完成させる。 That is, the formation of the isolation region to the semiconductor substrate (or well) 1, after performed as required ion implantation or the like for adjusting the gate threshold voltage Vth, a gate insulating film 6 on the semiconductor substrate 1 in the active region on Te gate electrode 8 are laminated, this self-aligned manner to form source and drain regions 2 and 4, perform the formation of the film forming the contact hole in the interlayer insulating film, source and drain electrodes formed, and optionally via formation and overcoat deposited and windows opened steps like upper wiring via an interlayer insulating layer for, to complete the non-volatile semiconductor memory device.

【0034】本発明では、ゲート絶縁膜6の形成、特にトップ膜(第1および第2の酸化膜14a,14b)の成膜工程に特徴を有する。 [0034] In the present invention, characterized by the step of forming the forming of the gate insulating film 6, in particular the top layer (the first and second oxide films 14a, 14b). まず、半導体基板1の能動領域(素子分離領域等により画成された基板表面)上にトンネル膜10を必要な膜厚、例えば2.0nmから3. First, the film thickness required tunneling film 10 on the active region of the semiconductor substrate 1 (fraction made substrate surface by an element isolation region and the like), for example, from 2.0 nm 3.
4nmまでの範囲で適宜設定する。 Appropriately set within a range of up to 4 nm. トンネル膜10の形成法は、基板表面を熱酸化してSiO 2膜を形成する(図1又は図3)、基板表面を熱酸化して形成したSi The method for forming the tunnel film 10, the substrate surface is thermally oxidized to form a SiO 2 film (FIG. 1 or FIG. 3), and the substrate surface was formed by thermally oxidizing Si
2膜を窒化処理して全体をSiON膜とする(図1又は図3)、或いは熱酸化SiO 2膜の一部を窒化処理してSiON膜とする(図2)等、トンネル膜10の材質および構成に応じて適宜最適な方法を選択する。 O 2 film is a whole nitrided and SiON film (FIG. 1 or FIG. 3), or a portion of the thermal oxide SiO 2 film is nitrided and SiON film (FIG. 2) or the like, of the tunnel film 10 selecting a most suitable method depending on the material and configuration. つぎに、トンネル膜10上に中間膜12を成膜する。 Next, the formation of the intermediate film 12 on the tunnel film 10. 中間膜10の成膜は、CVD法により行う。 Deposition of the intermediate layer 10 is performed by a CVD method. このとき、中間膜12の材質(SiN又はSiON)に応じて導入ガスが適宜選択される。 In this case, the introduced gas in accordance with the material of the intermediate layer 12 (SiN or SiON) is appropriately selected. 中間膜12の膜厚設定では、次の熱酸化による膜減りを考慮して最終的な膜厚(5nm以下) The film thickness setting of the intermediate film 12, taking into account the reduction in thickness due following thermal oxidation final thickness (5 nm or less)
が得られるように、これより厚めの値が設定される。 As can be obtained, than this thick value is set. そして、中間膜表面を熱酸化することにより第1の酸化膜14aを成膜し、次いで第1の酸化膜14a上にCVD Then, a first oxide film 14a is formed by the intermediate layer surface is thermally oxidized, and then CVD over the first oxide layer 14a
法、例えば減圧CVD法により第2の酸化膜14bを堆積する。 Law, for example, depositing a second oxide film 14b by low-pressure CVD. 第1の酸化膜14aの膜厚は、例えば1.6n The thickness of the first oxide layer 14a, for example 1.6n
m〜2.0nm程度が好ましく、第2の酸化膜14bの膜厚はトップ膜14の合計膜厚が3.5nm以上で所定値になるように設定される。 Preferably about M~2.0Nm, the thickness of the second oxide layer 14b is total film thickness of the top layer 14 is set to a predetermined value or more 3.5 nm. その後は、ゲート電極8となる導電層の成膜工程に進み、以後、常法に従って当該メモリトランジスタを完成させる。 Thereafter, the process proceeds to the step of forming the conductive layer to be the gate electrode 8, thereafter, to complete the memory transistor according to a conventional method.

【0035】つぎに、本発明でトップ膜14を複数の膜(本例では、2層酸化膜14a,14b)から構成することの利点(効果)を、中間膜12の薄膜化による特性改善を明らかにすることによって述べる。 Next, (in this example, two-layer oxide film 14a, 14b) a plurality of membrane top film 14 in the present invention the advantages of constituting the transition effects, the characteristics improvement by thinning the interlayer 12 described by revealing.

【0036】 データ保持特性データ保持特性を向上させるためには、トラップレベルを深くして、保持電荷重心とチャネル形成領域1aとの距離を大きくすることが重要となる。 [0036] In order to improve the data retention characteristic data holding characteristic is to deep trap level, is possible to increase the distance between the holding charge centroid and the channel formation region 1a is important. ここでは、データ保持特性の解析モデルとしてランドキストのバックトンネリングモデルを用いた解析(シミュレーション)を行い、その解析結果からトラップレベルの深さによるデータ保持特性の違いを調べた。 Here, analysis using a back tunneling model of the land text as the analysis model data retention performed (simulation) to investigate the difference in data retention characteristics by the depth of the trap level from the analysis results. このモデルでは、電極の散逸の緩和定数(τ)を下記に示すように直接トンネリングの式で記述している。 In this model, it describes the dissipation of relaxation constant of the electrode (tau) by the formula of direct tunneling, as shown below.

【0037】 [0037]

【数1】 [Number 1] ここで、τ Oは固有トンネル確率、P OXは酸化膜のトンネル確率、P Nは窒化膜のトンネル確率、m *は有効質量、φ 2は導電帯不連続、φ tはトラップレベル、W OX Here, tau O-specific tunneling probability, P OX is the probability of tunneling oxide film, P N is a nitride film of the tunneling probability, m * is the effective mass, phi 2 is the conduction band discontinuity, phi t is the trap level, W OX
はトンネル酸化膜厚、xはトンネル酸化膜と窒化膜の界面からの距離を示す。 Tunnel oxide thickness, x is showing the distance from the interface of the tunnel oxide film and a nitride film.

【0038】図4〜図6は、ランドキストモデルを物理モデルに用いたシミュレーションによるデータ保持を示すグラフである。 [0038] Figures 4-6 are graphs showing the data retention by simulation using the land text model to a physical model. ここで、図4はトラップレベルが0. Here, Figure 4 is the trap level 0.
8eVのバルクトラップを想定した場合、図5はトラップレベルが1.5eVの場合、図6はトラップレベルが2.2eVの深いキャリアトラップを想定した場合を示す。 When assuming 8eV bulk trap, FIG. 5 when a trap level is 1.5 eV, Fig. 6 shows a case where the trap level is assumed deep carrier traps of 2.2 eV. また、各図とも電荷量は初期電荷で規格化したものをプロットしている。 Further, the amount of charge in each figure plots the ones normalized by the initial charge. 図7は、設定条件としての電荷分布を示すグラフである。 Figure 7 is a graph showing a charge distribution as the setting condition. このときの膜構造条件としては、トンネル酸化膜厚(RTN処理なし)を2.5n The film structure condition at this time, 2.5n the tunnel oxide thickness (no RTN process)
m、SiN膜厚を4nm、トップ酸化膜厚を4nmとした。 m, 4 nm and SiN film thickness, the top oxide film thickness was 4 nm. 実際のバルクトラップは膜厚方向にほぼ一様に分布しているとされるが、ここではトラップレベルの相違をみるため電荷分布を深いキャリアトラップと同様にトップ側に偏在させた。 The actual bulk traps are to be substantially uniformly distributed in the film thickness direction, and here is unevenly distributed on the top side as well and deep carrier trapping charge distribution to see the differences in the trap level. SiN膜とトップ酸化膜との界面付近を想定して、キャリアトラップを他方界面を起点としてSiN膜中でほぼ3.4nmから4.0nmの間に分布させている。 Assuming vicinity of the interface between the SiN film and the top oxide film, and is distributed between approximately 3.4nm of 4.0nm in the SiN film in carrier trap the other surface as a starting point.

【0039】図4のバルクトラップが0.8eVの場合、保持電荷量は保持時間が経つにつれて減少している。 In the case 4 of the bulk traps of 0.8 eV, the holding amount of charge has been reduced as maintained over time. 比較的長い時間(2時間以降)では、減少量がlo In a relatively long time (2 hours later), the decrease amount is lo
g(t)に比例する傾向を示している。 It shows a tendency to be proportional to g (t). これに対し、図5のトラップレベルが1.5eVの場合では、0.8e In contrast, in the case the trap level of FIG. 5 is 1.5eV is, 0.8E
Vのバルクトラップを用いた図4の場合と比較して、データ保持特性が格段に改善されていることが分かる。 As compared with the case of FIG. 4 using the bulk trap and V, it can be seen that data retention characteristics are greatly improved. また、2.2eVの深いキャリアトラップを用いた場合では、更にデータ保持特性が改善されていることが分かる。 Further, in the case of using deep carrier traps of 2.2 eV, it can be seen that improved further data retention characteristics. この結果、深いキャリアトラップを主体的に用いると、SiN膜厚4.0nmと薄膜化された場合でも良好なデータ保持特性を示すことに対し確証を得ることができた。 As a result, the use of deep carrier trapping unilaterally could be obtained confirm to exhibit good data retention characteristics even when it is SiN film thickness 4.0nm and thinned. なお、このSiO 2 /SiN界面の深いキャリアトラップの濃度について、1〜2×10 13 /cm 2との報告例があり、この数値からみてもメモリトランジスタのゲート閾値電圧Vthのシフト量を1.5V程度以上にすることは可能であると考えられる。 Incidentally, the concentration of the SiO 2 / SiN interface deep carrier trapping, there are reported cases of 1~2 × 10 13 / cm 2, the shift amount of the gate threshold voltage Vth of the memory transistor be seen from this figure 1. be more than about 5V is considered to be possible. また、上記シミュレーションによって、先に記述した実デバイスデータでSiO 2 /SiN=1.6nm/4nmにおいてVthシフト量2.0Vを示したことに対し理論的な裏づけをとることができた。 Further, the above-described simulation, it was possible to take a theoretical support to be exhibited Vth shift amount 2.0V in SiO 2 /SiN=1.6nm/4nm real device data previously described.

【0040】このランドキストモデルを物理モデルに用いたシミュレーションは、中間膜12またはトンネル膜10がSiONからなる場合、トンネル膜10が熱酸化シリコン膜10aとSiON膜10bからなる場合(図2)についても、それぞれ行った。 The simulation using the land text model to a physical model, a case where the intermediate layer 12 or tunneling film 10 is made of SiON, when the tunnel film 10 made of thermally oxidized silicon film 10a and the SiON film 10b (Fig. 2) It was also carried out, respectively. トンネル膜10の表面がSiONである場合、有効質量、バンド不整合の値など物理定数は上記と異なるが、基本的にはほぼ同様な結果が得られ中間膜厚4.0nmと薄膜化された場合でも良好なデータ保持特性を示すことが分かった。 If the surface of the tunnel film 10 is SiON, effective mass, physical constants such as the value of the band mismatch differs from the above, substantially the same results were intermediate thickness 4.0nm and thinning obtained basically It was found to exhibit good data retention characteristics even.

【0041】 データ書込み/消去における動作電圧ゲート絶縁膜構造に関与するもう一つの重要な性能指標として、データ書き込み/消去における動作電圧および書き込み/消去時間がある。 [0041] Another important performance indicators involved in operating voltage gate insulating film structure in the data write / erase, there is operating voltage and write / erase time in the data write / erase. MONOS型不揮発性メモリにおけるデータ書き込み動作は、電子の絶縁膜内伝導メカニズムが Modified FN(Fowler-Nordheim) Tunnel Data write operation in the MONOS type nonvolatile memory, electronic insulating film in the conduction mechanism Modified FN (Fowler-Nordheim) Tunnel
ing 機構で説明されているため、低電圧書き込みにおいても、トンネル膜およびSiN膜に十分な高電界を印加することが必要になる。 Because it is described in ing mechanism, even at a low voltage writing, it is necessary to apply a sufficient high electric field to the tunnel film and the SiN film. このためには、ゲート絶縁膜のSiO 2膜厚換算での薄膜化が重要である。 For this purpose, a thin film of at SiO 2 film thickness in terms of the gate insulating film is important. 従来はトンネル膜の表面をRTN処理した場合でもSiN膜は5n SiN film even when the you RTN treating the surface of the tunnel film conventionally 5n
m程度、膜厚の面内均一性およびプロセス安定度を考慮すれば実際には更に厚くすることが必要であった(図9 About m, actually considering the in-plane uniformity and process stability of the film thickness was necessary to thicker (Fig. 9
参照)。 reference). 本発明では、トップ膜厚を図9と同じく4nm In the present invention, similar to FIG. 9 top thickness 4nm
形成した場合、熱酸化膜(第1の酸化膜14a)が2n When forming a thermal oxide film (first oxide film 14a) is 2n
mで済むことから中間膜12を4nm程度と薄くできる。 The intermediate film 12 can be reduced to about 4nm because it requires by m. この場合、電界強度を従来と同じと仮定すると、プログラム電圧は従来の10Vから9V以下に低減できる計算になる。 In this case, when the electric field strength Assuming the same as conventional, the program voltage becomes calculations it can be reduced to below 9V from conventional 10V. このときのプログラム時間として1ms以下が期待できる。 1ms or less as a program time of this time can be expected. また、中間膜12を4nmより薄くするか、第2の酸化膜14bを1.5nmとしてトップ膜14を3.5nmと更に薄膜化することによりプログラム電圧8V以下も達成可能である。 Also, either the intermediate layer 12 is thinner than 4 nm, or less is achievable program voltage 8V by further thinning and 3.5nm top film 14 and the second oxide film 14b as 1.5 nm.

【0042】また、上記した中間膜12の薄膜化は、動作電圧の上昇を招くことなくトンネル膜10を厚くする余裕を生じさせる。 Further, thinning of the interlayer 12 described above produces a margin to increase the tunneling film 10 without increasing the operating voltage. トンネル膜10を厚くすると、更なるデータ保持特性の向上、またトンネル膜10のストレスリークが低減されてデータ書換回数の向上が期待できるほか、メモリセルを1トランジスタ化することが容易となる。 When increasing the tunneling film 10, a further improvement in data retention characteristics, in addition to possible stress leakage is reduced is expected to improve data rewriting times of the tunnel film 10, it becomes easy to one transistor of the memory cell. 1トランジスタ構成のメモリセルでは、メモリトランジスタのゲート閾値電圧Vthがディプレッション領域に入らない、常時エンハンス領域で動作するメモリセルとする必要がある。 The memory cells of one transistor structure, the gate threshold voltage Vth of the memory transistor from entering the depletion region, it is necessary to make the memory cells operating at all times enhancement region. また、ディプレッション領域になった場合であっても、ソース領域2を正にバイアスした状態でデータ読み出すことができ、これにより読み出し後のVthが実効的にエンハンスメント領域となり、1 Moreover, even when it becomes a depletion region, the source region 2 can be read data in positively biased state, thereby Vth after reading becomes effectively enhancement region, 1
トランジスタ構成のメモリセルが実現できる。 Memory cell transistor arrangement can be realized. この1トランジスタ化することが容易となることにより、従来のMONOS型不揮発性半導体記憶装置にセルごとに必要であった選択トランジスタを省略でき、メモリセル面積を縮小し、ひいてはチップ面積の縮小によるコスト削減を図ることが可能となる。 By it is easy to this one transistorized, you can skip select transistors were required for each cell in conventional MONOS type non-volatile semiconductor memory device, to reduce the memory cell area, thus the cost by reducing the chip area it becomes possible to achieve reduction. これにより、FG型不揮発性半導体メモリのNOR型、AND型、NAND型あるいはDINOR型等と同等のセル面積が、MONOS型不揮発性半導体記憶装置でも達成できる。 Thus, FG-type nonvolatile semiconductor memory NOR type, the AND type, the cell area equivalent to the NAND type or DINOR type, etc., can be achieved in the MONOS non-volatile semiconductor memory device. さらに、読み出し速度の遅い用途については、メモリトランジスタ及び高耐圧系トランジスタの面積を縮小することができ、更なるコスト削減が達成できる。 In addition, for read slower applications, it is possible to reduce the area of ​​the memory transistors and high voltage transistors, further cost reduction can be achieved.

【0043】また、データ書込み/消去の際に用いるプログラム電圧を低減できることにより、トランジスタの世代によっては工程の兼用化が進む結果、高耐圧系のフォトマスクマスクの一部が不要になり、低コスト化が図れる。 [0043] Further, by can be reduced programming voltage to be used in the data write / erase, the results combined of step proceeds depending generation transistors, a portion of the high-breakdown-voltage photomask mask is not required, low cost It can be achieved. この一例として、例えばプログラム回路でのトランジスタ形成フォトマスクのうち、ゲート電極エッチング、所望のVth調整イオン注入マスク形成(nチャネル用,pチャネル用各1枚)およびドレイン耐圧を上げるための不純物領域オフセット用(nチャネル用,pチャネル用各1枚)の最大で合計5枚のフォトマスクが省略でき得る。 As an example, for example, among the transistors forming the photomask in the program circuit, a gate electrode etch, desired Vth adjustment ion implantation mask formed (for n-channel, one each for p-channel) and the impurity regions offset to increase the drain breakdown voltage use up to a total of five photomasks (for n-channel, one each for p-channel) may be omitted.

【0044】ところで、2.0eV以下の深いキャリアトラップが形成される中間膜12の熱酸化工程では、デバイスが例えば900℃〜1000℃の高温に曝される。 [0044] In the thermal oxidation process of the intermediate layer 12 2.0eV or less deep carrier traps are formed, it is exposed to a high temperature of the device, for example, 900 ° C. to 1000 ° C.. 本発明では、熱酸化SiO 2膜が1.6nm〜2n In the present invention, the thermal oxide SiO 2 film is 1.6nm~2n
m程度と従来の半分以下の膜厚ですむことから、高温加熱によるデバイスへの影響が緩和される。 Since living in less thickness about half the conventional m, it is relaxed effect on the device by high-temperature heating. たとえば、不純物再配置の抑制が図れる。 For example, thereby suppression of impurity relocation. すなわち、半導体基板1に既に形成されているチャネル形成領域1aの濃度分布、 That is, the concentration distribution of the channel forming region 1a that has already been formed on the semiconductor substrate 1,
ソース・ドレイン領域2,4の深さ及び濃度分布の変動が小さくなる。 Variation of depth and concentration distribution of the source and drain regions 2 and 4 is reduced. この変動が余りに大きいと最終的な不純物分布の予測が困難であるが、本製法では上記変動を小さく抑えることができることから、不純物分布の制御性が向上する。 This variation is difficult to too large a final prediction of impurity distribution, in this process since it is possible to suppress the fluctuation, thereby improving the controllability of the impurity distribution. この結果、所望のゲート閾値電圧を得るため或いはショートチャネル効果抑制等のために、最適な不純物分布が得やすくなる。 As a result, for such for or short channel effects to obtain the desired gate threshold voltage, an optimum impurity distribution is easily obtained.

【0045】 [0045]

【実施例】以下、さらに具体的に、本発明の実施例について説明する。 EXAMPLES Hereinafter, More specifically, examples of the present invention will be described. なお、以下の説明は、ゲート絶縁膜構造とその成膜方法について行い、その他の特に言及しない構成およびその製法は、上述した実施形態に従うものとする。 The following description is performed for the film formation method as the gate insulating film structure, configuration and production method other otherwise specified shall be in accordance with the embodiment described above.

【0046】 実施例1本実施例は、図1の形態でトンネル膜10を熱酸化シリコン、中間膜12をSiNから構成させた場合である。 [0046] Example 1 This example is a case where the tunneling film 10 was thermally oxidized silicon, the intermediate layer 12 is composed of SiN in the form of FIG.
ゲート絶縁膜6の各構成膜厚は、トンネル酸化膜10が2.5nm、中間膜(SiN膜)12が4.0nm、第1の酸化膜(熱酸化膜)14aが2.0nm、第2の酸化膜(CVD堆積膜)14bが2.0nmである。 Each configuration thickness of the gate insulating film 6, a tunnel oxide film 10 is 2.5 nm, the intermediate film (SiN film) 12 is 4.0 nm, the first oxide film (thermal oxide film) 14a 2.0 nm, the second oxide film (CVD deposited film) 14b of a 2.0 nm. ゲート電極8には、n型ポリシリコン電極を用いた。 The gate electrode 8, using an n-type polysilicon electrode.

【0047】このゲート絶縁膜を形成は、まず、窒素で希釈した高温短時間酸化法(RTO法)でシリコン基板を熱酸化して、トンネル酸化膜10(厚み2.5nm) The formation of the gate insulating film, first, nitrogen diluted high temperature for a short period of time oxidation of the silicon substrate is thermally oxidized at (RTO method), a tunnel oxide film 10 (thickness 2.5 nm)
を形成した。 It was formed. つぎに、減圧CVD法でSiN膜12を最終膜厚が4.0nmとなるように、これより厚めに堆積した。 Then, the final film thickness of the SiN film 12 by reduced pressure CVD method so that a 4.0 nm, was deposited than this thicker. このCVDは、ジクロロシラン(DCS)とアンモニアを混合した導入ガスを用い、基板温度650℃で行った。 The CVD is used to introduce gas mixed with ammonia and dichlorosilane (DCS), was performed at a substrate temperature of 650 ° C.. この熱酸化膜上にSiN膜を形成では、予め、 In the formation SiN film on the thermal oxide film in advance,
出来上がり膜表面の荒さの増大を抑止するため下地面の前処理(ウェーハ前処理)及び成膜条件を最適化した。 Optimized pretreatment (the wafer pretreatment) and film formation conditions of the underlying surface to inhibit an increase in the roughness of the film surface finished.
ウェーハ前処理を最適化していないとSiN膜の表面モフォロジーが悪く正確な膜厚測定ができないことから、 When not optimized wafer pretreatment since the surface morphology of the SiN film can not deteriorate accurate thickness measurement,
このウェーハ前処理を充分に最適化した上で、次の熱酸化工程で膜減りするSiN膜の減少分を考慮した膜厚設定を行った。 The wafer pretreatment after having sufficiently optimized were thickness configuration in consideration of decrease of the SiN film thickness loss in subsequent thermal oxidation step. 形成したSiN膜表面を熱酸化法により酸化して、第1の酸化膜14aを2.0nmの膜厚で形成した。 The formed SiN film surface is oxidized by thermal oxidation, and the first oxide film 14a is formed with a thickness of 2.0 nm. この熱酸化は、H 2 O雰囲気中で950℃で行った。 This thermal oxidation was conducted at 950 ° C. in a H 2 O atmosphere. これにより、トラップレベル(SiNの伝導帯からのエネルギー差)が2.0eV〜2.5eV程度の深いキャリアトラップが約1〜2×10 13 /cm 2の密度で形成される。 Thus, (energy difference from the conduction band of SiN) trap level deep carrier traps of about 2.0eV~2.5eV are formed at a density of about 1~2 × 10 13 / cm 2. また、SiN膜12が1nmに対し熱酸化シリコン膜が1.6nm形成され、この割合でSiN膜厚が減少し、SiN膜12の最終膜厚は4nmとなった。 The thermal silicon oxide film SiN film 12 to 1nm is formed 1.6 nm, SiN film thickness is reduced at this ratio, the final thickness of the SiN film 12 became 4 nm. 続いて、第1の酸化膜14a上に、第2の酸化膜1 Subsequently, on the first oxide film 14a, the second oxide film 1
4bを減圧CVD法により2.0nmだけ形成した。 It was formed only 2.0nm by the 4b pressure CVD. このCVDは、DCSとN 2 Oを混合した導入ガスを用いて基板温度700℃で行った。 The CVD was carried out at a substrate temperature of 700 ° C. using an introduced mixed gas of DCS and N 2 O. 最後に、ゲート電極8となるn型ポリシリコン膜を成膜した。 Finally, it was deposited an n-type polysilicon film to be the gate electrode 8. その後、常法にしたがい、ゲート電極加工、ソース・ドレイン領域および電極の形成を行った。 Thereafter, conventional manner, the gate electrode processing, were formed source and drain regions and the electrode.

【0048】このようにして試作した不揮発性メモリトランジスタをついて、その特性を評価した結果、予測通りの良好な特性が得られることを確認した。 [0048] In this way, with the non-volatile memory transistor with prototype, a result of evaluation of the characteristics, it was confirmed that good properties as predicted is obtained. すなわち、 That is,
動作速度に関しては、書き込み時間が0.2ms(書き込み電圧9V)であり、消去時間がブロック1括消去で50msを満足した。 With respect to operating speed, the writing time is 0.2 ms (write voltage 9V), the erase time has satisfied 50ms in block 1 Batch erase. データ書換回数はキャリアトラップが空間的に離散化されているために良好で100万回を満足した。 Data rewriting number of times the carrier trap is satisfied million times better for being spatially discretized. また、データ保持時間は、データ書換10 The data retention time, data rewriting 10
0万回後であっても85℃で10年を満足した。 Even after 00,000 times satisfied the 10-year at 85 ℃.

【0049】 実施例2本実施例は、実施例1の中間膜12をSiN膜ではなくSiON膜とした場合である。 [0049] Example 2 This example is a case where the intermediate film 12 of Example 1 was SiON film instead of the SiN film. その他の膜、即ちトンネル膜10,第1の酸化膜14aおよび第2の酸化膜14 Other films, namely tunnel film 10, the first oxide film 14a and the second oxide film 14
bの構成(材質および膜厚)と成膜方法は、実施例1と同じである。 b configuration (material and thickness) and the film formation method is the same as in Example 1. また、ゲート電極8の形成以後の工程も実施例1と同様である。 Further, after the formation process of the gate electrode 8 is also the same as the first embodiment.

【0050】中間膜12の形成では、減圧CVD法でS [0050] In forming the intermediate film 12, S at low pressure CVD
iON膜を最終膜厚4.0nmより所定量だけ、即ち次工程の熱酸化での減少分だけ厚めに堆積した。 iON film by a predetermined amount than the final thickness 4.0 nm, i.e. only the decrease in the thermal oxidation of the following steps were deposited thicker. このCV This CV
Dは、DCSとアンモニアに加えN 2 Oを混合した導入ガスを用い、基板温度650℃で行った。 D uses the introduction gas mixed with N 2 O in addition to the DCS and ammonia was performed at a substrate temperature of 650 ° C.. このとき、実施例1と同じ理由により、SiON膜の下地となる熱酸化膜表面の前処理と成膜条件を最適化した上でCVDを行った。 At this time, for the same reason as in Example 1, it was subjected to CVD on optimizing the pretreatment and film formation conditions of the thermal oxide film surface underlying the SiON film. 実施例1と同様な条件で、SiON膜表面を熱酸化して第1の酸化膜14aを形成した。 Under the same conditions as in Example 1, and the SiON film surface to form a first oxide film 14a by thermal oxidation. これにより、 As a result,
実施例1と同様なトラップレベルおよび密度で深いキャリアトラップが形成される。 Deep carrier traps are formed by the trap level and density similar to that of Example 1. 以後、実施例1と同様な工程を経て当該トランジスタを完成させた。 Thereafter, to complete the transistor through the same steps as in Example 1.

【0051】このようにして試作した不揮発性メモリトランジスタをついて、その特性を評価した結果、予測通りの良好な特性が得られることを確認した。 [0051] In this way, with the non-volatile memory transistor in which the prototype, the results of the evaluation of its characteristics, it was confirmed that good characteristics as predicted is obtained. すなわち、 That is,
動作速度に関しては、書き込み時間が0.2ms(書き込み電圧9V)であり、消去時間がブロック1括消去で50msを満足した。 With respect to operating speed, the writing time is 0.2 ms (write voltage 9V), the erase time has satisfied 50ms in block 1 Batch erase. データ書換回数はキャリアトラップが空間的に離散化されているために良好で100万回を満足した。 Data rewriting number of times the carrier trap is satisfied million times better for being spatially discretized. また、データ保持時間は85℃で10年を満足した。 In addition, the data retention time was satisfied the 10-year at 85 ℃.

【0052】 実施例3本実施例は、実施例1のトンネル膜10を、熱酸化膜そのものではなく熱酸化膜を窒化してSiON膜にした場合である。 [0052] Example 3 This example is a case where the tunneling film 10 of Example 1, was SiON film is nitrided thermal oxide film rather than a thermal oxide film itself. このトンネル膜10の膜厚は、実施例1より若干厚い2.8nmとした。 The thickness of the tunnel film 10 was slightly thicker 2.8nm than Example 1. その他の膜、即ち中間膜1 Other films, namely intermediate film 1
2,第1の酸化膜14aおよび第2の酸化膜14bの構成(材質および膜厚)と成膜方法は、実施例1と同じである。 2, configuration and (material and thickness) film forming method of the first oxide film 14a and the second oxide layer 14b is the same as in Example 1. また、ゲート電極8の形成以後の工程も実施例1 The step after formation of the gate electrode 8 also Example 1
と同様である。 Is the same as that.

【0053】トンネル膜10の形成では、酸素を窒素で希釈した高温短時間酸化(RTO)法でシリコン基板を熱酸化して、まず熱酸化シリコン膜(厚み2.8nm) [0053] In the formation of the tunnel film 10, oxygen and silicon substrate is thermally oxidized at a high temperature for a short time oxidation (RTO) process diluted with nitrogen, a thermal silicon oxide film is first (thickness 2.8 nm)
を形成した。 It was formed. つぎに、短時間窒化(RTN)法を用いて、熱酸化シリコン膜を窒化していき全てSiON膜にした。 Next, using a short nitride (RTN) process, all continue to nitriding the thermally oxidized silicon film was SiON film. この熱酸化膜全ての酸窒化は、NH 3 ,N 2 Oなどのガス雰囲気中で、1000℃の加熱処理を数分間行うことにより達成した。 All oxynitride this thermal oxide film, with NH 3, a gas atmosphere such as N 2 O, was achieved by heat treatment of 1000 ° C. for several minutes. その後は、実施例1と同様に、 Thereafter, in the same manner as in Example 1,
前処理と成膜条件を最適化したCVDによりSiN膜1 SiN film 1 by optimized CVD pretreatment and film formation conditions
2を成膜した。 2 was deposited. このときの膜制御性は実施例1のときより改善されていた。 Film controllability at this time was improved than in the first embodiment. 以後、同様な工程を経て当該トランジスタを完成させた。 Thereafter, to complete the transistor through the same steps. なお、この場合も、第1の酸化膜14aを形成する熱酸化時に実施例1と同様なトラップレベルおよび密度で深いキャリアトラップが形成される。 In this case also, the first oxide film 14a as in Example 1 at the time of thermal oxidation to form a trap level and density in deep carrier traps are formed.

【0054】このようにして試作した不揮発性メモリトランジスタについて、その特性を評価した。 [0054] In this way, the non-volatile memory transistor that prototype, and its characteristics were evaluated. この場合、 in this case,
トンネル膜がSiONであることから、これが熱酸化膜である実施例1と比較して書き込み速度は若干遅くなるが、他の特性は実施例1と同等で良好な特性が得られることを確認した。 Since the tunnel film is SiON, which is slightly slower writing speed compared to Example 1 which is a thermal oxide film, other characteristics was confirmed that good characteristics can be obtained in comparable Example 1 . すなわち、動作速度に関しては、書き込み時間が1ms(書き込み電圧9V)であり、消去時間がブロック1括消去で50msを満足した。 That is, for the operation speed, the write time is 1 ms (write voltage 9V), the erase time has satisfied 50ms in block 1 Batch erase. データ書換回数はキャリアトラップが空間的に離散化されているために良好で100万回を満足した。 Data rewriting number of times the carrier trap is satisfied million times better for being spatially discretized. また、データ保持時間は85℃で10年を満足した。 In addition, the data retention time was satisfied the 10-year at 85 ℃.

【0055】 実施例4本実施例は、実施例1のトンネル膜10を、熱酸化膜1 [0055] Example 4 This example a tunnel film 10 of Example 1, the thermal oxide film 1
0aとSiON膜10bの2層膜構造にした場合である。 A case where the two-layer film structure of 0a and SiON film 10b. このトンネル膜10の膜厚は、熱酸化膜10aが2.4nm,SiON膜10bが0.4nmとし、合計で実施例1より若干厚い2.8nmとした。 The thickness of the tunnel film 10 is thermally oxidized film 10a is 2.4 nm, SiON film 10b is set to 0.4 nm, and a slightly thicker 2.8nm from Example 1 in total. その他の膜、即ち中間膜12,第1の酸化膜14aおよび第2の酸化膜14bの構成(材質および膜厚)と成膜方法は、 Other films, i.e. the intermediate layer 12, constituting the (material and thickness) film forming method of the first oxide film 14a and the second oxide layer 14b is
実施例1と同じである。 Is the same as that of Example 1. また、ゲート電極8の形成以後の工程も実施例1と同様である。 Further, after the formation process of the gate electrode 8 is also the same as the first embodiment.

【0056】トンネル膜10の形成では、酸素を窒素で希釈した高温短時間酸化(RTO)法でシリコン基板を熱酸化して、まず熱酸化シリコン膜10a(厚み2.8 [0056] In the formation of the tunnel film 10, oxygen and silicon substrate is thermally oxidized at a high temperature for a short time oxidation (RTO) process diluted with nitrogen, first thermally oxidized silicon film 10a (thickness 2.8
nm)を形成した。 nm) was formed. つぎに、高温短時間窒化(RTN) Then, the high temperature short time nitride (RTN)
法を用いて、熱酸化シリコン膜10aの表面層(厚さ0.4nm)からSiON膜10bを形成した。 Law was used to form a SiON film 10b from the surface layer of the thermally oxidized silicon film 10a (thickness 0.4 nm). その後は、実施例1と同様に、前処理と成膜条件を最適化したCVDによりSiN膜12を成膜した。 Thereafter, in the same manner as in Example 1, an SiN film 12 was formed by optimized CVD pretreatment and deposition conditions. このときの膜制御性は実施例1のときより改善されていた。 Film controllability at this time was improved than in the first embodiment. 以後、同様な工程を経て当該トランジスタを完成させた。 Thereafter, to complete the transistor through the same steps. なお、この場合も、第1の酸化膜14aを形成する熱酸化時に実施例1と同様なトラップレベルおよび密度で深いキャリアトラップが形成される。 In this case also, the first oxide film 14a as in Example 1 at the time of thermal oxidation to form a trap level and density in deep carrier traps are formed.

【0057】このようにして試作した不揮発性メモリトランジスタをついて、その特性を評価した。 [0057] In this way, with the non-volatile memory transistor that prototype, and its characteristics were evaluated. この場合、 in this case,
トンネル膜表面のみSiONであることから、実施例1 Since only the tunnel film surface is SiON, Example 1
と同等特性が得られた。 Equivalent characteristics were obtained. すなわち、動作速度に関しては、書き込み時間が0.2ms(書き込み電圧9V)であり、消去時間がブロック1括消去で50msを満足した。 That is, for the operation speed, the writing time is 0.2 ms (write voltage 9V), the erase time has satisfied 50ms in block 1 Batch erase. データ書換回数はキャリアトラップが空間的に離散化されているために良好で100万回を満足した。 Data rewriting number of times the carrier trap is satisfied million times better for being spatially discretized. また、データ保持時間は85℃で10年を満足した。 In addition, the data retention time was satisfied the 10-year at 85 ℃.

【0058】なお、上述した実施例1〜実施例4ではゲート電極8がn型ポリシリコンからなる場合について示したが、ゲート電極8がp型ポリシリコンからなる場合では、とくに消去特性が改善され、本発明が適用可能であることは言うまでもない。 [0058] Note that the gate electrode 8 in Examples 1 to 4 described above shows the case of n-type polysilicon, in the case where the gate electrode 8 made of p-type polysilicon is improved particularly erasing characteristics , it is needless to say that the present invention is applicable.

【0059】 [0059]

【発明の効果】本発明で新たに提案したMOONOS型不揮発性半導体記憶装置では、電荷保持に2eVより深い中間膜上部界面のキャリアトラップを用いることにより、中間膜を薄膜化してもデータ保持特性を維持又は向上させることができる。 In MOONOS nonvolatile semiconductor storage device newly proposed by the present invention according to the present invention, by using the carrier trap deep intermediate layer upper interface than 2eV in charge retention, the data retention characteristics even when the intermediate layer is thinned it can be maintained or improved. とくに、 Modified FN Tunne In particular, Modified FN Tunne
lingというメカニズムにより書き込み側の特性を落とすことなく、MONOS型不揮発性半導体記憶装置の欠点であるデータ保持特性の改善ができる。 Without degrading the characteristics of the write side by a mechanism called ling, it can improve the data retention characteristic which is a defect of the MONOS non-volatile semiconductor memory device.

【0060】また、中間膜の薄膜化により、データ保持特性を維持又は向上させながらデータ書き込みの電圧、 [0060] Further, by thinning the interlayer film, the voltage of the data write while maintaining or improving the data retention characteristics,
速度の少なくとも何れかを低減できる。 It can be reduced at least one of speed. データ書き込み電圧の低減により、微細化の進展にともなうデバイス信頼性の確保および高電圧発生のための回路的負担を低減できる。 The reduction of the data write voltage can be reduced circuit burden for device reliability ensured and high voltage generator with the progress of miniaturization.

【0061】中間膜の薄膜化は、書き込み時の電圧および速度を悪化させることなくトンネル膜を厚くする余地を生じさせる。 [0061] thinning of the intermediate layer causes a room to increase the tunneling film without deteriorating the voltage and speed at the time of writing. このため、メモリトランジスタのゲート閾値電圧Vthが消去時にディプレッション領域に入らず、エンハンスメント領域で飽和する常時エンハンス型のメモリセル実現が容易である。 Therefore, without entering the erasing gate threshold voltage Vth of the memory transistor in the depletion region, it is easy to constantly enhanced type memory cell implemented saturated at enhancement region. この結果、1トランジスタ構成のメモリセルの達成が容易となる。 As a result, achievement of the memory cells of one transistor configuration is facilitated. トンネル膜を厚くし、メモリトランジスタのゲート閾値電圧Vthがディプレッション領域に入りずらくすると、ホールの注入がおさえられ、このため、従来いわれているホールによるトンネル膜の劣化が抑止され、書き込み/消去の繰り返し特性が向上する。 Thickening the tunnel film and the gate threshold voltage Vth of the memory transistor is pleasure not go into depletion region, the injection of holes is suppressed, Therefore, the deterioration of the tunnel film caused by holes, which are said conventionally is suppressed, the write / erase repetition characteristics can be improved.

【0062】1トランジスタ構成のメモリセルでは、選択トランジスタを省略できることからメモリセル面積の縮小化ができ、低コスト化,大容量化を図ることができる。 [0062] In the memory cell of the one transistor configuration may reduction in the memory cell area because it can omit the selection transistor, it is possible to reduce cost, large capacity. データ書き込み電圧の低減の面からも、メモリトランジスタ及び高耐圧系トランジスタの面積縮小による低コスト化、大容量化が図れる。 In terms of reducing the data write voltage, low cost by reducing the area of ​​the memory transistors and high voltage transistors, the capacity achieved. 加えて、この電圧低減は、電圧振幅の縮小による低消費電力化をも可能とする。 In addition, the voltage reduction permits even lower power consumption by reducing the voltage amplitude. さらに、書き込み/消去の際に用いるプログラム回路でのトランジスタと、読み出しの際に用いる論理回路でのトランジスタが、同一のゲート酸化膜厚とすることが、トランジスタの世代によっては可能となる。 Furthermore, a transistor of a program circuit for use in a write / erase, the transistors in the logic circuit to be used in the reading, be the same gate oxide film thickness, made possible by the generation of the transistor. ゲート酸化膜厚を同一とできれば、工程の兼用化に加えて高耐圧系回路のフォトマスクの一部が不要となり、更なる低コストにつながる。 If the gate oxide film thickness and the same, a portion of the photomask of the high voltage system circuit in addition to the combined reduction step becomes unnecessary, leading to further cost.

【0063】以上より、本発明は、MONOS型トランジスタのゲート絶縁構造において、中間膜を薄膜化することによって、従来から指摘されてきたゲート絶縁構造の最適化限界を打開するものであり、また、その結果として、微細ゲート長(0.18μm世代以降)での大容量な不揮発性半導体メモリの実現に向けて大きく途を開くものである。 [0063] From the above, the present invention provides a gate insulating structure of the MONOS transistor, by thinning the interlayer is intended to overcome the optimization limit of the gate insulating structure has been pointed out conventionally, also, as a result, in which opening a large developing for the realization of large-capacity nonvolatile semiconductor memory of a fine gate length (0.18 .mu.m generation or later).

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の実施形態に係るMONOS型メモリトランジスタの素子構造を示す断面図である。 Is a cross-sectional view showing the element structure of the MONOS type memory transistor according to the embodiment of the present invention; FIG.

【図2】図1のMONOS型メモリトランジスタのゲート絶縁膜構造の変形例を示す断面図である。 It is a sectional view showing a modified example of the gate insulating film structure of the MONOS type memory transistor of FIG. 1. FIG.

【図3】図1のMONOS型メモリトランジスタのゲート絶縁膜構造の他の変形例を示す断面図である。 3 is a cross-sectional view showing another modified example of the gate insulating film structure of the MONOS type memory transistor of FIG.

【図4】ランドキストモデルを物理モデルに用いたシミュレーションによるデータ保持のグラフを示し、トラップレベルが0.8eVのバルクトラップを想定した場合である。 Figure 4 shows a graph of data retention by simulation using the land text model to a physical model, a case where the trap level is assumed bulk traps 0.8 eV.

【図5】同データ保持のグラフを示し、トラップレベルが1.5eVの場合である。 Figure 5 shows a graph of the data retention is when the trap level is 1.5 eV.

【図6】同データ保持のグラフを示し、トラップレベルが2.2eVの深いキャリアトラップを想定した場合である。 Figure 6 shows a graph of the data retention is when the trap level is assumed deep carrier traps of 2.2 eV.

【図7】図4〜図6のシミュレーションにおける設定条件としての電荷分布を示すグラフである。 7 is a graph showing a charge distribution as the setting condition in the simulation of FIGS. 4 to 6.

【図8】従来のMONOS型不揮発性メモリトランジスタの基本的構造を示す断面図である。 8 is a sectional view showing a basic structure of a conventional MONOS type nonvolatile memory transistor.

【図9】従来の問題点を指摘するために用いるもので、 [9] in which it used to point out the conventional problems,
4nmのトップ酸化膜を形成する場合、SiN膜の熱酸化後の残り膜厚(最終膜厚)の限界を異常酸化による膜厚増大を観察することで調べた結果を示すグラフである。 When forming the top oxide film of 4 nm, which is a graph showing the results of examining by observing the film thickness increases the limit of the remaining film thickness after thermal oxidation of the SiN film (final thickness) due to abnormal oxidation.

【符号の説明】 DESCRIPTION OF SYMBOLS

1…半導体基板、1a…チャネル形成領域、2…ソース領域、4…ドレイン領域、6…ゲート絶縁膜、8…ゲート電極、10…トンネル膜、10a…熱酸化膜、10b 1 ... semiconductor substrate, 1a ... channel forming region, 2 ... source region, 4 ... drain region, 6 ... gate insulating film, 8 ... gate electrode, 10 ... tunnel film, 10a ... thermal oxide film, 10b
…SiON膜、12…中間膜、14…トップ膜、14a ... SiON film, 12 ... intermediate film, 14 ... top film, 14a
…第1の酸化膜(熱酸化膜)、14b…第2の酸化膜。 ... first oxide film (thermal oxide film), 14b ... second oxide film.

Claims (19)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】半導体のチャネル形成領域とメモリトランジスタのゲート電極との間に介在し、平面的に離散化された電荷蓄積手段を含むゲート絶縁膜が、前記チャネル形成領域側から順にトンネル膜,中間膜,トップ膜を積層してなる不揮発性半導体記憶装置であって、 前記トップ膜が、複数の絶縁膜を積層してなり、 当該複数の絶縁膜の最下層の膜が、酸化膜である不揮発性半導体記憶装置。 1. A interposed between the gate electrode of the semiconductor of the channel formation region and the memory transistor, a gate insulating film including a charge storage means which is planarly dispersed is, tunnel film in order from the channel forming region side, intermediate film, a non-volatile semiconductor memory device formed by laminating a top layer, said top layer is formed by laminating a plurality of insulating films, the lowermost layer of the plurality of insulating films, is an oxide film nonvolatile semiconductor memory device.
  2. 【請求項2】前記トップ膜が、前記中間膜上の第1の酸化膜と、 当該第1の酸化膜上の第2の酸化膜とから構成されている請求項1に記載の不揮発性半導体記憶装置。 Wherein said top film, wherein the intermediate and first oxide layer on the film, the non-volatile semiconductor according to claim 1 which is composed of a second oxide film on the first oxide film Storage device.
  3. 【請求項3】前記トップ膜の膜厚が、3.5nm以上である請求項1に記載の不揮発性半導体記憶装置。 3. A film thickness of the top layer is a non-volatile semiconductor memory device according to claim 1 is at least 3.5 nm.
  4. 【請求項4】前記中間膜は、窒化膜,窒化シリコン膜, Wherein said intermediate layer is a nitride film, a silicon nitride film,
    酸化窒化膜の何れかである請求項1に記載の不揮発性半導体記憶装置。 The nonvolatile semiconductor memory device according to claim 1 which is either a oxynitride film.
  5. 【請求項5】前記中間膜の膜厚が、5nm以下である請求項1に記載の不揮発性半導体記憶装置。 5. The thickness of the intermediate layer is a non-volatile semiconductor memory device according to claim 1 is 5nm or less.
  6. 【請求項6】前記中間膜と前記トップ膜との間に、当該中間膜と酸化膜の中間の組成を有する遷移層が介在している請求項1に記載の不揮発性半導体記憶装置。 Between wherein said intermediate layer and said top layer, a non-volatile semiconductor memory device according to claim 1, the transition layer having an intermediate composition of the intermediate film and the oxide film is interposed.
  7. 【請求項7】前記中間膜と前記トップ膜との界面付近に、トラップエネルギーのレベルが2.0eVより大きな深い電荷トラップを高濃度に有する請求項1に記載の不揮発性半導体記憶装置。 7. A near the interface between the intermediate layer and the top layer, the non-volatile semiconductor memory device according to claim 1 level trap energy having a high concentration of large deep charge traps than 2.0 eV.
  8. 【請求項8】前記トンネル膜は、前記チャネル形成領域上の酸化膜と、 当該酸化膜上の酸化窒化膜とからなる請求項1に記載の不揮発性半導体記憶装置。 Wherein said tunnel film, a non-volatile semiconductor memory device according to claim 1 consisting of the oxide film on the channel forming region, a oxynitride film on the oxide film.
  9. 【請求項9】前記不揮発性半導体記憶装置のメモリセルは、当該メモリセルが有するトランジスタが単一な1トランジスタ構成である請求項1に記載の不揮発性半導体記憶装置。 Memory cell according to claim 9 wherein said non-volatile semiconductor memory device, a nonvolatile semiconductor memory device according to claim 1 transistor to which the memory cell has is a single one-transistor configuration.
  10. 【請求項10】前記中間膜と前記トップ膜との界面付近に、トラップエネルギーのレベルが2.0eVより大きな深い電荷トラップを高濃度に有する請求項5に記載の不揮発性半導体記憶装置。 Wherein said near the interface between the intermediate layer and the top layer, the non-volatile semiconductor memory device according to claim 5 levels of trap energy having a high concentration of large deep charge traps than 2.0 eV.
  11. 【請求項11】メモリトランジスタのゲート電極となる導電膜の成膜に先立って、半導体のチャネル形成領域上にトンネル膜,中間膜,トップ膜を順に積層させることにより、平面的に離散化された電荷蓄積手段を含むゲート絶縁膜を成膜する不揮発性半導体記憶装置の製造方法であって、 前記中間膜を、その最終的な膜厚より厚い膜厚で前記トンネル膜上に成膜し、 中間膜上に前記トップ膜を積層するに際し、前記中間膜の表面を熱酸化して熱酸化膜を形成した後、 当該熱酸化膜上に、CVD法により酸化膜を堆積する不揮発性半導体記憶装置の製造方法。 11. Prior to formation of the conductive film to be the gate electrode of the memory transistor, a tunnel film in semiconductor channel forming region, an intermediate layer, by laminating the top layer in order, are planarly dispersed a method of manufacturing a nonvolatile semiconductor memory device for forming a gate insulating film including a charge storage means, said intermediate layer, is deposited on the tunnel layer in thicker thickness than its final thickness, the intermediate upon laminating the top layer on the membrane, the surface of the intermediate layer after is thermally oxidized to form a thermal oxide film, on the thermal oxide film, a non-volatile semiconductor memory device for depositing an oxide film by CVD Production method.
  12. 【請求項12】前記トップ膜の積層工程では、当該トップ膜を構成する膜の膜厚合計を3.5nm以上にする請求項11に記載の不揮発性半導体記憶装置の製造方法。 The 12. lamination step of the top layer, a non-volatile method of manufacturing a semiconductor memory device according to claim 11, the thickness sum of the film constituting the top film above 3.5 nm.
  13. 【請求項13】前記中間膜は、窒化膜,窒化シリコン膜,酸化窒化膜の何れかである請求項11に記載の不揮発性半導体記憶装置の製造方法。 Wherein said intermediate layer is a nitride film, a silicon nitride film, a method of manufacturing a nonvolatile semiconductor memory device according to claim 11 which is either a oxynitride film.
  14. 【請求項14】前記中間膜の成膜後の膜厚を、前記最終的な膜厚が5nm以下となる膜厚に設定する請求項11 14. The method of claim 11, wherein the film thickness after deposition of the intermediate layer, the final thickness is set to a thickness which becomes 5nm or less
    に記載の不揮発性半導体記憶装置の製造方法。 Method of manufacturing a nonvolatile semiconductor memory device according to.
  15. 【請求項15】前記中間膜と前記熱酸化膜との間に、その中間の組成を有する遷移層を前記熱酸化によって形成する請求項11に記載の不揮発性半導体記憶装置の製造方法。 Between 15. and the intermediate layer and the thermal oxide layer, a method of manufacturing a nonvolatile semiconductor memory device according to the transition layer having the composition of the intermediate to claim 11 formed by the thermal oxidation.
  16. 【請求項16】前記熱酸化によって、トラップエネルギーのレベルが2.0eVより大きな深い電荷トラップを、前記中間膜と前記熱酸化膜との界面付近に高濃度に形成する請求項11に記載の不揮発性半導体記憶装置の製造方法。 By 16. the thermal oxide, non of claim 11 in which the level of the trap energy large deep charge traps than 2.0 eV, to form a high concentration near the interface between the intermediate layer and the thermal oxide layer method of manufacturing sEMICONDUCTOR mEMORY dEVICE.
  17. 【請求項17】前記トンネル膜の形成では、前記チャネル形成領域上に酸化膜を成膜した後、当該酸化膜の表面を熱窒化する請求項11に記載の不揮発性半導体記憶装置の製造方法。 The 17. formation of the tunnel film, after forming an oxide film on the channel forming region, a method of manufacturing a nonvolatile semiconductor memory device according to the surface of the oxide film to claim 11, thermal nitriding.
  18. 【請求項18】前記不揮発性半導体記憶装置のメモリセルは、当該メモリセルが有するトランジスタが単一な1 Memory cell according to claim 18 wherein said non-volatile semiconductor memory device, the transistor is a single 1 in which the memory cell has
    トランジスタ構成である請求項11に記載の不揮発性半導体記憶装置の製造方法。 Method of manufacturing a nonvolatile semiconductor memory device according to claim 11 which is a transistor configuration.
  19. 【請求項19】前記熱酸化によって、トラップエネルギーのレベルが2.0eVより大きな深い電荷トラップを、前記中間膜と前記熱酸化膜との界面付近に高濃度に形成する請求項14に記載の不揮発性半導体記憶装置の製造方法。 By 19. the thermal oxide, non of claim 14 in which the level of the trap energy large deep charge traps than 2.0 eV, to form a high concentration near the interface between the thermal oxide layer and the intermediate layer method of manufacturing sEMICONDUCTOR mEMORY dEVICE.
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